KR102471492B1

KR102471492B1 - 디스플레이장치 및 그 제어방법

Info

Publication number: KR102471492B1
Application number: KR1020170180365A
Authority: KR
Inventors: 윤석현; 권용식; 김기보; 김세준
Original assignee: 삼성전자 주식회사
Priority date: 2017-12-27
Filing date: 2017-12-27
Publication date: 2022-11-28
Also published as: US11438612B2; KR20190078733A; WO2019132152A1; US20210058631A1

Abstract

본 발명은 디스플레이장치에 관한 것으로, 서로 다른 종류의 복수의 신호가 입력될 수 있는 신호입력부; 상기 복수의 신호에 각각 대응하도록 마련되어, 상기 복수의 신호 중 상기 신호입력부에 입력되는 적어도 하나의 신호에 대하여 해당 신호의 종류 별로 대응하는 방식의 인코딩을 수행하는 복수의 인코더; 상기 인코딩된 신호를 시리얼화한 신호를 송신하는 제1인터페이스; 상기 제1인터페이스로부터 송신되는 신호를 디시리얼화하는 제2인터페이스; 상기 복수의 인코더에 각 대응하도록 마련되어, 상기 디시리얼화된 신호에 대하여 디코딩을 수행하여 상기 적어도 하나의 신호로 복원하는 복수의 디코더; 및 상기 복원된 적어도 하나의 신호에 기초하여 영상을 표시하는 디스플레이부를 포함할 수 있다. 이에 의하면, 각 신호의 특성에 대응하는 인코딩/디코딩 적용으로 각 신호의 안정성을 보장하고, 제1인터페이스와 제2인터페이스 간 고속 전송 과정에서 발생할 수 있는 오류에 대한 오정정을 방지할 수 있다.

Description

디스플레이장치 및 그 제어방법 {DISPLAY APPARATUS AND CONTROL METHOD THEREOF}

본 발명은 디스플레이장치 및 그 제어방법에 관한 것이다.

디스플레이장치는 칩과 칩, 또는 디바이스와 디바이스 사이에 신호의 전송을 위해 고속 인터페이스 시스템을 사용한다. 고속 인터페이스 시스템을 사용하면, 복수 개의 물리적 전송라인을 통해 입력되는 신호를 하나 또는 적은 수의 물리적 전송라인을 통해 전송할 수 있다.

특히, 고속 인터페이스 시스템은 다수의 주변 기기들에 대한 통합 연결을 지원하고, 주변 기기들로부터 입력되는 비디오 또는 그래픽 데이터를 포함하는 데이터 신호 및 제어 신호를 통합하여 하나 또는 적은 수의 전송 라인을 통해 디스플레이장치로 전송할 수 있기 때문에, 다양한 분야에서 고속 인터페이스 시스템을 사용하고 있다.

고속 인터페이스 시스템은 디바이스 간 연결 시 케이블 채널 환경, 신호를 전송하는 과정에서 신호의 손실, 전자파 간섭(EMI, Electro Magnetic Interference), 및 주변 온도 등 다양한 요인으로 인한 전송 오류를 동반할 수 있다. 이를 방지하기 위해 정방향 오류정정(Forward Error Correction: FEC) 기술을 도입하며, 전송 오류 발생시 수신단에서 신호를 복구할 수 있도록 하였다.

그러나, 각 신호의 특성을 고려하지 않은 일괄적인 FEC 적용은 오히려 신호에 대한 안정성을 저해하고 신호의 오정정을 야기하는 문제점을 초래할 수 있다.

따라서, 본 발명의 목적은, 각 신호의 특성에 대응하는 FEC 적용으로 신호의 안정성을 보장하고 오정정을 방지할 수 있는 디스플레이장치 및 그 제어방법을 제공하는 것이다.

상기한 본 발명의 목적은, 서로 다른 종류의 복수의 신호가 입력될 수 있는 신호입력부; 상기 복수의 신호에 각각 대응하도록 마련되어, 상기 복수의 신호 중 상기 신호입력부에 입력되는 적어도 하나의 신호에 대하여 해당 신호의 종류 별로 대응하는 방식의 인코딩을 수행하는 복수의 인코더; 상기 인코딩된 신호를 시리얼화한 신호를 송신하는 제1인터페이스; 상기 제1인터페이스로부터 송신되는 신호를 디시리얼화하는 제2인터페이스; 상기 복수의 인코더에 각 대응하도록 마련되어, 상기 디시리얼화된 신호에 대하여 디코딩을 수행하여 상기 적어도 하나의 신호로 복원하는 복수의 디코더; 및 상기 복원된 적어도 하나의 신호에 기초하여 영상을 표시하는 디스플레이부를 포함하는 디스플레이장치에 의해 달성될 수 있다.

여기서, 상기 복수의 신호는, 패킷 형태의 데이터를 포함하는 제1신호와 연속된 형태의 데이터를 포함하는 제2신호를 포함하고, 상기 복수의 인코더는, 상기 제1신호에 대하여 제1오류정정용량을 가지는 제1방식의 인코딩을 수행하는 제1인코더와, 상기 제2신호에 대하여 상기 제1오류정정용량보다 작은 제2오류정정용량을 가지는 제2방식의 인코딩을 수행하는 제2인코더를 포함할 수 있다.

여기서, 상기 신호입력부와 상기 제1인코더 사이에 마련되어, 상기 제1신호의 데이터를 상기 제1인코더의 제1방식에 대응하도록 재배열하는 패킷타이저를 더 포함할 수 있다.

여기서, 상기 제1신호는 싱크신호를 포함하고, 상기 패킷타이저는, 상기 제1신호의 재배열된 데이터에, 상기 싱크신호의 위치를 나타내는 싱크정보가 포함되도록 할 수 있다.

여기서, 상기 제1인터페이스는, 상기 제1인코더의 제1방식에 의해 인코딩된 제1신호와 상기 제2인코더의 제2방식에 의해 인코딩된 제2신호를 하나의 통합 신호로 출력하는 통합부를 더 포함할 수 있다.

여기서, 상기 제2인코더는, 상기 제2방식의 인코딩에 대응하는 비트 수를 가진 블록 단위의 인코딩 데이터를 출력하고, 상기 인코딩 데이터의 이웃한 복수의 블록을 인터리빙하는 인터리버를 더 포함할 수 있다.

여기서, 상기 제1인터페이스는, 상기 하나의 통합 신호를 스크램블링하는 스크램블러를 더 포함할 수 있다.

여기서, 상기 신호입력부와 상기 패킷타이저 사이에 마련되어, 상기 신호입력부를 통해 입력된 제1신호를 저장하는 버퍼를 더 포함할 수 있다.

여기서, 상기 복수의 디코더는, 상기 제1신호의 재배열된 데이터에 대해 상기 제1방식에 대응하는 디코딩을 수행하는 제1디코더를 포함하며, 상기 제1신호의 재배열된 데이터에 대한 싱크신호와 유효구간을 나타내는 유효신호를 생성하고, 상기 생성된 싱크신호와 유효신호에 기초하여 상기 제1신호의 재배열된 데이터에 대해 상기 디코딩을 수행하도록 상기 제1디코더를 제어하는 제어부를 더 포함할 수 있다.

또한, 상기한 본 발명의 목적은, 서로 다른 종류의 복수의 신호가 입력되는 단계; 상기 복수의 신호에 각각 대응하도록 마련되는 복수의 인코더를 통해, 상기 복수의 신호의 종류 별로 대응하는 방식의 인코딩을 수행하는 단계; 상기 인코딩된 신호를 시리얼화한 신호를 송신하는 단계; 상기 송신되는 신호를 디시리얼화하는 단계; 상기 복수의 인코더에 각각 대응하도록 마련되는 복수의 디코더를 통해, 상기 디시리얼화된 신호에 대하여 디코딩을 수행하여 상기 복수의 신호로 복원하는 단계; 및 디스플레이부를 통해 상기 복원된 복수의 신호에 기초하여 영상을 표시하는 단계를 포함하는 디스플레이장치의 제어방법에 의해서도 달성될 수 있다.

여기서, 상기 복수의 신호는, 패킷 형태의 데이터를 포함하는 제1신호와 연속된 형태의 데이터를 포함하는 제2신호를 포함하고, 상기 인코딩을 수행하는 단계는, 상기 제1신호에 대하여 제1오류정정용량을 가지는 제1방식의 인코딩을 수행하는 단계와, 상기 제2신호에 대하여 상기 제1오류정정용량보다 작은 제2오류정정용량을 가지는 제2방식의 인코딩을 수행하는 단계를 더 포함할 수 있다.

여기서, 상기 제1방식의 인코딩을 수행하는 단계는, 상기 제1신호의 데이터를 상기 제1인코더의 제1방식에 대응하도록 재배열하는 단계를 더 포함할 수 있다.

여기서, 상기 제1신호는 싱크신호를 포함하고, 상기 재배열하는 단계는, 상기 제1신호의 재배열된 데이터에, 상기 싱크신호의 위치를 나타내는 싱크정보를 포함하는 단계를 더 포함할 수 있다.

여기서, 상기 제1인코더의 제1방식에 의해 인코딩된 제1신호와 상기 제2인코더의 제2방식에 의해 인코딩된 제2신호를 하나의 통합 신호로 출력하는 단계를 더 포함할 수 있다.

여기서, 상기 제2방식의 인코딩을 수행하는 단계는, 상기 제2방식의 인코딩에 대응하는 비트 수를 가진 블록 단위의 인코딩 데이터를 출력하는 단계; 및 상기 인코딩 데이터의 이웃한 복수의 블록을 인터리빙하는 단계를 더 포함할 수 있다.

여기서, 상기 하나의 통합 신호를 스크램블링하는 단계를 더 포함할 수 있다.

여기서, 상기 입력된 복수의 신호 중 상기 제1신호를 저장하는 단계를 더 포함할 수 있다.

여기서, 상기 복수의 신호로 복원하는 단계는, 상기 제1신호의 재배열된 데이터에 대해 상기 제1방식에 대응하는 디코딩을 수행하는 단계; 및 상기 제1신호의 재배열된 데이터에 대한 싱크신호와 유효구간을 나타내는 유효신호를 생성하고, 상기 생성된 싱크신호와 유효신호에 기초하여 상기 제1신호의 재배열된 데이터에 대해 상기 디코딩을 수행하는 단계를 더 포함할 수 있다.

따라서, 본 발명에 의하면, 각 신호의 특성에 대응하는 FEC 적용으로 신호의 안정성을 보장하고 오정정을 방지할 수 있는 디스플레이장치 및 그 제어방법을 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 디스플레이장치에 관한 예시도이다.
도 2는 도 1의 디스플레이장치에 관한 블록도이다.
도 3은 도 2의 디스플레이장치의 회로도이다.
도 4는 패킷 형태의 데이터에 대한 패킷화 과정을 나타내는 예시도이다.
도 5는 연속된 형태의 데이터에 대해 해밍 코드로 인코딩 과정을 나타내는 예시도이다.
도 6은 다른 실시예에 따른 디스플레이장치에 관한 예시도이다.
도 7은 도 1의 디스플레이장치의 제어방법에 관한 순서도이다.

이하에서는 첨부도면을 참조하여 본 발명에 따른 실시예들에 관해 상세히 설명한다. 이하 실시예들의 설명에서는 첨부된 도면들에 기재된 사항들을 참조하는 바, 각 도면에서 제시된 동일한 참조번호 또는 부호는 실질적으로 동일한 기능을 수행하는 구성요소를 나타낸다. 본 명세서에서의 복수의 구성 중 적어도 하나(at least one)는, 복수의 구성 전부뿐만 아니라, 복수의 구성 중 나머지를 배제한 각 하나 혹은 이들의 조합 모두를 지칭한다.

도 1은 본 발명의 일 실시예에 따른 디스플레이장치에 관한 예시도이다. 도 1에 도시된 바와 같이, 본 실시예에 의한 디스플레이장치(1)는 외부장치로부터 다양한 종류의 신호를 수신하는 제1디바이스(10)와 신호를 처리하여 표시하는 제2디바이스(20)를 포함할 수 있다. 제1디바이스(10)와 제2디바이스(20)는 물리적으로 분리되어 있으며, 디스플레이장치(1)는 케이블(30)을 더 포함하여, 제1디바이스(10)와 제2디바이스(20)를 연결할 수 있다. 케이블(30)은 고속 통신 채널로 구현될 수 있으므로, 제1디바이스(10)는 복수의 신호를 케이블(30)을 통해 제2디바이스(20)로 고속 전송할 수 있다. 제1디바이스(10), 제2디바이스(20), 및 케이블(30)을 갖는 고속 인터페이스 시스템으로 전송되는 데이터는 영상 데이터, 음성 데이터뿐만 아니라, 다양한 제어 데이터를 포함할 수 있다.

특히, 고속 인터페이스 시스템으로 전송되는 데이터는 패킷 단위로 모아서 전송하는 경우와, 비트(bit) 또는 바이트(byte) 단위로 전송하는 경우로 나눌 수 있다. 이 경우, 제1디바이스(10)와 제2디바이스(20)는 서로 다른 종류의 데이터 신호 각각에 대응하는 신호처리 프로세스를 수행할 수 있다.

인코딩/디코딩 프로세스를 예로 들면, 제1디바이스(10)는 HDMI(High Definition Multimedia Interface) 신호와 같이 패킷 형태의 데이터에 대해서 오류정정용량이 큰 FEC 코드를 사용하여 인코딩을 수행할 수 있고, USB(Universal Serial Bus) 신호와 같이 연속된 형태의 데이터에 대해서는 오류정정용량이 상대적으로 작은 FEC 코드를 사용하여 인코딩을 수행할 수 있다.

인코딩된 신호가 고속으로 제2디바이스(20)로 전송되면, 제2디바이스(20)도 HDMI 신호와 USB 신호 각각에 대응하는 FEC 디코딩을 수행할 수 있다. FEC 디코딩 프로세스는 고속 전송 과정에서 발생하는 오류를 정정하고 각각의 신호를 복원하는 과정을 포함한다.

이와 같이, 신호의 고속 전송을 위해 신호 각각의 종류에 맞는 영상처리 프로세스를 수행하면, 일괄적인 신호처리 프로세스를 수행하는 경우에 비해, 고속 전송 과정에서 발생하는 오류에 대한 각 신호의 안정성이 보장되고, 복원과정에서 발생하는 오정정 가능성을 낮출 수 있다.

이하에서는, 도 2를 참조하여 디스플레이장치(1)의 각 구성에 대해 좀더 상세하게 설명한다.

도 2는 도 1의 디스플레이장치에 관한 블록도이다. 도 2에 도시된 바와 같이, 디스플레이장치(1)의 제1디바이스(10)와 제2디바이스(20)는 물리적으로 분리되어 있으며, 케이블(30)에 의해 연결되어 있다. 제1디바이스(10)는 신호입력부(11), 인코더(12), 및 제1인터페이스(13)를 포함할 수 있으며, 제2디바이스(20)는 제2인터페이스(21), 디코더(22), 및 디스플레이부(23)를 포함할 수 있다.

제1디바이스(10)의 신호입력부(11)는 외부장치로부터 서로 다른 종류의 신호를 입력받을 수 있다. 외부장치는 HDMI 장치, USB장치, 셋톱박스, 오디오 시스템, DVD 플레이어, BL 플레이어, PC 등과 같이 디스플레이장치(1)에 연결되어 신호를 제공할 수 있는 것이라면 제한없이 구현할 수 있다.

신호입력부(11)는 외부장치로부터 신호를 입력받기 위하여 다양한 입력 인터페이스를 포함할 수 있다. 예를 들어, HDMI 인터페이스, USB 인터페이스, Audio/Video, COMPONENT 인터페이스, 헤드폰이나 광 입력을 위한 인터페이스, 튜너 인터페이스, 및 LAN(Local Area Network) 인터페이스를 포함할 수 있다.

인코더(12)는 신호입력부(11)를 통하여 입력되는 적어도 하나의 신호 각각에 적합한 FEC 인코딩을 수행할 수 있다. 이를 위해, 인코더(12)는 신호의 종류나 타입에 각각 대응하는 복수 개로 마련될 수 있다.

예를 들어, 비트나 바이트에 단위와 같이 연속 형태의 데이터를 포함하는 신호와 비트나 바이트에 비해 상대적으로 긴 패킷 형태의 데이터를 포함하는 신호가 동시에 입력된 경우를 가정한다. 여기서, 연속 형태의 데이터를 포함하는 신호에 대한 오류정정용량은 패킷 형태의 데이터를 갖는 신호에 대한 오류정정용량보다 작을 수 있다.

복수의 인코더 중 제1인코더(121)는 패킷 형태의 데이터를 갖는 제1신호에 대한 오류정정용량을 고려하여, 예컨대, RS(Reed-Solomon) 코드와 같은 블록 코드를 사용하여 FEC 인코딩을 수행할 수 있다. 제2인코더(122)는 연속 형태의 데이터를 포함하는 제2신호에 대한 오류정정용량을 고려하여, 예컨대, 해밍(Hamming) 코드를 사용하여 FEC 인코딩을 수행할 수 있다. 다만, FEC 인코딩 방식을 한정하는 것은 아니므로, 다양한 FEC 코드를 사용하여 입력된 신호에 적합한 FEC 인코딩을 수행할 수 있다.

제1인터페이스(13)는 인코더(12)에 의해 인코딩된 신호를 시리얼화(Serializing)하고, 시리얼화한 신호를 제2디바이스(20)의 제2인터페이스(21)로 고속 전송한다. 고속 전송에 사용되는 케이블(30)은 용이하게 연장되는 하나의 라인으로 마련될 수 있다. 따라서, 제1디바이스(10)와 제2디바이스(20) 사이의 배치 거리를 자유롭게 할 수 있다.

한편, 제2디바이스(20)는 제2인터페이스(21), 디코더(22), 및 디스플레이부(23)를 포함할 수 있다. 제2인터페이스(21)는 제1인터페이스로(13)부터 케이블(30)을 통하여 송신되는 신호를 디시리얼화(De-Serializing)할 수 있다.

디코더(22)는 복수의 인코더에 각각 대응하도록 마련되어, 디시리얼화된 신호에 대하여 디코딩을 수행하여 신호로 복원할 수 있다. 예를 들어, 제1디코더(221)는 RS 코드로 FEC 인코딩을 수행하는 제1인코더(121)에 대응하도록 마련되어, RS 코드로 인코딩된 제1신호를 복원할 수 있다. 제2디코더(222)는 해밍 코드를 사용하여 FEC 인코딩을 수행하는 제2인코더(122)에 대응하도록 마련되어, 해밍 코드로 인코딩된 제2신호를 복원할 수 있다.

디스플레이부(23)는 디코더(22)에 의해 복원된 신호에 기초하여 영상을 표시할 수 있다. 디스플레이부(23)는 PDP(Plasma Display Panel), LCD(Liquid Crystal Display), LED(Light Emitting Diodes), OLED(Organic Light Emitting Diodes), 플렉시블 디스플레이(flexible display) 등 다양한 형태로 제한없이 구현될 수 있다.

경우에 따라서, 제2디바이스(20)는 상기한 신호처리 프로세스뿐만 아니라, 디인터레이싱(De-Interlacing), 스케일링(Scaling), 노이즈 감소(Noise Reduction), 디테일 인핸스먼트(Detail Enhancement) 등과 같은 신호처리 프로세스를 추가로 수행할 수 있다. 이를 위해, 제2디바이스(20)는 신호처리부를 더 포함할 수 있다. 신호처리부는 다양한 신호처리 프로세스를 통합시킨 SOC(System-On-Chip) 또는 각 신호처리 프로세스를 독자적으로 수행할 수 있는 개별 구성들이 장착된 보드로 구현될 수 있다.

이하에서는, 도 3을 참조하여, 신호의 종류에 대응하는 신호처리 과정에 대해 자세히 설명한다.

도 3은 도 2의 디스플레이장치의 회로도이다. 도 3에 도시된 바와 같이, 디스플레이장치(1)로 입력되는 적어도 하나의 신호는, 그 형태에 따라 패킷 형태의 데이터를 갖는 제1신호(5)와 연속된 형태의 데이터를 갖는 제2신호(6)를 포함하는 것으로 가정한다. 예를 들어, 제1신호(5)는 HDMI를 통해 입력되는 신호일 수 있으며, 제2신호(6)는 USB를 통해 입력되는 신호일 수 있다. 다만, 입력되는 신호의 형태나 개수를 제한하는 것은 아니므로, 다양한 형태의 데이터를 가지는 2이상의 신호가 입력될 수 있다.

여기서, 제1신호(5)와 제2신호(6)는 동시에 입력되어 처리될 수 있다. 따라서, 두 신호(5, 6)에 대한 신호처리 프로세스를 순차적으로 설명하더라도, 두 신호(5, 6)에 대한 처리는 병렬적으로 이루어질 수 있다.

먼저, 패킷 형태의 데이터를 갖는 제1신호(5)에 대한 FEC 인코딩 프로세스를 설명한다. 제1신호(5)가 신호입력부(11)를 통해 입력되면, FIFO(first in first out, 141, 142)에 임시로 저장될 수 있다. 이는, 소정 패킷 단위로 데이터를 모으기 위함이며, FIFO(141, 142)는 버퍼(Buffer)로 구현될 수 있다.

제1제어부(110)는 제1디바이스(10)의 각 구성 전반을 제어할 수 있다. 예를 들어, FIFO(141, 142)를 제어하여 소정 크기의 데이터를 입출력하게 할 수 있다. 제1제어부(110)는 제1디바이스(10) 각 구성 전반에 대한 제어를 수행할 수 있도록 하는 제어프로그램(혹은 인스트럭션)과, 제어프로그램이 설치되는 비휘발성의 메모리, 설치된 제어프로그램의 적어도 일부가 로드되는 휘발성의 메모리 및 로드된 제어프로그램을 실행하는 적어도 하나의 프로세서 혹은 CPU(Central Processing Unit)를 포함할 수 있다. 또한, 이와 같은 제어프로그램은, 제1디바이스(10) 이외의 다른 디바이스에도 저장될 수 있다.

제어프로그램은 BIOS, 디바이스드라이버, 운영체계, 펌웨어, 플랫폼 및 응용프로그램(어플리케이션) 중 적어도 하나의 형태로 구현되는 프로그램(들)을 포함할 수 있다. 일 실시예로서, 응용프로그램은, 전자장치(100)의 제조 시에 미리 설치 또는 저장되거나, 혹은 추후 사용 시에 외부로부터 응용프로그램의 데이터를 수신하여 수신된 데이터에 기초하여 설치될 수 있다. 응용프로그램의 데이터는, 예컨대, 어플리케이션 마켓과 같은 외부 서버로부터 다운로드될 수도 있다. 이와 같은 외부 서버는, 컴퓨터프로그램제품의 일례이나, 이에 한정되는 것은 아니다.

FIFO(141, 142)의 출력단에는 제1신호(5)에 대한 FEC 인코딩을 수행하는 제1인코더(121)가 마련된다. 제1인코더(121)는 패킷 형태의 데이터와 같이 오류정정용량이 다소 큰 데이터에 적합한 FEC 코드를 사용하여 제1신호(5)에 대해 FEC 인코딩을 수행할 수 있다. 예를 들면, 제1인코더(121)는 RS 코드를 사용하여 패킷 형태의 데이터를 갖는 제1신호에 오류 코드를 추가할 수 있다.

이와 같이, FIFO(141, 142)의 출력단에서 FEC 코드를 추가하면, 오류 코드 추가에 따른 데이터 레이트(Data Rate)의 증가분만큼 클럭 속도를 높여서, 오류 코드가 추가될 시간을 용이하게 확보할 수 있는 이점이 있다.

여기서, 제1인코더(121)가 FEC 코드를 사용하여 FEC 인코딩을 수행하기 위해서는 입력 데이터가 FEC 코드에 대응하는 특정 포맷일 것을 요구한다. 만일, 제1신호(5)의 데이터가 특정 포맷에 대응하면, 제1인코더(121)에 의해 FEC 인코딩되지만, 그렇지 않은 경우, 제1신호(5)에 대한 패킷화 과정이 FEC 인코딩에 선행될 수 있다. 패킷화 과정은 패킷타이저(130)에 의해 제1신호(5)의 데이터가 특정 포맷에 대응하도록 재배열되는 과정이다. 패킷화 과정에 대한 상세한 설명은 도 4를 참조하여 후술한다.

이어서, 연속된 형태의 데이터를 갖는 제2신호(6)에 대한 FEC 인코딩 프로세스를 설명한다. 연속된 형태의 데이터는 패킷 형태의 데이터와 달리 패킷 단위로 데이터를 모으는 FIFO(141, 142)에 저장되지 않는다.

연속된 형태의 데이터를 갖는 제2신호(6)가 입력되면 제2인코더(122)에 의해 인코딩된다. 제2신호(6)는 제1신호의 비해 오류정정용량이 작으므로, 예를 들어, 해밍 코드로 FEC 인코딩되어, 소정 비트 수를 가진 블록 단위의 인코딩 데이터로 출력된다.

연속된 형태의 데이터에 대한 인코딩 프로세스에는 인터리빙 과정이 포함될 수 있다. 인코딩된 데이터는 인터리버(123)에 의해 인터리빙되어, 이웃한 데이터 사이가 소정 시간 간격으로 벌어지게 된다. 이는, 이웃하지 않는 데이터로 오류를 분산시켜, 디코딩 시에 FEC 코드의 오류정정용량 범위 이내가 되도록 하기 위함이다.

이와 같이, 연속된 형태의 데이터에 대해 오류정정용량이 작은 코드를 사용하여 인코딩을 수행하면, 해당 데이터에 대한 신호처리 시간의 지연을 방지할 수 있는 이점이 있다.

통합부(150)는 제1인코더(121)에 의해 인코딩된 제1신호(5)와 제2인코더(122)에 의해 인코딩된 제2신호(6)를 하나의 통합 신호로 출력할 수 있다.

그리고, 통합 신호의 데이터는 스크램블러(160)에 의해 랜덤화될 수 있다. 만일, 스크램블러(160)의 출력단에서 각 신호(5, 6)에 대해 FEC 인코딩을 수행하면, 랜덤화 특성을 저해할 염려가 있기 때문에, FIFO(141, 142)의 출력단에서 FEC 인코딩을 수행하는 것이 바람직하다.

스크램블된 통합 신호는 시리얼 전송을 위해 P2S(Parallel to Serial)변환부(170)에 의해 시리얼화되고, 시리얼화된 신호는 고속 통신 채널(30)을 통해 제2디바이스(20)로 고속 전송된다.

고속 통신 채널(30)을 통해 수신한 시리얼화된 신호는 제2디바이스(20)의 P2S(Serial　to Parallel)변환부(270)에 의해 디시리얼화되고, 디시리얼화된 신호는 디스크램블러(260)에 의해 통합 신호로 복원된다.

분배부(150)는 하나의 통합 신호를 서로 다른 방식으로 인코딩된 두 신호(5, 6)로 분리하고, 각 신호(5, 6)에 대응하는 디코딩 프로세스를 위해 각 신호(5, 6)를 분배할 수 있다.

먼저, 패킷 형태의 데이터를 갖는 제1신호(5)에 대한 디코딩 프로세스를 설명한다. 인코딩된 제1신호(5)는 FIFO(241, 242)에 의해 임시 저장된다. FIFO(241, 242)는 소정 패킷 단위로 데이터를 모으기 위함이며, 버퍼로 구현될 수 있다.

제2제어부(210)는 제2디바이스(20)의 각 구성 전반을 제어할 수 있다. 제2제어부(210)는 제어를 수행할 수 있도록 하는 제어프로그램(혹은 인스트럭션)과, 제어프로그램이 설치되는 비휘발성의 메모리, 설치된 제어프로그램의 적어도 일부가 로드되는 휘발성의 메모리 및 로드된 제어프로그램을 실행하는 적어도 하나의 프로세서 혹은 CPU(Central Processing Unit)를 포함할 수 있다. 또한, 이와 같은 제어프로그램은, 제2디바이스(20) 이외의 다른 디바이스에도 저장될 수 있다. 예를 들어, 제2제어부(210)는 FIFO(241, 242)를 제어하여 소정 크기의 데이터를 입출력하게 할 수 있다.

FIFO(241, 242)의 출력단에는 제1신호(5)에 대한 FEC 디코딩을 수행하는 제1디코더(221)가 마련된다. 제1디코더(221)는 패킷 형태의 데이터에 대한 FEC 디코딩을 수행할 수 있다. 예를 들면, 제1디코더(221)는 RS 코드와 같이 추가된 오류 코드를 참조하여 전송 과정에서 발생한 오류를 검출하고, 검출된 오류를 정정할 수 있다. 제1디코더(221)는 오류가 정정된 데이터를 갖는 제1신호(7)을 출력할 수 있다.

여기서, 패킷타이저(130)에 의해 특정 포맷으로 재배열된 데이터를 갖는 제1신호(5)는 디패킷타이저(230)에 의해 최초의 입력 포맷으로 복원되어, 제1신호(7)로 출력된다.

이어서, 연속된 형태의 데이터를 갖는 제2신호(6)에 대한 FEC 디코딩 프로세스를 설명한다. 연속된 형태의 데이터는 패킷 형태의 데이터와 달리 패킷 단위로 데이터를 모으는 FIFO(241, 242)에 저장되지 않는다.

연속된 형태의 데이터에 대한 디코딩 프로세스에는 디인터리빙 과정이 선행된다. 디인터리빙 과정은 디인터리버(223)에 의해 소정 시간 간격으로 벌어진 이웃한 데이터를 회수(recover)하는 과정이다.

제2디코더(222)는 디인터리빙된 데이터에 대해 FEC 디코딩을 수행할 수 있다. 예를 들면, 해밍 코드와 같이 추가된 오류 코드를 참조하여 전송 과정에서 발생한 오류를 검출하고, 검출된 오류를 정정할 수 있다. 제2디코더(222)는 오류가 정정된 데이터를 갖는 제2신호(8)을 출력할 수 있다.

이와 같이, 각 데이터의 형태에 대응하는 FEC 코드를 선택하여 적용하면, 일괄적인 FEC 코딩의 선택 적용에 비해, 보다 신속하고 안정적으로 데이터를 전송할 수 있다.

또한, 고속 통신 채널(30)의 전송 한계 용량을 고려하여, FEC 코딩을 선택적으로 강화하면, 데이터 별로 차별적인 안정성을 부여할 수 있을 뿐만 아니라, 고속 인터페이스 시스템 전체의 안정성을 보장할 수 있다. 즉, 중요도가 높은 데이터에 대해서, FEC 디코딩 능력이 강화된 FEC 코드를 선택 적용함으로써, 중요도가 높은 데이터에 대한 오류정정의 정확성과 완전성이 확보되도록 하여, 고속 인터페이스 시스템 전체의 안정성을 보장할 수 있다.

이하에서는, 도 4를 참조하여, 패킷타이저(130)에 의해 패킷 형태의 데이터가 재배열되는 패킷화 과정에 대해 자세히 설명한다.

도 4는 패킷 형태의 데이터에 대한 패킷화 과정을 나타내는 예시도이다. 패킷 형태의 입력 데이터에 대한 FEC 인코딩을 위해서, 패킷 형태의 입력 데이터의 포맷이 FEC 코드의 표준 포맷(410)에 대응될 것이 요구된다. 만일, 입력 데이터의 입력 포맷(420)이 표준 포맷(410)에 대응하지 않는 경우, 패킷타이저(130)에 의해 입력 데이터의 입력 포맷(420)이 표준 포맷(410)에 대응하도록 패킷화된 포맷(430)으로 재배열하고 나서, 입력 데이터에 대한 FEC 인코딩이 수행된다.

도 4를 참조하여 RS 코드를 사용하는 FEC 인코딩을 예를 들면, 표준 포맷(410)은 188바이트 단위이지만, 입력 데이터의 입력 포맷(420)이 188바이트보다 큰 임의의 N바이트 데이터(421)인 경우를 가정한다.

N바이트 데이터(421)는 패킷타이저(130)에 의해 187바이트 단위의 데이터로 분리된다. 즉, N바이트 데이터(421)의 첫번째 187바이트 단위는 제1데이터(431)로 분할되고, 두번째 187바이트 단위는 제2데이터(432)로 분할된다.

그리고, N바이트 데이터(421)에 대한 싱크신호(425)는 분리된 각 데이터(431, 432)에 싱크정보로 반영된다. N바이트 데이터(421)의 n번째 바이트가 싱크신호의 위치에 대응하는 싱크바이트이므로, 제1데이터(431)의 첫번째 바이트에는 N바이트 데이터(421)의 n번째 바이트가 싱크바이트임을 나타내는 싱크정보가 추가된다. 즉, N바이트 데이터(421)의 n번째에 있는 싱크바이트가 187바이트 이하이므로, 첫번째 187바이트 단위인 제1데이터(431)의 싱크정보에 반영된다. 반면에, 두번째 187바이트 단위인 제2데이터(432)의 첫번째 바이트에는 싱크바이트가 없음을 나타내는 싱크정보가 추가될 수 있다.

이어서, M바이트 데이터(422)가 입력되는 경우를 가정한다. M바이트 데이터(422)는 패킷타이저(130)에 의해 187바이트 단위의 제3데이터(433)로 분할된다. M바이트 데이터(422)의 첫번째 바이트가 싱크바이트이며, 이는 187바이트 이하이므로, 제3데이터(433)의 첫번째 바이트에는 M바이트 데이터(422)의 첫번째 바이트가 싱크바이트임을 나타내는 싱크정보가 추가된다.

이와 같이, 패킷타이저(130)는 입력 데이터의 입력 포맷(420)이 표준 포맷(410)에 대응하도록 패킷화된 포맷(430)으로 재배열하고 나서, 입력 데이터에 대한 FEC 인코딩을 수행한다.

이하에서는, 전송 과정에서 패킷화된 포맷(430)의 싱크신호와 유효신호(436, 437, 438)에도 오류가 발생한 경우에 대해 설명한다.

패킷화 과정을 통해 재배열된 제1데이터(431)와 제2데이터(432), 및 제3데이터(433) 각각에 대한 싱크신호와 유효신호(436, 437, 438)도 부가되어 제2디바이스(20)로 고속 전송된다. 그러나, 전송 과정에서 싱크신호와 유효신호(436, 437, 438)에도 오류가 발생할 수 있으며, 이러한 오류는 전송된 데이터 전체에 대한 오정정을 초래할 수 있다.

이러한 전체적인 오정정을 방지하기 위해, 제2디바이스(20)에서 싱크신호와 유효신호(436, 437, 438)를 별도로 재생성하여 FEC 디코딩 프로세스에서 활용할 수 있다. 즉, 제2제어부(210)는 패킷화된 포맷(430)의 데이터 패킷의 크기에 관한 정보에 기초하여 FIFO(241, 242)가 출력하는 데이터 패킷의 크기를 제어하고, 그 시작과 끝에 대응하는 싱크신호와 유효신호(436, 437, 438)를 재생성할 수 있다.

도 4를 다시 참조하여 설명하면, 제2제어부(210)는 패킷화된 포맷(430)의 188바이트 마다의 싱크신호와 188바이트 동안 유지되는 유효신호에 관한 정보를 획득할 수 있다. 그리고, 이에 기초하여 제2디바이스(20)의 FIFO(241, 242)가 188바이트를 모은 후 출력하도록 하고, 시작과 끝에 대응하는 싱크신호와 유효신호를 각각 재생성할 수 있다.

이와 같이, 제2디바이스(20)에서 싱크신호와 유효신호(436, 437, 438)를 별도로 재생성하여 FEC 디코딩 프로세스에서 활용하면, 전송 과정에서 패킷화된 포맷(430)의 싱크신호와 유효신호(436, 437, 438)에 발생한 오류로 인한 데이터 전체에 대한 오정정을 방지할 수 있다.

이하에서는 도 5를 참조하여, 연속된 형태의 데이터에 대한 인코딩 과정에 대해 자세히 설명한다.

도 5는 연속된 형태의 데이터에 대해 해밍 코드로 인코딩 과정을 나타내는 예시도이다. 도 5에 도시된 바와 같이, 제2인코더(122)는 4비트의 연속된 형태의 데이터에 대해 (7. 4) 해밍 코드를 사용함으로써, 3개의 패리티비트(Parity Bit)가 추가된 7비트 데이터를 출력한다.

7비트 데이터는 인터리버(123)에 의해 인터리빙되어, 각 비트가 이웃한 비트와 소정 시간 간격으로 벌어지게 된다. 그리고, 인터리빙된 7비트 데이터는, 통합부(150)에 의해 제1인코더(121)에 의해 인코딩된 제1신호(5)와 통합되어 하나의 통합 신호로 출력되고, 스크램블러(160)에 의해 랜덤화되고, P2S(Parallel to Serial)변환부(170)에 의해 시리얼화되어 고속 통신 채널(30)을 통해 제2디바이스(20)로 고속 전송된다.

이와 같이, 연속된 형태의 4비트의 데이터에 대해 오류정정용량이 작은 (7. 4) 해밍 코드를 사용하여 인코딩을 수행하면, 4비트의 데이터에 대한 처리 시간의 지연을 방지할 수 있는 이점이 있다.

도 6은 다른 실시예에 따른 디스플레이장치에 관한 예시도이다. 도 6 에 도시된 디스플레이장치(1)의 제1디바이스(10)와 제2디바이스(20)는 도 1의 제1디바이스(10)와 제2디바이스(20)에 각각 대응되며, 중복되는 설명은 생략하고 차이점 위주로 설명한다.

도 6에 도시된 바와 같이, 제1디바이스(10)와 제2디바이스(20)는 상호 고속 무선 통신을 수행할 수 있다. 이를 위해 각 디바이스(10, 20)는 소정 무선 규격에 따라 고속 무선 통신을 수행하는 무선통신부를 각각 구비할 수 있다. 각 무선통신부가 사용하는 무선 규격에는 제한이 없으므로, 예를 들면, WiHD(Wireless HD), WiGig(Wireless Gigabit Alliance) 등을 사용할 수 있다.

제1디바이스(10)는 외부장치로부터 수신한 다양한 종류의 신호를 수신하고, 신호의 데이터 형태에 각각 대응하는 인코딩을 수행하여, 인코딩된 데이터를 고속 무선 통신을 통해 제2디바이스(20)에 전송할 수 있다. 따라서, 본 실시예에 따른 디스플레이장치(1)는 도 1의 디스플레이장치(1)와 같이 케이블(30)을 사용하지 않아도 되므로, 제1디바이스(10)와 제2디바이스(20) 간의 거리 제약에서 좀더 자유로울 수 있다.

도 7은 도 1의 디스플레이장치의 제어방법에 관한 순서도이다. 도 7에 도시된 바와 같이, 먼저, 디스플레이장치(1)는 서로 다른 종류의 복수의 신호를 입력받는다(S10), 그리고, 복수의 신호에 각각 대응하도록 마련되는 복수의 인코더(121, 122)를 통해, 복수의 신호의 종류 별로 대응하는 방식의 인코딩을 수행한다(S20).

디스플레이장치(1)는 제1인터페이스(13)를 통해, 인코딩된 신호를 시리얼화한 신호를 송신한다(S30), 그리고, 제2인터페이스(21)를 통해, 제1인터페이스(13)로부터 송신되는 신호를 디시리얼화한다(S40).

디스플레이장치(1)는 복수의 인코더(121, 122)에 각각 대응하도록 마련되는 복수의 디코더(221, 222)를 통해, 디시리얼화된 신호에 대하여 디코딩을 수행하여 복수의 신호로 복원한다(S50). 그리고, 디스플레이부(23)를 통해 복원된 복수의 신호에 기초하여 영상을 표시한다(S60).

상기의 개시 내용 및 장점들은 특정 실시예 및 도면을 참조하여 설명되었으나, 본 발명의 개시 내용 및 권리의 범위는 이에 한정되는 것은 아니다. 본 발명의 기술 분야에서 통상의 지식을 가진 사람은 청구항에 개시된 본 발명의 범위를 벗어나지 않고 다양한 형태로 변경하여 실시하는 것이 가능하다. 본 발명의 상세한 설명 및 도면은 설명을 위한 예시로 간주되어야 하며, 다양한 형태의 변형된 실시예들도 본 발명의 범위 내에 포함되는 것으로 해석되어야 한다.

1: 디스플레이장치
10: 제1디바이스
11: 신호입력부
12: 인코더
13: 제1인터페이스
20: 제2디바이스
21: 제2인터페이스
22: 디코더
23: 디스플레이부
30: 고속 통신 채널

Claims

디스플레이장치에 있어서,
서로 다른 종류의 복수의 신호가 입력될 수 있는 신호입력부;
상기 복수의 신호에 각각 대응하도록 마련되어, 상기 복수의 신호 중 상기 신호입력부에 입력되는 적어도 하나의 신호에 대하여 해당 신호의 종류 별로 대응하는 방식의 인코딩을 수행하는 복수의 인코더;
상기 인코딩된 신호를 시리얼화한 신호를 송신하는 제1인터페이스;
상기 제1인터페이스로부터 송신되는 신호를 디시리얼화하는 제2인터페이스;
상기 복수의 인코더에 각 대응하도록 마련되어, 상기 디시리얼화된 신호에 대하여 디코딩을 수행하여 상기 적어도 하나의 신호로 복원하는 복수의 디코더; 및
상기 복원된 적어도 하나의 신호에 기초하여 영상을 표시하는 디스플레이부를 포함하며,
상기 복수의 신호는, 패킷 형태의 데이터를 가지는 제1신호 및 연속된 형태의 데이터를 가지는 제2신호를 포함하고,
상기 복수의 인코더는, 제1오류정정용량을 가지는 제1오류코드를 상기 제1신호에 추가하는 제1인코딩을 수행하는 제1인코더와, 상기 제1오류정정용량보다 작은 제2오류정정용량을 가지는 제2오류코드를 상기 제2신호에 추가하는 제2인코딩을 수행하는 제2인코더를 포함하며,
상기 복수의 디코더는, 상기 추가된 제1오류코드 또는 상기 추가된 제2오류코드에 기초하여 상기 제1신호 또는 상기 제2신호에 대한 오류를 식별하여 정정하는 디스플레이장치.
삭제
제1항에 있어서,
상기 신호입력부와 상기 제1인코더 사이에 마련되어, 상기 제1신호의 데이터를 상기 제1인코딩에 대응하도록 재배열하는 패킷타이저를 더 포함하는 디스플레이장치.
제3항에 있어서,
상기 제1신호는 싱크신호를 포함하고,
상기 패킷타이저는, 상기 제1신호의 재배열된 데이터에, 상기 싱크신호의 위치를 나타내는 싱크정보가 포함되도록 하는 디스플레이장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 제1인터페이스는, 상기 제1인코더의 제1인코딩이 수행된 상기 제1신호와 상기 제2인코더의 제2인코딩이 수행된 상기 제2신호를 하나의 통합 신호로 출력하는 통합부를 더 포함하는 디스플레이장치.
제1항에 있어서,
상기 제2인코더는, 상기 제2인코딩에 대응하는 비트 수를 가진 블록 단위의 인코딩 데이터를 출력하고,
상기 인코딩 데이터의 이웃한 복수의 블록을 인터리빙하는 인터리버를 더 포함하는 디스플레이장치.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제5항에 있어서,
상기 제1인터페이스는, 상기 하나의 통합 신호를 스크램블링하는 스크램블러를 더 포함하는 디스플레이장치.
제4항에 있어서,
상기 신호입력부와 상기 패킷타이저 사이에 마련되어, 상기 신호입력부를 통해 입력된 상기 제1신호를 저장하는 버퍼를 더 포함하는 디스플레이장치.
제4항에 있어서,
상기 복수의 디코더는, 상기 제1신호의 재배열된 데이터에 대해 상기 제1인코딩에 대응하는 디코딩을 수행하는 제1디코더를 포함하며,
상기 제1신호의 재배열된 데이터에 대한 싱크신호와 유효구간을 나타내는 유효신호를 생성하고, 상기 생성된 싱크신호와 유효신호에 기초하여 상기 제1신호의 재배열된 데이터에 대해 상기 디코딩을 수행하도록 상기 제1디코더를 제어하는 제어부를 더 포함하는 디스플레이장치.
디스플레이장치의 제어방법에 있어서,
서로 다른 종류의 복수의 신호가 입력되는 단계;
상기 복수의 신호에 각각 대응하도록 마련되는 복수의 인코더를 통해, 상기 복수의 신호의 종류 별로 대응하는 방식의 인코딩을 수행하는 단계;
상기 인코딩된 신호를 시리얼화한 신호를 송신하는 단계;
상기 송신되는 신호를 디시리얼화하는 단계;
상기 복수의 인코더에 각각 대응하도록 마련되는 복수의 디코더를 통해, 상기 디시리얼화된 신호에 대하여 디코딩을 수행하여 상기 복수의 신호로 복원하는 단계; 및
상기 복원된 복수의 신호에 기초하여 영상을 표시하는 단계를 포함하며,
상기 복수의 신호는, 패킷 형태의 데이터를 가지는 제1신호 및 연속된 형태의 데이터를 가지는 제2신호를 포함하고,
상기 인코딩을 수행하는 단계는, 제1오류정정용량을 가지는 제1오류코드를 상기 제1신호에 추가하는 제1인코딩을 수행하는 단계와, 상기 제1오류정정용량보다 작은 제2오류정정용량을 가지는 제2오류코드를 상기 제2신호에 추가하는 제2인코딩을 수행하는 단계를 포함하며,
상기 복수의 신호로 복원하는 단계는, 상기 추가된 제1오류코드 또는 상기 추가된 제2오류코드에 기초하여 상기 제1신호 또는 상기 제2신호에 대한 오류를 식별하여 정정하는 단계를 포함하는 디스플레이장치의 제어방법.
삭제
제10항에 있어서,
상기 제1인코딩을 수행하는 단계는, 상기 제1신호의 데이터를 상기 제1인코딩에 대응하도록 재배열하는 단계를 더 포함하는 디스플레이장치의 제어방법.
제12항에 있어서,
상기 제1신호는 싱크신호를 포함하고,
상기 재배열하는 단계는, 상기 제1신호의 재배열된 데이터에, 상기 싱크신호의 위치를 나타내는 싱크정보를 포함하는 단계를 더 포함하는 디스플레이장치의 제어방법.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제10항에 있어서,
상기 제1인코딩이 수행된 상기 제1신호와 상기 제2인코딩이 수행된 상기 제2신호를 하나의 통합 신호로 출력하는 단계를 더 포함하는 디스플레이장치의 제어방법.
제10항에 있어서,
상기 제2인코딩을 수행하는 단계는,
상기 제2인코딩에 대응하는 비트 수를 가진 블록 단위의 인코딩 데이터를 출력하는 단계; 및
상기 인코딩 데이터의 이웃한 복수의 블록을 인터리빙하는 단계를 더 포함하는 디스플레이장치의 제어방법.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 하나의 통합 신호를 스크램블링하는 단계를 더 포함하는 디스플레이장치의 제어방법.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제13항에 있어서,
상기 입력된 복수의 신호 중 상기 제1신호를 저장하는 단계를 더 포함하는 디스플레이장치의 제어방법.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제13항에 있어서,
상기 복수의 신호로 복원하는 단계는,
상기 제1신호의 재배열된 데이터에 대해 상기 제1인코딩에 대응하는 디코딩을 수행하는 단계; 및
상기 제1신호의 재배열된 데이터에 대한 싱크신호와 유효구간을 나타내는 유효신호를 생성하고, 상기 생성된 싱크신호와 유효신호에 기초하여 상기 제1신호의 재배열된 데이터에 대해 상기 디코딩을 수행하는 단계를 더 포함하는 디스플레이장치의 제어방법.