KR102467064B1 - Display panel and fabricating method of the same - Google Patents
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Abstract
표시장치는 제1 영역 및 상기 제1 영역으로부터 벤딩된 제2 영역을 포함하는 베이스층, 상기 제2 영역에 중첩하는 하측 그루브가 정의된 적어도 하나의 무기층, 상기 제1 영역에 중첩하는 실리콘 반도체 패턴을 포함하는 제1 박막 트랜지스터 및 산화물 반도체 패턴을 포함하는 제2 박막 트랜지스터, 상기 하측 그루브와 연장된 상측 그루브가 정의된 절연층들, 다른 층 상에 배치된 복수 개의 부분들을 포함하고, 상기 제2 박막 트랜지스터와 전기적으로 연결되며 상기 제1 영역 및 상기 제2 영역에 중첩하는 신호라인, 상기 제1 영역 및 상기 제2 영역에 중첩하고, 상기 하측 그루브 및 상기 상측 그루브의 내측에 배치된 유기층 및 상기 유기층 상에 상기 제1 영역에 중첩하게 배치된 발광소자를 포함한다.A display device includes a base layer including a first region and a second region bent from the first region, at least one inorganic layer overlapping the second region and defining a lower groove, and a silicon semiconductor overlapping the first region. a first thin film transistor including a pattern, a second thin film transistor including an oxide semiconductor pattern, insulating layers in which the lower groove and an extended upper groove are defined, and a plurality of parts disposed on other layers; 2 thin film transistors electrically connected to a signal line overlapping the first region and the second region, an organic layer overlapping the first region and the second region, and disposed inside the lower groove and the upper groove, and A light emitting element disposed on the organic layer to overlap the first region is included.
Description
본 발명은 표시패널 및 그 제조방법에 관한 것으로, 2종의 반도체 물질을 포함하는 표시패널 및 그 제조방법에 관한 것이다.The present invention relates to a display panel and a manufacturing method thereof, and relates to a display panel including two types of semiconductor materials and a manufacturing method thereof.
표시장치는 복수 개의 화소들 및 복수 개의 화소들을 제어하는 구동회로(예컨대, 주사 구동회로 및 데이터 구동회로)를 포함한다. 복수 개의 화소들 각각은 표시소자 및 표시소자를 제어하는 화소의 구동회로를 포함한다. 화소의 구동회로는 유기적으로 연결된 복수 개의 박막 트랜지스터들을 포함할 수 있다.The display device includes a plurality of pixels and a driving circuit (eg, a scan driving circuit and a data driving circuit) that control the plurality of pixels. Each of the plurality of pixels includes a display element and a pixel driving circuit that controls the display element. A driving circuit of a pixel may include a plurality of organically connected thin film transistors.
본 발명의 목적은 화소의 동작 특성이 향상되고, 플렉서블리티가 향상된 표시패널을 제공하는 것이다.An object of the present invention is to provide a display panel with improved pixel operating characteristics and improved flexibility.
본 발명의 목적은 제조공정에서 사용되는 마스크의 개수가 감소된 표시패널의 제조방법을 제공하는 것이다.An object of the present invention is to provide a manufacturing method of a display panel in which the number of masks used in the manufacturing process is reduced.
본 발명의 일 실시예에 따른 표시장치는 제1 영역 및 상기 제1 영역으로부터 벤딩된 제2 영역을 포함하는 베이스층, 상기 제2 영역에 중첩하는 하측 그루브가 정의된 적어도 하나의 무기층, 상기 제1 영역에 중첩하는 실리콘 반도체 패턴을 포함하는 제1 박막 트랜지스터 및 상기 제1 영역에 중첩하는 산화물 반도체 패턴, 상기 산화물 반도체 패턴 상에 배치된 제어전극, 상기 반도체 패턴 상에 배치된 입력전극 및 출력전극을 포함하는 제2 박막 트랜지스터, 상기 하측 그루브와 연장된 상측 그루브가 정의된 절연층들, 다른 층 상에 배치된 복수 개의 부분들을 포함하고 상기 제2 박막 트랜지스터와 전기적으로 연결되며 상기 제1 영역 및 상기 제2 영역에 중첩하는 신호라인, 상기 적어도 하나의 무기층과 상기 제2 박막 트랜지스터의 상기 산화물 반도체 패턴 사이에 배치되고, 상기 제2 박막 트랜지스터의 상기 산화물 반도체 패턴에 중첩하는 차광패턴, 상기 제1 영역 및 상기 제2 영역에 중첩하고, 상기 하측 그루브 및 상기 상측 그루브의 내측에 배치된 유기층 및 상기 유기층 상에 상기 제1 영역에 중첩하게 배치된 발광소자를 포함한다.A display device according to an exemplary embodiment of the present invention includes: a base layer including a first area and a second area bent from the first area; at least one inorganic layer defined with a lower groove overlapping the second area; A first thin film transistor including a silicon semiconductor pattern overlapping a first region, an oxide semiconductor pattern overlapping the first region, a control electrode disposed on the oxide semiconductor pattern, an input electrode and an output electrode disposed on the semiconductor pattern A second thin film transistor including an electrode, insulating layers in which the lower groove and an extended upper groove are defined, and a plurality of parts disposed on other layers and electrically connected to the second thin film transistor, the first region and a signal line overlapping the second region, a light blocking pattern disposed between the at least one inorganic layer and the oxide semiconductor pattern of the second thin film transistor, and overlapping the oxide semiconductor pattern of the second thin film transistor. An organic layer overlapping the first region and the second region and disposed inside the lower groove and the upper groove, and a light emitting device disposed on the organic layer to overlap the first region.
상기 차광패턴은 도전성을 가질 수 있다. 상기 차광패턴은 바이어스 전압을 수신할 수 있다. 상기 차광패턴은 상기 제2 박막 트랜지스터의 상기 제어전극과 전기적으로 연결될 수 있다. The light blocking pattern may have conductivity. The light blocking pattern may receive a bias voltage. The light blocking pattern may be electrically connected to the control electrode of the second thin film transistor.
상기 유기층 상에 배치되며, 상기 유기층을 관통하는 콘택홀을 통해 상기 제1 박막 트랜지스터의 출력전극에 연결된 연결전극을 더 포함할 수 있다.The organic layer may further include a connection electrode disposed on the organic layer and connected to the output electrode of the first thin film transistor through a contact hole penetrating the organic layer.
상기 유기층 상에 배치되고 상기 제1 영역 및 상기 제2 영역에 중첩하는 패시베이션층을 더 포함할 수 있다.A passivation layer disposed on the organic layer and overlapping the first region and the second region may be further included.
상기 발광소자의 전극은 상기 패시베이션층을 관통하는 콘택홀을 통해 상기 연결전극에 연결될 수 있다.An electrode of the light emitting device may be connected to the connection electrode through a contact hole penetrating the passivation layer.
상기 패시베이션층은 상기 신호라인 상에 배치되고, 상기 패시베이션층의 상기 제2 영역에 중첩하는 부분은 상기 신호라인 의 상기 복수 개의 부분들 중 상기 제2 영역에 중첩하는 부분에 접촉될 수 있다.The passivation layer may be disposed on the signal line, and a portion of the passivation layer overlapping the second region may contact a portion overlapping the second region among the plurality of portions of the signal line.
상기 제2 영역은, 상기 제1 영역에 연결되며 소정의 곡률을 형성하는 곡률 영역 및 상기 곡률 영역에 연결되며 상기 제1 영역에 마주하는 대향 영역을 포함할 수 있다. 상기 신호라인의 상기 복수 개의 부분들은 상기 제1 영역에 중첩하며 상기 제2 박막 트랜지스터와 전기적으로 연결된 제1 부분, 상기 곡률 영역에 중첩하며 상기 제1 부분과 다른 층 상에 배치된 제2 부분, 및 상기 대향 영역에 중첩하며 상기 제2 부분과 다른 층 상에 배치된 제3 부분을 포함할 수 있다.The second area may include a curvature area connected to the first area and forming a predetermined curvature, and an opposing area connected to the curvature area and facing the first area. The plurality of portions of the signal line include a first portion overlapping the first region and electrically connected to the second thin film transistor, a second portion overlapping the curvature region and disposed on a different layer from the first portion; and a third portion overlapping the opposing region and disposed on a different layer from the second portion.
상기 신호라인의 상기 제2 부분은 상기 유기층 상에 배치될 수 있다.The second portion of the signal line may be disposed on the organic layer.
상기 절연층들은, 상기 제1 박막 트랜지스터의 상기 실리콘 반도체 패턴을 커버하는 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 제1 박막 트랜지스터의 제어전극을 커버하는 제2 절연층, 상기 제2 절연층 상에 배치된 제3 절연층 및 상기 제3 절연층 상에 배치되고, 상기 제2 박막 트랜지스터의 상기 산화물 반도체 패턴에 중첩하는 상기 제2 박막 트랜지스터의 제어전극을 커버하는 제4 절연층을 포함할 수 있다.The insulating layers may include: a first insulating layer covering the silicon semiconductor pattern of the first thin film transistor; a second insulating layer disposed on the first insulating layer and covering a control electrode of the first thin film transistor; A third insulating layer disposed on the second insulating layer and a fourth insulating layer disposed on the third insulating layer and covering the control electrode of the second thin film transistor overlapping the oxide semiconductor pattern of the second thin film transistor. may contain layers.
상기 제2 절연층과 상기 제3 절연층 사이에 배치되고, 상기 제1 박막 트랜지스터의 상기 제어전극과 중첩하는 상부전극을 더 포함할 수 있다.An upper electrode disposed between the second insulating layer and the third insulating layer and overlapping the control electrode of the first thin film transistor may be further included.
상기 제2 박막 트랜지스터 상기 산화물 반도체 패턴과 상기 제2 박막 트랜지스터의 상기 제어전극 사이에 배치된 절연패턴을 더 포함할 수 있다. 상기 절연패턴은 상기 제2 박막 트랜지스터의 상기 산화물 반도체 패턴에 부분적으로 중첩될 수 있다.The second thin film transistor may further include an insulating pattern disposed between the oxide semiconductor pattern and the control electrode of the second thin film transistor. The insulating pattern may partially overlap the oxide semiconductor pattern of the second thin film transistor.
상기 절연층들은, 상기 제3 절연층과 상기 제4 절연층 사이에 배치되며, 상기 제2 박막 트랜지스터 상기 산화물 반도체 패턴을 부분적으로 커버하고, 상기 제2 박막 트랜지스터 상기 산화물 반도체 패턴의 양단들을 노출하는 개구부들이 정의된 중간 절연층을 더 포함할 수 있다.The insulating layers are disposed between the third insulating layer and the fourth insulating layer, partially cover the oxide semiconductor pattern of the second thin film transistor, and expose both ends of the oxide semiconductor pattern of the second thin film transistor. It may further include an intermediate insulating layer in which openings are defined.
상기 제3 절연층과 상기 제4 절연층 사이에 배치되고, 상기 제1 박막 트랜지스터의 상기 제어전극과 중첩하는 상부전극을 더 포함할 수 있다.An upper electrode disposed between the third insulating layer and the fourth insulating layer and overlapping the control electrode of the first thin film transistor may be further included.
상기 제3 절연층과 상기 상부전극 사이에 배치된 절연패턴을 더 포함할 수 있다.An insulating pattern disposed between the third insulating layer and the upper electrode may be further included.
상기 차광패턴은 상기 적어도 하나의 무기층과 상기 제1 절연층 사이에 배치되고, 상기 실리콘 반도체 패턴과 동일한 물질을 포함할 수 있다.The light blocking pattern may be disposed between the at least one inorganic layer and the first insulating layer, and may include the same material as the silicon semiconductor pattern.
상기 차광패턴은 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고, 상기 상기 제1 박막 트랜지스터의 상기 제어전극과 동일한 물질을 포함할 수 있다.The light blocking pattern may be disposed between the first insulating layer and the second insulating layer, and may include the same material as the control electrode of the first thin film transistor.
상기 제2 절연층은 실리콘옥사이드를 포함하고, 상기 차광패턴에 접촉할 수 있다.The second insulating layer may include silicon oxide and may contact the light blocking pattern.
상기 제2 절연층과 상기 제3 절연층 사이에 배치되고, 상기 제1 박막 트랜지스터의 상기 제어전극과 중첩하는 상부전극을 더 포함할 수 있다.An upper electrode disposed between the second insulating layer and the third insulating layer and overlapping the control electrode of the first thin film transistor may be further included.
상기 차광패턴은 상기 제2 절연층과 상기 제3 절연층 사이에 배치되고, 상기 상기 상부전극과 동일한 물질을 포함할 수 있다.The light blocking pattern may be disposed between the second insulating layer and the third insulating layer, and may include the same material as the upper electrode.
상기 적어도 하나의 무기층의 상면의 일부분과 상기 유기층은 접촉될 수 있다.A portion of an upper surface of the at least one inorganic layer may be in contact with the organic layer.
본 발명의 일 실시예에 따른 표시패널의 제조방법은 제1 영역 및 상기 제1 영역으로부터 연장된 제2 영역을 포함하는 베이스층 상에 상기 제1 영역 및 상기 제2 영역에 중첩하는 적어도 하나의 무기층을 형성하는 단계, 상기 적어도 하나의 무기층 상에 상기 제1 영역에 중첩하도록 실리콘 반도체 패턴을 형성하는 단계, 상기 실리콘 반도체 패턴 상에 제1 절연층을 사이에 두고 상기 실리콘 반도체 패턴과 중첩하는 제1 제어전극을 형성하는 단계, 상기 제1 제어전극 상에 제2 절연층을 사이에 두고 상기 제1 제어전극과 중첩하는 상부전극을 형성하는 단계, 상기 제1 영역에 중첩하도록 차광패턴을 형성하는 단계, 상기 상부전극을 커버하는 제3 절연층을 형성하는 단계, 상기 제3 절연층 상에 상기 차광패턴에 중첩하도록 산화물 반도체 패턴을 형성하는 단계, 상기 산화물 반도체 패턴 상에 상기 산화물 반도체 패턴과 중첩하는 제2 제어전극을 형성하는 단계, 상기 제2 제어전극을 커버하는 제4 절연층을 형성하는 단계, 상기 실리콘 반도체 패턴의 제1 부분 및 제2 부분을 각각 노출시키는 제1 컨택홀 및 제2 컨택홀이 형성되고, 상기 적어도 하나의 무기층의 상기 제2 영역에 중첩하는 일부분을 노출시키는 상측 그루브가 형성되도록 상기 제1 내지 제4 절연층들을 부분적으로 제거하는 제1 식각 단계, 상기 산화물 반도체 패턴의 제1 부분 및 제2 부분을 각각 노출시키는 제3 컨택홀 및 제4 컨택홀이 형성되도록 상기 제4 절연층을 부분적으로 제거하고, 상기 적어도 하나의 무기층의 상기 제2 영역에 상기 상측 그루브에 연속하는 하측 그루브가 형성되도록 상기 적어도 하나의 무기층을 부분적으로 제거하는 제2 식각 단계, 상기 실리콘 반도체 패턴의 상기 제1 부분 및 상기 제2 부분에 각각 연결되는 제1 입력전극 및 제1 출력전극을 형성하고, 상기 산화물 반도체 패턴의 상기 제1 부분 및 상기 제2 부분에 각각 연결되는 제2 입력전극 및 제2 출력전극을 형성하는 전극 형성 단계, 상기 제1 입력전극, 상기 제1 출력전극, 상기 제2 입력전극, 상기 제2 출력전극을 커버하며 상기 상측 그루부와 상기 하측 그루부의 내측에 배치되는 유기층을 형성하는 단계, 상기 제1 출력전극을 노출하는 제5 컨택홀이 형성되도록 상기 유기층을 부분적으로 제거하는 제3 식각 단계, 상기 유기층 상에 상기 제1 출력전극과 전기적으로 연결되는 신호라인의 일부분을 형성하는 단계 및 상기 유기층 상에 상기 제1 출력전극에 전기적으로 연결된 발광소자를 형성하는 단계를 포함할 수 있다.A method of manufacturing a display panel according to an exemplary embodiment of the present invention includes at least one layer overlapping the first area and the second area on a base layer including a first area and a second area extending from the first area. Forming an inorganic layer, forming a silicon semiconductor pattern on the at least one inorganic layer to overlap the first region, and overlapping the silicon semiconductor pattern with a first insulating layer interposed therebetween. Forming a first control electrode to overlap the first control electrode, forming an upper electrode overlapping the first control electrode with a second insulating layer interposed therebetween, forming a light-shielding pattern to overlap the first region Forming a third insulating layer covering the upper electrode, forming an oxide semiconductor pattern on the third insulating layer to overlap the light blocking pattern, and forming the oxide semiconductor pattern on the oxide semiconductor pattern forming a second control electrode overlapping the second control electrode, forming a fourth insulating layer covering the second control electrode, a first contact hole exposing a first part and a second part of the silicon semiconductor pattern, and a first etching step of partially removing the first to fourth insulating layers to form a second contact hole and an upper groove exposing a portion overlapping the second region of the at least one inorganic layer; The fourth insulating layer is partially removed to form a third contact hole and a fourth contact hole exposing the first and second portions of the oxide semiconductor pattern, respectively, in the second region of the at least one inorganic layer. A second etching step of partially removing the at least one inorganic layer to form a lower groove continuous with the upper groove, a first input electrode connected to the first part and the second part of the silicon semiconductor pattern, respectively; and An electrode forming step of forming a first output electrode, and forming a second input electrode and a second output electrode respectively connected to the first portion and the second portion of the oxide semiconductor pattern, the first input electrode, forming an organic layer covering the first output electrode, the second input electrode, and the second output electrode and disposed inside the upper groove and the lower groove; a fifth contact exposing the first output electrode; A third etching step of partially removing the organic layer to form a hole, forming a part of a signal line electrically connected to the first output electrode on the organic layer, and electrically connecting the first output electrode to the organic layer. It may include forming a light emitting element connected to.
상술한 바에 따르면, 신호라인에 직접적으로 연결된 박막 트랜지스터의 누설전류가 감소된다. 발광소자의 구동전류를 제어하는 박막 트랜지스터의 전압-전류 특성이 유지될 수 있다.According to the above, the leakage current of the thin film transistor directly connected to the signal line is reduced. Voltage-current characteristics of the thin film transistor controlling the driving current of the light emitting device may be maintained.
표시패널의 벤딩 영역에 유기층이 배치됨으로써 표시패널의 벤딩 영역의 플렉서블리티가 향상된다.By disposing the organic layer in the bending area of the display panel, the flexibility of the bending area of the display panel is improved.
표시영역에 배치된 반도체 패턴의 일부분을 노출시키는 콘택홀 형성 공정과 벤딩 영역의 절연층 및 벤딩 영역의 무기층의 제거 공정이 단일공정으로 진행됨으로써 제조공정에서 사용되는 마스크의 개수가 감소될 수 있다. The number of masks used in the manufacturing process can be reduced because the process of forming a contact hole exposing a portion of the semiconductor pattern disposed in the display area and the process of removing the insulating layer and the inorganic layer of the bending area are performed in a single process. .
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 표시패널의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 3a는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 3b 및 도 3c는 본 발명의 일 실시예에 따른 화소의 일부분에 대응하는 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시패널의 벤딩 영역에 대응하는 단면도이다.
도 5a 내지 도 5m는 본 발명의 일 실시예에 따른 표시패널의 제조공정을 도시한 단면도이다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 표시패널의 일부분에 대응하는 단면도이다.
도 10a 내지 도 10g는 본 발명의 일 실시예에 따른 표시패널의 일부분에 대응하는 단면도이다.1A and 1B are perspective views of a display panel according to an exemplary embodiment of the present invention.
2 is a plan view of a display panel according to an exemplary embodiment of the present invention.
3A is an equivalent circuit diagram of a pixel according to an embodiment of the present invention.
3B and 3C are cross-sectional views corresponding to a portion of a pixel according to an exemplary embodiment.
4A and 4B are cross-sectional views corresponding to a bending area of a display panel according to an exemplary embodiment of the present invention.
5A to 5M are cross-sectional views illustrating a manufacturing process of a display panel according to an embodiment of the present invention.
6 to 9 are cross-sectional views corresponding to portions of a display panel according to an exemplary embodiment of the present invention.
10A to 10G are cross-sectional views corresponding to portions of a display panel according to an exemplary embodiment of the present invention.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다. Hereinafter, embodiments of the present invention will be described with reference to the drawings. In this specification, when an element (or region, layer, section, etc.) is referred to as being “on,” “connected to,” or “coupled to” another element, it is directly connected/connected to the other element. It means that they can be combined or a third component can be placed between them.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.Like reference numerals designate like components. Also, in the drawings, the thickness, ratio, and dimensions of components are exaggerated for effective description of technical content. “And/or” includes any combination of one or more that the associated elements may define.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element, without departing from the scope of the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.In addition, terms such as "below", "lower side", "above", and "upper side" are used to describe the relationship between components shown in the drawings. The above terms are relative concepts and will be described based on the directions shown in the drawings.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Terms such as "include" or "have" are intended to indicate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, but that one or more other features, numbers, or steps are present. However, it should be understood that it does not preclude the possibility of existence or addition of operations, components, parts, or combinations thereof.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 표시패널(DP)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 2는 표시패널의 화소들(PX), 구동회로(GDC), 및 신호라인(SGL)의 연결관계를 간략히 도시하였다. 1A and 1B are perspective views of a display panel DP according to an exemplary embodiment of the present invention. 2 is a plan view of a display panel DP according to an exemplary embodiment of the present invention. 2 briefly illustrates the connection relationship between the pixels PX, the driving circuit GDC, and the signal line SGL of the display panel.
펼쳐진 상태에서 표시패널(DP)의 전면(DP-FS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시패널(DP)의 전면(DP-FS)의 법선 방향, 즉 표시패널(DP)의 두께 방향은 제3 방향축(DR3)이 지시한다. 표시패널(DP)을 구성하는 층들 각각의 상면(또는 전면)과 하면(또는 배면)은 제3 방향축(DR3)에 의해 구분된다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 동일한 도면 부호를 참조한다. In an unfolded state, the front surface DP-FS of the display panel DP is parallel to the plane defined by the first and second directional axes DR1 and DR2. The third direction axis DR3 indicates the normal direction of the front surface DP-FS of the display panel DP, that is, the thickness direction of the display panel DP. The upper surface (or front surface) and the lower surface (or rear surface) of each of the layers constituting the display panel DP are divided by the third directional axis DR3. Hereinafter, the first to third directions refer to the same reference numerals as directions indicated by the first to third direction axes DR1 , DR2 , and DR3 , respectively.
도 1a에 도시된 것과 같이, 표시패널(DP)은 전면(DP-FS) 상에서 화소들(PX)이 표시되는 표시영역(DP-DA) 및 표시영역(DP-DA)에 인접한 비표시영역(DP-NDA)을 포함한다. 비표시영역(DP-NDA)은 화소들(PX)이 배치되지 않는 영역이다. 비표시영역(DP-NDA)에는 신호라인들(SGL) 중 일부 및/또는 구동회로(GDC)가 배치될 수 있다.As shown in FIG. 1A , the display panel DP has a display area DP-DA where pixels PX are displayed on the front surface DP-FS and a non-display area adjacent to the display area DP-DA. DP-NDA). The non-display area DP-NDA is an area in which the pixels PX are not disposed. Some of the signal lines SGL and/or the driving circuit GDC may be disposed in the non-display area DP-NDA.
도 1a에 도시된 것과 같이, 표시영역(DP-DA)은 사각형상일 수 있다. 비표시영역(DP-NDA)은 표시영역(DP-DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시영역(DP-DA)의 형상과 비표시영역(DP-NDA)의 형상은 상대적으로 디자인될 수 있다. 예컨대, 제1 방향(DR1)에서 마주하는 영역에만 비표시영역(DD-NDA)이 배치될 수 있다. 표시영역(DP-DA)은 원형일 수 있다.As shown in FIG. 1A , the display area DP-DA may have a rectangular shape. The non-display area DP-NDA may surround the display area DP-DA. However, it is not limited thereto, and the shape of the display area DP-DA and the shape of the non-display area DP-NDA can be designed relatively. For example, the non-display area DD-NDA may be disposed only in an area facing in the first direction DR1. The display area DP-DA may have a circular shape.
본 실시예에 따르면, 비표시영역(DP-NDA)의 일부분은 표시영역(DP-DA) 대비 좁은 너비(제2 방향(DR2)에 따른 길이)를 가질 수 있다. 후술하는 것과 같이 벤딩 영역의 면적을 축소시키기 위함이다.According to this embodiment, a portion of the non-display area DP-NDA may have a narrower width (length along the second direction DR2) than the display area DP-DA. As will be described later, this is to reduce the area of the bending region.
도 1b에 도시된 것과 같이, 표시패널(DP)은 벤딩될 수 있고, 벤딩됨에 따라 표시패널(DP)은 제1 영역(NBA, 또는 비벤딩 영역) 및 제2 영역(BA, 또는 벤 딩영역)으로 구분될 수 있다. 제2 영역(BA)은 벤딩된 상태에서 소정의 곡률을 갖는 곡률 영역(CA) 및 벤딩된 상태에서 제1 영역(NBA)과 마주하게 될 대향 영역(FA)을 포함할 수 있다.As shown in FIG. 1B, the display panel DP may be bent, and as the display panel DP is bent, the display panel DP has a first area (NBA, or non-bending area) and a second area (BA, or bending area). ) can be distinguished. The second area BA may include a curvature area CA having a predetermined curvature in a bent state and an opposing area FA to face the first area NBA in a bent state.
도 2에 도시된 것과 같이, 표시패널(DP)은 구동회로(GDC), 복수 개의 신호라인들(SGL, 이하 신호라인들), 복수 개의 신호패드들(DP-PD, 이하 신호패드들) 및 복수 개의 화소들(PX, 이하 화소들)을 포함할 수 있다. As shown in FIG. 2 , the display panel DP includes a driving circuit (GDC), a plurality of signal lines (SGL, hereinafter referred to as signal lines), a plurality of signal pads (DP-PD, hereinafter referred to as signal pads), and It may include a plurality of pixels PX (hereinafter referred to as pixels).
화소들(PX)은 표시되는 컬러에 따라 복수 개의 그룹으로 구분될 수도 있다. 화소들(PX)은 예컨대, 레드 화소들, 그린 화소들, 블루 화소들을 포함할 수 있다. 화소들(PX)은 화이트 화소들을 더 포함할 수 있다. 표시되는 컬러에 따라 서로 다른 그룹으로 구분된다 하더라도 화소들의 화소 구동회로는 서로 동일할 수 있다.The pixels PX may be classified into a plurality of groups according to displayed colors. The pixels PX may include, for example, red pixels, green pixels, and blue pixels. The pixels PX may further include white pixels. Even if the pixels are classified into different groups according to displayed colors, the pixel driving circuits of the pixels may be the same.
구동회로(GDC)는 주사 구동회로를 포함할 수 있다. 주사 구동회로는 복수 개의 주사 신호들(이하, 주사 신호들)을 생성하고, 주사 신호들을 후술하는 복수 개의 주사 라인들(GL, 이하 주사 라인들)에 순차적으로 출력한다. 주사 구동회로는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다. The driving circuit GDC may include a scan driving circuit. The scan driving circuit generates a plurality of scan signals (hereinafter, scan signals) and sequentially outputs the scan signals to a plurality of scan lines (GL, hereinafter, scan lines) to be described later. The scan driving circuit may further output another control signal to the driving circuits of the pixels PX.
주사 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.The scan driving circuit may include a plurality of thin film transistors formed through the same process as the driving circuit of the pixels PX, for example, a low temperature polycrystaline silicon (LTPS) process or a low temperature polycrystalline oxide (LTPO) process.
신호라인들(SGL)은 주사 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 주사 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 주사 구동회로에 제어신호들을 제공할 수 있다. 신호패드들(DP-PD)은 신호라인들(SGL) 중 대응하는 신호라인에 연결된다.The signal lines SGL include scan lines GL, data lines DL, power line PL, and control signal line CSL. The scan lines GL are respectively connected to corresponding pixels PX among the pixels PX, and the data lines DL are respectively connected to corresponding pixels PX among the pixels PX. The power line PL is connected to the pixels PX. The control signal line CSL may provide control signals to the scan driving circuit. The signal pads DP-PD are connected to corresponding signal lines among the signal lines SGL.
도 2에는 표시패널(DP)에 전기적으로 연결되는 회로기판이 미도시되었다. 회로기판은 리지드 회로기판 또는 플렉서블 회로기판일 수 있다. 회로기판에는 구동칩이 실장될 수 있다. A circuit board electrically connected to the display panel DP is not shown in FIG. 2 . The circuit board may be a rigid circuit board or a flexible circuit board. A driving chip may be mounted on the circuit board.
미 도시되었으나, 구동칩은 표시패널(DP)에 실장될 수도 있다. 구동칩이 표시패널(DP)에 실장되면 신호라인들(SGL)의 설계는 변경될 수 있다. 구동칩은 데이터 라인들(DL)에 연결될 수 있고, 구동칩과 신호패드들(DP-PD)을 연결하는 신호라인이 더 배치될 수 있다. Although not shown, the driving chip may be mounted on the display panel DP. When the driving chip is mounted on the display panel DP, the design of the signal lines SGL may be changed. The driving chip may be connected to the data lines DL, and signal lines connecting the driving chip and the signal pads DP-PD may be further disposed.
도 3a는 본 발명의 일 실시예에 따른 화소(PX)의 등가 회로도이다. 도 3b 및 도 3c는 본 발명의 일 실시예에 따른 화소(PX)의 일부분에 대응하는 단면도이다. 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시패널(DP)의 벤딩 영역(BA)에 대응하는 단면도이다.3A is an equivalent circuit diagram of a pixel PX according to an embodiment of the present invention. 3B and 3C are cross-sectional views corresponding to a portion of a pixel PX according to an exemplary embodiment. 4A and 4B are cross-sectional views corresponding to the bending area BA of the display panel DP according to an exemplary embodiment of the present invention.
도 3a에는 어느 하나의 주사 라인(GL), 어느 하나의 데이터 라인(DL), 전원 라인(PL), 및 이들에 연결된 화소(PX)를 도시하였다. 본 발명의 일 실시예에 따른 화소(PX)는 발광형 화소일 수 있고, 특별히 제한되지 않는다. 예컨대, 화소(PX)는 발광소자로써 유기발광 다이오드 또는 퀀텀닷 발광 다이오드를 포함할 수 있다. 유기발광 다이오드의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 다이오드의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다. 이하, 화소(PX)는 유기발광 화소로 설명된다.3A illustrates one scan line GL, one data line DL, one power supply line PL, and a pixel PX connected thereto. The pixel PX according to an exemplary embodiment of the present invention may be an emission type pixel and is not particularly limited. For example, the pixel PX may include an organic light emitting diode or a quantum dot light emitting diode as a light emitting device. The light emitting layer of the organic light emitting diode may include an organic light emitting material. The light emitting layer of the quantum dot light emitting diode may include quantum dots, quantum rods, and the like. Hereinafter, the pixel PX will be described as an organic light emitting pixel.
화소(PX)는 유기발광 다이오드(OLED) 및 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동회로를 포함한다. 유기발광 다이오드(OLED)는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 본 실시예에서 화소 구동회로는 제1 박막 트랜지스터(T1, 또는 구동 트랜지스터), 제2 박막 트랜지스터(T2, 또는 스위칭 트랜지스터), 및 커패시터(Cst)를 포함한다. 제1 전원 전압(ELVDD)은 제1 박막 트랜지스터(T1)에 제공되고, 제2 전원 전압(ELVSS)은 유기발광 다이오드(OLED)에 제공된다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD) 보다 낮은 전압일 수 있다.The pixel PX includes an organic light emitting diode (OLED) and a pixel driving circuit for driving the organic light emitting diode (OLED). The organic light emitting diode (OLED) may be a front light emitting diode or a bottom light emitting diode. In this embodiment, the pixel driving circuit includes a first thin film transistor (T1, or driving transistor), a second thin film transistor (T2, or switching transistor), and a capacitor (Cst). The first power supply voltage ELVDD is applied to the first thin film transistor T1 and the second power supply voltage ELVSS is applied to the organic light emitting diode OLED. The second power voltage ELVSS may be lower than the first power voltage ELVDD.
제1 박막 트랜지스터(T1)는 유기발광 다이오드(OLED)에 연결된다. 제1 박막 트랜지스터(T1)는 커패시터(Cst)에 저장된 전하량에 대응하여 유기발광 다이오드(OLED)에 흐르는 구동전류를 제어한다. 제2 박막 트랜지스터(T2)는 주사 라인(GL)에 인가된 주사 신호에 응답하여 데이터 라인(DL)에 인가된 데이터 신호를 출력한다. 커패시터(Cst)는 제2 박막 트랜지스터(T2)로부터 수신한 데이터 신호에 대응하는 전압을 충전한다. The first thin film transistor T1 is connected to the organic light emitting diode OLED. The first thin film transistor T1 controls the driving current flowing through the organic light emitting diode OLED in response to the amount of charge stored in the capacitor Cst. The second thin film transistor T2 outputs a data signal applied to the data line DL in response to a scan signal applied to the scan line GL. The capacitor Cst is charged with a voltage corresponding to the data signal received from the second thin film transistor T2.
화소(PX)의 구성은 도 3a에 제한되지 않고 변형되어 실시될 수 있다. 유기발광 다이오드(OLED)를 제어하는 화소회로는 도 3a에 도시된 것과 달리 3개 이상 예컨대 6개 또는 7개의 박막 트랜지스터들을 포함할 수도 있다. 유기발광 다이오드(OLED)는 전원 라인(PL)과 제2 박막 트랜지스터(T2) 사이에 접속될 수도 있다.The configuration of the pixel PX is not limited to that of FIG. 3A and may be modified and implemented. The pixel circuit that controls the organic light emitting diode (OLED) may include three or more, for example, six or seven thin film transistors, unlike that shown in FIG. 3A. The organic light emitting diode OLED may be connected between the power line PL and the second thin film transistor T2.
도 3b는 화소(PX)의 일부 구성으로써 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 유기발광 다이오드(OLED)에 대응하는 단면을 도시하였다. 도 3b에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 박막 봉지층을 포함할 수 있다. 표시패널(DP)은 반사방지층, 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다. 회로 소자층(DP-CL)은 적어도 복수 개의 절연층들과 회로 소자를 포함한다. 이하, 절연층들은 유기층 및/또는 무기층을 포함할 수 있다. FIG. 3B shows a cross section corresponding to the first thin film transistor T1 , the second thin film transistor T2 , and the organic light emitting diode OLED as part of the pixel PX. As shown in FIG. 3B , the display panel DP may include a base layer BL, a circuit element layer DP-CL disposed on the base layer, a display element layer DP-OLED, and a thin film encapsulation layer. can The display panel DP may further include functional layers such as an antireflection layer and a refractive index control layer. The circuit element layer DP-CL includes at least a plurality of insulating layers and circuit elements. Hereinafter, the insulating layers may include an organic layer and/or an inorganic layer.
회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성 공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층층의 패터닝 공정을 통해 회로 소자층이 형성될 수 있다. 표시 소자층(DP-OLED)은 발광소자를 포함한다. 표시 소자층(DP-OLED)은 화소 정의막(PDL)과 같은 유기층을 더 포함할 수 있다.Circuit elements include signal lines, driving circuits of pixels, and the like. A circuit element layer may be formed through a process of forming an insulating layer, a semiconductor layer, and a conductive layer by coating, deposition, or the like, and a patterning process of the insulating layer, the semiconductor layer, and the conductive layer by a photolithography process. The display element layer DP-OLED includes a light emitting element. The display element layer DP-OLED may further include an organic layer such as a pixel defining layer PDL.
베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. The base layer BL may include a synthetic resin film. The synthetic resin layer may include a thermosetting resin. In particular, the synthetic resin layer may be a polyimide-based resin layer, and the material thereof is not particularly limited. The synthetic resin layer may include at least one of acrylic resin, methacrylic resin, polyisoprene, vinyl resin, epoxy resin, urethane resin, cellulose resin, siloxane resin, polyamide resin, and perylene resin. . In addition, the base layer may include a glass substrate, a metal substrate, or an organic/inorganic composite material substrate.
도 1a 내지 도 2를 참조하여 설명한 표시패널(DP)의 영역들은 베이스층(BL)에도 동일하게 정의될 수 있다. 예컨대, 베이스층(BL)은 제1 영역(NBA) 및 제1 영역(NBA)으로부터 벤딩된 제2 영역(BA)을 포함할 수 있다.Areas of the display panel DP described with reference to FIGS. 1A to 2 may be equally defined in the base layer BL. For example, the base layer BL may include a first area NBA and a second area BA bent from the first area NBA.
베이스층(BL)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 후술하는 배리어층(BRL) 및/또는 버퍼층(BFL)을 구성할 수 있다. 배리어층(BRL)과 버퍼층(BFL)은 선택적으로 배치될 수 있다.At least one inorganic layer is formed on the upper surface of the base layer BL. The inorganic layer may include at least one of aluminum oxide, titanium oxide, silicon oxide silicon oxynitride, zirconium oxide, and hafnium oxide. The inorganic layer may be formed in multiple layers. The multi-layered inorganic layers may constitute a barrier layer (BRL) and/or a buffer layer (BFL) to be described later. The barrier layer BRL and the buffer layer BFL may be selectively disposed.
배리어층(BRL)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(BRL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.The barrier layer BRL prevents foreign substances from entering from the outside. The barrier layer BRL may include a silicon oxide layer and a silicon nitride layer. Each of these may be provided in plurality, and silicon oxide layers and silicon nitride layers may be alternately stacked.
버퍼층(BFL)은 배리어층(BRL) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BL)과 도전성 패턴들 또는 반도체 패턴들의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.The buffer layer BFL may be disposed on the barrier layer BRL. The buffer layer BFL improves bonding strength between the base layer BL and the conductive patterns or semiconductor patterns. The buffer layer BFL may include a silicon oxide layer and a silicon nitride layer. The silicon oxide layer and the silicon nitride layer may be alternately stacked.
버퍼층(BFL) 상에 제1 반도체 패턴(OSP1)이 배치된다. 제1 반도체 패턴(OSP1)은 실리콘 반도체를 포함할 수 있다. 제1 반도체 패턴(OSP1)은 폴리 실리콘 반도체일 수 있다. 그러나 이에 제한되지 않고, 제1 반도체 패턴(OSP1)은 비정질 실리콘을 포함할 수도 있다. 제1 반도체 패턴(OSP1)은 입력영역(또는 제1 부분), 출력영역(또는 제2 부분), 및 입력영역과 출력영역 사이에 정의된 채널영역(도는 제3 부분)을 포함할 수 있다. 제1 반도체 패턴(OSP1)의 채널영역은 후술하는 제1 제어전극(GE1)에 대응하게 정의될 수 있다. 입력영역과 출력영역은 도판트로 도핑되어 채널영역 대비 상대적으로 전도성이 높다. 입력영역과 출력영역은 n 타입의 도판트로 도핑될 수 있다. 본실시예서 n 타입의 제1 박막 트랜지스터(T1)를 예시적으로 설명하나, 제1 박막 트랜지스터(T1)는 p 타입 트랜지스터일 수도 있다. A first semiconductor pattern OSP1 is disposed on the buffer layer BFL. The first semiconductor pattern OSP1 may include a silicon semiconductor. The first semiconductor pattern OSP1 may be a polysilicon semiconductor. However, it is not limited thereto, and the first semiconductor pattern OSP1 may include amorphous silicon. The first semiconductor pattern OSP1 may include an input region (or first portion), an output region (or second portion), and a channel region (or third portion) defined between the input and output regions. A channel region of the first semiconductor pattern OSP1 may be defined to correspond to a first control electrode GE1 described later. The input region and the output region are doped with a dopant and have relatively high conductivity compared to the channel region. The input region and the output region may be doped with an n-type dopant. Although the n-type first thin film transistor T1 is exemplarily described in this embodiment, the first thin film transistor T1 may also be a p-type transistor.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX, 도 1a 참조)에 공통으로 중첩하며, 제1 반도체 패턴(OSP1)을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일수 있다. A first insulating
제1 절연층(10) 상에 제1 제어전극(GE1) 이 배치된다. 제1 제어전극(GE1)은 제1 반도체 패턴(OSP1)의 채널영역에 중첩한다.A first control electrode GE1 is disposed on the first insulating
제1 절연층(10) 상에 제1 제어전극(GE1)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 복수 개의 화소들(PX, 도 1 참조)에 공통으로 중첩한다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.A second insulating
제2 절연층(20) 상에 상부전극(UE)이 더 배치될 수 있다. 상부전극(UE)은 제1 제어전극(GE1)과 중첩할 수 있다. An upper electrode UE may be further disposed on the second insulating
제2 절연층(20) 상에 상부전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 제3 절연층(30)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제3 절연층(30)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다.A third insulating
제3 절연층(30) 상에 제2 반도체 패턴(OSP2)이 배치된다. 제2 반도체 패턴(OSP2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(OSP2)은 결정질 또는 비정질 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZnO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등을 포함할 수 있다. A second semiconductor pattern OSP2 is disposed on the third insulating
제2 반도체 패턴(OSP2)은 입력영역(또는 제1 부분), 출력영역(또는 제2 부분), 및 입력영역과 출력영역 사이에 정의된 채널영역(또는 제3 부분)을 포함할 수 있다. 입력영역과 출력영역은 불순물이 포함될 수 있다. 제2 반도체 패턴(SP2)의 채널영역은 후술하는 제2 제어전극(GE2)에 대응하게 정의될 수 있다. The second semiconductor pattern OSP2 may include an input region (or first portion), an output region (or second portion), and a channel region (or third portion) defined between the input and output regions. The input region and the output region may contain impurities. A channel region of the second semiconductor pattern SP2 may be defined to correspond to a second control electrode GE2 described later.
제2 반도체 패턴(OSP2)의 불순물은 환원된 금속 물질들일 수 있다. 입력영역과 출력영역은 채널영역을 이루는 금속 산화물로부터 환원된 금속 물질들을 포함할 수 있다. 이에 따라, 제2 박막 트랜지스터(T2)는 누설전류를 낮출 수 있어 온-오프 특성이 향상된 스위칭 소자로 기능할 수 있다.Impurities of the second semiconductor pattern OSP2 may be reduced metal materials. The input region and the output region may include metal materials reduced from metal oxide constituting the channel region. Accordingly, the second thin film transistor T2 can reduce leakage current and function as a switching element with improved on-off characteristics.
제2 반도체 패턴(OSP2)의 채널영역 상에 절연패턴(GIP)이 배치된다. 절연패턴(GIP) 상에 제2 제어전극(GE2)이 배치된다. 제2 제어전극(GE2)은 적어도 절연패턴(GIP)에 중첩한다. 절연패턴(GIP)의 에지는 제2 제어전극(GE2)의 에지를 따라 정렬될 수 있다. 제2 제어전극(GE2)은 절연패턴(GIP)과 평면상에서 동일한 형상을 가질 수 있다. 제2 제어전극(GE2)은 절연패턴(GIP)의 내측에 배치될 수 있다.An insulating pattern GIP is disposed on the channel region of the second semiconductor pattern OSP2. A second control electrode GE2 is disposed on the insulating pattern GIP. The second control electrode GE2 overlaps at least the insulating pattern GIP. An edge of the insulating pattern GIP may be aligned with an edge of the second control electrode GE2. The second control electrode GE2 may have the same shape as the insulating pattern GIP on a plane. The second control electrode GE2 may be disposed inside the insulating pattern GIP.
제3 절연층(30) 상에 제2 반도체 패턴(OSP2) 및 제2 제어전극(GE2)을 커버하는 제4 절연층(40)이 배치된다. 제4 절연층(40)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제4 절연층(40)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제4 절연층(40)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 제4 절연층(40)은 교번하게 적층된 복수 개의 실리콘옥사이드층들과 실리콘나이트라이드층들을 포함할 수 있다.A fourth insulating
제4 절연층(40) 상에 제1 입력 전극(DE1), 제1 출력전극(SE1), 제2 입력 전극(DE2), 제2 출력전극(SE2)이 배치된다. 제1 반도체 패턴(OSP1)의 입력영역과 출력영역을 각각 노출시키는 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 통해 제1 입력 전극(DE1)과 제1 출력전극(SE1)이 제1 반도체 패턴(OSP1)에 접속된다. 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)은 제1 절연층(10) 내지 제4 절연층(40)을 관통한다.A first input electrode DE1 , a first output electrode SE1 , a second input electrode DE2 , and a second output electrode SE2 are disposed on the fourth insulating
제2 반도체 패턴(OSP2)의 입력영역과 출력영역을 각각 노출시키는 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 통해 제2 입력 전극(DE2)과 제2 출력전극(SE2)이 제2 반도체 패턴(OSP2)에 접속된다. 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)은 제4 절연층(40)을 관통한다.The second input electrode DE2 and the second output electrode SE2 are formed through the third contact hole CH3 and the fourth contact hole CH4 exposing the input and output regions of the second semiconductor pattern OSP2, respectively. It is connected to the second semiconductor pattern OSP2. The third contact hole CH3 and the fourth contact hole CH4 pass through the fourth insulating
제4 절연층(40) 상에 제1 입력 전극(DE1), 제1 출력전극(SE1), 제2 입력 전극(DE2), 제2 출력전극(SE2)을 커버하는 제5 절연층(50)이 배치된다. 제5 절연층(50)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. A fifth insulating
제5 절연층(50) 상에 연결전극(CNE)이 배치된다. 연결전극(CNE)은 제5 절연층(50)을 관통하는 제5 컨택홀(CH5)을 통해 제1 출력전극(SE1)에 연결될 수 있다. 제5 절연층(50) 상에 연결전극(CNE)을 커버하는 제6 절연층(60, 또는 패시베이션층)이 배치된다. 제6 절연층(60)은 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.A connection electrode CNE is disposed on the fifth insulating
본 실시예에서 제5 절연층(50) 및 제6 절연층(60)은 단층의 폴리이미드계 수지층일 수 있다. 이에 제한되지 않고, 제5 절연층(50) 및 제6 절연층(60)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수도 있다. In this embodiment, the fifth insulating
제6 절연층(60) 상에 유기발광 다이오드(OLED)가 배치된다. 유기발광 다이오드(OLED)의 애노드(AE)는 제6 절연층(60) 상에 배치된다. 애노드(AE)는 제6 절연층(60)을 관통하는 제6 컨택홀(CH6)을 통해서 연결전극(CNE)에 연결된다. 제6 절연층(60) 상에 화소정의막(PDL)이 배치된다.An organic light emitting diode (OLED) is disposed on the sixth insulating
화소정의막(PDL)의 개구부(OP)는 애노드(AE)의 적어도 일부분을 노출시킨다. 화소정의막(PDL)의 개구부(OP)는 화소의 발광영역(PXA)을 정의할 수 있다. 예컨대, 복수 개의 화소들(PX, 도 1a 참조)은 표시패널(DP, 도 1a 참조)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PX)이 배치된 영역은 화소영역으로 정의될 수 있고, 하나의 화소영역은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워 싸을 수 있다. The opening OP of the pixel defining layer PDL exposes at least a portion of the anode AE. The opening OP of the pixel defining layer PDL may define an emission area PXA of a pixel. For example, the plurality of pixels PX (see FIG. 1A) may be arranged in a regular pattern on the plane of the display panel DP (see FIG. 1A). An area where the plurality of pixels PX is disposed may be defined as a pixel area, and one pixel area may include an emission area PXA and a non-emission area NPXA adjacent to the emission area PXA. The non-emission area NPXA may surround the emission area PXA.
도 1a 도 1b에 도시된 표시영역(DP-DA)은 복수 개의 화소영역들을 포함한다. 다시 말해, 표시영역(DP-DA)은 복수 개의 발광영역들(PXA)과 복수 개의 발광영역들(PXA)을 에워싸는 비발광영역(NPXA)을 포함할 수 있다.정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX)에 공통으로 형성될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.The display area DP-DA shown in FIG. 1A and FIG. 1B includes a plurality of pixel areas. In other words, the display area DP-DA may include a plurality of light emitting areas PXA and a non-emission area NPXA surrounding the plurality of light emitting areas PXA. Area PXA and non-emission area NPXA may be disposed in common. A common layer such as the hole control layer HCL may be formed in common with the plurality of pixels PX. The hole control layer (HCL) may include a hole transport layer and a hole injection layer.
정공 제어층(HCL) 상에 유기발광층(EML)이 배치된다. 유기발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 유기발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.An organic light emitting layer (EML) is disposed on the hole control layer (HCL). The organic light emitting layer EML may be disposed only in an area corresponding to the opening OP. The organic light emitting layer EML may be separately formed in each of the plurality of pixels PX.
본 실시예에서 패터닝된 유기발광층(EML)을 예시적으로 도시하였으나, 유기발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 유기발광층(EML)은 백색 광을 생성할 수 있다. 또한, 유기발광층(EML)은 다층구조를 가질 수 있다.Although the patterned organic light emitting layer EML is illustrated as an example in this embodiment, the organic light emitting layer EML may be commonly disposed in a plurality of pixels PX. In this case, the organic light emitting layer EML may generate white light. Also, the organic light emitting layer EML may have a multilayer structure.
유기발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 전자 제어층(ECL) 상에 캐소드(CE)가 배치된다. 전자 제어층(ECL) 및 캐소드(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다. An electronic control layer (ECL) is disposed on the organic light emitting layer (EML). The electron control layer (ECL) may include an electron transport layer and an electron injection layer. A cathode CE is disposed on the electronic control layer ECL. The electronic control layer ECL and the cathode CE are commonly disposed in the plurality of pixels PX.
캐소드(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 캐소드(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 캐소드(CE)를 커버하는 캡핑층이 더 배치될 수 있다. 본 발명의 일 실시예에서 유기발광 다이오드(OLED)의 적층구조는 도 3b에 도시된 구조에서 상하반전된 구조를 가질 수도 있다.A thin film encapsulation layer TFE is disposed on the cathode CE. The thin film encapsulation layer TFE is commonly disposed in the plurality of pixels PX. In this embodiment, the thin film encapsulation layer TFE directly covers the cathode CE. In one embodiment of the present invention, a capping layer covering the cathode CE may be further disposed. In one embodiment of the present invention, the stacked structure of organic light emitting diodes (OLEDs) may have a structure that is upside down inverted from the structure shown in FIG. 3B.
박막 봉지층(TFE)은 적어도 무기층 또는 유기층을 포함한다. 본 발명의 일실시예에서 박막 봉지층(TFE)은 2개의 무기층과 그 사이에 배치된 유기층을 포함할 수 있다. 본 발명의 일실시예에서 박막 봉지층은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.The thin film encapsulation layer TFE includes at least an inorganic layer or an organic layer. In one embodiment of the present invention, the thin film encapsulation layer (TFE) may include two inorganic layers and an organic layer disposed therebetween. In one embodiment of the present invention, the thin film encapsulation layer may include a plurality of inorganic layers and a plurality of organic layers that are alternately stacked.
봉지 무기층은 수분/산소로부터 유기발광 다이오드(OLED)을 보호하고, 봉지 유기층은 먼지 입자와 같은 이물질로부터 유기발광 다이오드(OLED)을 보호한다. 봉지 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있고, 이에 특별히 제한되지 않는다. 봉지 유기층은 아크릴 계열 유기층을 포함할 수 있고, 특별히 제한되지 않는다.The encapsulating inorganic layer protects the organic light emitting diode (OLED) from moisture/oxygen, and the encapsulating organic layer protects the organic light emitting diode (OLED) from foreign substances such as dust particles. The encapsulation inorganic layer may include a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer, and the like, but is not particularly limited thereto. The encapsulating organic layer may include an acryl-based organic layer, and is not particularly limited.
본 실시예에 따르면, 제1 박막 트랜지스터(T1)는 실리콘 반도체, 특히 폴리 실리콘 반도체를 포함하여 높은 전자이동도를 가질 수 있다. 제2 박막 트랜지스터(T2)는 산화물 반도체를 포함함으로써 누설전류가 감소된다. 따라서 화소(PX, 도 3a 참조)의 구동전압이 감소되고 오작동이 방지된다.According to this embodiment, the first thin film transistor T1 may have high electron mobility by including a silicon semiconductor, particularly a polysilicon semiconductor. Leakage current is reduced because the second thin film transistor T2 includes an oxide semiconductor. Accordingly, the driving voltage of the pixel PX (see FIG. 3A) is reduced and malfunction is prevented.
본 발명의 일 실시예에 따르면, 커패시터(Cst)의 제1 전극(E1)과 제2 전극(E2)는 도 3c에 도시된 것과 같이, 제1 박막 트랜지스터(T1)의 구성들과 동일한 공정을 통해 형성될 수 있다.According to an embodiment of the present invention, the first electrode E1 and the second electrode E2 of the capacitor Cst are formed through the same process as the configurations of the first thin film transistor T1, as shown in FIG. 3C. can be formed through
제1 절연층(10) 상에 커패시터(Cst)의 제1 전극(E1)이 배치될 수 있다. 제1 전극(E1)은 제1 제어전극(GE1)과 동일한 공정을 통해 형성될 수 있다. 단면 상에 도시되지는 않았으나, 제1 전극(E1)은 제1 제어전극(GE1)과 연결될 수 있다. 제2 절연층은 제1 전극(E1)을 커버한다. 제2 절연층(20) 상에 커패시터(Cst)의 제2 전극(E2)이 배치된다. The first electrode E1 of the capacitor Cst may be disposed on the first insulating
별도로 도시하지 않았으나, 본 발명의 일 실시예에서 상부전극(UE)은 제2 전극(E2)과 전기적으로 연결될 수 있다. 또한, 상부전극(UE)과 제2 전극(E2)은 동일한 공정을 통해 형성됨으로써 일체의 형상을 가질 수 있다. 제2 절연층(20) 상에 제2 전극(E2) 및 상부전극(UE)을 커버하는 제3 절연층(30)이 배치된다.Although not separately shown, in one embodiment of the present invention, the upper electrode UE may be electrically connected to the second electrode E2. Also, the upper electrode UE and the second electrode E2 may have an integral shape by being formed through the same process. A third insulating
도 4a와 도 4b 각각은 도 2의 곡률 영역(CA)의 제1 방향(DR1)에 따른 단면을 도시하였다. 도 4a는 신호라인(DL)에 중첩하는 단면을 도시하였고, 도 4b은 신호라인이 배치되지 않는 영역의 단면을 도시하였다. 도 4a에는 신호라인(SGL)으로써 데이터 라인(DL)을 도시하였다.Each of FIGS. 4A and 4B shows a cross section along the first direction DR1 of the curvature area CA of FIG. 2 . FIG. 4A shows a cross section overlapping the signal line DL, and FIG. 4B shows a cross section of an area where no signal line is disposed. 4A shows the data line DL as the signal line SGL.
도 4a 및 도 4b에 도시된 것과 같이, 제2 영역(BA)은 단면상에서 제1 영역(NBA), 특히 표시영역(DP-DA)과 유사한 적층구조를 갖는다. 베이스층(BL)의 상면으로부터 배리어층(BRL), 버퍼층(BFL), 및 제1 내지 제6 절연층(10 내지 60)이 순차적으로 배치된다.As shown in FIGS. 4A and 4B , the second area BA has a stacked structure similar to that of the first area NBA, particularly the display area DP-DA, in cross section. The barrier layer BRL, the buffer layer BFL, and the first to sixth insulating
배리어층(BRL) 및/또는 버퍼층(BFL)에는 제2 영역(BA)에 중첩하는 그루브(GV-1, 이하 하측 그루브)가 정의된다. 하측 그루브(GV-1)는 곡률 영역(CA)에 정의된다. 다시 말해, 제1 반도체 패턴(OSP1, 도 3b 및 도 3c 참조)의 하측에 배치된 무기층들(BRL. BFL)은 표시영역(DP-DA)에 중첩하며, 제2 영역(BA)으로 연장된다. 무기층들(BRL. BFL)에는 하측 그루브(GV-1)가 정의된다. 하측 그루브(GV-1)에 의해 노출된 베이스층(BL)의 제1 방향(DR1)의 너비는 곡률 영역(CA)의 제1 방향(DR1)의 너비보다 작을 수 있다.A groove GV-1 (hereinafter referred to as a lower groove) overlapping the second region BA is defined in the barrier layer BRL and/or the buffer layer BFL. The lower groove GV-1 is defined in the curvature area CA. In other words, the inorganic layers BRL and BFL disposed below the first semiconductor pattern OSP1 (see FIGS. 3B and 3C ) overlap the display area DP-DA and extend into the second area BA. do. A lower groove GV-1 is defined in the inorganic layers BRL and BFL. The width of the base layer BL exposed by the lower groove GV- 1 in the first direction DR1 may be smaller than the width of the curvature area CA in the first direction DR1.
제1 내지 제4 절연층(10 내지 40)에는 제2 영역(BA)에 중첩하는 그루브(GV-2, 이하 상측 그루브)가 정의된다. 상측 그루브(GV-2)는 곡률 영역(CA)에 정의된다. 배리어층(BRL) 및 버퍼층(BFL)을 구성하는 무기층들 중 최상측의 무기층의 상면은 부분적으로 제1 내지 제4 절연층(10 내지 40)으로부터 노출될 수 있다.A groove GV-2 (hereinafter referred to as an upper groove) overlapping the second region BA is defined in the first to fourth insulating
하측 그루브(GV-1)를 정의하는 배리어층(BRL) 및 버퍼층(BFL)의 측면들은 단면 상에서 소정의 경사를 가질 수 있다. 상측 그루브(GV-2)를 정의하는 제1 내지 제4 절연층(10 내지 40)의 측면들은 단면 상에서 소정의 경사를 가질 수 있다. Side surfaces of the barrier layer BRL and the buffer layer BFL defining the lower groove GV- 1 may have a predetermined slope in cross section. Side surfaces of the first to fourth insulating
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따르면, 도 4a 및 도 4b에 도시된 것과 달리 상측 그루브(GV-2)의 제4 절연층(40)에 대응하는 제1 방향(DR1)의 너비는 곡률 영역(CA)의 제1 방향(DR1)의 너비보다 클 수도 있다.Although not separately shown, according to an embodiment of the present invention, unlike those shown in FIGS. 4A and 4B , the width of the upper groove GV-2 in the first direction DR1 corresponding to the fourth insulating
하측 그루브(GV-1)와 상측 그루브(GV-2)의 내측에 유기층인 제5 절연층(50)이 배치된다. 제5 절연층(50)은 베이스층(BL)의 상면, 하측 그루브(GV-1)의 경사면, 및 상측 그루브(GV-2)의 경사면에 접촉한다. 제5 절연층(50)은 제1 내지 제6 절연층(10 내지 60)으로부터 노출된 버퍼층(BFL)의 상면의 일부분과 접촉할 수 있다. 벤딩 영역에 유기층이 배치됨으로써 벤딩 영역의 플렉서블리티가 향상된다.A fifth insulating
신호라인(DL)의 적어도 일부분은 제5 절연층(50) 상에 배치될 수 있다. 제6 절연층(60)은 신호라인(DL)을 커버하여 신호라인(DL)을 보호한다. 도 4a에 도시되지 않았으나, 신호라인(DL)의 다른 일부분, 특히 표시영역(DP-DA)에 배치된 다른 일부분은 다른층 상에 배치될 수 있다. 예컨대, 신호라인(DL)의 다른 일부분은 제4 절연층(40) 상에 배치될 수도 있다. 신호라인(DL)의 상기 일부분과 상기 다른 일부분은 제5 절연층(50)을 관통하는 컨택홀을 통해 연결될 수 있다. 이러한 컨택홀은 제1 영역(NBA) 중 비표시영역(DP-NDA)에 배치될 수 있다.At least a portion of the signal line DL may be disposed on the fifth insulating
본 발명의 일 실시예에서 제6 절연층(60)의 상면에는 표시영역(DP-DA)에 배치된 층으로부터 연장된 층이 더 배치될 수 도 있다.In one embodiment of the present invention, a layer extending from the layer disposed in the display area DP-DA may be further disposed on the upper surface of the sixth insulating
도 5a 내지 도 5m는 본 발명의 일 실시예에 따른 표시패널(DP)의 제조공정을 도시한 단면도이다. 도 5a 내지 도 5m 각각은 도 3b와 도 4a에 대응하는 영역을 비교 도시하였다. 이하, 도 1 내지 도 4b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.5A to 5M are cross-sectional views illustrating a manufacturing process of the display panel DP according to an embodiment of the present invention. 5A to 5M each show a comparison of regions corresponding to FIGS. 3B and 4A. Hereinafter, a detailed description of the same configuration as the configuration described with reference to FIGS. 1 to 4B will be omitted.
도 5a에 도시된 것과 같이, 베이스층(BL)의 제1 영역(NBA) 및 제2 영역(BA) 상에 적어도 하나의 무기층을 형성한다. 별도로 도시되지 않았으나, 제조공정에 있어서 베이스층(BL)은 작업기판 상에 배치될 수 있다. 표시패널이 제조된 이후 작업기판이 제거될 수 있다.As shown in FIG. 5A , at least one inorganic layer is formed on the first area NBA and the second area BA of the base layer BL. Although not separately shown, in the manufacturing process, the base layer BL may be disposed on the working substrate. After the display panel is manufactured, the work substrate may be removed.
무기 물질을 증착, 코팅, 또는 프린팅하여 무기층들을 형성할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층을 순차적으로 형성하여 배리어층(BRL)을 형성할 수 있다. 배리어층(BRL) 상에 실리콘옥사이드층과 실리콘나이트라이드층을 순차적으로 형성하여 버퍼층(BFL)을 형성할 수 있다. Inorganic layers may be formed by depositing, coating, or printing an inorganic material. The barrier layer BRL may be formed by sequentially forming a silicon oxide layer and a silicon nitride layer. The buffer layer BFL may be formed by sequentially forming a silicon oxide layer and a silicon nitride layer on the barrier layer BRL.
도 5a에 도시된 것과 같이, 무기층 상에 제1 예비 반도체 패턴(OSP1-P)을 형성한다. 반도체층을 형성한 후 패터닝하여 제1 예비 반도체 패턴(OSP1-P)을 형성한다. 패터닝 전/후에 반도체층을 결정화시킬 수 있다. 별도로 도시되지 않았으나, 제1 예비 반도체 패턴(OSP1-P)에 도핑을 실시할 수 있다.As shown in FIG. 5A , first preliminary semiconductor patterns OSP1-P are formed on the inorganic layer. After the semiconductor layer is formed, it is patterned to form the first preliminary semiconductor pattern OSP1-P. The semiconductor layer may be crystallized before/after patterning. Although not separately shown, doping may be performed on the first preliminary semiconductor pattern OSP1 -P.
이후, 도 5b에 도시된 것과 같이, 무기층의 제1 영역(NBA) 및 제2 영역(BA) 상에 제1 절연층(10)을 형성한다. 증착, 코팅, 또는 프린팅하여 제1 절연층(10)을 형성할 수 있다. 제1 절연층(10) 상에 배치되는 절연층들 역시 증착, 코팅, 또는 프린팅으로 형성될 수 있다. Then, as shown in FIG. 5B , the first insulating
제1 절연층(10) 상에 제1 제어전극(GE1)을 형성한다. 제1 절연층(10) 상에 도전층을 형성한 후 패터닝하여 제1 제어전극(GE1)을 형성한다. 커패시터(Cst)의 제1 전극(E1)이 제1 제어전극(GE1)과 동일한 공정을 통해서 형성될 수 있다.A first control electrode GE1 is formed on the first insulating
이후, 제1 제어전극(GE1)을 마스크로 이용하여 제1 예비 반도체 패턴(OSP1-P)을 도핑할 수 있다. 제1 제어전극(GE1)에 중첩하는 영역(이하, 채널영역)은 미도핑되고, 채널영역의 양측 영역들(입력영역 및 출력영역)이 도핑된다. 본 실시예에서 n 타입 도펀트, 즉 5가 원소를 이용하여 도핑할 수 있다. 그에 따라 제1 반도체 패턴(OSP1)이 형성된다.Thereafter, the first preliminary semiconductor pattern OSP1-P may be doped using the first control electrode GE1 as a mask. A region overlapping the first control electrode GE1 (hereinafter referred to as a channel region) is undoped, and regions on both sides of the channel region (an input region and an output region) are doped. In this embodiment, doping may be performed using an n-type dopant, that is, a pentavalent element. Accordingly, the first semiconductor pattern OSP1 is formed.
이후, 도 5c에 도시된 것과 같이, 제1 절연층(10)의 제1 영역(NBA) 및 제2 영역(BA) 상에 제1 제어전극(GE1)을 커버하도록 제2 절연층(20)을 형성한다. 제2 절연층(20) 상에 상부전극(UE)을 형성한다. 커패시터(Cst)의 제2 전극(E2)을 상부전극(UE)과 동일한 공정을 통해 형성할 수 있다.Then, as shown in FIG. 5C , a second insulating
이후, 도 5d에 도시된 것과 같이, 제2 절연층(20)의 제1 영역(NBA) 및 제2 영역(BA) 상에 상부전극(UE)을 커버하는 제3 절연층(30)을 형성한다. 제3 절연층(30) 상에 제2 예비 반도체 패턴(OSP2-P)를 형성한다. 포토리소그래피 공정을 통해 반도체층으로부터 제2 예비 반도체 패턴(OSP2-P)를 형성한다. Then, as shown in FIG. 5D , a third insulating
이후, 도 5e에 도시된 것과 같이, 제3 절연층(30)의 제1 영역(NBA) 및 제2 영역(BA) 상에 제2 예비 반도체 패턴(OSP2-P)을 커버하는 중간 절연층(35)을 형성한다. 중간 절연층(35) 상에 제2 제어전극(GE2)을 형성한다. 포토리소그래피 공정을 통해 도전층으로부터 제2 제어전극(GE2)을 형성한다. Then, as shown in FIG. 5E , an intermediate insulating layer covering the second preliminary semiconductor pattern OSP2-P on the first and second regions NBA and BA of the third insulating layer 30 ( 35) form. A second control electrode GE2 is formed on the middle insulating
이후, 도 5f에 도시된 것과 같이, 중간 절연층(35, 도 5e)으로부터 절연패턴(GIP)을 형성한다. 절연패턴(GIP)은 식각 가스를 이용하여 중간 절연층(35)을 패터닝하여 형성될 수 있다. 이때, 제2 제어전극(GE2)을 마스크로 이용하여 중간 절연층(35)을 패터닝될 수 있다. 따라서, 절연패턴(GIP)과 제2 제어전극(GE2)의 에지들은 정렬될 수 있다.Then, as shown in FIG. 5F, an insulating pattern GIP is formed from the intermediate insulating layer 35 (FIG. 5E). The insulating pattern GIP may be formed by patterning the intermediate insulating
이후, 도 5g에 도시된 것과 같이, 제3 절연층(30)의 제1 영역(NBA) 및 제2 영역(BA) 상에 제2 제어전극(GE2)을 커버하는 제4 절연층(40)을 형성한다. 실리콘 옥사이드층과 실리콘 나이트라이드층을 순차적으로 형성할 수 있다.Then, as shown in FIG. 5G , a fourth insulating
제4 절연층(40)을 형성하는 과정에서 제2 예비 반도체 패턴(OSP2-P, 도 5f 참조)의 외부에 노출된 영역들은 환원될 수 있다. 제2 예비 반도체 패턴(OSP2-P)의 양측영역들은 환원되어 입력영역과 출력영역으로 정의된다. 입력영역과 출력영역은 금속 산화물 반도체로부터 환원된 금속물을 포함할 수 있다. 입력영역과 출력영역 사이에 배치된 절연패턴(GIP)에 중첩하는 영역은 채널영역으로 정의될 수 있다. 그에 따라 제1 반도체 패턴(OSP1)이 형성된다. 본 실시예와 달리, 제2 예비 반도체 패턴(OSP2-P, 도 5f 참조)의 외부에 노출된 영역들에 대한 별도의 환원 공정을 추가 진행할 수도 있다.In the process of forming the fourth insulating
다음, 상술한 절연층들(10 내지 40)의 일부분을 제거한다(이하 제1 식각 단계). 제1 반도체 패턴(OSP1)의 입력영역과 출력영역을 노출하는 컨택홀들(CH1, CH2)을 형성한다. 동일한 공정에서 제1 내지 제4 절연층들(10 내지 40)의 제2 영역(BA)을 부분적으로 제거하여 상측 그루브(GV-2)를 형성한다. Next, portions of the above-described
이후, 도 5h에 도시된 것과 같이, 상술한 절연층들(10 내지 40)의 다른 일부분 및 무기층들의 일부분을 제거한다(이하 제2 식각 단계). 제2 반도체 패턴(OSP2의 입력영역과 출력영역을 노출하는 컨택홀들(CH3 CH4)을 형성한다. 동일한 공정에서 배리어층(BRL)과 버퍼층(BFL)의 제2 영역(BA)을 부분적으로 제거하여 하측 그루브(GV-1)를 형성한다. Then, as shown in FIG. 5H, other portions of the above-described
도 5g 및 도 5h에 도시된 것과 같이, 마스크와 식각 가스를 이용하거나 레이저빔을 이용하여 컨택홀들(CH1, CH2, CH3, CH4) 및 그루브들(GV-1, GV-2)를 형성할 수 있다. 컨택홀들(CH1, CH2, CH3, CH4)과 그루브들(GV-1, GV-2) 중 대응하는 컨택홀과 그루브가 동일한 공정에 의해 형성되므로 제조공정에서 사용되는 마스크의 개수가 감소될 수 있다. 상측 그루브(GV-2)와 하측 그루브(GV-1)가 다른 공정에 의해 형성되므로 단차가 형성되어 버퍼층(BFL)의 상면의 일부분이 절연층들(10 내지 40)로부터 노출될 수 있다.As shown in FIGS. 5G and 5H, contact holes CH1, CH2, CH3, and CH4 and grooves GV-1 and GV-2 may be formed using a mask and an etching gas or using a laser beam. can Since the corresponding contact hole and groove among the contact holes CH1, CH2, CH3, and CH4 and the grooves GV-1 and GV-2 are formed by the same process, the number of masks used in the manufacturing process can be reduced. have. Since the upper groove GV- 2 and the lower groove GV- 1 are formed by different processes, a step difference may be formed and a portion of the upper surface of the buffer layer BFL may be exposed from the insulating
이후, 도 5i에 도시된 것과 같이, 제4 절연층(40) 상에 전극들(DE1, SE1, SE2, DE2)을 형성한다. 증착공정을 통해 전극들(DE1, SE1, SE2, DE2)을 형성할 수 있다. Then, as shown in FIG. 5I , electrodes DE1 , SE1 , SE2 , and DE2 are formed on the fourth insulating
이후, 도 5j에 도시된 것과 같이, 제4 절연층(40) 상에 전극들(DE1, SE1, SE2, DE2)을 커버하는 제5 절연층(50)을 형성한다. 제1 영역(NBA) 및 제2 영역(BA)에 중첩하도록 제5 절연층(50)을 형성한다. 제5 절연층(50)은 하측 그루브(GV-1)와 상측 그루브(GV-2)의 내측에 배치된다. 제5 절연층(50)에 제1 출력전극(SE1)을 노출시키는 제5 컨택홀(CH5)을 형성할 수 있다.Then, as shown in FIG. 5J , a fifth insulating
이후, 도 5k에 도시된 것과 같이, 제5 절연층(50) 상에 연결전극(CNE)을 형성한다. 연결전극(CNE)과 동일한 공정을 통해서 신호라인(DL)의 제2 영역(BA)에 중첩하는 부분을 형성한다. Then, as shown in FIG. 5K , a connection electrode CNE is formed on the fifth insulating
이후, 도 5l에 도시된 것과 같이, 제5 절연층(50) 상에 연결전극(CNE) 및 신호라인(DL)의 제2 영역(BA)에 중첩하는 부분을 커버하는 제6 절연층(60)을 형성한다. 제6 절연층(60)에 연결전극(CNE)의 상면을 노출시키는 제6 컨택홀(CH6)을 형성할 수 있다.Thereafter, as shown in FIG. 5L, the sixth insulating
다음, 도 5m에 도시된 것과 같이, 제6 절연층(60) 상에 유기발광 다이오드(OLED)를 형성한다. 제6 절연층(60) 상에 제6 컨택홀(CH6)을 통해 연결전극(CNE)에 연결되는 애노드(AE)를 형성한다. 제6 절연층(60) 상에 애노드(AE)의 중심부분을 노출하는 화소정의막(PDL)을 형성한다. 제6 절연층(60) 상에 예비-화소정의막을 형성한다. 예비-화소정의막에 개구부(OP)를 형성한다.Next, as shown in FIG. 5M , an organic light emitting diode (OLED) is formed on the sixth insulating
이후, 화소정의막(PDL)의 제1 영역(NBA) 상에 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 캐소드(CE)이 순차적으로 형성된다. 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 캐소드(CE)는 평면상에서 적어도 표시영역(DP-DA, 도 2 참조)에 중첩한다. Thereafter, a hole control layer HCL, an emission layer EML, an electron control layer ECL, and a cathode CE are sequentially formed on the first region NBA of the pixel defining layer PDL. The hole control layer (HCL), the light emitting layer (EML), the electron control layer (ECL), and the cathode (CE) overlap at least the display area (DP-DA, see FIG. 2) on a plane.
캐소드(CE) 상에 박막 봉지층(TFE)을 형성한다. 증착, 잉크젯 프린팅 공정 등에 의해 봉지 유기층 및/또는 봉지 무기층을 형성한다. 박막 봉지층(TFE)은 제1 영역(NBA) 상에 형성되고, 제2 영역(BA)에는 미배치된다.A thin film encapsulation layer TFE is formed on the cathode CE. An encapsulation organic layer and/or an encapsulation inorganic layer is formed by a vapor deposition process, an inkjet printing process, or the like. The thin film encapsulation layer TFE is formed on the first area NBA and is not disposed on the second area BA.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 표시패널(DP)의 일부분에 대응하는 단면도이다. 도 6 내지 도 9는 도 5m에 대응하는 단면을 도시하였다. 이하, 도 1 내지 도 5m을 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.6 to 9 are cross-sectional views corresponding to portions of the display panel DP according to an exemplary embodiment. 6 to 9 show cross-sections corresponding to FIG. 5M. Hereinafter, a detailed description of the same configuration as the configuration described with reference to FIGS. 1 to 5M will be omitted.
도 6에 도시된 것과 같이, 연결전극(CNE)과 제6 절연층(60)은 생략될 수 있다. 애노드(AE)가 제5 절연층(50) 상에 직접 배치되고, 제5 컨택홀(CH5)을 통해서 제1 출력전극(SE1)에 연결될 수 있다. 신호라인(DL)의 제2 영역(BA)에 중첩하는 부분도 제5 절연층(50) 상에 직접 배치된다. As shown in FIG. 6 , the connection electrode CNE and the sixth insulating
신호라인(DL)의 제2 영역(BA)에 중첩하는 부분은 애노드(AE)와 동일한 공정을 통해 형성될 수 있다. 신호라인(DL)의 제2 영역(BA)에 중첩하는 부분과 애노드(AE)는 동일한 물질을 포함하고, 동일한 층구조를 가질 수 있다.A portion of the signal line DL overlapping the second area BA may be formed through the same process as that of the anode AE. A portion of the signal line DL overlapping the second area BA and the anode AE may include the same material and have the same layer structure.
도 7에 도시된 것과 같이, 제3 절연층(30)과 제4 절연층(40) 사이에 중간 절연층(35)이 더 배치될 수 있다. 중간 절연층(35)은 제1 영역(NBA)과 제2 영역(BA)에 중첩할 수 있다.As shown in FIG. 7 , an intermediate insulating
중간 절연층(35)에는 제2 반도체 패턴(OSP2)의 입력영역과 출력영역에 대응하는 개구부들(35-OP)이 형성될 수 있다. 도 5e에 도시된 것과 같이, 중간 절연층(35)과 제2 제어전극(GE2)을 형성한 후, 개구부들(35-OP)을 형성한다. 이후 제4 절연층을 형성한다. 상측 그루브(GV-2)는 제1 내지 제4 절연층(10 내지 40) 뿐만아니라 중간 절연층(35)을 제거하여 형성된다.Openings 35 -OP corresponding to the input and output regions of the second semiconductor pattern OSP2 may be formed in the middle insulating
본 발명의 일 실시예에서 중간 절연층(35)의 개구부들(35-OP)을 별도의 공정을 통해 형성하지 않고, 중간 절연층(35)과 제4 절연층(40)을 관통하도록 제3 컨택홀(CH3)과 제4 컨택홀(CH4)을 형성할 수도 있다.In one embodiment of the present invention, the openings 35 -OP of the middle insulating
도 8에 도시된 것과 같이, 상부전극(UE)과 제2 제어전극(GE2)은 동일한 물질을 포함하고, 동일한 적층 구조를 가질 수 있다. 상부전극(UE)과 제2 제어전극(GE2)은 동일한 도전층으로부터 형성될 수 있다. As shown in FIG. 8 , the upper electrode UE and the second control electrode GE2 may include the same material and have the same stacked structure. The upper electrode UE and the second control electrode GE2 may be formed from the same conductive layer.
상부전극(UE)이 도 5c에 도시된 단계에서 형성되지 않고, 도 5e 공정에서 형성될 수 있다. 다만, 도 5e에 도시된 중간 절연층(35)을 형성한 이후에 도전층을 형성하기 이전에 중간 절연층(35)을 패터닝하여 절연패턴(GIP)을 형성한다. 제3 절연층(30) 상에 절연패턴(GIP)을 커버하는 도전층을 형성하고, 도전층을 패터닝하여 상부전극(UE)과 제2 제어전극(GE2)을 형성할 수 있다. 미 도시되었으나, 제2 전극(E2) 역시 상부전극(UE)과 동일한 공정을 통해서 형성될 수 있다.The upper electrode UE may not be formed in the step shown in FIG. 5c but may be formed in the process of FIG. 5e. However, after forming the intermediate insulating
도 9에 도시된 것과 같이, 상부전극(UE)과 제2 제어전극(GE2)은 동일한 층 상에 배치되고, 동일한 물질을 포함하고, 동일한 적층 구조를 가질 수 있다. 상부전극(UE)과 제2 제어전극(GE2)은 동일한 도전층으로부터 형성될 수 있다. As shown in FIG. 9 , the upper electrode UE and the second control electrode GE2 may be disposed on the same layer, include the same material, and have the same stacked structure. The upper electrode UE and the second control electrode GE2 may be formed from the same conductive layer.
도 9에 도시된 표시패널(DP)을 형성하기 위해서, 상부전극(UE)이 도 5c에 도시된 단계에서 형성되지 않고, 도 5e 공정에서 형성될 수 있다. 중간 절연층(35) 상에 도전층을 형성한 후 도전층으로부터 제2 제어전극(GE2)을 형성할 때, 상부전극(UE)을 해당 공정에서 제2 제어전극(GE2)과 같이 형성한다. 이후, 제2 제어전극(GE2)과 상부전극(UE)을 마스크로하여 중간 절연층(35)을 식각할 수 있다. In order to form the display panel DP shown in FIG. 9 , the upper electrode UE may be formed in the process of FIG. 5E instead of being formed in the step shown in FIG. 5C . When the second control electrode GE2 is formed from the conductive layer after the conductive layer is formed on the intermediate insulating
도 5e에 도시된 중간 절연층(35)으로부터 제2 제어전극(GE2)과 상부전극(UE)에 각각 중첩하는 제1 절연패턴(GIP1)과 제2 절연패턴(GIP2)이 형성된다. 제2 절연패턴(GIP2)의 에지는 상부전극(UE)의 에지를 따라 정렬될 수 있다. 상부전극(UE)은 제2 절연패턴(GIP2)과 평면상에서 동일한 형상을 가질 수 있다.A first insulating pattern GIP1 and a second insulating pattern GIP2 overlapping the second control electrode GE2 and the upper electrode UE, respectively, are formed from the middle insulating
도 10a 내지 도 10g는 본 발명의 일 실시예에 따른 표시패널(DP)의 일부분에 대응하는 단면도이다. 도 10a 내지 도 10g는 도 5m에 대응하는 단면을 도시하였다. 이하, 도 1 내지 도 9를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.10A to 10G are cross-sectional views corresponding to portions of the display panel DP according to an exemplary embodiment. 10A to 10G show cross-sections corresponding to those in FIG. 5M. Hereinafter, a detailed description of the same configuration as the configuration described with reference to FIGS. 1 to 9 will be omitted.
도 10a 내지 도 10g에 도시된 것과 같이, 표시패널(DP)은 버퍼층(BFL)과 제1 절연층(10) 사이에 배치되고, 제2 반도체 패턴(OSP2)에 중첩하는 차광패턴(LSP)를 더 포함할 수 있다. As shown in FIGS. 10A to 10G , the display panel DP is disposed between the buffer layer BFL and the first insulating
차광패턴(LSP)은 광 흡수율이 높은 물질 또는 광 반사율이 높은 물질을 포함할 수 있다. 차광패턴(LSP)은 제2 반도체 패턴(OSP2) 하부에 배치되어 외부로부터 입사되는 광이 제2 반도체 패턴(SP2)에 다다르는 것을 블록킹한다. 외부의 광이 제2 반도체 패턴(SP2)의 전압-전류 특성을 변화시켜 누설전류를 발생시키는 것을 방지하기 위함이다.The light blocking pattern LSP may include a material having high light absorptivity or a material having high light reflectance. The light blocking pattern LSP is disposed under the second semiconductor pattern OSP2 to block light incident from the outside from reaching the second semiconductor pattern SP2. This is to prevent external light from changing the voltage-current characteristics of the second semiconductor pattern SP2 to generate leakage current.
도 10a에 도시된 것과 같이, 차광패턴(LSP)은 제1 반도체 패턴(OSP1)과 동일한 물질을 포함할 수 있다. 구체적으로, 차광패턴(LSP)은 도핑된 결정질 반도체 패턴을 포함할 수 있다.As shown in FIG. 10A , the light blocking pattern LSP may include the same material as the first semiconductor pattern OSP1. Specifically, the light blocking pattern LSP may include a doped crystalline semiconductor pattern.
차광패턴(LSP)은 도 5a에 도시된 제1 예비 반도체 패턴(OSP1-P)과 동일한 공정에서 형성될 수 있다. 이후, 차광패턴(LSP)은 도 5b에 도시된 공정에서 도핑될 수 있다. The light-blocking pattern LSP may be formed in the same process as the first preliminary semiconductor pattern OSP1-P shown in FIG. 5A. After that, the light blocking pattern LSP may be doped in the process shown in FIG. 5B.
도 10b에 도시된 것과 같이, 차광패턴(LSP)은 제1 제어전극(GE1)과 동일한 물질을 포함할 수 있다. 차광패턴(LSP)은 도 5b에 도시된 제1 제어전극(GE1)과 동일한 공정에서 형성될 수 있다. 도 10c에 도시된 것과 같이, 차광패턴(LSP)은 상부전극(UE)과 동일한 물질을 포함할 수 있다. 차광패턴(LSP)은 도 5c에 도시된 상부전극(UE)과 동일한 공정에서 형성될 수 있다. 차광패턴(LSP)은 단층 또는 다층구조를 가질 수 있다. 차광패턴(LSP)은 제1 제어전극(GE1)과 동일한 적층구조를 갖거나, 상부전극(UE)과 동일한 적층구조를 가질 수 있다. 차광패턴(LSP)은 제1 제어전극(GE1)과 동일하게 몰리브덴층을 포함할 수 있다.As shown in FIG. 10B , the light blocking pattern LSP may include the same material as the first control electrode GE1. The light blocking pattern LSP may be formed in the same process as the first control electrode GE1 shown in FIG. 5B. As shown in FIG. 10C , the light blocking pattern LSP may include the same material as the upper electrode UE. The light blocking pattern LSP may be formed in the same process as that of the upper electrode UE shown in FIG. 5C. The light blocking pattern LSP may have a single-layer or multi-layer structure. The light blocking pattern LSP may have the same stack structure as the first control electrode GE1 or the same stack structure as the upper electrode UE. The light blocking pattern LSP may include a molybdenum layer similar to the first control electrode GE1.
도 10a 내지 도 10c에서 차광패턴(LSP)은 플로팅 전극일 수 있다. 도 10a 내지 도 10c에 도시된 것과 달리, 이하에서 설명되는 차광패턴(LSP)은 소정의 전압/ 소정의 신호를 수신할 수도 있다. In FIGS. 10A to 10C , the light blocking pattern LSP may be a floating electrode. Unlike those shown in FIGS. 10A to 10C , the light blocking pattern LSP described below may receive a predetermined voltage/a predetermined signal.
도 10d 내지 도 10f에 도시된 것과 같이, 차광패턴(LSP)은 신호라인(SGL-P)과 연결될 수 있다. 제1 입력 전극(DE1)과 동일한 층 상에 배치되고, 동일한 공정에서 형성된 신호라인(SGL-P)을 예시적으로 도시하였다. 차광패턴(LSP)과 신호라인(SGL-P)은 제1 내지 제4 절연층들(10 내지 40)을 관통하는 제7 컨택홀(CH7)을 통해 연결될 수 있다. As shown in FIGS. 10D to 10F , the light blocking pattern LSP may be connected to the signal line SGL-P. A signal line SGL-P disposed on the same layer as the first input electrode DE1 and formed in the same process is illustrated as an example. The light blocking pattern LSP and the signal line SGL-P may be connected through the seventh contact hole CH7 penetrating the first to fourth insulating
도 10e에 도시된 것과 같이, 차광패턴(LSP)은 제1 절연층(10) 상에 배치되고, 차광패턴(LSP)과 신호라인(SGL-P)은 제2 내지 제4 절연층들(20 내지 40)을 관통하는 제7 컨택홀(CH7)을 통해 연결될 수 있다. 도 10f에 도시된 것과 같이, 차광패턴(LSP)은 제2 절연층(20) 상에 배치되고, 차광패턴(LSP)과 신호라인(SGL-P)은 제3 및 제4 절연층들(30 내지 40)을 관통하는 제7 컨택홀(CH7)을 통해 연결될 수 있다. As shown in FIG. 10E , the light blocking pattern LSP is disposed on the first insulating
도 10e에 도시된 차광패턴(LSP)은 도 10f에 도시된 차광패턴(LSP) 대비 제3 절연층(30)에 낮은 단차를 형성항다. 또한 제2 반도체 패턴(OSP2)과 접촉하는 제3 절연층(30)에 차광패턴(LSP)으로부터 불순물이 확산되는 것을 방지할 수 있다. 도 10e에 도시된 것과 같이, 차광패턴(LSP)을 제2 절연층(20)이 커버하기 때문에 순수한 제3 절연층(30)을 증착할 수 있다. 제2 절연층(20)은 실리콘나이트라이드층이고, 제3 절연층(30)은 실리콘옥사이드층일 수 있다.The light-shielding pattern LSP shown in FIG. 10E forms a lower step in the third insulating
제2 박막 트랜지스터(T2)의 문턱전압은 공정오차에 의해 목적하는 값과 다른 값을 가질 수 있다. 이때, 도 10d 내지 도 10f에 도시된 차광패턴(LSP)에 소정의 바이어스 전압을 인가하여 제2 박막 트랜지스터(T2)의 문턱전압을 제어할 수 있다. 예컨대, 제2 박막 트랜지스터(T2)의 문턱전압이 목적하는 값보다 마이너스 값을 갖는 경우, 제2 박막 트랜지스터(T2)의 누설전류가 증가할 수 있다. 이때, 바이어스 전압을 제2 박막 트랜지스터(T2)의 차광패턴(LSP)에 인가하여 제2 박막 트랜지스터(T2)의 문턱전압의 네커티브 시프트 현상을 보상할 수 있다.The threshold voltage of the second thin film transistor T2 may have a different value from a desired value due to process errors. At this time, the threshold voltage of the second thin film transistor T2 may be controlled by applying a predetermined bias voltage to the light blocking pattern LSP shown in FIGS. 10D to 10F. For example, when the threshold voltage of the second thin film transistor T2 has a negative value than a desired value, leakage current of the second thin film transistor T2 may increase. At this time, a negative shift phenomenon of the threshold voltage of the second thin film transistor T2 may be compensated for by applying a bias voltage to the light blocking pattern LSP of the second thin film transistor T2.
도 10g에 도시된 것과 같이, 신호라인(SGL-P)은 제8 컨택홀(CH8)을 통해 제2 제어전극(GE2)에 연결될 수 있다. 신호라인(SGL-P)은 결정질 반도체 패턴의 차광패턴(LSP)과 제2 제어전극(GE2)을 전기적으로 연결할 수 있다. 이때 차광패턴(LSP)은 제2 반도체 패턴(SP2)의 채널 영역에서의 전하 이동을 제어하는 제어전극으로서의 역할을 할 수 있다. 다시 말해, 제2 박막 트랜지스터(T2)는 서로 전기적으로 연결된 2개의 제어전극을 포함한다. 2개의 제어전극은 동일한 신호를 수신한다. 별도로 도시하지 않았으나, 도 10g에 도시된 차광패턴(LSP)은 도 10e 및 도 10f와 같이 다른 층 상에 배치될 수도 있다.As shown in FIG. 10G , the signal line SGL-P may be connected to the second control electrode GE2 through the eighth contact hole CH8. The signal line SGL-P may electrically connect the light blocking pattern LSP of the crystalline semiconductor pattern and the second control electrode GE2. In this case, the light blocking pattern LSP may serve as a control electrode for controlling the movement of charges in the channel region of the second semiconductor pattern SP2. In other words, the second thin film transistor T2 includes two control electrodes electrically connected to each other. The two control electrodes receive the same signal. Although not separately illustrated, the light blocking pattern LSP shown in FIG. 10G may be disposed on another layer as shown in FIGS. 10E and 10F.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to preferred embodiments of the present invention, those skilled in the art or those having ordinary knowledge in the art do not deviate from the spirit and technical scope of the present invention described in the claims to be described later. It will be understood that the present invention can be variously modified and changed within the scope not specified.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.Therefore, the technical scope of the present invention is not limited to the contents described in the detailed description of the specification, but should be defined by the claims.
T1: 제1 박막 트랜지스터 T2: 제1 박막 트랜지스터
OLED: 유기발광 다이오드 DE1, DE2: 입력 전극
SE1, SE2: 출력 전극 GE1, GE2: 제어전극
OSP1, OSP2: 반도체 패턴T1: first thin film transistor T2: first thin film transistor
OLED: organic light emitting diode DE1, DE2: input electrode
SE1, SE2: output electrode GE1, GE2: control electrode
OSP1, OSP2: semiconductor pattern
Claims (20)
상기 제1 영역 및 상기 제2 영역에 중첩하며, 상기 베이스층 상에 배치되고, 상기 제2 영역에 중첩하는 하측 그루브가 정의된 적어도 하나의 무기층;
상기 적어도 하나의 무기층 상에 배치되며 상기 제1 영역에 중첩하는 실리콘 반도체 패턴을 포함하는 제1 박막 트랜지스터;
상기 제1 영역에 중첩하는 산화물 반도체 패턴, 상기 산화물 반도체 패턴 상에 배치된 제어전극, 상기 반도체 패턴 상에 배치된 입력전극 및 출력전극을 포함하고, 상기 적어도 하나의 무기층 상에 배치된 제2 박막 트랜지스터;
상기 제1 영역 및 제2 영역에 중첩하며, 상기 하측 그루브와 연장된 상측 그루브가 정의된 절연층들;
상기 제2 박막 트랜지스터와 전기적으로 연결된 신호라인;
상기 적어도 하나의 무기층과 상기 제2 박막 트랜지스터의 상기 산화물 반도체 패턴 사이에 배치되고, 상기 제2 박막 트랜지스터의 상기 산화물 반도체 패턴에 중첩하는 차광패턴;
상기 제1 영역 및 상기 제2 영역에 중첩하고, 상기 하측 그루브 및 상기 상측 그루브의 내측에 배치된 유기층; 및
상기 유기층 상에 상기 제1 영역에 중첩하게 배치된 발광소자를 포함하는 표시패널.a base layer including a first region and a second region bent from the first region;
at least one inorganic layer overlapping the first region and the second region, disposed on the base layer, and defining a lower groove overlapping the second region;
a first thin film transistor disposed on the at least one inorganic layer and including a silicon semiconductor pattern overlapping the first region;
A second layer comprising an oxide semiconductor pattern overlapping the first region, a control electrode disposed on the oxide semiconductor pattern, an input electrode and an output electrode disposed on the semiconductor pattern, and disposed on the at least one inorganic layer. thin film transistor;
insulating layers overlapping the first region and the second region and defining the lower groove and an extended upper groove;
a signal line electrically connected to the second thin film transistor;
a light blocking pattern disposed between the at least one inorganic layer and the oxide semiconductor pattern of the second thin film transistor and overlapping the oxide semiconductor pattern of the second thin film transistor;
an organic layer overlapping the first region and the second region and disposed inside the lower groove and the upper groove; and
A display panel comprising a light emitting element disposed on the organic layer and overlapping the first region.
상기 차광패턴은 도전성을 갖는 표시패널.According to claim 1,
The light blocking pattern is a display panel having conductivity.
상기 차광패턴은 바이어스 전압을 수신하는 표시패널. According to claim 2,
The light blocking pattern is a display panel that receives a bias voltage.
상기 차광패턴은 상기 제2 박막 트랜지스터의 상기 제어전극과 전기적으로 연결된 표시패널. According to claim 2,
The light blocking pattern is electrically connected to the control electrode of the second thin film transistor.
상기 신호라인의 상기 제2 영역에 중첩하는 부분은 상기 유기층 상에 배치된 표시패널. According to claim 1,
A portion of the signal line overlapping the second area is disposed on the organic layer.
상기 유기층 상에 배치되며, 상기 유기층을 관통하는 콘택홀을 통해 상기 제1 박막 트랜지스터의 출력전극에 연결된 연결전극을 더 포함하는 표시패널.According to claim 1,
The display panel further includes a connection electrode disposed on the organic layer and connected to an output electrode of the first thin film transistor through a contact hole penetrating the organic layer.
상기 유기층 상에 배치된 패시베이션층을 더 포함하고,
상기 발광소자의 전극은 상기 패시베이션층을 관통하는 콘택홀을 통해 상기 연결전극에 연결되고,
상기 패시베이션층은 상기 신호라인 상에 배치되고, 상기 패시베이션층의 상기 제2 영역에 중첩하는 부분은 상기 신호라인에 접촉하는 표시패널.According to claim 6,
Further comprising a passivation layer disposed on the organic layer,
The electrode of the light emitting element is connected to the connection electrode through a contact hole penetrating the passivation layer,
The display panel of claim 1 , wherein the passivation layer is disposed on the signal line, and a portion of the passivation layer overlapping the second region contacts the signal line.
상기 절연층들은,
상기 제1 박막 트랜지스터의 상기 실리콘 반도체 패턴을 커버하는 제1 절연층;
상기 제1 절연층 상에 배치되고, 상기 제1 박막 트랜지스터의 제어전극을 커버하는 제2 절연층;
상기 제2 절연층 상에 배치된 제3 절연층; 및
상기 제3 절연층 상에 배치되고, 상기 제2 박막 트랜지스터의 상기 산화물 반도체 패턴에 중첩하는 상기 제2 박막 트랜지스터의 상기 제어전극을 커버하는 제4 절연층을 포함하는 표시패널.According to claim 1,
The insulating layers are
a first insulating layer covering the silicon semiconductor pattern of the first thin film transistor;
a second insulating layer disposed on the first insulating layer and covering the control electrode of the first thin film transistor;
a third insulating layer disposed on the second insulating layer; and
and a fourth insulating layer disposed on the third insulating layer and covering the control electrode of the second thin film transistor overlapping the oxide semiconductor pattern of the second thin film transistor.
상기 제2 절연층과 상기 제3 절연층 사이에 배치되고, 상기 제1 박막 트랜지스터의 상기 제어전극과 중첩하는 상부전극을 더 포함하는 표시패널.According to claim 8,
The display panel further includes an upper electrode disposed between the second insulating layer and the third insulating layer and overlapping the control electrode of the first thin film transistor.
상기 제2 박막 트랜지스터 상기 산화물 반도체 패턴과 상기 제2 박막 트랜지스터의 상기 제어전극 사이에 배치된 절연패턴을 더 포함하고,
상기 절연패턴은 상기 제2 박막 트랜지스터의 상기 산화물 반도체 패턴에 부분적으로 중첩하는 표시패널.According to claim 9,
An insulating pattern disposed between the oxide semiconductor pattern of the second thin film transistor and the control electrode of the second thin film transistor,
The insulating pattern partially overlaps the oxide semiconductor pattern of the second thin film transistor.
상기 절연층들은,
상기 제3 절연층과 상기 제4 절연층 사이에 배치되며, 상기 제2 박막 트랜지스터 상기 산화물 반도체 패턴을 부분적으로 커버하고, 상기 제2 박막 트랜지스터 상기 산화물 반도체 패턴의 양단들을 노출하는 개구부들이 정의된 중간 절연층을 더 포함하는 표시패널.According to claim 9,
The insulating layers are
It is disposed between the third insulating layer and the fourth insulating layer, partially covers the oxide semiconductor pattern of the second thin film transistor, and defines openings exposing both ends of the oxide semiconductor pattern of the second thin film transistor. A display panel further comprising an insulating layer.
상기 제3 절연층과 상기 제4 절연층 사이에 배치되고, 상기 제1 박막 트랜지스터의 상기 제어전극과 중첩하는 상부전극을 더 포함하는 표시패널.According to claim 9,
The display panel further includes an upper electrode disposed between the third insulating layer and the fourth insulating layer and overlapping the control electrode of the first thin film transistor.
상기 제3 절연층과 상기 상부전극 사이에 배치된 절연패턴을 더 포함하는 표시패널.According to claim 12,
The display panel further comprises an insulating pattern disposed between the third insulating layer and the upper electrode.
상기 차광패턴은 상기 적어도 하나의 무기층과 상기 제1 절연층 사이에 배치되고, 상기 실리콘 반도체 패턴과 동일한 물질을 포함하는 표시패널.According to claim 8,
The light blocking pattern is disposed between the at least one inorganic layer and the first insulating layer, and includes the same material as the silicon semiconductor pattern.
상기 차광패턴은 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고, 상기 상기 제1 박막 트랜지스터의 상기 제어전극과 동일한 물질을 포함하는 표시패널.According to claim 8,
The light blocking pattern is disposed between the first insulating layer and the second insulating layer, and includes the same material as the control electrode of the first thin film transistor.
상기 제2 절연층은 실리콘옥사이드를 포함하고, 상기 차광패턴에 접촉하는 표시패널.According to claim 8,
The second insulating layer includes silicon oxide and contacts the light blocking pattern.
상기 제2 절연층과 상기 제3 절연층 사이에 배치되고, 상기 제1 박막 트랜지스터의 상기 제어전극과 중첩하는 상부전극을 더 포함하고,
상기 차광패턴은 상기 제2 절연층과 상기 제3 절연층 사이에 배치되고, 상기 상기 상부전극과 동일한 물질을 포함하는 표시패널.According to claim 8,
Further comprising an upper electrode disposed between the second insulating layer and the third insulating layer and overlapping the control electrode of the first thin film transistor,
The light blocking pattern is disposed between the second insulating layer and the third insulating layer, and includes the same material as the upper electrode.
상기 적어도 하나의 무기층은 복수 개의 무기층들을 포함하고,
상기 복수 개의 무기층들은 실리콘 옥사이드층들 및 상기 실리콘 옥사이드층들과 교번하게 배치된 실리콘 나이트라이드층들을 포함하는 표시패널.According to claim 1,
The at least one inorganic layer includes a plurality of inorganic layers,
The plurality of inorganic layers include silicon oxide layers and silicon nitride layers alternately disposed with the silicon oxide layers.
상기 적어도 하나의 무기층의 상면의 일부분과 상기 유기층은 접촉하는 표시패널.According to claim 1,
A portion of the upper surface of the at least one inorganic layer and the organic layer are in contact with each other.
상기 적어도 하나의 무기층 상에 상기 제1 영역에 중첩하도록 실리콘 반도체 패턴을 형성하는 단계;
상기 실리콘 반도체 패턴 상에 제1 절연층을 사이에 두고 상기 실리콘 반도체 패턴과 중첩하는 제1 제어전극을 형성하는 단계;
상기 제1 제어전극 상에 제2 절연층을 사이에 두고 상기 제1 제어전극과 중첩하는 상부전극을 형성하는 단계;
상기 제1 영역에 중첩하도록 차광패턴을 형성하는 단계;
상기 상부전극을 커버하는 제3 절연층을 형성하는 단계;상기 제3 절연층 상에 상기 차광패턴에 중첩하도록 산화물 반도체 패턴을 형성하는 단계;
상기 산화물 반도체 패턴 상에 상기 산화물 반도체 패턴과 중첩하는 제2 제어전극을 형성하는 단계;
상기 제2 제어전극을 커버하는 제4 절연층을 형성하는 단계;
상기 실리콘 반도체 패턴의 제1 부분 및 제2 부분을 각각 노출시키는 제1 컨택홀 및 제2 컨택홀이 형성되고, 상기 적어도 하나의 무기층의 상기 제2 영역에 중첩하는 일부분을 노출시키는 상측 그루브가 형성되도록 상기 제1 내지 제4 절연층들을 부분적으로 제거하는 제1 식각 단계;
상기 산화물 반도체 패턴의 제1 부분 및 제2 부분을 각각 노출시키는 제3 컨택홀 및 제4 컨택홀이 형성되도록 상기 제4 절연층을 부분적으로 제거하고, 상기 적어도 하나의 무기층의 상기 제2 영역에 상기 상측 그루브에 연속하는 하측 그루브가 형성되도록 상기 적어도 하나의 무기층을 부분적으로 제거하는 제2 식각 단계;
상기 실리콘 반도체 패턴의 상기 제1 부분 및 상기 제2 부분에 각각 연결되는 제1 입력전극 및 제1 출력전극을 형성하고, 상기 산화물 반도체 패턴의 상기 제1 부분 및 상기 제2 부분에 각각 연결되는 제2 입력전극 및 제2 출력전극을 형성하는 전극 형성 단계;
상기 제1 입력전극, 상기 제1 출력전극, 상기 제2 입력전극, 상기 제2 출력전극을 커버하며 상기 상측 그루브와 상기 하측 그루브의 내측에 배치되는 유기층을 형성하는 단계;
상기 제1 출력전극을 노출하는 제5 컨택홀이 형성되도록 상기 유기층을 부분적으로 제거하는 제3 식각 단계; 및
상기 유기층 상에 상기 제1 출력전극에 전기적으로 연결된 발광소자를
형성하는 단계를 포함하는 표시패널의 제조방법.forming at least one inorganic layer overlapping the first region and the second region on a base layer including a first region and a second region extending from the first region;
forming a silicon semiconductor pattern on the at least one inorganic layer to overlap the first region;
forming a first control electrode overlapping the silicon semiconductor pattern with a first insulating layer interposed therebetween on the silicon semiconductor pattern;
forming an upper electrode overlapping the first control electrode with a second insulating layer interposed therebetween on the first control electrode;
forming a light blocking pattern to overlap the first area;
forming a third insulating layer covering the upper electrode; forming an oxide semiconductor pattern on the third insulating layer to overlap the light blocking pattern;
forming a second control electrode overlapping the oxide semiconductor pattern on the oxide semiconductor pattern;
forming a fourth insulating layer covering the second control electrode;
a first contact hole and a second contact hole exposing the first and second portions of the silicon semiconductor pattern, respectively, and an upper groove exposing a portion overlapping the second region of the at least one inorganic layer; a first etching step of partially removing the first to fourth insulating layers to form;
The fourth insulating layer is partially removed to form a third contact hole and a fourth contact hole exposing the first and second portions of the oxide semiconductor pattern, respectively, and the second region of the at least one inorganic layer. a second etching step of partially removing the at least one inorganic layer to form a lower groove continuous with the upper groove;
Forming a first input electrode and a first output electrode connected to the first part and the second part of the silicon semiconductor pattern, respectively, and connected to the first part and the second part of the oxide semiconductor pattern, respectively an electrode forming step of forming two input electrodes and a second output electrode;
forming an organic layer disposed inside the upper groove and the lower groove and covering the first input electrode, the first output electrode, the second input electrode, and the second output electrode;
a third etching step of partially removing the organic layer to form a fifth contact hole exposing the first output electrode; and
A light emitting element electrically connected to the first output electrode on the organic layer
A method of manufacturing a display panel comprising the step of forming.
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