KR102449900B1 - Semiconductor package and method for manufacturing the same - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 패키지는, 기판; 상기 기판 상에 배치된 제1 결합 부재; 상기 기판 상에 배치되고, 상기 제1 결합 부재와 이격되어 상기 제1 결합 부재를 에워싸는 제2 결합 부재; 상기 제1 결합 부재 상에 배치되는 다이; 상기 제2 결합 부재 상에 배치되고, 상기 다이를 에워싸는 배리어 부재; 상기 제1 및 제2 결합 부재가 이격된 공간을 따라 형성된 홈(groove); 및 상기 기판, 상기 제2 결합 부재 및 상기 배리어 부재에 의해 한정되는 공간에서, 상기 홈, 상기 제1 결합 부재, 및 상기 다이를 밀봉하는 밀봉 부재;를 포함할 수 있다. A semiconductor package according to the technical idea of the present invention, a substrate; a first coupling member disposed on the substrate; a second coupling member disposed on the substrate and spaced apart from the first coupling member to surround the first coupling member; a die disposed on the first coupling member; a barrier member disposed on the second coupling member and surrounding the die; a groove formed along a space in which the first and second coupling members are spaced apart; and a sealing member sealing the groove, the first coupling member, and the die in a space defined by the substrate, the second coupling member, and the barrier member.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}Semiconductor package and method for manufacturing the same

본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히 구조적 안정성이 확보된 반도체 패키지 및 그 제조 방법에 관한 것이다.The technical idea of the present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package in which structural stability is secured and a method for manufacturing the same.

반도체 패키지는 외부 환경으로부터 반도체 칩을 보호하기 위하여 반도체 칩을 에워싸는 밀봉 부재를 포함할 수 있다. 이에 따라, 반도체 패키지의 사이즈 및 구조적 안정성은 밀봉 부재에 의해 영향을 받을 수 있다.The semiconductor package may include a sealing member surrounding the semiconductor chip to protect the semiconductor chip from external environments. Accordingly, the size and structural stability of the semiconductor package may be affected by the sealing member.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 반도체 패키지의 사이즈 및 구조적 안정성을 확보한 반도체 패키지 및 그 제조 방법에 관한 것이다. The technical problem to be achieved by the technical idea of the present invention relates to a semiconductor package in which the size and structural stability of the semiconductor package are secured, and a method for manufacturing the same.

본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 패키지는, 기판; 상기 기판 상에 배치된 제1 결합 부재; 상기 기판 상에 배치되고, 상기 제1 결합 부재와 이격되어 상기 제1 결합 부재를 에워싸는 제2 결합 부재; 상기 제1 결합 부재 상에 배치되는 다이; 상기 제2 결합 부재 상에 배치되고, 상기 다이를 에워싸는 배리어 부재; 상기 제1 및 제2 결합 부재가 이격된 공간을 따라 형성된 홈(groove); 및 상기 기판, 상기 제2 결합 부재 및 상기 배리어 부재에 의해 한정되는 공간에서, 상기 홈, 상기 제1 결합 부재, 및 상기 다이를 밀봉하는 밀봉 부재;를 포함할 수 있다.According to an aspect of the present invention, a semiconductor package includes: a substrate; a first coupling member disposed on the substrate; a second coupling member disposed on the substrate and spaced apart from the first coupling member to surround the first coupling member; a die disposed on the first coupling member; a barrier member disposed on the second coupling member and surrounding the die; a groove formed along a space in which the first and second coupling members are spaced apart; and a sealing member sealing the groove, the first coupling member, and the die in a space defined by the substrate, the second coupling member, and the barrier member.

일부 실시예들에서, 상기 홈을 통해 노출된 상기 기판 상에 형성된 전극 패드; 및 상기 다이와 상기 전극 패드를 전기적으로 연결하는 리드;를 더 포함하고, 상기 리드는 상기 홈 내로 진입하여 상기 전극 패드에 연결되고, 상기 밀봉 부재는 상기 전극 패드 및 상기 리드를 밀봉하면서 상기 홈 내를 채우는 것을 특징으로 하는 패키지일 수 있다.In some embodiments, an electrode pad formed on the substrate exposed through the groove; and a lead electrically connecting the die and the electrode pad, wherein the lead enters into the groove and is connected to the electrode pad, and the sealing member seals the electrode pad and the lead in the groove. It may be a package characterized by filling.

일부 실시예들에서, 상기 홈의 깊이는 상기 전극 패드의 두께보다 큰 것을 특징으로 하는 패키지일 수 있다.In some embodiments, a depth of the groove may be greater than a thickness of the electrode pad.

일부 실시예들에서, 상기 배리어 부재는 고리 형상(ring-shape)이고, 상기 다이는 상기 고리 형상의 중심에 배치되는 것을 특징으로 하는 패키지일 수 있다.In some embodiments, the barrier member may have a ring-shape, and the die may be disposed at the center of the ring-shape.

일부 실시예들에서, 상기 배리어 부재의 단면은 직사각 형상 또는 탄알 형상(bulltet)인 것을 특징으로 하는 반도체 패키지일 수 있다.In some embodiments, the cross-section of the barrier member may be a semiconductor package, characterized in that it has a rectangular shape or a bullet shape.

일부 실시예들에서, 상기 제1 및 제2 결합 부재 중 적어도 하나는 접착제를 포함하는 것을 특징으로 하는 패키지일 수 있다.In some embodiments, at least one of the first and second coupling members may be a package comprising an adhesive.

일부 실시예들에서, 상기 배리어 부재는 복수의 배리어 요소들을 포함하고, 상기 복수의 배리어 요소들은 서로 연결되어 상기 배리어 부재를 구성하는 것을 특징으로 하는 패키지일 수 있다.In some embodiments, the barrier member may include a plurality of barrier elements, and the plurality of barrier elements are connected to each other to constitute the barrier member.

일부 실시예들에서, 상기 복수의 배리어 요소들은 고리 형상 구조물들이고, 상기 배리어 부재는 상기 고리 형상 구조물들이 서로 적층되어 형성되는 것을 특징으로 하는 패키지일 수 있다.In some embodiments, the plurality of barrier elements are ring-shaped structures, and the barrier member may be a package characterized in that the ring-shaped structures are stacked on each other.

일부 실시예들에서, 상기 복수의 배리어 요소들은 호 형상 구조물들이고, 상기 배리어 부재는 상기 호 형상 구조물들의 끝단이 서로 연결되어 형성되는 것을 특징으로 하는 패키지일 수 있다.In some embodiments, the plurality of barrier elements may be arc-shaped structures, and the barrier member may be a package, wherein ends of the arc-shaped structures are connected to each other to form a package.

일부 실시예들에서, 상기 호 형상 구조물들 중 적어도 하나는 솔더 구조물인 것을 특징으로 하는 패키지일 수 있다.In some embodiments, at least one of the arc-shaped structures may be a package, characterized in that it is a solder structure.

일부 실시예들에서, 상기 배리어 부재는 일체형으로(integrally) 형성된 솔더 구조물인 것을 특징으로 하는 패키지일 수 있다.In some embodiments, the barrier member may be a package, characterized in that it is an integrally formed solder structure.

일부 실시예들에서, 상기 배리어 부재 및 제2 결합 부재 사이에 배치되는 금속 패턴층을 더 포함하는 것을 특징으로 하는 반도체 패키지일 수 있다.In some embodiments, the semiconductor package may further include a metal pattern layer disposed between the barrier member and the second coupling member.

일부 실시예들에서, 상기 제2 결합 부재의 상면은 상기 금속 패턴층의 전부 또는 일부를 수용하도록 오목한 형상을 포함하는 것을 특징으로 하는 반도체 패키지일 수 있다.In some embodiments, the upper surface of the second coupling member may be a semiconductor package, characterized in that it includes a concave shape to accommodate all or a part of the metal pattern layer.

일부 실시예들에서, 상기 배리어 부재는 세라믹, 플라스틱, 및 금속 중 적어도 하나를 포함하는 것을 특징으로 하는 패키지일 수 있다.In some embodiments, the barrier member may be a package comprising at least one of ceramic, plastic, and metal.

본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 패키지는, 기판; 상기 기판 상에 배치되는 다이; 상기 기판 상에서 상기 다이를 에워싸도록 일체형으로 형성된 솔더 구조물; 및 상기 기판 및 상기 솔더 구조물에 의해 한정되는 공간에서, 상기 다이를 밀봉하는 밀봉 부재;를 포함할 수 있다.According to an aspect of the present invention, a semiconductor package includes: a substrate; a die disposed on the substrate; a solder structure integrally formed on the substrate to surround the die; and a sealing member sealing the die in a space defined by the substrate and the solder structure.

본 발명의 기술적 사상에 의한 반도체 패키지에 따르면, 밀봉 부재가 배리어 부재에 의해 지지되므로, 밀봉 부재 및 밀봉 부재에 의해 밀봉되는 구성들이 외부 충격으로부터 보다 효과적으로 보호되어 반도체 패키지의 구조적 안정성을 확보할 수 있다. 특히, 전극 패드의 박리가 억제되어 반도체 패키지의 구동의 신뢰성을 확보할 수 있다. 또한, 배리어 부재에 의해 밀봉 부재의 영역이 결정되므로 반도체 패키지 사이즈를 용이하게 제어할 수 있다. According to the semiconductor package according to the technical idea of the present invention, since the sealing member is supported by the barrier member, the sealing member and components sealed by the sealing member are more effectively protected from external impact, thereby securing the structural stability of the semiconductor package. . In particular, since peeling of the electrode pad is suppressed, reliability of driving the semiconductor package can be secured. In addition, since the area of the sealing member is determined by the barrier member, the size of the semiconductor package can be easily controlled.

도 1a 및 도 1b는 본 발명의 기술적 사상에 의한 실시예들에 따른 패키지의 단면도 및 평면도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 패키지의 단면도이다.
도 3a는 본 발명의 기술적 사상에 의한 실시예들에 따른 패키지의 단면도이다.
도 3b는 도 3a의 M 부분을 확대하여 상세히 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 패키지의 단면도이다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 실시예들에 따른 패키지의 단면도이다.
도 6a 내지 도 6c는 도 1a 및 도 1b에 예시된 패키지의 제조 방법을 설명하기 위하여 제조 단계를 따라 도시한 단면도들이다.
도 7a 내지 도 7c는 도 3a 및 도 3b에 예시된 패키지의 제조 방법을 설명하기 위하여 제조 단계를 따라 도시한 단면도들이다.
도 8a 내지 도 8b는 도 4에 예시된 패키지의 제조 방법을 설명하기 위하여 제조 단계를 따라 도시한 단면도들이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 포함하는 스마트 카드를 나타낸 도면이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 포함하는 스마트 카드를 나타내는 블록도이다.1A and 1B are a cross-sectional view and a plan view of a package according to embodiments according to the inventive concept;
2 is a cross-sectional view of a package according to embodiments according to the inventive concept.
3A is a cross-sectional view of a package according to embodiments according to the inventive concept.
3B is an enlarged cross-sectional view of a portion M of FIG. 3A in detail.
4 is a cross-sectional view of a package according to embodiments according to the inventive concept.
5A to 5C are cross-sectional views of packages according to embodiments according to the inventive concept.
6A to 6C are cross-sectional views illustrating manufacturing steps in order to explain the manufacturing method of the package illustrated in FIGS. 1A and 1B .
7A to 7C are cross-sectional views illustrating manufacturing steps in order to explain the manufacturing method of the package illustrated in FIGS. 3A and 3B .
8A to 8B are cross-sectional views illustrating manufacturing steps in order to explain a method of manufacturing the package illustrated in FIG. 4 .
9 is a view showing a smart card including a semiconductor package according to embodiments according to the technical idea of the present invention.
10 is a block diagram illustrating a smart card including a semiconductor package according to embodiments of the inventive concept.

이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same components in the drawings, and duplicate descriptions thereof are omitted.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. The embodiments of the present invention are provided to more completely explain the present invention to those of ordinary skill in the art, and the following embodiments can be modified in various other forms, and the scope of the present invention is not limited. It is not limited to the following examples. Rather, these examples are provided so that this disclosure will be more thorough and complete, and will fully convey the spirit of the invention to those skilled in the art.

예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 안되며, 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.For example, depending on manufacturing technology and/or tolerances, variations in the shape shown may be expected. Accordingly, the embodiments of the present invention should not be construed as limited to the specific shape of the region shown herein, but should include changes in shape resulting from the manufacturing process. In cases where certain embodiments are otherwise practicable, a specific process sequence may be performed different from the described sequence. For example, two processes described in succession may be performed substantially simultaneously, or may be performed in an order opposite to the described order.

본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in the present application is only used to describe specific embodiments, and is not intended to limit the inventive concept. The singular expression includes the plural expression unless the context clearly dictates otherwise. In the present application, expressions such as “comprises” or “have” are intended to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, and includes one or more other features or It should be understood that the existence or addition of numbers, operations, components, parts or combinations thereof is not precluded in advance.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.Unless defined otherwise, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which the inventive concept belongs, including technical and scientific terms. In addition, commonly used terms as defined in the dictionary should be construed as having a meaning consistent with their meaning in the context of the relevant technology, and unless explicitly defined herein, in an overly formal sense. It will be understood that they shall not be construed.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.Although the terms first, second, etc. are used herein to describe various members, regions, layers, regions, and/or components, these members, parts, regions, layers, regions, and/or components refer to these terms. It is obvious that it should not be limited by These terms do not imply a specific order, upper and lower, or superiority, and are used only to distinguish one member, region, region, or component from another member, region, region, or component. Accordingly, a first member, region, region, or component described below may refer to a second member, region, region, or component without departing from the teachings of the present invention. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

도면에서의 다양한 요소와 영역은 개략적으로 그려졌으므로, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
Since various elements and regions in the drawings are schematically drawn, the inventive concept is not limited by the relative sizes or spacings depicted in the accompanying drawings.

도 1a 및 도 1b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(10)의 단면도 및 평면도이다. 1A and 1B are cross-sectional views and plan views of a semiconductor package 10 according to embodiments according to the inventive concept.

도 1a 및 도 1b를 참조하면, 반도체 패키지(10)는 기판(100), 상기 기판(100) 상에 배치된 제1 및 제2 결합 부재(101a, 101b) 및 전극 패드(105), 상기 제1 결합 부재(101a) 상에 배치되는 반도체 칩(102), 상기 제2 결합 부재(101b) 상에 배치되는 배리어 부재(104), 상기 전극 패드(105)와 상기 반도체 칩(102)을 연결하는 리드(W), 및 상기 배리어 부재(104)에 의해 한정되는 공간에 배치되는 밀봉 부재(103)를 포함할 수 있다.1A and 1B , the semiconductor package 10 includes a substrate 100 , first and second coupling members 101a and 101b disposed on the substrate 100 , an electrode pad 105 , and the first A semiconductor chip 102 disposed on the first coupling member 101a, a barrier member 104 disposed on the second coupling member 101b, and the electrode pad 105 and the semiconductor chip 102 are connected to each other. It may include a lid W and a sealing member 103 disposed in a space defined by the barrier member 104 .

구체적으로, 상기 기판(100)은 제1 면(100S1)과 상기 제1 면(100S1)과 반대되는 제2 면(100S2)을 포함할 수 있다. 상기 기판(100)은 인쇄 회로 기판(Printed Circuit Board; PCB)일 수 있다. 도시되지는 않았으나, 상기 기판(100)의 상기 제1 면(100S1)에는 외부 접속 단자들이 배치될 수 있다. 상기 기판(100)의 상기 제2 면(100S2)에는 상기 반도체 칩(102)이 배치될 수 있다. 도 9를 참조하면, Specifically, the substrate 100 may include a first surface 100S1 and a second surface 100S2 opposite to the first surface 100S1. The substrate 100 may be a printed circuit board (PCB). Although not shown, external connection terminals may be disposed on the first surface 100S1 of the substrate 100 . The semiconductor chip 102 may be disposed on the second surface 100S2 of the substrate 100 . Referring to Figure 9,

상기 기판(100)의 상기 제2 면(100S2) 상에는 소정의 두께를 가지는 제1 및 제2 결합 부재(101a, 101b)가 배치될 수 있다. 상기 제2 결합 부재(101b)는 상기 기판(100)과 대면하는 제1 면(101bS1)과, 상기 기판(100)에 반대되는 제2 면(101bS2)을 포함할 수 있다. 상기 제2 면(101bS2)은 평평한 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 결합 부재(101b)의 상기 제2 면(101bS2)은 볼록-오목한 형상을 포함할 수 있다. 또는 상기 제2 결합 부재(101b)의 상기 제2 면(101bS2)은 상기 배리어 부재(104)의 전부 또는 일부 수용하기 위하여 오목한 형상을 포함할 수 있다. First and second coupling members 101a and 101b having a predetermined thickness may be disposed on the second surface 100S2 of the substrate 100 . The second coupling member 101b may include a first surface 101bS1 facing the substrate 100 and a second surface 101bS2 opposite to the substrate 100 . The second surface 101bS2 may have a flat shape, but is not limited thereto. The second surface 101bS2 of the second coupling member 101b may have a convex-concave shape. Alternatively, the second surface 101bS2 of the second coupling member 101b may have a concave shape to accommodate all or part of the barrier member 104 .

상기 제2 결합 부재(101b)는 상기 기판(100) 상에서 상기 제1 결합 부재(101a)를 에워싸도록 배치될 수 있다. 이에 따라, 상기 제2 결합 부재(101b)는 고리 형상(ring-shape)일 수 있으나, 이에 한정되는 것은 아니다.The second coupling member 101b may be disposed on the substrate 100 to surround the first coupling member 101a. Accordingly, the second coupling member 101b may have a ring-shape, but is not limited thereto.

상기 제1 결합 부재(101a)와 상기 제2 결합 부재(101b)는 적어도 일부 영역에서 서로 이격되어 배치될 수 있다. 이에 따라, 상기 제1 및 제2 결합 부재(101a, 101b)가 이격된 공간을 따라 홈(groove)(G)이 형성될 수 있다. 이 때, 상기 홈(G)을 통해 상기 기판(100)의 상면, 즉 제2 면(101bS2)의 일부가 노출될 수 있다. The first coupling member 101a and the second coupling member 101b may be disposed to be spaced apart from each other in at least some regions. Accordingly, a groove G may be formed along a space in which the first and second coupling members 101a and 101b are spaced apart. In this case, the upper surface of the substrate 100 , that is, a portion of the second surface 101bS2 may be exposed through the groove G.

상기 홈(G)을 통해 노출된 상기 기판(100)의 상면에 전극 패드(105)가 형성될 수 있다. 상기 전극 패드(105)는 리드(W)를 통해 상기 반도체 칩(102)과 전기적으로 연결될 수 있다. 이 때, 상기 홈(G)의 깊이는 상기 전극 패드(105)의 두께보다 클 수 있다. 이에 따라, 상기 리드(W)는 상기 홈(G) 내로 진입하여 상기 전극 패드(105)에 연결되고, 밀봉 부재(103)는 상기 전극 패드(105) 및 상기 리드(W)를 밀봉하면서 상기 홈(G) 내를 충전할 수 있다.An electrode pad 105 may be formed on the upper surface of the substrate 100 exposed through the groove G. The electrode pad 105 may be electrically connected to the semiconductor chip 102 through a lead (W). In this case, the depth of the groove G may be greater than the thickness of the electrode pad 105 . Accordingly, the lead W enters the groove G and is connected to the electrode pad 105 , and the sealing member 103 seals the electrode pad 105 and the lead W while sealing the groove. (G) The inside can be filled.

도시되지는 않았으나, 상기 전극 패드(105)는 상기 기판(100)의 제1 면(100S1)에 형성된 외부 접속 단자와 전기적으로 연결될 수 있다. 도 9를 함께 참조하면, 기판(SUB)의 일면에 배치된 외부 접속 단자(EP)가 도시되어 있다. 상기 기판(SUB) 중 상기 외부 접속 단자(EP)가 배치된 면의 반대면에 상기 반도체 칩(102) 및 상기 전극 패드(105)들이 배치되어 있으나, 도 9에는 나타나 있지 않다. Although not shown, the electrode pad 105 may be electrically connected to an external connection terminal formed on the first surface 100S1 of the substrate 100 . Referring to FIG. 9 together, the external connection terminal EP disposed on one surface of the substrate SUB is illustrated. The semiconductor chip 102 and the electrode pads 105 are disposed on a surface of the substrate SUB opposite to the surface on which the external connection terminal EP is disposed, but are not shown in FIG. 9 .

상기 전극 패드(105)는 상기 홈(G) 내에 복수개 배치될 수 있으며, 복수의 전극 패드(105)들은 적어도 일부는 상기 반도체 칩(102)과 전기적으로 연결될 수 있다. A plurality of electrode pads 105 may be disposed in the groove G, and at least some of the plurality of electrode pads 105 may be electrically connected to the semiconductor chip 102 .

상기 제1 결합 부재(101a) 상에는 반도체 칩(102)이 배치될 수 있다. 상기 반도체 칩(102)는 접착제를 포함하는 접착층(A1)에 의해 상기 제1 결합 부재(101a) 상에 고정될 수 있다. 상기 반도체 칩(102)은 집적 회로 칩(Integrated Circuit Chip)일 수 있다. 상기 반도체 칩(102)는 상기 전극 패드(105)와 리드(W)를 통해 전기적으로 연결될 수 있다. A semiconductor chip 102 may be disposed on the first coupling member 101a. The semiconductor chip 102 may be fixed on the first coupling member 101a by an adhesive layer A1 including an adhesive. The semiconductor chip 102 may be an integrated circuit chip. The semiconductor chip 102 may be electrically connected to the electrode pad 105 through a lead (W).

일부 실시예들에서, 상기 제1 결합 부재(101a)는 생략될 수 있다. 즉, 상기 반도체 칩(102)은 상기 접착층(A1)을 통해 상기 기판(100) 상에 직접 고정될 수 있다. 이 경우, 상기 접착층(A1)은 상기 제1 결합 부재(101a)와 같은 역할을 할 수 있다. 다른 실시예들에서, 상기 접착층(A1)이 생략될 수 있다. 이 경우, 상기 제1 결합 부재(101a)는 접착제를 포함하여 상기 반도체 칩(102)을 상기 기판(100) 상에 직접 고정시킬 수 있다.In some embodiments, the first coupling member 101a may be omitted. That is, the semiconductor chip 102 may be directly fixed on the substrate 100 through the adhesive layer A1 . In this case, the adhesive layer A1 may serve as the first coupling member 101a. In other embodiments, the adhesive layer A1 may be omitted. In this case, the first coupling member 101a may include an adhesive to directly fix the semiconductor chip 102 on the substrate 100 .

상기 제2 결합 부재(101b) 상에는 배리어 부재(104)가 배치될 수 있다. 상기 배리어 부재(104)는 접착제를 포함하는 접착층(A2)에 의해 상기 제2 결합 부재(101b) 상에 고정될 수 있다. A barrier member 104 may be disposed on the second coupling member 101b. The barrier member 104 may be fixed on the second coupling member 101b by an adhesive layer A2 including an adhesive.

일부 실시예들에서, 상기 제2 결합 부재(101b)는 생략될 수 있다. 이 경우, 상기 배리어 부재(104)는 상기 접착층(A2)을 통해 상기 기판(100) 상에 직접 고정될 수 있다. 다른 실시예들에서, 상기 접착층(A2)이 생략될 수 있다. 이 경우, 상기 제2 결합 부재(101b)는 접착제를 포함하여 상기 배리어 부재(104)를 상기 기판(100) 상에 직접 고정시킬 수 있다.In some embodiments, the second coupling member 101b may be omitted. In this case, the barrier member 104 may be directly fixed on the substrate 100 through the adhesive layer A2 . In other embodiments, the adhesive layer A2 may be omitted. In this case, the second coupling member 101b may include an adhesive to directly fix the barrier member 104 on the substrate 100 .

상기 배리어 부재(104)은 상기 반도체 칩(102)을 에워싸는 다양한 형상을 가질 수 있다. 예를 들어, 도 1b를 참조하면, 상기 배리어 부재(104)는 고리 형상을 가질 수 있다. 상기 배리어 부재(104)가 고리 형상을 가지는 경우, 상기 반도체 칩(102)은 상기 배리어 부재(104)의 고리 형상의 중심부에 배치될 수 있다. The barrier member 104 may have various shapes surrounding the semiconductor chip 102 . For example, referring to FIG. 1B , the barrier member 104 may have a ring shape. When the barrier member 104 has a ring shape, the semiconductor chip 102 may be disposed at the center of the ring shape of the barrier member 104 .

또한, 상기 제2 결합 부재(101b)는 상기 배리어 부재(104a)와 대응되어 서로 맞닿는(matching) 형상을 가질 수 있다. 이 경우, 상기 제2 결합 부재(101b)는 상기 제2 결합 부재(101b) 상에 상기 배리어 부재(104)가 배치 되도록 상기 배리어 부재(104)와 대응되는 고리 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 결합 부재(101b)는 상기 배리어 부재(104)가 상기 제2 결합 부재(101b) 상에 배치될 수 있게 하는 다양한 형상을 가질 수 있다.In addition, the second coupling member 101b may have a shape that corresponds to the barrier member 104a and matches each other. In this case, the second coupling member 101b may have a ring shape corresponding to the barrier member 104 such that the barrier member 104 is disposed on the second coupling member 101b, but is limited thereto. it is not The second coupling member 101b may have various shapes that allow the barrier member 104 to be disposed on the second coupling member 101b.

상기 배리어 부재(104a)는 고리 형상의 댐(dam)과 같이 배치될 수 있다. 상기 배리어 부재(104a)는 상기 배리어 부재(104a)에 의해 한정되는 공간 내에 밀봉 부재(103)를 수용할 수 있다. The barrier member 104a may be disposed like a ring-shaped dam. The barrier member 104a may accommodate the sealing member 103 in a space defined by the barrier member 104a.

상기 반도체 패키지(10)의 부피를 조절하기 위하여, 상기 배리어 부재(104)의 높이는 공정 요구 조건에 따라 제어될 수 있다. 다만 이 경우에도, 상기 배리어 부재(104)의 높이는, 상기 밀봉 부재(103)가 상기 반도체 칩(102), 상기 전극 패드(105), 및 상기 리드(W)를 모두 밀봉하도록 결정될 수 있다. 따라서, 상기 제2 결합 부재(101b) 상에 형성된 상기 배리어 부재(104)의 상면의 레벨은 상기 리드(W)의 최고 레벨보다 높게 결정될 수 있다.In order to adjust the volume of the semiconductor package 10 , the height of the barrier member 104 may be controlled according to process requirements. However, even in this case, the height of the barrier member 104 may be determined such that the sealing member 103 seals all of the semiconductor chip 102 , the electrode pad 105 , and the lead W . Accordingly, the level of the upper surface of the barrier member 104 formed on the second coupling member 101b may be determined to be higher than the highest level of the lead W.

전술한 바와 같이, 상기 제2 결합 부재(101b) 및 상기 배리어 부재(104)에 의해 한정되는 공간에 밀봉 부재(103)가 형성될 수 있다. 상기 밀봉 부재(103)는 상기 제2 결합 부재(101b) 및 상기 배리어 부재(104)에 의해 한정되는 공간에서 상기 반도체 칩(102), 상기 전극 패드(105), 상기 제1 결합 부재(101a), 및 상기 리드(W)를 밀봉할 수 있다. 일부 실시예들에서, 상기 밀봉 부재(103)는 상기 제2 결합 부재(101b) 및 상기 배리어 부재(104)에 의해 한정되는 공간에서 상기 반도체 칩(102), 상기 제1 결합 부재(101a), 및 상기 리드(W)를 밀봉하기 위하여 접착제(glue)를 포함할 수 있다. 이 경우, 상기 밀봉 부재(103)는 도팅(dotting) 공정에 의해 형성될 수 있다.As described above, the sealing member 103 may be formed in a space defined by the second coupling member 101b and the barrier member 104 . The sealing member 103 includes the semiconductor chip 102 , the electrode pad 105 , and the first coupling member 101a in a space defined by the second coupling member 101b and the barrier member 104 . , and the lead (W) may be sealed. In some embodiments, the sealing member 103 may include the semiconductor chip 102, the first coupling member 101a, and the semiconductor chip 102 in a space defined by the second coupling member 101b and the barrier member 104; And it may include an adhesive (glue) to seal the lead (W). In this case, the sealing member 103 may be formed by a dotting process.

일부 실시예들에서, 상기 배리어 부재(104)는 복수의 배리어 요소들을 포함할 수 있다. 상기 복수의 배리어 요소들은 끝단과 끝단이 서로 연결되어, 측방향으로 고립되는 형상, 예를 들어 고리 형상을 가지는 배리어 부재(104)을 형성할 수 있다. In some embodiments, the barrier member 104 may include a plurality of barrier elements. The plurality of barrier elements may be end-to-end connected to each other to form a barrier member 104 having a shape that is laterally isolated, for example, a ring shape.

복수의 배리어 요소들은 접착제를 포함하는 접착층을 통해 서로 연결되어 배리어 부재(104)를 형성할 수 있다. 이 경우, 복수의 배리어 요소들간에 경계가 나타날 수 있다. The plurality of barrier elements may be connected to each other via an adhesive layer comprising an adhesive to form the barrier member 104 . In this case, a boundary may appear between the plurality of barrier elements.

한편, 복수의 구성 요소들은 솔더 프린트(solder print)와 리플로우(reflow) 공정을 통해 일체형으로(integrally) 서로 연결된 배리어 부재(104)를 형성할 수 있다. 솔더 프린트와 리플로우 공정에 의해 형성된 배리어 부재(104)는 복수의 구성 요소들 간에 경계가 나타나지 않으며, 도 1a 및 도 1b의 배리어 부재(104a)와 같이 일체 형상으로 나타날 수 있다. 상기 복수의 배리어 요소들에 의해 형성된 상기 배리어 부재(104)는 상기 밀봉 부재(103)를 수용할 수 있는 공간을 제공할 수 있다. Meanwhile, the plurality of components may form the barrier member 104 integrally connected to each other through solder print and reflow processes. The barrier member 104 formed by the solder printing and reflow process does not show a boundary between the plurality of components, and may appear integrally like the barrier member 104a of FIGS. 1A and 1B . The barrier member 104 formed by the plurality of barrier elements may provide a space for accommodating the sealing member 103 .

상기 복수의 배리어 요소들은 고리 형상 구조물들일 수 있다. 상기 배리어 부재(104)는 복수의 고리 형상 구조물들이 서로 적층되어 형성될 수 있다. 이에 대해서는 도 4를 참조하여 후술하도록 한다. 또한, 상기 복수의 배리어 요소들은 비고리 형상 구조물들일 수 있으며, 상기 배리어 부재(104)는 상기 복수의 비고리 형상 구조물들의 측면이 서로 연결되어 형성될 수 있다. 이에 대해서는 도 5a 내지 도 5c를 참조하여 후술하도록 한다.The plurality of barrier elements may be annular structures. The barrier member 104 may be formed by stacking a plurality of ring-shaped structures on each other. This will be described later with reference to FIG. 4 . In addition, the plurality of barrier elements may be non-annular structures, and the barrier member 104 may be formed by connecting side surfaces of the plurality of acyclic structures to each other. This will be described later with reference to FIGS. 5A to 5C.

상기 배리어 부재(104)는 미리 제조된 고리 형상 구조물일 수 있다. 일부 실시예들에서, 상기 배리어 부재(104)는 세라믹, 플라스틱, 금속 및 솔더 중 적어도 하나를 포함할 수 있다. 세라믹, 플라스틱, 금속 및 솔더는 기계적 강도가 우수하므로, 상기 물질로 이루어진 상기 배리어 부재(104)는 상기 전극 패드(105), 상기 반도체 칩(102), 상기 리드(W), 및 이들을 밀봉하는 밀봉 부재(103)가 외부 충격에 의해 손상되지 않도록 보호할 수 있다. The barrier member 104 may be a pre-fabricated annular structure. In some embodiments, the barrier member 104 may include at least one of ceramic, plastic, metal, and solder. Since ceramics, plastics, metals and solders have excellent mechanical strength, the barrier member 104 made of the material includes the electrode pad 105 , the semiconductor chip 102 , the lead W, and a seal for sealing them. It is possible to protect the member 103 from being damaged by an external impact.

상기 배리어 부재(104)의 단면은 직사각 형상인 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 상기 배리어 부재(104)의 단면은 다양한 형상을 가질 수 있다. 예를 들어, 상기 배리어 부재(104)는 직사각 형상 또는 탄알(bulltet) 형상 등을 가질 수 있다.
The cross-section of the barrier member 104 is illustrated as having a rectangular shape, but is not limited thereto. The cross-section of the barrier member 104 may have various shapes. For example, the barrier member 104 may have a rectangular shape or a bullet shape.

도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(20)의 단면도이다. 도 2의 반도체 패키지(20)는 도 1의 반도체 패키지(10)와 유사하나, 배리어 부재(204)의 단면의 형상에 차이가 있다.2 is a cross-sectional view of a semiconductor package 20 according to embodiments according to the inventive concept. The semiconductor package 20 of FIG. 2 is similar to the semiconductor package 10 of FIG. 1 , but there is a difference in the cross-sectional shape of the barrier member 204 .

도 2를 참조하면, 배리어 부재(204)의 단면은 다양한 형상을 가질 수 있다. 즉, 도 1의 배리어 부재(104)의 단면은 직사각 형상을 가지고 있으나, 도 2의 배리어 부재(204)의 단면은 탄알 형상을 가질 수 있다. 즉, 상기 배리어 부재(204)의 단면은, 하부의 너비는 일정하고 상부로 갈수록 폭이 좁아져 상면이 돔(dome) 형상을 가질 수 있다. Referring to FIG. 2 , the cross-section of the barrier member 204 may have various shapes. That is, the cross-section of the barrier member 104 of FIG. 1 may have a rectangular shape, but the cross-section of the barrier member 204 of FIG. 2 may have a bullet shape. That is, the cross-section of the barrier member 204 may have a constant lower width and a narrower upper surface, so that an upper surface thereof may have a dome shape.

탄알 형상의 단면을 가지는 상기 배리어 부재(204)는 미리 제조되어 독립된 고리 형상 구조물일 수 있다. 상기 미리 제조된 고리 형상 구조물은 세라믹, 플라스틱, 및 금속 중 적어도 하나를 포함할 수 있다.The barrier member 204 having a bullet-shaped cross section may be an independent ring-shaped structure manufactured in advance. The pre-fabricated ring-shaped structure may include at least one of ceramic, plastic, and metal.

제2 결합 부재(101b) 및 상기 배리어 부재(204)에 의해 한정되는 공간에 밀봉 부재(203)가 형성될 수 있다. 도 1a의 밀봉 부재(103)와 마찬가지로, 상기 밀봉 부재(203)는 반도체 칩(102), 전극 패드(105), 제1 결합 부재(101a) 및 리드(W)를 밀봉할 수 있다. A sealing member 203 may be formed in a space defined by the second coupling member 101b and the barrier member 204 . Like the sealing member 103 of FIG. 1A , the sealing member 203 may seal the semiconductor chip 102 , the electrode pad 105 , the first coupling member 101a , and the lead W .

도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(30)의 단면도이다. 도 3의 반도체 패키지(30)는 도 1의 반도체 패키지(10)와 유사하나, 배리어 부재(304)의 물질 및 형상과, 상기 배리어 부재(304)와 제2 결합 부재(301b) 사이를 연결하는 연결 부재에 차이가 있다. 즉, 상기 배리어 부재(304)는 솔더일 수 있고, 상기 배리어 부재(304)와 제2 결합 부재(301b)는 금속 패턴층(306)에 의해 서로 연결될 수 있다. 도 3b는 도 3a의 M 부분을 확대하여 상세히 나타낸 단면도이다.3A and 3B are cross-sectional views of a semiconductor package 30 according to embodiments according to the inventive concept. The semiconductor package 30 of FIG. 3 is similar to the semiconductor package 10 of FIG. 1 , but the material and shape of the barrier member 304 and the barrier member 304 and the second coupling member 301b are connected to each other. There is a difference in the connecting member. That is, the barrier member 304 may be solder, and the barrier member 304 and the second coupling member 301b may be connected to each other by the metal pattern layer 306 . 3B is an enlarged cross-sectional view of a portion M of FIG. 3A in detail.

도 3a를 참조하면, 반도체 패키지(30)는 기판(100), 상기 기판(100) 상에 배치된 제1 및 제2 결합 부재(101a, 301b) 및 전극 패드(105), 상기 제1 결합 부재(101a) 상에 배치되는 반도체 칩(102), 상기 제2 결합 부재(301b) 상에 배치되는 배리어 부재(304), 상기 전극 패드(105)와 반도체 칩(102)를 연결하는 리드(W), 및 상기 배리어 부재(304)에 의해 한정되는 공간에 배치되는 밀봉 부재(303)를 포함할 수 있다. Referring to FIG. 3A , the semiconductor package 30 includes a substrate 100 , first and second coupling members 101a and 301b disposed on the substrate 100 , an electrode pad 105 , and the first coupling member. The semiconductor chip 102 disposed on the 101a, the barrier member 304 disposed on the second coupling member 301b, and the lead W connecting the electrode pad 105 and the semiconductor chip 102 . , and a sealing member 303 disposed in a space defined by the barrier member 304 .

상기 제2 결합 부재(301b)는 상기 제1 결합 부재(101a)를 에워싸도록 형성될 수 있다. 상기 제1 및 제2 결합 부재(101a, 301b)가 이격된 공간을 따라 홈(G)이 형성될 수 있다. 상기 전극 패드(105)는 상기 홈(G)에 의해 노출된 상기 기판(100)의 상면 상에 형성될 수 있다. The second coupling member 301b may be formed to surround the first coupling member 101a. A groove G may be formed along a space in which the first and second coupling members 101a and 301b are spaced apart. The electrode pad 105 may be formed on the upper surface of the substrate 100 exposed by the groove G.

상기 배리어 부재(304)는 주석 솔더와 같은 솔더 물질을 포함할 수 있다. 상기 배리어 부재(304)는 솔더 프린트 공정 후 리플로우 공정을 거쳐 제조될 수 있다. 상기 리플로우 공정에 의해 상기 배리어 부재(304)의 단면의 형상은 탄알 형상으로 변형될 수 있으나, 이에 한정되는 것은 아니다. The barrier member 304 may include a solder material such as tin solder. The barrier member 304 may be manufactured through a reflow process after a solder printing process. The cross-sectional shape of the barrier member 304 may be changed to a bullet shape by the reflow process, but is not limited thereto.

일부 실시예들에서, 상기 배리어 부재(304)는 복수의 구성 요소들이 일체형으로 연결되어 형성될 수 있다. 예를 들어, 솔더 프린트 공정에 의해 복수의 구성 요소들로 형성된 복수의 솔더들이 리플로우 공정에 의해 하나의 일체 형상이 되어 상기 배리어 부재(304)를 형성할 수 있다.In some embodiments, the barrier member 304 may be formed by integrally connecting a plurality of components. For example, a plurality of solders formed of a plurality of components by a solder printing process may be integrally formed by a reflow process to form the barrier member 304 .

상기 제2 결합 부재(301b)는 기판(100)과 대면하는 제1 면(301bS1) 및 상기 제1 면(301bS1)과 반대되며 제2 연결 부재(304)와 대면하는 제2 면(301bS2)을 포함할 수 있다. 이 때, 상기 배리어 부재(304)와 상기 제2 결합 부재(301b)를 서로 고정하기 위하여, 상기 제2 결합 부재(301b)의 상기 제2 면(301bS2) 상에 금속 패턴층(306)이 형성될 수 있다. The second coupling member 301b includes a first surface 301bS1 facing the substrate 100 and a second surface 301bS2 opposite to the first surface 301bS1 and facing the second connection member 304 . may include At this time, in order to fix the barrier member 304 and the second coupling member 301b to each other, a metal pattern layer 306 is formed on the second surface 301bS2 of the second coupling member 301b. can be

상기 금속 패턴층(306)은 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 금속 패턴층(306)은 임의의 금속 및/또는 상기 제2 결합 부재(301b)와 상기 배리어 부재(304)의 결합으로 형성될 수 있는 합금을 포함할 수 있다. The metal pattern layer 306 may include copper, but is not limited thereto. The metal pattern layer 306 may include any metal and/or an alloy that may be formed by combining the second coupling member 301b and the barrier member 304 .

상기 금속 패턴층(306)이 형성되는 상기 제2 결합 부재(301b)의 상면(301bS2)은 평평한 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 결합 부재(301b)의 상면(301bS2)은 오목-볼록한 형상을 가질 수 있다. 예를 들어, 상기 제2 결합 부재(301b)의 상면(301bS2) 중 상기 금속 패턴층(306)과 오버랩되는 영역은, 상기 금속 패턴층(306)의 전부 또는 일부를 수용하기 위하여 오목한 형상을 가질 수 있다.The upper surface 301bS2 of the second coupling member 301b on which the metal pattern layer 306 is formed may have a flat shape, but is not limited thereto. The upper surface 301bS2 of the second coupling member 301b may have a concave-convex shape. For example, a region overlapping the metal pattern layer 306 of the upper surface 301bS2 of the second coupling member 301b may have a concave shape to accommodate all or a portion of the metal pattern layer 306 . can

상기 제2 결합 부재(301b)는 접착제를 포함하여 상기 기판(100) 상에 고정될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제2 결합 부재(301b)가 생략될 수 있다. 이 경우, 상기 금속 패턴층(306)은 접착제를 포함하는 접착층에 의해 상기 기판(100) 상에 직접 고정될 수 있다. 이 경우, 상기 접착층은 상기 제2 결합 부재(301b)와 같은 역할을 할 수 있다. The second coupling member 301b may be fixed to the substrate 100 including an adhesive, but is not limited thereto. In some embodiments, the second coupling member 301b may be omitted. In this case, the metal pattern layer 306 may be directly fixed on the substrate 100 by an adhesive layer including an adhesive. In this case, the adhesive layer may serve as the second coupling member 301b.

도 3에서는 상기 배리어 부재(304)와 상기 제2 결합 부재(301b)를 서로 고정하기 위하여 금속 패턴층(306)을 이용하였으나, 이에 한정되는 것은 아니다. 상기 배리어 부재(304)와 상기 제2 결합 부재(301b)는 접착제를 포함한 접착층에 의해 고정될 수 있다. In FIG. 3 , a metal pattern layer 306 is used to fix the barrier member 304 and the second coupling member 301b to each other, but the present invention is not limited thereto. The barrier member 304 and the second coupling member 301b may be fixed by an adhesive layer including an adhesive.

도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(40)의 단면도이다. 도 4의 반도체 패키지(40)는 도 1의 반도체 패키지(10)와 유사하나, 배리어 부재(404)가 제1 및 제2 고리 형상 구조물(404a, 404b)과 같은 복수의 배리어 요소들로 구성되는 차이가 있다.4 is a cross-sectional view of a semiconductor package 40 according to embodiments according to the inventive concept. The semiconductor package 40 of FIG. 4 is similar to the semiconductor package 10 of FIG. 1 , except that the barrier member 404 is composed of a plurality of barrier elements, such as first and second annular structures 404a and 404b. There is a difference.

도 4를 참조하면, 배리어 부재(404)는 복수의 배리어 요소들을 포함할 수 있다. 상기 복수의 배리어 요소들은 제1 및 제2 고리 형상 구조물(404a, 404b)들일 수 있다. 이 경우, 상기 배리어 부재(404)는 상기 제1 및 제2 고리 형상 구조물(404a, 404b)들이 서로 적층되어 형성될 수 있다. Referring to FIG. 4 , the barrier member 404 may include a plurality of barrier elements. The plurality of barrier elements may be first and second annular structures 404a, 404b. In this case, the barrier member 404 may be formed by stacking the first and second annular structures 404a and 404b on each other.

이 때, 상기 제1 및 제2 고리 형상 구조물(404a, 404b)들은 접착제를 포함하는 접착층을 통해 서로 연결될 수 있다. 상기 복수의 배리어 요소들에 의해 형성된 상기 배리어 부재(404)는 상기 밀봉 부재(403)를 수용할 수 있는 공간을 제공할 수 있다. At this time, the first and second ring-shaped structures (404a, 404b) may be connected to each other through an adhesive layer comprising an adhesive. The barrier member 404 formed by the plurality of barrier elements may provide a space for accommodating the sealing member 403 .

도 4에서는 두 개의 고리 형상 구조물(404a, 404b)이 서로 적층되어 상기 배리어 부재(404)를 형성하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 세 개 이상의 고리 형상 구조물이 서로 적층되어 상기 배리어 부재(404)를 형성할 수 있다.
In FIG. 4 , two ring-shaped structures 404a and 404b are stacked on each other to form the barrier member 404 , but the present invention is not limited thereto. In some embodiments, three or more annular structures may be stacked together to form the barrier member 404 .

도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(50, 50A, 50B)의 단면도 및 평면도들이다. 도 5a 내지 도 5c의 반도체 패키지(50, 50A, 50B)는 도 1의 반도체 패키지(10)와 유사하나, 배리어 부재(504a, 504b, 504a’, 504b’, 504a", 504b")가 호 형상 구조물과 같은 복수의 배리어 요소들에 의해 형성되는 차이가 있다. 도 5a 내지 도 5c의 반도체 패키지(50, 50A, 50B)에 포함된 배리어 부재(504a, 504b, 504a’, 504b’, 504a", 504b")는, 도 1a 및 도 1b에 나타난 배리어 부재(104)의 일부와, 도3a 및 도 3b 나타난 배리어 부재(304)의 일부가 결합된 형태일 수 있다. 5A to 5C are cross-sectional views and plan views of semiconductor packages 50 , 50A and 50B according to embodiments according to the inventive concept. The semiconductor packages 50, 50A, and 50B of FIGS. 5A to 5C are similar to the semiconductor package 10 of FIG. 1, except that the barrier members 504a, 504b, 504a', 504b', 504a", 504b" are arc-shaped. There are differences formed by a plurality of barrier elements such as structures. The barrier members 504a, 504b, 504a', 504b', 504a", and 504b" included in the semiconductor packages 50, 50A, and 50B of FIGS. 5A to 5C are the barrier members 104 shown in FIGS. 1A and 1B. ) and a portion of the barrier member 304 shown in FIGS. 3A and 3B may be combined.

도 5a를 참조하면, 배리어 부재(504a, 504b)는 복수의 배리어 요소들, 즉 제1 배리어 요소(504a) 및 제2 배리어 요소(504b)을 포함할 수 있다. 상기 제1 및 제2 배리어 요소들(504a, 504b)은 측방향으로 고립된 형상을 형성하기 위하여 끝단과 끝단이 서로 연결될 수 있다. 이 때, 상기 제1 및 제2 배리어 요소들(504a, 504b)은 접착제를 포함하는 접착층을 통해 서로 연결되거나, 리플로우 공정 등을 통해 일체형으로 서로 연결될 수 있다. Referring to FIG. 5A , the barrier members 504a and 504b may include a plurality of barrier elements, ie, a first barrier element 504a and a second barrier element 504b. The first and second barrier elements 504a and 504b may be connected end to end to form a laterally isolated shape. In this case, the first and second barrier elements 504a and 504b may be connected to each other through an adhesive layer including an adhesive, or may be integrally connected to each other through a reflow process or the like.

상기 제1 및 제2 배리어 요소들(504a, 504b)은 서로 다른 단면의 형상을 가질 수 있다. 예를 들어, 상기 제1 배리어 요소(504a)는 직사각 형상의 단면을 가지고, 상기 제2 배리어 요소(504b)는 탄알 형상의 단면을 가질 수 있다. The first and second barrier elements 504a and 504b may have different cross-sectional shapes. For example, the first barrier element 504a may have a rectangular cross-section, and the second barrier element 504b may have a bullet-shaped cross-section.

또한, 상기 제1 및 제2 배리어 요소들(504a, 504b)은 서로 다른 물질로 이루어질 수 있다. 예를 들어, 상기 제1 및 제2 배리어 요소(504a, 504b)는 세라믹, 플라스틱, 금속, 및 합금 중 적어도 하나를 포함하면서 서로 다른 물질로 이루어질 수 있다. Also, the first and second barrier elements 504a and 504b may be formed of different materials. For example, the first and second barrier elements 504a and 504b may be formed of different materials, including at least one of ceramic, plastic, metal, and alloy.

또한, 상기 제1 및 제2 배리어 요소들(504a, 504b)은 서로 다른 제조 방법에 의해 형성될 수 있다. 예를 들어, 상기 제1 배리어 요소(504a)는 독립된 형태로 미리 제조된 댐 구조물일 수 있다. 이 때, 상기 제1 배리어 요소(504a)는 상기 제1 배리어 요소(504a)와 대응되는 제2 결합 부재(501a)와 접착층(A2)에 의해 고정될 수 있다. Also, the first and second barrier elements 504a and 504b may be formed by different manufacturing methods. For example, the first barrier element 504a may be a prefabricated dam structure in a stand-alone form. In this case, the first barrier element 504a may be fixed to the second coupling member 501a corresponding to the first barrier element 504a by the adhesive layer A2 .

반면, 상기 제2 배리어 요소(504b)는 솔더 프린트 및 리플로우 공정에 의해 형성되는 솔더일 수 있다. 예를 들어 상기 제2 배리어 요소(504b)는 주석 솔더일 수 있다. 이 때, 상기 제2 배리어 요소(504b)는 금속 패턴층(506)에 의해 상기 제2 배리어 요소(504b)와 대응되는 제2 결합 부재(501b2)에 고정될 수 있다. 일부 실시예들에서, 상기 제2 배리어 요소(504b)는 접착제를 포함하는 접착층에 의해서도 상기 제2 결합 부재(501b2)에 고정될 수 있다. On the other hand, the second barrier element 504b may be a solder formed by a solder printing and reflow process. For example, the second barrier element 504b may be tin solder. In this case, the second barrier element 504b may be fixed to the second coupling member 501b2 corresponding to the second barrier element 504b by the metal pattern layer 506 . In some embodiments, the second barrier element 504b may be fixed to the second coupling member 501b2 by an adhesive layer including an adhesive.

상기 금속 패턴층(506)은 상기 제2 배리어 요소(504b) 및 제2 결합 부재(501b2)의 결합에 의해 형성되는 합금 및/또는 다른 금속을 포함할 수 있다. The metal pattern layer 506 may include an alloy and/or other metal formed by bonding the second barrier element 504b and the second coupling member 501b2 to each other.

상기 제2 결합 부재(501b1, 501b2)의 상면은 평평한 면을 가질 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 결합 부재(501b1, 501b2)의 상면은 볼록-오목한 형상을 가질 수 있다. 특히 상기 제1 배리어 요소(504a)와 오버랩되는 상기 제2 결합 부재(501b1)의 상면은 평평한 면을 가질 수 있으나, 상기 제2 배리어 요소(504b)와 오버랩되는 상기 제2 결합 부재(501b2)의 상면은 상기 금속 패턴층(506)의 전부 또는 일부를 수용하기 위해 오목한 형상을 가질 수 있다. The upper surfaces of the second coupling members 501b1 and 501b2 may have a flat surface, but are not limited thereto. Upper surfaces of the second coupling members 501b1 and 501b2 may have a convex-concave shape. In particular, although the upper surface of the second coupling member 501b1 overlapping the first barrier element 504a may have a flat surface, the second coupling member 501b2 overlaps the second barrier element 504b The upper surface may have a concave shape to accommodate all or a portion of the metal pattern layer 506 .

상기 제1 배리어 요소(504a)의 끝단은 상기 제2 배리어 요소(504b)의 끝단과 연결되어 측방향으로 고립된 공간을 형성할 수 있다. 즉, 상기 제1 및 제2 배리어 요소들(504a, 504b)는 상기 밀봉 부재(503)를 수용할 수 있는 공간을 제공할 수 있다.An end of the first barrier element 504a may be connected to an end of the second barrier element 504b to form a laterally isolated space. That is, the first and second barrier elements 504a and 504b may provide a space for accommodating the sealing member 503 .

상기 제1 및 제2 배리어 요소들(504a, 504b)은 호 형상 구조물들일 수 있다. 즉, 상기 제1 및 제2 배리어 요소(504a, 504b)를 이루는 호 형상 구조물들의 끝단이 서로 연결되어 형성되는 고리 형상 구조물을 형성할 수 있다.The first and second barrier elements 504a and 504b may be arc-shaped structures. That is, the ends of the arc-shaped structures constituting the first and second barrier elements 504a and 504b may be connected to each other to form a ring-shaped structure.

예를 들어, 도 5a 내지 도 5c에 나타난 배리어 부재(504a, 504b, 504a’, 504b’, 504a", 504b")는, 독립한 형태로 미리 제조된 댐 구조물과 솔더 구조물이 결합된 형태일 수 있다.
For example, the barrier members 504a, 504b, 504a', 504b', 504a", 504b" shown in FIGS. 5A to 5C may be in a form in which a dam structure and a solder structure manufactured in an independent form are combined in advance. have.

도 5b를 참조하면, 도 5b의 제1 및 제2 호 형상 구조물(504a’, 504b’)은 도 5a의 제1 및 제2 배리어 요소(504a, 504b)와 각각 대응할 수 있다. 상기 제1 및 제2 호 형상 구조물(504a’, 504b’)은 각각 반원(semicircle) 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 서로 다른 단면의 형상 및/또는 물질로 이루어지는 상기 제1 및 제2 호 형상 구조물(504a’, 504b’)은 차지하는 영역은 서로 다를 수 있다. 즉, 공정의 요구 조건에 따라 제1 및 제2 호 형상 구조물(504a’, 504b’)의 둘레 길이의 비(perimeter ratio)는 설계에 따라 다양하게 결정될 수 있다. Referring to FIG. 5B , the first and second arc-shaped structures 504a ′ and 504b ′ of FIG. 5B may correspond to the first and second barrier elements 504a and 504b of FIG. 5A , respectively. The first and second arc-shaped structures 504a ′ and 504b ′ may each have a semicircle shape, but are not limited thereto. The areas occupied by the first and second arc-shaped structures 504a' and 504b' made of different cross-sectional shapes and/or materials may be different from each other. That is, the perimeter ratio of the first and second arc-shaped structures 504a ′ and 504b ′ may be variously determined according to a design according to process requirements.

상기 제1 및 제2 호 형상 구조물(504a’, 504b’)의 구체적인 크기(dimension)에 따라, 상기 제2 결합 부재(501a’, 501b’) 및 상기 금속 패턴층(506)이 차지하는 구체적인 영역은 변화될 수 있다.According to the specific dimensions of the first and second arc-shaped structures 504a' and 504b', the specific area occupied by the second coupling members 501a' and 501b' and the metal pattern layer 506 is can be changed

상기 제1 및 제2 호 형상 구조물(504a’, 504b’)은 끝단이 서로 연결되어 고리 형상 구조물을 형성할 수 있다. 상기 고리 형상 구조물에 의해 한정되는 공간에 밀봉 부재(503)가 수용될 수 있다.
The ends of the first and second arc-shaped structures 504a' and 504b' may be connected to each other to form a ring-shaped structure. The sealing member 503 may be accommodated in a space defined by the annular structure.

도 5c를 참조하면, 도 5c의 복수의 제1 및 제2 호 형상 구조물들(504a", 504b")은 도 5a의 제1 및 제2 배리어 요소(504a, 504b)와 각각 대응될 수 있다. 상기 복수의 제1 호 형상 구조물들(504a")의 둘레 길이는 상기 복수의 제2 호 형상 구조물들(504b")의 둘레 길이에 비해 클 수 있다. Referring to FIG. 5C , the plurality of first and second arc-shaped structures 504a″ and 504b″ of FIG. 5C may correspond to the first and second barrier elements 504a and 504b of FIG. 5A , respectively. A circumferential length of the plurality of first arc-shaped structures 504a″ may be greater than a circumferential length of the plurality of second arc-shaped structures 504b″.

상기 복수의 제1 및 제2 호 형상 구조물들(504a", 504b")은 끝단이 서로 연결되어 고리 형상 구조물을 형성할 수 있다. 상기 고리 형상 구조물에 의해 한정되는 공간에 밀봉 부재(303)가 수용될 수 있다.The ends of the plurality of first and second arc-shaped structures 504a″ and 504b″ may be connected to each other to form a ring-shaped structure. The sealing member 303 may be accommodated in a space defined by the annular structure.

도 5c에서는 상기 제1 및 제2 호 형상 구조물(504a", 504b")이 각각 복수개이고, 이들이 서로 교대로 배치되어 서로 연결된 것으로 예시하였으나, 이에 한정되는 것은 아니다. In FIG. 5C , a plurality of the first and second arc-shaped structures 504a″ and 504b″ are exemplified as being alternately disposed and connected to each other, but the present invention is not limited thereto.

일반적인 반도체 패키지 구조에 따르면, 기판 상의 반도체 칩, 전극 패드, 및 리드가 밀봉 부재에 의해 밀봉될 수 있다. 이 때, 접착제의 도팅 공정으로 밀봉 공정을 수행할 수 있으나, 패키지의 형상 및 크기를 제어하거나, 구조적 안정성을 확보하기가 어려울 수 있다. 또한 몰딩에 의한 밀봉 공정을 수행할 경우, 충전 물질과 기판 간의 낮은 결합력으로 인해 상기 기판으로부터 전극 패드 및 리드 등이 박리(delamination)되는 문제가 발생하여 반도체 패키지의 구동의 신뢰성이 열화될 수 있다. According to a general semiconductor package structure, the semiconductor chip, the electrode pad, and the lead on the substrate may be sealed by the sealing member. In this case, the sealing process may be performed by the dotting process of the adhesive, but it may be difficult to control the shape and size of the package or to secure structural stability. In addition, when the sealing process by molding is performed, a problem of delamination of the electrode pad and the lead from the substrate may occur due to a low bonding force between the filling material and the substrate, thereby deteriorating the driving reliability of the semiconductor package.

반면, 도 1a 내지 도 5c를 참조하여 설명한 본 발명의 기술적 사상에 따른 반도체 패키지(10, 20, 30, 40, 50, 50A, 50B)는, 반도체 칩, 전극 패드, 및 리드를 에워싸는 배리어 부재를 배치함으로써, 반도체 칩, 전극 패드, 및 리드를 밀봉하는 밀봉 부재의 수용 공간을 제공할 수 있다. 이에 따라, 반도체 패키지의 크기의 정확도를 보장할 수 있고, 상기 배리어 부재에 의해 밀봉 부재가 보호됨으로써 패키지의 기계적인 강도를 효과적으로 개선시킬 수 있다. 또한, 상기 밀봉 부재 물질로 접착제를 이용함으로써, 반도체 패키지의 형상 및 크기를 제어하면서 전극 패드 및 리드 등의 박리를 억제시켜 반도체 패키지 구동의 신뢰성을 확보할 수 있다.On the other hand, the semiconductor packages 10, 20, 30, 40, 50, 50A, and 50B according to the technical idea of the present invention described with reference to FIGS. 1A to 5C include a barrier member surrounding the semiconductor chip, the electrode pad, and the lead. By disposing, it is possible to provide an accommodation space for the sealing member that seals the semiconductor chip, the electrode pad, and the lead. Accordingly, it is possible to ensure the accuracy of the size of the semiconductor package, and by protecting the sealing member by the barrier member, it is possible to effectively improve the mechanical strength of the package. In addition, by using the adhesive as the sealing member material, it is possible to control the shape and size of the semiconductor package while suppressing peeling of the electrode pad and the lead, thereby securing the reliability of driving the semiconductor package.

도 6a 내지 도 6c는 도 1a 및 도 1b에 예시된 반도체 패키지(10)의 제조 방법을 설명하기 위하여 제조 단계를 따라 도시한 단면도들이다. 도 2에 예시된 패키지의 제조 방법은 도 6a 내지 도 6c를 참조하여 설명하도록 한다.6A to 6C are cross-sectional views illustrating manufacturing steps in order to explain the manufacturing method of the semiconductor package 10 illustrated in FIGS. 1A and 1B . A method of manufacturing the package illustrated in FIG. 2 will be described with reference to FIGS. 6A to 6C .

도 6a를 참조하면, 기판(100) 상에 반도체 칩(102)를 배치한다. 이 때, 상기 기판(100) 상에 제1 결합 부재(101a)를 배치하고, 상기 제1 결합 부재(101a) 상에 상기 반도체 칩(102)을 배치할 수 있다. 상기 제1 결합 부재(101a)와 반도체 칩(102)을 고정시키기 위해 접착층(A1)이 배치될 수 있으나, 이에 한정되는 것은 아니다. 즉, 상기 반도체 칩(102)을 상기 기판(100) 상에 고정시키기 위하여 다양한 결합 형태가 이용될 수 있다. 일부 실시예들에서, 상기 제1 결합 부재(101a)가 생략되고, 상기 반도체 칩(102)이 접착층(A1)을 통해서 상기 기판(100)에 직접 고정될 수 있다. 또는 상기 제1 결합 부재(101a) 자체가 접착제를 포함하여, 상기 접착제(A1)가 생략될 수 있다. 이 경우, 상기 반도체 칩(102)는 상기 제1 결합 부재(101a)를 통하여 상기 기판(100) 상에 직접 고정될 수 있다. Referring to FIG. 6A , a semiconductor chip 102 is disposed on a substrate 100 . In this case, the first coupling member 101a may be disposed on the substrate 100 , and the semiconductor chip 102 may be disposed on the first coupling member 101a . An adhesive layer A1 may be disposed to fix the first coupling member 101a and the semiconductor chip 102, but is not limited thereto. That is, various coupling types may be used to fix the semiconductor chip 102 on the substrate 100 . In some embodiments, the first coupling member 101a may be omitted, and the semiconductor chip 102 may be directly fixed to the substrate 100 through the adhesive layer A1 . Alternatively, since the first coupling member 101a itself includes an adhesive, the adhesive A1 may be omitted. In this case, the semiconductor chip 102 may be directly fixed on the substrate 100 through the first coupling member 101a.

상기 제2 결합 부재(101b)는 상기 제1 결합 부재(101a)를 에워싸면서, 상기 제1 결합 부재(101a)와 적어도 일부 영역에서 이격되도록 상기 기판(100) 상에 배치된다. 이에 따라, 상기 제1 및 제2 결합 부재(101a, 101b)가 이격된 공간을 따라 상기 기판(100) 상에 홈(G)이 형성될 수 있다. 상기 홈(G)을 통해서는 상기 기판(100) 상에 형성된 전극 패드(105)가 노출될 수 있다. 상기 전극 패드(105)는 상기 반도체 패키지(10)의 외부 접속 단자와 전기적으로 연결되도록 형성된다.The second coupling member 101b is disposed on the substrate 100 to surround the first coupling member 101a and to be spaced apart from the first coupling member 101a in at least a partial region. Accordingly, a groove G may be formed on the substrate 100 along a space in which the first and second coupling members 101a and 101b are spaced apart. The electrode pad 105 formed on the substrate 100 may be exposed through the groove G. The electrode pad 105 is formed to be electrically connected to an external connection terminal of the semiconductor package 10 .

도 6b를 참조하면, 상기 제2 결합 부재(101b) 상에 배리어 부재(104)를 형성한다. 이 때, 상기 제2 결합 부재(101b)와 상기 배리어 부재(104)를 고정시키기 위하여, 상기 제2 결합 부재(101b) 상에 접착제(A2)를 형성할 수 있다. 상기 제2 결합 부재(101b) 상에 접착층(A2)을 배치 또는 코팅하고, 상기 배리어 부재(104)를 상기 접착층(A2) 상에 배치할 수 있다. Referring to FIG. 6B , the barrier member 104 is formed on the second coupling member 101b. In this case, an adhesive A2 may be formed on the second coupling member 101b to fix the second coupling member 101b and the barrier member 104 . An adhesive layer A2 may be disposed or coated on the second bonding member 101b, and the barrier member 104 may be disposed on the adhesive layer A2.

그 후, 큐어링(curing) 공정을 수행하여, 상기 배리어 부재(104)를 상기 제2 결합 부재(101b)에 고정시킬 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 상기 배리어 부재(104)를 상기 기판(100) 상에 고정시키기 위하여 다양한 결합 형태가 이용될 수 있다. 일부 실시예들에서, 상기 제2 결합 부재(101b)는 생략되고, 상기 배리어 부재(104)가 상기 접착층(A2)을 통해서 상기 기판(100) 상에 직접 고정될 수 있다. 또는 상기 제2 결합 부재(101b) 자체가 접착제이어서, 상기 접착제(A2)가 생략될 수 있다. 이 경우, 상기 배리어 부재(104)는 상기 제2 결합 부재(101b)를 통하여 상기 기판(100) 상에 직접 고정될 수 있다.Thereafter, a curing process may be performed to fix the barrier member 104 to the second coupling member 101b. However, the technical spirit of the present invention is not limited thereto, and various coupling types may be used to fix the barrier member 104 on the substrate 100 . In some embodiments, the second coupling member 101b may be omitted, and the barrier member 104 may be directly fixed on the substrate 100 through the adhesive layer A2 . Alternatively, since the second coupling member 101b itself is an adhesive, the adhesive A2 may be omitted. In this case, the barrier member 104 may be directly fixed on the substrate 100 through the second coupling member 101b.

상기 배리어 부재(104)는 상기 반도체 칩(102)를 에워싸도록 독립된 형태로 미리 제조된 구조물일 수 있다. 예를 들어, 상기 배리어 부재(104)는 독립된 형태로 미리 제조된 고리 형상 구조물일 수 있다. 상기 배리어 부재(104)가 고리 형상을 가지는 경우, 상기 반도체 칩(102)가 상기 고리 형상의 상기 배리어 부재(104)의 중심부에 위치하도록 배치될 수 있다. 또한, 상기 제2 결합 부재(101b)는 상기 배리어 부재(104)와 매칭되는 형상을 가질 수 있다. 예를 들어, 상기 배리어 부재(104)가 고리 형상인 경우, 상기 배리어 부재(104)가 상기 제2 결합 부재(101b) 상에 형성될 수 있도록, 상기 제2 결합 부재(101b)는 고리 형상으로 제조될 수 있다. The barrier member 104 may be a prefabricated structure in an independent form so as to surround the semiconductor chip 102 . For example, the barrier member 104 may be a ring-shaped structure manufactured in advance in an independent form. When the barrier member 104 has a ring shape, the semiconductor chip 102 may be disposed to be positioned at the center of the ring-shaped barrier member 104 . In addition, the second coupling member 101b may have a shape matching the barrier member 104 . For example, when the barrier member 104 has a ring shape, the second coupling member 101b has a ring shape so that the barrier member 104 can be formed on the second coupling member 101b. can be manufactured.

이후, 상기 전극 패드(105)와 상기 반도체 칩(102)는 와이어 본딩 공정을 통해 서로 연결될 수 있다. 상기 전극 패드(105)와 상기 반도체 칩(102)는 리드(W)를 통해 전기적으로 연결될 수 있다. 상기 전극 패드(105)는 상기 기판(10) 상에 복수개 형성될 수 있으며, 상기 복수의 전극 패드(105)들 중 적어도 일부는 복수의 리드(W)들을 통해 상기 반도체 칩(102)와 전기적으로 연결될 수 있다.Thereafter, the electrode pad 105 and the semiconductor chip 102 may be connected to each other through a wire bonding process. The electrode pad 105 and the semiconductor chip 102 may be electrically connected through a lead (W). A plurality of the electrode pads 105 may be formed on the substrate 10 , and at least some of the plurality of electrode pads 105 are electrically connected to the semiconductor chip 102 through a plurality of leads W. can be connected

이어서, 상기 반도체 칩(102), 상기 전극 패드(105), 상기 제1 결합 부재(101a) 및 상기 리드(W)를 밀봉하도록, 상기 기판(100), 상기 제2 결합 부재(101b) 및 상기 배리어 부재(104)를 통해 한정되는 공간에 밀봉 부재(103)가 형성될 수 있다. 상기 밀봉 부재(103)는 상기 홈(G) 및 상기 배리어 부재(104)에 의해 지지되므로, 반도체 패키지(10) 자체의 크기가 제어될 수 있고, 외부 충격으로부터 강할 수 있다. 또한, 상기 밀봉 부재(103)가 안정적으로 고정되어 상기 전극 패드(105)와 상기 기판(100) 간 및 상기 전극 패드(105)와 상기 리드(W) 간의 박리가 억제될 수 있다. Then, the substrate 100 , the second coupling member 101b and the substrate 100 , the second coupling member 101b and the semiconductor chip 102 , the electrode pad 105 , the first coupling member 101a and the lead W are sealed. The sealing member 103 may be formed in a space defined by the barrier member 104 . Since the sealing member 103 is supported by the groove G and the barrier member 104 , the size of the semiconductor package 10 itself can be controlled and can be strong from external impact. In addition, since the sealing member 103 is stably fixed, separation between the electrode pad 105 and the substrate 100 and between the electrode pad 105 and the lead W may be suppressed.

일부 실시예들에서, 상기 밀봉 부재(103)는 접착제일 수 있다. 이 경우, 상기 제2 결합 부재(101b) 및 상기 배리어 부재(104)에 의해 한정되는 공간에 도팅 공정을 통해 접착제를 형성함으로서, 상기 밀봉 부재(103)를 형성할 수 있다. 다른 실시예들에서, 상기 밀봉 부재(103)는 일반적인 몰딩 물질일 수 있다. 이 경우, 상기 제2 결합 부재(101b) 및 상기 배리어 부재(104)에 의해 한정되는 공간에 몰딩 공정을 통해 몰딩 물질을 형성함으로써, 상기 밀봉 부재(103)를 형성할 수 있다. 이에 따라, 도 1a 및 도 1b의 반도체 패키지(10)를 제조할 수 있다.
In some embodiments, the sealing member 103 may be an adhesive. In this case, the sealing member 103 may be formed by forming an adhesive through a dotting process in a space defined by the second coupling member 101b and the barrier member 104 . In other embodiments, the sealing member 103 may be a common molding material. In this case, the sealing member 103 may be formed by forming a molding material through a molding process in a space defined by the second coupling member 101b and the barrier member 104 . Accordingly, the semiconductor package 10 of FIGS. 1A and 1B may be manufactured.

도 2에 예시된 반도체 패키지(20)는 도 6a 내지 도 6b의 제조 방법과 유사하나, 제2 결합 부재(101b) 상에 배치되는 배리어 부재(204)의 형상이 다를 수 있다. 상기 배리어 부재(204)는 독립된 형태로 미리 제조된 고리 형상 구조물일 수 있다. 이 때, 상기 고리 형상 구조물을 제조할 때, 단면의 형상이 직사각 형상이 아닌 탄알 형상 등을 갖도록 제조될 수 있다.The semiconductor package 20 illustrated in FIG. 2 is similar to the manufacturing method of FIGS. 6A to 6B , but the shape of the barrier member 204 disposed on the second coupling member 101b may be different. The barrier member 204 may be a ring-shaped structure manufactured in advance in an independent form. At this time, when manufacturing the ring-shaped structure, the cross-sectional shape may be manufactured to have a bullet shape other than a rectangular shape.

미리 제조된 고리 형상 구조물의 상기 배리어 부재(204)를 상기 제2 결합 부재(101b) 상에 배치하고, 상기 기판(100), 상기 제2 결합 부재(101b), 및 상기 배리어 부재(204)에 의해 한정되는 공간에 밀봉 부재(203)를 형성할 수 있다. 이에 따라, 도 2의 반도체 패키지(20)를 제조할 수 있다.
The barrier member 204 of a pre-fabricated ring-shaped structure is disposed on the second coupling member 101b, and is attached to the substrate 100, the second coupling member 101b, and the barrier member 204. The sealing member 203 may be formed in a space defined by the . Accordingly, the semiconductor package 20 of FIG. 2 may be manufactured.

도 7a 내지 도 7c는 도 3a 및 도 3b에 예시된 반도체 패키지(30)의 제조 방법을 설명하기 위하여 제조 단계를 따라 도시한 단면도들이다. 도 5a 내지 도 5c에 예시된 패키지의 제조 방법은 도 6a 내지 도 7c를 참조하여 설명하도록 한다.7A to 7C are cross-sectional views illustrating manufacturing steps in order to explain the manufacturing method of the semiconductor package 30 illustrated in FIGS. 3A and 3B . A method of manufacturing the package illustrated in FIGS. 5A to 5C will be described with reference to FIGS. 6A to 7C .

도 7a를 참조하면, 기판(100) 상에 반도체 칩(102) 및 금속 패턴층(306)을 배치한다. Referring to FIG. 7A , a semiconductor chip 102 and a metal pattern layer 306 are disposed on a substrate 100 .

구체적으로는, 상기 기판(100) 상에 제1 결합 부재(101a)를 배치하고, 상기 제1 결합 부재(101a) 상에 상기 반도체 칩(102)를 배치할 수 있다. 상기 제1 결합 부재(101a)와 상기 반도체 칩(102)를 고정시키기 위해 접착층(A1)이 배치될 수 있으나, 이에 한정되는 것은 아니다. 즉, 상기 반도체 칩(102)를 상기 기판(100) 상에 고정시키기 위하여 다양한 결합 형태가 이용될 수 있다. 일부 실시예들에서, 상기 제1 결합 부재(101a)가 생략되고, 상기 반도체 칩(102)가 접착층(A1)을 통해서 상기 기판(100)에 직접 고정될 수 있다. 또는 상기 제1 결합 부재(101a) 자체가 접착제를 포함하여, 상기 접착제(A1)가 생략될 수 있다. 이 경우, 상기 반도체 칩(102)는 상기 제1 결합 부재(101a)를 통하여 상기 기판(100) 상에 직접 고정될 수 있다. Specifically, the first coupling member 101a may be disposed on the substrate 100 , and the semiconductor chip 102 may be disposed on the first coupling member 101a . An adhesive layer A1 may be disposed to fix the first coupling member 101a and the semiconductor chip 102, but is not limited thereto. That is, various coupling types may be used to fix the semiconductor chip 102 on the substrate 100 . In some embodiments, the first coupling member 101a may be omitted, and the semiconductor chip 102 may be directly fixed to the substrate 100 through the adhesive layer A1 . Alternatively, since the first coupling member 101a itself includes an adhesive, the adhesive A1 may be omitted. In this case, the semiconductor chip 102 may be directly fixed on the substrate 100 through the first coupling member 101a.

한편, 상기 금속 패턴층(306)은 상기 기판(100) 상에 배치된 제2 결합 부재(301b) 상에 배치될 수 있다. 상기 금속 패턴층(306)이 배치되는 상기 제2 결합 부재(301b)의 표면은 평평한 형상일 수 있으나, 이에 한정되는 것은 아니다. 상기 금속 패턴층(306)이 배치되는 상기 제2 결합 부재(301b)의 표면은 볼록-오목한 형상을 포함할 수 있다. 구체적으로는, 상기 제2 면은 상기 금속 패턴층(306)의 전부 또는 일부를 수용하기 위하여 오목한 형상을 가질 수 있다. 상기 금속 패턴층(306)은 금속, 예를 들어 상기 제2 결합 부재 상의 복수의 솔더들을 고정시킬 수 있는 구리를 포함할 수 있다.Meanwhile, the metal pattern layer 306 may be disposed on the second coupling member 301b disposed on the substrate 100 . The surface of the second coupling member 301b on which the metal pattern layer 306 is disposed may have a flat shape, but is not limited thereto. A surface of the second coupling member 301b on which the metal pattern layer 306 is disposed may have a convex-concave shape. Specifically, the second surface may have a concave shape to accommodate all or part of the metal pattern layer 306 . The metal pattern layer 306 may include a metal, for example, copper capable of fixing a plurality of solders on the second bonding member.

전술한 바와 같이, 상기 제2 결합 부재(301b)는 상기 제1 결합 부재(101a)를 에워싸면서, 상기 제1 결합 부재(101a)와 이격되도록 상기 기판(100) 상에 배치된다. 이에 따라, 상기 제1 및 제2 결합 부재(101a, 301b)가 이격된 공간을 따라 상기 기판(100) 상에 홈(G)이 형성될 수 있다. 상기 홈(G)을 통해서는 상기 기판(100) 상에 형성된 전극 패드(105)가 노출될 수 있다. 상기 전극 패드(105)는 상기 반도체 패키지(10)의 외부 접속 단자와 전기적으로 연결되도록 형성된다.
As described above, the second coupling member 301b is disposed on the substrate 100 to be spaced apart from the first coupling member 101a while surrounding the first coupling member 101a. Accordingly, a groove G may be formed on the substrate 100 along a space in which the first and second coupling members 101a and 301b are spaced apart. The electrode pad 105 formed on the substrate 100 may be exposed through the groove G. The electrode pad 105 is formed to be electrically connected to an external connection terminal of the semiconductor package 10 .

도 7b를 참조하면, 상기 제2 결합 부재(301b) 상에 배리어 부재(304)가 배치될 수 있다. 상기 배리어 부재(304)는 상기 제2 결합 부재(301b) 상에 형성된 상기 금속 패턴층(306)을 덮도록 상기 제2 결합 부재(301b) 상에 배치될 수 있다. 이 때, 상기 배리어 부재(304)는 솔더 프린트 공정에 의해 형성될 수 있다. 즉, 상기 배리어 부재(304)는 솔더로 이뤄질 수 있다. 일부 실시예들에서, 상기 솔더는 금속 또는 합금 등일 수 있다. Referring to FIG. 7B , a barrier member 304 may be disposed on the second coupling member 301b. The barrier member 304 may be disposed on the second coupling member 301b to cover the metal pattern layer 306 formed on the second coupling member 301b. In this case, the barrier member 304 may be formed by a solder printing process. That is, the barrier member 304 may be made of solder. In some embodiments, the solder may be a metal or an alloy.

이후, 솔더로 이루어지는 상기 배리어 부재(304)는 리플로우 공정을 거쳐 보다 견고하게 접합될 수 있다.
Thereafter, the barrier member 304 made of solder may be more firmly bonded through a reflow process.

도 7c를 참조하면, 상기 기판(100), 상기 제2 결합 부재(301b) 및 상기 배리어 부재(304)에 의해 한정되는 공간에 밀봉 부재(303)를 형성할 수 있다. 상기 밀봉 부재(303)는 도팅 공정 또는 몰딩 공정에 의해 상기 제1 결합 부재(101a), 상기 전극 패드(105), 상기 반도체 칩(102) 및 상기 리드(W)를 밀봉하도록 형성되며, 이에 따라 도 3의 반도체 패키지(30)를 제조될 수 있다.
Referring to FIG. 7C , the sealing member 303 may be formed in a space defined by the substrate 100 , the second coupling member 301b , and the barrier member 304 . The sealing member 303 is formed to seal the first coupling member 101a , the electrode pad 105 , the semiconductor chip 102 , and the lead W by a dotting process or a molding process, and thus The semiconductor package 30 of FIG. 3 may be manufactured.

도 8a 내지 도 8b는 도 4에 예시된 반도체 패키지(40)의 제조 방법을 설명하기 위하여 제조 단계를 따라 도시한 단면도들이다. 먼저, 도 7a와 같이 기판(100) 상에 제1 및 제2 결합 부재(101a, 101b)를 형성하고, 제1 결합 부재(101a) 상에 접착제(A1)를 이용하여 반도체 칩(102)을 고정시키고, 상기 제2 결합 부재(101b) 상에 접착제(A2)가 형성될 수 있다. 이후 공정은 도 8a 내지 도 8b를 참조하도록 한다.8A to 8B are cross-sectional views illustrating manufacturing steps in order to explain the manufacturing method of the semiconductor package 40 illustrated in FIG. 4 . First, first and second coupling members 101a and 101b are formed on the substrate 100 as shown in FIG. 7A , and the semiconductor chip 102 is bonded to the first coupling member 101a using an adhesive A1. fixed, and an adhesive A2 may be formed on the second coupling member 101b. The subsequent process will refer to FIGS. 8A to 8B.

도 8a를 참조하면, 상기 제2 결합 부재(101b) 상의 접착제(A2) 상에 제1 배리어 요소(404a)를 배치할 수 있다. 상기 제1 배리어 요소(404a)는 고리 형상 구조물을 가질 수 있다. 이 때, 상기 고리 형상 구조물은 독립된 형태로 미리 제조된 것일 수 있다. 즉, 상기 제1 배리어 요소(404a)는 미리 제조된 고리 형상 구조물이 상기 제2 결합 부재(101b) 상에 고정되어 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 상기 제1 배리어 요소(404a)는 상기 제2 결합 부재(101b) 상에서 각 부분이 직접 형성될 수 있다.
Referring to FIG. 8A , the first barrier element 404a may be disposed on the adhesive A2 on the second coupling member 101b. The first barrier element 404a may have an annular structure. At this time, the ring-shaped structure may be prepared in advance in an independent form. That is, the first barrier element 404a may be formed by fixing a pre-manufactured annular structure on the second coupling member 101b. However, the technical spirit of the present invention is not limited thereto, and each part of the first barrier element 404a may be directly formed on the second coupling member 101b.

도 8b를 참조하면, 상기 제1 배리어 요소(404a) 상에 고리 형상 구조물인 제2 배리어 요소(404b)를 적층할 수 있다. 이 때, 상기 고리 형상 구조물은 독립된 형태로 미리 제조된 것일 수 있다. 즉, 상기 제2 배리어 요소(404b)는 미리 제조된 고리 형상 구조물이 상기 제1 배리어 요소(404a) 상에 고정되어 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 상기 제2 배리어 요소(404b)는 상기 제1 배리어 요소(404a) 상에서 각 부분이 직접 형성될 수 있다. Referring to FIG. 8B , a second barrier element 404b, which is a ring-shaped structure, may be stacked on the first barrier element 404a. At this time, the ring-shaped structure may be prepared in advance in an independent form. That is, the second barrier element 404b may be formed by fixing a pre-manufactured annular structure on the first barrier element 404a. However, the technical spirit of the present invention is not limited thereto, and each part of the second barrier element 404b may be directly formed on the first barrier element 404a.

도시되지는 않았으나, 상기 제1 및 제2 배리어 요소(404a, 404b)를 서로 연결하기 위하여 상기 제1 및 제2 배리어 요소(404a, 404b) 사이에 접착층이 더 형성될 수 있다. Although not shown, an adhesive layer may be further formed between the first and second barrier elements 404a and 404b to connect the first and second barrier elements 404a and 404b to each other.

상기 제1 및 제2 배리어 요소(404a, 404b)를 형성하기 전후 공정으로 상기 전극 패드(105)와 상기 반도체 칩(102)를 연결하는 와이어 본딩 공정이 수행될 수 있다. A wire bonding process for connecting the electrode pad 105 and the semiconductor chip 102 may be performed before and after forming the first and second barrier elements 404a and 404b.

이후, 상기 기판(100), 상기 제2 결합 부재(101b) 및 상기 제1 및 제2 배리어 요소(404a, 404b)에 의해 한정되는 공간에 밀봉 부재(403)를 형성할 수 있다. 상기 밀봉 부재(403)는 도팅 공정 또는 몰딩 공정에 의해 형성될 수 있다. 이에 따라, 도 4의 반도체 패키지(40)를 제조할 수 있다.
Thereafter, the sealing member 403 may be formed in a space defined by the substrate 100 , the second coupling member 101b , and the first and second barrier elements 404a and 404b. The sealing member 403 may be formed by a dotting process or a molding process. Accordingly, the semiconductor package 40 of FIG. 4 may be manufactured.

도 7a 내지 도 8c를 참조하여 도 5a에 예시된 반도체 패키지(50)의 제조 방법을 설명하도록 한다. A method of manufacturing the semiconductor package 50 illustrated in FIG. 5A will be described with reference to FIGS. 7A to 8C .

먼저, 도 7a와 같이 기판(100) 상에 제1 및 제2 결합 부재(101a, 101b)를 형성하고, 제1 결합 부재(101a) 상에 접착제(A1)를 이용하여 반도체 칩(102)를 고정시키고, 상기 제2 결합 부재(101b) 상에 접착제(A2)를 형성하는 공정이 수행될 수 있다.First, first and second coupling members 101a and 101b are formed on the substrate 100 as shown in FIG. 7A , and the semiconductor chip 102 is formed on the first coupling member 101a using an adhesive A1. A process of fixing and forming an adhesive A2 on the second coupling member 101b may be performed.

이후, 도 5a 및 도 7a를 함께 참조하면, 제1 배리어 부재(504a)와 대응되는 제2 결합 부재(501b1) 상에는 접착제(A3)를 형성하고, 상기 제2 배리어 부재(504b)와 대응되는 제2 결합 부재(501b2) 상에는 금속 패턴층(506)을 형성할 수 있다. Then, referring to FIGS. 5A and 7A together, an adhesive A3 is formed on the second coupling member 501b1 corresponding to the first barrier member 504a, and the second barrier member 504b corresponding to the second barrier member 504b is formed. 2 A metal pattern layer 506 may be formed on the coupling member 501b2.

이 때, 상기 제1 배리어 부재(504a)와 대응되는 제2 결합 부재(501b1)의 상면은 평평한 형상일 수 있다. 또한, 상기 제2 배리어 부재(504b)와 대응되는 상기 제2 결합 부재(501b2)의 상면은 상기 금속 패턴층(506)의 전부 또는 일부를 수용하여 오목한 형상이 형성될 수 있으나, 이에 한정되는 것은 아니다.In this case, the upper surface of the second coupling member 501b1 corresponding to the first barrier member 504a may have a flat shape. In addition, the upper surface of the second coupling member 501b2 corresponding to the second barrier member 504b may have a concave shape by accommodating all or part of the metal pattern layer 506, but is limited thereto. not.

상기 제1 배리어 부재(504a)는 독립된 형태로 미리 제조된 형상의 구조물일 수 있다. 이 때, 상기 제1 배리어 부재(504a)는 상기 반도체 칩(102)를 에워싸는 호 형상 구조물일 수 있다.The first barrier member 504a may be an independent structure and a prefabricated structure. In this case, the first barrier member 504a may be an arc-shaped structure surrounding the semiconductor chip 102 .

상기 제2 배리어 부재(504b)는 솔더 프린트 및 리플로우 공정에 의해 형성되는 솔더일 수 있다. 이 때, 상기 제2 배리어 부재(504b)는 상기 반도체 칩(102)를 에워싸는 호 형상 구조물일 수 있다. 상기 제2 배리어 부재(504b)는 상기 제1 배리어 부재(504a)의 끝단과 서로 연결되어 측방향으로 고립된 공간을 형성할 수 있다. The second barrier member 504b may be a solder formed by a solder printing and reflow process. In this case, the second barrier member 504b may be an arc-shaped structure surrounding the semiconductor chip 102 . The second barrier member 504b may be connected to an end of the first barrier member 504a to form a laterally isolated space.

이후, 상기 기판(100), 상기 제2 결합 부재(501b1, 501b2), 상기 제1 및 제2 배리어 부재(504a, 504b)에 의해 한정되는 공간에 밀봉 부재(503)를 형성하여 도 5a의 반도체 패키지(50)를 제조할 수 있다.
Thereafter, a sealing member 503 is formed in a space defined by the substrate 100 , the second coupling members 501b1 and 501b2 , and the first and second barrier members 504a and 504b to form the semiconductor of FIG. 5A . The package 50 may be manufactured.

도 5b 및 도 5c에 예시된 반도체 패키지(50A, 50B)는 상기 제1 및 제2 배리어 부재(504a', 504b', 504a", 504b") 각각이 차지하는 둘레 길이가 서로 다를 수 있다. 상기 제1 및 제2 배리어 부재(504a', 504b', 504a", 504b") 각각이 차지하는 둘레 길이에 대응하여, 상기 제2 결합 부재(501b1, 501b2) 상에 각각 접착제(A3) 또는 금속 패턴층(506)을 형성할 수 있다. The semiconductor packages 50A and 50B illustrated in FIGS. 5B and 5C may have different peripheral lengths occupied by the first and second barrier members 504a', 504b', 504a", and 504b", respectively. Adhesive A3 or a metal pattern on the second coupling members 501b1 and 501b2, respectively, corresponding to the circumferential length occupied by each of the first and second barrier members 504a', 504b', 504a", 504b" A layer 506 may be formed.

이후, 상기 접착제(A3) 또는 금속 패턴층(506) 상에 각각 상기 제1 및 제2 배리어 부재(504a', 504b', 504a", 504b")를 형성할 수 있다. 이후, 상기 제2 결합 부재(501b1, 501b2)와 상기 제1 및 제2 배리어 부재(504a', 504b', 504a", 504b")에 의해 한정되는 공간에 밀봉 부재(503)를 형성하여 도 5b 및 도 5c의 반도체 패키지(50A, 50B)를 제조할 수 있다.
Thereafter, the first and second barrier members 504a', 504b', 504a", and 504b" may be formed on the adhesive A3 or the metal pattern layer 506 , respectively. Thereafter, a sealing member 503 is formed in a space defined by the second coupling members 501b1 and 501b2 and the first and second barrier members 504a', 504b', 504a", and 504b" in FIG. 5B. and the semiconductor packages 50A and 50B of FIG. 5C may be manufactured.

도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(10, 20, 30, 40, 50, 50A, 50B)를 포함하는 스마트 카드(1000)를 나타낸 도면이다.9 is a diagram illustrating a smart card 1000 including semiconductor packages 10, 20, 30, 40, 50, 50A, and 50B according to embodiments according to the inventive concept.

도 9를 참조하면, 스마트 카드(1000)는 반도체 패키지(1)와, 상기 반도체 패키지를 실장하는 베이스 기판(2)을 포함할 수 있다. Referring to FIG. 9 , the smart card 1000 may include a semiconductor package 1 and a base substrate 2 on which the semiconductor package is mounted.

상기 반도체 패키지(1)는 도 1a 내지 도 5c를 참조하여 설명한 반도체 패키지(10, 20, 30, 40, 50, 50A, 50B)일 수 있다. 상기 반도체 패키지(1)의 기판(SUB)은 도 1a 내지 도 5c에서 설명한 반도체 패키지(10, 20, 30, 40, 50, 50A, 50B)에 포함된 기판(100)일 수 있다. The semiconductor package 1 may be the semiconductor packages 10 , 20 , 30 , 40 , 50 , 50A and 50B described with reference to FIGS. 1A to 5C . The substrate SUB of the semiconductor package 1 may be the substrate 100 included in the semiconductor packages 10, 20, 30, 40, 50, 50A, and 50B described with reference to FIGS. 1A to 5C .

도 1a 내지 도 5c를 함께 참조하면, 기판(100)의 제1 면(100S1) 상에는 반도체 칩(102)이 실장되고, 상기 제1 면(100S1)과 반대되는 제2 면(100S2) 상에는 도 9의 외부 접속 단자(EP)가 형성될 수 있다. 도 9에는 반도체 칩이 실장된 기판(SUB)의 제1 면이 아래로 향하도록 도시되어 있다. 한편, 기판(SUB)의 제1 면과 반대되는 제2 면 상에 외부 접속 단자(EP)가 배치되어 있다. 상기 외부 접속 단자(EP)는 도전성 패턴으로 이루어질 수 있다.1A to 5C , the semiconductor chip 102 is mounted on the first surface 100S1 of the substrate 100 , and the second surface 100S2 opposite to the first surface 100S1 is on the second surface 100S2 of FIG. 9 . An external connection terminal EP of may be formed. 9 , the first surface of the substrate SUB on which the semiconductor chip is mounted is shown to face downward. Meanwhile, the external connection terminal EP is disposed on the second surface opposite to the first surface of the substrate SUB. The external connection terminal EP may have a conductive pattern.

상기 베이스 기판(2)은 상기 반도체 패키지(1)를 수용하도록 상기 반도체 패키지(1)와 대응하는 홈(EG)을 포함할 수 있다. 상기 반도체 패키지(1)는 상기 베이스 기판(2)의 상기 홈(EG) 내에 장착될 수 있다. 이 때, 상기 반도체 패키지(1)는 상기 반도체 패키지(1) 내에 포함된 반도체 칩, 배리어 부재, 및 밀봉 부재가 실장된 면이 상기 홈(EG)과 대향하도록 장착될 수 있다. 이에 따라, 상기 반도체 패키지(1)는 상기 외부 접속 단자(EP)가 형성된 면이 외부로 노출되도록 형성될 수 있다.
The base substrate 2 may include a groove EG corresponding to the semiconductor package 1 to accommodate the semiconductor package 1 . The semiconductor package 1 may be mounted in the groove EG of the base substrate 2 . In this case, the semiconductor package 1 may be mounted such that a surface on which the semiconductor chip, the barrier member, and the sealing member included in the semiconductor package 1 are mounted face the groove EG. Accordingly, the semiconductor package 1 may be formed such that the surface on which the external connection terminal EP is formed is exposed to the outside.

도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(10, 20, 30, 40, 50, 50A, 50B)를 포함하는 스마트 카드(2000)를 나타내는 블록도이다.10 is a block diagram illustrating a smart card 2000 including semiconductor packages 10, 20, 30, 40, 50, 50A, and 50B according to embodiments of the inventive concept.

도 10을 참조하면, 제어기(2010)와 메모리(2020)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(2010)의 명령에 따라서, 메모리(2020)와 제어기(2010)는 데이터를 주고받을 수 있다. 스마트 카드(2000)는 비접촉식 또는 접촉식 방법으로 외부 장치와 통신하여 메모리(2020)에 데이터를 저장하거나 또는 메모리(2020)로부터 데이터를 외부 장치로 출력할 수 있다. 예를 들어, 메모리(2020)는 도 1a 내지 도 5c의 반도체 패키지(10, 20, 30, 40, 50, 50A, 50B)를 포함할 수 있다.Referring to FIG. 10 , the controller 2010 and the memory 2020 may be arranged to exchange electrical signals. For example, according to a command of the controller 2010 , the memory 2020 and the controller 2010 may send and receive data. The smart card 2000 may communicate with an external device in a contactless or contact manner to store data in the memory 2020 or output data from the memory 2020 to an external device. For example, the memory 2020 may include the semiconductor packages 10 , 20 , 30 , 40 , 50 , 50A and 50B of FIGS. 1A to 5C .

상기 스마트 카드(2000)는 데이터 저장 매체로 이용되는 메모리 카드 또는 정보 입출력이 가능한 신용 카드 등에 이용될 수 있다. 예를 들어, 메모리 카드는 멀티미디어 카드(multimedia card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
The smart card 2000 may be used as a memory card used as a data storage medium or a credit card capable of input/output of information. For example, the memory card may include a multimedia card (MMC) or a secure digital card (SD) card.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다. In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and variations by those skilled in the art within the technical spirit and scope of the present invention change is possible

1, 10, 20, 30, 40, 50, 50A, 50C: 반도체 패키지, 2: 베이스 기판, 100, SUB: 기판, 101a: 제1 결합 부재, 101b, 301b, 501b: 제2 결합 부재, 102: 다이, 103, 203, 303, 403, 503: 밀봉 부재, 105: 전극 패드, 104, 204, 304, 404: 배리어 부재, 404a, 504a: 제1 배리어 요소, 404b, 504b: 제2 배리어 요소, 504a', 504a': 제1 호 형상 구조물, 504b", 504b": 제2 호 형상 구조물, 306, 506: 금속 패턴층, A1, A2, A3: 접착제, G: 홈, W: 리드, EP: 외부 접속 단자, EG: 베이스 기판의 홈, 1000, 2000: 스마트 카드1, 10, 20, 30, 40, 50, 50A, 50C: semiconductor package, 2: base substrate, 100, SUB: substrate, 101a: first coupling member, 101b, 301b, 501b: second coupling member, 102: Die, 103, 203, 303, 403, 503: sealing member, 105: electrode pad, 104, 204, 304, 404: barrier member, 404a, 504a: first barrier element, 404b, 504b: second barrier element, 504a ', 504a': arc-shaped first structure, 504b", 504b": second arc-shaped structure, 306, 506: metal pattern layer, A1, A2, A3: adhesive, G: groove, W: lead, EP: external Connection terminal, EG: groove of the base board, 1000, 2000: smart card

Claims (10)

기판;
상기 기판 상에 배치된 제1 결합 부재;
상기 기판 상에 배치되고, 상기 제1 결합 부재와 이격되어 상기 제1 결합 부재를 에워싸는 제2 결합 부재;
상기 제1 결합 부재 상에 배치되는 다이;
상기 제2 결합 부재 상에 배치되고, 상기 다이를 에워싸는 배리어 부재;
상기 배리어 부재 및 제2 결합 부재 사이에 배치되는 금속 패턴층;
상기 제1 및 제2 결합 부재가 이격된 공간을 따라 형성되는 홈(groove); 및
상기 기판, 상기 제2 결합 부재 및 상기 배리어 부재에 의해 한정되는 공간에서, 상기 홈, 상기 제1 결합 부재, 및 상기 다이를 밀봉하는 밀봉 부재;를 포함하는 반도체 패키지.Board;
a first coupling member disposed on the substrate;
a second coupling member disposed on the substrate and spaced apart from the first coupling member to surround the first coupling member;
a die disposed on the first coupling member;
a barrier member disposed on the second coupling member and surrounding the die;
a metal pattern layer disposed between the barrier member and the second coupling member;
a groove formed along a space in which the first and second coupling members are spaced apart; and
and a sealing member sealing the groove, the first coupling member, and the die in a space defined by the substrate, the second coupling member, and the barrier member. 제1 항에 있어서, 상기 홈을 통해 노출된 상기 기판 상에 형성된 전극 패드; 및
상기 다이와 상기 전극 패드를 전기적으로 연결하는 리드;를 더 포함하고,
상기 리드는 상기 홈 내로 진입하여 상기 전극 패드에 연결되고,
상기 밀봉 부재는 상기 전극 패드 및 상기 리드를 밀봉하면서 상기 홈 내를 채우는 것을 특징으로 하는 반도체 패키지.The apparatus of claim 1 , further comprising: an electrode pad formed on the substrate exposed through the groove; and
Further comprising; a lead electrically connecting the die and the electrode pad;
The lead enters into the groove and is connected to the electrode pad,
The sealing member fills the groove while sealing the electrode pad and the lead. 제1 항에 있어서, 상기 배리어 부재는 고리 형상(ring-shape)이고, 상기 다이는 상기 고리 형상의 중심에 배치되는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1 , wherein the barrier member has a ring-shape, and the die is disposed at the center of the ring-shape. 제1 항에 있어서, 상기 배리어 부재의 단면은 직사각 형상 또는 탄알 형상(bulltet)인 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1 , wherein a cross-section of the barrier member has a rectangular shape or a bullet shape. 제1 항에 있어서, 상기 배리어 부재는 복수의 배리어 요소들을 포함하고, 상기 복수의 배리어 요소들은 서로 연결되어 상기 배리어 부재를 구성하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1 , wherein the barrier member includes a plurality of barrier elements, the plurality of barrier elements are connected to each other to constitute the barrier member. 제5 항에 있어서, 상기 복수의 배리어 요소들은 고리 형상 구조물들이고, 상기 배리어 부재는 상기 고리 형상 구조물들이 서로 적층되어 형성되는 것을 특징으로 하는 반도체 패키지.The semiconductor package according to claim 5, wherein the plurality of barrier elements are ring-shaped structures, and the barrier member is formed by stacking the ring-shaped structures on each other. 제5 항에 있어서, 상기 복수의 배리어 요소들은 호 형상 구조물들이고, 상기 배리어 부재는 상기 호 형상 구조물들의 끝단이 서로 연결되어 형성되는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 5 , wherein the plurality of barrier elements are arc-shaped structures, and the barrier member is formed by connecting ends of the arc-shaped structures to each other. 제1 항에 있어서, 상기 배리어 부재는 일체형으로(integrally) 형성된 솔더 구조물인 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1 , wherein the barrier member is an integrally formed solder structure. 삭제delete 삭제delete
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