KR102446186B1 - Discharging circuit based on feedforward path and phase change random access memory element comprising the same - Google Patents

Discharging circuit based on feedforward path and phase change random access memory element comprising the same Download PDF

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Abstract

피드포워드 패스 기반의 방전 회로 및 이를 포함하는 상변화 메모리 소자가 개시된다. 일 실시예에 따르면, 상변화 메모리 소자는 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS; 상기 LBL PMOS의 하단에 배치되는 OTS; 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층; 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS; 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 수행되기 이전에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 제1 방전 회로(First discharging circuit); 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 시작된 이후에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 제2 방전 회로(Second discharging circuit)를 포함한다.Disclosed are a discharge circuit based on a feedforward path and a phase change memory device including the same. According to an embodiment, the phase change memory device may include: a GBL PMOS serving as a switch for a global bit line (GBL); an LBL PMOS disposed at a lower end of the GBL PMOS and serving as a switch for a local bit line (LBL); an OTS disposed under the LBL PMOS; a phase change layer disposed under the OTS and functioning as a data storage; an LWL NMOS disposed under the phase change layer and serving as a switch for a local word line (LWL); a GWL NMOS disposed under the LWL NMOS and serving as a switch for a global word line (GWL); a first discharging circuit connected between the GBL PMOS and the LBL PMOS and activated before a read operation on the phase change layer is performed to discharge at least some charges to be introduced into the OTS; and a second discharging circuit connected between the GBL PMOS and the LBL PMOS and activated after a read operation on the phase change layer is started to discharge at least some charges to be introduced into the OTS. .

Description

피드포워드 패스 기반의 방전 회로 및 이를 포함하는 상변화 메모리 소자{DISCHARGING CIRCUIT BASED ON FEEDFORWARD PATH AND PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT COMPRISING THE SAME}DISCHARGING CIRCUIT BASED ON FEEDFORWARD PATH AND PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT COMPRISING THE SAME

아래의 실시예들은 상변화 메모리 소자에서 메모리 셀의 선택적 동작을 위한 스위칭 소자로 사용되는 OTS(Ovonic Threshold Switch)의 스냅 백(Snap-back)을 개선하기 위한 회로에 대한 기술이다.The following embodiments describe a circuit for improving snap-back of an Ovonic Threshold Switch (OTS) used as a switching device for a selective operation of a memory cell in a phase change memory device.

상변화 메모리 소자에 OTS는 메모리 셀들 중 특정 메모리 셀을 선택하여 동작하도록 지원하는 스위칭 소자로 이용된다. 이러한 OTS는 비정질 상태를 유지하며 임계값 이하의 전압에서 고 저항(High Resistance)으로 오프 상태(Off state)로 설정되고, 임계값 이상의 전압이 인가되면 저 저항(Low Resistance)으로 변하면서 온 상태(On state)가 된다.In the phase change memory device, the OTS is used as a switching device that selects and operates a specific memory cell from among the memory cells. This OTS maintains an amorphous state and is set to an off state with high resistance at a voltage below a threshold, and changes to a low resistance when a voltage above the threshold is applied to an on state ( On state).

즉, OTS는 임계값 이상의 바이어스(Bias)가 인가될 때, 오프 상태로부터 온 상태로 변하게 되는데, 이 때 OTS에 대응하는 메모리 셀에는 스냅 백(Snap-back)으로 순간적으로 매우 큰 전류가 발생하게 된다. Snap-back은 상변화 메모리 소자의 판독(Read) 동작에 있어서 에러를 발생시킬 수 있으며, 순간적으로 매우 큰 전류가 흘러 셋(Set) 상태에서 결정질로 존재하는 상변화층을 비정질로 변화시킬 수 있다.That is, the OTS changes from an off state to an on state when a bias greater than or equal to a threshold is applied. do. Snap-back may cause an error in the read operation of the phase change memory device, and a very large current may flow instantaneously to change the crystalline phase change layer from the set state to an amorphous one. .

이에, 스냅 백으로 인한 전하를 프리차징 커패시터에 프리차징(Pre-charging) 해두었다가 판독 동작에서 사용하는 기술이 제안되었다.Accordingly, a technique of pre-charging a charge due to snapback to a pre-charging capacitor and using the same in a read operation has been proposed.

그러나 상기 기술은 스냅 백으로 발생되는 에너지를 재활용하는 것에 그칠 뿐, 스냅 백에 의해 상변화층으로 유입되는 에너지 자체를 감소시키는 것이 아니라는 한계를 갖는다.However, the technology has a limitation in that it only recycles energy generated by the snapback, and does not reduce the energy itself introduced into the phase change layer by the snapback.

따라서, 기존의 기술이 갖는 한계를 타파하고, 스냅 백에 의해 상변화층으로 유입되는 에너지 자체를 감소시키는 기술, 더 나아가 스냅 백에 의해 상변화층으로 초기에 유입되는 에너지(에너지 피크치)를 감소시키는 기술이 요구되고 있다.Therefore, it breaks the limitations of the existing technology and reduces the energy itself introduced into the phase change layer by snapback, and furthermore, the energy (energy peak value) initially introduced into the phase change layer by the snapback is reduced technology is required.

일 실시예들은 OTS의 스냅 백을 완화하고 셋(Set) 상태에서 결정질의 상변화층이 비결정질로 변화되는 것을 방지하고자, 스냅 백에 의해 상변화층으로 유입되는 에너지 자체를 감소시키는 방전 회로 및 이를 포함하는 상변화 메모리 소자를 제안한다.In one embodiment, in order to alleviate the snapback of the OTS and prevent the crystalline phase change layer from being changed to amorphous in the set state, a discharge circuit that reduces the energy itself introduced into the phase change layer by the snapback and the same A phase change memory device comprising a.

특히, 일 실시예들은 스냅 백에 의해 상변화층으로 초기에 유입되는 에너지를 감소시키는 제1 방전 회로 및 스냅 백에 의해 상변화층으로 기 설정된 시간 이후에 유입되는 에너지를 감소시키는 제2 방전 회로를 포함하는 상변화 메모리 소자를 제안한다.In particular, embodiments provide a first discharge circuit that reduces energy initially introduced into the phase change layer by snapback and a second discharge circuit that reduces energy introduced into the phase change layer after a preset time by snapback A phase change memory device comprising a.

일 실시예에 따르면, OTS(Ovonic Threshold Switch)의 스냅 백을 개선하는 상변화 메모리 소자는, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS; 상기 LBL PMOS의 하단에 배치되는 OTS; 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층; 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS; 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 수행되기 이전에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 제1 방전 회로(First discharging circuit); 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 시작된 이후에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 제2 방전 회로(Second discharging circuit)를 포함한다.According to an embodiment, a phase change memory device for improving snapback of an Ovonic Threshold Switch (OTS) includes: a GBL PMOS serving as a switch for a global bit line (GBL); an LBL PMOS disposed at a lower end of the GBL PMOS and serving as a switch for a local bit line (LBL); an OTS disposed under the LBL PMOS; a phase change layer disposed under the OTS and functioning as a data storage; an LWL NMOS disposed under the phase change layer and serving as a switch for a local word line (LWL); a GWL NMOS disposed under the LWL NMOS and serving as a switch for a global word line (GWL); a first discharging circuit connected between the GBL PMOS and the LBL PMOS and activated before a read operation on the phase change layer is performed to discharge at least some charges to be introduced into the OTS; and a second discharging circuit connected between the GBL PMOS and the LBL PMOS and activated after a read operation on the phase change layer is started to discharge at least some charges to be introduced into the OTS. .

일 측면에 따르면, 상기 제1 방전 회로는, 상기 LBL PMOS가 턴 온(Turn on)되기 이전에 방전 패스(Discharging path)를 활성화하고, 상기 제2 방전 회로는, 상기 LBL PMOS가 턴 온된 이후 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드에서 발생되는 전압 강하의 정도에 따라 방전 패스를 활성화하는 것을 특징으로 할 수 있다.According to one aspect, the first discharging circuit activates a discharging path before the LBL PMOS is turned on, and the second discharging circuit, after the LBL PMOS is turned on, It may be characterized in that the discharge path is activated according to a degree of a voltage drop occurring at a node between the GBL PMOS and the LBL PMOS.

다른 일 측면에 따르면, 상기 제1 방전 회로의 방전 동작은, 상기 판독 동작이 수행되기 이전에 먼저 수행되기 시작하는 것이며, 상기 제2 방전 회로의 방전 동작은, 상기 판독 동작이 수행되기 시작한 이후에 수행되기 시작하는 것을 특징으로 할 수 있다.According to another aspect, the discharging operation of the first discharging circuit starts to be performed before the read operation is performed, and the discharging operation of the second discharging circuit is performed after the read operation is started. It may be characterized in that it begins to be performed.

또 다른 일 측면에 따르면, 상기 제1 방전 회로는, 커런트 미러(Current mirror)로 구성되고, 상기 제2 방전 회로는, 플로팅 캡 회로(Floating cap circuit)로 구성되는 것을 특징으로 할 수 있다.According to another aspect, the first discharging circuit may be configured as a current mirror, and the second discharging circuit may be configured as a floating cap circuit.

또 다른 일 측면에 따르면, 상기 제1 방전 회로는, 상기 스냅 백에 의해 상기 상변화층으로 초기에 유입되는 에너지를 감소시키고, 상기 제2 방전 회로는, 상기 스냅 백에 의해 상기 상변화층으로 기 설정된 시간 이후에 유입되는 에너지를 감소시키는 것을 특징으로 할 수 있다.According to still another aspect, the first discharge circuit reduces energy initially introduced into the phase change layer by the snapback, and the second discharge circuit returns to the phase change layer by the snapback. It may be characterized in that the energy introduced after a preset time is reduced.

일 실시예에 따르면, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS; 상기 LBL PMOS의 하단에 배치되는 OTS; 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층; 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS; 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 수행되기 이전에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 제1 방전 회로(First discharging circuit); 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 시작된 이후에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 제2 방전 회로(Second discharging circuit)를 포함하는 상변화 메모리 소자의 방전 동작 방법은, 상기 LBL PMOS가 턴 온(Turn on)되기 이전에 상기 제1 방전 회로의 방전 패스(Discharging path)를 활성화하는 단계; 상기 활성화된 제1 방전 회로의 방전 패스를 이용하여 방전 동작을 수행하는 단계; 상기 LBL PMOS가 턴 온(Turn on)된 이후 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드에서 발생되는 전압 강하의 정도에 따라 상기 제2 방전 회로의 방전 패스를 활성화하는 단계; 및 상기 활성화된 제2 방전 회로의 방전 패스를 이용하여 방전 동작을 수행하는 단계를 포함한다.According to one embodiment, the GBL PMOS serves as a switch for the Global Bit Line (GBL); an LBL PMOS disposed at a lower end of the GBL PMOS and serving as a switch for a local bit line (LBL); an OTS disposed under the LBL PMOS; a phase change layer disposed under the OTS and functioning as a data storage; an LWL NMOS disposed under the phase change layer and serving as a switch for a local word line (LWL); a GWL NMOS disposed under the LWL NMOS and serving as a switch for a global word line (GWL); a first discharging circuit connected between the GBL PMOS and the LBL PMOS and activated before a read operation on the phase change layer is performed to discharge at least some charges to be introduced into the OTS; and a second discharging circuit connected between the GBL PMOS and the LBL PMOS and activated after a read operation on the phase change layer is started to discharge at least some charges to be introduced into the OTS. A method of discharging a phase change memory device includes: activating a discharging path of the first discharging circuit before the LBL PMOS is turned on; performing a discharging operation using a discharging path of the activated first discharging circuit; activating a discharge path of the second discharge circuit according to a degree of a voltage drop occurring at a node between the GBL PMOS and the LBL PMOS after the LBL PMOS is turned on; and performing a discharging operation using a discharging path of the activated second discharging circuit.

일 실시예에 따르면, OTS(Ovonic Threshold Switch)의 스냅 백을 개선하는 상변화 메모리 소자는, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS; 상기 LBL PMOS의 하단에 배치되는 OTS; 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층; 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS; 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 수행되기 이전에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 방전 회로(Discharging circuit)를 포함한다.According to an embodiment, a phase change memory device for improving snapback of an Ovonic Threshold Switch (OTS) includes: a GBL PMOS serving as a switch for a global bit line (GBL); an LBL PMOS disposed at a lower end of the GBL PMOS and serving as a switch for a local bit line (LBL); an OTS disposed under the LBL PMOS; a phase change layer disposed under the OTS and functioning as a data storage; an LWL NMOS disposed under the phase change layer and serving as a switch for a local word line (LWL); a GWL NMOS disposed under the LWL NMOS and serving as a switch for a global word line (GWL); and a discharging circuit connected between the GBL PMOS and the LBL PMOS and activated before a read operation on the phase change layer is performed to discharge at least some charges to be introduced into the OTS.

일 측면에 따르면, 상기 방전 회로는, 상기 LBL PMOS가 턴 온(Turn on)되기 이전에 방전 패스(Discharging path)를 활성화하는 것을 특징으로 할 수 있다.According to an aspect, the discharging circuit may activate a discharging path before the LBL PMOS is turned on.

다른 일 측면에 따르면, 상기 방전 회로의 방전 동작은, 상기 판독 동작이 수행되기 이전에 먼저 수행되기 시작하는 것을 특징으로 할 수 있다.According to another aspect, the discharging operation of the discharging circuit may be performed first before the reading operation is performed.

또 다른 일 측면에 따르면, 상기 방전 회로는, 커런트 미러(Current mirror)로 구성되는 것을 특징으로 할 수 있다.According to another aspect, the discharge circuit may be configured as a current mirror.

또 다른 일 측면에 따르면, 상기 방전 회로는, 상기 스냅 백에 의해 상기 상변화층으로 초기에 유입되는 에너지를 감소시키는 것을 특징으로 할 수 있다.According to another aspect, the discharge circuit may be characterized in that the energy initially introduced into the phase change layer by the snapback is reduced.

일 실시예에 따르면, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS; 상기 LBL PMOS의 하단에 배치되는 OTS; 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층; 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS; 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 수행되기 이전에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 방전 회로(Discharging circuit)를 포함하는 상변화 메모리 소자의 방전 동작 방법은, 상기 LBL PMOS가 턴 온(Turn on)되기 이전에 상기 방전 회로의 방전 패스(Discharging path)를 활성화하는 단계; 및 상기 활성화된 방전 회로의 방전 패스를 이용하여 방전 동작을 수행하는 단계를 포함한다.According to one embodiment, the GBL PMOS serves as a switch for the Global Bit Line (GBL); an LBL PMOS disposed at a lower end of the GBL PMOS and serving as a switch for a local bit line (LBL); an OTS disposed under the LBL PMOS; a phase change layer disposed under the OTS and functioning as a data storage; an LWL NMOS disposed under the phase change layer and serving as a switch for a local word line (LWL); a GWL NMOS disposed under the LWL NMOS and serving as a switch for a global word line (GWL); and a discharging circuit connected between the GBL PMOS and the LBL PMOS and activated before a read operation on the phase change layer is performed to discharge at least some charges to be introduced into the OTS. A method of discharging a memory device may include activating a discharging path of the discharging circuit before the LBL PMOS is turned on; and performing a discharging operation using a discharging path of the activated discharging circuit.

일 실시예들은 스냅 백에 의해 상변화층으로 유입되는 에너지 자체를 감소시킴으로써, OTS의 스냅 백을 완화하고 셋(Set) 상태에서 결정질의 상변화층이 비결정질로 변화되는 것을 방지하는 방전 회로 및 이를 포함하는 상변화 메모리 소자를 제안할 수 있다.One embodiment provides a discharge circuit that reduces the energy itself introduced into the phase change layer by snapback, thereby mitigating the snapback of OTS and preventing the crystalline phase change layer from being changed to amorphous in the set state, and the It is possible to propose a phase change memory device including.

특히, 일 실시예들은 스냅 백에 의해 상변화층으로 초기에 유입되는 에너지를 감소시키는 제1 방전 회로 및 스냅 백에 의해 상변화층으로 기 설정된 시간 이후에 유입되는 에너지를 감소시키는 제2 방전 회로를 포함하는 상변화 메모리 소자를 제안할 수 있다.In particular, embodiments provide a first discharge circuit that reduces energy initially introduced into the phase change layer by snapback and a second discharge circuit that reduces energy introduced into the phase change layer after a preset time by snapback It is possible to propose a phase change memory device comprising a.

도 1은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 2는 일 실시예에 따른 방전 회로들을 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 방전 회로들 각각의 동작 타이밍을 설명하기 위한 개념도이다.
도 4는 일 실시예에 따른 상변화 메모리 소자에서의 스냅 백 개선 효과를 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 방전 동작 방법을 나타낸 플로우 차트이다.
도 6은 일 실시예에 따른 방전 동작 방법을 설명하기 위한 도면이다.1 is a diagram illustrating a phase change memory device according to an exemplary embodiment.
2 is a diagram for describing discharge circuits according to an exemplary embodiment.
3 is a conceptual diagram illustrating an operation timing of each of the discharge circuits according to an exemplary embodiment.
4 is a view for explaining an effect of improving snapback in a phase change memory device according to an exemplary embodiment.
5 is a flowchart illustrating a discharge operation method according to an exemplary embodiment.
6 is a diagram for explaining a discharge operation method according to an exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. Also, like reference numerals in each figure denote like members.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, the terms used in this specification are terms used to properly express a preferred embodiment of the present invention, which may vary according to the intention of a user or operator or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the content throughout this specification.

도 1은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 2는 일 실시예에 따른 방전 회로들을 설명하기 위한 도면이며, 도 3은 일 실시예에 따른 방전 회로들 각각의 동작 타이밍을 설명하기 위한 개념도이고, 도 4는 일 실시예에 따른 상변화 메모리 소자에서의 스냅 백 개선 효과를 설명하기 위한 도면이다.1 is a diagram illustrating a phase change memory device according to an embodiment, FIG. 2 is a diagram for explaining discharge circuits according to an embodiment, and FIG. 3 is a diagram illustrating operation timings of each of the discharge circuits according to an embodiment It is a conceptual diagram for explaining, and FIG. 4 is a diagram for explaining an effect of improving snapback in a phase change memory device according to an exemplary embodiment.

도 1 내지 4를 참조하면, 일 실시예에 따른 상변화 메모리 소자(100)는 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS(110), GBL PMOS(110)의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS(120), LBL PMOS(120)의 하단에 배치되는 OTS(Ovonic Threshold Switch)(130), OTS(130)의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층(140), 상변화층(140)의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS(150), LWL NMOS(150)의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS(160), GBL PMOS(110)와 LBL PMOS(120) 사이에 각각 연결되는 제1 방전 회로(First discharging circuit)(170) 및 제2 방전 회로(Second discharging circuit)(180)를 포함한다. 이하, 제1 방전 회로(170)는 제2 방전 회로(180)의 전단에 연결되어 선행 동작하는 회로인 바, 피드포워드 패스(Feedforward path) 기반 회로를 의미할 수 있다.1 to 4 , the phase change memory device 100 according to an exemplary embodiment is a GBL PMOS 110 serving as a switch for a global bit line (GBL) and a lower end of the GBL PMOS 110 . LBL PMOS 120, which serves as a switch for a local bit line (LBL) while being disposed in OTS (Ovonic Threshold Switch) 130, OTS 130 disposed at the bottom of LBL PMOS 120 LWL NMOS (Local Word Line; LWL) disposed at the bottom of the phase change layer 140 and serving as a data storage while disposed at the bottom of the LWL NMOS ( 150), disposed at the bottom of the LWL NMOS 150 and serving as a switch for a global word line (GWL) between the GWL NMOS 160 , the GBL PMOS 110 and the LBL PMOS 120 , respectively. and a first discharging circuit 170 and a second discharging circuit 180 connected thereto. Hereinafter, the first discharging circuit 170 is a circuit connected to the front end of the second discharging circuit 180 to operate in advance, and may refer to a feedforward path-based circuit.

여기서, OTS(130)는 상변화 메모리 소자(100)와 연결되는 글로벌 비트라인 및 로컬 비트라인으로부터 인가되는 전압을 상변화층(140)에 선택적으로 스위칭하는 역할을 수행하는 구성부로서, 종래의 선택 소자인 OTS와 동일하게 구성되므로 상세한 설명을 생략하기로 한다.Here, the OTS 130 is a component that selectively switches the voltage applied from the global bit line and the local bit line connected to the phase change memory device 100 to the phase change layer 140 , and is a conventional Since it has the same configuration as the OTS, which is a selection element, a detailed description thereof will be omitted.

상변화층(140)은 메모리 셀의 데이터 저장소의 기능을 하는 구성부로서, 글로벌 비트라인 및 로컬 비트라인으로부터 인가되는 전압에 의해 결정 상태가 결정질(낮은 저항성을 갖는 셋 상태) 및 비정질(높은 저항성을 갖는 리셋 상태) 사이에서 변화되며 셋 상태 및 리셋 상태에 따라 이진값 [1] 및 [0]의 메모리 상태를 나타낼 수 있다. 이러한 상변화(140)층은 종래의 상변화층과 동일하게 구성되므로 상세한 설명을 생략하기로 한다.The phase change layer 140 is a component that functions as a data storage of a memory cell, and has a crystalline state (a set state with low resistance) and amorphous (a set state with high resistance) in a crystalline state by a voltage applied from a global bit line and a local bit line. is changed between reset states) and may represent the memory states of binary values [1] and [0] according to the set state and the reset state. Since the phase change 140 layer has the same configuration as the conventional phase change layer, a detailed description thereof will be omitted.

제1 방전 회로(170)는 및 제2 방전 회로(180)는 OTS(130)로 유입될 적어도 일부 전하를 방전시키는 방전 패스들(220, 230)을 각기 포함하고 있는 구성부로서, 각각이 상변화층(140)에 대한 판독 동작에서 GBL PMOS(110)와 LBL PMOS(120) 사이에 배치되는 프리차징 커패시터(Pre-charging capacitor)(미도시)에 프리차징된 전하(상기 전하는 판독 동작을 위해 프리차징되어 있는 것으로, OTS(130)의 스냅 백으로 인해 발생되는 전하가 프리차징되어 있는 것임)가 OTS로 유입될 때, 그 중 적어도 일부 전하를 방전시키는 역할을 할 수 있다.The first discharging circuit 170 and the second discharging circuit 180 are components each including discharging paths 220 and 230 for discharging at least some of the charges to be introduced into the OTS 130 , and each In the read operation for the change layer 140 , a charge precharged in a pre-charging capacitor (not shown) disposed between the GBL PMOS 110 and the LBL PMOS 120 (the charge is for the read operation) When the precharged charge (that is, the charge generated by the snapback of the OTS 130 is precharged) flows into the OTS, it may serve to discharge at least some of the charge.

이 때, 프리차징 커패시터에 전하가 프리차징되는 과정은, GBL PMOS(110) 및 GWL NMOS(160)이 턴 온(Turn on) 되고 LBL PMOS(120) 및 LWL NMOS(150)가 턴 오프(Turn off)됨에 응답하여 수행될 수 있다. 프리차징 커패시터의 프리차징 과정은 종래에 공지된 기술이므로, 이에 대한 상세한 설명을 생략하기로 한다.At this time, in the process of precharging the precharging capacitor, the GBL PMOS 110 and the GWL NMOS 160 are turned on and the LBL PMOS 120 and the LWL NMOS 150 are turned off. off) may be performed in response to being turned off. Since the precharging process of the precharging capacitor is a conventionally known technique, a detailed description thereof will be omitted.

특히, 제1 방전 회로(170) 및 제2 방전 회로(180)는 각각의 방전 패스(220, 230)를 활성화하는 타이밍을 달리함으로써, 방전 동작을 서로 다른 타이밍에 시작함을 특징으로 한다.In particular, the first discharging circuit 170 and the second discharging circuit 180 are characterized in that the discharging operation is started at different timings by different timings for activating the respective discharging paths 220 and 230 .

보다 상세하게, 제1 방전 회로(170)는 도 2와 같이 커런트 미러(Current mirro)로 구성된 채 상변화층(140)에 대한 판독 동작이 수행되기 이전에 활성화됨으로써, OTS(130)로 유입될 적어도 일부 전하를 방전시키는 방전 동작을 판독 동작 이전에 먼저 수행하기 시작할 수 있다. 예를 들어, 도 3과 같이 GBL PMOS(110) 및 GWL NMOS(160)이 턴 온(Turn on)되고 LBL PMOS(120) 및 LWL NMOS(150)가 턴 오프되는 프리차징 동작(310)이 수행된 이후, GBL PMOS(110) 및 GWL NMOS(160)이 턴 오프되고 LBL PMOS(120) 및 LWL NMOS(150)가 턴 온되는 판독 동작(320)이 수행되기 이전에, 제1 방전 회로(170)에 포함되는 스위치(210)가 연결됨으로써, 제1 방전 회로(170)의 방전 패스(220)가 활성화될 수 있다. 이처럼 제1 방전 회로(170)는 LBL PMOS(120)가 턴 온되기 이전에 방전 패스(220)를 활성화함으로써, 판독 동작(320)이 수행되기 이전에 먼저 방전 동작(330)을 수행하기 시작할 수 있다.In more detail, the first discharge circuit 170 is activated before the read operation on the phase change layer 140 is performed while being configured as a current mirror as shown in FIG. A discharging operation for discharging at least some charges may be first performed prior to the read operation. For example, as shown in FIG. 3 , a precharging operation 310 in which the GBL PMOS 110 and the GWL NMOS 160 is turned on and the LBL PMOS 120 and the LWL NMOS 150 is turned off is performed. Then, before the read operation 320 in which the GBL PMOS 110 and the GWL NMOS 160 is turned off and the LBL PMOS 120 and the LWL NMOS 150 is turned on is performed, the first discharge circuit 170 ) is connected, so that the discharge path 220 of the first discharge circuit 170 may be activated. As such, the first discharging circuit 170 activates the discharging path 220 before the LBL PMOS 120 is turned on, so that the discharging operation 330 can be started before the read operation 320 is performed. have.

반면에, 제2 방전 회로(180)는 도 2와 같이 플로팅 캡 회로(Floating cap circuit)로 구성된 채 상변화층(140)에 대한 판독 동작이 수행된 이후에 활성화됨으로써, OTS(130)로 유입될 적어도 일부 전하를 방전시키는 방전 동작을 판독 동작이 수행되기 시작한 이후에 수행하기 시작할 수 있다. 예를 들어, 도 3과 같이 GBL PMOS(110) 및 GWL NMOS(160)이 턴 온(Turn on)되고 LBL PMOS(120) 및 LWL NMOS(150)가 턴 오프되는 프리차징 동작(310)이 수행되고, GBL PMOS(110) 및 GWL NMOS(160)이 턴 오프되고 LBL PMOS(120) 및 LWL NMOS(150)가 턴 온되는 판독 동작(320)이 수행되기 시작한 이후에, GBL PMOS(110)와 LBL PMOS(120) 사이의 노드에서 발생되는 전압 강하의 정도에 따라 제2 방전 회로(180)의 방전 패스(230)가 활성화될 수 있다. 이처럼 제2 방전 회로(180)는 LBL PMOS(120)가 턴 온된 이후 방전 패스(230)를 활성화함으로써, 판독 동작(320)이 수행되기 시작한 이후 기 설정된 시간이 지나고 나서야 방전 동작(340)을 수행할 수 있다.On the other hand, as shown in FIG. 2 , the second discharge circuit 180 is activated after a read operation on the phase change layer 140 is performed, and flows into the OTS 130 , as shown in FIG. 2 . A discharging operation for discharging at least some of the electric charges to be formed may be started after the read operation is started. For example, as shown in FIG. 3 , a precharging operation 310 in which the GBL PMOS 110 and the GWL NMOS 160 is turned on and the LBL PMOS 120 and the LWL NMOS 150 is turned off is performed. After the read operation 320 in which the GBL PMOS 110 and the GWL NMOS 160 is turned off and the LBL PMOS 120 and the LWL NMOS 150 is turned on starts to be performed, the GBL PMOS 110 and The discharge path 230 of the second discharge circuit 180 may be activated according to the degree of a voltage drop occurring at the node between the LBL PMOSs 120 . As such, the second discharging circuit 180 activates the discharging path 230 after the LBL PMOS 120 is turned on, so that the discharging operation 340 is performed only after a preset time elapses after the read operation 320 starts to be performed. can do.

여기서, GBL PMOS(110)와 LBL PMOS(120) 사이의 노드에서 발생되는 전압 강하의 정도에 따라 제2 방전 회로(180)의 방전 패스(230)가 활성화되는 것과 관련하여, 보다 구체적인 예를 들면, 제2 방전 회로(180)는 GBL PMOS(110) 및 GWL NMOS(160)이 턴 온되고 LBL PMOS(120) 및 LWL NMOS(150)가 턴 오프되어 프리차징 커패시터에 전하가 프리차징됨과 동시에 제2 방전 회로(180)에 포함되는 인버터의 입력단의 전압을 프리차징 커패시터의 전압과 이퀄라이징(Equalizing) 시킬 수 있다. 이에, 제2 방전 회로(180)는 제2 방전 회로(180)에 포함되는 커패시터를 이용하여 GBL PMOS(110)와 LBL PMOS(120) 사이의 노드(111)에서 발생되는 전압 강하를 감지함으로써, 감지된 전압 강하의 정도에 따라 OTS(130)의 동작 여부를 판단하여 방전 패스(230)를 선택적으로 활성화할 수 있다(일례로, 전압 강하가 기 설정된 0.1V 값 이상으로 발생됨이 감지되면, OTS(130)가 턴 온된 것으로 판단되어 방전 패스(230)가 활성화될 수 있으며, 전압 강하가 기 설정된 0.1V 값 이하인 0.01V로 발생됨이 감지되면, OTS(130)가 턴 오프된 것으로 판단되어 방전 패스(230)가 비활성화 상태를 유지할 수 있다).Here, in relation to the activation of the discharge path 230 of the second discharge circuit 180 according to the degree of voltage drop generated at the node between the GBL PMOS 110 and the LBL PMOS 120 , a more specific example , in the second discharging circuit 180, the GBL PMOS 110 and the GWL NMOS 160 are turned on and the LBL PMOS 120 and the LWL NMOS 150 are turned off to precharge the precharging capacitor with the first discharge. Second, the voltage of the input terminal of the inverter included in the discharging circuit 180 may be equalized with the voltage of the precharging capacitor. Accordingly, the second discharging circuit 180 detects a voltage drop occurring at the node 111 between the GBL PMOS 110 and the LBL PMOS 120 using the capacitor included in the second discharging circuit 180, The discharge path 230 may be selectively activated by determining whether the OTS 130 operates according to the sensed degree of voltage drop (for example, if it is detected that the voltage drop is greater than or equal to a preset 0.1V value, the OTS When it is determined that 130 is turned on, the discharge pass 230 may be activated, and when it is sensed that a voltage drop is generated to 0.01V that is less than or equal to a preset 0.1V value, it is determined that the OTS 130 is turned off and the discharge pass 230 may remain inactive).

이와 같이 일 실시예에 따른 상변화 메모리 소자(100)는, 프리차징 기술만이 적용된 기존 소자의 경우(410)와 달리, 420과 같이 제2 방전 회로(180)를 통해 기 설정된 시간 이후에 유입되는 에너지를 감소시키는 동시에, 제1 방전 회로(170)를 통해 초기 유입 에너지(피크치)를 감소시킬 수 있다.As described above, the phase change memory device 100 according to an embodiment flows in after a preset time through the second discharge circuit 180 as shown in 420, unlike the case 410 of the conventional device to which only the precharging technology is applied. At the same time as reducing the energy generated, it is possible to reduce the initial input energy (peak value) through the first discharging circuit 170 .

이상 설명된 제1 방전 회로(170) 및 제2 방전 회로(180) 각각은, 예시의 구조들로 제한되거나 한정되지 않고, 추가적인 구성요소를 더 포함할 수 있다. 일례로, 제1 방전 회로(170)는 스냅 백에 의해 상변화층(140)으로 초기에 유입되는 에너지를 감소시킬 수 있도록 판독 동작이 수행되기 이전에 방전 패스(220)를 활성화하는 구조로 구현될 수 있으며, 제2 방전 회로(180)는 스냅 백에 의해 상변화층(140)으로 기 설정된 시간 이후에 유입되는 에너지를 감소시킬 수 있도록 판독 동작이 시작된 이후에 방전 패스(230)를 활성화하는 구조로 구현될 수 있다.Each of the first discharge circuit 170 and the second discharge circuit 180 described above is not limited or limited to the exemplary structures, and may further include additional components. For example, the first discharge circuit 170 is implemented in a structure that activates the discharge path 220 before a read operation is performed so as to reduce the energy initially introduced into the phase change layer 140 by snapback. The second discharging circuit 180 activates the discharging path 230 after the read operation starts so as to reduce the energy flowing into the phase change layer 140 after a preset time by snapback. structure can be implemented.

도 5는 일 실시예에 따른 방전 동작 방법을 나타낸 플로우 차트이고. 도 6은 일 실시예에 따른 방전 동작 방법을 설명하기 위한 도면이다. 이하, 방전 동작 방법을 수행하는 주체는 도 1 내지 4를 참조하여 설명된 제1 방전 회로(170) 및 제2 방전 회로(180)를 포함하는 상변화 메모리 소자(100)일 수 있다.5 is a flowchart illustrating a discharge operation method according to an exemplary embodiment. 6 is a diagram for explaining a discharge operation method according to an exemplary embodiment. Hereinafter, the subject performing the discharging operation method may be the phase change memory device 100 including the first discharging circuit 170 and the second discharging circuit 180 described with reference to FIGS. 1 to 4 .

도 5 내지 6을 참조하면, 일 실시예에 따른 상변화 메모리 소자(100)는 단계(S510)에서, GBL PMOS(110) 및 GWL NMOS(160)가 턴 온되고 LBL PMOS(120) 및 LWL NMOS(150)가 턴 오프됨에 응답하여 GBL PMOS(110)와 LBL PMOS(120) 사이의 노드(610)에서 프리차징을 수행할 수 있다.5 to 6 , in the phase change memory device 100 according to an embodiment, in step S510 , the GBL PMOS 110 and the GWL NMOS 160 are turned on, and the LBL PMOS 120 and the LWL NMOS are turned on. In response to the 150 being turned off, the node 610 between the GBL PMOS 110 and the LBL PMOS 120 may perform precharging.

이어서, 상변화 메모리 소자(100)는 단계(S520)에서, LBL PMOS(120)가 턴 온되기 이전에 제1 방전 회로(170)의 방전 패스(220)를 활성화할 수 있다. 일례로, 상변화 메모리 소자(100)는 LBL PMOS(120)가 턴 온되기 이전에 제1 방전 회로(170)에 포함되는 스위치(210)를 연결하여 방전 패스(220)를 활성화할 수 있다.Subsequently, in operation S520 , the phase change memory device 100 may activate the discharge path 220 of the first discharge circuit 170 before the LBL PMOS 120 is turned on. For example, the phase change memory device 100 may activate the discharge path 220 by connecting the switch 210 included in the first discharge circuit 170 before the LBL PMOS 120 is turned on.

그 다음, 상변화 메모리 소자(100)는 단계(S530)에서, 활성화된 제1 방전 회로(170)의 방전 패스(220)를 이용하여 방전 동작을 수행할 수 있다. 일례로, 상변화 메모리 소자(100)는 방전 패스(220)를 통해 GBL PMOS(110)와 LBL PMOS(120) 사이의 노드(610)의 전하를 방전시킬 수 있다.Next, the phase change memory device 100 may perform a discharging operation using the discharging path 220 of the activated first discharging circuit 170 in step S530 . For example, the phase change memory device 100 may discharge the charge of the node 610 between the GBL PMOS 110 and the LBL PMOS 120 through the discharge pass 220 .

그 다음, 상변화 메모리 소자(100)는 단계(S540)에서, LBL PMOS(120)가 턴 온된 이후 GBL PMOS(110)와 LBL PMOS(120) 사이의 노드(610)에서 발생되는 전압 강하의 정도에 따라 제2 방전 회로(180)의 방전 패스(230)를 활성화할 수 있다.Next, in step S540 , the phase change memory device 100 determines the degree of voltage drop generated at the node 610 between the GBL PMOS 110 and the LBL PMOS 120 after the LBL PMOS 120 is turned on. Accordingly, the discharge path 230 of the second discharge circuit 180 may be activated.

그 후, 상변화 메모리 소자(100)는 단계(S550)에서, 활성화된 제2 방전 회로(180)의 방전 패스(230)를 이용하여 방전 동작을 수행할 수 있다. 예컨대, 상변화 메모리 소자(100)는 방전 패스(230)를 통해 GBL PMOS(110)와 LBL PMOS(120) 사이의 노드(610)의 전하를 방전시킬 수 있다.Thereafter, the phase change memory device 100 may perform a discharging operation using the discharging path 230 of the activated second discharging circuit 180 in step S550 . For example, the phase change memory device 100 may discharge the charge of the node 610 between the GBL PMOS 110 and the LBL PMOS 120 through the discharge pass 230 .

이상, 도면에서는 방전 패스들(220, 230) 각각이 그라운드로 연결되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 상변화 메모리 소자(100)에서 상변화층(140)에 영향을 주지 않는 노드와 연결될 수도 있다.As described above, in the drawings, each of the discharge paths 220 and 230 is illustrated as being connected to the ground, but the present invention is not limited thereto and may be connected to a node that does not affect the phase change layer 140 in the phase change memory device 100 . may be

이상, 상변화 메모리 소자(100)가 제1 방전 회로(170) 및 제2 방전 회로(180)를 포함하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제2 방전 회로(180)를 생략한 채 제1 방전 회로(170)만을 포함할 수도 있다. 이러한 경우의 상변화 메모리 소자의 방전 동작은 전술된 제1 방전 회로(170)의 방전 동작에만 기반하므로, 이에 대한 상세한 설명은 생략하기로 한다.In the above, it has been described that the phase change memory device 100 includes the first discharge circuit 170 and the second discharge circuit 180, but the present invention is not limited thereto and the second discharge circuit 180 is omitted. Only one discharge circuit 170 may be included. Since the discharging operation of the phase change memory device in this case is based only on the discharging operation of the first discharging circuit 170 described above, a detailed description thereof will be omitted.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible by those skilled in the art from the above description. For example, the described techniques are performed in a different order than the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

100: 상변화 메모리 소자
110: GBL PMOS
120: LBL PMOS
130: OTS
140: 상변화층
150: LWL NMOS
160: GWL NMOS
170: 제1 방전 회로
180: 제2 방전 회로
210: 제1 방전 회로의 스위치
220: 제1 방전 회로의 방전 패스
230: 제2 방전 회로의 방전 패스100: phase change memory device
110: GBL PMOS
120: LBL PMOS
130: OTS
140: phase change layer
150: LWL NMOS
160: GWL NMOS
170: first discharge circuit
180: second discharge circuit
210: switch of the first discharge circuit
220: discharge path of the first discharge circuit
230: discharge pass of the second discharge circuit

Claims (12)

OTS(Ovonic Threshold Switch)의 스냅 백을 개선하는 상변화 메모리 소자에 있어서,
글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS;
상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS;
상기 LBL PMOS의 하단에 배치되는 OTS;
상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층;
상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS;
상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS;
상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 수행되기 이전에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 제1 방전 회로(First discharging circuit); 및
상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 시작된 이후에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 제2 방전 회로(Second discharging circuit)
를 포함하는 상변화 메모리 소자.A phase change memory device for improving snapback of OTS (Ovonic Threshold Switch), comprising:
GBL PMOS acting as a switch for Global Bit Line (GBL);
an LBL PMOS disposed at a lower end of the GBL PMOS and serving as a switch for a local bit line (LBL);
an OTS disposed under the LBL PMOS;
a phase change layer disposed under the OTS and functioning as a data storage;
an LWL NMOS disposed under the phase change layer and serving as a switch for a local word line (LWL);
a GWL NMOS disposed under the LWL NMOS and serving as a switch for a global word line (GWL);
a first discharging circuit connected between the GBL PMOS and the LBL PMOS and activated before a read operation on the phase change layer is performed to discharge at least some charges to be introduced into the OTS; and
A second discharging circuit connected between the GBL PMOS and the LBL PMOS and activated after a read operation on the phase change layer is started to discharge at least some charges to be introduced into the OTS
A phase change memory device comprising a. 제1항에 있어서,
상기 제1 방전 회로는,
상기 LBL PMOS가 턴 온(Turn on)되기 이전에 방전 패스(Discharging path)를 활성화하고,
상기 제2 방전 회로는,
상기 LBL PMOS가 턴 온된 이후 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드에서 발생되는 전압 강하의 정도에 따라 방전 패스를 활성화하는 것을 특징으로 하는 상변화 메모리 소자.According to claim 1,
The first discharge circuit,
Activating a discharging path before the LBL PMOS is turned on,
The second discharge circuit,
After the LBL PMOS is turned on, a discharge path is activated according to a degree of a voltage drop occurring at a node between the GBL PMOS and the LBL PMOS. 제2항에 있어서,
상기 제1 방전 회로의 방전 동작은,
상기 판독 동작이 수행되기 이전에 먼저 수행되기 시작하는 것이며,
상기 제2 방전 회로의 방전 동작은,
상기 판독 동작이 수행되기 시작한 이후에 수행되기 시작하는 것을 특징으로 하는 상변화 메모리 소자.3. The method of claim 2,
The discharging operation of the first discharging circuit is
It starts to be performed before the read operation is performed,
The discharging operation of the second discharging circuit is
The phase change memory device, characterized in that the read operation is started after the start to be performed. 제1항에 있어서,
상기 제1 방전 회로는,
커런트 미러(Current mirror)로 구성되고,
상기 제2 방전 회로는,
플로팅 캡 회로(Floating cap circuit)로 구성되는 것을 특징으로 하는 상변화 메모리 소자.According to claim 1,
The first discharge circuit,
Consists of a current mirror,
The second discharge circuit,
A phase change memory device comprising a floating cap circuit. 제1항에 있어서,
상기 제1 방전 회로는,
상기 스냅 백에 의해 상기 상변화층으로 초기에 유입되는 에너지를 감소시키고,
상기 제2 방전 회로는,
상기 스냅 백에 의해 상기 상변화층으로 기 설정된 시간 이후에 유입되는 에너지를 감소시키는 것을 특징으로 하는 상변화 메모리 소자.The method of claim 1,
The first discharge circuit,
Reduce the energy initially introduced into the phase change layer by the snap back,
The second discharge circuit,
The phase change memory device according to claim 1, wherein the energy flowing into the phase change layer after a preset time is reduced by the snapback. 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS; 상기 LBL PMOS의 하단에 배치되는 OTS; 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층; 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS; 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 수행되기 이전에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 제1 방전 회로(First discharging circuit); 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 시작된 이후에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 제2 방전 회로(Second discharging circuit)를 포함하는 상변화 메모리 소자의 방전 동작 방법에 있어서,
상기 LBL PMOS가 턴 온(Turn on)되기 이전에 상기 제1 방전 회로의 방전 패스(Discharging path)를 활성화하는 단계;
상기 활성화된 제1 방전 회로의 방전 패스를 이용하여 방전 동작을 수행하는 단계;
상기 LBL PMOS가 턴 온(Turn on)된 이후 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드에서 발생되는 전압 강하의 정도에 따라 상기 제2 방전 회로의 방전 패스를 활성화하는 단계; 및
상기 활성화된 제2 방전 회로의 방전 패스를 이용하여 방전 동작을 수행하는 단계
를 포함하는 상변화 메모리 소자의 방전 동작 방법.GBL PMOS acting as a switch for Global Bit Line (GBL); an LBL PMOS disposed at a lower end of the GBL PMOS and serving as a switch for a local bit line (LBL); an OTS disposed under the LBL PMOS; a phase change layer disposed under the OTS and functioning as a data storage; an LWL NMOS disposed under the phase change layer and serving as a switch for a local word line (LWL); a GWL NMOS disposed under the LWL NMOS and serving as a switch for a global word line (GWL); a first discharging circuit connected between the GBL PMOS and the LBL PMOS and activated before a read operation on the phase change layer is performed to discharge at least some charges to be introduced into the OTS; and a second discharging circuit connected between the GBL PMOS and the LBL PMOS and activated after a read operation on the phase change layer is started to discharge at least some charges to be introduced into the OTS. A method of discharging a phase change memory device, comprising:
activating a discharging path of the first discharging circuit before the LBL PMOS is turned on;
performing a discharging operation using a discharging path of the activated first discharging circuit;
activating a discharge path of the second discharge circuit according to a degree of a voltage drop occurring at a node between the GBL PMOS and the LBL PMOS after the LBL PMOS is turned on; and
performing a discharging operation using a discharging path of the activated second discharging circuit
A method of discharging a phase change memory device comprising a. OTS(Ovonic Threshold Switch)의 스냅 백을 개선하는 상변화 메모리 소자에 있어서,
글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS;
상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS;
상기 LBL PMOS의 하단에 배치되는 OTS;
상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층;
상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS;
상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 및
상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작을 위한 프리차징 동작이 수행된 이후 및 상기 상변화층에 대한 판독 동작이 수행되기 이전에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 방전 회로(Discharging circuit)
를 포함하는 상변화 메모리 소자.A phase change memory device for improving snapback of OTS (Ovonic Threshold Switch), comprising:
GBL PMOS acting as a switch for Global Bit Line (GBL);
an LBL PMOS disposed at a lower end of the GBL PMOS and serving as a switch for a local bit line (LBL);
an OTS disposed under the LBL PMOS;
a phase change layer disposed under the OTS and functioning as a data storage;
an LWL NMOS disposed under the phase change layer and serving as a switch for a local word line (LWL);
a GWL NMOS disposed under the LWL NMOS and serving as a switch for a global word line (GWL); and
While being connected between the GBL PMOS and the LBL PMOS, after a precharging operation for a read operation on the phase change layer is performed and before a read operation on the phase change layer is performed, it is activated and flows into the OTS. Discharging circuit that discharges at least some charge
A phase change memory device comprising a. 제7항에 있어서,
상기 방전 회로는,
상기 LBL PMOS가 턴 온(Turn on)되기 이전에 방전 패스(Discharging path)를 활성화하는 것을 특징으로 하는 상변화 메모리 소자.8. The method of claim 7,
The discharge circuit is
and activating a discharging path before the LBL PMOS is turned on. 제8항에 있어서,
상기 방전 회로의 방전 동작은,
상기 판독 동작이 수행되기 이전에 먼저 수행되기 시작하는 것을 특징으로 하는 상변화 메모리 소자.9. The method of claim 8,
The discharging operation of the discharging circuit is,
The phase change memory device, characterized in that before the read operation is performed, it starts to be performed first. 제7항에 있어서,
상기 방전 회로는,
커런트 미러(Current mirror)로 구성되는 것을 특징으로 하는 상변화 메모리 소자.8. The method of claim 7,
The discharge circuit is
A phase change memory device comprising a current mirror. 제7항에 있어서,
상기 방전 회로는,
상기 스냅 백에 의해 상기 상변화층으로 초기에 유입되는 에너지를 감소시키는 것을 특징으로 하는 상변화 메모리 소자.8. The method of claim 7,
The discharge circuit is
The phase change memory device according to claim 1, wherein the energy initially introduced into the phase change layer by the snap back is reduced. 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS; 상기 LBL PMOS의 하단에 배치되는 OTS; 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층; 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS; 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채, 상기 상변화층에 대한 판독 동작이 수행되기 이전에 활성화되어 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 방전 회로(Discharging circuit)를 포함하는 상변화 메모리 소자의 방전 동작 방법에 있어서,
상기 상변화층에 대한 판독 동작을 위한 상기 GBL PMOS가 턴 온(Turn on)되는 프리차징 동작이 수행된 이후 및 상기 LBL PMOS가 턴 온(Turn on)되는 상기 상변화층에 대한 판독 동작이 수행되기 이전에 상기 방전 회로의 방전 패스(Discharging path)를 활성화하는 단계; 및
상기 활성화된 방전 회로의 방전 패스를 이용하여 방전 동작을 수행하는 단계
를 포함하는 상변화 메모리 소자의 방전 동작 방법.GBL PMOS acting as a switch for Global Bit Line (GBL); an LBL PMOS disposed at a lower end of the GBL PMOS and serving as a switch for a local bit line (LBL); an OTS disposed under the LBL PMOS; a phase change layer disposed under the OTS and functioning as a data storage; an LWL NMOS disposed under the phase change layer and serving as a switch for a local word line (LWL); a GWL NMOS disposed under the LWL NMOS and serving as a switch for a global word line (GWL); and a discharging circuit connected between the GBL PMOS and the LBL PMOS and activated before a read operation on the phase change layer is performed to discharge at least some charges to be introduced into the OTS. A method for discharging a memory device, comprising:
After the precharging operation in which the GBL PMOS is turned on for the read operation for the phase change layer is performed and the read operation for the phase change layer in which the LBL PMOS is turned on is performed activating a discharging path of the discharging circuit before being discharged; and
performing a discharging operation using a discharging path of the activated discharging circuit
A method of discharging a phase change memory device comprising a.
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