KR102171635B1 - Latch discharging circuit improving snap-back and phase change random access memory element comprising the same - Google Patents

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KR102171635B1 KR1020190088061A KR20190088061A KR102171635B1 KR 102171635 B1 KR102171635 B1 KR 102171635B1 KR 1020190088061 A KR1020190088061 A KR 1020190088061A KR 20190088061 A KR20190088061 A KR 20190088061A KR 102171635 B1 KR102171635 B1 KR 102171635B1
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송윤흡
최준태
권준영
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한양대학교 산학협력단
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Abstract

Disclosed are a latch discharging circuit improving OTS snap-back and a phase change memory element including the same. According to one embodiment, the phase change memory element includes: a GBL PMOS serving as a switch for a global bit line (GBL); an LBL PMOS disposed below the GBL PMOS and serving as a switch for a local bit line (LBL); an OTS disposed below the LBL PMOS; a phase change layer disposed below the OTS and functioning as a data storage; an LWL NMOS disposed below the phase change layer and serving as a switch for a local word line (LWL); a GWL NMOS disposed below the LWL NMOS and serving as a switch for a global word line (GWL); and a latch discharging circuit connected between the GBL PMOS and the LBL PMOS to discharge at least some electric charges to be introduced into the OTS. Thus, the snapback of the OTS is alleviated and the crystalline phase change layer is prevented from changing to be amorphous in a set state.

Description

OTS 스냅백을 개선하는 래치 방전 회로 및 이를 포함하는 상변화 메모리 소자{LATCH DISCHARGING CIRCUIT IMPROVING SNAP-BACK AND PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT COMPRISING THE SAME}LATCH DISCHARGING CIRCUIT IMPROVING SNAP-BACK AND PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT COMPRISING THE SAME}

아래의 실시예들은 상변화 메모리 소자에서 메모리 셀의 선택적 동작을 위한 스위칭 소자로 사용되는 OTS(Ovonic Threshold Switch)의 스냅 백(Snap-back)을 개선하기 위한 회로에 대한 기술이다.The following embodiments describe a circuit for improving the snap-back of an Ovonic Threshold Switch (OTS) used as a switching device for selective operation of a memory cell in a phase change memory device.

상변화 메모리 소자에 OTS는 메모리 셀들 중 특정 메모리 셀을 선택하여 동작하도록 지원하는 스위칭 소자로 이용된다. 이러한 OTS는 비정질 상태를 유지하며 임계값 이하의 전압에서 고 저항(High Resistance)으로 오프 상태(Off state)로 설정되고, 임계값 이상의 전압이 인가되면 저 저항(Low Resistance)으로 변하면서 온 상태(On state)가 된다.In the phase change memory device, the OTS is used as a switching device that supports selecting and operating a specific memory cell among memory cells. This OTS maintains an amorphous state and is set to an off state with high resistance at a voltage below the threshold. When a voltage above the threshold is applied, it changes to a low resistance and is turned on ( On state).

즉, OTS는 임계값 이상의 바이어스(Bias)가 인가될 때, 오프 상태로부터 온 상태로 변하게 되는데, 이 때 OTS에 대응하는 메모리 셀에는 스냅 백(Snap-back)으로 순간적으로 매우 큰 전류가 발생하게 된다. Snap-back은 상변화 메모리 소자의 판독(Read) 동작에 있어서 에러를 발생시킬 수 있으며, 순간적으로 매우 큰 전류가 흘러 셋(Set) 상태에서 결정질로 존재하는 상변화층을 비정질로 변화시킬 수 있다.In other words, when a bias above the threshold is applied, the OTS changes from the OFF state to the ON state. At this time, a very large current is instantaneously generated by a snap-back in the memory cell corresponding to the OTS. do. Snap-back can cause an error in the read operation of a phase change memory device, and a very large current flows instantaneously to change the phase change layer, which exists as crystalline in the Set state, to amorphous. .

이에, 스냅 백으로 인한 전하를 프리차징 커패시터에 프리차징(Pre-charging) 해두었다가 판독 동작에서 사용하는 기술이 제안되었다.Accordingly, a technique for pre-charging the charge due to snapback to a precharging capacitor and then using it in a read operation has been proposed.

그러나 상기 기술은 스냅 백으로 발생되는 에너지를 재활용하는 것에 그칠 뿐, 스냅 백에 의해 상변화층으로 유입되는 에너지 자체를 감소시키는 것이 아니라는 한계를 갖는다.However, the technology has a limitation in that it not only recycles energy generated by snapback, but also does not reduce the energy itself flowing into the phase change layer by snapback.

따라서, 기존의 기술이 갖는 한계를 타파하고, 스냅 백에 의해 상변화층으로 유입되는 에너지 자체를 감소시키는 기술이 요구되고 있다.Accordingly, there is a need for a technology that overcomes the limitations of the existing technology and reduces the energy itself introduced into the phase change layer by snapback.

일 실시예들은 OTS의 스냅 백을 완화하고 셋(Set) 상태에서 결정질의 상변화층이 비결정질로 변화되는 것을 방지하고자, 스냅 백에 의해 상변화층으로 유입되는 에너지 자체를 감소시키는 래치 방전 회로 및 이를 포함하는 상변화 메모리 소자를 제안한다.In one embodiment, in order to mitigate the snapback of the OTS and prevent the crystalline phase change layer from being changed to amorphous in the set state, a latch discharge circuit that reduces the energy itself introduced into the phase change layer by the snapback, and A phase change memory device including this is proposed.

보다 상세하게, 일 실시예들은 OTS의 동작 여부에 따라, OTS로 유입될 적어도 일부 전하를 방전시키는 래치 방전 회로 및 이를 포함하는 상변화 메모리 소자를 제안한다.In more detail, one embodiment proposes a latch discharge circuit for discharging at least some electric charges to be introduced into the OTS according to whether the OTS is operated, and a phase change memory device including the same.

일 실시예에 따르면, OTS(Ovonic Threshold Switch)의 스냅 백을 개선하는 상변화 메모리 소자는, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS; 상기 LBL PMOS의 하단에 배치되는 OTS; 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층; 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS; 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 래치 방전 회로(Latch discharging circuit)를 포함한다.According to an embodiment, a phase change memory device for improving snapback of an Ovonic Threshold Switch (OTS) includes: a GBL PMOS serving as a switch for a global bit line (GBL); An LBL PMOS disposed below the GBL PMOS and acting as a switch for a local bit line (LBL); An OTS disposed below the LBL PMOS; A phase change layer disposed below the OTS and functioning as a data storage; An LWL NMOS disposed below the phase change layer and serving as a switch for a local word line (LWL); A GWL NMOS disposed below the LWL NMOS and serving as a switch for a global word line (GWL); And a latch discharging circuit connected between the GBL PMOS and the LBL PMOS and discharging at least some electric charges to be introduced into the OTS.

일 측면에 따르면, 상기 래치 방전 회로는, 상기 OTS의 동작 여부에 따라 자동으로 방전 패스(Discharging path)를 활성화하는 것을 특징으로 할 수 있다.According to one aspect, the latch discharge circuit may automatically activate a discharging path according to whether the OTS is operated.

다른 일 측면에 따르면, 상기 래치 방전 회로는, 방전 회로 GBL PMOS; 방전 회로 LWL NMOS; 상기 방전 회로 GBL PMOS와 상기 방전 회로 LWL NMOS 사이에 대칭되며 형성되는 대칭 PMOS들과 대칭 NMOS들; 및 상기 대칭 PMOS들과 상기 대칭 NMOS들 사이에 배치된 채 상기 대칭 PMOS들 각각의 전압을 이퀄라이징(Equalizing)시키고 상기 대칭 NMOS들 각각의 전압을 이퀄라이징시키는 과정에서 스위치 역할을 하는 스위치 LWL NMOS를 포함할 수 있다.According to another aspect, the latch discharge circuit includes: a discharge circuit GBL PMOS; Discharge circuit LWL NMOS; Symmetrical PMOSs and symmetrical NMOSs formed symmetrically between the discharge circuit GBL PMOS and the discharge circuit LWL NMOS; And a switch LWL NMOS disposed between the symmetrical PMOSs and the symmetrical NMOSs and serving as a switch in the process of equalizing the voltages of each of the symmetrical PMOSs and equalizing the voltages of the symmetrical NMOSs. I can.

또 다른 일 측면에 따르면, 상기 래치 방전 회로는, 상기 프리차징 커패시터에 전하가 프리차징됨과 동시에 상기 스위치 LWL NMOS를 이용하여 상기 대칭 PMOS들 각각의 전압 및 상기 대칭 NMOS들 각각의 전압을 이퀄라이징시키고, 상기 OTS의 동작 여부에 따라 상기 대칭 NMOS들 중 어느 하나를 통과하는 방전 패스를 자동으로 활성화하는 것을 특징으로 할 수 있다.According to another aspect, the latch discharge circuit equalizes the voltage of each of the symmetrical PMOSs and the voltage of each of the symmetrical NMOSs using the switch LWL NMOS while precharging charge to the precharging capacitor, According to whether the OTS is operated, a discharge path passing through one of the symmetrical NMOSs is automatically activated.

또 다른 일 측면에 따르면, 상기 래치 방전 회로는, 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드와 연결된 채 상기 LBL PMOS의 동작과 동일하게 동작하는 스위치를 더 포함함으로써, 상기 OTS가 턴 온(Turn on) 되는 경우 상기 방전 패스를 자동으로 활성화하는 것을 특징으로 할 수 있다.According to another aspect, the latch discharge circuit further includes a switch connected to a node between the GBL PMOS and the LBL PMOS and operating in the same manner as the operation of the LBL PMOS, whereby the OTS is turned on. ), it may be characterized in that the discharge path is automatically activated.

또 다른 일 측면에 따르면, 상기 래치 방전 회로는, 상기 OTS가 턴 온 될 때 상기 LBL PMOS가 활성화됨에 응답하여, 상기 스위치를 턴 온 시켜 상기 방전 패스를 자동으로 활성화하는 것을 특징으로 할 수 있다.According to another aspect, the latch discharge circuit may automatically activate the discharge path by turning on the switch in response to activation of the LBL PMOS when the OTS is turned on.

또 다른 일 측면에 따르면, 상기 상변화 메모리 소자는, 상기 래치 방전 회로의 출력값을 기초로 상기 상변화층에 대한 판독 동작을 수행하는 것을 특징으로 할 수 있다.According to another aspect, the phase change memory device may be characterized in that it performs a read operation on the phase change layer based on an output value of the latch discharge circuit.

일 실시예에 따르면, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS, 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS, 상기 LBL PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층, 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS, 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 래치 방전 회로(Latch discharging circuit)를 포함하는 상변화 메모리 소자의 방전 동작 방법은, 상기 프리차징 커패시터에 전하가 프리차징됨과 동시에 상기 래치 방전 회로에 포함되는 대칭 PMOS들과 대칭 NMOS들 사이에 배치되는 스위치 LWL NMOS를 이용하여, 상기 대칭 PMOS들 각각의 전압과 상기 대칭 NMOS들 각각의 전압을 이퀄라이징(Equalizing)시키는 단계; 및 상기 OTS의 동작 여부에 따라 상기 대칭 NMOS들 중 어느 하나를 통과하는 방전 패스를 자동으로 활성화하는 단계를 포함한다.According to an embodiment, a GBL PMOS that serves as a switch for a global bit line (GBL), and a switch for a local bit line (LBL) while being disposed below the GBL PMOS. LBL PMOS, Ovonic Threshold Switch (OTS) disposed below the LBL PMOS, a phase change layer that functions as a data storage while being disposed below the OTS, and a local word line disposed below the phase change layer ( LWL NMOS as a switch for Local Word Line (LWL), GWL NMOS as a switch for Global Word Line (GWL), and the GBL PMOS and LBL PMOS, which are arranged at the bottom of the LWL NMOS The discharging operation method of a phase change memory device including a latch discharging circuit for discharging at least some charges to be introduced into the OTS while being connected therebetween, includes precharging charges in the precharging capacitor and discharging the latch Equalizing a voltage of each of the symmetrical PMOSs and a voltage of each of the symmetrical NMOSs using a switch LWL NMOS disposed between symmetrical PMOSs and symmetrical NMOSs included in a circuit; And automatically activating a discharge path passing through any one of the symmetric NMOSs according to whether the OTS is operated.

일 측면에 따르면, 상기 활성화하는 단계는, 상기 래치 방전 회로에 포함되는 스위치-상기 스위치는 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드와 연결된 채 상기 LBL PMOS의 동작과 동일하게 동작함-를 이용하여, 상기 OTS가 턴 온(Turn on) 되는 경우 상기 방전 패스를 자동으로 활성화하는 단계인 것을 특징으로 할 수 있다.According to one aspect, the activating step is performed by using a switch included in the latch discharge circuit-the switch operates in the same manner as the operation of the LBL PMOS while being connected to a node between the GBL PMOS and the LBL PMOS. , When the OTS is turned on, the discharging path is automatically activated.

일 실시예에 따르면, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS, 상기 LBL PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층, 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS, 및 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS를 포함하는 상변화 메모리 소자에서 사용되는 래치 방전 회로는, 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS의 동작 여부에 따라 자동으로 방전 패스를 활성화함으로써, 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 것을 특징으로 한다.According to an embodiment, a GBL PMOS serving as a switch for a global bit line (GBL); An LBL PMOS that acts as a switch for a local bit line (LBL) while being disposed at the bottom of the GBL PMOS, an Ovonic Threshold Switch (OTS) disposed at the bottom of the LBL PMOS, and a lower part of the OTS. A phase change layer that functions as a data storage while being placed at the bottom of the phase change layer, an LWL NMOS that acts as a switch for a local word line (LWL), and an LWL NMOS that is disposed below the LWL NMOS. A latch discharge circuit used in a phase change memory device including a GWL NMOS that serves as a switch for a global word line (GWL) is connected between the GBL PMOS and the LBL PMOS, and the OTS is operated or not. Accordingly, by automatically activating a discharge path, at least some electric charges to be introduced into the OTS are discharged.

일 측면에 따르면, 상기 래치 방전 회로는, 상기 래치 방전 회로에 포함되는 대칭 PMOS들과 대칭 NMOS들 사이에 배치되는 스위치 LWL NMOS를 이용하여 상기 대칭 PMOS들 각각의 전압 및 상기 대칭 NMOS들 각각의 전압을 이퀄라이징시키고, 상기 OTS의 동작 여부에 따라 상기 대칭 NMOS들 중 어느 하나를 통과하는 방전 패스를 자동으로 활성화하는 것을 특징으로 할 수 있다.According to an aspect, the latch discharge circuit includes a voltage of each of the symmetric PMOSs and a voltage of each of the symmetric NMOSs using a switch LWL NMOS disposed between symmetric PMOSs and symmetric NMOSs included in the latch discharge circuit. And automatically activating a discharge path passing through one of the symmetric NMOSs according to whether the OTS is operated.

다른 일 측면에 따르면, 상기 래치 방전 회로는, 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드와 연결된 채 상기 LBL PMOS의 동작과 동일하게 동작하는 스위치를 더 포함함으로써, 상기 OTS가 턴 온(Turn on) 되는 경우 상기 방전 패스를 자동으로 활성화하는 것을 특징으로 할 수 있다.According to another aspect, the latch discharge circuit further comprises a switch connected to a node between the GBL PMOS and the LBL PMOS and operating in the same manner as the operation of the LBL PMOS, whereby the OTS is turned on. If so, the discharge path may be automatically activated.

또 다른 일 측면에 따르면, 상기 래치 방전 회로는, 상기 OTS가 턴 온(Turn on) 될 때 상기 LBL PMOS가 활성화됨에 응답하여, 상기 스위치를 턴 온 시켜 상기 방전 패스를 자동으로 활성화하는 것을 특징으로 할 수 있다.According to another aspect, the latch discharge circuit automatically activates the discharge path by turning on the switch in response to the LBL PMOS being activated when the OTS is turned on. can do.

일 실시예들은 OTS의 스냅 백을 완화하고 셋(Set) 상태에서 결정질의 상변화층이 비결정질로 변화되는 것을 방지하고자, 스냅 백에 의해 상변화층으로 유입되는 에너지 자체를 감소시키는 래치 방전 회로 및 이를 포함하는 상변화 메모리 소자를 제안할 수 있다.In one embodiment, in order to mitigate the snapback of the OTS and prevent the crystalline phase change layer from being changed to amorphous in the set state, a latch discharge circuit that reduces the energy itself introduced into the phase change layer by the snapback, and A phase change memory device including this can be proposed.

보다 상세하게, 일 실시예들은 OTS의 동작 여부에 따라, OTS로 유입될 적어도 일부 전하를 방전시키는 래치 방전 회로 및 이를 포함하는 상변화 메모리 소자를 제안할 수 있다.In more detail, embodiments may propose a latch discharge circuit for discharging at least some electric charges to be introduced into the OTS, and a phase change memory device including the same, depending on whether the OTS is operated.

도 1은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 2는 일 실시예에 따른 래치 방전 회로를 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 상변화 메모리 소자에서의 스냅 백 개선 효과를 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 래치 방전 회로의 방전 동작 방법을 나타낸 플로우 차트이다.
도 5는 일 실시예에 따른 래치 방전 회로의 방전 동작 방법을 설명하기 위한 도면이다.1 is a diagram illustrating a phase change memory device according to an exemplary embodiment.
2 is a diagram illustrating a latch discharge circuit according to an exemplary embodiment.
3 is a diagram illustrating an effect of improving snapback in a phase change memory device according to an exemplary embodiment.
4 is a flowchart illustrating a method of discharging a latch discharge circuit according to an exemplary embodiment.
5 is a diagram for describing a discharge operation method of a latch discharge circuit according to an exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the embodiments. In addition, the same reference numerals shown in each drawing denote the same member.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, terms used in the present specification are terms used to properly express preferred embodiments of the present invention, which may vary depending on the intention of users or operators, or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the contents throughout the present specification.

도 1은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 2는 일 실시예에 따른 래치 방전 회로를 설명하기 위한 도면이며, 도 3은 일 실시예에 따른 상변화 메모리 소자에서의 스냅 백 개선 효과를 설명하기 위한 도면이다.1 is a view showing a phase change memory device according to an embodiment, FIG. 2 is a diagram for explaining a latch discharge circuit according to an embodiment, and FIG. 3 is a snap in a phase change memory device according to an embodiment. It is a diagram for explaining the effect of improving the bag

도 1 내지 3을 참조하면, 일 실시예에 따른 상변화 메모리 소자(100)는, 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS(110), GBL PMOS(110)의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS(120), LBL PMOS(120)의 하단에 배치되는 OTS(Ovonic Threshold Switch)(130), OTS(130)의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층(140), 상변화층(140)의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS(150), LWL NMOS(150)의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS(160) 및 GBL PMOS(110)와 LBL PMOS(120) 사이에 연결되는 래치 방전 회로(Latch discharging circuit)(170)을 포함한다.1 to 3, a phase change memory device 100 according to an embodiment includes a GBL PMOS 110 and a GBL PMOS 110 serving as a switch for a global bit line (GBL). The LBL PMOS 120 that acts as a switch for the local bit line (LBL) while being placed at the bottom, the Ovonic Threshold Switch (OTS) 130, and the OTS 130 that are placed at the bottom of the LBL PMOS 120 ), the phase change layer 140 that functions as a data storage while being placed at the bottom of the phase change layer 140, and the LWL NMOS that acts as a switch for the local word line (LWL) while being placed below the phase change layer 140 150, between the GWL NMOS 160 and the GBL PMOS 110 and the LBL PMOS 120, which are arranged at the bottom of the LWL NMOS 150 and act as a switch for the Global Word Line (GWL). It includes a latch discharging circuit 170 to be connected.

여기서, OTS(130)는 상변화 메모리 소자(100)와 연결되는 글로벌 비트라인 및 로컬 비트라인으로부터 인가되는 전압을 상변화층(140)에 선택적으로 스위칭하는 역할을 수행하는 구성부로서, 종래의 선택 소자인 OTS와 동일하게 구성되므로 상세한 설명을 생략하기로 한다.Here, the OTS 130 is a component that selectively switches the voltage applied from the global bit line and the local bit line connected to the phase change memory device 100 to the phase change layer 140. Since the configuration is the same as the selection element OTS, a detailed description will be omitted.

상변화층(140)은 메모리 셀의 데이터 저장소의 기능을 하는 구성부로서, 글로벌 비트라인 및 로컬 비트라인으로부터 인가되는 전압에 의해 결정 상태가 결정질(낮은 저항성을 갖는 셋 상태) 및 비정질(높은 저항성을 갖는 리셋 상태) 사이에서 변화되며 셋 상태 및 리셋 상태에 따라 이진값 [1] 및 [0]의 메모리 상태를 나타낼 수 있다. 이러한 상변화(140)층은 종래의 상변화층과 동일하게 구성되므로 상세한 설명을 생략하기로 한다.The phase change layer 140 is a constituent part that functions as a data storage of a memory cell, and the crystal state is crystalline (a set state having low resistance) and an amorphous (high resistivity) by a voltage applied from a global bit line and a local bit line. It changes between the reset state) and can represent the memory state of binary values [1] and [0] according to the set state and the reset state. Since the phase change 140 layer is configured in the same manner as the conventional phase change layer, a detailed description thereof will be omitted.

래치 방전 회로(170)는 OTS(130)로 유입될 적어도 일부 전하를 방전시킨다. 예를 들어, 래치 방전 회로(170)는 판독 동작에서 GBL PMOS(110)와 LBL PMOS(120) 사이에 배치되는 프리차징 커패시터(Pre-charging capacitor)(미도시)에 프리차징된 전하(상기 전하는 상변화 메모리 소자(100)의 판독 동작을 위해 프리차징되어 있는 것으로, OTS(130)의 스냅 백으로 인해 발생되는 전하가 프리차징되어 있는 것임)가 OTS로 유입될 때, 그 중 적어도 일부 전하를 방전시키는 역할을 할 수 있다.The latch discharge circuit 170 discharges at least some electric charges to be introduced into the OTS 130. For example, the latch discharge circuit 170 is charged in a pre-charging capacitor (not shown) disposed between the GBL PMOS 110 and the LBL PMOS 120 in a read operation (the charge is It is precharged for the read operation of the phase change memory device 100, and when the charge generated by the snapback of the OTS 130 is precharged), at least some of the charges are transferred to the OTS. It can play a role of discharging.

이 때, 프리차징 커패시터에 전하가 프리차징되는 과정은, GBL PMOS(110) 및 GWL NMOS(160)이 턴 온(Turn on) 되고 LBL PMOS(120) 및 LWL NMOS(150)가 턴 오프(Turn off) 됨에 응답하여 수행될 수 있다. 프리차징 커패시터의 프리차징 과정은 종래에 공지된 기술이므로, 이에 대한 상세한 설명을 생략하기로 한다.At this time, in the process of precharging the charge in the precharging capacitor, the GBL PMOS 110 and GWL NMOS 160 are turned on, and the LBL PMOS 120 and LWL NMOS 150 are turned off. off) can be performed. Since the precharging process of the precharging capacitor is a known technique in the prior art, a detailed description thereof will be omitted.

특히, 래치 방전 회로(170)는 OTS(130)의 동작 여부에 따라 자동으로 방전 패스(Discharging path)를 활성화하는 것을 특징으로 한다. 보다 상세하게, 래치 회로(170)는 GBL PMOS(110)와 LBL PMOS(120) 사이의 노드(111)와 연결된 채 LBL PMOS(120)의 동작과 동일하게 동작하는 스위치(171)를 포함함으로써, 스위치(171)를 활용하여 OTS(130)가 턴 온(Turn on) 되는 경우 방전 패스를 자동으로 활성화할 수 있다. 예를 들어, 스위치(171)는 LBL PMOS(120)와 동일하게 턴 온 또는 턴 오프 되는 구성요소이기 때문에, OTS(130)가 턴 온 될 때 LBL PMOS(120)가 활성화됨(턴 온 됨)에 응답하여, 턴 온 될 수 있다. 이에, 래치 방전 회로(170)는 OTS(130)가 턴 온 됨에 따라 스위치(171)를 턴 온 시켜 방전 패스를 자동으로 활성화할 수 있다.In particular, the latch discharge circuit 170 is characterized by automatically activating a discharging path according to whether the OTS 130 is operated. In more detail, the latch circuit 170 includes a switch 171 that operates in the same manner as the operation of the LBL PMOS 120 while being connected to the node 111 between the GBL PMOS 110 and the LBL PMOS 120, When the OTS 130 is turned on by using the switch 171, the discharge path may be automatically activated. For example, since the switch 171 is a component that is turned on or off in the same way as the LBL PMOS 120, the LBL PMOS 120 is activated (turned on) when the OTS 130 is turned on. In response, it can be turned on. Accordingly, the latch discharge circuit 170 may automatically activate the discharge path by turning on the switch 171 as the OTS 130 is turned on.

이러한 래치 방전 회로(170)는 방전 회로 GBL PMOS(172), 방전 회로 LWL NMOS(173), 방전 회로 GBL PMOS(172)와 방전 회로 LWL NMOS(173) 사이에 대칭되며 형성되는 대칭 PMOS들(174, 175)과 대칭 NMOS들(176, 177) 및 대칭 PMOS들(174, 175)과 대칭 NMOS(176, 177)들 사이에 배치되는 스위치 LWL NMOS(178)를 포함하는 구조로 형성된 채, 스냅 백에 의해 OTS(130)로 유입될 적어도 일부 전하를 판독 동작에서 방전시키는 역할을 수행할 수 있다. 여기서, 스위치 LWL NMOS(178)는 대칭 PMOS들(174, 175) 각각의 전압을 이퀄라이징(Equalizing)시키고 대칭 NMOS들(176, 177) 각각의 전압을 이퀄라이징시키는 과정에서 스위치 역할을 한다.The latch discharge circuit 170 is symmetrical and formed between the discharge circuit GBL PMOS 172, the discharge circuit LWL NMOS 173, the discharge circuit GBL PMOS 172 and the discharge circuit LWL NMOS 173. , 175) and symmetrical NMOSs (176, 177) and symmetrical PMOSs (174, 175) and a switch LWL NMOS (178) disposed between the symmetrical NMOSs (176, 177) formed in a structure including a snapback As a result, at least some electric charges to be introduced into the OTS 130 may be discharged in a read operation. Here, the switch LWL NMOS 178 acts as a switch in the process of equalizing the voltages of the symmetric PMOSs 174 and 175 and equalizing the voltages of the symmetrical NMOSs 176 and 177.

래치 방전 회로(170)는 상술된 구조로 제한되거나 한정되지 않고, 스냅 백에 의해 OTS(130)로 유입될 적어도 일부 전하를 방전시키는 동작을 수행 가능한 다양한 구조를 가질 수 있으며, 그 방전 동작 방법에 대해서는 도 4 내지 5를 참조하여 상세히 설명하기로 한다.The latch discharge circuit 170 is not limited or limited to the above-described structure, and may have various structures capable of discharging at least some charges to be introduced into the OTS 130 by snapback. This will be described in detail with reference to FIGS. 4 to 5.

이처럼, 일 실시예에 따른 상변화 메모리 소자(100)는 스냅 백에 의해 OTS(130)로 유입될 적어도 일부 전하를 판독 동작에서 래치 방전 회로(170)를 이용하여 방전시킴으로써, 스냅 백에 의해 상변화층(140)으로 유입되는(OTS(130)로 유입될) 에너지 자체를 감소시킬 수 있다.As described above, the phase change memory device 100 according to an exemplary embodiment discharges at least some electric charges to be introduced into the OTS 130 by snapback using the latch discharge circuit 170 in a read operation, thereby causing the phase change memory device 100 Energy itself introduced into the change layer 140 (to be introduced into the OTS 130) may be reduced.

다시 말해, 일 실시예에 따른 상변화 메모리 소자(100)는 도 3의 상단에 도시된 프리차징 기술만이 적용된 기존 소자의 경우(310)와 달리, 도 3의 하단에 도시된 래치 방전 회로(170) 기반의 방전 기술을 적용한 경우(320)에 해당되게 되며, 도면에서 나타나듯이 스냅 백을 완화하며 상변화층(140)에 부가되는 에너지 자체를 획기적으로 감소시킬 수 있다. 따라서, 스냅 백으로 인한 상변화층(140)의 비정질화(Amorphization) 정도 역시 감소될 수 있다.In other words, the phase change memory device 100 according to an exemplary embodiment has a latch discharge circuit shown at the bottom of FIG. 3 unlike the case 310 of the conventional device to which only the precharging technology shown in the upper part of FIG. 3 is applied. 170) is the case in which the based discharge technology is applied (320), and as shown in the drawing, it is possible to reduce the snap back and dramatically reduce the energy itself added to the phase change layer 140. Accordingly, the degree of amorphization of the phase change layer 140 due to snap back may also be reduced.

또한, 상변화 메모리 소자(100)는, 래치 방전 회로(170)의 출력값을 기초로 상변화층(140)에 대한 판독 동작을 수행할 수 있다. 이에, 상변화층(140)에 대한 판독 동작을 위한 별도의 구성요소가 불필요하게 된다.Further, the phase change memory device 100 may perform a read operation on the phase change layer 140 based on an output value of the latch discharge circuit 170. Accordingly, a separate component for a read operation for the phase change layer 140 is unnecessary.

도 4는 일 실시예에 따른 래치 방전 회로의 방전 동작 방법을 나타낸 플로우 차트이고, 도 5는 일 실시예에 따른 래치 방전 회로의 방전 동작 방법을 설명하기 위한 도면이다. 이하, 래치 방전 회로의 방전 동작 방법을 수행하는 주체는, 도 1 내지 3을 참조하여 설명된 래치 방전 회로(170)로서, 당연히 래치 방전 회로(170)를 포함하는 상변화 메모리 소자(100)일 수도 있다. 따라서, 래치 방전 회로의 방전 동작 방법은 래치 방전 회로를 포함하는 상변화 메모리 소자의 방전 동작 방법으로 명명될 수 있다.4 is a flowchart illustrating a method of discharging a latch discharge circuit according to an exemplary embodiment, and FIG. 5 is a diagram illustrating a method of discharging a discharging operation of the latch discharge circuit according to an exemplary embodiment. Hereinafter, the main body performing the discharge operation method of the latch discharge circuit is the latch discharge circuit 170 described with reference to FIGS. 1 to 3, and of course, the phase change memory device 100 including the latch discharge circuit 170 is used. May be. Accordingly, the discharge operation method of the latch discharge circuit may be referred to as a discharge operation method of a phase change memory device including the latch discharge circuit.

도 4 내지 5를 참조하면, 일 실시예에 따른 래치 방전 회로(170)는 단계(S410)에서, 프리차징 커패시터에 전하가 프리차징됨과 동시에 대칭 PMOS들(174, 175)과 대칭 NMOS들(176, 177) 사이에 배치되는 스위치 LWL NMOS(178)를 이용하여, 대칭 PMOS들(174, 175) 각각의 전압과 대칭 NMOS들(176, 177) 각각의 전압을 이퀄라이징(Equalizing)시킨다. 예를 들어, GBL PMOS(110) 및 GWL NMOS(160)이 턴 온(Turn on) 되고 LBL PMOS(120) 및 LWL NMOS(150)가 턴 오프(Turn off) 됨에 응답하여 프리차징이 수행될 때, 래치 방전 회로(170)는 LWL NMOS(150)를 턴 온 시켜 제1 대칭 PMOS(174)의 전압과 제2 대칭 PMOS(175)의 전압을 이퀄라이징시키고, 제1 대칭 NMOS(176)의 전압과 제2 대칭 NMOS(177)의 전압을 이퀄라이징시킬 수 있다.4 to 5, in the latch discharge circuit 170 according to an embodiment, in step S410, charge is precharged in the precharging capacitor, and symmetric PMOSs 174 and 175 and symmetric NMOSs 176 are precharged. Using the switch LWL NMOS 178 disposed between the symmetrical PMOSs 174 and 175, the voltage of each of the symmetrical PMOSs 174 and 175 and the voltage of each of the symmetrical NMOSs 176 and 177 are equalized. For example, when precharging is performed in response to the GBL PMOS 110 and GWL NMOS 160 being turned on and the LBL PMOS 120 and LWL NMOS 150 being turned off. , The latch discharge circuit 170 turns on the LWL NMOS 150 to equalize the voltage of the first symmetrical PMOS 174 and the voltage of the second symmetrical PMOS 175, and the voltage of the first symmetrical NMOS 176 The voltage of the second symmetric NMOS 177 may be equalized.

그 후, 래치 방전 회로(170)는 단계(S420)에서, OTS(130)의 동작 여부에 따라 대칭 NMOS들(176, 177) 중 어느 하나(176)를 통과하는 방전 패스(176-1)를 활성화한다. 구체적으로, 프리차징 동작이 종료되어 판독 동작이 시작됨에 따라 GBL PMOS(110) 및 GWL NMOS(160)이 턴 오프(Turn off) 되며 LBL PMOS(120) 및 LWL NMOS(150)가 턴 온(Turn on)되게 되고, 이에 응답하여 LBL PMOS(120)와 동일하게 동작하는 스위치(171) 역시 턴 온 되게 된다. 따라서, 래치 방전 회로(170)는 LBL PMOS(120)의 턴 온 됨에 응답하여 자동으로 턴 온 되는 스위치(171)를 이용함으로써, GBL PMOS(110) 및 LBL PMOS(120) 사이의 노드(111)와 대칭 PMOS들(174, 175) 중 어느 하나(174) 및 대칭 NMOS들(176, 177) 중 어느 하나(176) 사이의 노드(180)를 연결시킬 수 있다. 이후, 래치 방전 회로(170)는 대칭 PMOS들(174, 175) 중 어느 하나(174) 및 대칭 NMOS들(176, 177) 중 어느 하나(176) 사이의 노드(180)에서의 전압을 변화시켜 방전 패스(176-1)를 자동으로 활성화할 수 있다.Thereafter, the latch discharge circuit 170 passes through a discharge path 176-1 passing through any one 176 of the symmetric NMOSs 176 and 177 depending on whether the OTS 130 is operated in step S420. Activate. Specifically, as the precharging operation ends and the read operation starts, the GBL PMOS 110 and GWL NMOS 160 are turned off, and the LBL PMOS 120 and LWL NMOS 150 are turned on. On), in response to this, the switch 171 operating in the same manner as the LBL PMOS 120 is also turned on. Accordingly, the latch discharge circuit 170 uses the switch 171 that is automatically turned on in response to the LBL PMOS 120 being turned on, so that the node 111 between the GBL PMOS 110 and the LBL PMOS 120 A node 180 between any one 174 of the symmetric PMOSs 174 and 175 and any one 176 of the symmetric NMOSs 176 and 177 may be connected. Thereafter, the latch discharge circuit 170 changes the voltage at the node 180 between any one 174 of the symmetric PMOSs 174 and 175 and any one 176 of the symmetric NMOSs 176 and 177 The discharge path 176-1 can be automatically activated.

이에, 단계(S420)에서 래치 방전 회로(170)는, OTS(130)로 유입될 적어도 일부 전하를 활성화된 방전 패스(176-1)를 통해 방전시킬 수 있다.Accordingly, in step S420, the latch discharge circuit 170 may discharge at least some of the charges to be introduced into the OTS 130 through the activated discharge path 176-1.

이상, 도면에서는 방전 패스(176-1)가 그라운드로 연결되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 상변화 메모리 소자(100)에서 상변화층(140)에 영향을 주지 않는 노드와 연결될 수도 있다.As described above, in the drawing, the discharge path 176-1 is shown to be connected to the ground, but is not limited thereto or may be connected to a node that does not affect the phase change layer 140 in the phase change memory device 100. .

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by the limited embodiments and drawings, various modifications and variations are possible from the above description by those of ordinary skill in the art. For example, the described techniques are performed in a different order from the described method, and/or components such as a system, structure, device, circuit, etc. described are combined or combined in a form different from the described method, or other components Alternatively, even if substituted or substituted by an equivalent, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and claims and equivalents fall within the scope of the claims to be described later.

Claims (13)

OTS(Ovonic Threshold Switch)의 스냅 백을 개선하는 상변화 메모리 소자에 있어서,
글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS;
상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS;
상기 LBL PMOS의 하단에 배치되는 OTS;
상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층;
상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS;
상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS; 및
상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 래치 방전 회로(Latch discharging circuit)
를 포함하고,
상기 래치 방전 회로는,
상기 OTS의 동작 여부에 따라 자동으로 방전 패스(Discharging path)를 활성화하는 것을 특징으로 하는 상변화 메모리 소자.In the phase change memory device that improves the snapback of OTS (Ovonic Threshold Switch),
GBL PMOS acting as a switch for a global bit line (GBL);
An LBL PMOS disposed below the GBL PMOS and serving as a switch for a local bit line (LBL);
An OTS disposed below the LBL PMOS;
A phase change layer disposed below the OTS and functioning as a data storage;
An LWL NMOS disposed below the phase change layer and serving as a switch for a local word line (LWL);
A GWL NMOS disposed below the LWL NMOS and serving as a switch for a global word line (GWL); And
Latch discharging circuit for discharging at least some electric charges to be introduced into the OTS while being connected between the GBL PMOS and the LBL PMOS
Including,
The latch discharge circuit,
A phase change memory device, comprising automatically activating a discharging path according to whether the OTS is operated. 삭제delete 제1항에 있어서,
상기 래치 방전 회로는,
방전 회로 GBL PMOS;
방전 회로 LWL NMOS;
상기 방전 회로 GBL PMOS와 상기 방전 회로 LWL NMOS 사이에 대칭되며 형성되는 대칭 PMOS들과 대칭 NMOS들; 및
상기 대칭 PMOS들과 상기 대칭 NMOS들 사이에 배치된 채 상기 대칭 PMOS들 각각의 전압을 이퀄라이징(Equalizing)시키고 상기 대칭 NMOS들 각각의 전압을 이퀄라이징시키는 과정에서 스위치 역할을 하는 스위치 LWL NMOS
를 포함하는 상변화 메모리 소자.The method of claim 1,
The latch discharge circuit,
Discharge circuit GBL PMOS;
Discharge circuit LWL NMOS;
Symmetric PMOSs and symmetric NMOSs formed symmetrically between the discharge circuit GBL PMOS and the discharge circuit LWL NMOS; And
A switch disposed between the symmetrical PMOSs and the symmetrical NMOSs and serving as a switch in the process of equalizing the voltages of each of the symmetrical PMOSs and equalizing the voltages of the symmetrical NMOSs
Phase change memory device comprising a. 제3항에 있어서,
상기 래치 방전 회로는,
상기 GBL PMOS와 상기 LBL PMOS 사이에 배치되는 프리차징 커패시터에 전하가 프리차징됨과 동시에 상기 스위치 LWL NMOS를 이용하여 상기 대칭 PMOS들 각각의 전압 및 상기 대칭 NMOS들 각각의 전압을 이퀄라이징시키고, 상기 OTS의 동작 여부에 따라 상기 대칭 NMOS들 중 어느 하나를 통과하는 방전 패스를 자동으로 활성화하는 것을 특징으로 하는 상변화 메모리 소자.The method of claim 3,
The latch discharge circuit,
Charge is precharged in the precharging capacitor disposed between the GBL PMOS and the LBL PMOS, and at the same time, the voltage of each of the symmetric PMOSs and the voltage of each of the symmetric NMOSs are equalized using the switch LWL NMOS, and A phase change memory device, comprising automatically activating a discharge path passing through any one of the symmetrical NMOSs according to whether the operation is performed or not. 제4항에 있어서,
상기 래치 방전 회로는,
상기 GBL PMOS와 상기 LBL PMOS 사이의 노드와 연결된 채 상기 LBL PMOS의 동작과 동일하게 동작하는 스위치를 더 포함함으로써, 상기 OTS가 턴 온(Turn on) 되는 경우 상기 방전 패스를 자동으로 활성화하는 것을 특징으로 하는 상변화 메모리 소자.The method of claim 4,
The latch discharge circuit,
Further comprising a switch connected to a node between the GBL PMOS and the LBL PMOS and operating in the same manner as the operation of the LBL PMOS, thereby automatically activating the discharge path when the OTS is turned on. Phase change memory device. 제5항에 있어서,
상기 래치 방전 회로는,
상기 OTS가 턴 온 될 때 상기 LBL PMOS가 활성화됨에 응답하여, 상기 스위치를 턴 온 시켜 상기 방전 패스를 자동으로 활성화하는 것을 특징으로 하는 상변화 메모리 소자.The method of claim 5,
The latch discharge circuit,
When the OTS is turned on, in response to the LBL PMOS being activated, the switch is turned on to automatically activate the discharge path. 제1항에 있어서,
상기 상변화 메모리 소자는,
상기 래치 방전 회로의 출력값을 기초로 상기 상변화층에 대한 판독 동작을 수행하는 것을 특징으로 하는 상변화 메모리 소자.The method of claim 1,
The phase change memory device,
And performing a read operation for the phase change layer based on an output value of the latch discharge circuit. 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS, 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS, 상기 LBL PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층, 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS, 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS 및 상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 래치 방전 회로(Latch discharging circuit)를 포함하는 상변화 메모리 소자의 방전 동작 방법에 있어서,
상기 GBL PMOS와 상기 LBL PMOS 사이에 배치되는 프리차징 커패시터에 전하가 프리차징됨과 동시에 상기 래치 방전 회로에 포함되는 대칭 PMOS들과 대칭 NMOS들 사이에 배치되는 스위치 LWL NMOS를 이용하여, 상기 대칭 PMOS들 각각의 전압과 상기 대칭 NMOS들 각각의 전압을 이퀄라이징(Equalizing)시키는 단계; 및
상기 OTS의 동작 여부에 따라 상기 대칭 NMOS들 중 어느 하나를 통과하는 방전 패스를 자동으로 활성화하는 단계
를 포함하는 상변화 메모리 소자의 방전 동작 방법.GBL PMOS that acts as a switch for a global bit line (GBL), an LBL PMOS that acts as a switch for a local bit line (LBL) while disposed below the GBL PMOS, and the LBL PMOS OTS (Ovonic Threshold Switch) disposed at the bottom of the OTS, a phase change layer that functions as a data storage while being disposed at the bottom of the OTS, and a local word line (LWL) disposed at the bottom of the phase change layer LWL NMOS as a switch for the LWL NMOS, GWL NMOS as a switch for the Global Word Line (GWL) while being disposed below the LWL NMOS, and the OTS while connected between the GBL PMOS and the LBL PMOS A method of discharging a phase change memory device including a latch discharging circuit for discharging at least some electric charges to be introduced into the system,
Using a switch LWL NMOS disposed between symmetric PMOSs and symmetric NMOSs included in the latch discharge circuit while charge is precharged in a precharging capacitor disposed between the GBL PMOS and the LBL PMOS, the symmetric PMOSs Equalizing each voltage and a voltage of each of the symmetric NMOSs; And
Automatically activating a discharge path passing through any one of the symmetrical NMOSs according to whether the OTS is operated
Discharge operation method of a phase change memory device comprising a. 제8항에 있어서,
상기 활성화하는 단계는,
상기 래치 방전 회로에 포함되는 스위치-상기 스위치는 상기 GBL PMOS와 상기 LBL PMOS 사이의 노드와 연결된 채 상기 LBL PMOS의 동작과 동일하게 동작함-를 이용하여, 상기 OTS가 턴 온(Turn on) 되는 경우 상기 방전 패스를 자동으로 활성화하는 단계인 것을 특징으로 하는 상변화 메모리 소자의 방전 동작 방법.The method of claim 8,
The activating step,
By using a switch included in the latch discharge circuit-the switch operates in the same manner as the operation of the LBL PMOS while being connected to a node between the GBL PMOS and the LBL PMOS -, the OTS is turned on. In this case, the discharging operation method of the phase change memory device, characterized in that the step of automatically activating the discharging path. 글로벌 비트라인(Global Bit Line; GBL)에 대해 스위치 역할을 하는 GBL PMOS; 상기 GBL PMOS의 하단에 배치된 채 로컬 비트라인(Local Bit Line; LBL)에 대해 스위치 역할을 하는 LBL PMOS, 상기 LBL PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치된 채 데이터 저장소의 기능을 하는 상변화층, 상기 상변화층의 하단에 배치된 채 로컬 워드라인(Local Word Line; LWL)에 대해 스위치 역할을 하는 LWL NMOS, 및 상기 LWL NMOS의 하단에 배치된 채 글로벌 워드라인(Global Word Line; GWL)에 대해 스위치 역할을 하는 GWL NMOS를 포함하는 상변화 메모리 소자에서 사용되는 래치 방전 회로에 있어서,
상기 래치 방전 회로는,
상기 GBL PMOS와 상기 LBL PMOS 사이에 연결된 채 상기 OTS의 동작 여부에 따라 자동으로 방전 패스를 활성화함으로써, 상기 OTS로 유입될 적어도 일부 전하를 방전시키는 것을 특징으로 하는 래치 방전 회로.GBL PMOS acting as a switch for a global bit line (GBL); An LBL PMOS that acts as a switch for a local bit line (LBL) while being disposed at the bottom of the GBL PMOS, an Ovonic Threshold Switch (OTS) disposed at the bottom of the LBL PMOS, and a lower part of the OTS. A phase change layer that functions as a data storage while being placed at the bottom of the phase change layer, an LWL NMOS that acts as a switch for a local word line (LWL), and an LWL NMOS that is disposed below the LWL NMOS. In a latch discharge circuit used in a phase change memory device including a GWL NMOS acting as a switch for a global word line (GWL),
The latch discharge circuit,
And automatically activating a discharge path according to whether the OTS is operated while being connected between the GBL PMOS and the LBL PMOS, thereby discharging at least some electric charges to be introduced into the OTS. 제10항에 있어서,
상기 래치 방전 회로는,
상기 래치 방전 회로에 포함되는 대칭 PMOS들과 대칭 NMOS들 사이에 배치되는 스위치 LWL NMOS를 이용하여 상기 대칭 PMOS들 각각의 전압 및 상기 대칭 NMOS들 각각의 전압을 이퀄라이징시키고, 상기 OTS의 동작 여부에 따라 상기 대칭 NMOS들 중 어느 하나를 통과하는 방전 패스를 자동으로 활성화하는 것을 특징으로 하는 래치 방전 회로.The method of claim 10,
The latch discharge circuit,
The voltages of each of the symmetrical PMOSs and the voltages of each of the symmetrical NMOSs are equalized using a switch LWL NMOS disposed between the symmetrical PMOSs and the symmetrical NMOSs included in the latch discharge circuit, and according to whether the OTS is operated A latch discharge circuit, characterized in that automatically activating a discharge path passing through one of the symmetrical NMOSs. 제10항에 있어서,
상기 래치 방전 회로는,
상기 GBL PMOS와 상기 LBL PMOS 사이의 노드와 연결된 채 상기 LBL PMOS의 동작과 동일하게 동작하는 스위치를 더 포함함으로써, 상기 OTS가 턴 온(Turn on) 되는 경우 상기 방전 패스를 자동으로 활성화하는 것을 특징으로 하는 래치 방전 회로.The method of claim 10,
The latch discharge circuit,
Further comprising a switch connected to a node between the GBL PMOS and the LBL PMOS and operating in the same manner as the operation of the LBL PMOS, thereby automatically activating the discharge path when the OTS is turned on. A latch discharge circuit to be used. 제12항에 있어서,
상기 래치 방전 회로는,
상기 OTS가 턴 온(Turn on) 될 때 상기 LBL PMOS가 활성화됨에 응답하여, 상기 스위치를 턴 온 시켜 상기 방전 패스를 자동으로 활성화하는 것을 특징으로 하는 래치 방전 회로.The method of claim 12,
The latch discharge circuit,
When the OTS is turned on, in response to the LBL PMOS being activated, the switch is turned on to automatically activate the discharge path.
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