KR102442833B1 - Multilayer ceramic electronic component - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 적어도 하나의 둥근 코너(rounded corner)를 가지는 육면체의 형태이고, 유전체층과 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및 각각 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 제1 및 제2 외부전극은, 각각 적어도 일부분이 세라믹 바디의 제1 및 제2 외측에 접하는 제1 및 제2 베이스 전극층과, 각각 제1 및 제2 베이스 전극층을 커버하도록 배치된 제1 및 제2 도금층을 각각 포함하고, 폭방향으로 볼 때 세라믹 바디의 둥근 코너의 둥근 경계선의 길이를 CP로 정의하고, 제1 및 제2 베이스 전극층 중 상기 둥근 코너를 커버하는 베이스 전극층의 중심 두께를 CT로 정의할 경우, CP/CT는 1.6 이상 2.4 이하일 수 있다.A multilayer ceramic electronic component according to an embodiment of the present invention has a shape of a hexahedron having at least one rounded corner, and is laminated to be alternately exposed to the first and second outsides with a dielectric layer and a dielectric layer interposed therebetween. a ceramic body including first and second internal electrodes; and first and second external electrodes disposed on the first and second outer sides of the ceramic body to be connected to corresponding internal electrodes among the first and second internal electrodes, respectively. wherein the first and second external electrodes are arranged to cover the first and second base electrode layers, respectively, at least a portion of which is in contact with the first and second outer sides of the ceramic body, and the first and second base electrode layers, respectively. The center of the base electrode layer including the first and second plating layers, respectively, and the length of the round boundary line of the round corner of the ceramic body when viewed in the width direction is defined as CP, and the center of the base electrode layer covering the round corner among the first and second base electrode layers When the thickness is defined as CT, CP/CT may be 1.6 or more and 2.4 or less.
Description
본 발명은 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component.
적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 IT부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전장부품으로서도 널리 사용되고 있다.Multilayer ceramic electronic components are widely used as IT components for computers, PDAs, mobile phones, etc. due to their small size, high capacity, and easy mounting, and are widely used as electronic components due to their high reliability and high strength characteristics.
적층 세라믹 전자부품에 포함된 외부전극은 적층 세라믹 전자부품의 외부로 노출되는 전극이므로 신뢰성, 강도에 큰 영향을 줄 수 있다.Since the external electrode included in the multilayer ceramic electronic component is an electrode exposed to the outside of the multilayer ceramic electronic component, reliability and strength may be greatly affected.
최근 제품의 소형화 및 고기능화에 따라 외부전극의 두께가 점차 얇아지고 있다. 그러나, 외부전극의 신뢰성, 강도는 외부전극의 두께가 얇아질수록 저하될 수 있다.Recently, the thickness of the external electrode is getting thinner due to the miniaturization and high functionalization of products. However, the reliability and strength of the external electrode may decrease as the thickness of the external electrode decreases.
외부전극은 두께가 얇아짐에 따라 세라믹 바디의 코너에 대응되는 지점들에 위치한 구멍을 가질 수 있다.As the thickness of the external electrode decreases, the external electrode may have holes located at points corresponding to corners of the ceramic body.
본 발명은 얇은 두께를 가지면서 상기 구멍을 가지지 않는 외부전극을 구현하도록 설계된 적층 세라믹 전자부품을 제공한다.The present invention provides a multilayer ceramic electronic component designed to implement an external electrode having a thin thickness and not having the hole.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 적어도 하나의 둥근 코너(rounded corner)를 가지는 육면체의 형태이고, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 제1 및 제2 외부전극은, 각각 적어도 일부분이 상기 세라믹 바디의 제1 및 제2 외측에 접하는 제1 및 제2 베이스 전극층과, 각각 상기 제1 및 제2 베이스 전극층을 커버하도록 배치된 제1 및 제2 도금층을 각각 포함하고, 폭방향으로 볼 때 상기 세라믹 바디의 둥근 코너의 둥근 경계선의 길이를 CP로 정의하고, 상기 제1 및 제2 베이스 전극층 중 상기 둥근 코너를 커버하는 베이스 전극층의 중심 두께를 CT로 정의할 경우, CP/CT는 1.6 이상 2.4 이하일 수 있다.A multilayer ceramic electronic component according to an embodiment of the present invention has a shape of a hexahedron having at least one rounded corner, and is laminated so as to be alternately exposed to the first and second outsides with the dielectric layer interposed therebetween. a ceramic body including first and second internal electrodes; and first and second external electrodes disposed on the first and second outer sides of the ceramic body to be connected to corresponding internal electrodes among the first and second internal electrodes, respectively. Including, wherein the first and second external electrodes, respectively, at least a portion of the first and second base electrode layers in contact with the first and second outer sides of the ceramic body, and cover the first and second base electrode layers, respectively the first and second plating layers arranged to When the central thickness of the base electrode layer is defined as CT, CP/CT may be 1.6 or more and 2.4 or less.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 적어도 하나의 둥근 코너(rounded corner)를 가지는 육면체의 형태이고, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 제1 및 제2 외부전극은, 각각 적어도 일부분이 상기 세라믹 바디의 제1 및 제2 외측에 접하는 제1 및 제2 베이스 전극층과, 각각 상기 제1 및 제2 베이스 전극층을 커버하도록 배치된 제1 및 제2 도금층을 각각 포함하고, 폭방향으로 볼 때 상기 세라믹 바디의 둥근 코너의 둥근 경계선의 길이를 CP로 정의하고, 상기 제1 및 제2 베이스 전극층 중 상기 둥근 코너를 커버하는 베이스 전극층의 상기 둥근 코너를 커버하는 부분의 중심 두께를 ET로 정의할 경우, CP/ET는 8.4375 이상 10.25 이하일 수 있다.A multilayer ceramic electronic component according to an embodiment of the present invention has a shape of a hexahedron having at least one rounded corner, and is laminated so as to be alternately exposed to the first and second outsides with the dielectric layer interposed therebetween. a ceramic body including first and second internal electrodes; and first and second external electrodes disposed on the first and second outer sides of the ceramic body to be connected to corresponding internal electrodes among the first and second internal electrodes, respectively. Including, wherein the first and second external electrodes, respectively, at least a portion of the first and second base electrode layers in contact with the first and second outer sides of the ceramic body, and cover the first and second base electrode layers, respectively the first and second plating layers arranged to When the central thickness of the portion covering the round corners of the base electrode layer is defined as ET, CP/ET may be 8.4375 or more and 10.25 or less.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 얇은 외부전극을 구현하면서도 외부전극의 실질적인 내습 신뢰성 및 실장 불량률의 열화를 억제할 수 있다.The multilayer ceramic electronic component according to an embodiment of the present invention can suppress deterioration of the practical moisture resistance reliability and mounting defect rate of the external electrode while implementing a thin external electrode.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 S 영역 확대도이다.
도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 세라믹 바디의 치수를 나타낸 측면도이다.
도 5는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 외부전극의 치수를 나타낸 측면도이다.
도 6은 베이스 전극층의 형성과정을 예시한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 실장형태를 예시한 사시도이다.
도 8a는 코너에 구멍이 형성된 적층 세라믹 전자부품의 예시한 SEM 도면이다.
도 8b는 코너에 구멍이 형성되지 않은 적층 세라믹 전자부품의 예시한 SEM 도면이다.1 is a perspective view illustrating a multilayer ceramic electronic component according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line AA′ of FIG. 1 .
FIG. 3 is an enlarged view of region S of FIG. 2 .
4 is a side view illustrating the dimensions of a ceramic body of a multilayer ceramic electronic component according to an embodiment of the present invention.
5 is a side view illustrating the dimensions of an external electrode of a multilayer ceramic electronic component according to an embodiment of the present invention.
6 is a view illustrating a process of forming a base electrode layer.
7 is a perspective view illustrating a mounting form of a multilayer ceramic electronic component according to an embodiment of the present invention.
8A is an exemplary SEM view of a multilayer ceramic electronic component in which a hole is formed in a corner.
8B is an exemplary SEM view of a multilayer ceramic electronic component in which a hole is not formed in a corner.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. Further, the embodiments of the present invention are provided in order to more completely explain the present invention to those of ordinary skill in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for a clearer description, and elements indicated by the same reference numerals in the drawings are the same elements.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and the thickness is enlarged to clearly express various layers and regions, and components having the same function within the scope of the same idea are referred to as the same. It is explained using symbols.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part "includes" a certain component, it means that other components may be further included, rather than excluding other components, unless otherwise stated.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.When the direction of the cube is defined in order to clearly describe the embodiments of the present invention, L, W, and T indicated in the drawings indicate a longitudinal direction, a width direction, and a thickness direction, respectively. Here, the thickness direction may be used as the same concept as the stacking direction in which the dielectric layers are stacked.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.Hereinafter, a multilayer ceramic electronic component according to an exemplary embodiment of the present invention will be described, and in particular, a multilayer ceramic capacitor will be described, but the present invention is not limited thereto.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이며, 도 2는 도 1의 A-A' 단면도이고, 도 3은 도 2의 S 영역 확대도이다.1 is a perspective view illustrating a multilayer ceramic electronic component according to an exemplary embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line A-A' of FIG. 1 , and FIG. 3 is an enlarged view of region S of FIG. 2 .
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품(100)은, 세라믹 바디(110) 및 제1 및 제2 외부전극(131, 132)을 포함한다.1 to 3 , a multilayer ceramic
세라믹 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(T)의 양 측면을 갖는 육면체로 형성될 수 있다. 이러한 세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수(1개 이상)가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.The
세라믹 바디(110)에 배치된 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.The plurality of
예를 들어, 세라믹 바디(110)는 육면체에서 8개 코너가 둥근 형태를 가질 수 있다. 이에 따라, 세라믹 바디(110)의 내구성, 신뢰성은 향상될 수 있으며, 상기 코너에서의 제1 및 제2 외부전극(131, 132)의 구조적 신뢰성을 향상시킬 수 있다.For example, the
유전체층(111)은 그 두께를 적층 세라믹 전자부품(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 세라믹 분말에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.The thickness of the
유전체층(111) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다. 이에 따라, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.The average particle diameter of the ceramic powder used to form the
예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.For example, the
제1 및 제2 내부전극(121, 122)은 각각 서로 다른 극성을 갖는 적어도 하나의 제1 내부전극(121)과 적어도 하나의 제2 내부전극(122)으로 구성될 수 있으며, 세라믹 바디(110)의 두께 방향(T)으로 적층되는 복수의 유전체층(111)을 사이에 두고 소정의 두께로 형성될 수 있다.The first and second
상기 제1 내부전극(121)과 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 세라믹 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.One side of the first
즉, 제1 및 제2 내부전극(121, 122)은 세라믹 바디(110)의 길이 방향 양 측면으로 번갈아 노출되는 부분을 통해 세라믹 바디(110)의 길이 방향(L)의 양 측면에 형성된 제1 및 제2 외부전극(131, 132)과 각각 전기적으로 연결될 수 있다.That is, the first and second
예를 들어, 제1 및 제2 내부전극(121, 122)은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다.For example, the first and second
상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성하여 세라믹 바디(110)를 제작할 수 있다. The internal electrode pattern may be formed by applying the conductive paste for internal electrodes on the ceramic sheet by a printing method or the like. The method for printing the conductive paste may use a screen printing method or a gravure printing method, but the present invention is not limited thereto. The
따라서, 제1 및 제2 외부전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 전자부품(100)의 정전 용량은 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.Accordingly, when a voltage is applied to the first and second
즉, 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적이 극대화될 경우 동일 사이즈의 커패시터라도 정전 용량은 극대화될 수 있다.That is, when the area of the overlapping regions of the first and second
이러한 제1 및 제2 내부전극(121, 122)의 폭은 용도에 따라 결정될 수 있는데, 예를 들어 0.4㎛ 이하일 수 있다. 이에 따라, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.The widths of the first and second
유전체층(111)의 두께는 제1 및 제2 내부전극(121, 122) 사이의 간격에 대응되므로, 적층 세라믹 전자부품(100)의 정전 용량은 유전체층(111)의 두께가 짧을수록 클 수 있다.Since the thickness of the
한편, 제1 및 제2 내부전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.Meanwhile, the conductive metal included in the conductive paste forming the first and second
제1 및 제2 외부전극(131, 132)은 각각 제1 및 제2 내부전극(121, 122)에 연결되도록 세라믹 바디(110)의 외측에 배치될 수 있으며, 제1 및 제2 내부전극(121, 122)과 기판 사이를 전기적으로 연결시키도록 구성될 수 있다.The first and second
제1 및 제2 외부전극(131, 132)은 구조적 신뢰성, 기판실장 용이성, 외부에 대한 내구도, 내열성, 등가직렬저항값(Equivalent Series Resistance, ESR) 중 적어도 일부를 위해 제1 및 제2 도금층(131c, 132c)을 각각 포함한다.The first and second
예를 들어, 제1 및 제2 도금층(131c, 132c)은 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다.For example, the first and second plating layers 131c and 132c may be formed by sputtering or electrolytic plating (Electric Deposition), but are not limited thereto.
예를 들어, 제1 및 제2 도금층(131c, 132c)은 니켈을 가장 많이 함유할 수 있으나, 이에 한정되지 않으며 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금으로 구현될 수도 있다.For example, the first and second plating layers 131c and 132c may contain the most nickel, but are not limited thereto, and copper (Cu), palladium (Pd), platinum (Pt), gold (Au), and silver are not limited thereto. (Ag) or lead (Pb) may be implemented alone or as an alloy thereof.
제1 및 제2 외부전극(131, 132)은 각각 제1 및 제2 내부전극(121, 122)과 제1 및 제2 도금층(131c, 132c)의 사이에 배치되고 적어도 일부분이 세라믹 바디(110)의 외측에 접촉하는 제1 및 제2 베이스 전극층(131a, 132a)을 각각 더 포함할 수 있다.The first and second
제1 및 제2 베이스 전극층(131a, 132a)은 제1 및 제2 도금층(131c, 132c)에 비해 상대적으로 제1 및 제2 내부전극(121, 122)에 쉽게 결합될 수 있으므로, 제1 및 제2 내부전극(121, 122)에 대한 접촉저항을 줄일 수 있다.Since the first and second
제1 및 제2 베이스 전극층(131a, 132a)은 제1 및 제2 외부전극(131, 132)에서 제1 및 제2 도금층(131c, 132c)의 내측영역에 배치될 수 있다.The first and second
예를 들어, 제1 및 제2 베이스 전극층(131a, 132a)은 각각 적층 세라믹 전자부품(100)의 외부로 노출되지 않도록 제1 및 제2 도금층(131c, 132c)과 제1 및 제2 도전성 수지층(131b, 132b)에 의해 덮힐 수 있다.For example, the first and second
예를 들어, 제1 및 제2 베이스 전극층(131a, 132a)은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법이나 세라믹 바디(110)의 두께 방향(T)의 적어도 일면 상에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하는 방법으로 형성될 수 있으며, 시트(Sheet) 전사, 패드(Pad) 전사 방식에 의해 형성될 수도 있다.For example, the first and second
예를 들어, 제1 및 제2 베이스 전극층(131a, 132a)은 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금일 수 있다.For example, the first and second
제1 및 제2 외부전극(131, 132)은 각각 제1 및 제2 베이스 전극층(131a, 132a)과 제1 및 제2 도금층(131c, 132c)의 사이에 배치된 제1 및 제2 도전성 수지층(131b, 132b)을 각각 더 포함할 수 있다.The first and second
제1 및 제2 도전성 수지층(131b, 132b)은 제1 및 제2 도금층(131c, 132c)에 비해 상대적으로 높은 유연성을 가지므로, 외부의 물리적 충격이나 적층 세라믹 전자부품(100)의 휨 충격으로부터 보호할 수 있으며, 기판 실장시에 가해지는 응력이나 인장 스트레스를 흡수하여 외부전극에 크랙이 발생하는 것을 방지할 수 있다.Since the first and second conductive resin layers 131b and 132b have relatively high flexibility compared to the first and second plating layers 131c and 132c, external physical impact or bending impact of the multilayer ceramic
예를 들어, 제1 및 제2 도전성 수지층(131b, 132b)은 글래스(glass)나 에폭시(epoxy) 수지와 같이 높은 유연성을 가지는 수지에 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 도전성 입자가 함유된 구조를 가져서 높은 유연성과 높은 전도도를 가질 수 있다.For example, the first and second conductive resin layers 131b and 132b may include copper (Cu), nickel (Ni), or palladium (Pd) in a resin having high flexibility such as glass or epoxy resin. , platinum (Pt), gold (Au), silver (Ag), or lead (Pb) having a structure containing conductive particles such as high flexibility and high conductivity can have.
제1 및 제2 외부전극(131, 132)은 각각 제1 및 제2 도금층(131c, 132c)의 외측에 배치되는 제1 및 제2 주석 도금층(131d, 132d)을 각각 더 포함할 수 있다. 제1 및 제2 주석 도금층(131d, 132d)은 구조적 신뢰성, 기판실장 용이성, 외부에 대한 내구도, 내열성, 등가직렬저항값 중 적어도 일부를 더욱 향상시킬 수 있다.The first and second
*도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 세라믹 바디의 치수를 나타낸 측면도이고, 도 5는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 외부전극의 치수를 나타낸 측면도이다.* FIG. 4 is a side view showing the dimensions of the ceramic body of the multilayer ceramic electronic component according to an embodiment of the present invention, and FIG. 5 is a side view showing the dimensions of the external electrode of the multilayer ceramic electronic component according to the exemplary embodiment of the present invention. .
도 4를 참조하면, 세라믹 바디(110)는 적어도 하나의 둥근 코너를 가지는 육면체의 형태이다.Referring to FIG. 4 , the
폭방향으로 볼 때 세라믹 바디(110)의 두께방향 변의 연장 가상선과 길이방향 변의 연장 가상선이 만나는 지점을 P로 정의할 수 있다.When viewed in the width direction, a point where the imaginary extension line of the thickness direction side of the
P에서 세라믹 바디(110)의 둥근 코너의 둥근 경계선의 시작점과 끝점까지의 직선거리를 각각 L1과 L2로 정의할 수 있다. 여기서, 시작점은 세라믹 바디(110)의 측면이 사선으로 기울어지기 시작하는 지점으로 정의할 수 있으며, 끝점은 세라믹 바디(110)의 상면 또는 하면이 사선으로 기울어지기 시작하는 지점으로 정의할 수 있다.Linear distances from P to the start point and the end point of the round boundary line of the round corner of the
여기서, 상기 시작점에서 세라믹 바디(110)의 둥근 경계선을 따라 상기 끝점까지 이어지는 길이를 CP로 정의할 수 있다.Here, a length extending from the start point to the end point along the round boundary line of the
CP의 크기는 세라믹 바디(110)의 연마과정에서의 연마시간 조절을 통해 조절될 수 있다. 예를 들어, CP는 연마시간이 5분, 15분, 25분, 35분, 45분, 55분일 경우, 각각 23.52, 27.03, 38.42, 40.87, 44.11, 49.27일 수 있다.The size of the CP may be adjusted by adjusting the polishing time in the polishing process of the
도 5를 참조하면, 제1 베이스 전극층(131a)의 중심 두께를 CT1로 정의하고 제2 베이스 전극층(132a)의 중심 두께를 CT2로 정의할 수 있다. CT와 관련하여, 중심은 길이방향으로 볼 때의 중심을 의미한다.Referring to FIG. 5 , the center thickness of the first
제1 베이스 전극층(131a)의 상측 코너의 중심 두께를 ET1로 정의하고, 제2 베이스 전극층(132a)의 상측 코너의 중심 두께를 ET2로 정의하고, 제1 베이스 전극층(131a)의 하측 코너의 중심 두께를 ET3으로 정의하고, 제2 베이스 전극층(132a)의 하측 코너의 중심 두께를 ET4로 정의할 수 있다. ET와 관련하여, 중심은 코너의 표면의 법선방향으로 볼 때의 중심을 의미한다.The center thickness of the upper corner of the first
제1 및 제2 베이스 전극층(131a, 132a)은 각각 두께편차를 가질 수 있다.Each of the first and second
제1 및 제2 베이스 전극층(131a, 132a)의 형성시, 제1 및 제2 베이스 전극층(131a, 132a)의 코너부분은 도전성 페이스트의 유동성, 레올로지(rheology) 및/또는 무닝(mooning) 현상으로 인해 제1 및 제2 베이스 전극층(131a, 132a)의 중심부분으로 쏠릴 수 있다.When the first and second
따라서, 상기 CT1, CT2는 제1 및 제2 베이스 전극층(131a, 132a)에서 가장 두꺼운 두께이고, 상기 ET1, ET2, ET3, ET4는 제1 및 제2 베이스 전극층(131a, 132a)에서 가장 얇은 두께일 수 있다.Accordingly, CT1 and CT2 are the thickest thicknesses in the first and second
일반적으로, 제1 및 제2 베이스 전극층(131a, 132a)의 평균 두께가 점점 얇아질 경우, 제1 및 제2 베이스 전극층(131a, 132a)의 코너에는 구멍이 형성될 수 있다.In general, when the average thickness of the first and second
제1 및 제2 베이스 전극층(131a, 132a)이 얇아짐에 따라 형성되는 구멍은 외부의 수분침투 경로로 작용하여 내습 신뢰성을 저하시키고 실장 신뢰성도 저하시킬 수 있다.The holes formed as the first and second
코너의 구멍이 도전성 페이스트의 유동성, 레올로지 및/또는 무닝 현상에 기반하여 발생되므로, 코너의 구멍 발생 빈도는 세라믹 바디(110)의 CP가 클수록 낮아질 수 있다. Since the corner hole is generated based on the fluidity, rheology, and/or the muning phenomenon of the conductive paste, the frequency of the corner hole generation may decrease as the CP of the
하기의 표 1은 세라믹 바디(110)의 CP에 따른 코너의 구멍 발생 빈도와 실장 불량 빈도와 내습 신뢰성 불량 빈도를 나타낸다.Table 1 below shows the frequency of occurrence of holes in the corner according to the CP of the
표 1을 참조하면, 세라믹 바디(110)의 CP가 27μm 이상일 경우, 제1 및 제2 베이스 전극층(131a, 132a)은 구멍을 가지지 않을 수 있다.Referring to Table 1, when the CP of the
한편, 세라믹 바디(110)의 CP가 너무 클 경우, 제1 및 제2 베이스 전극층(131a, 132a)의 전체적인 두께는 도전성 페이스트의 유동성, 레올로지 및/또는 무닝 현상에 기반하여 너무 두꺼워질 수 있다.On the other hand, when the CP of the
*제1 및 제2 베이스 전극층(131a, 132a)이 너무 두꺼워질 경우, 세라믹 바디는 적층 세라믹 전자부품 전체 사이즈 유지를 위해 상대적으로 작아질 수 있다. 이에 따라, 적층 세라믹 전자부품의 전체 사이즈 대비 캐패시턴스는 작아질 수 있다.* When the first and second
또한, 제1 및 제2 베이스 전극층(131a, 132a)은 얇은 평균 두께를 가질수록 적층 세라믹 전자부품의 비용 대비 신뢰성과 휨 강도를 향상시킬 수 있다.In addition, as the first and second
따라서, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, CP가 너무 크지 않도록 설계됨으로써, 소형화 및/또는 고용량화될 수 있다.Accordingly, the multilayer ceramic electronic component according to the exemplary embodiment of the present invention may be miniaturized and/or have a high capacity by designing the CP not to be too large.
하기의 표 2는 세라믹 바디(110)의 CP에 따른 CT 및 ET를 나타낸다. 여기서, 제1 및 제2 베이스 전극층(131a, 132a)에서 세라믹 바디(110)의 상면 또는 하면 상에 위치한 부분의 두께는 약 8μm 내지 9μm일 수 있으나, 이에 한정되지 않는다.Table 2 below shows CT and ET according to CP of the
표 2를 참조하면, 세라믹 바디(110)의 CP가 41μm을 초과할 경우, 제1 및 제2 베이스 전극층(131a, 132a)의 CT와 ET는 CP의 상승에 따라 급격히 상승할 수 있다.따라서, 세라믹 바디(110)의 CP가 27μm 이상 41μm 이하일 경우, 베이스 전극층(131a, 132a)은 구멍을 가지지 않으면서도 얇아질 수 있다.Referring to Table 2, when the CP of the
세라믹 바디(110)의 CP는 CT 및/또는 ET와 상관관계를 지닐 수 있다.CP of the
즉, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 표 1 및 표 2에 기반하여 CP/CT 또는 CP/ET를 최적화할 수 있다.That is, the multilayer ceramic electronic component according to an embodiment of the present invention may optimize CP/CT or CP/ET based on Tables 1 and 2.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품에서, 제1 및 제2 베이스 전극층(131a, 132a) 중 둥근 코너를 커버하는 베이스 전극층의 중심 두께를 CT로 정의할 경우, CP/CT는 1.6 이상 2.4 이하일 수 있다.In the multilayer ceramic electronic component according to an embodiment of the present invention, when the center thickness of the base electrode layer covering the round corners among the first and second
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품에서, 제1 및 제2 베이스 전극층(131a, 132a) 중 둥근 코너를 커버하는 베이스 전극층의 둥근 코너를 커버하는 부분의 중심 두께를 ET로 정의할 경우, CP/ET는 8.4375 이상 10.25 이하일 수 있다.In the multilayer ceramic electronic component according to an embodiment of the present invention, when the central thickness of the portion covering the round corner of the base electrode layer covering the round corner among the first and second
이에 따라, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 얇고 구멍 없는 베이스 전극층을 포함할 수 있으며, 실장 불량을 줄이고 내습 신뢰성을 향상시킬 수 있으며, 비용 대비 신뢰성과 휨 강도도 확보할 수 있다.Accordingly, the multilayer ceramic electronic component according to an embodiment of the present invention may include a thin and hole-free base electrode layer, reduce mounting defects, improve moisture resistance reliability, and secure reliability and flexural strength against cost .
한편, 세라믹 바디(110)의 둥근 코너는 구(球)의 8등분 형태이고, 세라믹 바디(110)의 CP는 구의 원주의 1/4배 길이일 수 있다.Meanwhile, the round corner of the
이에 따라, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 CP/CT 또는 CP/ET를 더욱 정밀하게 최적화할 수 있으므로, 실장 불량을 크게 줄이고 내습 신뢰성을 크게 향상시킬 수 있다.Accordingly, in the multilayer ceramic electronic component according to an embodiment of the present invention, CP/CT or CP/ET can be more precisely optimized, thereby greatly reducing mounting defects and greatly improving moisture resistance reliability.
한편, 도 4를 참조하면, 세라믹 바디(110)는 제1 및 제2 내부전극(121, 122)의 상부에 배치된 Lc1의 두께를 가지는 제1 보호층과, 제1 및 제2 내부전극(121, 122)의 하부에 배치된 Lc2의 두께를 가지는 제2 보호층을 더 포함할 수 있다. 제1 및 제2 보호층은 세라믹 바디(110)를 외부충격으로부터 보호할 수 있다.Meanwhile, referring to FIG. 4 , the
제1 및 제2 보호층은 세라믹 바디(110)의 코너의 둥근 부분과 제1 및 제2 내부전극(121, 122) 사이의 이격거리를 확보하기 위해 두꺼운 두께를 가질 수 있다. 예를 들어, Lc1과 Lc2는 각각 20μm일 수 있다.The first and second protective layers may have a thick thickness in order to secure a separation distance between the round portion of the corner of the
따라서, CP/Lc는 1.35 이상 2.05 이하일 수 있다.Accordingly, CP/Lc may be 1.35 or more and 2.05 or less.
이에 따라, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 얇고 구멍 없는 제1 및 제2 베이스 전극층(131a, 132a)을 확보할 뿐만 아니라 제1 및 제2 내부전극(121, 122)의 신뢰성(예: 디라미네이션, 휨강도)도 확보할 수 있다. Accordingly, the multilayer ceramic electronic component according to an embodiment of the present invention secures the thin and hole-free first and second
도 6은 베이스 전극층의 형성과정을 예시한 도면이다.6 is a view illustrating a process of forming a base electrode layer.
도 6을 참조하면, 도전성 페이스트(90)가 도포된 세라믹 바디(110)는 베이스 부재(80) 상의 페이스트 베이스(91)로 디핑(dipping)될 수 있다. 이에 따라, 도전성 페이스트(92)는 세라믹 바디(110)의 상면 및 하면까지 연장될 수 있다.Referring to FIG. 6 , the
이후, 세라믹 바디(110)는 베이스 부재(80)로부터 멀어질 수 있다.Thereafter, the
이때, 도전성 페이스트(93, 94)는 유동성, 레올로지 및/또는 무닝 현상에 따라 세라믹 바디(110)의 측면 중심으로 쏠릴 수 있다.In this case, the
여기서, 세라믹 바디(110)의 CP가 너무 작을 경우, 도전성 페이스트(93, 94)는 세라믹 바디(110)의 코너의 일부분에 분포하지 않을 수 있다.Here, when the CP of the
세라믹 바디(110)의 CP가 너무 클 경우, 세라믹 바디(110)에 남겨지는 도전성 페이스트(93, 94)의 양은 너무 많아질 수 있다. 따라서, 베이스 전극층의 두께는 너무 커질 수 있다.When the CP of the
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 베이스 전극층의 형성과정에서 세라믹 바디(110)의 코너에 도전성 페이스트를 균형적으로 남기면서도 도전성 페이스트 전체 양이 너무 많지 않도록 조절될 수 있는 구조를 가질 수 있다.The multilayer ceramic electronic component according to an embodiment of the present invention has a structure that can be adjusted so that the total amount of the conductive paste is not too large while leaving the conductive paste in the corners of the
도 7은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 실장형태를 예시한 사시도이다.7 is a perspective view illustrating a mounting form of a multilayer ceramic electronic component according to an embodiment of the present invention.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품(100)은 각각 제1 및 제2 외부전극(131, 132)에 연결된 제1 및 제2 솔더(230)를 포함하여 기판(210)에 전기적으로 연결될 수 있다.Referring to FIG. 7 , a multilayer ceramic
예를 들어, 기판(210)은 제1 및 제2 전극패드(221, 222)를 포함할 수 있으며, 제1 및 제2 솔더(230)는 각각 제1 및 제2 전극패드(221, 222) 상에 배치될 수 있다.For example, the
만약 세라믹 바디(110)의 코너가 둥글 경우, 제1 및 제2 솔더(230)는 세라믹 바디(110)의 둥근 코너에 따른 여유공간에 채워짐에 따라 제1 및 제2 외부전극(131, 132)에 대해 안정적으로 연결될 수 있다.If the corners of the
제1 및 제2 솔더(230)는 리플로우(reflow) 과정에 따라 제1 및 제2 외부전극(131, 132)에 더욱 긴밀히 결합될 수 있는데, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품(100)은 상대적으로 얇은 제1 및 제2 외부전극(131, 132)을 가지면서도 실장 신뢰성을 가져서 리플로우시의 제1 및 제2 솔더(230)의 끊김을 방지할 수 있다.The first and
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.Therefore, various types of substitution, modification and change will be possible by those skilled in the art within the scope not departing from the technical spirit of the present invention described in the claims, and it is also said that it falls within the scope of the present invention. something to do.
100 : 적층 세라믹 전자부품
110 : 세라믹 바디
111 : 유전체층
121, 122 : 제 1 및 제 2 내부전극
131, 132 : 제 1 및 제 2 외부전극
131a, 132a : 제1 및 제2 베이스 전극층
131b, 132b: 제1 및 제2 도전성 수지층
131c, 132c: 제1 및 제2 도금층
131d, 132d: 제1 및 제2 주석 도금층
210: 기판
221, 222: 제1 및 제2 전극패드
230: 솔더100: multilayer ceramic electronic component
110: ceramic body
111: dielectric layer
121, 122: first and second internal electrodes
131, 132: first and second external electrodes
131a, 132a: first and second base electrode layers
131b and 132b: first and second conductive resin layers
131c, 132c: first and second plating layers
131d and 132d: first and second tin plating layers
210: substrate
221, 222: first and second electrode pads
230: solder
Claims (7)
상기 제1 및 제2 내부전극 중 최상층에 배치된 내부전극의 상부에 배치된 제1 보호층 및 상기 제1 및 제2 내부전극 중 최하층에 배치된 내부전극의 하부에 배치된 제2 보호층을 포함하는 세라믹 바디; 및
각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고,
상기 제1 및 제2 외부전극은, 각각 적어도 일부분이 상기 세라믹 바디의 제1 및 제2 외측에 접하는 제1 및 제2 베이스 전극층과, 각각 상기 제1 및 제2 베이스 전극층을 커버하도록 배치된 제1 및 제2 도금층을 각각 포함하고,
폭방향으로 볼 때 상기 세라믹 바디의 적어도 하나의 둥근 코너 중 1개의 둥근 코너의 둥근 경계선의 길이를 CP로 정의하고, 상기 제1 및 제2 보호층 중 상기 1개의 둥근 코너에 더 가까운 보호층의 두께를 Lc라고 정의할 때, CP/Lc는 1.35 이상 2.05 이하인 적층 세라믹 전자부품.
It has a shape of a hexahedron having at least one rounded corner, and includes a dielectric layer and first and second internal electrodes stacked so as to be alternately exposed to the first and second outer sides with the dielectric layer interposed therebetween,
a first protective layer disposed above the inner electrode disposed on the uppermost layer among the first and second internal electrodes and a second protective layer disposed under the inner electrode disposed on the lowermost layer among the first and second internal electrodes; a ceramic body comprising; and
first and second external electrodes disposed on the first and second outer sides of the ceramic body to be connected to corresponding internal electrodes of the first and second internal electrodes, respectively; including,
The first and second external electrodes include first and second base electrode layers, each at least a portion of which is in contact with the first and second outer sides of the ceramic body, and the first and second base electrode layers arranged to cover the first and second base electrode layers, respectively. Each of the first and second plating layers,
A length of a round boundary line of one round corner of at least one round corner of the ceramic body when viewed in the width direction is defined as CP, and of the protective layer closer to the one round corner of the first and second protective layers. When the thickness is defined as Lc, CP/Lc is 1.35 or more and 2.05 or less of a multilayer ceramic electronic component.
상기 CP는 27μm 이상 41μm 이하인 적층 세라믹 전자부품.
According to claim 1,
The CP is a multilayer ceramic electronic component of 27 μm or more and 41 μm or less.
상기 1개의 둥근 코너는 구(球)의 8등분 형태이고,
상기 CP는 구의 원주의 1/4배 길이인 적층 세라믹 전자부품.
According to claim 1,
The one round corner is in the form of eight equal parts of a sphere,
The CP is a multilayer ceramic electronic component having a length of 1/4 of the circumference of the sphere.
상기 제1 및 제2 베이스 전극층 중 상기 1개의 둥근 코너를 커버하는 베이스 전극층의 중심 두께를 CT로 정의할 경우, CP/CT는 1.6 이상 2.4 이하인 적층 세라믹 전자부품.
According to claim 1,
When the center thickness of the base electrode layer covering the one round corner among the first and second base electrode layers is defined as CT, CP/CT is 1.6 or more and 2.4 or less.
상기 제1 및 제2 베이스 전극층 중 상기 1개의 둥근 코너를 커버하는 베이스 전극층의 상기 1개의 둥근 코너를 커버하는 부분의 중심 두께를 ET로 정의할 경우, CP/ET는 8.4375 이상 10.25 이하인 적층 세라믹 전자부품.
According to claim 1,
When the central thickness of a portion of the base electrode layer that covers the one round corner among the first and second base electrode layers that covers the one round corner is defined as ET, CP/ET is 8.4375 or more and 10.25 or less. part.
상기 제1 및 제2 외부전극은 각각 상기 제1 및 제2 도금층의 외측에 배치되는 제1 및 제2 주석 도금층을 각각 더 포함하고,
상기 제1 및 제2 도금층은 각각 니켈을 가장 많이 함유하는 적층 세라믹 전자부품.
According to claim 1,
The first and second external electrodes further include first and second tin plating layers respectively disposed outside the first and second plating layers, respectively;
The first and second plating layers each contain the most nickel in the multilayer ceramic electronic component.
상기 제1 및 제2 내부전극 사이에 배치된 유전체층의 평균두께는 0.4㎛ 이하이고,
상기 제1 및 제2 내부전극의 평균두께는 0.4㎛ 이하인 적층 세라믹 전자부품.
According to claim 1,
The average thickness of the dielectric layer disposed between the first and second internal electrodes is 0.4 μm or less,
An average thickness of the first and second internal electrodes is 0.4 μm or less.
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|---|---|---|---|
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