KR102442638B1 - Liquid crystal display device - Google Patents

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오승택
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Abstract

액정표시장치가 제공된다. 액정 표시 장치는 표시 영역 및 비표시 영역을 갖는 하부 기판을 포함한다. 복수의 게이트 라인은 하부 기판 상에서 비표시 영역에 배치된다. 게이트 절연층은 복수의 게이트 라인을 덮는다. 제1 공통 전압 라인은 게이트 절연층 상에 배치되고, 복수의 게이트 라인 사이에 대응하도록 배치된다. 최상층 공통 전압 라인은 제1 공통 전압 라인 상에 배치되고, 게이트 라인의 상부 영역을 덮도록 배치된다. 본 발명의 일 실시예에 따른 액정 표시 장치에서는 비표시 영역에서의 공통 전압 라인의 저항의 증가량이 감소되면서 동시에 공통 전압 라인과 게이트 라인 사이의 커패시턴스도 감소될 수 있다.A liquid crystal display is provided. A liquid crystal display includes a lower substrate having a display area and a non-display area. The plurality of gate lines are disposed in the non-display area on the lower substrate. The gate insulating layer covers the plurality of gate lines. The first common voltage line is disposed on the gate insulating layer and disposed to correspond to between the plurality of gate lines. The uppermost common voltage line is disposed on the first common voltage line and is disposed to cover an upper region of the gate line. In the liquid crystal display according to the exemplary embodiment of the present invention, the amount of increase in resistance of the common voltage line in the non-display area may be reduced, and at the same time, the capacitance between the common voltage line and the gate line may also be reduced.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}Liquid crystal display device {LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 액정 표시 장치에 관한 것으로서, 보다 상세하게는 공통 전압 라인과 게이트 라인 사이의 커패시턴스를 감소시킬 수 있는 액정 표시 장치에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device capable of reducing a capacitance between a common voltage line and a gate line.

액정 표시 장치(Liquid Crystal Display; LCD)는 전기장을 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 구체적으로, 액정 표시 장치는 복수의 액정 셀들이 매트릭스 형태로 배열된 액정 표시 패널과, 액정 표시 패널을 구동하기 위한 구동 회로를 포함한다. A liquid crystal display (LCD) displays an image by adjusting the light transmittance of liquid crystal using an electric field. Specifically, the liquid crystal display device includes a liquid crystal display panel in which a plurality of liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal display panel.

최근에는 사용자의 터치 입력을 감지하는 장치인 터치 스크린 패널(Touch Screen Panel; TSP)이 탑재된 액정 표시 장치가 널리 사용되고 있다. 터치 스크린 패널은 액정 표시 장치 상부에 온-셀(on-cell) 방식으로 부착될 수 있다. 그러나, 온-셀 방식의 경우, 액정 표시 장치의 두께가 증가되고, 증가된 두께로 인해 액정 표시 장치의 시인성이 저하되는 단점이 있다. 이를 해결하기 위해, 터치 스크린 패널이 액정 표시 장치 내에 일체화된 인-셀(In-Cell) 방식의 터치 스크린 패널이 개발되었다. Recently, a liquid crystal display equipped with a touch screen panel (TSP), which is a device for detecting a user's touch input, has been widely used. The touch screen panel may be attached to the upper portion of the liquid crystal display in an on-cell manner. However, in the case of the on-cell method, the thickness of the liquid crystal display increases, and the visibility of the liquid crystal display decreases due to the increased thickness. In order to solve this problem, an in-cell type touch screen panel in which a touch screen panel is integrated in a liquid crystal display has been developed.

인-셀 방식의 터치 스크린 패널이 적용된 액정 표시 장치의 공통 전극은 터치 전극으로도 사용될 수 있다. 또한, 공통 전극과 연결된 공통 전압 라인이 터치 신호를 수신하는 터치 신호 라인으로 사용될 수도 있다. 즉, 인-셀 방식의 터치 스크린 패널이 적용된 액정 표시 장치는 시분할 구동을 하여, 공통 전극이 제1 시구간 동안에는 화소 전극과 전기장을 형성하는 공통 전극으로 동작하고, 제2 시구간 동안에는 터치 전극으로 동작한다. 그러나, 공통 전압 라인이 높은 저항 또는 높은 커패시턴스를 가지는 경우, 터치 신호의 신호 지연이 유발될 수 있다. 특히, 공통 전압 라인은 터치 스크린 패널의 하단부로 갈수록 분지된 공통 전압 라인의 개수가 감소되고, 분지된 하나의 공통 전압 라인의 단면적은 증가한다. 하나의 공통 전압 라인의 단면적이 증가함에 따라, 비표시 영역에 배치된 게이트 라인과 중첩되는 영역의 면적도 증가한다. 이에 따라 공통 전압 라인과 게이트 라인 사이의 커패시턴스도 증가하는 문제점이 발생한다.The common electrode of the liquid crystal display to which the in-cell type touch screen panel is applied may also be used as a touch electrode. Also, a common voltage line connected to the common electrode may be used as a touch signal line for receiving a touch signal. That is, the liquid crystal display to which the in-cell type touch screen panel is applied performs time division driving, so that the common electrode operates as a common electrode forming an electric field with the pixel electrode during the first time period, and acts as a touch electrode during the second time period. It works. However, when the common voltage line has a high resistance or a high capacitance, a signal delay of the touch signal may be induced. In particular, the number of branched common voltage lines decreases toward the lower end of the touch screen panel, and the cross-sectional area of one branched common voltage line increases. As the cross-sectional area of one common voltage line increases, the area of the region overlapping the gate line disposed in the non-display region also increases. Accordingly, there is a problem in that the capacitance between the common voltage line and the gate line also increases.

도 1은 인-셀 방식의 액정 표시 장치에서 터치 라인의 구조를 나타내는 개략적인 평면도이다. 도 2a 내지 도 2c는 종래기술의 베젤 영역에서 공통 전압 라인과 게이트 라인의 배치 구조를 설명하기 위한 개략적인 확대 평면도 및 단면도이다.1 is a schematic plan view illustrating a structure of a touch line in an in-cell type liquid crystal display device. 2A to 2C are schematic enlarged plan and cross-sectional views for explaining the arrangement structure of a common voltage line and a gate line in a bezel region of the prior art.

도 1을 참조하면, 종래의 액정 표시 장치(100)는 하부 기판(101), 터치 전극, 공통 전압 라인(110), 터치 패드 및 표시 소자(display element)를 포함한다. 하부 기판(101)은 액티브 영역(AA), 제1 베젤 영역(BA1), 제2 베젤 영역(BA2) 및 패드 영역(PA)을 포함한다. Referring to FIG. 1 , a conventional liquid crystal display 100 includes a lower substrate 101 , a touch electrode, a common voltage line 110 , a touch pad, and a display element. The lower substrate 101 includes an active area AA, a first bezel area BA1 , a second bezel area BA2 , and a pad area PA.

액티브 영역(AA)에는 터치 전극 및 표시 소자가 배치된다. 표시 소자는 박막 트랜지스터(Thin Film Transistor; TFT), 박막 트랜지스터와 연결된 화소 전극 및 화소 전극과 전기장을 형성하는 공통 전극을 포함한다. 앞서 언급한 바와 같이, 터치 스크린 패널이 인-셀 방식으로 탑재된 경우, 표시 소자의 공통 전극은 터치 전극으로 기능한다. 패드 영역(PA)에는 제1 터치 패드(TP1) 및 제2 터치 패드(TP2)가 배치된다. 구동 회로는 패드 영역(PA) 또는 하부 기판(101) 외부에 배치될 수 있다. 구동 회로는 박막 트랜지스터로 표시 신호를 제공하며, 구동 회로에서 제공된 신호에 기초하여 화소 전극과 공통 전극 사이에 전기장을 형성시킨다. 신호는 표시 라인을 통해 전달되며, 표시 라인은 구동 회로와 전기적으로 연결되어 패드 영역(PA)에서 액티브 영역(AA)으로 연장된다. 제1 터치 패드(TP1) 및 제2 터치 패드(TP2)는 공통 전압 라인으로부터 터치 신호를 수신한다. A touch electrode and a display element are disposed in the active area AA. The display device includes a thin film transistor (TFT), a pixel electrode connected to the thin film transistor, and a common electrode forming an electric field with the pixel electrode. As mentioned above, when the touch screen panel is mounted in an in-cell manner, the common electrode of the display element functions as a touch electrode. A first touch pad TP1 and a second touch pad TP2 are disposed in the pad area PA. The driving circuit may be disposed outside the pad area PA or the lower substrate 101 . The driving circuit provides a display signal to the thin film transistor, and forms an electric field between the pixel electrode and the common electrode based on the signal provided from the driving circuit. A signal is transmitted through the display line, and the display line is electrically connected to the driving circuit and extends from the pad area PA to the active area AA. The first touch pad TP1 and the second touch pad TP2 receive a touch signal from a common voltage line.

공통 전압 라인(110)은 공통 전극과 전기적으로 연결되며, 터치 신호를 전달한다. 공통 전압 라인(110)은 액티브 영역(AA)에서 가로 방향으로 연장되고, 제1 베젤 영역(BA1) 및 제2 베젤 영역(BA2)에서는 세로 방향으로 연장되어 패드 영역(PA)의 제1 터치 패드(TP1) 및 제2 터치 패드(TP2)와 연결된다. The common voltage line 110 is electrically connected to the common electrode and transmits a touch signal. The common voltage line 110 extends in a horizontal direction in the active area AA, and extends in a vertical direction in the first bezel area BA1 and the second bezel area BA2 to form the first touch pad in the pad area PA. It is connected to the TP1 and the second touch pad TP2 .

도 1에 도시된 바와 같이, 공통 전압 라인(110)은 제1 베젤 영역(BA1) 및 제2 베젤 영역(BA2)에서 세로방향으로 연장되고 공통 전압 라인(110) 각각은 세로 방향으로 연장된 길이가 서로 상이하다. As shown in FIG. 1 , the common voltage line 110 extends vertically in the first bezel area BA1 and the second bezel area BA2 , and each of the common voltage lines 110 extends in the vertical direction. are different from each other

보다 구체적으로, 도 1, 도 2a 및 도 2b를 참조하면, 제2 터치 패드(TP2)에 인접한 제 2 베젤 영역(BA2)에서 공통 전압 라인공통 전압 라인제2 베젤 영역(BA2)의 하단부로 갈수록 공통 전압 라인(110)의 개수는 감소하고, 각각의 공통 전압 라인(110)의 폭은 넓어진다. 즉, 공통 전압 라인(110)은 제1 터치 패드(TP1) 및 제2 터치 패드(TP2)에 인접할수록 공통 전압 라인(110)의 개수는 증가하고, 각각의 공통 전압 라인(110)의 폭은 좁아진다.More specifically, referring to FIGS. 1, 2A, and 2B , the common voltage line, the common voltage line, from the second bezel area BA2 adjacent to the second touch pad TP2 goes toward the lower end of the second bezel area BA2. The number of common voltage lines 110 decreases, and the width of each common voltage line 110 increases. That is, as the common voltage line 110 is adjacent to the first touch pad TP1 and the second touch pad TP2 , the number of common voltage lines 110 increases, and the width of each common voltage line 110 is narrows

또한, 도 1, 도 2a 및 도 2b를 참조하면, 베젤 영역(BA1, BA2)에서 게이트 라인(120)은 가로 방향으로 배치되고, 공통 전압 라인(110)은 세로 방향으로 배치된다. 게이트 라인(120)의 상부에는 게이트 절연층(140)이 배치되는데, 공통 전압 라인(110)과 게이트 라인(120)이 교차하는 영역에서는 공통 전압 라인(110)과 게이트 라인(120)에 의한 커패시턴스가 발생한다. Also, referring to FIGS. 1, 2A, and 2B , in the bezel areas BA1 and BA2 , the gate line 120 is disposed in a horizontal direction, and the common voltage line 110 is disposed in a vertical direction. The gate insulating layer 140 is disposed on the gate line 120 , and in a region where the common voltage line 110 and the gate line 120 cross each other, the capacitance caused by the common voltage line 110 and the gate line 120 . occurs

이에 따라, 공통 전압 라인(110)과 게이트 라인(120)이 교차하는 영역의 면적이 커질수록 커패시턴스도 증가한다. 즉, 베젤 영역(BA1, BA2)의 하단부로 갈수록 공통 전압 라인(110) 각각이 게이트 라인(120)과 중첩하는 면적이 증가하고 이에 따른 공통 전압 라인(110)과 게이트 라인(120) 사이의 커패시턴스도 증가한다. 이러한 커패시턴스는 터치 신호를 지연시킬 수 있는 문제점을 야기시킨다.Accordingly, as the area of the region where the common voltage line 110 and the gate line 120 intersect increases, the capacitance also increases. That is, the overlapping area of each of the common voltage lines 110 with the gate line 120 increases toward the lower ends of the bezel regions BA1 and BA2 , and thus the capacitance between the common voltage line 110 and the gate line 120 increases. also increases Such capacitance causes a problem in that the touch signal may be delayed.

또한, 도 2c를 참조하면, 공통 전압 라인(110)과 게이트 라인(120) 사이에 게이트 절연층(140)이 배치된다. 공통 전압 라인(110)과 게이트 라인(120) 사이의 커패시턴스는 공통 전압 라인(110)과 게이트 라인(120) 사이에 배치된 게이트 절연층(140)의 두께(dc)에 반비례한다.Also, referring to FIG. 2C , the gate insulating layer 140 is disposed between the common voltage line 110 and the gate line 120 . The capacitance between the common voltage line 110 and the gate line 120 is inversely proportional to the thickness d c of the gate insulating layer 140 disposed between the common voltage line 110 and the gate line 120 .

이에, 상술한 문제를 해결하기 위해, 공통 전압 라인의 저항을 증가시키지 않으면서 게이트 라인과 공통 전압 라인 사이에 존재하는 커패시컨스를 감소시킬 수 있는 공통 전압 라인의 구조를 포함하는 표시 장치에 대한 필요성이 존재한다. Accordingly, in order to solve the above-described problem, there is a need for a display device including a structure of a common voltage line capable of reducing the capacitance existing between the gate line and the common voltage line without increasing the resistance of the common voltage line. this exists

[관련기술문헌][Related technical literature]

1. 터치 스크린 일체형 표시 장치 (한국공개특허번호 제10-2015-0053537호)1. Touch screen integrated display device (Korean Patent Publication No. 10-2015-0053537)

본 발명의 발명자들은 상술한 바와 같이 비표시 영역인 베젤 영역에서 공통 전압 라인이 하단부로 갈수록 게이트 라인과 중첩하는 단면적이 증가하여 공통 전압 라인과 게이트 라인 사이의 커패시턴스가 증가하는 문제점을 해결하기 위해, 커패시턴스를 감소시킬 수 있는 공통 전압 라인을 포함하는 액정 표시 장치의 새로운 구조를 발명하였다.In order to solve the problem that the capacitance between the common voltage line and the gate line increases as the cross-sectional area overlaps with the gate line increases toward the lower end of the common voltage line in the bezel area, which is the non-display area, as described above, A new structure of a liquid crystal display including a common voltage line capable of reducing capacitance has been invented.

이에, 본 발명이 해결하고자 하는 과제는 공통 전압 라인의 저항을 증가시키지 않으면서 공통 전압 라인과 게이트 라인이 서로 중첩하는 단면적을 저감시킬 수 있는 구조를 갖는 공통 전압 라인을 포함하는 액정 표시 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a liquid crystal display including a common voltage line having a structure capable of reducing the cross-sectional area of the common voltage line and the gate line overlapping each other without increasing the resistance of the common voltage line will do

또한, 본 발명이 해결하고자 하는 다른 과제는 공통 전압 라인과 게이트 라인 사이의 거리를 증가시켜 커패시턴스를 저감시킬 수 있는 액정 표시 장치를 제공하는 것이다.Another object of the present invention is to provide a liquid crystal display capable of reducing capacitance by increasing a distance between a common voltage line and a gate line.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 일 실시예에 따른 액정 표시 장치가 제공된다. 액정 표시 장치는 표시 영역 및 비표시 영역을 갖는 하부 기판을 포함한다. 복수의 게이트 라인은 하부 기판 상에서 비표시 영역에 배치된다. 게이트 절연층은 복수의 게이트 라인을 덮는다. 제1 공통 전압 라인은 게이트 절연층 상에 배치되고, 복수의 게이트 라인 사이에 대응하도록 배치된다. 최상층 공통 전압 라인은 제1 공통 전압 라인 상에 배치되고, 게이트 라인의 상부 영역을 덮도록 배치된다. 본 발명의 일 실시예에 따른 액정 표시 장치에서는 비표시 영역에서의 공통 전압 라인의 저항의 증가량이 감소되면서 동시에 공통 전압 라인과 게이트 라인 사이의 커패시턴스도 감소될 수 있다.A liquid crystal display device according to an embodiment of the present invention is provided. A liquid crystal display includes a lower substrate having a display area and a non-display area. The plurality of gate lines are disposed in the non-display area on the lower substrate. The gate insulating layer covers the plurality of gate lines. The first common voltage line is disposed on the gate insulating layer and disposed to correspond to between the plurality of gate lines. The uppermost common voltage line is disposed on the first common voltage line and is disposed to cover an upper region of the gate line. In the liquid crystal display according to the exemplary embodiment of the present invention, the amount of increase in resistance of the common voltage line in the non-display area may be reduced, and at the same time, the capacitance between the common voltage line and the gate line may also be reduced.

액정 표시 장치는 표시 영역에 배치된 박막 트랜지스터를 더 포함하고, 제1 공통 전압 라인은 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어진다.The liquid crystal display further includes a thin film transistor disposed in the display area, and the first common voltage line is made of the same material as a source electrode and a drain electrode of the thin film transistor.

최상층 공통 전압 라인은 제1 공통 전압 라인과 전기적으로 연결된다.The uppermost common voltage line is electrically connected to the first common voltage line.

액정 표시 장치는 게이트 절연층 상에서 적어도 게이트 라인의 상부 영역에 배치된 제1 절연층을 더 포함한다.The liquid crystal display device further includes a first insulating layer disposed on the gate insulating layer at least in an upper region of the gate line.

액정 표시 장치는 제1 공통 전압 라인 상에 제1 공통 전압 라인과 중첩되도록 배치된 제2 공통 전압 라인을 더 포함한다.The liquid crystal display further includes a second common voltage line disposed on the first common voltage line to overlap the first common voltage line.

액정 표시 장치는 제1 절연층이 배치된 영역 상에 중첩되도록 배치된 제2 절연층을 더 포함하고, 제1 절연층 및 제2 절연층은 동일한 물질로 이루어진다.The liquid crystal display device further includes a second insulating layer disposed to overlap the region on which the first insulating layer is disposed, and the first insulating layer and the second insulating layer are made of the same material.

제1 공통 전압 라인 및 제2 공통 전압 라인은 컨택홀을 통해 전기적으로 연결된다.The first common voltage line and the second common voltage line are electrically connected through a contact hole.

제1 절연층의 폭은 게이트 라인의 폭보다 넓거나 같다.The width of the first insulating layer is greater than or equal to the width of the gate line.

최상층 공통 전압 라인은 제1 공통 전압 라인과 동일한 물질로 이루어진다.The uppermost common voltage line is made of the same material as the first common voltage line.

본 발명의 다른 실시예에 따른 액정 표시 장치가 제공된다. 액정 표시 장치는 일방향으로 연장된 복수의 게이트 라인이 배치된 표시 영역 및 비표시 영역을 포함하는 표시 패널을 포함한다. 제1 공통 전압 라인은 표시 영역에서 복수의 게이트 라인과 평행하게 배치되고, 비표시 영역에서 복수의 게이트 라인과 교차하도록 배치된다. 제1 공통 전압 라인은 비표시 영역에서의 복수의 게이트 라인과 중첩하는 영역 중 적어도 일부에 위치하는 복수의 제1 개구부를 갖는다. 본 발명의 다른 실시예에 따른 액정 표시 장치에 의해 비표시 영역의 공통 전압 라인에 형성된 개구부는 공통 전압 라인과 게이트 라인이 중첩하는 영역을 감소시켜 공통 전압 라인과 게이트 라인 사이의 커패시턴스도 저감시킬 수 있다.A liquid crystal display device according to another embodiment of the present invention is provided. A liquid crystal display includes a display panel including a display area and a non-display area in which a plurality of gate lines extending in one direction are disposed. The first common voltage line is disposed parallel to the plurality of gate lines in the display area and intersects the plurality of gate lines in the non-display area. The first common voltage line has a plurality of first openings positioned in at least a portion of an area overlapping a plurality of gate lines in the non-display area. The opening formed in the common voltage line of the non-display area by the liquid crystal display according to another embodiment of the present invention can reduce the overlapping area of the common voltage line and the gate line, thereby reducing the capacitance between the common voltage line and the gate line. have.

액정 표시 장치는 적어도 복수의 제1 개구부 내에 배치된 절연층을 더 포함하고, 절연층은 표시 패널 상에 배치되는 상부 기판과 하부 기판을 밀봉하는 실(seal) 또는 상부 기판과 하부 기판 사이를 접착하는 접착제이다.The liquid crystal display device further includes an insulating layer disposed in at least the plurality of first openings, wherein the insulating layer is a seal for sealing an upper substrate and a lower substrate disposed on the display panel or an adhesive between the upper substrate and the lower substrate It is an adhesive that

액정 표시 장치는 제1 공통 전압 라인 상에서 제1 공통 전압 라인과 중첩되도록 배치된 제2 공통 전압 라인을 더 포함하고, 제2 공통 전압 라인은 복수의 게이트 라인과 중첩하는 영역 중 적어도 일부에 제2 개구부를 포함한다.The liquid crystal display further includes a second common voltage line disposed on the first common voltage line to overlap the first common voltage line, wherein the second common voltage line is disposed in at least a portion of a region overlapping the plurality of gate lines. includes an opening.

제2 개구부는 복수의 제1 개구부와 적어도 일부 중첩되도록 배치된다.The second openings are arranged to overlap at least partially with the plurality of first openings.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 발명은 액정 표시 패널의 비표시 영역에서 하단부로 갈수록 공통 전압 라인과 게이트 라인 사이의 커패시턴스가 증가하는 것을 억제할 수 있는 액정 표시 장치를 제조할 수 있다. According to the present invention, it is possible to manufacture a liquid crystal display capable of suppressing an increase in the capacitance between the common voltage line and the gate line from the non-display area to the lower end of the liquid crystal display panel.

또한, 본 발명은 공통 전압 라인과 게이트 라인이 중첩하는 단면적을 감소시켜 공통 전압 라인과 게이트 라인 사이의 커패시턴스를 저감시킬 수 있는 액정 표시 장치를 제조할 수 있다.In addition, the present invention can manufacture a liquid crystal display capable of reducing the capacitance between the common voltage line and the gate line by reducing the cross-sectional area where the common voltage line and the gate line overlap.

또한, 본 발명은 공통 전압 라인과 게이트 라인 사이의 거리를 증가시켜 공통 전압 라인과 게이트 라인 사이의 커패시턴스를 저감시킬 수 있는 액정 표시 장치를 제조할 수 있다.In addition, the present invention can manufacture a liquid crystal display capable of reducing the capacitance between the common voltage line and the gate line by increasing the distance between the common voltage line and the gate line.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effect according to the present invention is not limited by the contents exemplified above, and more various effects are included in the present specification.

도 1은 인-셀 방식의 액정 표시 장치에서 터치 라인의 구조를 나타내는 개략적인 평면도이다.
도 2a 내지 도 2c는 종래기술의 베젤 영역에서 공통 전압 라인과 게이트 라인의 배치 구조를 설명하기 위한 액정 표시 장치의 개략적인 확대 평면도 및 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 베젤 영역에서의 공통 전압 라인과 게이트 라인의 배치 구조를 설명하기 위한 액정 표시 장치의 개략적인 확대 평면도 및 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 액정 표시 장치의 개략적인 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 베젤 영역에서의 공통 전압 라인과 게이트 라인의 배치 구조를 설명하기 위한 액정 표시 장치의 개략적인 확대 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 개략적인 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 개략적인 단면도이다.
도 8은 본 발명의 실시예들에 따른 공통 전압 라인과 게이트 라인 사이의 커패시턴스의 변화를 나타내는 그래프이다.1 is a schematic plan view illustrating a structure of a touch line in an in-cell type liquid crystal display device.
2A to 2C are schematic enlarged plan and cross-sectional views of a liquid crystal display for explaining the arrangement structure of a common voltage line and a gate line in a bezel region of the prior art.
3A to 3C are schematic enlarged plan and cross-sectional views of a liquid crystal display for explaining the arrangement structure of a common voltage line and a gate line in a bezel area according to an exemplary embodiment of the present invention.
4 is a schematic cross-sectional view of a liquid crystal display according to another exemplary embodiment of the present invention.
5 is a schematic enlarged plan view of a liquid crystal display for explaining an arrangement structure of a common voltage line and a gate line in a bezel area according to another embodiment of the present invention.
6 is a schematic cross-sectional view of a liquid crystal display according to another exemplary embodiment of the present invention.
7 is a schematic cross-sectional view of a liquid crystal display according to another exemplary embodiment of the present invention.
8 is a graph illustrating a change in capacitance between a common voltage line and a gate line according to embodiments of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are illustrative and the present invention is not limited to the illustrated matters. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. When 'including', 'having', 'consisting', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, the case in which the plural is included is included unless otherwise explicitly stated.

구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is interpreted as including an error range even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of the positional relationship, for example, when the positional relationship of two parts is described as 'on', 'on', 'on', 'beside', etc., 'right' Alternatively, one or more other parts may be positioned between two parts unless 'directly' is used.

소자 또는 층이 다른 소자 또는 층 위 (on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.When an element or layer is referred to as "on" another element or layer, it includes all cases with another layer or other element interposed therebetween or directly on the other element.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various elements, these elements are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The size and thickness of each component shown in the drawings are illustrated for convenience of description, and the present invention is not necessarily limited to the size and thickness of the illustrated component.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.Each feature of the various embodiments of the present invention may be partially or wholly combined or combined with each other, and as those skilled in the art will fully understand, technically various interlocking and driving are possible, and each embodiment may be independently implemented with respect to each other. It may be possible to implement together in a related relationship.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 베젤 영역에서의 공통 전압 라인과 게이트 라인의 배치 구조를 설명하기 위한 액정 표시 장치의 개략적인 확대 평면도 및 단면도이다. 도 3a 내지 도 3c에 도시된 액정 표시 장치(300)는 도 1 내지 도 2c에 도시된 액정 표시 장치(100)와 비교하여 제1 개구부(338)의 구성이 추가되었을 뿐, 다른 구성요소는 실질적으로 동일하므로 중복 설명은 생략한다. 도 3a 및 도 3b에서는 설명의 편의를 위해 게이트 절연층(340)을 생략하였다.3A to 3C are schematic enlarged plan and cross-sectional views of a liquid crystal display for explaining the arrangement structure of a common voltage line and a gate line in a bezel area according to an exemplary embodiment of the present invention. Compared to the liquid crystal display 100 illustrated in FIGS. 1 to 2C , the liquid crystal display 300 shown in FIGS. 3A to 3C has only the addition of the first opening 338, and other components are substantially Since they are identical to each other, redundant descriptions are omitted. 3A and 3B, the gate insulating layer 340 is omitted for convenience of description.

도 3a 내지 도 3c를 참조하면, 게이트 라인(320)은 하부 기판(301) 상에서 가로 방향으로 배치된다. 여기서, 게이트 라인(320)은 표시 영역의 박막 트랜지스터의 게이트 전극과 동일한 물질로 이루어질 수 있다. 3A to 3C , the gate line 320 is disposed in a horizontal direction on the lower substrate 301 . Here, the gate line 320 may be made of the same material as the gate electrode of the thin film transistor of the display area.

도 3c를 참조하면, 게이트 라인(320) 상에 게이트 절연층(340)이 배치된다. 게이트 절연층(340)은 게이트 라인(320)을 완전히 덮도록 배치될 수 있다. 여기서, 게이트 절연층(340)은 표시 영역의 박막 트랜지스터에서 게이트 전극 상에 배치되는 게이트 절연층(340)과 동일한 층일 수 있다. 예를 들어, 게이트 절연층(340)은 실리콘 나이트라이드(SiNx) 및 실리콘 옥사이드(SiOx) 중 적어도 하나로 이루어진다. Referring to FIG. 3C , a gate insulating layer 340 is disposed on the gate line 320 . The gate insulating layer 340 may be disposed to completely cover the gate line 320 . Here, the gate insulating layer 340 may be the same layer as the gate insulating layer 340 disposed on the gate electrode in the thin film transistor of the display area. For example, the gate insulating layer 340 is made of at least one of silicon nitride (SiNx) and silicon oxide (SiOx).

도 3a 내지 도 3c를 참조하면, 제1 공통 전압 라인(331)은 게이트 절연층(340) 상에서 게이트 라인(320)과 중첩되도록 배치된다. 구체적으로, 도 3a를 참조하면 게이트 라인(320) 각각은 복수의 제1 공통 전압 라인(331)과 중첩된다. 도 3b를 참조하면, 게이트 라인(320)의 일부는 복수의 제1 공통 전압 라인(331)과 중첩되고, 게이트 라인(320)의 나머지 일부는 하나의 제1 공통 전압 라인(331)과 중첩된다. 3A to 3C , the first common voltage line 331 is disposed on the gate insulating layer 340 to overlap the gate line 320 . Specifically, referring to FIG. 3A , each of the gate lines 320 overlaps the plurality of first common voltage lines 331 . Referring to FIG. 3B , a portion of the gate line 320 overlaps with the plurality of first common voltage lines 331 , and the remaining portion of the gate line 320 overlaps with one first common voltage line 331 . .

여기서, 제1 공통 전압 라인(331)은 표시 영역의 박막 트랜지스터에서 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 공통 전압 라인(331)은 티타늄(Ti), 티타늄(Ti)을 포함하는 화합물 또는 이들 중 적어도 하나를 포함하는 혼합물로 이루어질 수 있다. Here, the first common voltage line 331 may be formed of the same material as the source electrode and the drain electrode of the thin film transistor of the display area. For example, the first common voltage line 331 may be formed of titanium (Ti), a compound including titanium (Ti), or a mixture including at least one of them.

도 3a 및 도 3b를 참조하면, 제1 공통 전압 라인(331)은 게이트 라인(320)과 중첩하는 영역 중 적어도 일부에 제1 개구부(338)를 갖는다. 다시 말해, 제1 개구부(338)는 하나의 게이트 라인(320)과 제1 공통 전압 라인(331)이 교차되는 영역에 적어도 하나 존재한다. 제1 개구부(338)는 게이트 라인(320)의 상부 영역에 배치된 게이트 절연층(340)의 일부를 노출시킬 수 있다. 이와 같이, 제1 개구부(338)는 제1 공통 전압 라인(331)과 게이트 라인(320) 사이의 커패시턴스를 감소시킬 수 있도록 게이트 라인(320)의 상부 영역에 존재한다.3A and 3B , the first common voltage line 331 has a first opening 338 in at least a portion of a region overlapping the gate line 320 . In other words, at least one first opening 338 exists in a region where one gate line 320 and the first common voltage line 331 cross each other. The first opening 338 may expose a portion of the gate insulating layer 340 disposed on the upper region of the gate line 320 . As such, the first opening 338 is present in the upper region of the gate line 320 to reduce the capacitance between the first common voltage line 331 and the gate line 320 .

여기서, 제1 공통 전압 라인(331)이 가질 수 있는 제1 개구부(338)의 수는 제한되지 않는다. 다만, 제1 공통 전압 라인(331)의 폭이나 면적이 작아질수록 제1 공통 전압 라인(331)의 저항이 커질 수 있으므로, 제1 공통 전압 라인(331)과 게이트 라인(320) 사이의 커패시턴스와 제1 공통 전압 라인(331)의 저항 사이의 상관관계를 고려하여 제1 개구부(338)의 수와 면적이 결정될 수 있다. Here, the number of the first openings 338 that the first common voltage line 331 may have is not limited. However, as the width or area of the first common voltage line 331 decreases, the resistance of the first common voltage line 331 may increase, so that the capacitance between the first common voltage line 331 and the gate line 320 is increased. The number and area of the first openings 338 may be determined in consideration of a correlation between and the resistance of the first common voltage line 331 .

도 3a 내지 도 3c를 참조하면, 제1 개구부(338)의 폭(W1)은 게이트 라인(320)의 폭(Wg)과 동일하다. 이에 따라, 제1 공통 전압 라인(331)은 제1 개구부(338)에 의해 게이트 라인(320)과 중첩되는 면적을 감소시킬 수 있고, 제1 개구부(338)를 통해 제1 공통 전압 라인(331)과 게이트 라인(320) 사이의 커패시턴스도 감소될 수 있다. 몇몇 실시예에서, 제1 개구부(338)의 폭(W1)은 게이트 라인(320)의 폭(Wg)보다 넓도록 구성될 수 있고, 이에 따라 제1 공통 전압 라인(331)과 게이트 라인(320) 사이의 커패시턴스가 보다 감소될 수 있다.3A to 3C , the width W 1 of the first opening 338 is the same as the width W g of the gate line 320 . Accordingly, an area of the first common voltage line 331 overlapping the gate line 320 by the first opening 338 may be reduced, and the first common voltage line 331 may be formed through the first opening 338 . ) and the capacitance between the gate line 320 may also be reduced. In some embodiments, the width W 1 of the first opening 338 may be configured to be wider than the width W g of the gate line 320 , so that the first common voltage line 331 and the gate line The capacitance between 320 can be further reduced.

나아가, 제1 공통 전압 라인(331)과 게이트 라인(320) 사이의 커패시턴스를 감소시키기 위해 제1 개구부(338)의 수와 면적을 증가시킬 수 있다. 제1 개구부(338)의 수와 면적을 증가시키면 제1 공통 전압 라인(331)의 폭과 면적이 감소된다. 복수의 제1 개구부(338)를 갖는 제1 공통 전압 라인(331)은 메쉬(mesh) 형태와 유사한 형태를 가질 수 있다.Furthermore, in order to reduce the capacitance between the first common voltage line 331 and the gate line 320 , the number and area of the first openings 338 may be increased. When the number and area of the first openings 338 are increased, the width and area of the first common voltage line 331 are reduced. The first common voltage line 331 having the plurality of first openings 338 may have a shape similar to a mesh shape.

몇몇 실시예에서, 제1 개구부(388)의 내부 및 제1 공통 전압 라인(331) 상에는 절연층이 더 배치될 수 있다. 구체적으로, 제1 개구부(388)의 내부 및 제1 공통 전압 라인(331) 상에 배치되는 절연층은 하부 기판에 대향하여 배치되는 상부 기판과 하부 기판을 밀봉하는 실(seal) 또는 상부 기판과 하부 기판 사이를 접착하는 접착제일 수 있다.In some embodiments, an insulating layer may be further disposed inside the first opening 388 and on the first common voltage line 331 . Specifically, the insulating layer disposed inside the first opening 388 and on the first common voltage line 331 may include a seal or an upper substrate for sealing the upper substrate and the lower substrate disposed to face the lower substrate. It may be an adhesive for bonding between the lower substrates.

본 발명의 일 실시예에 따른 액정 표시 장치(300)에서 비표시 영역에 배치된 제1 공통 전압 라인(331)은 게이트 라인(320)과 중첩되는 영역 상에 적어도 하나의 제1 개구부(338)를 포함한다. 이에 따라, 제1 공통 전압 라인(331)에서 게이트 라인(320)과 중첩되는 영역이 감소되어, 제1 공통 전압 라인(331)과 게이트 라인(320) 사이의 커패시턴스가 감소된다. 즉, 본 발명의 일 실시예에 따른 액정 표시 장치(300)는 단일 층으로 이루어진 제1 공통 전압 라인(331)에서 게이트 라인(320)과 중첩되는 영역의 일부를 패터닝하여, 제1 공통 전압 라인(331)의 저항의 증가량을 최소화하면서 제1 공통 전압 라인(331)과 게이트 라인(320) 사이의 커패시턴스를 저감시킬 수 있다. 나아가, 액정 표시 장치(300)에서 제1 공통 전압 라인(331)과 게이트 라인(320) 사이의 커패시턴스가 감소됨에 따라 제1 공통 전압 라인(331) 또는 게이트 라인(320)을 통해 전달되는 신호의 지연이 억제될 수 있다.In the liquid crystal display 300 according to an embodiment of the present invention, the first common voltage line 331 disposed in the non-display area has at least one first opening 338 in the area overlapping the gate line 320 . includes Accordingly, a region overlapping the gate line 320 in the first common voltage line 331 is reduced, so that the capacitance between the first common voltage line 331 and the gate line 320 is reduced. That is, in the liquid crystal display 300 according to an embodiment of the present invention, a portion of a region overlapping the gate line 320 in the first common voltage line 331 formed of a single layer is patterned to form the first common voltage line The capacitance between the first common voltage line 331 and the gate line 320 may be reduced while minimizing an increase in the resistance of 331 . Furthermore, in the liquid crystal display 300 , as the capacitance between the first common voltage line 331 and the gate line 320 is reduced, the signal transmitted through the first common voltage line 331 or the gate line 320 is reduced. Delay can be suppressed.

도 4는 본 발명의 다른 실시예에 따른 액정 표시 장치의 개략적인 단면도이다. 도 4에 도시된 액정 표시 장치(400)는 도 3a 내지 도 3c에 도시된 액정 표시 장치(300)와 비교하여 제2 공통 전압 라인(432) 및 제2 개구부(439)의 구성이 추가되었을 뿐, 다른 구성요소는 실질적으로 동일하므로 중복 설명은 생략한다.4 is a schematic cross-sectional view of a liquid crystal display according to another exemplary embodiment of the present invention. Compared to the liquid crystal display 300 shown in FIGS. 3A to 3C , the configuration of the second common voltage line 432 and the second opening 439 is only added to the liquid crystal display 400 shown in FIG. 4 . , and other components are substantially the same, and thus redundant descriptions are omitted.

도 4를 참조하면, 제1 공통 전압 라인(331) 상에 제2 공통 전압 라인(432)이 배치된다. 여기서, 제2 공통 전압 라인(432)은 제1 공통 전압 라인(331)과 완전히 중첩되어 배치될 수 있다. 이에 따라, 제1 공통 전압 라인(331)과 제2 공통 전압 라인(432)은 하나의 공통 전압 라인으로 기능할 수 있다.Referring to FIG. 4 , a second common voltage line 432 is disposed on the first common voltage line 331 . Here, the second common voltage line 432 may be disposed to completely overlap the first common voltage line 331 . Accordingly, the first common voltage line 331 and the second common voltage line 432 may function as one common voltage line.

제2 공통 전압 라인(432)은 표시 영역의 박막 트랜지스터에서 소스 전극 및 드레인 전극을 구성하는 물질과 동일한 물질로 이루어질 수 있다. 예를 들어, 제2 공통 전압 라인(432)은 알루미늄(Al), 알루미늄(Al)을 포함하는 화합물 또는 이들 중 적어도 하나를 포함하는 혼합물로 이루어질 수 있다. 이 경우, 박막 트랜지스터의 소스 전극 및 드레인 전극은 복층 구조일 수 있고, 소스 전극 및 드레인 전극의 하나의 층은 제1 공통 전압 라인(331)과 동일한 물질로 형성되고, 소스 전극 및 드레인 전극의 다른 하나의 층은 제2 공통 전압 라인(432)과 동일한 물질로 형성될 수 있다.The second common voltage line 432 may be made of the same material as the material constituting the source electrode and the drain electrode in the thin film transistor of the display area. For example, the second common voltage line 432 may be formed of aluminum (Al), a compound including aluminum (Al), or a mixture including at least one of them. In this case, the source electrode and the drain electrode of the thin film transistor may have a multi-layer structure, one layer of the source electrode and the drain electrode is formed of the same material as the first common voltage line 331 , and the other of the source electrode and the drain electrode is formed of the same material as the first common voltage line 331 . One layer may be formed of the same material as the second common voltage line 432 .

이와 같이, 도전성 물질로 이루어진 제1 공통 전압 라인(331) 상에 도전성 물질로 이루어진 제2 공통 전압 라인(432)이 적층되어 도전성 물질 전체의 두께가 증가한다. 즉, 제1 공통 전압 라인(331) 및 제2 공통 전압 라인(432)의 연장 방향에 대해 수직 방향의 단면적이 증가한다. 이에 따라, 제1 공통 전압 라인(331) 및 제2 공통 전압 라인(432)이 적층된 구조를 통해 전체 공통 전압 라인의 저항은 감소된다.As described above, the second common voltage line 432 made of a conductive material is stacked on the first common voltage line 331 made of a conductive material to increase the overall thickness of the conductive material. That is, a cross-sectional area in a direction perpendicular to the extending direction of the first common voltage line 331 and the second common voltage line 432 increases. Accordingly, the resistance of the entire common voltage line is reduced through the structure in which the first common voltage line 331 and the second common voltage line 432 are stacked.

도 4를 참조하면, 제2 공통 전압 라인(432)은 제1 개구부(338) 상에 대응하여 배치된 제2 개구부(439)를 포함한다. 제1 개구부(338)는 게이트 라인(320)의 상부 영역과 중첩되도록 존재하므로, 제2 개구부(439)의 영역도 게이트 라인(320)의 상부 영역과 중첩된다. 이에 따라, 제2 개구부(439)는 게이트 절연층(340)의 일부를 노출시킨다.Referring to FIG. 4 , the second common voltage line 432 includes a second opening 439 disposed to correspond to the first opening 338 . Since the first opening 338 overlaps the upper region of the gate line 320 , the region of the second opening 439 also overlaps the upper region of the gate line 320 . Accordingly, the second opening 439 exposes a portion of the gate insulating layer 340 .

도 4를 참조하면, 제2 개구부(439)의 폭(W2)은 제1 개구부(338)의 폭(W1)과 동일하다. 이에 따라, 제1 개구부(338) 및 제2 개구부(439)가 형성된 게이트 라인(320)의 상부 영역에는 제1 공통 전압 라인(331) 및 제2 공통 전압 라인(432)과 같은 도전성 물질이 존재하지 않을 수 있다. 제1 개구부(338) 및 제2 개구부(439)가 형성된 게이트 라인(320)의 상부 영역에 도전성 물질이 존재하지 않음으로써 제1 공통 전압 라인(331) 및 제2 공통 전압 라인(432)이 게이트 라인(320)과 중첩하는 면적이 감소하여 게이트 라인(320)과 전체 공통 전압 라인 사이의 커패시턴스가 현저하게 감소될 수 있다. 도 4에서는 제2 개구부(439)의 폭(W2)이 제1 개구부(338)의 폭(W1)과 동일한 것으로 도시되었으나, 제2 개구부(439)의 폭(W2)은 제1 개구부(338)의 폭(W1)보다 넓도록 구성될 수 있다.Referring to FIG. 4 , the width W 2 of the second opening 439 is the same as the width W 1 of the first opening 338 . Accordingly, a conductive material such as the first common voltage line 331 and the second common voltage line 432 is present in the upper region of the gate line 320 in which the first opening 338 and the second opening 439 are formed. may not The first common voltage line 331 and the second common voltage line 432 are gated by the conductive material not present in the upper region of the gate line 320 in which the first opening 338 and the second opening 439 are formed. An area overlapping the line 320 may be reduced, so that the capacitance between the gate line 320 and the entire common voltage line may be remarkably reduced. In FIG. 4 , the width W 2 of the second opening 439 is the same as the width W 1 of the first opening 338 , but the width W 2 of the second opening 439 is the same as the width W 2 of the first opening 338 . It may be configured to be wider than the width (W 1 ) of (338).

본 발명의 다른 실시예에 따른 액정 표시 장치(400)에서 비표시 영역에 배치된 제1 공통 전압 라인(331) 상에 제2 공통 전압 라인(432)이 배치된다. 제2 공통 전압 라인(432)은 제2 개구부(439)를 포함하고, 제2 개구부(439)는 제1 개구부(338)와 함께 게이트 라인(320)의 상부 영역에 나란히 형성된다. 즉, 제1 공통 전압 라인(331) 및 제2 공통 전압 라인(432)이 게이트 라인(320)과 중첩되는 영역 상의 일부에 제1 개구부(338) 및 제2 개구부(439)가 존재한다.In the liquid crystal display 400 according to another embodiment of the present invention, the second common voltage line 432 is disposed on the first common voltage line 331 disposed in the non-display area. The second common voltage line 432 includes a second opening 439 , and the second opening 439 is formed in parallel with the first opening 338 in an upper region of the gate line 320 . That is, the first opening 338 and the second opening 439 exist in a portion of the region where the first common voltage line 331 and the second common voltage line 432 overlap the gate line 320 .

상술한 바와 같이, 제1 개구부(338) 상에 중첩되어 제2 개구부(439)가 배치됨에 따라, 게이트 라인(320)과 제1 공통 전압 라인(331) 및 제2 공통 전압 라인(432)이 중첩하는 면적이 감소한다. 이에 따라, 제1 공통 전압 라인(331) 및 제2 공통 전압 라인(432)으로 이루어지는 전체 공통 전압 라인과 게이트 라인(320) 사이의 커패시턴스가 감소한다.As described above, as the second opening 439 is disposed to overlap the first opening 338 , the gate line 320 , the first common voltage line 331 , and the second common voltage line 432 are connected to each other. The overlapping area is reduced. Accordingly, the capacitance between the entire common voltage line including the first common voltage line 331 and the second common voltage line 432 and the gate line 320 is reduced.

또한, 동일하게 중첩되는 제1 개구부(338) 및 제2 개구부(439)가 형성됨과 동시에, 제1 공통 전압 라인(331) 및 제2 공통 전압 라인(432)이 복층으로 배치되어 제1 공통 전압 라인(331) 및 제2 공통 전압 라인(432)의 전체 두께가 증가한다. 이에 따라, 제1 공통 전압 라인(331)의 저항과 제2 공통 전압 라인(432)의 저항이 병렬 연결되어 제1 공통 전압 라인(331) 및 제2 공통 전압 라인(432)의 전체 저항이 감소된다. In addition, the first and second openings 338 and 439 that overlap each other are formed, and at the same time, the first common voltage line 331 and the second common voltage line 432 are arranged in multiple layers to form a first common voltage The overall thickness of the line 331 and the second common voltage line 432 increases. Accordingly, the resistance of the first common voltage line 331 and the resistance of the second common voltage line 432 are connected in parallel to reduce the total resistance of the first common voltage line 331 and the second common voltage line 432 . do.

이에 따라, 비표시 영역에서 전체 공통 전압 라인과 게이트 라인(320) 사이의 커패시턴스와 전체 공통 전압 라인의 전체 저항이 감소되며, 전체 공통 전압 라인을 통해 전달되는 신호의 지연도 억제될 수 있다.Accordingly, in the non-display area, the capacitance between the entire common voltage line and the gate line 320 and the total resistance of the entire common voltage line may be reduced, and delay of a signal transmitted through the entire common voltage line may be suppressed.

도 5는 본 발명의 또 다른 실시예에 따른 베젤 영역에서의 공통 전압 라인과 게이트 라인의 배치 구조를 설명하기 위한 액정 표시 장치의 개략적인 확대 평면도이다. 도 6은 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 개략적인 단면도이다. 도 5 및 도 6에 도시된 액정 표시 장치(500)는 도 3a 내지 도 3c에 도시된 액정 표시 장치(300)와 비교하여 최상층 공통 전압 라인(533)이 추가되었으며, 제1 공통 전압 라인(531)의 구조 및 형상만이 상이할 뿐, 다른 구성요소는 실질적으로 동일하므로 중복 설명은 생략한다. 5 is a schematic enlarged plan view of a liquid crystal display for explaining an arrangement structure of a common voltage line and a gate line in a bezel area according to another embodiment of the present invention. 6 is a schematic cross-sectional view of a liquid crystal display according to another exemplary embodiment of the present invention. Compared to the liquid crystal display 300 illustrated in FIGS. 3A to 3C , the uppermost common voltage line 533 is added to the liquid crystal display 500 shown in FIGS. 5 and 6 and the first common voltage line 531 is ), only the structure and shape are different, and the other components are substantially the same, so redundant descriptions are omitted.

도 5 및 도 6을 참조하면, 게이트 라인(320)이 배치된 영역과 중첩되지 않도록 게이트 절연층(340) 상에 제1 공통 전압 라인(531)이 배치된다. 구체적으로, 게이트 라인(320)의 상부 영역에는 제1 공통 전압 라인(531)이 배치되지 않고, 제1 공통 전압 라인(531)은 두 개의 게이트 라인(320) 사이마다 배치된다. 여기서, 복수의 제1 공통 전압 라인(531) 각각은 서로 단절되어 배치된다. 즉, 제1 공통 전압 라인(531)은 비표시 영역에서 하부 기판(301) 상에 섬(island) 형상으로 배치된다. 5 and 6 , the first common voltage line 531 is disposed on the gate insulating layer 340 so as not to overlap the region where the gate line 320 is disposed. Specifically, the first common voltage line 531 is not disposed in the upper region of the gate line 320 , and the first common voltage line 531 is disposed between the two gate lines 320 . Here, each of the plurality of first common voltage lines 531 is disposed to be disconnected from each other. That is, the first common voltage line 531 is disposed in an island shape on the lower substrate 301 in the non-display area.

여기서, 제1 공통 전압 라인(531)은 표시 영역의 박막 트랜지스터에서 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 공통 전압 라인(531)은 티타늄(Ti), 티타늄(Ti)을 포함하는 화합물 또는 이들 중 적어도 하나를 포함하는 혼합물로 이루어질 수 있다. Here, the first common voltage line 531 may be made of the same material as the source electrode and the drain electrode of the thin film transistor of the display area. For example, the first common voltage line 531 may be formed of titanium (Ti), a compound including titanium (Ti), or a mixture including at least one of them.

도 5 및 도 6을 참조하면, 제1 공통 전압 라인(531) 사이의 이격된 폭(W3)은 게이트 라인(320)의 폭(Wg)보다 넓다. 도 6에서는 제1 공통 전압 라인(531) 사이의 이격된 폭(W3)이 게이트 라인(320)의 폭(Wg)보다 넓은 것으로 도시되었으나, 이에 제한되지 않으며 실시예마다 다양하게 결정될 수 있다. 다만, 제1 공통 전압 라인(531) 사이의 이격된 폭(W3)은 제1 공통 전압 라인(531)이 게이트 라인(320)의 상부 영역과 중첩되지 않도록 결정된다.5 and 6 , the spaced width W 3 between the first common voltage lines 531 is wider than the width W g of the gate line 320 . In FIG. 6 , the spaced width W 3 between the first common voltage lines 531 is shown to be wider than the width W g of the gate line 320 , but the present invention is not limited thereto and may be variously determined according to each embodiment. . However, the spaced width W 3 between the first common voltage lines 531 is determined so that the first common voltage line 531 does not overlap the upper region of the gate line 320 .

도 5 및 도 6을 참조하면, 제1 절연층(551)은 게이트 절연층(340) 상에서 게이트 라인(320)의 상부 영역의 적어도 일부에 배치된다. 즉, 제1 절연층(551)은 서로 단절된 제1 공통 전압 라인(531) 사이를 채우도록 게이트 라인(320)의 상부 영역과 중첩되어 배치된다. 또한, 제1 절연층(551)은 제1 공통 전압 라인(531) 및 게이트 절연층(340)을 덮도록 배치된다. 5 and 6 , the first insulating layer 551 is disposed on at least a portion of the upper region of the gate line 320 on the gate insulating layer 340 . That is, the first insulating layer 551 is disposed to overlap the upper region of the gate line 320 so as to fill the space between the first common voltage lines 531 that are disconnected from each other. Also, the first insulating layer 551 is disposed to cover the first common voltage line 531 and the gate insulating layer 340 .

여기서, 제1 절연층(551)은 표시 영역의 박막 트랜지스터의 소스 전극 및 드레인 전극 상에 배치되는 평탄화층을 구성하는 물질과 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 절연층(551)은 PAC(PolyACryl)으로 이루어질 수 있다. Here, the first insulating layer 551 may be made of the same material as the material constituting the planarization layer disposed on the source electrode and the drain electrode of the thin film transistor of the display area. For example, the first insulating layer 551 may be made of PAC (PolyACryl).

도 5 및 도 6을 참조하면, 최상층 공통 전압 라인(533)이 제1 공통 전압 라인(531) 및 게이트 라인(320) 상부를 모두 덮도록 배치된다. 즉, 최상층 공통 전압 라인(533)은 섬 형상으로 서로 단절되어 배치된 제1 공통 전압 라인(531)을 모두 덮도록 배치된다. 이에 따라, 최상층 공통 전압 라인(533)은 서로 단절된 제1 공통 전압 라인(531)을 전기적으로 연결시킬 수 있다.Referring to FIGS. 5 and 6 , the uppermost common voltage line 533 is disposed to cover both the first common voltage line 531 and the gate line 320 . That is, the uppermost common voltage line 533 is disposed so as to cover all of the first common voltage line 531 disposed to be isolated from each other in an island shape. Accordingly, the uppermost common voltage line 533 may electrically connect the disconnected first common voltage line 531 to each other.

여기서, 최상층 공통 전압 라인(533)은 제1 공통 전압 라인과 동일한 물질로 이루어질 수 있다. 예를 들어, 최상층 공통 전압 라인(533)은 티타늄(Ti), 티타늄(Ti)을 포함하는 화합물 또는 이들 중 적어도 하나를 포함하는 혼합물로 이루어질 수 있다.Here, the uppermost common voltage line 533 may be made of the same material as the first common voltage line. For example, the uppermost common voltage line 533 may be formed of titanium (Ti), a compound including titanium (Ti), or a mixture including at least one of them.

도 6을 참조하면, 최상층 공통 전압 라인(533)은 게이트 라인(320)의 상부 영역에 배치된 게이트 절연층(340) 및 제1 절연층(551)에 의해 게이트 라인(320)으로부터 이격되어 배치된다. 이와 같이 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이에 배치된 게이트 절연층(340) 및 제1 절연층(551)은 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이의 커패시턴스를 감소시킬 수 있다. 구체적으로, 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이의 커패시턴스는 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이에 존재하는 유전체의 유전율 및 게이트 라인(320) 및 최상층 공통 전압 라인(533)이 중첩하는 면적의 넓이에 비례하고, 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이의 유전체의 두께에 반비례한다. 이에 따라, 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이의 커패시턴스는 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이에 배치된 절연층의 전체 두께, 즉, 게이트 라인(320)의 상부 영역의 게이트 절연층(340)의 두께(dc) 및 게이트 라인(320)의 상부 영역의 제1 절연층(551)의 두께(d1)의 합에 반비례한다. 즉, 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이에 배치된 절연층이 두꺼워짐에 따라 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이의 커패시턴스는 감소한다.Referring to FIG. 6 , the uppermost common voltage line 533 is spaced apart from the gate line 320 by the gate insulating layer 340 and the first insulating layer 551 disposed on the upper region of the gate line 320 . do. As described above, the gate insulating layer 340 and the first insulating layer 551 disposed between the gate line 320 and the uppermost common voltage line 533 have a capacitance between the gate line 320 and the uppermost common voltage line 533 . can reduce Specifically, the capacitance between the gate line 320 and the uppermost common voltage line 533 is the dielectric constant between the gate line 320 and the uppermost common voltage line 533 and the gate line 320 and the uppermost common voltage. It is proportional to the width of the overlapping area of the line 533 and inversely proportional to the thickness of the dielectric between the gate line 320 and the uppermost common voltage line 533 . Accordingly, the capacitance between the gate line 320 and the uppermost common voltage line 533 is the total thickness of the insulating layer disposed between the gate line 320 and the uppermost common voltage line 533 , that is, the gate line 320 . It is inversely proportional to the sum of the thickness d c of the gate insulating layer 340 of the upper region and the thickness d 1 of the first insulating layer 551 of the upper region of the gate line 320 . That is, as the insulating layer disposed between the gate line 320 and the uppermost common voltage line 533 becomes thicker, the capacitance between the gate line 320 and the uppermost common voltage line 533 decreases.

도 6에 도시되지 않았으나, 최상층 공통 전압 라인(533)과 제1 공통 전압 라인(531) 사이에 공통 전압 라인이 더 배치될 수도 있다. 또한, 최상층 공통 전압 라인(533)과 추가된 공통 전압 라인 사이에 절연층이 더 배치될 수 있다. 나아가, 추가된 공통 전압 라인이 제1 공통 전압 라인(531)과 같이 단절된 구조로 섬 형상을 갖는 경우에는 이격된 공통 전압 라인 사이에 절연층이 배치될 수 있다. 이와 같이, 최상층 공통 전압 라인(533)과 제1 공통 전압 라인 사이에 추가로 배치된 공통 전압 라인을 포함하는 구체적인 구조에 대해서는 도 7을 참조하여 후술한다.Although not shown in FIG. 6 , a common voltage line may be further disposed between the uppermost common voltage line 533 and the first common voltage line 531 . In addition, an insulating layer may be further disposed between the uppermost common voltage line 533 and the added common voltage line. Furthermore, when the added common voltage line has an island shape in a disconnected structure like the first common voltage line 531 , an insulating layer may be disposed between the spaced apart common voltage lines. As such, a specific structure including the common voltage line additionally disposed between the uppermost common voltage line 533 and the first common voltage line will be described later with reference to FIG. 7 .

본 발명의 또 다른 실시예에 따른 액정 표시 장치(500)에서 비표시 영역에 배치된 게이트 라인(320)의 상부 영역에 중첩되지 않도록 제1 공통 전압 라인(531)이 단절되어 배치된다. 즉, 게이트 라인(320)의 상부 영역에는 제1 공통 전압 라인(531)이 배치되지 않고, 제1 절연층(551)이 배치된다. 제1 절연층(551) 상에는 최상층 공통 전압 라인(533)이 순차적으로 배치된다. 즉, 최상층 공통 전압 라인(533)과 게이트 라인(320) 사이에는 게이트 절연층(340)과 제1 절연층(551)이 배치된다. 이에, 최상층 공통 전압 라인(533)이 게이트 라인(320) 상의 게이트 절연층(340)의 두께(dc) 및 게이트 라인(320) 상의 제1 절연층(551)의 두께(d1)만큼 게이트 라인(320)에서 이격된다. 이에 따라, 도전성 물질로 이루어진 최상층 공통 전압 라인(533)과 게이트 라인(320) 사이의 커패시턴스가 게이트 라인(320) 상의 게이트 절연층(340)의 두께(dc) 및 게이트 라인(320) 상의 제1 절연층(551)의 두께(d1)의 합에 반비례하여 감소된다. 즉, 최상층 공통 전압 라인(533)과 게이트 라인(320) 사이의 커패시턴스는 제1 공통 전압 라인(531)이 게이트 라인(320)의 상부 영역에 중첩되어 배치되는 경우보다 감소된다. In the liquid crystal display 500 according to another embodiment of the present invention, the first common voltage line 531 is disconnected so as not to overlap the upper region of the gate line 320 disposed in the non-display region. That is, the first common voltage line 531 is not disposed on the upper region of the gate line 320 , but the first insulating layer 551 is disposed. The uppermost common voltage line 533 is sequentially disposed on the first insulating layer 551 . That is, the gate insulating layer 340 and the first insulating layer 551 are disposed between the uppermost common voltage line 533 and the gate line 320 . Accordingly, the uppermost common voltage line 533 is gated by the thickness d c of the gate insulating layer 340 on the gate line 320 and the thickness d 1 of the first insulating layer 551 on the gate line 320 . spaced from line 320 . Accordingly, the capacitance between the uppermost common voltage line 533 made of a conductive material and the gate line 320 is the thickness d c of the gate insulating layer 340 on the gate line 320 and the second on the gate line 320 . It is reduced in inverse proportion to the sum of the thickness d 1 of one insulating layer 551 . That is, the capacitance between the uppermost common voltage line 533 and the gate line 320 is reduced compared to the case where the first common voltage line 531 overlaps the upper region of the gate line 320 .

도 7은 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 개략적인 단면도이다. 도 7에 도시된 액정 표시 장치(700)는 도 6에 도시된 액정 표시 장치(500)와 비교하여 제2 공통 전압 라인(732) 및 제2 절연층(752)의 구성을 더 포함할 뿐, 다른 구성요소는 실질적으로 동일하므로 중복 설명은 생략한다.7 is a schematic cross-sectional view of a liquid crystal display according to another exemplary embodiment of the present invention. Compared to the liquid crystal display 500 shown in FIG. 6 , the liquid crystal display device 700 shown in FIG. 7 further includes a configuration of a second common voltage line 732 and a second insulating layer 752 , Since other components are substantially the same, redundant description is omitted.

도 7을 참조하면, 제2 공통 전압 라인(732)은 제1 절연층(551) 상에 단절된 상태로 배치된다. 구체적으로, 제2 공통 전압 라인(732)은 게이트 라인(320)의 상부 영역에 중첩되지 않고, 제1 공통 전압 라인(531)의 상부 영역에 중첩되도록 배치된다. Referring to FIG. 7 , the second common voltage line 732 is disposed on the first insulating layer 551 in a disconnected state. Specifically, the second common voltage line 732 does not overlap the upper region of the gate line 320 and is disposed to overlap the upper region of the first common voltage line 531 .

여기서, 제2 공통 전압 라인(732)은 표시 영역의 박막 트랜지스터에서 소스 전극 및 드레인 전극을 구성하는 물질과 동일한 물질로 이루어질 수 있다. 또한, 제2 공통 전압 라인(732)은 제1 공통 전압 라인(531)과 상이한 물질로 구성될 수 있다. 예를 들어, 제2 공통 전압 라인(732)은 알루미늄(Al), 알루미늄(Al)을 포함하는 화합물 또는 이들 중 적어도 하나를 포함하는 혼합물로 이루어질 수 있다. 즉, 제2 공통 전압 라인(732)은 표시 영역의 박막 트랜지스터의 소스 전극 및 드레인 전극과 동시에 패터닝되어 배치될 수 있다.Here, the second common voltage line 732 may be made of the same material as the material constituting the source electrode and the drain electrode in the thin film transistor of the display area. Also, the second common voltage line 732 may be formed of a material different from that of the first common voltage line 531 . For example, the second common voltage line 732 may be formed of aluminum (Al), a compound including aluminum (Al), or a mixture including at least one of them. That is, the second common voltage line 732 may be patterned and disposed simultaneously with the source electrode and the drain electrode of the thin film transistor of the display area.

도 7을 참조하면, 제2 공통 전압 라인(732)은 게이트 라인(320)의 폭(Wg)보다 넓게 이격되어 배치된다. 즉, 제2 공통 전압 라인(531) 사이의 이격된 폭(W4)은 게이트 라인(320)의 폭(Wg)보다 넓다. 또한, 제2 공통 전압 라인(531) 사이의 이격된 폭(W4)은 제1 공통 전압 라인(531) 사이의 이격된 폭(W3)보다 같을 수 있다. 도 7에서는 제2 공통 전압 라인(732) 사이의 이격된 폭(W4)이 게이트 라인(320)의 폭(Wg)보다 넓은 것으로 도시되었으나, 이에 제한되지 않으며 실시예마다 다양하게 결정될 수 있다. 다만, 제2 공통 전압 라인(732) 사이의 이격된 폭(W4)은 제2 공통 전압 라인(732)이 게이트 라인(320)의 상부 영역과 중첩되지 않도록 결정될 수 있다.Referring to FIG. 7 , the second common voltage line 732 is spaced apart from each other wider than the width W g of the gate line 320 . That is, the spaced width W 4 between the second common voltage lines 531 is wider than the width W g of the gate line 320 . Also, the spaced width W 4 between the second common voltage lines 531 may be the same as the spaced width W 3 between the first common voltage lines 531 . In FIG. 7 , the spaced width W 4 between the second common voltage lines 732 is shown to be wider than the width W g of the gate line 320 , but the present invention is not limited thereto and may be variously determined according to each embodiment. . However, the spaced width W 4 between the second common voltage lines 732 may be determined so that the second common voltage line 732 does not overlap the upper region of the gate line 320 .

도 7에 도시되지 않았으나, 제2 공통 전압 라인(732)은 컨택홀을 통해 제1 공통 전압 라인(531)과 전기적으로 연결된다. 이에 따라, 제2 공통 전압 라인(732)은 서로 단절된 제1 공통 전압 라인(531)을 전기적으로 연결시킬 수 있다. 또한, 컨택홀을 통해 제2 공통 전압 라인(732)이 제1 공통 전압 라인(531)과 전기적으로 연결됨에 따라, 제1 공통 전압 라인(531)과 제2 공통 전압 라인(732)이 병렬로 연결되고, 제1 공통 전압 라인(531)과 제2 공통 전압 라인(732)을 포함하는 공통 전압 라인의 저항이 감소한다.Although not shown in FIG. 7 , the second common voltage line 732 is electrically connected to the first common voltage line 531 through a contact hole. Accordingly, the second common voltage line 732 may electrically connect the disconnected first common voltage line 531 to each other. Also, as the second common voltage line 732 is electrically connected to the first common voltage line 531 through the contact hole, the first common voltage line 531 and the second common voltage line 732 are connected in parallel. connected, the resistance of the common voltage line including the first common voltage line 531 and the second common voltage line 732 decreases.

도 7을 참조하면, 제2 절연층(752)은 제1 절연층(551) 상에서 게이트 라인(320)의 상부 영역의 적어도 일부에 배치된다. 구체적으로, 제2 절연층(752)은 서로 단절된 제2 공통 전압 라인(732) 사이에서 게이트 라인(320)이 배치된 영역 상에서 게이트 라인(320)과 중첩되어 배치된다. 또한, 제2 절연층(752)은 게이트 라인(320)의 상부 영역에서 제1 절연층(551) 상에 배치된다. 제2 절연층(752)의 하면은 제1 절연층(551)의 상면에 접하도록 배치된다. 이에 따라, 게이트 라인(320)의 상부 영역에는 게이트 절연층(320), 제1 절연층(551) 및 제2 절연층(752)이 순차적으로 적층된 구조가 형성된다.Referring to FIG. 7 , the second insulating layer 752 is disposed on at least a portion of the upper region of the gate line 320 on the first insulating layer 551 . Specifically, the second insulating layer 752 is disposed to overlap the gate line 320 on a region where the gate line 320 is disposed between the second common voltage lines 732 that are disconnected from each other. In addition, the second insulating layer 752 is disposed on the first insulating layer 551 in the upper region of the gate line 320 . A lower surface of the second insulating layer 752 is disposed to be in contact with an upper surface of the first insulating layer 551 . Accordingly, a structure in which the gate insulating layer 320 , the first insulating layer 551 , and the second insulating layer 752 are sequentially stacked is formed on the upper region of the gate line 320 .

여기서, 제2 절연층(752)은 제1 절연층(551)과 동일한 물질로 이루어질 수 있으며, 이는 표시 영역의 박막 트랜지스터의 소스 전극 및 드레인 전극 상에 배치되는 평탄화층을 구성하는 물질과 동일한 물질이다. 예를 들어, 제2 절연층(752)은 PAC(PolyACryl)으로 이루어질 수 있다. Here, the second insulating layer 752 may be made of the same material as the first insulating layer 551 , which is the same material as the material constituting the planarization layer disposed on the source electrode and the drain electrode of the thin film transistor of the display area. to be. For example, the second insulating layer 752 may be made of polyACryl (PAC).

도 7을 참조하면, 게이트 절연층(340), 제1 절연층(551) 및 제2 절연층(752)은 최상층 공통 전압 라인(533)을 게이트 라인(320)으로부터 이격되도록 배치된다. 이에 따라, 게이트 라인(320)의 상부 영역과 최상층 공통 전압 라인(533) 사이에 배치된 게이트 절연층(340), 제1 절연층(551) 및 제2 절연층(752)은 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이의 커패시턴스를 감소시킬 수 있다. 구체적으로, 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이의 커패시턴스는 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이의 유전체의 두께에 반비례한다. 이에 따라, 게이트 라인(320) 및 최상층 공통 전압 라인(533) 사이의 커패시턴스는 게이트 라인(320)의 상부 영역의 게이트 절연층(340)의 두께(dc), 게이트 라인(320)의 상부 영역의 제1 절연층(551)의 두께(d1) 및 게이트 라인(320)의 상부 영역의 제2 절연층(752)의 두께(d2) 의 합에 반비례한다.Referring to FIG. 7 , the gate insulating layer 340 , the first insulating layer 551 , and the second insulating layer 752 are disposed to separate the uppermost common voltage line 533 from the gate line 320 . Accordingly, the gate insulating layer 340 , the first insulating layer 551 , and the second insulating layer 752 disposed between the upper region of the gate line 320 and the uppermost common voltage line 533 is the gate line 320 . ) and the uppermost common voltage line 533 may reduce the capacitance. Specifically, the capacitance between the gate line 320 and the uppermost common voltage line 533 is inversely proportional to the thickness of the dielectric between the gate line 320 and the uppermost common voltage line 533 . Accordingly, the capacitance between the gate line 320 and the uppermost common voltage line 533 is the thickness dc of the gate insulating layer 340 in the upper region of the gate line 320 , the upper region of the gate line 320 . It is inversely proportional to the sum of the thickness d1 of the first insulating layer 551 and the thickness d 2 of the second insulating layer 752 of the upper region of the gate line 320 .

본 발명의 또 다른 실시예에 따른 액정 표시 장치(700)에서 비표시 영역에 배치된 게이트 라인(320)의 상부 영역에 중첩되지 않도록 제2 공통 전압 라인(732)이 단절되어 배치된다. 즉, 게이트 라인(320)의 상부 영역에는 제1 공통 전압 라인(531) 및 제2 공통 전압 라인(732)이 배치되지 않고, 제1 절연층(551) 및 제2 절연층(752)이 배치된다. 제2 절연층(752) 상에는 최상층 공통 전압 라인(533)이 배치된다. 즉, 제2 공통 전압 라인(732)과 게이트 라인(320) 사이에는 게이트 절연층(340)과 제1 절연층(551)이 배치된다. 이에, 최상층 공통 전압 라인(533)은 게이트 라인(320) 상의 게이트 절연층(340)의 두께(dc), 게이트 라인(320) 상의 제1 절연층(551)의 두께(d1) 및 게이트 라인(320) 상의 제2 절연층(752)의 두께(d2)만큼 게이트 라인(320)에서 이격된다. 이에 따라, 도전성 물질로 이루어진 최상층 공통 전압 라인(533)과 게이트 라인(320) 사이의 커패시턴스가 게이트 라인(320) 상의 게이트 절연층(340)의 두께(dc), 게이트 라인(320) 상의 제1 절연층(551)의 두께(d1) 및 게이트 라인(320) 상의 제2 절연층(752)의 두께(d2)의 합에 반비례하여 감소된다. In the liquid crystal display 700 according to another embodiment of the present invention, the second common voltage line 732 is disconnected so as not to overlap the upper region of the gate line 320 disposed in the non-display region. That is, the first common voltage line 531 and the second common voltage line 732 are not disposed in the upper region of the gate line 320 , but the first insulating layer 551 and the second insulating layer 752 are disposed do. The uppermost common voltage line 533 is disposed on the second insulating layer 752 . That is, the gate insulating layer 340 and the first insulating layer 551 are disposed between the second common voltage line 732 and the gate line 320 . Accordingly, the uppermost common voltage line 533 includes the thickness d c of the gate insulating layer 340 on the gate line 320 , the thickness d 1 of the first insulating layer 551 on the gate line 320 , and the gate. It is spaced apart from the gate line 320 by the thickness d 2 of the second insulating layer 752 on the line 320 . Accordingly, the capacitance between the uppermost common voltage line 533 made of a conductive material and the gate line 320 is the thickness d c of the gate insulating layer 340 on the gate line 320 and the third on the gate line 320 . It decreases in inverse proportion to the sum of the thickness d 1 of the first insulating layer 551 and the thickness d 2 of the second insulating layer 752 on the gate line 320 .

또한, 액정 표시 장치(700)에서 제2 공통 전압 라인(732)이 최상층 공통 전압 라인(533) 및 제1 공통 전압 라인(531) 사이에 배치됨에 따라, 비표시 영역에 배치된 공통 전압 라인 전체의 저항도 감소된다. 구체적으로, 최상층 공통 전압 라인(533)이 제2 공통 전압 라인(532) 상부에서 컨택홀을 통해 전기적으로 연결되는 경우, 최상층 공통 전압 라인(533)이 제2 공통 전압 라인(532)과 전기적으로 병렬 연결된다. 이에 따라, 비표시 영역에 배치된 공통 전압 라인 전체의 두께는 증가하고 공통 전압 라인 전체의 저항도 감소된다.In addition, as the second common voltage line 732 is disposed between the uppermost common voltage line 533 and the first common voltage line 531 in the liquid crystal display 700 , the entire common voltage line disposed in the non-display area resistance is also reduced. Specifically, when the uppermost common voltage line 533 is electrically connected to the second common voltage line 532 through a contact hole, the uppermost common voltage line 533 is electrically connected to the second common voltage line 532 . connected in parallel Accordingly, the thickness of the entire common voltage line disposed in the non-display area increases and the resistance of the entire common voltage line also decreases.

도 8은 본 발명의 실시예들에 따른 공통 전압 라인과 게이트 라인 사이의 커패시턴스의 변화를 나타내는 그래프이다. 도 8에서 x축은 공통 전압 라인의 배치번호를 의미한다. 구체적으로, R0는 가장 짧은 공통 전압 라인으로 가로 방향으로 연장하는 부분이 표시 영역에서 최상단부에 존재하며, R26은 가장 긴 공통 전압 라인으로 가로 방향으로 연장하는 부분이 표시 영역에서 최하단에 존재한다. R0에서 R26으로 갈수록 공통 전압 라인은 길어지고, 가로 방향으로 연장하는 부분은 하단부에 배치된다. 도 8에서 y축은 비교예의 공통 전압 라인의 최대 커패시턴스(C0)에 대한 공통 전압 라인별 커패시턴스(C) 비율을 의미한다. 예를 들어, 100%는 공통 전압 라인이 비교예의 공통 전압 라인의 커패시턴스 최대값(C0)과 동일한 커패시턴스를 갖는 것을 의미하고, 10%는 공통 전압 라인이 비교예의 공통 전압 라인의 커패시턴스 최대값(C0)의 10%의 커패시턴스를 갖는 것을 의미한다. 8 is a graph illustrating a change in capacitance between a common voltage line and a gate line according to embodiments of the present invention. In FIG. 8 , the x-axis denotes the arrangement number of the common voltage line. Specifically, R0 is the shortest common voltage line and a horizontally extending portion is at the uppermost end of the display area, and R26 is the longest common voltage line and horizontally extending portion is at the bottom of the display area. The common voltage line becomes longer from R0 to R26, and a portion extending in the horizontal direction is disposed at the lower end. In FIG. 8 , the y-axis denotes a ratio of the capacitance (C) of each common voltage line to the maximum capacitance (C0) of the common voltage line of the comparative example. For example, 100% means that the common voltage line has the same capacitance as the maximum capacitance value (C0) of the common voltage line of the comparative example, and 10% means that the common voltage line has the maximum capacitance value (C0) of the common voltage line of the comparative example. ) means having a capacitance of 10% of

도 8에서 비교예는 도 2a 내지 도 2c에 도시된 종래기술에 따른 액정 표시 장치이고, 실시예 1은 도 6에 도시된 본 발명의 또 다른 실시예에 따른 액정 표시 장치이고, 실시예 2는 도 7에 도시된 본 발명의 또 다른 실시예에 따른 액정 표시 장치이다.In FIG. 8, the comparative example is a liquid crystal display according to the prior art shown in FIGS. 2A to 2C, Example 1 is a liquid crystal display according to another embodiment of the present invention shown in FIG. 6, and Example 2 is 7 is a liquid crystal display according to another exemplary embodiment of the present invention.

비교예에서는 게이트 라인(120) 상에 공통 전압 라인(110)이 중첩되어 배치된다. 반면, 실시예 1에서는 게이트 라인(320) 상에 제1 공통 전압 라인(531)이 중첩되지 않도록 배치되고, 실시예 2에서는 게이트 라인(320) 상에 제1 공통 전압 라인(531) 및 제2 공통 전압 라인(732)이 중첩되지 않도록 배치된다. 이에 따라, 비교예에서는 게이트 라인(120)과 공통 전압 라인(110) 사이의 거리가 작아 게이트 라인(120)과 공통 전압 라인(110) 사이의 커패시턴스가 크고, 게이트 라인(320)과 제2 공통 전압 라인(531) 사이의 커패시턴스 및 게이트 라인(320)과 최상층 공통 전압 라인(533) 사이의 커패시턴스는 비교예의 커패시턴스와 비교하여 현저하게 저감된다. 예를 들어, 실시예 1은 비교예보다 R26에서의 커패시턴스가 약 85% 감소되고, 실시예 2는 비교에보다 R26에서의 커패시턴스가 약 94% 감소된다. In the comparative example, the common voltage line 110 overlaps the gate line 120 and is disposed. On the other hand, in Example 1, the first common voltage line 531 is disposed so that the first common voltage line 531 does not overlap on the gate line 320 . In Example 2, the first common voltage line 531 and the second common voltage line 531 are disposed on the gate line 320 . The common voltage line 732 is disposed so that it does not overlap. Accordingly, in the comparative example, the distance between the gate line 120 and the common voltage line 110 is small, the capacitance between the gate line 120 and the common voltage line 110 is large, and the gate line 320 and the second common voltage line are small. The capacitance between the voltage line 531 and the capacitance between the gate line 320 and the uppermost common voltage line 533 are significantly reduced compared with the capacitance of the comparative example. For example, in Example 1, the capacitance at R26 is reduced by about 85% compared to the comparative example, and in Example 2, the capacitance at R26 is reduced by about 94% compared to the comparative example.

도 8을 참조하면, 비교예에서는 R26으로 갈수록 비교예의 공통 전압 라인의 최대 커패시턴스에 대한 공통 전압 라인의 커패시턴스 비율이 급격하게 증가하지만, 실시예 1 및 실시예 2에서는 R26으로 갈수록 비교예의 공통 전압 라인의 최대 커패시턴스에 대한 공통 전압 라인의 커패시턴스 비율이 크게 증가하지 않는다. 이는, R26으로 갈수록 공통 전압 라인과 게이트 라인 사이의 중첩 면적이 비교예에 비해 실시예 1 및 실시예 2에서 크게 증가하지 않는 것을 의미한다. 다시 말해, 실시예 1 및 실시예 2에서 R26으로 갈수록 공통 전압 라인과 게이트 라인 사이의 커패시턴스는 비교예보다 현저하게 감소된다. 이는 게이트 라인(320)의 상부 영역에 절연층을 배치하여, 게이트 라인(320)과 최상층 공통 전압 라인(533) 사이의 간격을 증가시킴으로써, 게이트 라인(320)과 공통 전압 라인 사이의 커패시턴스를 현저하게 감소시킬 수 있음을 나타낸다.Referring to FIG. 8 , in the comparative example, the ratio of the capacitance of the common voltage line to the maximum capacitance of the common voltage line of the comparative example rapidly increases toward R26, but in Examples 1 and 2, the common voltage line of the comparative example increases toward R26. The ratio of the capacitance of the common voltage line to its maximum capacitance does not increase significantly. This means that the overlapping area between the common voltage line and the gate line does not significantly increase in Examples 1 and 2 as compared to Comparative Examples toward R26. In other words, in Examples 1 and 2, the capacitance between the common voltage line and the gate line is significantly reduced as it goes to R26 compared to the comparative example. This increases the gap between the gate line 320 and the uppermost common voltage line 533 by placing an insulating layer in the upper region of the gate line 320, thereby significantly increasing the capacitance between the gate line 320 and the common voltage line. indicates that it can be significantly reduced.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made within the scope without departing from the technical spirit of the present invention. . Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed by the following claims, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

100: 액정 표시 장치
101, 301: 하부 기판
110: 공통 전압 라인
120, 320: 게이트 라인
140, 340: 게이트 절연층
331, 531: 제1 공통 전압 라인
432, 532, 732: 제2 공통 전압 라인
338: 제1 개구부
439: 제2 개구부
533: 최상층 공통 전압 라인
551: 제1 절연층
752: 제2 절연층100: liquid crystal display device
101, 301: lower substrate
110: common voltage line
120, 320: gate line
140, 340: gate insulating layer
331, 531: first common voltage line
432, 532, 732: second common voltage line
338: first opening
439: second opening
533: uppermost common voltage line
551: first insulating layer
752: second insulating layer

Claims (16)

표시 영역 및 비표시 영역을 갖는 하부 기판;
상기 하부 기판 상에서 일 방향으로 상기 비표시 영역에 배치된 복수의 게이트 라인;
상기 복수의 게이트 라인을 덮는 게이트 절연층;
상기 게이트 절연층 상에 상기 일 방향으로 배치되고, 상기 게이트 라인과 중첩되지 않도록 상기 복수의 게이트 라인 사이에 대응하도록 배치된 복수의 제1 공통 전압 라인; 및
상기 게이트 라인의 상부 영역을 포함하여 상기 복수의 제1 공통 전압 라인 상에 배치된 최상층 공통 전압 라인을 포함하는, 액정 표시 장치.a lower substrate having a display area and a non-display area;
a plurality of gate lines disposed in the non-display area in one direction on the lower substrate;
a gate insulating layer covering the plurality of gate lines;
a plurality of first common voltage lines disposed on the gate insulating layer in the one direction and disposed to correspond to between the plurality of gate lines so as not to overlap the gate lines; and
and an uppermost common voltage line disposed on the plurality of first common voltage lines including an upper region of the gate line. 제1항에 있어서,
상기 표시 영역에 배치된 박막 트랜지스터를 더 포함하고,
상기 복수의 제1 공통 전압 라인 각각은 서로 단절되며,
상기 제1 공통 전압 라인은 상기 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어진, 액정 표시 장치.According to claim 1,
Further comprising a thin film transistor disposed in the display area,
each of the plurality of first common voltage lines is disconnected from each other,
and the first common voltage line is made of the same material as a source electrode and a drain electrode of the thin film transistor. 제1항에 있어서,
상기 최상층 공통 전압 라인은 상기 제1 공통 전압 라인과 전기적으로 연결된, 액정 표시 장치.According to claim 1,
and the uppermost common voltage line is electrically connected to the first common voltage line. 제1항에 있어서,
상기 게이트 절연층 상에서 적어도 상기 게이트 라인의 상부 영역에 배치된 제1 절연층을 더 포함하는, 액정 표시 장치.The method of claim 1,
and a first insulating layer disposed on the gate insulating layer at least in an upper region of the gate line. 제4항에 있어서,
상기 제1 공통 전압 라인 상에 상기 제1 공통 전압 라인과 중첩되도록 배치된 제2 공통 전압 라인을 더 포함하는, 액정 표시 장치. 5. The method of claim 4,
and a second common voltage line disposed on the first common voltage line to overlap the first common voltage line. 제5항에 있어서,
상기 제1 절연층이 배치된 영역 상에 중첩되도록 배치된 제2 절연층을 더 포함하고,
상기 제1 절연층 및 상기 제2 절연층은 동일한 물질로 이루어진, 액정 표시 장치.6. The method of claim 5,
Further comprising a second insulating layer disposed to overlap on the region where the first insulating layer is disposed,
and the first insulating layer and the second insulating layer are made of the same material. 제5항에 있어서,
상기 제1 공통 전압 라인 및 상기 제2 공통 전압 라인은 컨택홀을 통해 전기적으로 연결되는, 액정 표시 장치.6. The method of claim 5,
and the first common voltage line and the second common voltage line are electrically connected through a contact hole. 제4항에 있어서,
상기 제1 절연층의 폭은 상기 게이트 라인의 폭보다 넓거나 같은, 액정 표시 장치.5. The method of claim 4,
A width of the first insulating layer is greater than or equal to a width of the gate line. 제1항에 있어서,
상기 최상층 공통 전압 라인은 상기 제1 공통 전압 라인과 동일한 물질로 이루어진, 액정 표시 장치.According to claim 1,
and the uppermost common voltage line is made of the same material as the first common voltage line. 일 방향으로 연장된 복수의 게이트 라인이 배치된 표시 영역 및 비표시 영역을 포함하는 표시 패널;
상기 표시 영역에서 상기 복수의 게이트 라인과 평행하게 배치되고, 상기 비표시 영역에서 상기 복수의 게이트 라인과 교차하도록 배치된 복수의 제1 공통 전압 라인; 및
상기 비표시 영역에서 하나의 게이트 라인과 상기 제1 공통 전압 라인이 교차되는 영역에 복수로 배치되는 제1 개구부를 포함하며,
상기 게이트 라인의 일부는 상기 복수의 제1 공통 전압 라인 중 일부와 중첩하고, 상기 게이트 라인의 나머지 일부는 상기 복수의 제1 공통 전압 라인 중 다른 일부와 중첩하며,
상기 제1 공통 전압 라인은 메쉬 형태를 가지는, 액정 표시 장치.a display panel including a display area and a non-display area in which a plurality of gate lines extending in one direction are disposed;
a plurality of first common voltage lines disposed parallel to the plurality of gate lines in the display area and intersecting the plurality of gate lines in the non-display area; and
a plurality of first openings disposed in a region where one gate line and the first common voltage line intersect in the non-display region;
a portion of the gate line overlaps a portion of the plurality of first common voltage lines, and a remaining portion of the gate line overlaps another portion of the plurality of first common voltage lines;
The first common voltage line has a mesh shape. 제10항에 있어서,
적어도 상기 복수의 제1 개구부 내에 배치된 절연층을 더 포함하고,
상기 절연층은 상기 표시 패널 상에 배치되는 상부 기판과 하부 기판을 밀봉하는 실(seal) 또는 상기 상부 기판과 상기 하부 기판 사이를 접착하는 접착제인, 액정 표시 장치.11. The method of claim 10,
an insulating layer disposed in at least the plurality of first openings;
The insulating layer may be a seal for sealing an upper substrate and a lower substrate disposed on the display panel or an adhesive for bonding between the upper substrate and the lower substrate. 제10항에 있어서,
상기 제1 공통 전압 라인 상에서 상기 제1 공통 전압 라인과 중첩되도록 배치된 제2 공통 전압 라인을 더 포함하고,
상기 제2 공통 전압 라인은 상기 복수의 게이트 라인과 중첩하는 영역 중 적어도 일부에 제2 개구부를 포함하는, 액정 표시 장치.11. The method of claim 10,
a second common voltage line disposed on the first common voltage line to overlap the first common voltage line;
The second common voltage line includes a second opening in at least a portion of a region overlapping the plurality of gate lines. 제12항에 있어서,
상기 제2 개구부는 상기 복수의 제1 개구부와 적어도 일부 중첩되도록 배치된, 액정 표시 장치.13. The method of claim 12,
and the second openings are arranged to overlap at least partially with the plurality of first openings. 제2항에 있어서,
상기 박막 트랜지스터와 연결된 화소 전극 및 상기 화소 전극과 전기장을 형성하는 공통 전극을 더 포함하는, 액정 표시 장치.3. The method of claim 2,
and a pixel electrode connected to the thin film transistor and a common electrode forming an electric field with the pixel electrode. 제14항에 있어서,
상기 공통 전극은 터치 전극으로 사용되고,
상기 제1 공통 전압 라인은 터치 신호를 수신하는 터치 신호 라인으로 사용되는, 액정 표시 장치.15. The method of claim 14,
The common electrode is used as a touch electrode,
The first common voltage line is used as a touch signal line for receiving a touch signal. 제15항에 있어서,
상기 비표시 영역의 패드 영역에 배치되는 제1 터치 패드 및 제2 터치 패드를 더 포함하는, 액정 표시 장치.16. The method of claim 15,
The liquid crystal display device of claim 1 , further comprising a first touch pad and a second touch pad disposed in a pad area of the non-display area.
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