KR102434465B1 - Flip-stack type semiconductor package and method thereof - Google Patents

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Abstract

본 발명은 고효율, 고속 스위칭 구동의 반도체의 패키징시에 기생 인덕턴스를 최소화하기 위한 방안을 제안한다. 본 발명은 하나 이상의 스위칭 소자와 하나 이상의 다이오드 소자로 구성된 반도체 패키지를 구현함에 있어서, 절연 기판 또는 메탈 프레임 위에 스위칭 소자를 탑재하고, 이 스위칭 소자 위에 플랫메탈을 접합하고, 플랫메탈 위에 다이오드 소자를 뒤집어 쌓는 플립-스택형 구조로, 소자간 연결 및 소자와 절연 기판 사이의 연결을 위해 면적이 넓은 플랫메탈을 사용함으로써 반도체 패키징시 발생하는 기생 인덕턴스를 최소화하고, 반도체 패키징의 전 공정을 자동화한다.The present invention proposes a method for minimizing parasitic inductance in packaging of a high-efficiency, high-speed switching driving semiconductor. In the present invention, in implementing a semiconductor package composed of one or more switching elements and one or more diode elements, a switching element is mounted on an insulating substrate or a metal frame, flat metal is bonded on the switching element, and the diode element is turned over on the flat metal. It is a stacked flip-stack structure, and by using flat metal with a large area for connection between devices and between devices and an insulating substrate, parasitic inductance that occurs during semiconductor packaging is minimized and the entire semiconductor packaging process is automated.

Description

플립-스택형 반도체 패키지 및 제조방법 {Flip-stack type semiconductor package and method thereof}Flip-stack type semiconductor package and method thereof

본 발명은 반도체의 패키징에 관한 것으로, 더욱 상세하게는 플립-스택형 반도체 패키지 및 그 제조방법에 관한 것이다. The present invention relates to packaging of a semiconductor, and more particularly, to a flip-stack type semiconductor package and a method of manufacturing the same.

최근 전기·전자 기기의 고효율화 및 소형화에 관심이 급증하고 있다. 이에 따라 기존의 기존의 Si 기반의 전력반도체에 비해 높은 전력밀도와 고온 안정성 및 고속 스위칭 구동이 가능한 Silicon Carbide(SiC), Gallium Nitride(GaN) 등 화합물 전력반도체 연구가 활발히 진행되고 있다. 특히 600V 이상의 고전압 응용분야는 SiC MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)와 SiC SBD(Schottky Barrier Diode) 등의 반도체 소자, 그리고 이 소자들을 적용한 전력모듈 또는 특정 용도의 반도체 패키지를 크게 필요로 하고 있다. Recently, interest in high efficiency and miniaturization of electric and electronic devices is rapidly increasing. Accordingly, research on compound power semiconductors such as Silicon Carbide (SiC) and Gallium Nitride (GaN), which is capable of high power density, high temperature stability, and high-speed switching operation, is being actively conducted compared to the existing Si-based power semiconductors. In particular, high voltage applications of 600V or higher require semiconductor devices such as SiC MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) and SiC SBD (Schottky Barrier Diode), as well as a power module or a specific-purpose semiconductor package to which these devices are applied. have.

그러나 스위칭 속도가 높아질수록 패키징시 발생하는 기생 인덕턴스에 의해 Ringing(또는 Oscillation) 및 Over-shoot(또는 Voltage surge) 등이 발생하는 문제가 있다. 이에 대해 구체적으로 설명한다.However, as the switching speed increases, there is a problem in that ringing (or oscillation) and over-shoot (or voltage surge) occur due to parasitic inductance generated during packaging. This will be described in detail.

도 1은 MOSFET와 SBD가 상측(high-side, HS)과 하측(low-side, LS)에 각각 6개씩 병렬로 연결된 종래의 하프브릿지(Half-bridge) 전력모듈의 예시 회로도이다. 각 MOSFET의 드레인(D)과 소스(S)에 각 SBD의 캐소드(C)와 애노드(A)가 연결되어 있다. HS-G는 상측에 있는 MOSFET의 게이트를 나타내고, LS-G는 하측에 있는 MOSFET의 게이트를 나타낸다. 이 하프브릿지 회로에서 상측에 있는 MOSFET들의 드레인들이 모여서 전력모듈의 드레인 단자(Drain)를 이루고 하측에 있는 MOSFET들의 소스들이 모여서 전력모듈의 소스 단자(Source)를 이룬다. 그리고 상측에 있는 MOSFET들의 소스들과 하측에 있는 MOSFET들의 드레인들이 연결된 부분은 전력모듈의 출력 단자(Output)이다. 1 is an exemplary circuit diagram of a conventional half-bridge power module in which MOSFETs and SBDs are connected in parallel to each of six on the high side (high-side, HS) and on the low side (low-side, LS). The cathode (C) and anode (A) of each SBD are connected to the drain (D) and source (S) of each MOSFET. HS-G indicates the gate of the MOSFET on the top side, and LS-G indicates the gate of the MOSFET on the bottom side. In this half-bridge circuit, the drains of the MOSFETs on the upper side are gathered to form the drain terminal (Drain) of the power module, and the sources of the MOSFETs on the lower side are gathered to form the source terminal (Source) of the power module. And the part where the sources of the upper MOSFETs and the drains of the lower MOSFETs are connected is the output terminal of the power module.

도 1의 하프브릿지 전력모듈을 실제로 구현하기 위해서 절연 기판 레이아웃을 설계하고 여기에 소자를 배치하여서 본드와이어를 통해 소자와 소자 및 소자와 기판을 연결한다. 도 2a는 MOSFET 등 스위칭 소자의 실체 형태의 예시도이다. 상면 표면에 세 개로 분할된 소스 전극과 게이트 전극이 위치하며, 도 2a에 표현되지 않은 바닥면에 드레인 전극이 위치하여 절연 기판의 메탈 패턴에 솔더링된다. 도 2b는 SBD 등 다이오드 소자의 실체 형태의 예시도이다. 상면 표면에 애노드 전극이 형성되어 있으며, 도 2b에 표현되지 않은 바닥면에 캐소드 전극이 위치하여 절연 기판의 메탈 패턴에 솔더링된다.In order to actually implement the half-bridge power module of FIG. 1 , an insulating substrate layout is designed and an element is placed therein to connect the element and the element and the element and the substrate through a bond wire. 2A is an exemplary diagram of an actual form of a switching element such as a MOSFET. A source electrode and a gate electrode divided into three are located on the top surface, and a drain electrode is located on the bottom surface, which is not shown in FIG. 2A, and is soldered to the metal pattern of the insulating substrate. 2B is an exemplary diagram of an actual form of a diode device such as an SBD. An anode electrode is formed on the top surface, and a cathode electrode is positioned on the bottom surface not shown in FIG. 2B and soldered to the metal pattern of the insulating substrate.

이때, 본드와이어와 절연 기판 위의 메탈 패턴에 의해 기생 인덕턴스가 발생하고 이에 의해 Ringing(Oscillation) 및 Over-shoot(Voltage surge)가 일어난다. 도 3a와 도 3b는 이들 링잉 및 오버슈트의 파형을 개념적으로 나타낸다. 도 2a는 소자 턴온시의 파형을, 도 2b는 소자 턴오프시의 파형을 보여준다.At this time, parasitic inductance is generated by the bond wire and the metal pattern on the insulating substrate, thereby causing Ringing (Oscillation) and Over-shoot (Voltage Surge). 3A and 3B conceptually show the waveforms of these ringing and overshoot. FIG. 2A shows a waveform when the device is turned on, and FIG. 2B shows a waveform when the device is turned off.

본 발명은 상술한 문제점을 해결하기 위해, 고효율, 고속 스위칭 구동의 반도체의 패키징시에 기생 인덕턴스를 최소화하기 위한 방안을 제안하고자 한다. In order to solve the above problems, the present invention proposes a method for minimizing parasitic inductance when packaging a semiconductor having a high-efficiency and high-speed switching driving.

상기 목적을 달성하기 위한 본 발명은 하나 이상의 스위칭 소자와 하나 이상의 다이오드 소자로 구성된 반도체 패키지를 구현함에 있어서, 절연 기판 또는 메탈 프레임 위에 스위칭 소자를 탑재하고, 이 스위칭 소자 위에 플랫메탈을 접합하고, 플랫메탈 위에 다이오드 소자를 뒤집어 쌓는 플립-스택형 구조로, 소자간 연결 및 소자와 절연 기판 사이의 연결을 위해 면적이 넓은 플랫메탈을 사용함으로써 반도체 패키징시 발생하는 기생 인덕턴스를 최소화하고, 반도체 패키징의 전 공정을 자동화한다.In the present invention for achieving the above object, in implementing a semiconductor package composed of one or more switching elements and one or more diode elements, a switching element is mounted on an insulating substrate or a metal frame, a flat metal is bonded on the switching element, and a flat It is a flip-stack type structure in which diode devices are stacked upside down on metal, and by using flat metal with a large area for connection between devices and between devices and an insulating substrate, parasitic inductance that occurs during semiconductor packaging is minimized, and the Automate the process.

구체적으로, 본 발명의 한 측면에 따르면, 절연 기판; 상기 절연 기판에 탑재된 하나 이상의 스위칭 소자; 상기 스위칭 소자의 상면에 위치하는 제1 플랫메탈; 및 상기 제1 플랫메탈 위에 플립 스택된 하나 이상의 다이오드 소자를 포함하는 플립-스택형 반도체 패키지가 제공된다.Specifically, according to one aspect of the present invention, an insulating substrate; one or more switching elements mounted on the insulating substrate; a first flat metal positioned on an upper surface of the switching element; and one or more diode devices flip-stacked on the first flat metal.

또한 상기 플립-스택형 반도체 패키지를 제조하는 방법이 제공된다. 이 방법은, 절연 기판에 스위칭 소자 솔더링 영역 및 제1 플랫메탈 솔더링 영역을 형성하는 단계; 상기 절연 기판에 형성된 스위칭 소자 솔더링 영역 및 제1 플랫메탈 솔더링 영역에 솔더를 도포하고, 상기 스위칭 소자 솔더 영역에 하나 이상의 스위칭 소자를 마운트하는 단계; 상기 스위칭 소자의 상면에 있는 제1전극에 솔더를 도포하고, 이 도포된 솔더와 상기 절연 기판에 형성된 제1 플랫메탈 솔더링 영역에 제1 플랫메탈을 마운트하는 단계; 다이오드 소자가 접합될 제1 플랫메탈의 영역에 솔더를 도포하고, 이 솔더 도포된 제1 플랫메탈의 영역에 다이오드 소자가 접촉하도록 다이오드 소자를 뒤집어 마운트하는 단계; 및 상기 스위칭 소자와 다이오드 소자, 제1 플랫메탈, 그리고 절연 기판을 동시에 솔더링하여 접합하는 단계를 포함할 수 있다.Also provided is a method of manufacturing the flip-stack type semiconductor package. The method includes: forming a switching element soldering region and a first flat metal soldering region on an insulating substrate; applying solder to the switching element soldering region and the first flat metal soldering region formed on the insulating substrate, and mounting one or more switching elements in the switching element soldering region; applying solder to a first electrode on an upper surface of the switching element, and mounting a first flat metal to the first flat metal soldering area formed on the applied solder and the insulating substrate; applying solder to an area of the first flat metal to which the diode element is to be joined, and mounting the diode element upside down so that the diode element is in contact with the soldered area of the first flat metal; and bonding the switching element, the diode element, the first flat metal, and the insulating substrate by soldering at the same time.

한편 본 발명의 다른 측면에 따르면, 절연 기판; 상기 절연 기판에 탑재된 하나 이상의 스위칭 소자; 상기 스위칭 소자의 제1전극과 상기 절연 기판을 연결하는 제1 플랫메탈; 상기 스위칭 소자의 제2전극과 상기 절연 기판을 연결하는 제2 플랫메탈; 상기 제1 플랫메탈 위에 플립 스택되어 접합된 하나 이상의 다이오드 소자; 및 상기 플립 스택된 다이오드 소자의 플립된 바닥면과 상기 절연 기판을 연결하는 제3 플랫메탈을 포함하는 플립-스택형 반도체 패키지가 제공된다.Meanwhile, according to another aspect of the present invention, an insulating substrate; one or more switching elements mounted on the insulating substrate; a first flat metal connecting the first electrode of the switching element and the insulating substrate; a second flat metal connecting the second electrode of the switching element and the insulating substrate; at least one diode device flip-stacked and bonded on the first flat metal; and a third flat metal connecting a flip bottom surface of the flip-stacked diode device to the insulating substrate.

또한 상기 플립-스택형 반도체 패키지를 제조하는 방법이 제공된다. 이 방법은, 절연 기판에 스위칭 소자 솔더링 영역 및 제1 및 제2 플랫메탈 솔더링 영역을 형성하는 단계; 상기 절연 기판에 형성된 스위칭 소자 솔더링 영역 및 제1 및 제2 플랫메탈 솔더링 영역에 솔더를 도포하는 단계; 상기 솔더를 도포한 영역에 하나 이상의 스위칭 소자를 마운트하는 단계; 상기 마운트된 스위칭 소자 상부의 제1 및 제2전극에 솔더를 도포하고, 제1 플랫메탈과 제2 플랫메탈이 접합될 절연 기판의 위치에 솔더를 도포하는 단계; 제1 플랫메탈과 제2 플랫메탈을 스위칭 소자의 제1전극과 제2전극 및 절연 기판에 마운트하는 단계; 다이오드 소자가 접합될 제1 플랫메탈의 영역에 솔더를 도포하고, 이 솔더 도포된 제1 플랫메탈의 영역에 다이오드 소자가 접촉하도록 다이오드 소자를 뒤집어 마운트하는 단계; 상기 뒤집혀 마운트된 다이오드 소자의 플립된 바닥면에 솔더를 도포하고, 이 솔더 위에 제3 플랫메탈을 마운트하는 단계; 및 상기 스위칭 소자와 다이오드 소자, 제1 내지 제3 플랫메탈들, 그리고 절연 기판을 동시에 솔더링하여 접합하는 단계를 포함할 수 있다.Also provided is a method of manufacturing the flip-stack type semiconductor package. The method includes: forming a switching element soldering region and first and second flat metal soldering regions on an insulating substrate; applying solder to the switching element soldering area and the first and second flat metal soldering areas formed on the insulating substrate; mounting one or more switching elements in the area to which the solder is applied; applying solder to the first and second electrodes on the mounted switching element, and applying solder to positions of the insulating substrate to which the first flat metal and the second flat metal are to be joined; mounting the first and second flat metals to the first and second electrodes of the switching element and the insulating substrate; applying solder to an area of the first flat metal to which the diode element is to be joined, and mounting the diode element upside down so that the diode element is in contact with the soldered area of the first flat metal; applying solder to the flipped bottom surface of the inverted mounted diode device, and mounting a third flat metal on the solder; and bonding the switching element, the diode element, the first to third flat metals, and the insulating substrate by soldering at the same time.

이상에서 소개한 본 발명의 구성 및 작용은 이후에 도면과 함께 설명하는 구체적인 실시예를 통하여 더욱 명확해질 것이다. The configuration and operation of the present invention introduced above will become clearer through specific embodiments described later with drawings.

본 발명에 따르면, 하나 이상의 스위칭 소자와 하나 이상의 다이오드 소자로 구성된 전력모듈을 패키징함에 있어서, 다이오드 소자를 플립 형태로 뒤집어 스위칭 소자와 연결시키고 각 소자와 절연 기판의 연결은 플랫메탈을 사용함으로써 전력모듈의 기생 인덕턴스를 최소화하고 제작의 자동화를 통해 제조 비용을 절감시킬 수 있는 효과를 가져올 수 있다.According to the present invention, in packaging a power module composed of one or more switching elements and one or more diode elements, the diode element is turned over in a flip form to connect with the switching element, and the connection between each element and the insulating substrate is made using flat metal. It can have the effect of minimizing the parasitic inductance and reducing the manufacturing cost through automation of manufacturing.

도 1은 종래 MOSFET와 SBD로 구성된 하프브릿지 전력모듈의 예시 회로도
도 2a는 MOSFET의 실체 소자 형태의 예시도
도 2b는 SBD의 실체 소자 형태의 예시도
도 3a 및 도 3b는 도 1의 전력모듈의 스위칭시의 각부 전압 및 전류 파형도
도 4a는 본 발명의 일 실시예에 따른 플립-스택형 반도체 패키지의 3차원 모식도
도 4b는 본 발명의 일 실시예에 따른 플립-스택형 반도체 패키지의 평면도
도 4c는 본 발명의 일 실시예에 따른 플립-스택형 반도체 패키지의 정면도
도 5a는 본 발명의 일 실시예에 따른 플립-스택형 반도체 패키지의 제1 플랫메탈의 사시도
도 5b는 본 발명의 일 실시예에 따른 플립-스택형 반도체 패키지의 제2 플랫메탈의 사시도
도 5c는 본 발명의 일 실시예에 따른 플립-스택형 반도체 패키지의 제3 플랫메탈의 사시도
도 6a는 본 발명의 다른 실시예에 따른 플립-스택형 반도체 패키지의 3차원 모식도
도 6b는 본 발명의 다른 실시예에 따른 플립-스택형 반도체 패키지의 제1 플랫메탈의 사시도
도 6c는 본 발명의 다른 실시예에 따른 플립-스택형 반도체 패키지의 제3 플랫메탈의 사시도
도 7a는 MOSFET과 SBD가 병렬로 연결된 회로도
도 7b는 다수 개의 MOSFET과 다수 개의 SBD가 병렬로 연결된 회로도
도 7c는 직렬 연결된 MOSFET의 상측과 하측에 각각 SBD가 병렬로 연결된 하프브릿지 회로도
도 7d는 다수 개의 MOSFET과 다수 개의 SBD가 병렬로 연결된 하프브릿지 회로도 1 is an exemplary circuit diagram of a conventional half-bridge power module composed of a MOSFET and an SBD;
2A is an exemplary diagram of an actual element form of a MOSFET;
2B is an exemplary diagram of an actual element form of an SBD;
3A and 3B are voltage and current waveform diagrams of each part at the time of switching of the power module of FIG. 1;
4A is a three-dimensional schematic diagram of a flip-stack type semiconductor package according to an embodiment of the present invention;
4B is a plan view of a flip-stack type semiconductor package according to an embodiment of the present invention;
4C is a front view of a flip-stack type semiconductor package according to an embodiment of the present invention;
5A is a perspective view of a first flat metal of a flip-stack type semiconductor package according to an embodiment of the present invention;
5B is a perspective view of a second flat metal of a flip-stack type semiconductor package according to an embodiment of the present invention;
5C is a perspective view of a third flat metal of a flip-stack type semiconductor package according to an embodiment of the present invention;
6A is a three-dimensional schematic diagram of a flip-stack type semiconductor package according to another embodiment of the present invention;
6B is a perspective view of a first flat metal of a flip-stack type semiconductor package according to another embodiment of the present invention;
6C is a perspective view of a third flat metal of a flip-stack type semiconductor package according to another embodiment of the present invention;
7A is a circuit diagram in which a MOSFET and an SBD are connected in parallel.
7B is a circuit diagram in which a plurality of MOSFETs and a plurality of SBDs are connected in parallel.
7c is a circuit diagram of a half-bridge in which SBDs are connected in parallel to upper and lower sides of series-connected MOSFETs.
7D is a circuit diagram of a half-bridge in which a plurality of MOSFETs and a plurality of SBDs are connected in parallel.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급된 구성소자, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성소자, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims. Meanwhile, the terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural, unless specifically stated otherwise in the phrase. As used herein, “comprise” and/or “comprising” refers to the presence of one or more other components, steps, operations and/or elements mentioned. or addition is not excluded.

도 4a~도 4c는 본 발명의 일 실시예에 따른 플립-스택형 전력모듈 패키지의 사시도, 평면도, 정면도이다. 각 한 개씩의 MOSFET와 SBD가 연결된 형태의 회로와, MOSFET 베어다이(baredie) 및 SBD 베어다이의 형태를 보여준다.4A to 4C are a perspective view, a plan view, and a front view of a flip-stack type power module package according to an embodiment of the present invention. It shows a circuit in which each MOSFET and SBD are connected, and the shapes of MOSFET bare die and SBD bare die.

일반적으로 MOSFET 또는 IGBT(Insulated Gate Bipolar Transistor) 등과 같은 스위칭 소자가 한 개 이상, 그리고 SBD 또는 FRD(Fast Recovery Diode) 등과 같은 다이오드 소자가 한 개 이상 사용되는 전력모듈을 제작할 경우, 도 1과 같이 다수 개의 반도체 소자(스위칭 소자, 다이오드 소자)를 DBC(Direct Bonded Copper), DPC(Direct Plated Copper), TPC(Thick Print Copper), 또는 AMB(Active Metal Brazing) 등과 같은 메탈 패턴이 형성된 절연 기판(또는 메탈 프레임. 이하, '절연기판'으로 통칭함) 위에 붙이고 본드와이어를 통해 스위칭 소자와 다이오드 소자, 그리고 소자와 절연 기판을 연결한다. In general, when manufacturing a power module in which one or more switching elements such as MOSFET or IGBT (Insulated Gate Bipolar Transistor), and one or more diode elements such as SBD or FRD (Fast Recovery Diode) are used, as shown in FIG. Insulation substrate (or metal) formed with a metal pattern such as DBC (Direct Bonded Copper), DPC (Direct Plated Copper), TPC (Thick Print Copper), or AMB (Active Metal Brazing) for semiconductor devices (switching devices, diode devices). Frame (hereinafter, collectively referred to as 'insulation substrate'), and connect the switching element and the diode element, and the element and the insulating substrate through a bond wire.

본 발명은 한 개의 스위칭 소자와 한 개의 다이오드 소자가 집적된 반도체 패키지 또는 도 1과 같이 다수 개의 스위칭 소자와 다수 개의 다이오드 소자가 집적된 전력모듈을 패키징할 때, 본드와이어에 의한 기생 인덕턴스를 줄이기 위한 구조를 제공한다. The present invention relates to a semiconductor package in which one switching element and one diode element are integrated or a power module in which a plurality of switching elements and a plurality of diode elements are integrated as shown in FIG. 1 for reducing parasitic inductance by a bond wire. provide structure.

이를 위해 도 4a~c와 같이 절연 기판(10) 위에 MOSFET 등의 스위칭 소자(20) 위에 플랫메탈(40)이 있고, 이 플랫메탈(40) 위에 SBD 등의 다이오드 소자(30)를 뒤집어 쌓는 플립-스택형 반도체 패키지 구조를 제공한다. To this end, as shown in FIGS. 4A to 4C , a flat metal 40 is placed on a switching element 20 such as a MOSFET on an insulating substrate 10 , and a flip in which a diode element 30 such as an SBD is turned over on the flat metal 40 . -Provides a stacked semiconductor package structure.

예를 들어, 도 2a에 나타낸 것과 같이 바닥면이 드레인 전극이고 윗면에 소스와 게이트 전극이 형성되어 있는 스위칭 소자와 도 2b에 나타낸 것과 같이 바닥면이 캐소드 전극이고 윗면이 애노드 전극인 다이오드 소자를 사용하여 도 1와 같은 회로의 전력모듈을 구성할 경우, 도 4a~c와 같이 절연 기판(10) 위에 형성된 드레인 영역(11)에 스위칭 소자(20)의 바닥면 드레인이 접촉하도록 스위칭 소자(20)를 마운트한다. For example, as shown in Fig. 2a, a switching element having a bottom surface of a drain electrode and a source and a gate electrode formed on the upper surface and a diode element having a bottom surface of a cathode electrode and an upper surface of an anode electrode as shown in Fig. 2b are used. When configuring the power module of the circuit as shown in Fig. 1, the switching element 20 so that the drain of the bottom surface of the switching element 20 is in contact with the drain region 11 formed on the insulating substrate 10 as shown in Figs. 4a to 4c. mount the

스위칭 소자(20)의 윗면에 있는 소스 전극과 다이오드 소자(30)의 상면의 애노드 전극이 제1플랫메탈(40)을 통해 전기적으로 연결되도록 다이오드 소자(30)를 뒤집어(플립) 스위칭 소자(20) 위에 얹는다(스택). 이 제1플랫메탈(40)의 다른 한쪽은 절연 기판(10) 위에 형성된 소스 영역(12)에 연결된다.The diode element 30 is turned over (flips) so that the source electrode on the upper surface of the switching element 20 and the anode electrode on the upper surface of the diode element 30 are electrically connected through the first flat metal 40 (flip) the switching element 20 ) on top (stack). The other end of the first flat metal 40 is connected to the source region 12 formed on the insulating substrate 10 .

한편, 스위칭 소자(20)의 상면의 게이트 전극은 기판(10) 위에 형성된 게이트 영역(13)에 제2플랫메탈(50) 또는 와이어를 통해 연결된다.Meanwhile, the gate electrode of the upper surface of the switching element 20 is connected to the gate region 13 formed on the substrate 10 through the second flat metal 50 or a wire.

또한 플립된(즉, 뒤집혀 탑재(mount)된) 다이오드 소자(30)의 캐소드 영역은 제3플랫메탈(60)을 통해 절연 기판(10) 위에 형성된 드레인 영역(11)에 연결된다.In addition, the cathode region of the flipped (ie, mounted inverted) diode device 30 is connected to the drain region 11 formed on the insulating substrate 10 through the third flat metal 60 .

이와 같이 스위칭 소자(20) 위에 다이오드 소자(30)를 뒤집어 쌓기 위해서는 플랫메탈(40, 50, 60)이 필요하다. 그 중에서 스위칭 소자(20)의 게이트나 다이오드 소자(30)의 캐소드에는 플랫메탈(50, 60) 대신에 본드와이어를 사용할 수 있다.In order to stack the diode element 30 upside down on the switching element 20 as described above, the flat metals 40 , 50 , and 60 are required. Among them, a bond wire may be used instead of the flat metal 50 and 60 for the gate of the switching element 20 or the cathode of the diode element 30 .

본 실시예에서는 스위칭 소자(20)와 다이오드 소자(30)로 MOSFET과 SBD를 일례로 기술하고 있으나, 본 발명은 반도체 패키지의 기생 인덕턴스를 줄일 수 있는 반도체 패키지 구조에 관한 것이므로 MOSFET 및 SBD에 한정되지 않는다.In this embodiment, MOSFET and SBD are described as the switching element 20 and diode element 30 as an example, but the present invention relates to a semiconductor package structure capable of reducing parasitic inductance of the semiconductor package, so it is not limited to MOSFET and SBD. does not

플랫메탈(40, 50, 60)에 대해 도 5a~5c를 참조하여 예시적으로 설명한다. 도 5a는 제1 플랫메탈(40)의 3차원 구조도이고, 도 5b는 제2 플랫메탈(50)의 3차원 구조도이며, 도 5c는 제3 플랫메탈(60)의 3차원 구조도이다.The flat metal 40 , 50 , and 60 will be exemplarily described with reference to FIGS. 5A to 5C . FIG. 5A is a three-dimensional structural diagram of the first flat metal 40 , FIG. 5B is a three-dimensional structural diagram of the second flat metal 50 , and FIG. 5C is a three-dimensional structural diagram of the third flat metal 60 .

도 5a에 나타낸 제1 플랫메탈(40)은 스위칭 소자(20)의 상면의 소스 전극에 접합되는 스위칭 소자 소스 접합부(41)을 갖는다. 도 2a에 예시한 MOSFET의 상면에 세 개로 분리 형성된 소스 전극에 접촉하도록 하기 위하여 이 스위칭 소자 소스 접합부(41)도 공극(42)을 사이에 두고 세 개의 면으로 분리되어 있다. 그러나 이것은 일례이며, MOSFET의 상면에 위치한 소스 전극의 형태에 따라 변형이 가능하며, 공극 없이 단일의 면으로 상기 스위칭 소자 소스 접합부(41)를 형성하는 것도 가능하다. The first flat metal 40 shown in FIG. 5A has a switching element source junction 41 joined to a source electrode on the upper surface of the switching element 20 . The switching element source junction 41 is also separated into three surfaces with a gap 42 interposed therebetween in order to contact the three source electrodes separately formed on the upper surface of the MOSFET illustrated in FIG. 2A . However, this is an example, and it can be modified according to the shape of the source electrode located on the upper surface of the MOSFET, and it is also possible to form the switching element source junction 41 on a single surface without a gap.

이 스위칭 소자 소스 접합부(41)는 플랫메탈(40)과 스위칭 소자(20) 사이의 간격 확보를 위해, 제1플랫메탈(40)의 하면(44)에서 d1만큼 내려오도록 형성된다. 고전압소자의 경우, 플랫메탈과 소자간의 간격이 좁으면, 아크 방전으로 인해 소자의 역방향 항복전압 특성을 저하시킬 수 있다. 따라서 플랫메탈과 소자 사이의 간격 확보를 위해 단차 d1을 두는 것이다. 1200V급 이상의 소자일 경우에 본 플랫메탈(40)과 스위칭 소자(20)의 이격을 위한 단차 d1은 약 100um 이상인 것이 바람직하다.The switching element source junction 41 is formed to descend by d1 from the lower surface 44 of the first flat metal 40 in order to secure a gap between the flat metal 40 and the switching element 20 . In the case of a high voltage device, if the gap between the flat metal and the device is narrow, the reverse breakdown voltage characteristic of the device may be deteriorated due to arc discharge. Therefore, a step d1 is provided to secure a gap between the flat metal and the element. In the case of an element of 1200V or higher, the step difference d1 for separation between the flat metal 40 and the switching element 20 is preferably about 100 μm or more.

또한 제1플랫메탈(40)은 그 상부에, 다이오드 소자(30)의 상면의 애노드 전극이 아래로 가도록 뒤집혀 접합되는 다이오드 소자 애노드 접합부(44)을 갖는다. 이 다이오드 소자 애노드 접합부(44)도 본 플랫메탈(40)의 상부 주면(main surface)(45)과 다이오드 소자(30) 사이의 간격 확보를 위해, 주면(45)에서 단차 d2만큼 올라간 융기부에 형성된다. 단차 d2도 단차 d1과 같은 목적을 위한 것으로, 1200V급 이상의 소자일 경우에 d1과 유사하게 약 100um 이상인 것이 바람직하다.In addition, the first flat metal 40 has an anode junction 44 of the diode element on which the anode electrode of the upper surface of the diode element 30 is turned upside down and joined. This diode element anode junction 44 is also in the raised portion raised by the step d2 from the main surface 45 in order to secure a gap between the upper main surface 45 of the flat metal 40 and the diode element 30 . is formed The step d2 is also for the same purpose as the step d1, and in the case of a 1200V or higher device, similarly to d1, it is preferably about 100 μm or more.

또한 제1플랫메탈(40)은 절연 기판(10)에 형성된 소스 영역(12)에 접합되는 기판 소스 접합부(46)을 갖는다. 절연 기판(10)과의 접합은 솔더링에 의해 이루어질 수 있다.In addition, the first flat metal 40 has a substrate source junction portion 46 bonded to the source region 12 formed on the insulating substrate 10 . Bonding with the insulating substrate 10 may be performed by soldering.

다음, 도 5b에 나타낸 제2 플랫메탈(50)은 스위칭 소자(20)의 상면의 게이트 전극과 절연 기판(10)에 형성된 게이트 영역(13)을 연결하는 역할을 하는 플랫메탈이다. 제2 플랫메탈(50)은, 도 2a에 예시한 MOSFET의 상면에 형성된 게이트 전극에 접합되는 스위칭 소자 게이트 접합부(51)과, 절연 기판(10)의 게이트 영역(13)에 접합되는 기판 게이트 접합부(52)을 갖는다.Next, the second flat metal 50 shown in FIG. 5B is a flat metal serving to connect the gate electrode of the upper surface of the switching element 20 and the gate region 13 formed on the insulating substrate 10 . The second flat metal 50 includes a switching element gate junction 51 bonded to a gate electrode formed on the upper surface of the MOSFET illustrated in FIG. 2A , and a substrate gate junction portion bonded to the gate region 13 of the insulating substrate 10 . (52).

제2 플랫메탈(50)도 상기 스위칭 소자(20) 및 다이오드 소자(30) 사이의 간격 확보를 위해, 제1 플랫메탈(40)의 단차 d1, d2와 유사한 단차를 포함할 수 있다.The second flat metal 50 may also include steps similar to the steps d1 and d2 of the first flat metal 40 in order to secure a gap between the switching device 20 and the diode device 30 .

마지막으로, 도 5c에 나타낸 제3 플랫메탈(60)은 뒤집힌 다이오드 소자(30) 상부에 위치하게 된 캐소드 전극에 접합되는 다이오드 소자 캐소드 접합부(61)과, 절연 기판(10)의 드레인 영역(11)에 접합되는 기판 드레인 접합부(62)을 갖는다.Finally, the third flat metal 60 shown in FIG. 5C includes a diode element cathode junction 61 bonded to a cathode electrode positioned on the inverted diode element 30 , and a drain region 11 of the insulating substrate 10 . ) has a substrate drain junction 62 bonded to it.

이상에서 설명한 각 플랫메탈의 전체 형상 그리고 각 소자 및 기판과 접합되는 부분의 형상은 해당 소자의 형상 그리고 피접합 패드 또는 영역의 형상에 상응하여 변형될 수 있다. 그리고 상기 각 플랫메탈의 두께는 전력모듈의 전류 용량에 따라 결정된다.The overall shape of each flat metal described above and the shape of a portion bonded to each device and the substrate may be deformed according to the shape of the corresponding device and the shape of the pad or region to be bonded. And the thickness of each flat metal is determined according to the current capacity of the power module.

이와 같이 본 발명에 따른 플랫메탈(40, 50, 60)은 종래의 본드와이어에 비해 비교적 넓은 면적을 갖는바, 본드와이어 사용시 발생하는 기생 인덕턴스로 인한 Ringing 또는 Over-shoot의 문제가 해소된다. As described above, since the flat metal 40 , 50 , and 60 according to the present invention has a relatively large area compared to the conventional bond wire, the problem of ringing or over-shoot due to parasitic inductance occurring when the bond wire is used is solved.

도 6a~6c는 플랫메탈의 변형 실시예를 나타내는 것으로, 인덕턴스 감소 및 플랫메탈 하부에 발생하는 보이드를 용이하게 제거하기 위해 한 개 이상의 슬롯(slot)이 포함된 빗살(comb) 형태로 구현된 각 플랫메탈을 나타낸다. 도 6a는 본 발명의 다른 실시예에 따른 플립-스택형 반도체 패키지 구조체의 3차원 모식도이고, 도 6b는 이 실시예에 따른 제1 플랫메탈(40)을 나타내고, 도 6c는 이 실시예에 따른 제3 플랫메탈(60)을 나타낸다. 여기서, 상기 슬롯은 제1 플랫메탈(40), 제2 플랫메탈(50), 및 제3 플랫메탈(60) 중 적어도 하나에 필요에 따라 포함될 수 잇다.6A to 6C show a modified embodiment of flat metal, each implemented in the form of a comb including one or more slots to reduce inductance and easily remove voids occurring under the flat metal. Represents flat metal. 6A is a three-dimensional schematic diagram of a flip-stack type semiconductor package structure according to another embodiment of the present invention, FIG. 6B shows a first flat metal 40 according to this embodiment, and FIG. 6C is a diagram according to this embodiment The third flat metal 60 is shown. Here, the slot may be included in at least one of the first flat metal 40 , the second flat metal 50 , and the third flat metal 60 as needed.

도 7a 내지 도 7d는 본 발명의 플립-스택형 반도체 패키지에 적용할 수 있는 다양한 회로를 보여주는데, 스위칭 소자로 MOSFET를, 다이오드 소자로 SBD를 사용하는 회로의 예를 나타낸다. 도 7a는 MOSFET와 SBD가 병렬로 연결된 회로로, 도 1에 나타낸 전력모듈 회로에 사용된 단위 회로를 나타낸다. 도 7b는 다수 개의 MOSFET와 다수 개의 SBD가 병렬로 연결된 회로로, 도 1에 나타낸 전력모듈 회로도의 상측 회로와 하측 회로 중 하나의 회로를 나타낸다. 도 7c는 직렬로 연결된 두 개의 MOSFET와 각 MOSFET에 SBD가 병렬로 연결된 하프브릿지 회로를 나타낸다. 도 7d는 다수 개의 MOSFET와 다수 개의 SBD가 병렬로 연결된 그룹이 상하로 연결된 하프브릿지 회로로 도 1에 나타낸 전력모듈 회로와 동일한 회로이다. 7A to 7D show various circuits applicable to the flip-stack type semiconductor package of the present invention, and show examples of circuits using a MOSFET as a switching element and an SBD as a diode element. 7A is a circuit in which a MOSFET and an SBD are connected in parallel, and shows a unit circuit used in the power module circuit shown in FIG. 1 . 7B is a circuit in which a plurality of MOSFETs and a plurality of SBDs are connected in parallel, and shows one of an upper circuit and a lower circuit of the power module circuit diagram shown in FIG. 1 . 7C shows a half-bridge circuit in which two MOSFETs are connected in series and an SBD is connected in parallel to each MOSFET. FIG. 7D is a half-bridge circuit in which a group in which a plurality of MOSFETs and a plurality of SBDs are connected in parallel is connected up and down, and is the same circuit as the power module circuit shown in FIG. 1 .

본 발명에 따른 플립-스택형 반도체 패키지에 적용할 수 있는 소자와 회로는 이들 예시에 의해 제한되지 않는다. Devices and circuits applicable to the flip-stack type semiconductor package according to the present invention are not limited by these examples.

이제 본 발명에 따른 플립-스택형 반도체 패키지의 제조방법의 공정에 대해 설명한다. 이하의 설명에서는 스위칭 소자로 MOSFET가 사용되고 다이오드 소자로 SBD가 사용되는 전력모듈의 제조방법을 예로 들어 설명한다(도 4a와 도 6a를 참조 바람).Now, the process of the manufacturing method of the flip-stack type semiconductor package according to the present invention will be described. In the following description, a method of manufacturing a power module in which a MOSFET is used as a switching element and an SBD is used as a diode element will be described as an example (refer to FIGS. 4A and 6A ).

먼저, 절연 기판(10) 위에 형성된 MOSFET 솔더링 영역 및 각 플랫메탈 솔더링 영역에 솔더를 도포한다. 절연 기판(10) 위에 솔더를 도포한 영역에 MOSFET를 마운트한다. 마운트된 MOSFET 상부의 소스와 게이트에 솔더를 도포하고, 제1 플랫메탈(40)과 제2 플랫메탈(50)이 접합될 절연 기판(10)의 위치에 솔더를 도포한다. 제1 플랫메탈(40)과 제2 플랫메탈(50)을 MOSFET의 소스와 게이트 및 절연 기판(10)에 마운트한다. SBD가 접합될 제1 플랫메탈(40)의 영역에 솔더를 도포하고, 이 솔더 도포된 제1 플랫메탈(40)의 영역에 SBD의 애노드가 접촉하도록 SBD를 뒤집어 마운트한다. 뒤집혀 마운트된 SBD의 캐소드에 솔더를 도포하고, 이 솔더 위에 제3 플랫메탈(60)을 마운트한다. 상기 MOSFET와 SBD, 플랫메탈(40, 50, 60)들, 그리고 절연 기판(10)을 동시에 솔더링하여 접합한다. First, solder is applied to the MOSFET soldering area and each flat metal soldering area formed on the insulating substrate 10 . A MOSFET is mounted on the insulating substrate 10 in the region where solder is applied. Solder is applied to the source and gate of the mounted MOSFET, and solder is applied to the position of the insulating substrate 10 to which the first flat metal 40 and the second flat metal 50 are to be joined. The first flat metal 40 and the second flat metal 50 are mounted on the source and gate of the MOSFET and the insulating substrate 10 . Solder is applied to the area of the first flat metal 40 to which the SBD is to be joined, and the SBD is mounted upside down so that the anode of the SBD is in contact with the soldered area of the first flat metal 40 . Solder is applied to the cathode of the inverted mounted SBD, and the third flat metal 60 is mounted on the solder. The MOSFET and the SBD, the flat metals 40 , 50 , and 60 , and the insulating substrate 10 are simultaneously soldered to each other.

이로써 도 4a 또는 도 6a와 같은 플립-스택형 전력모듈 패키지를 제조할 수 있다. 본 발명은 종래의 기술로는 할 수 없었던 전력모듈 제조의 자동화를 가능하게 하여 제작시간 축소 및 가격 절감의 효과를 줄 수 있다.Accordingly, a flip-stack type power module package as shown in FIG. 4A or 6A may be manufactured. The present invention can give the effect of reducing the manufacturing time and cost by enabling the automation of the manufacturing of the power module, which could not be done with the prior art.

이상에서 본 발명의 구성에 대하여 첨부 도면을 참조하여 상세히 설명하였으나, 이는 예시에 불과한 것으로서, 본 발명이 속하는 기술분야에 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 변형과 변경이 가능함은 물론이다. 따라서 본 발명의 보호 범위는 전술한 실시예에 국한되어서는 아니되며 이하의 특허청구범위의 기재에 의하여 정해져야 할 것이다.In the above, the configuration of the present invention has been described in detail with reference to the accompanying drawings, but this is only an example, and various modifications and changes within the scope of the technical spirit of the present invention for those of ordinary skill in the art to which the present invention pertains Of course, this is possible. Therefore, the protection scope of the present invention should not be limited to the above-described embodiments and should be defined by the description of the following claims.

Claims (19)

절연 기판;
상기 절연 기판에 탑재된 하나 이상의 스위칭 소자;
상기 스위칭 소자의 제1전극과 상기 절연 기판을 연결하는 제1 플랫메탈;
상기 스위칭 소자의 제2전극과 상기 절연 기판을 연결하는 제2 플랫메탈;
상기 제1 플랫메탈 위에 플립 스택되어 접합된 하나 이상의 다이오드 소자; 및
상기 플립 스택된 다이오드 소자의 플립된 바닥면과 상기 절연 기판을 연결하는 제3 플랫메탈을 포함하되,
상기 제1 플랫메탈의 하부는, 상기 스위칭 소자의 제1전극에 접합되며 공극을 사이에 둔 다수의 면으로 분리된 제1접합부를 포함하고, 상기 제1플랫메탈의 상부는, 상기 다이오드 소자의 플립된 상면이 접합되는 제2접합부를 포함하되, 상기 제1접합부는 상기 제1플랫메탈의 하면에서 사전 설정된 제1단차로 내려와 형성되고, 상기 제2접합부는 상기 제1플랫메탈의 상면에서 사전 설정된 제2단차로 올라가 형성되는 플립-스택형 반도체 패키지.insulated substrate;
one or more switching elements mounted on the insulating substrate;
a first flat metal connecting the first electrode of the switching element and the insulating substrate;
a second flat metal connecting the second electrode of the switching element and the insulating substrate;
at least one diode device flip-stacked and bonded on the first flat metal; and
A third flat metal connecting the flip bottom surface of the flip stacked diode device and the insulating substrate,
A lower portion of the first flat metal includes a first junction portion bonded to the first electrode of the switching element and separated by a plurality of surfaces having a gap therebetween, and an upper portion of the first flat metal is formed of the diode element. a second junction part to which a flipped upper surface is joined, wherein the first junction part is formed by descending a preset first step from a lower surface of the first flat metal, and the second junction part is formed in advance from the upper surface of the first flat metal A flip-stack type semiconductor package formed by ascending a set second step. 제1항에 있어서,
상기 스위칭 소자는 바닥면이 드레인 전극이고 윗면에 소스와 게이트 전극이 형성되어 있는 MOSFET이고,
상기 다이오드 소자는 바닥면이 캐소드 전극이고 윗면이 애노드 전극인 SBD인 플립-스택형 반도체 패키지.The method of claim 1,
The switching element is a MOSFET having a bottom surface of a drain electrode and a source and a gate electrode formed on the top surface,
The diode device is a flip-stack type semiconductor package having a bottom surface of the cathode electrode and an anode electrode on the top surface of the SBD. 제1항에 있어서, 상기 제1플랫메탈의 하면에 있는 상기 제1단차와 상면에 있는 상기 제2단차는
상기 제1플랫메탈과 상기 스위칭 소자 사이의 아크 방전으로 인해 발생하는 상기 스위칭소자의 역방향 항복전압 특성에 따라 설정되는 플립-스택형 반도체 패키지.According to claim 1, wherein the first step on the lower surface of the first flat metal and the second step on the upper surface of the first flat metal
A flip-stack type semiconductor package set according to a reverse breakdown voltage characteristic of the switching device generated due to an arc discharge between the first flat metal and the switching device. 제1항에 있어서, 상기 제1플랫메탈의 하면에 있는 상기 제1단차와 상면에 있는 상기 제2단차의 단차 높이가 동일한 플립-스택형 반도체 패키지.The flip-stack type semiconductor package of claim 1 , wherein the first step on the lower surface of the first flat metal and the second step on the upper surface have the same height. 제1항에 있어서, 상기 제2플랫메탈은
상기 스위칭 소자의 제2전극이 접합되는 제3접합부를 포함하되, 이 제3접합부는 상기 제2플랫메탈의 면과 사전 설정된 제3단차를 두고 형성되는 플립-스택형 반도체 패키지.According to claim 1, wherein the second flat metal
and a third junction part to which the second electrode of the switching element is joined, wherein the third junction part is formed with a predetermined third step difference from the surface of the second flat metal. 제5항에 있어서, 상기 제2플랫메탈의 상기 제3단차는
상기 제2플랫메탈과 상기 스위칭 소자 사이의 아크 방전으로 인해 발생하는 상기 스위칭소자의 게이트 전압 특성에 따라 설정되는 플립-스택형 반도체 패키지.The method of claim 5, wherein the third step of the second flat metal is
A flip-stack type semiconductor package set according to a gate voltage characteristic of the switching device generated due to an arc discharge between the second flat metal and the switching device. 제1항에 있어서, 상기 제1 플랫메탈은 하나 이상의 슬롯을 포함하는 플립-스택형 반도체 패키지.The flip-stack semiconductor package of claim 1 , wherein the first flat metal includes one or more slots. 제5항에 있어서, 상기 제2 플랫메탈은 하나 이상의 슬롯을 포함하는 플립-스택형 반도체 패키지.6. The flip-stack semiconductor package of claim 5, wherein the second flat metal includes one or more slots. 제1항에 있어서, 상기 제3 플랫메탈은 하나 이상의 슬롯을 포함하는 플립-스택형 반도체 패키지.The flip-stack semiconductor package of claim 1 , wherein the third flat metal includes one or more slots. 삭제delete 삭제delete 삭제delete 삭제delete 제1항에 기재된 플립-스택형 반도체 패키지를 제조하는 방법으로,
절연 기판에 스위칭 소자 솔더링 영역 및 제1 및 제2 플랫메탈 솔더링 영역을 형성하는 단계;
상기 절연 기판에 형성된 스위칭 소자 솔더링 영역, 및 제1 및 제2 플랫메탈 솔더링 영역에 솔더를 도포하는 단계;
상기 솔더를 도포한 영역에 하나 이상의 스위칭 소자를 마운트하는 단계;
상기 마운트된 스위칭 소자 상부의 제1 및 제2전극에 솔더를 도포하고, 제1 플랫메탈과 제2 플랫메탈이 접합될 절연 기판의 위치에 솔더를 도포하는 단계;
제1 플랫메탈과 제2 플랫메탈을 스위칭 소자의 제1전극과 제2전극 및 절연 기판에 마운트하는 단계;
다이오드 소자가 접합될 제1 플랫메탈의 영역에 솔더를 도포하고, 이 솔더 도포된 제1 플랫메탈의 영역에 다이오드 소자가 접촉하도록 다이오드 소자를 뒤집어 마운트하는 단계;
상기 뒤집혀 마운트된 다이오드 소자의 플립된 바닥면에 솔더를 도포하고, 이 솔더 위에 제3 플랫메탈을 마운트하는 단계; 및
상기 스위칭 소자와 다이오드 소자, 제1 내지 제3 플랫메탈들, 그리고 절연 기판을 동시에 솔더링하여 접합하는 단계를 포함하는 플립-스택형 반도체 패키지 제조방법.The flip-stack type semiconductor package according to claim 1, comprising:
forming a switching element soldering region and first and second flat metal soldering regions on an insulating substrate;
applying solder to the switching element soldering area and the first and second flat metal soldering areas formed on the insulating substrate;
mounting one or more switching elements in the area to which the solder is applied;
applying solder to the first and second electrodes on the mounted switching element, and applying solder to positions of the insulating substrate to which the first flat metal and the second flat metal are to be joined;
mounting the first and second flat metals to the first and second electrodes of the switching element and the insulating substrate;
applying solder to an area of the first flat metal to which the diode element is to be joined, and mounting the diode element upside down so that the diode element is in contact with the soldered area of the first flat metal;
applying solder to the flipped bottom surface of the inverted mounted diode device, and mounting a third flat metal on the solder; and
and bonding the switching element, the diode element, first to third flat metals, and an insulating substrate by soldering at the same time. 삭제delete 삭제delete 삭제delete 삭제delete 제14항에 있어서,
상기 스위칭 소자는 바닥면이 드레인 전극이고 상기 제1전극은 소스 전극이고 상기 제2전극은 게이트 전극인 MOSFET이고,
상기 다이오드 소자는 바닥면이 캐소드 전극이고 윗면이 애노드 전극인 SBD인 플립-스택형 반도체 패키지 제조방법.15. The method of claim 14,
The switching element is a MOSFET having a bottom surface of a drain electrode, the first electrode is a source electrode, and the second electrode is a gate electrode,
The diode device is a flip-stack type semiconductor package manufacturing method in which the bottom surface is a cathode electrode and the top surface is an anode electrode SBD.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005593A (en) * 2003-06-13 2005-01-06 Mitsubishi Electric Corp Semiconductor power module
US20120228696A1 (en) * 2011-03-07 2012-09-13 Texas Instruments Incorporated Stacked die power converter

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101208332B1 (en) * 2010-11-15 2012-12-05 제엠제코(주) Clip structure for semiconductor package and a semiconductor package using the same
KR101249745B1 (en) * 2011-05-16 2013-04-03 제엠제코(주) Clip for semiconductor package, semiconductor package using the same amd method for fabricating the package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005593A (en) * 2003-06-13 2005-01-06 Mitsubishi Electric Corp Semiconductor power module
US20120228696A1 (en) * 2011-03-07 2012-09-13 Texas Instruments Incorporated Stacked die power converter

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