KR102429115B1

KR102429115B1 - Electrostatic protection storage pattern and display device including the same

Info

Publication number: KR102429115B1
Application number: KR1020150147482A
Authority: KR
Inventors: 김호현
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-10-22
Filing date: 2015-10-22
Publication date: 2022-08-04
Also published as: KR20170047463A

Abstract

기판과 버퍼층 사이에 정전기 방지 스토리지 패턴을 설계하는 것을 통해 공정 진행 중 순간적으로 유입되는 서지에 의한 정전기 불량으로 절연 파괴가 발생하는 것을 미연에 방지할 수 있는 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치에 대하여 개시한다.
또한, 본 발명은 복수의 게이트 구동배선과 중첩되도록 정전기 방지 스토리지 패턴을 설계함으로써, 정전기 방지 스토리지 패턴 및 게이트 구동배선과, 이들 사이에 개재되는 버퍼층 및 게이트 절연막 간에 스토리지 커패시터가 형성되도록 하여 공정 진행 중 순간적으로 유입되는 서지(surge)를 분산시켜 정전기 불량을 제어할 수 있는 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치에 관한 것이다.
특히, 본 발명에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 정전기 방지 스토리지 패턴을 메시 형태의 일체형 아일랜드 구조로 형성함으로써, 정전기 방지 스토리지 패턴과 게이트 구동배선 간의 중첩되는 면적을 확장시켜 스토리지 커패시터의 용량을 극대화할 수 있다.By designing an antistatic storage pattern between the substrate and the buffer layer, an antistatic storage pattern that can prevent in advance the occurrence of insulation breakdown due to static electricity failure caused by a surge that is instantaneously introduced during the process, and a display device including the same start about.
In addition, in the present invention, by designing the antistatic storage pattern to overlap the plurality of gate driving wirings, the storage capacitor is formed between the antistatic storage pattern and the gate driving wiring, and the buffer layer and the gate insulating layer interposed therebetween. The present invention relates to an antistatic storage pattern capable of controlling static electricity defects by dispersing an instantaneously introduced surge, and a display device including the same.
In particular, the antistatic storage pattern and the display device including the same according to the present invention expand the overlapping area between the antistatic storage pattern and the gate driving wiring by forming the antistatic storage pattern into an integrated island structure in the form of a mesh. capacity can be maximized.

Description

ELECTROSTATIC PROTECTION STORAGE PATTERN AND DISPLAY DEVICE INCLUDING THE SAME

본 발명은 정전기에 의한 초기 점등 불량 및 장기 신뢰성 불량을 개선할 수 있는 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치에 관한 것이다.
The present invention relates to an antistatic storage pattern capable of improving initial lighting failure and long-term reliability failure caused by static electricity, and a display device including the same.

액정표시장치(Liquid Crystal Display Device)는 브라운관 방식에 비해 소비전력이 낮고, 경량 박형이 가능하며 유해 전자파를 방출하지 않는 장점으로 점차 그 수요가 증가하는 추세이다. 특히, 스위칭 소자로 박막 트랜지스터를 이용한 액티브 매트릭스 액정표시장치(Active matrix LCD: AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 일반적으로 사용되고 있다.Liquid crystal display device (Liquid Crystal Display Device) has the advantage of lower power consumption compared to the CRT method, it is possible to be lightweight and thin, and it does not emit harmful electromagnetic waves, so the demand for it is gradually increasing. In particular, an active matrix liquid crystal display (AM-LCD) using a thin film transistor as a switching element is generally used because of its excellent resolution and video realization ability.

액정표시장치는 기판 상의 데이터 라인에 데이터 전압을 공급하기 위한 데이터 구동부와, 기판 상의 게이트 라인에 게이트 전압을 공급하기 위한 게이트 구동부와, 데이터 구동부 및 게이트 구동부를 제어하기 위한 타이밍 컨트롤러를 구비한다. 일반적으로, 액정표시장치는 게이트 구동부 및 데이터 구동부를 집적회로 형태로 형성하여 TCP(Tape Carrier Package) 또는 COF(Chip on Film) 방식을 이용하여 기판에 부착하여 사용하고 있다.The liquid crystal display includes a data driver for supplying a data voltage to a data line on a substrate, a gate driver for supplying a gate voltage to a gate line on the substrate, and a timing controller for controlling the data driver and the gate driver. In general, a liquid crystal display device is used by forming a gate driver and a data driver in the form of an integrated circuit and attaching it to a substrate using a Tape Carrier Package (TCP) or Chip on Film (COF) method.

그러나, 종래의 액정표시장치는 게이트 구동부 및 데이터 구동부를 TCP 또는 COP 방식을 이용하여 기판에 각각 부착하는데 기인하여 부품소자의 수가 증가할 수 밖에 없는바, 부품소자 수의 증가로 인해 경량화 및 소형화하는데 어려움이 따르고 있다.However, in the conventional liquid crystal display device, the number of components inevitably increases due to the attachment of the gate driver and the data driver to the substrate by using TCP or COP method. Difficulties follow.

이를 해결하기 위해, 최근에는 게이트 구동부를 기판에 직접 내장하는 GIP(gate in panel) 구조의 액정표시장치가 제안되고 있다.In order to solve this problem, recently, a liquid crystal display device having a gate in panel (GIP) structure in which a gate driver is directly embedded in a substrate has been proposed.

이러한 GIP 구조의 액정표시장치는 데이터 구동부를 칩 형태로 형성하여 TCP 또는 COF 방식을 이용하여 기판에 부착하고, 기판의 표시 영역에는 액정 셀을 정의하는 다수의 게이트 및 데이터 라인이 교차되어 형성되어 있고, 표시 영역의 외곽에 배치되는 비표시 영역에는 복수의 구동 트랜지스터를 포함하는 GIP 구동 소자가 실장되어 있다.
In such a liquid crystal display having a GIP structure, a data driver is formed in a chip form and attached to a substrate using a TCP or COF method, and a plurality of gates and data lines defining a liquid crystal cell are crossed in the display area of the substrate. , a GIP driving device including a plurality of driving transistors is mounted in the non-display area disposed outside the display area.

도 1은 종래에 따른 GIP 구조의 액정표시장치의 비표시 영역에 형성되는 GIP 구동 소자의 일 부분을 확대하여 나타낸 평면도이다.1 is an enlarged plan view of a portion of a GIP driving device formed in a non-display area of a liquid crystal display having a GIP structure according to the related art.

도 1에 도시된 바와 같이, 종래에 따른 GIP 구조의 액정표시장치의 경우, 기판(10) 상의 비표시 영역(NAA)에 복수의 게이트 배선(미도시)으로 입력되는 신호를 적절하게 출력하기 위하여 인버터(inverter)인 복수의 구동 트랜지스터를 갖는 CMOS(complementary metal-oxide semiconductor) 구조의 박막 트랜지스터를 포함하는 GIP 구동소자(60)가 내장된다.As shown in FIG. 1 , in the case of a conventional liquid crystal display having a GIP structure, in order to properly output signals input through a plurality of gate wires (not shown) to the non-display area NAA on the substrate 10 . A GIP driving device 60 including a thin film transistor of a complementary metal-oxide semiconductor (CMOS) structure having a plurality of driving transistors serving as an inverter is embedded therein.

또한, 기판(10) 상의 비표시 영역(NAA)에는 GIP 구동소자(60)에 전기적으로 연결되어, 복수의 게이트 배선에 게이트 전압을 공급하기 위한 복수의 게이트 구동배선(70)이 배치된다.
Also, in the non-display area NAA on the substrate 10 , a plurality of gate driving lines 70 electrically connected to the GIP driving device 60 and supplying gate voltages to the plurality of gate wirings are disposed.

최근에는 화상을 구현하지 않는 비표시 영역(NAA)의 면적을 축소하는 것을 통해 베젤 사이즈(bezel size)를 감소시켜 슬림하고 컴팩트한 표시장치를 제작하고자 하는 노력이 활발히 진행되고 있는데, 이는 결국 비표시 영역(NAA)의 면적 축소를 위해 불가피하게 GIP 구동소자(60) 및 게이트 구동배선(70)에 대한 밀집도를 증가시키는 요인으로 작용하고 있다.
Recently, efforts are being made to manufacture a slim and compact display device by reducing the bezel size by reducing the area of the non-display area (NAA) that does not implement an image. In order to reduce the area of the area NAA, it inevitably acts as a factor to increase the density of the GIP driving device 60 and the gate driving wiring 70 .

도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 절단하여 나타낸 공정 단면도로, 도 1과 연계하여 보다 구체적으로 설명하도록 한다.FIG. 2 is a cross-sectional view of a process taken along line II-II' of FIG. 1, and will be described in more detail in connection with FIG.

도 1 및 도 2에 도시된 바와 같이, 기판(10) 상면(10a) 상에는 버퍼층(5), 다결정 반도체층(61) 및 게이트 절연막(62)이 차례로 형성되고, 게이트 절연막(62) 상에는 게이트 구동배선(70) 및 구동 게이트 전극(63)이 적층된다.1 and 2 , a buffer layer 5 , a polycrystalline semiconductor layer 61 , and a gate insulating film 62 are sequentially formed on the upper surface 10a of the substrate 10 , and a gate driving film is formed on the gate insulating film 62 . A wiring 70 and a driving gate electrode 63 are stacked.

버퍼층(5)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 이루어진 단일층으로 이루어지거나, 산화 실리콘 및 질화 실리콘이 적어도 1회 이상 적층되는 다층 구조로 이루어질 수 있다. 이러한 버퍼층(5)은 기판(10)과의 접착력을 향상시킴과 더불어, 기판(10)으로부터 유출되는 알칼리 성분 등이 용출되는 것을 차단하기 위한 목적으로 형성된다.The buffer layer 5 may be formed of a single layer made of silicon oxide (SiOx) or silicon nitride (SiNx), or a multilayer structure in which silicon oxide and silicon nitride are stacked at least once. The buffer layer 5 is formed for the purpose of improving adhesion to the substrate 10 and blocking the leaching of alkali components flowing out from the substrate 10 .

다결정 반도체층(61)은 복수개가 상호 이격되도록 배치되어 있을 수 있다. 복수의 다결정 반도체층(61)은 n형 반도체층 및 p형 반도체층의 조합으로 이루어질 수 있다. 이때, 복수의 다결정 반도체층(61)은 n형 반도체층의 수와 p형 반도체층의 수가 상호 동일하게 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.A plurality of polycrystalline semiconductor layers 61 may be disposed to be spaced apart from each other. The plurality of polycrystalline semiconductor layers 61 may be formed of a combination of an n-type semiconductor layer and a p-type semiconductor layer. In this case, the plurality of polycrystalline semiconductor layers 61 may be formed to have the same number of n-type semiconductor layers and the same number of p-type semiconductor layers, but is not limited thereto.

게이트 절연막(62)은 복수의 다결정 반도체층(61)의 상부를 덮도록 형성된다. 이러한 게이트 절연막(62)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)이 이용될 수 있다.The gate insulating film 62 is formed to cover the upper portions of the plurality of polycrystalline semiconductor layers 61 . As the gate insulating layer 62 , silicon oxide (SiOx) or silicon nitride (SiNx) may be used.

복수의 게이트 구동배선(70)은 게이트 절연막(62) 상에 배치된다. 이러한 복수의 게이트 구동배선(70)은 GIP 구동소자(60)에 전기적으로 연결되어, 복수의 게이트 배선에 게이트 전압을 공급하게 된다. 그리고, 복수의 구동 게이트 전극(63)은 복수의 다결정 반도체층(61)과 중첩된 상부에 각각 형성된다. 이때, 복수의 구동 게이트 전극(63)은 복수의 게이트 구동배선(70)으로부터 돌출 형성된다. 이에 따라, 복수의 구동 게이트 전극(63)과 복수의 게이트 구동배선(70)은 동일층에서 동일한 물질로 형성된다.The plurality of gate driving wirings 70 are disposed on the gate insulating layer 62 . The plurality of gate driving wirings 70 are electrically connected to the GIP driving device 60 to supply a gate voltage to the plurality of gate wirings. In addition, the plurality of driving gate electrodes 63 are respectively formed on the plurality of polycrystalline semiconductor layers 61 overlapping each other. In this case, the plurality of driving gate electrodes 63 are formed to protrude from the plurality of gate driving wirings 70 . Accordingly, the plurality of driving gate electrodes 63 and the plurality of gate driving wirings 70 are formed of the same material in the same layer.

이때, 복수의 다결정 반도체층(61)은 버퍼층(5) 상에 아몰퍼스 실리콘(a-Si)을 증착하고, 탈수소화 및 결정화를 수행하여 다결정 실리콘층을 형성한 후, 게이트 절연막(62) 및 구동 게이트 전극(63)을 형성하고 나서, 다결정 실리콘층의 소스 영역 및 드레인 영역에 이온 주입법으로 n+ 도핑 및 p+ 도핑을 차례로 실시하는 것에 의해 n형 반도체층 및 p형 반도체층의 조합으로 제조될 수 있다.
At this time, the plurality of polycrystalline semiconductor layers 61 are formed by depositing amorphous silicon (a-Si) on the buffer layer 5 and performing dehydrogenation and crystallization to form a polysilicon layer, and then the gate insulating film 62 and the driving After forming the gate electrode 63, a combination of an n-type semiconductor layer and a p-type semiconductor layer can be manufactured by sequentially performing n+ doping and p+ doping by an ion implantation method on the source region and the drain region of the polycrystalline silicon layer. .

전술한 바와 같이, 화상을 구현하지 않는 비표시 영역(NAA)의 면적을 축소하는 것을 통해 베젤 사이즈(bezel size)를 감소시켜 슬림하고 컴팩트한 표시장치를 제작하기 위해, GIP 구동소자(60) 및 게이트 구동배선(70)에 대한 밀집도가 증가하고 있다. 특히, 베젤 사이즈 감소를 위해 GIP 구동소자(60)의 회로 설계시, 불가피하게 2개의 구동 게이트 전극(63)이 인접한 위치에서 평행하게 배열되는 듀얼 게이트 전극 구조가 채택되어 사용되고 있으나, 듀얼 게이트 전극 구조는 2개의 구동 게이트 전극(63) 간의 이격 간격이 감소하는데 기인하여 외부로부터의 서지(surge)에 취약할 수 밖에 없는 구조적인 단점을 갖는다.As described above, in order to manufacture a slim and compact display device by reducing the bezel size by reducing the area of the non-display area (NAA) that does not implement an image, the GIP driving device 60 and The density of the gate driving wiring 70 is increasing. In particular, when designing the circuit of the GIP driving device 60 to reduce the bezel size, inevitably, a dual gate electrode structure in which two driving gate electrodes 63 are arranged in parallel at adjacent positions is adopted and used, but the dual gate electrode structure has a structural disadvantage in that it is inevitably vulnerable to surges from the outside due to a decrease in the spacing between the two driving gate electrodes 63 .

또한, 복수의 다결정 반도체층(61)에 대한 도핑 효율을 높이기 위해 게이트 절연막(62)의 두께를 하향 설계하고 있는데, 이는 결국 다결정 반도체층(61)과 구동 게이트 전극(63) 간의 절연내압을 감소시키는 요인으로 작용하게 된다.In addition, the thickness of the gate insulating film 62 is designed downward in order to increase doping efficiency of the plurality of polycrystalline semiconductor layers 61 , which in turn reduces the dielectric breakdown voltage between the polycrystalline semiconductor layer 61 and the driving gate electrode 63 . will act as a contributing factor.

이와 같이, 종래의 GIP 구조 액정표시장치는 베젤 사이즈(bezel size)를 감소시키기 위한 비표시 영역(NAA)의 면적 축소로 인해 패턴의 밀집도가 증가함과 더불어, 도핑 효율을 향상시키기 위한 게이트 절연막(62)의 두께 감소로 인해 다결정 반도체층(61)과 구동 게이트 전극(63) 간의 절연내압이 감소하게 되므로, 외부로부터의 서지(surge)에 취약하여 정전기 불량을 발생시키는 요인으로 작용하고 있다.As such, in the conventional GIP structure liquid crystal display device, the density of the pattern increases due to the reduction in the area of the non-display area (NAA) for reducing the bezel size, and the gate insulating film ( 62) decreases the dielectric breakdown voltage between the polycrystalline semiconductor layer 61 and the driving gate electrode 63, so it is vulnerable to surges from the outside and acts as a factor causing static electricity failure.

즉, 기판(10) 상에 버퍼층(5), 다결정 반도체층(61), 게이트 절연막(62), 게이트 구동배선(70) 및 구동 게이트 전극(63)을 차례로 형성한 후 공정 챔버로부터 기판(10)을 반송하기 위해 이송롤러(R) 상에 안착시켜 반송하는 과정에서 기판(10)과 이송롤러(R) 상호 간이 접촉할 시, 이송롤러(R)가 대전체로 작용하여 복수의 다결정 반도체층(61) 및 복수의 구동 게이트 전극(63) 부분에 순간적으로 유입하는 서지(surge)에 의해 정전기 불량이 발생하고 있다.That is, after sequentially forming the buffer layer 5 , the polycrystalline semiconductor layer 61 , the gate insulating layer 62 , the gate driving wiring 70 , and the driving gate electrode 63 on the substrate 10 , the substrate 10 is discharged from the process chamber. ), when the substrate 10 and the transfer roller R come into contact with each other in the process of being seated on the transfer roller R to transport the Electrostatic failure occurs due to surges instantaneously flowing into portions 61 and the plurality of driving gate electrodes 63 .

또한, 공정 챔버로부터 기판(10)을 반송하기 위해, 기판(10)을 리프팅하기 위한 글래스 리프팅 장치에 기판(10)이 접촉할 시에도 글래스 리프팅 장치가 대전체로 작용하여 복수의 다결정 반도체층(61) 및 복수의 구동 게이트 전극(63) 부분에 순간적으로 유입되는 서지(surge)에 의해 정전기 불량이 발생하고 있다.
In addition, in order to transport the substrate 10 from the process chamber, even when the substrate 10 comes into contact with the glass lifting device for lifting the substrate 10 , the glass lifting device acts as an electrification body to form a plurality of polycrystalline semiconductor layers ( 61) and the plurality of driving gate electrodes 63, an electrostatic defect is generated due to a surge that is instantaneously introduced into the portion.

도 3은 정전기 불량이 발생한 상태를 나타낸 사진이다.3 is a photograph showing a state in which static electricity failure occurs.

도 3에 도시된 바와 같이, 버퍼층(5) 상에 배치되는 다결정 반도체층(61)과 구동 게이트 전극(63) 사이에 배치되는 게이트 절연막(62)에 외부로부터 유입되는 서지(surge)에 의해 정전기 불량이 발생하여 절연 파괴가 일어난 것을 확인할 수 있다.As shown in FIG. 3 , static electricity is generated by a surge flowing into the gate insulating film 62 between the polycrystalline semiconductor layer 61 disposed on the buffer layer 5 and the driving gate electrode 63 . It can be confirmed that the failure occurred and insulation breakdown occurred.

이를 해결하기 위해, 최근에는 GIP 구조의 액정표시장치의 제조 과정시, 외부로부터 유입되는 서지(surge)를 분산시켜 정전기 불량을 최소화하기 위한 연구가 활발히 진행되고 있다.In order to solve this problem, recently, during the manufacturing process of a liquid crystal display having a GIP structure, research is being actively conducted to disperse a surge flowing in from the outside to minimize static electricity defects.

관련 선행문헌으로는 대한민국 공개특허공보 제10-2011-0052986호(2011.05.19 공개)가 있으며, 상기 문헌에는 액정표시장치 및 그의 보상 방법이 기재되어 있다.
As a related prior art, there is Korean Patent Application Laid-Open No. 10-2011-0052986 (published on May 19, 2011), which describes a liquid crystal display device and a compensation method thereof.

본 발명은 기판과 버퍼층 사이에 정전기 방지 스토리지 패턴을 설계하는 것을 통해 공정 진행 중 순간적으로 유입되는 서지(surge)에 의한 정전기 불량으로 절연 파괴가 발생하는 것을 미연에 방지할 수 있는 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.The present invention provides an antistatic storage pattern that can prevent in advance the occurrence of insulation breakdown due to static electricity failure caused by a surge that is instantaneously introduced during the process by designing the antistatic storage pattern between the substrate and the buffer layer, and An object of the present invention is to provide a display device including the same.

또한, 본 발명은 복수의 게이트 구동배선과 중첩되도록 정전기 방지 스토리지 패턴을 설계함으로써, 정전기 방지 스토리지 패턴 및 게이트 구동배선과, 이들 사이에 개재되는 버퍼층 및 게이트 절연막 간에 스토리지 커패시터가 형성되도록 하여 공정 진행 중 순간적으로 유입되는 서지(surge)를 분산시켜 정전기 불량을 제어할 수 있는 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.In addition, in the present invention, by designing the antistatic storage pattern to overlap the plurality of gate driving wirings, the storage capacitor is formed between the antistatic storage pattern and the gate driving wiring, and the buffer layer and the gate insulating layer interposed therebetween. An object of the present invention is to provide an antistatic storage pattern capable of controlling a static defect by dispersing an instantaneously introduced surge, and a display device including the same.

또한, 본 발명은 구동 소스 전극 및 구동 드레인 전극과 다결정 반도체층 간의 컨택시, 구동 트랜지스터와 중첩된 하부, 특히 다결정 반도체층과 중첩된 하부에는 정전기 방지 스토리지 패턴을 형성하지 않음으로써, 다결정 반도체층과 정전기 방지 스토리지 패턴 간이 쇼트되는 것과 구동 트랜지스터의 동작 불량 문제를 미연에 방지할 수 있는 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.In addition, according to the present invention, an antistatic storage pattern is not formed on the lower portion overlapping the driving transistor, particularly the lower portion overlapping the polycrystalline semiconductor layer, during contact between the driving source electrode and the driving drain electrode and the polycrystalline semiconductor layer, so that the polycrystalline semiconductor layer and the polycrystalline semiconductor layer are not formed. An object of the present invention is to provide an antistatic storage pattern capable of preventing in advance a short circuit between the antistatic storage patterns and a malfunction of a driving transistor, and a display device including the same.

이에 더불어, 본 발명은 정전기 방지 스토리지 패턴을 메시 형태의 일체형 아일랜드 구조로 형성함으로써, 정전기 방지 스토리지 패턴과 게이트 구동배선 간의 중첩되는 면적을 확장시켜 스토리지 커패시터의 용량을 극대화할 수 있는 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
In addition, the present invention provides an antistatic storage pattern capable of maximizing the capacity of a storage capacitor by expanding the overlapping area between the antistatic storage pattern and the gate driving wiring by forming the antistatic storage pattern into an integrated island structure in the form of a mesh; An object of the present invention is to provide a display device including the same.

본 발명에 따른 정전기 방지 스토리지 패턴은 기판의 비표시 영역에 배치되며, 기판과 기판 상에 배치되는 버퍼층 사이에 개재되어, 복수의 게이트 배선에 게이트 전압을 공급하는 복수의 게이트 구동배선과 중첩되도록 배치된다.The antistatic storage pattern according to the present invention is disposed in a non-display area of a substrate, is interposed between the substrate and a buffer layer disposed on the substrate, and overlaps a plurality of gate driving lines for supplying gate voltages to the plurality of gate lines do.

이때, 본 발명에 따른 정전기 방지 스토리지 패턴은 기판 상의 수평 방향을 따라 배열되는 복수의 수평부와, 복수의 수평부와 교차하는 수직 방향을 따라 배열되는 복수의 수직부를 포함하되, 복수의 수평부와 복수의 수직부가 일체로 연결되는 망사(mesh) 구조를 가짐으로써, 복수의 게이트 구동배선과의 중첩 면적을 극대화할 수 있다.In this case, the antistatic storage pattern according to the present invention includes a plurality of horizontal portions arranged along a horizontal direction on a substrate and a plurality of vertical portions arranged along a vertical direction intersecting the plurality of horizontal portions, a plurality of horizontal portions and By having a mesh structure in which the plurality of vertical portions are integrally connected, the overlapping area with the plurality of gate driving wirings may be maximized.

본 발명에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 표시 영역 및 상기 표시 영역의 외측에 배치되는 비표시 영역을 갖는 기판 상의 비표시 영역에 형성된 GIP 구동소자와, GIP 구동소자에 전기적으로 연결되어, 복수의 게이트 배선에 게이트 전압을 공급하는 복수의 게이트 구동배선을 포함한다.An antistatic storage pattern according to the present invention and a display device including the same include a GIP driving device formed in a non-display area on a substrate having a display area and a non-display area disposed outside the display area, and electrically connected to the GIP driving device and a plurality of gate driving wirings for supplying a gate voltage to the plurality of gate wirings.

특히, 본 발명에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 복수의 게이트 구동배선과 중첩되도록 정전기 방지 스토리지 패턴을 설계함으로써, 정전기 방지 스토리지 패턴 및 게이트 구동배선과, 이들 사이에 개재되는 버퍼층 및 게이트 절연막 간에 스토리지 커패시터가 형성되도록 하여 공정 진행 중 순간적으로 유입되는 서지(surge)를 분산시켜 정전기 불량을 제어할 수 있다.In particular, the antistatic storage pattern and the display device including the same according to the present invention design the antistatic storage pattern to overlap the plurality of gate driving wirings, so that the antistatic storage pattern and the gate driving wirings, and a buffer layer interposed therebetween; By forming a storage capacitor between the gate insulating layers, it is possible to control a static defect by dispersing a surge that is instantaneously introduced during the process.

이때, 본 발명에 따른 정전기 방지 스토리지 패턴은 버퍼층 하부의 기판 상에 배치되며, 전기적으로 고립되는 아일랜드 구조를 갖는 것이 바람직하다.In this case, the antistatic storage pattern according to the present invention is disposed on the substrate under the buffer layer and preferably has an electrically isolated island structure.

특히, 본 발명에 따른 표시장치는 정전기 방지 스토리지 패턴이 기판 상의 수평 방향을 따라 배열되는 복수의 수평부와, 복수의 수평부와 교차하는 수직 방향을 따라 배열되는 복수의 수직부를 포함하되, 복수의 수평부와 복수의 수직부가 일체로 연결되는 망사(mesh) 구조를 갖는 것이 보다 바람직하다.In particular, the display device according to the present invention includes a plurality of horizontal portions in which the antistatic storage pattern is arranged in a horizontal direction on a substrate and a plurality of vertical portions arranged in a vertical direction intersecting the plurality of horizontal portions, It is more preferable to have a mesh structure in which the horizontal portion and the plurality of vertical portions are integrally connected.

이에 따라, 본 발명에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 복수의 수평부와 복수의 수직부가 일체로 연결되는 망사 구조를 갖는 정전기 방지 스토리지 패턴의 설계로 복수의 게이트 구동배선과의 중첩 면적을 극대화할 수 있는바, 이 결과 스토리지 커패시터의 용량을 극대화할 수 있게 된다.Accordingly, the antistatic storage pattern according to the present invention and a display device including the same have a design of an antistatic storage pattern having a mesh structure in which a plurality of horizontal portions and a plurality of vertical portions are integrally connected to each other and overlap with a plurality of gate driving wirings. Since the area can be maximized, as a result, the capacity of the storage capacitor can be maximized.

또한, 본 발명에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 2개의 구동 게이트 전극이 인접한 위치에서 평행하게 배열되는 듀얼 게이트 전극 구조를 갖더라도 정전기 방지 스토리지 패턴과 복수의 게이트 구동배선 간의 중첩 설계에 의한 스토리지 커패시터의 형성으로 공정 중 유입되는 서지(surge)를 분산시킬 수 있으므로 정전기 불량을 미연에 방지할 수 있게 되므로, 내로우 베젤(narrow bezel)을 구현하는 것이 가능해질 수 있다.In addition, the antistatic storage pattern and the display device including the same according to the present invention have a dual gate electrode structure in which two driving gate electrodes are arranged in parallel at adjacent positions, but are designed to overlap between the antistatic storage pattern and the plurality of gate driving wirings. Since a surge flowing in during the process can be dispersed due to the formation of the storage capacitor by , it is possible to prevent static electricity failure in advance, so that it is possible to implement a narrow bezel.

또한, 본 발명에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 구동 소스 전극 및 구동 드레인 전극과 다결정 반도체층 간의 컨택시, 구동 트랜지스터와 중첩된 하부, 특히 다결정 반도체층 및 구동 게이트 전극과 중첩된 하부에는 정전기 방지 스토리지 패턴을 형성하지 않음으로써, 다결정 반도체층과 정전기 방지 스토리지 패턴 간이 쇼트되는 것과 구동 트랜지스터의 동작 불량 문제를 미연에 방지할 수 있게 된다.
In addition, the antistatic storage pattern according to the present invention and a display device including the same include the driving source electrode, the driving drain electrode, and the polycrystalline semiconductor layer, and the lower portion overlapping the driving transistor, particularly the polycrystalline semiconductor layer and the driving gate electrode overlapping the polycrystalline semiconductor layer. By not forming the antistatic storage pattern on the lower portion, it is possible to prevent a short circuit between the polycrystalline semiconductor layer and the antistatic storage pattern and a malfunction of the driving transistor in advance.

본 발명에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 기판과 버퍼층 사이에 정전기 방지 스토리지 패턴을 설계하는 것을 통해 공정 진행 중 순간적으로 유입되는 서지(surge)에 의한 정전기 불량으로 절연 파괴가 발생하는 것을 미연에 방지할 수 있다.An antistatic storage pattern according to the present invention and a display device including the same are designed to prevent insulation breakdown due to static electricity failure caused by a surge that is instantaneously introduced during a process through designing an antistatic storage pattern between a substrate and a buffer layer. can be prevented in advance.

또한, 본 발명에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 복수의 게이트 구동배선과 중첩되도록 정전기 방지 스토리지 패턴을 설계함으로써, 정전기 방지 스토리지 패턴 및 게이트 구동배선과, 이들 사이에 개재되는 버퍼층 및 게이트 절연막 간에 스토리지 커패시터가 형성되도록 하여 공정 진행 중 순간적으로 유입되는 서지(surge)를 분산시켜 정전기 불량을 제어할 수 있다.In addition, the antistatic storage pattern and the display device including the same according to the present invention design the antistatic storage pattern to overlap the plurality of gate driving wirings, so that the antistatic storage pattern and the gate driving wirings, and a buffer layer interposed therebetween; By forming a storage capacitor between the gate insulating layers, it is possible to control a static defect by dispersing a surge that is instantaneously introduced during the process.

또한, 본 발명에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 구동 소스 전극 및 구동 드레인 전극과 다결정 반도체층 간의 컨택시, 구동 트랜지스터와 중첩된 하부, 특히 다결정 반도체층 및 구동 게이트 전극과 중첩된 하부에는 정전기 방지 스토리지 패턴을 형성하지 않음으로써, 다결정 반도체층과 정전기 방지 스토리지 패턴 간이 쇼트되는 것과 구동 트랜지스터의 동작 불량 문제를 미연에 방지할 수 있다.In addition, the antistatic storage pattern according to the present invention and a display device including the same include the driving source electrode, the driving drain electrode, and the polycrystalline semiconductor layer, and the lower portion overlapping the driving transistor, particularly the polycrystalline semiconductor layer and the driving gate electrode overlapping the polycrystalline semiconductor layer. By not forming the antistatic storage pattern on the lower portion, it is possible to prevent a short circuit between the polycrystalline semiconductor layer and the antistatic storage pattern and a malfunction of the driving transistor in advance.

또한, 본 발명에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 정전기 방지 스토리지 패턴을 메시 형태의 일체형 아일랜드 구조로 형성함으로써, 정전기 방지 스토리지 패턴과 게이트 구동배선 간의 중첩되는 면적을 확장시켜 스토리지 커패시터의 용량을 극대화할 수 있다.In addition, the antistatic storage pattern and the display device including the same according to the present invention expand the overlapping area between the antistatic storage pattern and the gate driving wiring by forming the antistatic storage pattern into an integrated island structure in the form of a mesh. capacity can be maximized.

따라서, 본 발명에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 내로우 베젤 구현이 가능하면서도, 정전기에 의한 초기 점등 불량 및 장기 신뢰성 불량을 개선할 수 있다.
Accordingly, the antistatic storage pattern according to the present invention and a display device including the same can realize a narrow bezel and improve initial lighting failure and long-term reliability failure due to static electricity.

도 1은 종래에 따른 GIP 구조의 액정표시장치의 비표시 영역에 형성되는 GIP 구동 소자의 일 부분을 확대하여 나타낸 평면도.
도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 절단하여 나타낸 공정 단면도.
도 3은 정전기 불량이 발생한 상태를 나타낸 사진.
도 4는 본 발명의 실시예에 따른 표시장치를 나타낸 평면도.
도 5는 도 4의 A 부분을 확대하여 나타낸 평면도.
도 6은 도 5의 Ⅵ-Ⅵ' 선을 따라 절단하여 나타낸 단면도.
도 7은 도 5에서 게이트 절연막 상에 게이트 구동배선 및 구동 게이트 전극을 형성한 상태를 나타낸 공정 평면도.
도 8은 도 5에서 기판 상에 정전기 방지 스토리지 패턴이 형성된 상태를 나타낸 공정 평면도.
도 9은 도 7의 Ⅸ-Ⅸ' 선을 따라 절단하여 나타낸 공정 단면도.1 is an enlarged plan view of a portion of a GIP driving element formed in a non-display area of a liquid crystal display having a GIP structure according to the related art;
FIG. 2 is a cross-sectional view of a process taken along line II-II' of FIG. 1;
3 is a photograph showing a state in which static electricity failure occurs.
4 is a plan view illustrating a display device according to an embodiment of the present invention;
Figure 5 is a plan view showing an enlarged portion A of Figure 4;
6 is a cross-sectional view taken along the line VI-VI' of FIG. 5;
FIG. 7 is a process plan view illustrating a state in which a gate driving wiring and a driving gate electrode are formed on the gate insulating layer in FIG. 5;
8 is a process plan view illustrating a state in which an antistatic storage pattern is formed on a substrate in FIG. 5 .
9 is a cross-sectional view showing a process taken along line IX-IX' of FIG.

전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
The above-described objects, features and advantages will be described below in detail with reference to the accompanying drawings, and accordingly, those skilled in the art to which the present invention pertains will be able to easily implement the technical idea of the present invention. In describing the present invention, if it is determined that a detailed description of a known technology related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description will be omitted. Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used to indicate the same or similar components.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치에 대하여 설명하도록 한다.Hereinafter, an antistatic storage pattern and a display device including the same according to a preferred embodiment of the present invention will be described with reference to the accompanying drawings.

도 4는 본 발명의 실시예에 따른 표시장치를 나타낸 평면도이다.4 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.

도 4를 참조하면, 본 발명의 실시예에 따른 표시장치(100)는 기판(110) 상의 제1 방향으로 연장된 복수의 게이트 배선(120)과, 제1 방향과 교차하는 제2 방향으로 연장된 복수의 데이터 배선(130)과, 복수의 게이트 배선(120) 및 복수의 데이터 배선(130)의 교차 지점에 각각 형성된 복수의 스위칭 트랜지스터(135)를 포함한다.Referring to FIG. 4 , the display device 100 according to an embodiment of the present invention includes a plurality of gate wires 120 extending in a first direction on a substrate 110 and extending in a second direction crossing the first direction. a plurality of data lines 130 , and a plurality of switching transistors 135 respectively formed at intersections of the plurality of gate lines 120 and the plurality of data lines 130 .

이때, 기판(110)은 화상을 구현하는 표시 영역(AA)과, 표시 영역(AA)의 외측에 배치되며, 화상을 구현하지 않는 비표시 영역(NAA)을 갖는다. 도 4에서는 비표시 영역(NAA)이 기판(110)의 단변 좌측 가장자리에 배치된 것으로 도시하였으나, 이에 제한되는 것은 아니다. 즉, 비표시 영역(NAA)은 기판(110)의 단변 우측 가장자리에 배치되거나, 또는 기판(110)의 좌측 및 우측 가장자리에 각각 배치될 수 있으며, 기판(110)의 장변 하단 가장자리에 배치될 수도 있다.In this case, the substrate 110 has a display area AA that implements an image, and a non-display area NAA that is disposed outside the display area AA and does not implement an image. 4 illustrates that the non-display area NAA is disposed on the left edge of the short side of the substrate 110 , but is not limited thereto. That is, the non-display area NAA may be disposed at the right edge of the short side of the substrate 110 , respectively at the left and right edges of the substrate 110 , or may be disposed at the bottom edge of the long side of the substrate 110 . have.

복수의 스위칭 트랜지스터(135)는 복수의 게이트 배선(120)과 복수의 데이터 배선(130)에 의해 정의되는 화소 영역(P)에 각각 배치되는 화소 전극(140)과 전기적으로 연결된다. 이때, 복수의 스위칭 트랜지스터(135)는 복수의 게이트 배선(120)으로부터의 스캔 신호에 응답하여 복수의 데이터 배선(130)으로부터의 데이터 신호를 화소 전극(140)에 공급하는 것에 의해 화소 영역(P) 상의 액정분자의 구동을 제어하게 된다.
The plurality of switching transistors 135 are electrically connected to the pixel electrodes 140 respectively disposed in the pixel region P defined by the plurality of gate lines 120 and the plurality of data lines 130 . In this case, the plurality of switching transistors 135 supply the data signals from the plurality of data lines 130 to the pixel electrode 140 in response to the scan signals from the plurality of gate lines 120 , so that the pixel region P ) to control the driving of liquid crystal molecules in the phase.

또한, 본 발명의 실시예에 따른 표시장치(100)는 데이터 구동부(150) 및 GIP 구동소자(160)를 더 포함한다.In addition, the display device 100 according to the embodiment of the present invention further includes a data driving unit 150 and a GIP driving device 160 .

데이터 구동부(150)는 기판(110)과 이격 배치되며, 복수의 데이터 배선(130)에 데이터 전압을 공급한다. 즉, 데이터 구동부(150)는 외부로부터의 디지털 영상 데이터를 아날로그 영상 데이터로 변환하고 복수의 게이트 배선(120)에 스캔 신호가 공급되는 1수평 주기마다 1수평 라인 분의 아날로그 영상 데이터를 복수의 데이터 배선(130)으로 공급한다. 다시 말해, 데이터 구동부(150)는 아날로그 영상 데이터의 계조값에 따라 소정 레벨을 가지는 감마전압을 선택하고 선택된 감마전압을 복수의 데이터 배선(130)으로 공급한다.The data driver 150 is spaced apart from the substrate 110 and supplies data voltages to the plurality of data lines 130 . That is, the data driver 150 converts external digital image data into analog image data, and converts analog image data corresponding to one horizontal line to a plurality of data for each horizontal period in which a scan signal is supplied to the plurality of gate wirings 120 . It is supplied to the wiring 130 . In other words, the data driver 150 selects a gamma voltage having a predetermined level according to the grayscale value of the analog image data and supplies the selected gamma voltage to the plurality of data lines 130 .

GIP 구동소자(160)는 기판(110) 상의 비표시 영역(NAA)에 배치된다. 이러한 GIP 구동소자(160)는 기판(110) 상의 표시 영역(AA)에 배치되는 복수의 게이트 배선(120)으로 입력되는 신호를 적절하게 출력하기 위하여 인버터(inverter)인 복수의 구동 트랜지스터를 갖는 CMOS(complementary metal-oxide semiconductor) 구조의 박막 트랜지스터를 포함할 수 있다.
The GIP driving device 160 is disposed in the non-display area NAA on the substrate 110 . The GIP driving device 160 is a CMOS having a plurality of driving transistors serving as inverters in order to properly output signals input to the plurality of gate wirings 120 disposed in the display area AA on the substrate 110 . It may include a thin film transistor having a (complementary metal-oxide semiconductor) structure.

이에 대해서는 이하 첨부된 도면을 참조하여 보다 구체적으로 설명하도록 한다.This will be described in more detail with reference to the accompanying drawings below.

도 5는 도 4의 A 부분을 확대하여 나타낸 평면도이고, 도 6은 도 5의 Ⅵ-Ⅵ' 선을 따라 절단하여 나타낸 단면도이다.FIG. 5 is an enlarged plan view of part A of FIG. 4 , and FIG. 6 is a cross-sectional view taken along line VI-VI' of FIG. 5 .

도 5 및 도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 표시장치(100)는 기판(110) 상의 비표시 영역(NAA)에 배치되는 GIP 구동소자(160)와, GIP 구동소자(160)에 전기적으로 연결되어, 복수의 게이트 배선(도 4의 120)에 게이트 전압을 공급하기 위한 복수의 게이트 구동배선(170)과, 복수의 게이트 구동배선(170)과 중첩되도록 배치된 정전기 방지 스토리지 패턴(180)을 더 포함한다.5 and 6 , the display device 100 according to an embodiment of the present invention includes a GIP driving device 160 disposed in the non-display area NAA on a substrate 110 and a GIP driving device ( 160 , a plurality of gate driving wirings 170 for supplying a gate voltage to the plurality of gate wirings ( 120 in FIG. 4 ), and an antistatic disposed to overlap the plurality of gate driving wirings 170 . It further includes a storage pattern 180 .

이때, GIP 구동소자(160)는 복수의 게이트 구동배선(170)을 통해 기판(110) 상의 표시 영역(AA)에 배치되는 복수의 게이트 배선(GL)으로 입력되는 신호를 적절하게 출력하기 위하여 인버터(inverter)인 복수의 구동 트랜지스터(Tr)를 갖는 CMOS(complementary metal-oxide semiconductor) 구조의 박막 트랜지스터를 포함할 수 있다.At this time, the GIP driving device 160 is an inverter in order to properly output signals input to the plurality of gate wirings GL disposed in the display area AA on the substrate 110 through the plurality of gate driving wirings 170 . It may include a thin film transistor of a complementary metal-oxide semiconductor (CMOS) structure having a plurality of driving transistors Tr as an inverter.

이때, 복수의 구동 트랜지스터(Tr)는 기판(110)의 상면(110a) 전체를 덮는 버퍼층(105) 상에 배치되는 복수의 다결정 반도체층(161), 게이트 절연막(162), 복수의 구동 게이트 전극(163), 층간 절연막(164)과 구동 소스 전극(165) 및 구동 드레인 전극(166)을 포함할 수 있다.In this case, the plurality of driving transistors Tr include a plurality of polycrystalline semiconductor layers 161 , a gate insulating layer 162 , and a plurality of driving gate electrodes disposed on the buffer layer 105 covering the entire upper surface 110a of the substrate 110 . 163 , an interlayer insulating layer 164 , a driving source electrode 165 , and a driving drain electrode 166 may be included.

이때, 버퍼층(105)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 이루어진 단일층으로 이루어지거나, 산화 실리콘 및 질화 실리콘이 적어도 1회 이상 적층되는 다층 구조로 이루어질 수 있다. 이러한 버퍼층(105)은 기판(110)과의 접착력을 향상시킴과 더불어, 기판(110)으로부터 유출되는 알칼리 성분 등이 용출되는 것을 차단하기 위한 목적으로 형성된다.In this case, the buffer layer 105 may be formed of a single layer made of silicon oxide (SiOx) or silicon nitride (SiNx), or a multilayer structure in which silicon oxide and silicon nitride are stacked at least once. The buffer layer 105 is formed for the purpose of improving adhesion to the substrate 110 and blocking the leaching of alkali components flowing from the substrate 110 .

다결정 반도체층(161)은 복수개가 상호 이격되도록 배치되어 있을 수 있다. 복수의 다결정 반도체층(161)은 버퍼층(105) 상에 아몰퍼스 실리콘(a-Si)을 증착하고, 탈수소화 및 결정화를 수행하여 다결정 실리콘층을 형성한 후, 게이트 절연막(162) 및 구동 게이트 전극(163)을 형성하고 나서, 다결정 실리콘층의 소스 영역 및 드레인 영역에 이온 주입법으로 n+ 도핑 및 p+ 도핑을 차례로 실시하는 것에 의해 n형 반도체층 및 p형 반도체층의 조합으로 제조될 수 있다. 이때, 복수의 다결정 반도체층(161)은 n형 반도체층의 수와 p형 반도체층의 수가 상호 동일하게 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.A plurality of polycrystalline semiconductor layers 161 may be disposed to be spaced apart from each other. The plurality of polycrystalline semiconductor layers 161 are formed by depositing amorphous silicon (a-Si) on the buffer layer 105 and performing dehydrogenation and crystallization to form a polysilicon layer, and then a gate insulating layer 162 and a driving gate electrode. After forming 163, a combination of an n-type semiconductor layer and a p-type semiconductor layer can be manufactured by sequentially performing n+ doping and p+ doping by an ion implantation method on the source region and the drain region of the polycrystalline silicon layer. In this case, the plurality of polycrystalline semiconductor layers 161 may be formed to have the same number of n-type semiconductor layers and the same number of p-type semiconductor layers, but is not limited thereto.

게이트 절연막(162)은 버퍼층(105)의 상부 전면에 배치되어, 복수의 다결정 반도체층(161)을 덮는다. 이러한 게이트 절연막(162)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)이 이용될 수 있다.The gate insulating layer 162 is disposed on the entire upper surface of the buffer layer 105 to cover the plurality of polycrystalline semiconductor layers 161 . As the gate insulating layer 162 , silicon oxide (SiOx) or silicon nitride (SiNx) may be used.

복수의 구동 게이트 전극(163)은 게이트 절연막(162) 상에 배치되며, 복수의 다결정 반도체층(161)과 중첩된 상부에 배치된다. 이러한 복수의 구동 게이트 전극(163)은 복수의 게이트 구동배선(170)으로부터 돌출된다. 이에 따라, 복수의 구동 게이트 전극(163)과 복수의 게이트 구동배선(170)은 동일층에서 동일한 물질로 형성된다.The plurality of driving gate electrodes 163 are disposed on the gate insulating layer 162 , and are disposed on the plurality of polycrystalline semiconductor layers 161 overlapping each other. The plurality of driving gate electrodes 163 protrude from the plurality of gate driving wirings 170 . Accordingly, the plurality of driving gate electrodes 163 and the plurality of gate driving wirings 170 are formed of the same material in the same layer.

층간 절연막(164)은 복수의 게이트 구동배선(170) 및 복수의 구동 게이트 전극(163) 상에 배치된다. 이때, 층간 절연막(164)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 형성될 수 있다.The interlayer insulating layer 164 is disposed on the plurality of gate driving lines 170 and the plurality of driving gate electrodes 163 . In this case, the interlayer insulating layer 164 may be formed of silicon oxide (SiOx) or silicon nitride (SiNx).

복수의 구동 소스 전극(165) 및 복수의 구동 드레인 전극(166)은 층간 절연막(164) 상에 배치되며, 층간 절연막(164) 및 게이트 절연막(162)을 관통하는 복수의 컨택 홀(CH)을 통해 복수의 다결정 반도체층(161)의 소스 영역 및 드레인 영역에 각각 연결된다. 이때, 복수의 구동 게이트 전극(163)은 2개의 구동 게이트 전극이 인접한 위치에서 평행하게 배열되는 듀얼 게이트 전극 구조를 가질 수 있다.The plurality of driving source electrodes 165 and the plurality of driving drain electrodes 166 are disposed on the interlayer insulating layer 164 and form a plurality of contact holes CH passing through the interlayer insulating layer 164 and the gate insulating layer 162 . Each of the plurality of polycrystalline semiconductor layers 161 is connected to the source region and the drain region through the plurality of polycrystalline semiconductor layers 161 . In this case, the plurality of driving gate electrodes 163 may have a dual gate electrode structure in which two driving gate electrodes are arranged in parallel at adjacent positions.

특히, 정전기 방지 스토리지 패턴(180)은 기판(110)과 버퍼층(105) 사이에 배치되며, 복수의 게이트 구동배선(170)과 중첩되도록 배치된다. 이와 같이, 정전기 방지 스토리지 패턴(180)과 복수의 게이트 구동배선(170) 간을 상호 중첩되도록 설계할 경우, 정전기 방지 스토리지 패턴(180) 및 복수의 게이트 구동배선(170)과, 정전기 방지 스토리지 패턴(180) 및 복수의 게이트 구동배선(170)의 사이에 개재되는 버퍼층(105) 및 게이트 절연막(162) 간에 스토리지 커패시터(190)가 형성되어 공정 진행 중 순간적으로 유입되는 서지(surge)를 분산시키는 것이 가능해질 수 있으므로 갑작스런 정전기 유입에 의한 절연 파괴 불량을 미연에 방지할 수 있게 된다.
In particular, the antistatic storage pattern 180 is disposed between the substrate 110 and the buffer layer 105 and overlaps the plurality of gate driving wirings 170 . As such, when the antistatic storage pattern 180 and the plurality of gate driving wirings 170 are designed to overlap each other, the antistatic storage pattern 180 and the plurality of gate driving wirings 170 and the antistatic storage pattern A storage capacitor 190 is formed between the buffer layer 105 and the gate insulating film 162 interposed between 180 and the plurality of gate driving wirings 170 to disperse a surge that is instantaneously introduced during the process. Since it can be possible, it is possible to prevent in advance the insulation breakdown defect caused by the sudden inflow of static electricity.

도 7은 도 5에서 게이트 절연막 상에 게이트 구동배선 및 구동 게이트 전극을 형성한 상태를 나타낸 공정 평면도이고, 도 8은 도 5에서 기판 상에 정전기 방지 스토리지 패턴이 형성된 상태를 나타낸 공정 평면도이고, 도 9은 도 7의 Ⅸ-Ⅸ' 선을 따라 절단하여 나타낸 공정 단면도이다. 이때, 도 9에서는 도 8의 정전기 방지스토리지 패턴을 함께 나타내었다.7 is a process plan view illustrating a state in which a gate driving wiring and a driving gate electrode are formed on the gate insulating layer in FIG. 5 , and FIG. 8 is a process plan view illustrating a state in which an antistatic storage pattern is formed on the substrate in FIG. 5 , FIG. 9 is a cross-sectional view showing a process taken along line IX-IX' of FIG. 7 . At this time, FIG. 9 shows the antistatic storage pattern of FIG. 8 together.

도 7 내지 도 9에 도시된 바와 같이, 정전기 방지 스토리지 패턴(180)은 기판(110)과 버퍼층(105) 사이에 배치된다. 즉, 정전기 방지 스토리지 패턴(180)은 버퍼층(105) 하부의 기판(110) 상에 배치되며, 전기적으로 고립되는 아일랜드 구조(island structure)를 갖는다. 도면으로 상세히 나타내지는 않았지만, 표시장치(도 4의 100)가 액정표시장치일 경우, 기판(110)의 액티브 영역(도 4의 AA)에는 백라이트 유닛(미도시)으로부터 출사되는 빛이 스위칭 트랜지스터(도 4의 135)의 액티브층으로 입사되는 것을 차폐하기 위해 L/S(light shield) 패턴(미도시)이 형성될 수 있다. 이때, 정전기 방지 스토리지 패턴(180)은 L/S 패턴과 동일층에서 동일한 물질로 형성될 수 있다. 이러한 정전기 방지 스토리지 패턴(180)의 재질로는 Mo, Ti, Al, Au, Ag, Cu, Ni 및 Cr 중 선택된 1종 또는 2종 이상의 합금이 이용될 수 있으며, 단층 또는 다층 구조로 이루어질 수 있다.7 to 9 , the antistatic storage pattern 180 is disposed between the substrate 110 and the buffer layer 105 . That is, the antistatic storage pattern 180 is disposed on the substrate 110 under the buffer layer 105 and has an electrically isolated island structure. Although not shown in detail in the drawings, when the display device ( 100 in FIG. 4 ) is a liquid crystal display device, the light emitted from the backlight unit (not shown) in the active area (AA of FIG. 4 ) of the substrate 110 is applied to the switching transistor ( A light shield (L/S) pattern (not shown) may be formed to shield an incident to the active layer of 135 of FIG. 4 . In this case, the antistatic storage pattern 180 may be formed of the same material on the same layer as the L/S pattern. As a material of the antistatic storage pattern 180, one or more alloys selected from among Mo, Ti, Al, Au, Ag, Cu, Ni and Cr may be used, and may have a single-layer or multi-layer structure. .

특히, 정전기 방지 스토리지 패턴(180)은 복수의 게이트 구동배선(170)과 중첩되도록 형성된다. 이에 따라, 정전기 방지 스토리지 패턴(180)을 제1 전극으로 하고, 정전기 방지 스토리지 패턴(180)과 중첩된 상부에 배치되는 복수의 게이트 구동배선(170)을 제2 전극으로 하며, 정전기 방지 스토리지 패턴(180) 및 복수의 게이트 구동배선(170) 사이에 개재된 버퍼층(105) 및 게이트 절연막(162)을 유전체층으로 하는 스토리지 커패시터(190)가 형성된다.In particular, the antistatic storage pattern 180 is formed to overlap the plurality of gate driving wirings 170 . Accordingly, the antistatic storage pattern 180 is a first electrode, and the plurality of gate driving wirings 170 disposed on the antistatic storage pattern 180 and overlapped with the antistatic storage pattern 180 are used as the second electrode, and the antistatic storage pattern is used as a second electrode. A storage capacitor 190 is formed using the buffer layer 105 and the gate insulating layer 162 interposed between 180 and the plurality of gate driving wirings 170 as dielectric layers.

이와 같이, 정전기 방지 스토리지 패턴(180)과 복수의 게이트 구동배선(170) 간을 상호 중첩되도록 설계할 경우, 정전기 방지 스토리지 패턴(180) 및 복수의 게이트 구동배선(170)과, 정전기 방지 스토리지 패턴(180) 및 복수의 게이트 구동배선(170)의 사이에 개재되는 버퍼층(105) 및 게이트 절연막(162) 간에 스토리지 커패시터(190)가 형성되어 공정 진행 중 순간적으로 유입되는 서지(surge)를 분산시키는 것이 가능해질 수 있는 구조적인 이점으로 정전기 유입에 의한 절연 파괴 불량이 발생하는 것을 미연에 방지할 수 있게 된다.As such, when the antistatic storage pattern 180 and the plurality of gate driving wirings 170 are designed to overlap each other, the antistatic storage pattern 180 and the plurality of gate driving wirings 170 and the antistatic storage pattern A storage capacitor 190 is formed between the buffer layer 105 and the gate insulating film 162 interposed between 180 and the plurality of gate driving wirings 170 to disperse a surge that is instantaneously introduced during the process. As a structural advantage that can be made possible, it is possible to prevent in advance the occurrence of insulation breakdown failure due to inflow of static electricity.

따라서, 본 발명의 실시예에 따른 표시장치는 비표시 영역(NAA)의 면적을 축소 설계하는 것에 의해 패턴의 밀집도가 증가함과 더불어, 도핑 효율을 향상시키기 위해 게이트 절연막(162)의 두께를 500 ~ 1300Å으로 하향 설계하는데 기인하여 다결정 반도체층(161)과 구동 게이트 전극(163) 간의 절연내압이 감소하더라도, 정전기 방지 스토리지 패턴(180) 및 복수의 게이트 구동배선(170) 간을 중첩 설계하는 것에 의해 형성되는 스토리지 커패시터(190)가 공정 진행 중 유입되는 서지(surge)를 분산시켜 주기 때문에 정전기 불량이 발생하는 것을 미연에 방지할 수 있게 된다.Accordingly, in the display device according to the embodiment of the present invention, the density of the pattern is increased by reducing the area of the non-display area NAA, and the thickness of the gate insulating layer 162 is increased to 500 in order to improve doping efficiency. Even if the dielectric breakdown voltage between the polycrystalline semiconductor layer 161 and the driving gate electrode 163 is reduced due to the downward design of ~ 1300 Å, overlapping design between the antistatic storage pattern 180 and the plurality of gate driving wirings 170 is difficult. Since the storage capacitor 190 formed by the process disperses a surge flowing in during the process, it is possible to prevent static electricity from occurring in advance.

이때, 도 8에 도시된 바와 같이, 정전기 방지 스토리지 패턴(180)은 기판(110) 상의 수평 방향을 따라 배열되는 복수의 수평부(180a)와, 복수의 수평부(180a)와 교차하는 수직 방향을 따라 배열되는 복수의 수직부(180b)를 포함한다. 이때, 정전기 방지 스토리지 패턴(180)의 복수의 수평부(180a)와 정전기 방지 스토리지 패턴(180)의 복수의 수직부(180b)는 각각이 분리되는 형태로 설계될 수 있으나, 이러한 분리 형태는 스토리지 커패시터(190)의 용량을 증대시키는데 한계가 있다.At this time, as shown in FIG. 8 , the antistatic storage pattern 180 has a plurality of horizontal portions 180a arranged in a horizontal direction on the substrate 110 and a vertical direction crossing the plurality of horizontal portions 180a. It includes a plurality of vertical portions 180b arranged along the. At this time, the plurality of horizontal portions 180a of the antistatic storage pattern 180 and the plurality of vertical portions 180b of the antistatic storage pattern 180 may be designed to be separated from each other. There is a limit to increasing the capacity of the capacitor 190 .

따라서, 정전기 방지 스토리지 패턴(180)은 복수의 수평부(180a)와 복수의 수직부(180b)가 일체로 연결되는 구조를 갖는 것이 바람직하며, 스토리지 커패시터(190)의 용량을 극대화하기 위해서는 정전기 방지 스토리지 패턴(180)의 선폭을 확장시켜 복수의 게이트 구동배선(170)과 중첩되는 면적이 많이 확보되도록 설계하는 것이 바람직하다. 특히, 정전기 방지 스토리지 패턴(180)은 복수의 구동 트랜지스터(Tr)의 다결정 반도체층(161) 및 구동 게이트 전극(163)과는 중첩되지 않도록 회피하기 위해 망사(mesh) 구조를 갖도록 형성하는 것이 보다 바람직하다. 이와 같이, 복수의 수평부(180a)와 복수의 수직부(180b)가 일체로 연결되는 망사 구조로 정전기 방지 스토리지 패턴(180)을 설계할 경우, 복수의 게이트 구동배선(170)과의 중첩 면적을 극대화시킬 수 있어 스토리지 커패시터(190)의 용량을 향상시켜 공정 진행 중 유입되는 서지(surge)를 효과적으로 분산시킬 수 있게 된다.
Accordingly, the antistatic storage pattern 180 preferably has a structure in which the plurality of horizontal portions 180a and the plurality of vertical portions 180b are integrally connected. It is preferable to extend the line width of the storage pattern 180 to secure a large area overlapping the plurality of gate driving wirings 170 . In particular, it is better to form the antistatic storage pattern 180 to have a mesh structure to avoid overlapping with the polycrystalline semiconductor layer 161 and the driving gate electrode 163 of the plurality of driving transistors Tr. desirable. As described above, when the antistatic storage pattern 180 is designed in a mesh structure in which the plurality of horizontal portions 180a and the plurality of vertical portions 180b are integrally connected, the overlapping area with the plurality of gate driving wires 170 . can be maximized, thereby improving the capacity of the storage capacitor 190 to effectively disperse the surge introduced during the process.

도 7 내지 도 9를 다시 참조하면, 정전기 방지 스토리지 패턴(180)은 복수의 구동 트랜지스터(Tr)의 다결정 반도체층(161) 및 구동 게이트 전극(163)과 중첩된 하부를 우회하도록 형성된다. 즉, 정전기 방지 스토리지 패턴(180)은 구동 트랜지스터(Tr), 특히 구동 트랜지스터(Tr)의 다결정 반도체층(161) 및 구동 게이트 전극(163)과 중첩된 하부에는 형성되지 않도록 우회시켜 회피 설계하는 것이 바람직하다.
Referring back to FIGS. 7 to 9 , the antistatic storage pattern 180 is formed to bypass the lower portion overlapping the polycrystalline semiconductor layer 161 and the driving gate electrode 163 of the plurality of driving transistors Tr. That is, the antistatic storage pattern 180 is designed to avoid being formed in the lower portion of the driving transistor Tr, particularly the polycrystalline semiconductor layer 161 and the driving gate electrode 163 overlapping the driving transistor Tr by bypassing it. desirable.

만일, 정전기 방지 스토리 패턴(180)이 구동 트랜지스터(Tr), 특히 다결정 반도체층(161)과 중첩된 하부에 형성될 경우, 다결정 반도체층(161)의 소스 영역 및 드레인 영역을 각각 노출시키기 위한 복수의 컨택 홀(CH)을 형성하는 과정에서 과식각에 의해 다결정 반도체층(161)과, 다결정 반도체층(161) 하부의 버퍼층(105) 및 정전기 방지 스토리지 패턴(180)까지 노출되는데 기인하여, 구동 소스 전극(162) 및 구동 드레인 전극(164) 간의 컨택시 다결정 반도체층(161)과 정전기 방지 스토리지 패턴(180) 간이 쇼트되는 문제를 유발할 수 있다. 또한, 정전기 방지 스토리지 패턴(180)이 구동 트랜지스터(Tr), 특히 다결정 반도체층(161) 및 구동 게이트 전극(163)과 중첩된 하부에 형성될 경우, 정전기 방지 스토리지 패턴(180)과 다결정 반도체층(161) 간의 캡에 의해 구동 트랜지스터(Tr)의 동작에 불량을 야기할 수 있다.
If the antistatic story pattern 180 is formed under the driving transistor Tr, in particular, overlapping the polycrystalline semiconductor layer 161 , a plurality of pieces for exposing the source region and the drain region of the polycrystalline semiconductor layer 161 , respectively In the process of forming the contact hole CH of A contact between the source electrode 162 and the driving drain electrode 164 may cause a short circuit between the polycrystalline semiconductor layer 161 and the antistatic storage pattern 180 . In addition, when the antistatic storage pattern 180 is formed under the driving transistor Tr, in particular, overlapping the polycrystalline semiconductor layer 161 and the driving gate electrode 163 , the antistatic storage pattern 180 and the polycrystalline semiconductor layer The cap between 161 may cause a malfunction in the operation of the driving transistor Tr.

한편, 도 9에 도시된 바와 같이, 기판(110) 상면(110a) 상에는 아일랜드 구조를 갖는 정전기 방지 스토리지 패턴(180)이 형성되고, 정전기 방지 스토리지 패턴(180)이 형성된 기판(110)의 상면(110a) 전체에는 버퍼층(105)이 형성된다.Meanwhile, as shown in FIG. 9 , an antistatic storage pattern 180 having an island structure is formed on the upper surface 110a of the substrate 110 , and the upper surface of the substrate 110 on which the antistatic storage pattern 180 is formed ( 110a) A buffer layer 105 is formed over the entirety.

이러한 버퍼층(105) 상에는 다결정 반도체층(161) 및 게이트 절연막(162)이 차례로 형성되고, 게이트 절연막(162) 상에는 게이트 구동배선(170) 및 구동 게이트 전극(163)이 적층된다.A polycrystalline semiconductor layer 161 and a gate insulating layer 162 are sequentially formed on the buffer layer 105 , and a gate driving wiring 170 and a driving gate electrode 163 are stacked on the gate insulating layer 162 .

이때, 복수의 게이트 구동배선(170)은 GIP 구동소자(도 5의 160)에 전기적으로 연결되어, 복수의 게이트 배선(도 4의 120)에 게이트 전압을 공급하게 된다. 그리고, 복수의 구동 게이트 전극(163)은 복수의 다결정 반도체층(161)과 중첩된 상부에 각각 배치된다. 이때, 복수의 구동 게이트 전극(163)은 복수의 게이트 구동배선(170)으로부터 돌출된다. 이에 따라, 복수의 구동 게이트 전극(163)과 복수의 게이트 구동배선(170)은 동일층에서 동일한 물질로 형성된다.In this case, the plurality of gate driving wirings 170 are electrically connected to the GIP driving device ( 160 of FIG. 5 ) to supply a gate voltage to the plurality of gate wirings ( 120 of FIG. 4 ). In addition, the plurality of driving gate electrodes 163 are respectively disposed on the plurality of polycrystalline semiconductor layers 161 overlapping each other. In this case, the plurality of driving gate electrodes 163 protrude from the plurality of gate driving wirings 170 . Accordingly, the plurality of driving gate electrodes 163 and the plurality of gate driving wirings 170 are formed of the same material in the same layer.

이때, 본 발명에서는 비표시 영역(NAA)의 면적을 축소 설계하는 것에 의해 패턴의 밀집도가 증가함과 더불어, 도핑 효율을 향상시키기 위해 게이트 절연막(162)의 두께를 500 ~ 1300Å으로 하향 설계하는데 기인하여 다결정 반도체층(161)과 구동 게이트 전극(163) 간의 절연내압이 감소하더라도, 정전기 방지 스토리지 패턴(180) 및 복수의 게이트 구동배선(170) 간을 중첩 설계하는 것에 의해 형성되는 스토리지 커패시터(190)가 공정 진행 중 유입되는 서지(surge)를 분산시켜 주기 때문에 정전기 불량이 발생하는 것을 미연에 방지할 수 있게 된다.At this time, in the present invention, the density of the pattern is increased by reducing the area of the non-display area NAA and the thickness of the gate insulating layer 162 is designed downward to 500 to 1300 Å in order to improve doping efficiency. Accordingly, even when the dielectric breakdown voltage between the polycrystalline semiconductor layer 161 and the driving gate electrode 163 is reduced, the storage capacitor 190 formed by overlapping the antistatic storage pattern 180 and the plurality of gate driving wirings 170 is designed. ) disperses the surge flowing in during the process, so it is possible to prevent static electricity from occurring in advance.

즉, 본 발명에서는 기판(110) 상에 정전기 방지 스토리지 패턴(180), 버퍼층(105), 다결정 반도체층(161), 게이트 절연막(162), 게이트 구동배선(170) 및 구동 게이트 전극(163)을 차례로 형성한 후 공정 챔버로부터 기판(110)을 반송하기 위해 이송롤러(R) 상에 안착시켜 반송하는 과정에서 기판(110)과 이송롤러(R) 상호 간이 접촉하여 이송롤러(R)가 대전체로 작용하더라도, 정전기 방지 스토리지 패턴(180) 및 복수의 게이트 구동배선(170) 간을 중첩 설계하는 것에 의해 형성되는 스토리지 커패시터(190)가 공정 진행 중 유입되는 서지(surge)를 분산시켜 주기 때문에 정전기 불량이 발생하는 것을 미연에 방지할 수 있게 된다.That is, in the present invention, the antistatic storage pattern 180 , the buffer layer 105 , the polycrystalline semiconductor layer 161 , the gate insulating layer 162 , the gate driving wiring 170 , and the driving gate electrode 163 are formed on the substrate 110 . In order to transport the substrate 110 from the process chamber after forming the substrates 110, the substrate 110 and the transport roller R come into contact with each other in the process of being seated on the transport roller R to transport the transport roller R. Even if it acts as a whole, the storage capacitor 190 formed by overlapping design between the antistatic storage pattern 180 and the plurality of gate driving wirings 170 distributes the surge introduced during the process. It is possible to prevent the occurrence of static electricity defects in advance.

또한, 공정 챔버로부터 기판(110)을 반송하기 위해, 기판(110)을 리프팅하기 위한 글래스 리프팅 장치(미도시)에 기판(110)이 접촉하여 글래스 리프팅 장치가 대전체로 작용하더라도, 정전기 방지 스토리지 패턴(180) 및 복수의 게이트 구동배선(170) 간을 중첩 설계하는 것에 의해 형성되는 스토리지 커패시터(190)가 공정 진행 중 유입되는 서지(surge)를 분산시켜 주기 때문에 정전기 불량이 발생하는 것을 미연에 방지할 수 있게 된다.
In addition, in order to transport the substrate 110 from the process chamber, even if the substrate 110 comes into contact with a glass lifting device (not shown) for lifting the substrate 110 and the glass lifting device acts as a charging body, the antistatic storage Since the storage capacitor 190 formed by overlapping the pattern 180 and the plurality of gate driving wirings 170 is designed to disperse a surge flowing in during the process, static electricity failure is prevented in advance. can be prevented.

지금까지 살펴본 바와 같이, 본 발명의 실시예에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 복수의 게이트 구동배선과 중첩되도록 정전기 방지 스토리지 패턴을 설계함으로써, 정전기 방지 스토리지 패턴 및 게이트 구동배선과, 이들 사이에 개재되는 버퍼층 및 게이트 절연막 간에 스토리지 커패시터가 형성되도록 하여 공정 진행 중 순간적으로 유입되는 서지(surge)를 분산시켜 정전기 불량을 제어할 수 있다.As described so far, the antistatic storage pattern and the display device including the same according to an embodiment of the present invention design the antistatic storage pattern to overlap a plurality of gate driving wirings, so that the antistatic storage pattern and the gate driving wirings; A storage capacitor is formed between the buffer layer and the gate insulating layer interposed therebetween to disperse a surge that is instantaneously introduced during the process, thereby controlling static electricity failure.

또한, 본 발명의 실시예에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 구동 소스 전극 및 구동 드레인 전극과 다결정 반도체층 간의 컨택시, 구동 트랜지스터와 중첩된 하부, 특히 다결정 반도체층 및 구동 게이트 전극과 중첩된 하부에는 정전기 방지 스토리지 패턴을 형성하지 않음으로써, 다결정 반도체층과 정전기 방지 스토리지 패턴 간이 쇼트되는 것과 구동 트랜지스터의 동작 불량 문제를 미연에 방지할 수 있다.In addition, the antistatic storage pattern according to an embodiment of the present invention and a display device including the same include a contact between the driving source electrode and the driving drain electrode and the polycrystalline semiconductor layer, and the lower portion overlapping the driving transistor, particularly the polycrystalline semiconductor layer and the driving gate electrode. By not forming the antistatic storage pattern in the lower portion overlapped with the above, it is possible to prevent a short circuit between the polycrystalline semiconductor layer and the antistatic storage pattern and malfunction of the driving transistor in advance.

또한, 본 발명의 실시예에 따른 정전기 방지 스토리지 패턴 및 이를 포함하는 표시장치는 정전기 방지 스토리지 패턴을 메시 형태의 일체형 아일랜드 구조로 형성함으로써, 정전기 방지 스토리지 패턴과 게이트 구동배선 간의 중첩되는 면적을 확장시켜 스토리지 커패시터의 용량을 극대화할 수 있다.
In addition, the antistatic storage pattern and the display device including the same according to an embodiment of the present invention expand the overlapping area between the antistatic storage pattern and the gate driving wiring by forming the antistatic storage pattern into an integrated island structure in the form of a mesh. The capacity of the storage capacitor can be maximized.

지금까지, 본 발명에서는 복수의 스위칭 트랜지스터 및 화소 전극에 의해 액정분자의 구동을 제어하는 GIP 구조의 액정표시장치를 일 예로 나타내어 설명하였으나, 이에 제한되는 것은 아니며, 복수의 스위칭 트랜지스터 및 복수의 픽셀용 구동 트랜지스터 및 화소 전극에 의해 유기 발광층의 구동을 제어하는 GIP 구조의 유기전계발광 표시장치에도 동일하게 적용될 수도 있다는 것은 자명한 사실일 것이다.
Up to now, the present invention has been described as an example of a liquid crystal display device having a GIP structure in which driving of liquid crystal molecules is controlled by a plurality of switching transistors and pixel electrodes, but the present invention is not limited thereto. It will be apparent that the same may be applied to an organic light emitting display device having a GIP structure in which driving of an organic light emitting layer is controlled by a driving transistor and a pixel electrode.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해할 수 있을 것이다.
In the above, although the embodiment of the present invention has been mainly described, various changes or modifications may be made at the level of those skilled in the art. Accordingly, it will be understood that such changes and modifications are included within the scope of the present invention without departing from the scope of the present invention.

100 : 표시장치 110 : 기판
120 : 게이트 배선 130 : 데이터 배선
135 : 스위칭 트랜지스터 140 : 화소 전극
150 : 데이터 구동부 160 : GIP 구동소자
170 : 게이트 구동배선 180 : 정전기 방지 스토리지 패턴
AA : 표시 영역 NAA : 비표시 영역
P : 화소 영역100: display device 110: substrate
120: gate wiring 130: data wiring
135: switching transistor 140: pixel electrode
150: data driving unit 160: GIP driving device
170: gate driving wiring 180: anti-static storage pattern
AA : Display area NAA : Non-display area
P: pixel area

Claims

a plurality of horizontal portions disposed over an entire area of a non-display area of a substrate on which a plurality of driving transistors are disposed and spaced apart from each other in a horizontal direction of the substrate; and a plurality of vertical portions arranged to be spaced apart from each other in a vertical direction intersecting the plurality of horizontal portions,
The plurality of horizontal portions and the plurality of vertical portions are integrally connected and interposed between the substrate and a buffer layer disposed on the substrate, and disposed to overlap a plurality of gate driving wirings supplying gate voltages to the plurality of gate wirings. Prevent storage patterns.

According to claim 1,
The antistatic storage pattern is
An antistatic storage pattern having a mesh structure overlapping with the plurality of gate driving lines and circumventing the outer portions of the plurality of driving transistors.

a substrate having a display area and a non-display area disposed outside the display area;
a buffer layer disposed on the substrate;
a plurality of switching transistors disposed in a display area on the substrate and disposed at intersections of a plurality of gate lines and a plurality of data lines, and a plurality of pixel electrodes respectively connected to the plurality of switching transistors;
a data driver spaced apart from the substrate and configured to supply a data voltage to the plurality of data lines;
a GIP driving device disposed in a non-display area on the substrate and including a plurality of driving transistors;
a plurality of gate driving wirings electrically connected to the GIP driving device and supplying a gate voltage to the plurality of gate wirings; and
A plurality of horizontal portions positioned between the substrate and the buffer layer and arranged to be spaced apart from each other in a horizontal direction of the substrate over the entire area of the non-display area, and spaced apart from each other in a vertical direction intersecting the plurality of horizontal portions an antistatic storage pattern comprising a plurality of arranged vertical portions, wherein the plurality of horizontal portions and the plurality of vertical portions are integrally connected and disposed to overlap the plurality of gate driving wirings;
A display device comprising a.

4. The method of claim 3,
The antistatic storage pattern is
A display device disposed on a substrate under the buffer layer and having an electrically isolated island structure.

4. The method of claim 3,
The antistatic storage pattern is
A display device having a mesh structure overlapping with the plurality of gate driving wirings and circumventing and surrounding the plurality of driving transistors.

4. The method of claim 3,
The GIP driving device is
A display device including a CMOS structure thin film transistor.

4. The method of claim 3,
The plurality of driving transistors
a plurality of polycrystalline semiconductor layers disposed on the buffer layer;
a gate insulating film covering the plurality of polycrystalline semiconductor layers;
a plurality of driving gate electrodes disposed on the gate insulating layer, disposed on the plurality of polycrystalline semiconductor layers overlapping each other, and protruding from the plurality of gate driving wirings;
an interlayer insulating film disposed on the plurality of gate driving wirings and the plurality of driving gate electrodes;
and a plurality of driving source electrodes and a plurality of driving drain electrodes disposed on the interlayer insulating layer and connected to the plurality of polycrystalline semiconductor layers.

8. The method of claim 7,
The plurality of driving gate electrodes are
A display device having a dual gate electrode structure in which two driving gate electrodes are arranged in parallel at adjacent positions.

8. The method of claim 7,
The antistatic storage pattern is
The display device is disposed circumferentially around the polycrystalline semiconductor layer and the driving gate electrode so as not to overlap the polycrystalline semiconductor layer and the driving gate electrode of the driving transistor.

8. The method of claim 7,
Using the antistatic storage pattern as a first electrode,
Using the plurality of gate driving wirings disposed on the upper portion overlapping the antistatic storage pattern as a second electrode,
and a storage capacitor including the buffer layer and the gate insulating layer interposed between the antistatic storage pattern and the plurality of gate driving lines as dielectric layers.

8. The method of claim 7,
The gate insulating film is
A display device having a thickness of 500 to 1300 Å.

According to claim 1,
The plurality of driving transistors
a plurality of polycrystalline semiconductor layers disposed on the buffer layer;
a gate insulating film covering the plurality of polycrystalline semiconductor layers;
a plurality of driving gate electrodes disposed on the gate insulating layer, disposed on the plurality of polycrystalline semiconductor layers overlapping each other, and protruding from the plurality of gate driving wirings;
an interlayer insulating film disposed on the plurality of gate driving wirings and the plurality of driving gate electrodes;
and a plurality of driving source electrodes and a plurality of driving drain electrodes disposed on the interlayer insulating layer and connected to the plurality of polycrystalline semiconductor layers.

a substrate having a display area and a non-display area disposed outside the display area;
a buffer layer disposed on the substrate;
A polycrystalline semiconductor layer disposed on the buffer layer, a gate insulating layer covering the polycrystalline semiconductor layer, and a driving gate electrode disposed on the gate insulating layer and positioned on the non-display area of the substrate and overlapping the polycrystalline semiconductor layer a plurality of driving transistors including;
an antistatic storage pattern disposed over the entire non-display area of the substrate and disposed under the buffer layer while overlapping a plurality of gate driving lines for supplying gate voltages to the plurality of gate lines; and
a storage capacitor comprising the antistatic storage pattern, the plurality of gate driving wirings, the buffer layer, and the gate insulating layer;
The antistatic storage pattern is positioned below the plurality of gate driving lines overlapping the plurality of gate driving lines and is disposed to surround an outer periphery of the driving transistor so as not to overlap the polycrystalline semiconductor layer and the driving gate electrode.

14. The method of claim 13,
The antistatic storage pattern is
a plurality of horizontal portions disposed over the entire non-display area of the substrate and spaced apart from each other in a horizontal direction of the substrate; and
Including a plurality of vertical portions arranged to be spaced apart from each other along a vertical direction intersecting the plurality of horizontal portions,
The display device has a mesh structure in which the plurality of horizontal portions and the plurality of vertical portions are integrally connected and surrounds an outer portion of the driving transistor so as not to overlap the polycrystalline semiconductor layer and the driving gate electrode.