KR102410192B1 - Single-ended receiver using sample and hold circuit and operation method thereof - Google Patents

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Abstract

본 출원의 실시예에 따른 싱글 엔디드 수신기는 수신 신호를 클럭에 따라 하프-레이트로 변환하여, 클럭 위상별 제1 및 제2 비교데이터를 제공하는 표본 및 보존회로, 상기 수신 신호의 입력데이터와 상기 제1 및 제2 비교데이터를 각각 비교하고, 각 비교 결과에 기초하여 제1 및 제2 판정 차동 신호를 출력하는 한쌍의 제1 및 제2 비교기 및 상기 제1 및 제2 판정 차동 신호에 기초하여, 반대 위상의 디지털 출력신호를 현재 위상의 디지털 출력신호로 전환하여 출력하는 한쌍의 제1 및 제2 디코더를 포함한다. A single-ended receiver according to an embodiment of the present application converts a received signal to a half-rate according to a clock, and provides a sample and preservation circuit for providing first and second comparison data for each clock phase, input data of the received signal and the A pair of first and second comparators respectively comparing the first and second comparison data and outputting first and second judgment differential signals based on the respective comparison results, and based on the first and second judgment differential signals , and a pair of first and second decoders for converting the digital output signal of the opposite phase to the digital output signal of the current phase and outputting the converted digital output signal.

Description

표본 및 보존 회로를 이용하는 싱글 엔디드 수신기 및 그 동작 방법{SINGLE-ENDED RECEIVER USING SAMPLE AND HOLD CIRCUIT AND OPERATION METHOD THEREOF}SINGLE-ENDED RECEIVER USING SAMPLE AND HOLD CIRCUIT AND OPERATION METHOD THEREOF

본 출원은 싱글 엔디드 수신기 및 그 동작 방법에 관한 것이다. This application relates to a single-ended receiver and a method of operating the same.

데이터의 통신 방식에는 단일 종단 방식(Single-Ended)과 차동 방식(Differential)이 있다.Data communication methods include a single-ended method and a differential method.

구체적으로, 단일 종단 방식은 100%의 pin 효율을 가지고, 차동 방식은 50%의 pin 효율을 가지기 때문에, 여러 채널을 가지는 메모리 인터페이스 특성 상 단일 종단 방식이 주로 이용된다. Specifically, since the single-ended method has pin efficiency of 100% and the differential method has pin efficiency of 50%, the single-ended method is mainly used due to the characteristics of a memory interface having multiple channels.

이러한 단일 종단 방식 기반의 수신기는 데이터를 0 혹은 1로 판정하기 위하여, 기준 전압(Reference votlage)을 필요로 한다. 이러한 기준 전압은 BER(Bit Error Rate)에 직결되기 때문에, 단일 종단 방식 기반의 수신기는 적절한 기준 전압을 생성하고 유지해야 한다. A receiver based on such a single-ended method requires a reference voltage to determine data as 0 or 1. Since this reference voltage is directly related to the bit error rate (BER), a single-ended receiver must generate and maintain an appropriate reference voltage.

그러나, 단일 종단 방식 기반의 수신기는 적절한 기준 전압을 제공하기 위하여 큰 회로 면적과 많은 전력을 소모하는 문제가 있다. However, the single-ended receiver has a problem in that it consumes a large circuit area and a lot of power in order to provide an appropriate reference voltage.

본 출원의 목적은 수신 신호를 판정하기 위한 종래의 기준 전압의 필요성을 제거시킨 싱글 엔디드 수신기 및 그 동작 방법을 제공하기 위한 것이다. It is an object of the present application to provide a single-ended receiver that eliminates the need for a conventional reference voltage for determining a received signal, and an operating method thereof.

본 출원의 실시예에 따른 싱글 엔디드 수신기는 수신 신호를 클럭에 따라 하프-레이트로 변환하여, 클럭 위상별 제1 및 제2 비교데이터를 제공하는 표본 및 보존회로, 상기 수신 신호의 입력데이터와 상기 제1 및 제2 비교데이터를 각각 비교하고, 각 비교 결과에 기초하여 제1 및 제2 판정 차동 신호를 출력하는 한쌍의 제1 및 제2 비교기 및 상기 제1 및 제2 판정 차동 신호에 기초하여, 반대 위상의 디지털 출력신호를 현재 위상의 디지털 출력신호로 전환하여 출력하는 한쌍의 제1 및 제2 디코더를 포함한다. A single-ended receiver according to an embodiment of the present application converts a received signal to a half-rate according to a clock, and provides a sample and preservation circuit for providing first and second comparison data for each clock phase, input data of the received signal and the A pair of first and second comparators respectively comparing the first and second comparison data and outputting first and second judgment differential signals based on the respective comparison results, and based on the first and second judgment differential signals , and a pair of first and second decoders for converting the digital output signal of the opposite phase to the digital output signal of the current phase and outputting the converted digital output signal.

본 출원의 실시예에 따른 싱글 엔디드 수신기의 동작 방법으로서, 표본 및 보존회로가 수신 신호를 클럭에 따라 하프-레이트로 변환하여 클럭 위상별 제1 및 제2 비교데이터를 제공하는 단계, 한쌍의 제1 및 제2 비교기가 상기 수신 신호의 입력데이터와 상기 제1 및 제2 비교데이터를 비교하고, 각 비교 결과에 기초하여 제1 및 제2 판정 차동 신호를 출력하는 단계 및 한쌍의 제1 및 제2 디코더가 상기 제1 및 제2 판정 차동 신호에 기초하여, 반대 위상의 디지털 출력신호를 현재 위상의 디지털 출력신호로 교차 전환시켜 출력하는 단계를 포함한다. As a method of operating a single-ended receiver according to an embodiment of the present application, the sample and preservation circuit converts a received signal to a half-rate according to a clock to provide first and second comparison data for each clock phase; Comparing the input data of the received signal with the first and second comparison data by first and second comparators, and outputting first and second determination differential signals based on respective comparison results, and a pair of first and second comparison data and a second decoder cross-converting a digital output signal of an opposite phase to a digital output signal of a current phase based on the first and second determination differential signals, and outputting the digital output signal.

본 출원의 실시예에 따르는 싱글 엔디드 수신기 및 그 동작 방법은 수신 신호를 판정하기 위한 종래의 기준 전압의 필요성을 제거시켜, 회로 설계 면적과 전력 소모를 감소시킬 수 있다. A single-ended receiver and an operating method thereof according to an embodiment of the present application eliminate the need for a conventional reference voltage for determining a received signal, thereby reducing a circuit design area and power consumption.

도 1은 본 출원의 실시예에 따른 싱글 엔디드 수신기에 대한 블록도이다.
도 2는 도 1의 표본 및 보존회로를 구체적으로 설명하기 위한 도이다.
도 3은 도 1의 제1 비교기를 구체적으로 설명하기 위한 도이다.
도 4는 도 1의 제2 비교기를 구체적으로 설명하기 위한 도이다.
도 4는 도 1의 한쌍의 디코더를 구체적으로 보여주기 위한 도이다.
도 5는 도 4의 제1 및 제2 멀티플렉서 중 어느 하나에 대한 실시 예이다.
도 6은 본 출원의 다른 실시예에 따른 싱글 엔디드 수신기에 대한 블록도이다.
도 7은 도 6의 판정 궤환 등화부를 구체적으로 보여주는 도이다.
도 8은 도 7의 판정 궤환 등화부에 대한 동작 타이밍을 설명하기 위한 도이다.
도 9는 도 1의 싱글 엔디드 수신기에 대한 실시 예이다.
도 10은 도 9의 싱글 엔디드 수신기에 대한 동작 타이밍을 설명하기 위한 도이다.
도 11은 도 1의 싱글 엔디드 수신기의 동작 프로세스이다.
도 12는 도 4의 제1 디코더에 대한 동작 프로세스이다.
도 13은 도 4의 제2 디코더에 대한 동작 프로세스이다. 1 is a block diagram of a single-ended receiver according to an embodiment of the present application.
FIG. 2 is a diagram for explaining the sample and preservation circuit of FIG. 1 in detail.
FIG. 3 is a diagram for describing the first comparator of FIG. 1 in detail.
4 is a diagram for describing the second comparator of FIG. 1 in detail.
FIG. 4 is a diagram specifically illustrating a pair of decoders of FIG. 1 .
FIG. 5 is an embodiment of any one of the first and second multiplexers of FIG. 4 .
6 is a block diagram of a single-ended receiver according to another embodiment of the present application.
FIG. 7 is a diagram specifically illustrating a decision feedback equalizer of FIG. 6 .
FIG. 8 is a diagram for explaining the operation timing of the decision feedback equalizer of FIG. 7 .
FIG. 9 is an embodiment of the single-ended receiver of FIG. 1 .
FIG. 10 is a diagram for explaining an operation timing of the single-ended receiver of FIG. 9 .
11 is an operation process of the single-ended receiver of FIG. 1 .
12 is an operation process for the first decoder of FIG. 4 .
13 is an operation process for the second decoder of FIG. 4 .

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 출원의 실시형태를 설명한다. 그러나, 본 출원의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 출원의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 출원의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present application will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present application may be modified in various other forms, and the scope of the present application is not limited to the embodiments described below. In addition, the embodiments of the present application are provided in order to more completely explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for clearer description, and elements indicated by the same reference numerals in the drawings are the same elements.

그리고 도면에서 본 출원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.And in order to clearly explain the present application in the drawings, parts irrelevant to the description are omitted, and the thickness is enlarged to clearly express various layers and regions, and components having the same function within the scope of the same idea are referred to as the same. It is explained using symbols. Furthermore, throughout the specification, when a part "includes" a certain element, it means that other elements may be further included, rather than excluding other elements, unless otherwise stated.

도 1은 본 출원의 실시예에 따른 싱글 엔디드 수신기(10)에 대한 블록도이다. 1 is a block diagram of a single-ended receiver 10 according to an embodiment of the present application.

도 1을 참조하면, 싱글 엔디드 수신기(10)는 표본 및 보존회로(100), 한쌍의 비교기(210, 220) 및 한쌍의 디코더(310, 320)를 포함할 수 있다. Referring to FIG. 1 , a single-ended receiver 10 may include a sample and preservation circuit 100 , a pair of comparators 210 and 220 , and a pair of decoders 310 and 320 .

먼저, 표본 및 보존회로(100)는 수신 신호(RX)를 클럭 위상에 따라 하프-레이트로 변환하여, 클럭 위상별 제1 및 제2 비교데이터(Dn-1_ODD, Dn-1_EVEN)를 제공할 수 있다. First, the sampling and preservation circuit 100 converts the received signal RX into a half-rate according to the clock phase, and first and second comparison data D n-1 _ODD, D n-1 _EVEN for each clock phase can provide

여기서, 제1 및 제2 비교데이터(Dn-1_ODD, Dn-1_EVEN)는 수신 신호(RX)의 입력데이터(Dn)와의 레벨 비교가 가능한 데이터일 수 있다. 예를 들면, 제1 비교 데이터(Dn-1_ODD)는 홀수번째 클럭 위상에 대응되는 신호이고, 제2 비교 데이터(Dn-1_EVEN)는 짝수번째 클럭 위상에 대응되는 신호일 수 있다. Here, the first and second comparison data D n-1 _ODD and D n-1 _EVEN may be data capable of level comparison with the input data D n of the reception signal RX. For example, the first comparison data D n-1 _ODD may be a signal corresponding to an odd-numbered clock phase, and the second comparison data D n-1 _EVEN may be a signal corresponding to an even-numbered clock phase.

다음으로, 한쌍의 비교기(210, 220)는 수신 신호(RX)의 입력데이터(Dn)와 제1 및 제2 비교데이터(Dn-1_ODD, Dn-1_EVEN)를 비교하고, 비교 결과에 기초하여 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN)를 출력할 수 있다. Next, the pair of comparators 210 and 220 compares the input data D n of the received signal RX with the first and second comparison data D n-1 _ODD and D n-1 _EVEN, and compares them. Based on the result, the first and second determination differential signals COMP_OUT_ODD and COMP_OUT_EVEN may be output.

구체적으로, 제1 비교기(210)는 입력데이터(Dn)와 제1 비교데이터(Dn-1_ODD)를 비교하고, 비교 결과에 기초하여 제1 판정 차동 신호(COMP_OUT_ODD)를 출력할 수 있다. 또한, 제2 비교기(220)는 입력데이터(Dn)와 제2 비교데이터(Dn-1_EVEN)를 비교하고, 비교 결과에 기초하여 제1 판정 차동 신호(COMP_OUT_ODD)를 출력할 수 있다. Specifically, the first comparator 210 may compare the input data D n with the first comparison data D n-1 _ODD, and output a first determination differential signal COMP_OUT_ODD based on the comparison result. . Also, the second comparator 220 may compare the input data D n with the second comparison data D n−1 _EVEN and output the first determination differential signal COMP_OUT_ODD based on the comparison result.

일 실시예에 따라, 한쌍의 비교기(210, 220)는 제1 및 제2 비교데이터(Dn-1)와 입력데이터(Dn) 간의 레벨 차이에 기초하여, 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN)에 대한 출력 차단 여부를 결정할 수 있다. According to an embodiment, the pair of comparators 210 and 220 may include first and second determination differential signals based on a level difference between the first and second comparison data D n-1 and the input data D n . You can decide whether to block the output for (COMP_OUT_ODD, COMP_OUT_EVEN).

구체적으로, 제1 및 제2 비교데이터(Dn-1) 중 어느 하나와 입력데이터(Dn)가 서로 동일한 레벨인 경우, 한쌍의 비교기(210, 220)는 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN) 중 어느 하나를 출력하지 않을 수 있다. 또한, 제1 및 제2 비교데이터(Dn-1) 중 어느 하나와 입력데이터(Dn)가 서로 동일하지 않는 레벨인 경우, 한쌍의 비교기(210, 220)는 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN)를 출력할 수 있다. Specifically, when any one of the first and second comparison data D n-1 and the input data D n are at the same level, the pair of comparators 210 and 220 transmits the first and second determination differential signals Either of (COMP_OUT_ODD, COMP_OUT_EVEN) may not be output. In addition, when any one of the first and second comparison data D n-1 and the input data D n are at different levels, the pair of comparators 210 and 220 determine the first and second differential determinations Signals COMP_OUT_ODD and COMP_OUT_EVEN can be output.

다음으로, 한쌍의 디코더(310, 320)는 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN)에 기초하여, 반대 위상의 디지털 출력신호(예컨대, DOUT_EVEN)를 현재 위상의 디지털 출력신호(예컨대, DOUT_ODD)로 전환하여 출력할 수 있다. Next, the pair of decoders 310 and 320 converts a digital output signal (eg, DOUT_EVEN) of an opposite phase to a digital output signal (eg, DOUT _ ODD) can be converted to output.

본 출원의 실시 예에 따른 싱글 엔디드 수신기(10)는 표본 및 보존회로(100), 한쌍의 비교기(210, 220) 및 한쌍의 디코더(310, 320)를 통해 수신 신호(RX)의 연속된 동일 데이터에 대해 판정하고, 판정 결과에 따른 디지털 출력신호를 출력할 수 있기 때문에, 수신 신호를 판정하기 위한 종래의 기준 전압의 필요성을 제거시켜, 회로 설계 면적과 전력 소모를 감소시킬 수 있다. The single-ended receiver 10 according to the embodiment of the present application continuously receives the received signal RX through the sampling and preservation circuit 100, a pair of comparators 210 and 220, and a pair of decoders 310 and 320. Since it is possible to make judgment on data and output a digital output signal according to the judgment result, it is possible to eliminate the need for a conventional reference voltage for judging a received signal, thereby reducing circuit design area and power consumption.

도 2는 도 1의 표본 및 보존회로(100)를 구체적으로 설명하기 위한 도이다. FIG. 2 is a diagram for specifically explaining the sample and preservation circuit 100 of FIG. 1 .

도 1과 도 2를 참조하면, 표본 및 보존회로(100)는 제1 스위치(110), 제1 커패시터(120), 제2 스위치(130) 및 제2 커패시터(140)를 포함할 수 있다. 1 and 2 , the sample and preservation circuit 100 may include a first switch 110 , a first capacitor 120 , a second switch 130 , and a second capacitor 140 .

먼저, 제1 스위치(110)는 제1 비교데이터(Dn-1_ODD)를 생성하기 위하여, 채널을 통해 송신기(20)에 연결되고, 송신기(20)로부터 채널을 통해 일측으로 수신 신호(RX)를 입력받을 수 있다. First, the first switch 110 is connected to the transmitter 20 through a channel to generate the first comparison data D n-1 _ODD, and receives a signal RX from the transmitter 20 to one side through the channel ) can be entered.

이러한 제1 스위치(110)는 클럭(CK)의 홀수번째 위상(CKODD)마다 스위칭 온 되어, 수신 신호(RX)로부터 하프-레이트로 변환되는 제1 비교데이터(Dn-1_ODD)를 생성할 수 있다. The first switch 110 is switched on every odd-numbered phase CK ODD of the clock CK to generate the first comparison data D n-1_ODD converted from the received signal RX to a half-rate. can

다음으로, 제1 커패시터(120)는 제1 비교데이터(Dn-1_ODD)를 제공하기 위하여, 일측이 제1 스위치(110)에 연결되고, 타측이 제1 비교기(210)의 차동 입력단의 제2 입력단(-)에 연결될 수 있다. 이때, 제1 커패시터(120)는 제1 스위치(110)를 통해 생성되는 제1 비교데이터(Dn-1_ODD)를 제1 비교기(210)의 제2 입력단(-)에 제공할 수 있다. Next, in order to provide the first comparison data D n-1_ODD , the first capacitor 120 has one side connected to the first switch 110 and the other side of the first capacitor 120 of the differential input terminal of the first comparator 210 . 2 It can be connected to the input terminal (-). In this case, the first capacitor 120 may provide the first comparison data D n-1_ODD generated through the first switch 110 to the second input terminal (−) of the first comparator 210 .

다음으로, 제2 스위치(130)는 제2 비교데이터(Dn-1_EVEN)를 생성하기 위하여, 채널을 통해 송신기(20)에 연결되고, 송신기(20)로부터 채널을 통해 일측으로 수신 신호(RX)를 입력받을 수 있다. Next, the second switch 130 is connected to the transmitter 20 through a channel to generate the second comparison data D n-1 _EVEN, and receives a signal ( RX) can be input.

이러한 제2 스위치(130)는 클럭(CK)의 짝수번째 위상(CKEVEN)마다 스위칭 온 되어, 수신 신호(RX)로부터 제2 하프-레이트로 변환되는 제2 비교데이터(Dn-1_EVEN)를 생성할 수 있다. The second switch 130 is switched on for every even-numbered phase CK EVEN of the clock CK, and transmits the second comparison data D n-1_EVEN converted from the received signal RX to the second half-rate. can create

다음으로, 제2 커패시터(140)는 제2 비교데이터(Dn-1_EVEN)를 제공하기 위하여, 일측이 제2 스위치(130)에 연결되고 타측이 제2 비교기(220)의 차동 입력단의 제2 입력단(-)에 연결될 수 있다. 이때, 제2 커패시터(140)는 제2 스위치(110)를 통해 생성되는 제2 비교데이터(Dn-1_EVEN)를 제2 비교기(220)의 차동 입력단의 제2 입력단(-)에 제공할 수 있다. Next, in order to provide the second comparison data D n-1_EVEN , the second capacitor 140 has one side connected to the second switch 130 and the other side of the second capacitor 140 of the differential input terminal of the second comparator 220 . It may be connected to the input terminal (-). In this case, the second capacitor 140 may provide the second comparison data D n-1_EVEN generated through the second switch 110 to the second input terminal (-) of the differential input terminal of the second comparator 220 . have.

도 3은 도 1의 제1 비교기(210)를 구체적으로 설명하기 위한 도이고, 도 4는 도 1의 제2 비교기(220)를 구체적으로 설명하기 위한 도이다. FIG. 3 is a diagram for describing the first comparator 210 of FIG. 1 in detail, and FIG. 4 is a diagram for describing the second comparator 220 of FIG. 1 in detail.

도 1 내지 도 4를 참조하면, 한쌍의 제1 및 제2 비교기(210, 220) 각각은 제1 내지 제3 클럭 트랜지스터(211~213), 제1 및 제2 입력 트랜지스터(214, 215) 및 출력단락 트랜지스터(216)를 포함할 수 있다. 1 to 4 , each of the pair of first and second comparators 210 and 220 includes first to third clock transistors 211 to 213 , first and second input transistors 214 and 215 and It may include an output shorting transistor 216 .

구체적으로, 제1 비교기(210)의 제1 내지 제3 클럭 트랜지스터(211~213)는 홀수 클럭(CK_ODD)을 게이트 측으로 입력받을 수 있다. 여기서, 제1 및 제2 클럭 트랜지스터(211, 212)는 PMOS 트랜지스터이고, 제3 클럭 트랜지스터(213)는 NMOS 트랜지스터일 수 있다. Specifically, the first to third clock transistors 211 to 213 of the first comparator 210 may receive the odd clock CK_ODD to the gate side. Here, the first and second clock transistors 211 and 212 may be PMOS transistors, and the third clock transistor 213 may be an NMOS transistor.

한편, 제2 비교기(220)의 제1 내지 제3 클럭 트랜지스터(211~213)는 짝수 클럭(CK_EVEN)을 게이트 측으로 입력받을 수 있다.Meanwhile, the first to third clock transistors 211 to 213 of the second comparator 220 may receive the even clock CK_EVEN to the gate side.

다음으로, 제1 입력 트랜지스터(214)는 제1 입력단(+)을 통해 수신 신호(RX)의 입력데이터(Dn)를 게이트 측으로 입력받을 수 있다. Next, the first input transistor 214 may receive the input data D n of the reception signal RX to the gate side through the first input terminal (+).

이때, 제1 비교기(210)의 제2 입력 트랜지스터(215)는 제2 입력단(-)을 통해 제1 비교데이터(Dn-1_ODD)를 게이트 측으로 입력받을 수 있다. 여기서, 제1 및 제2 입력 트랜지스터(214, 215)는 NMOS 트랜지스터일 수 있다. In this case, the second input transistor 215 of the first comparator 210 may receive the first comparison data D n-1 _ODD through the second input terminal (−) to the gate side. Here, the first and second input transistors 214 and 215 may be NMOS transistors.

한편, 제2 비교기(220)의 제2 입력 트랜지스터(215)는 제2 입력단(-)을 통해 제2 비교데이터(Dn-1_EVEN)를 게이트 측으로 입력받을 수 있다. Meanwhile, the second input transistor 215 of the second comparator 220 may receive the second comparison data D n-1 _EVEN through the second input terminal (−) to the gate side.

다음으로, 출력단락 트랜지스터(216)는 입력데이터(Dn)를 게이트측으로 입력받을 수 있다. 여기서, 출력단락 트랜지스터(216)는 NMOS 트랜지스터일 수 있다. Next, the output short transistor 216 may receive the input data Dn to the gate side. Here, the output short-circuit transistor 216 may be an NMOS transistor.

실시예에 따른 출력단락 트랜지스터(216)는 입력데이터(Dn)에 기초하여, 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN)가 출력되는 차동 출력 노드(Nout1, Nout2)를 단락시킬 수 있다. 구체적으로, 입력데이터(Dn)가 기설정된 크기 이상인 경우, 출력단락 트랜지스터(216)는 차동 출력 노드(Nout1, Nout2)를 단락시켜 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN)를 출력하지 않을 수 있다. The output shorting transistor 216 according to the embodiment may short the differential output nodes Nout1 and Nout2 from which the first and second determination differential signals COMP_OUT_ODD and COMP_OUT_EVEN are output based on the input data Dn. Specifically, when the input data Dn is equal to or greater than the preset size, the output shorting transistor 216 may short-circuit the differential output nodes Nout1 and Nout2 to not output the first and second determination differential signals COMP_OUT_ODD and COMP_OUT_EVEN. can

도 4는 도 1의 한쌍의 디코더(310, 320)를 구체적으로 보여주기 위한 도이고, 도 5는 도 4의 제1 및 제2 멀티플렉서(314, 324) 중 어느 하나에 대한 실시 예이다. FIG. 4 is a diagram specifically illustrating a pair of decoders 310 and 320 of FIG. 1 , and FIG. 5 is an embodiment of any one of the first and second multiplexers 314 and 324 of FIG. 4 .

도 4를 참조하면, 디코더(300)는 서로의 출력이 교차 연결되는 한쌍의 제1 및 제2 디코더(310, 320)를 포함할 수 있다. Referring to FIG. 4 , the decoder 300 may include a pair of first and second decoders 310 and 320 whose outputs are cross-connected to each other.

제1 디코더(310)는 제1 SR 래치(311), 제1 낸드 게이트(312), 제1 플립픕롭(313) 및 제1 멀티플렉서(314)를 포함할 수 있다. The first decoder 310 may include a first SR latch 311 , a first NAND gate 312 , a first flip-flop 313 , and a first multiplexer 314 .

먼저, 제1 SR 래치(311)는 제1 비교기(210)로부터 제1 판정 차동 신호(COMP_OUT_ODD)를 입력받아 저장하고, 클럭(CK)에 따라 제1 판정 차동 신호(COMP_OUT_ODD)를 제1 멀티플렉서(314)로 출력할 수 있다. First, the first SR latch 311 receives and stores the first determination differential signal COMP_OUT_ODD from the first comparator 210 and transmits the first determination differential signal COMP_OUT_ODD according to the clock CK to the first multiplexer ( 314) can be output.

여기서, 제1 판정 차동 신호(COMP_OUT_ODD)는 입력데이터(Dn)와 비교데이터(Dn-1) 간의 대소 여부를 나타내는 제1 판정 신호(ODD_HIGH)와 제2 판정 신호(ODD_LOW)를 포함할 수 있다. 예를 들면, 제1 판정 신호(ODD_HIGH)가 1이고, 제2 판정 신호(ODD_LOW)가 0인 경우, 제1 판정 차동 신호(COMP_OUT_ODD)는 입력데이터(Dn)가 비교데이터(Dn-1)보다 큰 상태를 의미할 수 있다. 또한, 제1 판정 신호(ODD_HIGH)가 0이고, 제2 판정 신호(ODD_LOW)가 1인 경우, 제1 판정 차동 신호(COMP_OUT_ODD)는 입력데이터(Dn)가 비교데이터(Dn-1)보다 작은 상태를 의미할 수 있다. Here, the first determination differential signal COMP_OUT_ODD may include a first determination signal ODD_HIGH and a second determination signal ODD_LOW indicating whether the input data D n and the comparison data D n-1 are large or small. have. For example, when the first determination signal ODD_HIGH is 1 and the second determination signal ODD_LOW is 0, the first determination differential signal COMP_OUT_ODD is the input data D n and the comparison data D n-1 ) can mean a state greater than In addition, when the first determination signal ODD_HIGH is 0 and the second determination signal ODD_LOW is 1, the first determination differential signal COMP_OUT_ODD indicates that the input data D n is greater than the comparison data D n-1 . It can mean a small state.

다음으로, 제1 낸드 게이트(312)는 제1 판정 차동 신호(COMP_OUT_ODD)에 기초하여, 하이 신호와 로우 신호 중 어느 하나를 출력할 수 있다. 여기서, 하이 신호는 서로 다른 레벨 상태를 가진 제1 판정 차동 신호(COMP_OUT_ODD)에 대응되고, 로우 신호는 서로 동일한 HIGH 상태를 가진 제1 판정 차동 신호(COMP_OUT_ODD)에 대응될 수 있다. Next, the first NAND gate 312 may output either a high signal or a low signal based on the first determination differential signal COMP_OUT_ODD. Here, the high signal may correspond to the first determination differential signal COMP_OUT_ODD having different level states, and the low signal may correspond to the first determination differential signal COMP_OUT_ODD having the same HIGH state.

예를 들면, 제1 판정 차동 신호(COMP_OUT_ODD)가 서로 다른 레벨 상태를 가진 경우 제1 낸드 게이트(312)는 하이 신호를 출력하고, 제1 판정 차동 신호(COMP_OUT_ODD)가 서로 동일한 HIGH 레벨 상태를 가진 경우 로우 신호를 출력할 수 있다. 즉, 제1 낸드 게이트(312)는 수신 신호의 입력데이터와 제1 비교데이터 간의 동일 여부에 기초하여, 하이 신호 및 로우 신호 중 어느 하나를 출력할 수 있다.For example, when the first determination differential signal COMP_OUT_ODD has different level states, the first NAND gate 312 outputs a high signal, and the first determination differential signal COMP_OUT_ODD has the same HIGH level state. In this case, a low signal can be output. That is, the first NAND gate 312 may output either a high signal or a low signal based on whether the input data of the received signal and the first comparison data are the same.

다음으로, 제1 플립플롭(313)은 제1 낸드 게이트(312)를 통해 출력받는 로우 신호에 기초하여, 제1 비트 선택 신호(SEL_BIT_ODD)를 생성할 수 있다. Next, the first flip-flop 313 may generate a first bit selection signal SEL_BIT_ODD based on the low signal output through the first NAND gate 312 .

실시예에 따른 제1 멀티플렉서(314)는 제1 비트 선택 신호(SEL_BIT_ODD)에 기초하여, 반대 위상의 제2 디지털 출력신호(DOUT_EVEN)를 현재 위상의 제1 디지털 출력신호(DOUT_ODD)로 교차 전환시켜 출력할 수 있다. The first multiplexer 314 according to the embodiment crosses the second digital output signal DOUT_EVEN of the opposite phase with the first digital output signal DOUT_ODD of the current phase based on the first bit selection signal SEL_BIT_ODD It can be converted and printed.

구체적으로, 제1 멀티플렉서(314)는 두개의 입력단(+, -)을 통해 제1 판정 차동 신호(COMP_OUT_ODD)와 제2 디지털 출력신호(DOUT_EVEN)를 입력받을 수 있다. 이때, 제1 멀티플렉서(314)는 제1 플립플롭(313)으로부터 제1 비트 선택 신호(SEL_BIT_EVEN)를 입력받는 경우, 제2 디지털 출력신호(DOUT_EVEN)를 하나의 출력단을 통해 제1 디지털 출력신호(DOUT_ODD)로 출력할 수 있다. 또한, 제1 멀티플렉서(314)는 제1 플립플롭(313)으로부터 제1 비트 선택 신호(SEL_BIT_EVEN)를 입력받지 못한 경우, 제1 판정 차동 신호(COMP_OUT_ODD)를 제1 디지털 출력신호(DOUT_ODD)로 출력할 수 있다. Specifically, the first multiplexer 314 may receive a first determination differential signal COMP_OUT_ODD and a second digital output signal DOUT_EVEN through two input terminals (+, -). At this time, when receiving the first bit selection signal SEL_BIT_EVEN from the first flip-flop 313 , the first multiplexer 314 receives the second digital output signal DOUT_EVEN through one output terminal to the first digital output signal ( DOUT_ODD ) can be output. Also, when the first multiplexer 314 does not receive the first bit selection signal SEL_BIT_EVEN from the first flip-flop 313 , the first multiplexer 314 converts the first determination differential signal COMP_OUT_ODD to the first digital output signal DOUT_ODD . can be output as

다음으로, 제2 디코더(320)는 제2 SR 래치(321), 제2 낸드 게이트(322), 제2 플립픕롭(323) 및 제2 멀티플렉서(324)를 포함할 수 있다.Next, the second decoder 320 may include a second SR latch 321 , a second NAND gate 322 , a second flip flop 323 , and a second multiplexer 324 .

먼저, 제2 SR 래치(321)는 제2 비교기(220)로부터 제2 판정 차동 신호(COMP_OUT_EVEN)를 입력받아 저장하고, 클럭(CK)에 따라 제2 판정 차동 신호(COMP_OUT_EVEN)를 제2 멀티플렉서(324)로 출력할 수 있다. First, the second SR latch 321 receives and stores the second determination differential signal COMP_OUT_EVEN from the second comparator 220 and transmits the second determination differential signal COMP_OUT_EVEN according to the clock CK to the second multiplexer ( 324) can be printed.

여기서, 제2 판정 차동 신호(COMP_OUT_EVEN)는 입력데이터(Dn)와 비교데이터(Dn-1) 간의 대소 여부를 나타내는 제1 판정 신호(EVEN_HIGH)와 제2 판정 신호(EVEN_LOW)를 포함할 수 있다. Here, the second determination differential signal COMP_OUT_EVEN may include a first determination signal EVEN_HIGH and a second determination signal EVEN_LOW indicating whether the input data D n and the comparison data D n-1 are large or small. have.

예를 들면, 제1 판정 신호(EVEN_HIGH)가 1이고, 제2 판정 신호(EVEN_LOW)가 0인 경우, 제2 판정 차동 신호(COMP_OUT_EVEN)는 입력데이터(Dn)가 제2 비교데이터(Dn-1)보다 큰 상태를 의미할 수 있다. 또한, 제1 판정 신호(EVEN_HIGH)가 0이고, 제2 판정 신호(EVEN_LOW)가 1인 경우, 입력데이터(Dn)가 제2 비교데이터(Dn-1)보다 작은 상태를 의미할 수 있다. For example, when the first determination signal EVEN_HIGH is 1 and the second determination signal EVEN_LOW is 0, the second determination differential signal COMP_OUT_EVEN is the input data D n and the second comparison data D n -1 ) may mean a larger state. Also, when the first determination signal EVEN_HIGH is 0 and the second determination signal EVEN_LOW is 1, it may mean that the input data D n is smaller than the second comparison data D n-1 . .

다음으로, 제2 낸드 게이트(322)는 제2 판정 차동 신호(COMP_OUT_EVEN)에 기초하여, 하이 신호와 로우 신호 중 어느 하나를 출력할 수 있다. 여기서, 하이 신호는 서로 다른 레벨 상태를 가진 제2 판정 차동 신호(COMP_OUT_EVEN)에 대응되고, 로우 신호는 서로 동일한 HIGH 상태를 가진 제2 판정 차동 신호(COMP_OUT_EVEN)에 대응될 수 있다. Next, the second NAND gate 322 may output either a high signal or a low signal based on the second determination differential signal COMP_OUT_EVEN. Here, the high signal may correspond to the second determination differential signal COMP_OUT_EVEN having different level states, and the low signal may correspond to the second determination differential signal COMP_OUT_EVEN having the same HIGH state.

예를 들면, 제2 판정 차동 신호(COMP_OUT_EVEN)가 서로 다른 레벨 상태를 가진 경우 제2 낸드 게이트(322)는 하이 신호를 출력하고, 제2 판정 차동 신호(COMP_OUT_EVEN)가 서로 동일한 HIGH 레벨 상태를 가진 경우 제2 낸드 게이트(322)는 로우 신호를 출력할 수 있다. 즉, 제2 낸드 게이트(322)는 수신 신호의 입력데이터와 제2 비교데이터 간의 동일 여부에 기초하여, 하이 신호 및 로우 신호 중 어느 하나를 출력할 수 있다.For example, when the second determination differential signal COMP_OUT_EVEN has different level states, the second NAND gate 322 outputs a high signal, and the second determination differential signal COMP_OUT_EVEN has the same HIGH level state. In this case, the second NAND gate 322 may output a low signal. That is, the second NAND gate 322 may output either a high signal or a low signal based on whether the input data of the received signal and the second comparison data are the same.

다음으로. 제2 플립플롭(323)은 제2 낸드 게이트(322)를 통해 출력받는 로우 신호에 기초하여, 제2 비트 선택 신호(SEL_BIT_EVEN)를 생성할 수 있다. to the next. The second flip-flop 323 may generate a second bit selection signal SEL_BIT_EVEN based on a low signal output through the second NAND gate 322 .

실시예에 따른 제2 멀티플렉서(324)는 제2 비트 선택 신호(SEL_BIT_EVEN)에 기초하여, 반대 위상의 제1 디지털 출력신호(DOUT_ODD)를 현재 위상의 제2 디지털 출력신호(DOUT_EVEN)로 교차 전환시켜 출력할 수 있다. The second multiplexer 324 according to the embodiment crosses the first digital output signal D OUT_ODD of the opposite phase with the second digital output signal D OUT_EVEN of the current phase based on the second bit selection signal SEL_BIT_EVEN It can be converted and printed.

구체적으로, 제2 멀티플렉서(324)는 두개의 입력단(+, -)을 통해 제2 판정 차동 신호(COMP_OUT_EVEN)와 제1 디지털 출력신호(DOUT_ODD)를 입력받을 수 있다. 이때, 제2 멀티플렉서(324)는 제2 플립플롭(323)으로부터 제2 비트 선택 신호(SEL_BIT_EVEN)를 입력받는 경우, 제1 디지털 출력신호(DOUT_ODD)를 하나의 출력단을 통해 제2 디지털 출력신호(DOUT_EVEN)로 전환시켜 출력할 수 있다. 또한, 제2 멀티플렉서(324)는 제2 플립플롭(323)으로부터 제2 비트 선택 신호(SEL_BIT_EVEN)를 입력받지 못한 경우, 제2 판정 차동 신호(COMP_OUT_EVEN)를 제2 디지털 출력신호(DOUT_EVEN)로 출력할 수 있다.Specifically, the second multiplexer 324 may receive the second determination differential signal COMP_OUT_EVEN and the first digital output signal DOUT_ODD through two input terminals (+, -). In this case, when the second multiplexer 324 receives the second bit selection signal SEL_BIT_EVEN from the second flip-flop 323 , the second multiplexer 324 outputs the first digital output signal DOUT_ODD through one output terminal as a second digital output terminal. It can be output by converting it to a signal (DOUT_EVEN). Also, when the second multiplexer 324 does not receive the second bit selection signal SEL_BIT_EVEN from the second flip-flop 323 , the second multiplexer 324 converts the second determination differential signal COMP_OUT_EVEN to the second digital output signal D OUT_EVEN . can be printed out.

즉, 제1 및 제2 멀티플렉서(314, 324) 각각은 두개의 입력단(+, -)과 하나의 출력단을 포함하고, 클럭(CK)의 상승 엣지에 따라 출력하는 2:1 멀티플렉서일 수 있다. 예를 들면, 제1 및 제2 멀티플렉서(314, 324) 각각은 도 5에 도시된 바와 같이, TSPC D Flip-Flop으로부터 변형된 상승 엣지 트리거 2:1 멀티플렉서일 수 있다. That is, each of the first and second multiplexers 314 and 324 may be a 2:1 multiplexer that includes two input terminals (+, -) and one output terminal and outputs according to the rising edge of the clock CK. For example, each of the first and second multiplexers 314 and 324 may be a rising edge trigger 2:1 multiplexer modified from TSPC D Flip-Flop, as shown in FIG. 5 .

도 6은 본 출원의 다른 실시예에 따른 싱글 엔디드 수신기(11)에 대한 블록도이다. 6 is a block diagram of a single-ended receiver 11 according to another embodiment of the present application.

도 6을 참조하면, 싱글 엔디드 수신기(11)는 표본 및 보존회로(100), 한쌍의 비교기(210, 220), 한쌍의 디코더(310, 320), 판정 궤환 등화부(400) 및 합산기(500)를 포함할 수 있다. 이하, 도 1 내지 도 5에서도 설명된 동일한 부재번호의 표본 및 보존회로(100), 한쌍의 비교기(210, 220), 한쌍의 디코더(310, 320)에 대한 중복된 설명은 생략될 것이다. 6, the single-ended receiver 11 includes a sampling and preservation circuit 100, a pair of comparators 210 and 220, a pair of decoders 310 and 320, a decision feedback equalizer 400, and a summer ( 500) may be included. Hereinafter, redundant descriptions of the sample and preservation circuit 100, the pair of comparators 210 and 220, and the pair of decoders 310 and 320 of the same reference numbers described in FIGS. 1 to 5 will be omitted.

먼저, 판정 궤환 등화부(400)는 입력데이터(Dn)와 비교데이터(Dn-1) 간의 동일 여부에 기초하여, 채널 감쇄에 의한 부호 간 간섭(inter symbol interference, ISI) 성분의 제거 및 보상을 위한 판정 궤환 동작을 수행할 수 있다. First, the determination feedback equalizer 400 is based on whether the input data (D n ) and the comparison data (D n-1 ) are identical to each other, the inter-symbol interference (ISI) component by channel attenuation is removed and A decision feedback operation for compensation may be performed.

이때, 합산기(500)는 판정 궤환 등화부(400)의 판정 궤환 동작을 통해 피드백받는 판정 궤환 가중치(DFE_WEIGHT)를 수신 신호(RX)에 합산할 수 있다. In this case, the summer 500 may add the decision feedback weight DFE_WEIGHT fed back through the decision feedback operation of the decision feedback equalizer 400 to the received signal RX.

실시예에 따른 판정 궤환 등화부(400)는 판정 궤환 가중치(DFE_WEIGHT)가 합산기(500)에 피드백되지 않는 특정 UI 구간에서, 판정 궤환 동작을 정상적으로 수행할 수 있다. The decision feedback equalizer 400 according to the embodiment may normally perform a decision feedback operation in a specific UI section in which the decision feedback weight DFE_WEIGHT is not fed back to the summer 500 .

이하, 도 7 내지 도 9를 참조하여, 판정 궤환 등화부(400)에 대해 보다 구체적으로 설명될 것이다. Hereinafter, the decision feedback equalizer 400 will be described in more detail with reference to FIGS. 7 to 9 .

도 7은 도 6의 판정 궤환 등화부(400)를 구체적으로 보여주는 도이고, 도 8은 도 7의 판정 궤환 등화부(400)에 대한 동작 타이밍을 설명하기 위한 도이다. FIG. 7 is a diagram specifically illustrating the decision feedback equalizer 400 of FIG. 6 , and FIG. 8 is a diagram for explaining an operation timing of the decision feedback equalizer 400 of FIG. 7 .

도 6 내지 도 8을 참조하면, 판정 궤환 등화부(400)는 래치신호 생성회로(410), 래치 회로(420), 보상회로(430) 및 합산기 트랜지스터(440)를 포함할 수 있다. 6 to 8 , the decision feedback equalizer 400 may include a latch signal generating circuit 410 , a latch circuit 420 , a compensation circuit 430 , and a summer transistor 440 .

먼저, 래치신호 생성회로(410)는 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN)에 기초하여, 수신 신호(RX)를 풀-레이트 데이터로 복원하기 위한 래치 신호(LATCH)를 생성할 수 있다. First, the latch signal generating circuit 410 may generate a latch signal LATCH for restoring the received signal RX to full-rate data based on the first and second determination differential signals COMP_OUT_ODD and COMP_OUT_EVEN. have.

여기서, 래치 신호(LATCH)는 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN)에 대한 한쌍의 비교기(210, 220)의 출력 차단 여부를 나타내므로, 입력데이터(Dn)와 비교데이터(Dn-1) 간의 동일 여부를 나타낼 수 있다. Here, the latch signal LATCH indicates whether the output of the pair of comparators 210 and 220 for the first and second determination differential signals COMP_OUT_ODD and COMP_OUT_EVEN is blocked, so that the input data D n and the comparison data D n-1 ) can indicate whether they are the same.

구체적으로, 래치신호 생성회로(410)는 제1 판정 차동 신호(COMP_OUT_ODD)의 제1 판정 신호(ODD_HIGH)와 제2 판정 차동 신호(COMP_OUT_EVEN)의 제1 판정 신호(EVEN_HIGH)를 지연시킬 수 있다. 이때, 래치신호 생성회로(410)는 제1 판정 차동 신호(COMP_OUT_ODD)의 제2 판정 신호(ODD_LOW)와 제2 판정 차동 신호(COMP_OUT_EVEN)의 제2 판정 신호(EVEN_LOW)를 반전 지연시킬 수 있다. 그런 다음, 래치신호 생성회로(410)는 지연된 신호 및 반전 지연된 신호에 기초하여, 래치 신호(LATCH)를 생성할 수 있다. Specifically, the latch signal generating circuit 410 may delay the first determination signal ODD_HIGH of the first determination differential signal COMP_OUT_ODD and the first determination signal EVEN_HIGH of the second determination differential signal COMP_OUT_EVEN. In this case, the latch signal generating circuit 410 may invert and delay the second determination signal ODD_LOW of the first determination differential signal COMP_OUT_ODD and the second determination signal EVEN_LOW of the second determination differential signal COMP_OUT_EVEN. Then, the latch signal generating circuit 410 may generate the latch signal LATCH based on the delayed signal and the inverted delayed signal.

예를 들면, 도 8에 도시된 바와 같이, 래치 신호(LATCH)가 HIGH 레벨인 T2~T3 구간, T7~T9 구간 및 T10~T15 구간에서, 입력데이터(Dn)와 비교데이터(Dn-1)는 서로 동일한 레벨일 수 있다. 또한, 도 8에 도시된 바와 같이, 래치 신호(LATCH)가 LOW 레벨인 T1~T2 구간, T3~T7 구간 및 T9~T10 구간에서, 입력데이터(Dn)와 비교데이터(Dn-1)는 서로 다른 레벨일 수 있다. For example, as shown in FIG. 8 , in the section T2 to T3, the section T7 to T9, and the section T10 to T15 in which the latch signal LATCH is at the HIGH level, the input data D n and the comparison data D n- 1 ) may be at the same level as each other. In addition, as shown in FIG. 8 , in the section T1 to T2, the section T3 to T7, and the section T9 to T10 in which the latch signal LATCH is at a LOW level, the input data D n and the comparison data D n-1 ) may be at different levels.

다음으로, 래치 회로(420)는 래치 신호(LATCH)에 기초하여, 게이트 스위칭 신호(SUM_0N_GATE)를 출력할 수 있다. 여기서, 게이트 스위칭 신호(SUM_0N_GATE)는 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN)에 대한 풀-레이트 데이터일 수 있다. Next, the latch circuit 420 may output the gate switching signal SUM_ON_GATE based on the latch signal LATCH. Here, the gate switching signal SUM_ON_GATE may be full-rate data for the first and second determination differential signals COMP_OUT_ODD and COMP_OUT_EVEN.

구체적으로, 래치 신호(LATCH)의 레벨 상태가 LOW인 경우, 래치 회로(420)는 게이트 스위칭 신호(SUM_0N_GATE)를 출력할 수 있다. 예를 들면, 도 8에 도시된 바와 같이, 래치 회로(420)는 T1~T2 구간, T3~T7 구간 및 T9~T10 구간에, 게이트 스위칭 신호(SUM_0N_GATE)를 출력할 수 있다. Specifically, when the level state of the latch signal LATCH is LOW, the latch circuit 420 may output the gate switching signal SUM_0N_GATE. For example, as shown in FIG. 8 , the latch circuit 420 may output the gate switching signal SUM_0N_GATE in a section T1 to T2, a section T3 to T7, and a section T9 to T10.

또한, 래치 신호(LATCH)가 HIGH 레벨인 경우, 래치 회로(420)는 게이트 스위칭 신호(SUM_0N_GATE)를 출력하지 않을 수 있다. 예를 들면, 도 8에 도시된 바와 같이, 래치 회로(420)는 T2~T3 구간, T7~T9 구간 및 T10~T15 구간에, 게이트 스위칭 신호(SUM_0N_GATE)를 출력하지 않을 수 있다. Also, when the latch signal LATCH is at the HIGH level, the latch circuit 420 may not output the gate switching signal SUM_ON_GATE. For example, as shown in FIG. 8 , the latch circuit 420 may not output the gate switching signal SUM_0N_GATE in the sections T2 to T3, T7 to T9, and T10 to T15.

이러한 래치 회로(420)는 제1 인버터(421)와 제2 인버터(422)를 포함할 수 있다. The latch circuit 420 may include a first inverter 421 and a second inverter 422 .

구체적으로, 제1 인버터(421)는 래치 신호(LATCH)를 반전시킬 수 있다. Specifically, the first inverter 421 may invert the latch signal LATCH.

또한, 제2 인버터(422)는 제1 인버터(421)를 통해 반전된 래치 신호(LATCH)를 제1 인버터(421)의 입력으로 피드백 반전 시킬 수 있다. Also, the second inverter 422 may feedback-invert the latch signal LATCH inverted through the first inverter 421 as an input of the first inverter 421 .

이때, 제1 인버터(421)와 제2 인버터(422)는 래치 Fighting에 따른 1UI의 피드백 지연 시간을 감소시키기 위하여, 서로 다른 크기로 형성될 수 있다. 예를 들면, 제1 인버터(421)는 제2 인버터(422)보다 큰 크기로 형성될 수 있다. In this case, the first inverter 421 and the second inverter 422 may be formed to have different sizes in order to reduce the feedback delay time of 1UI due to latch fighting. For example, the first inverter 421 may be formed to have a size larger than that of the second inverter 422 .

다음으로, 보상 회로(430)는 수신 신호(RX)를 보상하기 위한 판정 궤환 가중치(DFE_WEIGHT)를 제공할 수 있다. Next, the compensation circuit 430 may provide a decision feedback weight DFE_WEIGHT for compensating the received signal RX.

다음으로, 합산기 트랜지스터(440)는 래치 회로(420)를 통해 게이트측으로 출력받는 게이트 스위칭 신호(SUM_0N_GATE)에 기초하여, 판정 궤환 가중치(DFE_WEIGHT)를 채널에 연결된 합산기(500)로 피드백시킬 수 있다. Next, the summer transistor 440 may feed back the decision feedback weight DFE_WEIGHT to the summer 500 connected to the channel based on the gate switching signal SUM_ON_GATE output to the gate side through the latch circuit 420. have.

도 9는 도 1의 싱글 엔디드 수신기(10)에 대한 실시 예이고, 도 10은 도 9의 싱글 엔디드 수신기(10)에 대한 동작 타이밍을 설명하기 위한 도이다. FIG. 9 is an embodiment of the single-ended receiver 10 of FIG. 1 , and FIG. 10 is a diagram for explaining an operation timing of the single-ended receiver 10 of FIG. 9 .

도 1, 도 9 및 도 10을 참조하면, 표본 및 보존회로(100)는 T0, T2, T4,...,T12 구간에, 제1 스위치(110)와 제1 커패시터(120)를 통해 비교데이터(Dn-1, ODD)를 제공할 수 있다. 또한, 표본 및 보존회로(100)는 T0, T2, T4,...,T12 구간에, 제2 스위치(130)와 제2 커패시터(140)를 통해 비교데이터(Dn-1, EVEN)를 제공할 수 있다. 1, 9 and 10, the sample and preservation circuit 100 is compared through the first switch 110 and the first capacitor 120 in the sections T0, T2, T4, ..., T12. Data D n-1, ODD may be provided. In addition, the sample and preservation circuit 100 is the period T0, T2, T4, ..., T12, through the second switch 130 and the second capacitor 140, the comparison data (D n-1, EVEN ) can provide

그런 다음, 입력데이터(Dn)와 비교데이터(Dn-1)가 서로 동일하지 않는 T2~T3 구간, T4~T5 구간, T8~T9 및 T10~T11 구간에, 제1 비교기(210)는 제1 판정 차동 신호(COMP_OUT_ODD)를 출력할 수 있다. Then, in the period T2 to T3, T4 to T5, T8 to T9 and T10 to T11, the first comparator 210 is A first determination differential signal COMP_OUT_ODD may be output.

한편, 입력데이터(Dn)와 비교데이터(Dn-1)가 서로 동일한 T6~T7 및 T12~T13 구간에, 제1 비교기(210)는 제1 판정 차동 신호(COMP_OUT_ODD)를 출력하지 않을 수 있다. On the other hand, in the sections T6 to T7 and T12 to T13 in which the input data D n and the comparison data D n-1 are identical to each other, the first comparator 210 may not output the first determination differential signal COMP_OUT_ODD. have.

이러한 제1 판정 차동 신호(COMP_OUT_ODD)는 T2~T3 구간, TT8~T9 및 T10~T11 구간에서, LOW 상태이고, T4~T5 구간에서 HIGH 상태일 수 있다. The first determination differential signal COMP_OUT_ODD may be in a LOW state in the sections T2 to T3, TT8 to T9, and T10 to T11, and may be in a HIGH state in the sections T4 to T5.

또한, 입력데이터(Dn)와 비교데이터(Dn-1)가 서로 동일하지 않는 T1~T2 구간, T3~T4 구간 T7~T8 구간 및 T9~T10 구간에, 제2 비교기(220)는 제2 판정 차동 신호(COMP_OUT_EVEN)를 출력할 수 있다. In addition, in the T1 to T2 section, T3 to T4 section, T7 to T8 section, and T9 to T10 section, in which the input data D n and the comparison data D n-1 are not identical to each other, the second comparator 220 is A two-judgment differential signal (COMP_OUT_EVEN) can be output.

이러한 제2 판정 차동 신호(COMP_OUT_EVEN)는 T7~T8 구간에서, LOW 상태이고, T1~T2 구간, T3~T4 구간 및 T9~T10 구간에서 HIGH 상태일 수 있다. The second determination differential signal COMP_OUT_EVEN may be in a LOW state in the period T7 to T8, and may be in a HIGH state in the period T1 to T2, T3 to T4, and T9 to T10.

한편, 입력데이터(Dn)와 비교데이터(Dn-1)가 서로 동일한 서로 동일한 T5~T6, T11~T12 및 T13~T14 구간에, 제2 비교기(220)는 제2 판정 차동 신호(COMP_OUT_EVEN)를 출력하지 않을 수 있다. On the other hand, in the sections T5 to T6, T11 to T12, and T13 to T14 in which the input data D n and the comparison data D n-1 are identical to each other, the second comparator 220 generates a second determination differential signal COMP_OUT_EVEN ) may not be output.

그런 다음, 제1 SR 래치(311)는 T4 내지 T8 구간 동안, 제1 비교기(210)를 통해 출력받는 제1 판정 차동 신호(COMP_OUT_ODD)를 제1 멀티플렉서(314)에 출력할 수 있다. Then, the first SR latch 311 may output the first determination differential signal COMP_OUT_ODD output through the first comparator 210 to the first multiplexer 314 during a period T4 to T8 .

이때, 제2 SR 래치(321)는 T1 내지 T6 구간과 T8 내지 T13 구간 동안, 제2 비교기(220)를 통해 출력받는 제2 판정 차동 신호(COMP_OUT_EVEN)를 제2 멀티플렉서(324)에 출력할 수 있다. At this time, the second SR latch 321 may output the second determination differential signal COMP_OUT_EVEN output through the second comparator 220 to the second multiplexer 324 during the periods T1 to T6 and T8 to T13. have.

그런 다음, 제1 멀티플렉서(314)는 T5, T7, 및 T9 시간에, 제1 SR 래치(311)로부터 출력받는 제1 판정 차동 신호(COMP_OUT_ODD)를 제1 디지털 출력신호(예컨대, DOUT_ODD)로 출력할 수 있다. Then, the first multiplexer 314 converts the first determination differential signal COMP_OUT_ODD output from the first SR latch 311 to a first digital output signal (eg, DO UT_ODD ) at times T5, T7, and T9. can be printed out.

또한, 제2 멀티플렉서(324)는 T2, T4 및 T8 시간에, 제2 SR 래치(321)로부터 출력받는 제1 판정 차동 신호(COMP_OUT_ODD)를 제2 디지털 출력신호(예컨대, DOUT_EVEN)로 출력할 수 있다. In addition, the second multiplexer 324 outputs the first determination differential signal COMP_OUT_ODD output from the second SR latch 321 as a second digital output signal (eg, DO UT_EVEN ) at times T2, T4, and T8. can

실시예에 따라, 제2 멀티플렉서(324)는 T6 및 T12 시간에, 제2 비트 선택 신호(SEL_BIT_EVEN)에 응답하여, 제1 디지털 출력신호(예컨대, DOUT_ODD)를 제2 디지털 출력신호(예컨대, DOUT_EVEN)로 전환하여 출력시킬 수 있다. According to an embodiment, the second multiplexer 324 converts the first digital output signal (eg, DO UT_ODD ) to the second digital output signal (eg, in response to the second bit selection signal SEL_BIT_EVEN) at times T6 and T12 . DO UT_EVEN ) can be converted to output.

도 11은 도 1의 싱글 엔디드 수신기(10)의 동작 프로세스이다.11 is an operation process of the single-ended receiver 10 of FIG. 1 .

도 1 내지 도 5 및 도 11을 참조하면, 먼저, S110 단계에서, 표본 및 보존회로(100)는 수신 신호(RX)를 클럭에 따라 하프-레이트로 변환하여, 클럭 위상별 제1 및 제2 비교데이터(Dn-1_EVEN, Dn-1_ODD)를 제공할 수 있다. 1 to 5 and 11 , first, in step S110 , the sampling and preserving circuit 100 converts the received signal RX to a half-rate according to the clock, first and second for each clock phase. The comparison data D n-1 _EVEN and D n-1 _ODD may be provided.

이때, S120 단계에서, 한쌍의 비교기(210, 220)는 입력데이터(Dn)와 제1 및 제2 비교데이터(Dn-1_EVEN, Dn-1_ODD)를 각각 비교하고, 각 비교 결과에 기초하여 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN)를 출력할 수 있다.In this case, in step S120 , the pair of comparators 210 and 220 compare the input data D n with the first and second comparison data D n-1 _EVEN and D n-1 _ODD, respectively, and each comparison result Based on , the first and second determination differential signals COMP_OUT_ODD and COMP_OUT_EVEN may be output.

실시예에 따라, S120 단계에서, 한쌍의 비교기(210, 220)는 제1 및 제2 비교데이터(Dn-1)와 입력데이터(Dn) 간의 레벨 차이에 기초하여, 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN)에 대한 출력 차단 여부를 결정할 수 있다. According to an exemplary embodiment, in step S120 , the pair of comparators 210 and 220 may perform the first and second comparisons based on the level difference between the first and second comparison data D n-1 and the input data D n . It is possible to determine whether to block the output for the determination differential signals COMP_OUT_ODD and COMP_OUT_EVEN.

그런 다음, S130 단계에서, 한쌍의 디코더(310, 320)는 제1 및 제2 판정 차동 신호(COMP_OUT_ODD, COMP_OUT_EVEN)에 기초하여, 반대 위상의 디지털 출력신호(예컨대, DOUT_ODD)를 현재 위상의 디지털 출력신호(예컨대, DOUT_EVEN)로 교차 전환시켜 출력할 수 있다. Then, in step S130 , the pair of decoders 310 and 320 converts the digital output signal of the opposite phase (eg, DO UT_ODD ) to the digital output signal of the current phase based on the first and second determination differential signals COMP_OUT_ODD and COMP_OUT_EVEN An output signal (eg, DO UT_EVEN ) may be cross-converted and output.

그런 다음, S130 단계 이후에, 판정 궤환 등화기(400)는 제1 및 제2 비교데이터(Dn-1_EVEN, Dn-1_ODD) 중 어느 하나와 입력데이터(Dn) 간의 동일 여부에 기초하여, 판정 궤환 동작을 수행할 수 있다. 이때, 합산기(500)는 상기 판정 궤환 동작에 따라 판정 궤환 등화기(400)로부터 피드백받는 판정 궤환 가중치를 상기 수신 신호(RX)에 합산할 수 있다. Then, after step S130, the decision feedback equalizer 400 determines whether any one of the first and second comparison data D n-1 _EVEN, D n-1 _ODD and the input data D n are the same. Based on this, a decision feedback operation may be performed. In this case, the summer 500 may add the decision feedback weight fed back from the decision feedback equalizer 400 to the received signal RX according to the decision feedback operation.

실시예에 따라, 판정 궤환 등화기(400)는 상기 판정 궤환 가중치가 합산기(500)에 피드백되지 않는 특정 UI에서, 상기 판정 궤환 동작을 정상적으로 수행할 수 있다. According to an embodiment, the decision feedback equalizer 400 may normally perform the decision feedback operation in a specific UI in which the decision feedback weight is not fed back to the summer 500 .

도 12는 도 4의 제1 디코더(310)에 대한 동작 프로세스이다. FIG. 12 is an operation process for the first decoder 310 of FIG. 4 .

도 4, 도 11 및 도 12를 참조하면, S210 단계에서, 제1 SR 래치(311)는 제1 판정 차동 신호(COMP_OUT_ODD)를 입력받아 저장할 수 있다. 4, 11 and 12 , in step S210 , the first SR latch 311 may receive and store the first determination differential signal COMP_OUT_ODD.

그런 다음, S220 단계에서, 제1 낸드 게이트(312)는 제1 판정 차동 신호(COMP_OUT_ODD)에 기초하여, 하이 신호와 로우 신호 중 어느 하나를 출력할 수 있다. Then, in operation S220 , the first NAND gate 312 may output either a high signal or a low signal based on the first determination differential signal COMP_OUT_ODD.

이때, S230 단계에서, 제1 플립플롭(313)은 제1 낸드 게이트(312)를 통해 출력받는 로우 신호에 기초하여, 제1 비트 선택 신호(SEL_BIT_ODD)를 생성할 수 있다. In this case, in step S230 , the first flip-flop 313 may generate the first bit selection signal SEL_BIT_ODD based on the row signal output through the first NAND gate 312 .

이후, S240 단계에서, 제1 멀티플렉서(314)는 제1 비트 선택 신호(SEL_BIT_ODD)에 기초하여, 반대 위상의 제2 디지털 출력신호(DOUT_EVEN)를 현재 위상의 제1 디지털 출력신호(DOUT_ODD)로 교차 전환시켜 출력할 수 있다.Thereafter, in step S240 , the first multiplexer 314 converts the second digital output signal DOUT_EVEN of the opposite phase to the first digital output signal DOUT_ODD of the current phase based on the first bit selection signal SEL_BIT_ODD. It can be output by cross-converting to .

도 13은 도 4의 제2 디코더(320)에 대한 동작 프로세스이다. FIG. 13 is an operation process for the second decoder 320 of FIG. 4 .

도 4, 도 11 및 도 13을 참조하면, S310 단계에서, 제2 SR 래치(321)는 제2 비교기(220)로부터 제2 판정 차동 신호(COMP_OUT_EVEN)를 입력받아 저장할 수 있다. 4, 11 and 13 , in step S310 , the second SR latch 321 may receive and store the second determination differential signal COMP_OUT_EVEN from the second comparator 220 .

그런 다음, S320 단계에서, 제2 낸드 게이트(322)는 제2 판정 차동 신호(COMP_OUT_EVEN)에 기초하여, 하이 신호와 로우 신호 중 어느 하나를 출력할 수 있다. Then, in operation S320 , the second NAND gate 322 may output either a high signal or a low signal based on the second determination differential signal COMP_OUT_EVEN.

이때, S330 단계에서, 제2 플립플롭(323)은 제2 낸드 게이트(322)를 통해 출력받는 로우 신호에 기초하여, 제2 비트 선택 신호(SEL_BIT_EVEN)를 생성할 수 있다. In this case, in step S330 , the second flip-flop 323 may generate the second bit selection signal SEL_BIT_EVEN based on the row signal output through the second NAND gate 322 .

이후, S340 단계에서, 제2 멀티플렉서(324)는 제2 비트 선택 신호(SEL_BIT_EVEN)에 기초하여, 반대 위상의 제1 디지털 출력신호(DOUT_ODD)를 현재 위상의 제2 디지털 출력신호(DOUT_EVEN)로 교차 전환시켜 출력할 수 있다. Thereafter, in step S340 , the second multiplexer 324 converts the first digital output signal D OUT_ODD of the opposite phase to the second digital output signal D OUT_EVEN of the current phase based on the second bit selection signal SEL_BIT_EVEN It can be output by cross-converting to .

본 출원은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 출원의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present application has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those of ordinary skill in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the true technical protection scope of the present application should be determined by the technical spirit of the appended claims.

10, 11: 싱글 엔디드 수신기
100: 표본 및 보존 회로
210: 제1 비교기
220: 제2 비교기
310: 제1 디코더
320: 제2 디코더
400: 판정 궤환 등화기
500: 합산기10, 11: single ended receiver
100: sample and preservation circuit
210: first comparator
220: second comparator
310: first decoder
320: second decoder
400: judgment feedback equalizer
500: totalizer

Claims (20)

수신 신호를 클럭에 따라 하프-레이트로 변환하여, 클럭 위상별 제1 및 제2 비교데이터를 제공하는 표본 및 보존회로;
상기 수신 신호의 입력데이터와 상기 제1 및 제2 비교데이터를 각각 비교하고, 각 비교 결과에 기초하여 제1 및 제2 판정 차동 신호를 출력하는 한쌍의 제1 및 제2 비교기; 및
상기 제1 및 제2 판정 차동 신호에 기초하여, 반대 위상의 디지털 출력신호를 현재 위상의 디지털 출력신호로 전환하여 출력하는 한쌍의 제1 및 제2 디코더를 포함하고,
상기 한쌍의 제1 및 제2 비교기는 상기 제1 및 제2 비교데이터와 상기 입력데이터에 기초하여, 상기 제1 및 제2 판정 차동 신호에 대한 출력 차단 여부를 결정하는, 싱글 엔디드 수신기. a sample and preservation circuit that converts a received signal into a half-rate according to a clock and provides first and second comparison data for each clock phase;
a pair of first and second comparators for comparing the input data of the received signal with the first and second comparison data, respectively, and outputting first and second determination differential signals based on the respective comparison results; and
a pair of first and second decoders for converting and outputting a digital output signal of an opposite phase to a digital output signal of a current phase based on the first and second determination differential signals;
and the pair of first and second comparators determine whether to block output of the first and second determination differential signals based on the first and second comparison data and the input data. 삭제delete 제1항에 있어서,
상기 제1 비교기는 상기 제1 비교데이터와 상기 입력데이터가 서로 동일한 레벨인 경우, 상기 제1 판정 차동 신호를 출력하지 않는, 싱글 엔디드 수신기. According to claim 1,
and the first comparator does not output the first determination differential signal when the first comparison data and the input data are at the same level. 제1항에 있어서,
상기 제2 비교기는 상기 제2 비교데이터와 상기 입력데이터가 서로 동일한 레벨인 경우, 상기 제2 판정 차동 신호를 출력하지 않는, 싱글 엔디드 수신기. According to claim 1,
and the second comparator does not output the second determination differential signal when the second comparison data and the input data are at the same level. 제1항에 있어서,
상기 표본 및 보존회로는 상기 제1 비교데이터를 생성하기 위한 제1 스위치;
상기 제1 비교데이터를 제공하기 위한 제1 커패시터;
상기 제2 비교데이터를 생성하기 위한 제2 스위치; 및
상기 제2 비교데이터를 제공하기 위한 제2 커패시터를 포함하는, 싱글 엔디드 수신기. According to claim 1,
The sample and preserve circuitry may include: a first switch for generating the first comparison data;
a first capacitor for providing the first comparison data;
a second switch for generating the second comparison data; and
and a second capacitor for providing the second comparison data. 제1항에 있어서,
상기 제1 비교기는 홀수 클럭을 게이트 측으로 입력받는 제1 내지 제3 클럭 트랜지스터;
상기 입력데이터를 게이트 측으로 입력받는 제1 입력 트랜지스터;
상기 제1 비교데이터를 게이트 측으로 입력받는 제2 입력 트랜지스터; 및
상기 입력데이터를 게이트 측으로 입력받아 상기 제1 판정 차동 신호를 단락시키는 출력단락 트랜지스터를 포함하는, 싱글 엔디드 수신기. According to claim 1,
The first comparator may include first to third clock transistors receiving odd clocks to the gate side;
a first input transistor receiving the input data to a gate side;
a second input transistor receiving the first comparison data to a gate side; and
and an output shorting transistor configured to receive the input data to a gate side and short-circuit the first determination differential signal. 제1항에 있어서,
상기 제2 비교기는 짝수 클럭을 게이트 측으로 입력받는 제1 내지 제3 클럭 트랜지스터;
상기 입력데이터를 게이트 측으로 입력받는 제1 입력 트랜지스터;
상기 제2 비교데이터를 게이트 측으로 입력받는 제2 입력 트랜지스터; 및
상기 입력데이터를 게이트 측으로 입력받아 상기 제2 판정 차동 신호를 단락시키는 출력단락 트랜지스터를 포함하는, 싱글 엔디드 수신기. According to claim 1,
The second comparator may include first to third clock transistors receiving even-numbered clocks to the gate side;
a first input transistor receiving the input data to a gate side;
a second input transistor receiving the second comparison data to a gate side; and
and an output shorting transistor configured to receive the input data to a gate side and short-circuit the second determination differential signal. 제6항 및 제7항 중 어느 한 항에 있어서,
상기 제1 및 제2 클럭 트랜지스터는 PMOS 트랜지스터이고, 상기 제3 클럭 트랜지스터, 상기 제1 및 제2 입력 트랜지스터 및 상기 출력단락 트랜지스터는 NMOS 트랜지스터인, 싱글 엔디드 수신기. 8. The method of any one of claims 6 and 7,
wherein the first and second clock transistors are PMOS transistors, and the third clock transistors, the first and second input transistors and the output short-circuit transistors are NMOS transistors. 제1항에 있어서,
상기 제1 디코더는 상기 제1 판정 차동 신호를 입력받아 저장하는 제1 SR 래치;
상기 제1 판정 차동 신호에 기초하여, 하이 신호와 로우 신호 중 어느 하나를 출력하는 제1 낸드 게이트;
상기 제1 낸드 게이트를 통해 출력받는 상기 로우 신호에 기초하여, 제1 비트 선택 신호를 생성하는 제1 플립플롭; 및
상기 제1 비트 선택 신호에 응답하여, 제2 디지털 출력신호를 제1 디지털 출력신호로 교차 전환시켜 출력하는 제1 멀티플렉서를 포함하는, 싱글 엔디드 수신기. According to claim 1,
The first decoder may include: a first SR latch for receiving and storing the first determination differential signal;
a first NAND gate configured to output either a high signal or a low signal based on the first determination differential signal;
a first flip-flop for generating a first bit selection signal based on the low signal output through the first NAND gate; and
and a first multiplexer for cross-converting and outputting a second digital output signal to a first digital output signal in response to the first bit selection signal. 제9항에 있어서,
상기 제1 멀티플렉서는 TSPC D Flip-Flop으로부터 변형된 상승 엣지 트리거 2:1 멀티플렉서인, 싱글 엔디드 수신기. 10. The method of claim 9,
wherein the first multiplexer is a rising edge trigger 2:1 multiplexer modified from TSPC D Flip-Flop. 제9항에 있어서,
상기 제2 디코더는 상기 제1 판정 차동 신호를 입력받아 저장하는 제2 SR 래치;
상기 제2 판정 차동 신호에 기초하여, 하이 신호와 로우 신호 중 어느 하나를 출력하는 제2 낸드 게이트;
상기 제2 낸드 게이트를 통해 출력받는 상기 로우 신호에 기초하여, 제2 비트 선택 신호를 생성하는 제2 플립플롭; 및
상기 제2 비트 선택 신호에 응답하여, 상기 제1 디지털 출력신호를 상기 제2 디지털 출력신호로 교차 전환시켜 출력하는 제2 멀티플렉서를 포함하는, 싱글 엔디드 수신기. 10. The method of claim 9,
The second decoder may include: a second SR latch for receiving and storing the first determination differential signal;
a second NAND gate outputting either a high signal or a low signal based on the second determination differential signal;
a second flip-flop for generating a second bit selection signal based on the low signal output through the second NAND gate; and
and a second multiplexer for cross-converting the first digital output signal to the second digital output signal in response to the second bit selection signal and outputting the output signal. 제11항에 있어서,
상기 제2 멀티플렉서는 TSPC D Flip-Flop으로부터 변형된 상승 엣지 트리거 2:1 멀티플렉서인, 싱글 엔디드 수신기. 12. The method of claim 11,
wherein the second multiplexer is a rising edge trigger 2:1 multiplexer modified from TSPC D Flip-Flop. 제1항에 있어서,
상기 입력데이터와 상기 제1 및 제2 비교데이터 중 어느 하나 간의 동일 여부에 기초하여, 판정 궤환 동작을 수행하는 판정 궤환 등화기; 및
상기 수신 신호를 보상하기 위한 판정 궤환 가중치를 상기 판정 궤환 등화기로부터 피드백받고, 상기 수신 신호에 합산하는 합산기를 더 포함하는, 싱글 엔디드 수신기. According to claim 1,
a decision feedback equalizer that performs a decision feedback operation based on whether the input data is identical to any one of the first and second comparison data; and
and a summer for receiving a decision feedback weight for compensating for the received signal fed back from the decision feedback equalizer and adding the weight to the received signal. 제13항에 있어서,
상기 판정 궤환 등화기는 상기 제1 및 제2 판정 차동 신호에 기초하여, 상기 한쌍의 제1 및 제2 비교기에 대한 출력 차단 여부를 나타내는 래치 신호를 생성하는 래치신호 생성회로;
상기 래치 신호에 기초하여, 게이트 스위칭 신호를 출력하는 래치 회로;
상기 판정 궤환 가중치를 제공하는 보상 회로; 및
상기 게이트 스위칭 신호에 기초하여, 상기 판정 궤환 가중치를 상기 합산기에 피드백시키는 합산기 트랜지스터를 포함하는, 싱글 엔디드 수신기. 14. The method of claim 13,
The decision feedback equalizer includes: a latch signal generation circuit for generating a latch signal indicating whether outputs of the pair of first and second comparators are blocked, based on the first and second decision differential signals;
a latch circuit for outputting a gate switching signal based on the latch signal;
a compensation circuit for providing the decision feedback weight; and
a summer transistor for feeding back the decision feedback weight to the summer based on the gate switching signal. 제14항에 있어서,
상기 래치 회로는 상기 래치 신호를 반전시키는 제1 인버터; 및
상기 제1 인버터의 출력을 입력으로 피드백 반전시키는 제2 인버터를 포함하고,
상기 제1 및 제2 인버터는 서로 다른 크기로 형성되는, 싱글 엔디드 수신기. 15. The method of claim 14,
The latch circuit may include: a first inverter for inverting the latch signal; and
and a second inverter that feedback-inverts the output of the first inverter as an input,
The first and second inverters are formed in different sizes, single-ended receiver. 싱글 엔디드 수신기의 동작 방법으로서,
표본 및 보존회로가 수신 신호를 클럭에 따라 하프-레이트로 변환하여 클럭 위상별 제1 및 제2 비교데이터를 제공하는 단계;
한쌍의 제1 및 제2 비교기가 상기 수신 신호의 입력데이터와 상기 제1 및 제2 비교데이터를 비교하고, 각 비교 결과에 기초하여 제1 및 제2 판정 차동 신호를 출력하는 단계; 및
한쌍의 제1 및 제2 디코더가 상기 제1 및 제2 판정 차동 신호에 기초하여, 반대 위상의 디지털 출력신호를 현재 위상의 디지털 출력신호로 교차 전환시켜 출력하는 단계를 포함하고,
상기 제1 및 제2 판정 차동 신호를 출력하는 단계는 상기 한쌍의 제1 및 제2 비교기가 상기 제1 및 제2 비교데이터와 상기 입력데이터 간의 레벨 차이에 기초하여, 상기 제1 및 제2 판정 차동 신호에 대한 출력 차단 여부를 결정하는 단계를 포함하는, 싱글 엔디드 수신기의 동작 방법. A method of operating a single ended receiver, comprising:
providing first and second comparison data for each clock phase by converting the received signal into a half-rate according to a clock by the sample and retention circuit;
comparing, by a pair of first and second comparators, the input data of the received signal with the first and second comparison data, and outputting first and second determination differential signals based on the comparison results; and
a step of cross-converting, by a pair of first and second decoders, a digital output signal of an opposite phase to a digital output signal of a current phase, based on the first and second determination differential signals, and outputting;
In the step of outputting the first and second determination differential signals, the pair of first and second comparators determines the first and second determinations based on a level difference between the first and second comparison data and the input data. A method of operating a single-ended receiver, comprising the step of determining whether to block an output for a differential signal. 삭제delete 제16항에 있어서,
상기 교차 전환시켜 출력하는 단계는, 제1 SR 래치가 상기 제1 판정 차동 신호를 입력받아 저장하는 단계;
제1 낸드 게이트가 상기 제1 판정 차동 신호에 기초하여, 하이 신호와 로우 신호 중 어느 하나를 출력하는 단계;
제1 플립플롭이 상기 제1 낸드 게이트를 통해 출력받는 상기 로우 신호에 기초하여, 제1 비트 선택 신호를 생성하는 단계; 및
제1 멀티플렉서가 상기 제1 비트 선택 신호에 응답하여, 제2 디지털 출력신호를 제1 디지털 출력신호로 교차 전환시키는 단계를 포함하는, 싱글 엔디드 수신기의 동작 방법. 17. The method of claim 16,
The step of cross-switching and outputting may include: a first SR latch receiving and storing the first determination differential signal;
outputting, by a first NAND gate, either a high signal or a low signal based on the first determination differential signal;
generating, by a first flip-flop, a first bit selection signal based on the low signal output through the first NAND gate; and
and a first multiplexer cross-converting a second digital output signal to a first digital output signal in response to the first bit select signal. 제18항에 있어서,
상기 현재 위상의 디지털 출력신호로 교차 전환시키는 단계는, 제2 SR 래치가 상기 제2 판정 차동 신호를 입력받아 저장하는 단계;
제2 낸드 게이트가 상기 제2 판정 차동 신호에 기초하여, 하이 신호와 로우 신호 중 어느 하나를 출력하는 단계;
제2 플립플롭이 상기 제2 낸드 게이트를 통해 출력받는 상기 로우 신호에 기초하여, 제2 비트 선택 신호를 생성하는 단계; 및
제2 멀티플렉서가 상기 제2 비트 선택 신호에 응답하여, 상기 제1 디지털 출력신호를 상기 제2 디지털 출력신호로 교차 전환시키는 단계를 포함하는, 싱글 엔디드 수신기의 동작 방법. 19. The method of claim 18,
The step of cross-converting the digital output signal of the current phase may include: receiving and storing the second determination differential signal by a second SR latch;
outputting, by a second NAND gate, either a high signal or a low signal based on the second determination differential signal;
generating, by a second flip-flop, a second bit selection signal based on the low signal output through the second NAND gate; and
and a second multiplexer cross-converting the first digital output signal to the second digital output signal in response to the second bit select signal. 제16항에 있어서,
판정 궤환 등화기가 상기 입력데이터와 상기 제1 및 제2 비교데이터 중 어느 하나 간의 동일 여부에 기초하여, 판정 궤환 동작을 수행하는 단계; 및
합산기가 상기 판정 궤환 동작에 따라 상기 판정 궤환 등화기로부터 피드백받는 판정 궤환 가중치를 상기 수신 신호에 합산하는 단계를 포함하고,
상기 판정 궤환 등화기는 상기 판정 궤환 가중치가 상기 합산기에 피드백되지 않는 특정 UI에서, 상기 판정 궤환 동작을 정상적으로 수행할 수 있는, 싱글 엔디드 수신기의 동작 방법.









17. The method of claim 16,
performing, by a decision feedback equalizer, a decision feedback operation based on whether the input data and any one of the first and second comparison data are identical; and
adding a decision feedback weight fed back from the decision feedback equalizer to the received signal by a summer according to the decision feedback operation;
and the decision feedback equalizer can normally perform the decision feedback operation in a specific UI where the decision feedback weight is not fed back to the summer.
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