KR102395066B1 - 데이터 액세스를 위한 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 장치는 메모리 시스템에 대한 데이터 액세스를 수행하는 프로세서, 복수의 저장 매체들을 포함하는 헤테로지니어스 메모리 시스템(heterogeneous memory system) 및 상기 복수의 저장 매체들의 각각의 메모리 기술과 관련된 하나 이상의 성능 특성의 적어도 일부에 기반하여, 상기 프로세서로부터 상기 데이터 액세스를 상기 복수의 저장 매체들 중 결정된 적어도 하나의 타겟 저장 매체로 국부적으로 라우팅하는 메모리 인터커넥트(memory interconnect)를 포함하되, 상기 복수의 저장 매체들의 각각의 타입(type)은 상기 각각의 메모리 기술에 기반하고, 상기 하나 이상의 물리적 성능 특성과 관련된다.

Description

데이터 액세스를 위한 장치 및 그것의 동작 방법{APPARATUS FOR DATA ACCESS AND OPERATING METHOD THEREOF}
본 발명은 데이터 저장 장치에 관한 것으로, 좀 더 구체적으로 헤테로지니어스 메모리 시스템(heterogeneous memory system) 내의 데이터 저장 장치에 관한 것이다.
메모리 계층이란 용어는 컴퓨터 구조 설계에서 성능 문제를 논의할 때 종종 사용된다. 일반적으로, 컴퓨터 저장 장치 컨텍스트(context)에서, "메모리 계층"은 응답 시간에 의해 "계층"의 각 레벨(level)로 구별된다. 응답 시간, 복잡성 및 용량은 관련되어있기 때문에, 레벨들은 제어 기술(트랜지스터(transistor) 저장 장치, 전기적으로 수정 가능한 프로그래머블(programmable) 독출 전용 메모리, 자성 저장 장치, 및 광 저장 장치)에 의해 구별될 수 있다.
일반적으로, 컴퓨팅 장치는 메모리 계층 내에 일반적인 레벨들을 포함한다. 제1 레벨(가장 빠른 레벨)은 프로세서(processor)의 레지스터이고, 실행 유닛들(일반적으로 정적 기억 장치(static random access memory, SRAM)로 구성된)에 가까운 명령/데이터 캐시(cache)이다. 제2 레벨(다음으로 가장 빠른 레벨)은 캐시의 이전 레벨보다 더 큰 사이즈를 갖는 통합된 명령/데이터 캐시일 수 있다. 제2 레벨은 적어도 하나 이상의 CPU 및 디지털 신호 처리(Digital Signal Processing, DSP), 그래픽 처리 유닛(Graphic Processing Unit, GPU)과 같은 다른 실행 또는 프로세싱 유닛들 사이에서 공유될 수 있다.
메인 메모리 또는 시스템 메모리의 일부 또는 전체가 일반적으로 동적 램(Dynamic RAM, DRAM)으로 구성된 외부 집적 회로는 캐시로 사용될 수 있다. 메모리 계층의 다음 레벨은 이전 레벨들과 비교했을 때 매우 느릴 수 있다. 메모리 계층은 자성 메모리 또는 반도체 메모리(예를 들어, 하드 드라이브(hard drive 또는 NAND 플래시 기술)로 구성된다. 그리고, 메모리 계층은 보조 기억 장치로 알려져 있다. 다음 레벨은 가장 느리고, 일반적으로 큰 벌크(bulk) 매체(예를 들어, 광 디스크(disc), 테이프 백 업(tape back-ups))로 구성된다.
본 발명의 목적은 통합된 액세스 프로토콜을 사용하여 데이터 액세스를 수행하는 장치 및 그것의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 장치는 메모리 시스템에 대한 데이터 액세스를 수행하는 프로세서, 복수의 저장 매체들을 포함하는 헤테로지니어스 메모리 시스템(heterogeneous memory system) 및 상기 복수의 저장 매체들의 각각의 메모리 기술과 관련된 하나 이상의 성능 특성의 적어도 일부에 기반하여, 상기 프로세서로부터 상기 데이터 액세스를 상기 복수의 저장 매체들 중 결정된 적어도 하나의 타겟 저장 매체로 국부적으로 라우팅하는 메모리 인터커넥트(memory interconnect)를 포함하되, 상기 복수의 저장 매체들의 각각의 타입(type)은 상기 각각의 메모리 기술에 기반하고, 상기 하나 이상의 물리적 성능 특성과 관련된다.
실시 예로서, 상기 프로세서는 데이터를 저장하기 위하여 사용되는 저장 매체의 타입에 관계없이 통합 액세스 프로토콜을 사용한다.
실시 예로서, 상기 메모리 인터커넥트는 상기 프로세서에 의하여 사용되는 상기 통합 액세스 프로토콜로부터 상기 데이터를 저장하기 위하여 사용되는 상기 저장 매체에 의하여 사용되는 저장 매체 특정 프로토콜으로 상기 데이터 액세스를 중계한다.
실시 예로서, 상기 메모리 인터커넥트는 상기 복수의 저장 매체들의 제 1 그룹에 대한 데이터 액세스들을 수신하는 시스템 메모리 인터페이스 및 상기 복수의 저장 매체들의 제 2 그룹에 대한 데이터 액세스들을 수신하는 2차 저장 인터페이스를 포함한다.
실시 예로서, 상기 복수의 저장 매체들은 3개 이상의 상이한 저장 매체 타입들에 기반한 저장 매체들을 포함하고, 상기 타입들은 DRAM(Dynamic Random Access Memory), RRAM(Resistive Random Access Memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic Random Access Memory), NAND 플래스 메모리 및 자기 스토리지(magnetic storage)로 구성된 그룹으로부터 선택된다.
실시 예로서, 상기 메모리 인터커넥트는 저장 장치 티어들의 계층을 레이어드 캐싱 메모리 시스템(layered caching memory system)으로 구성한다.
실시 예로서, 상기 메모리 인터커넥트는 상기 레이어드 캐싱 메모리 시스템 내에서 각 저장 매체의 내용을 추적하고, 상기 데이터 액세스와 관련된 데이터를 포함하는 저장 매체를 포함하는 경우 상기 데이터 액세스와 관련된 상기 데이터를 포함하는 저장 매체를 나타내는 캐시 구성 회로(cache organizer circuit)를 포함한다.
실시 예로서, 상기 메모리 인터커넥트는 상기 데이터 액세스와 관련된 상기 데이터를 포함하는 상기 레이어드 캐싱 메모리 시스템의 가장 빠른 계층 내에 포함된 저장 매체로 상기 데이터 액세스를 라우팅한다.
실시 예로서, 상기 메모리 인터커넥트는 상기 데이터 액세스와 관련된 상기 데이터를 포함하는 상기 레이어드 캐싱 메모리 시스템의 상기 가장 빠른 계층이 휘발성 저장 매체를 포함하는 경우, 상기 레이어드 캐싱 메모리 시스템의 비휘발성 계층 내에서 상기 데이터를 미러링한다.
실시 예로서, 상기 메모리 인터커넥트는 상기 복수의 저장 매체들의 상기 각각의 타입(type)과 관련된 상기 하나 이상의 성능 특성의 적어도 일부에 기반하여, 저장 매체 티어들의 계층으로 상기 복수의 저장 매체들의 적어도 일부를 동적으로 구성하고, 상기 저장 매체 티어들의 계층은 무제한 전원 공급 장치를 통하여 작동하는 경우 속도에 우선 순위가 지정되고, 제한된 전원 공급 장치를 통하여 작동하는 경우 절전을 위하여 우선 순위가 지정된다.
본 발명의 실시 예에 따른 방법은 프로세서로부터 헤테로지니어스 메모리 시스템(heterogeneous memory system)에 대한 데이터 액세스를 수신하는 단계, 메모리 인터커넥트에 의하여, 상기 데이터 액세스를 위한 상기 헤테로지니어스 메모리 시스템의 타겟 저장 매체를 결정하는 단계 및 상기 메모리 인터커넥트에 의하여, 상기 프로세서 및 상기 타겟 저장 매체 사이의 상기 데이터 액세스의 적어도 일부를 국부적으로 라우팅하는 단계를 포함하되, 상기 헤테로지니어스 메모리 시스템은 복수의 타입들의 저장 매체들을 포함하고, 상기 저장 매체들의 상기 복수의 타입들 각각은 하나 이상의 성능 특성과 관련되고, 상기 결정하는 단계는 상기 타겟 저장 매체와 관련된 적어도 하나의 성능 특성에 기반한다.
실시 예로서, 상기 헤테로지니어스 메모리 시스템은 적어도 하나의 휘발성 저장 매체 및 적어도 하나의 비휘발성 저장 매체를 포함하고, 상기 결정하는 단계는 상기 메모리 인터커넥트가 무제한 전원 공급 장치를 통하여 작동하는 경우, 상기 타겟 저장 매체로 상기 적어도 하나의 휘발성 저장 매체를 선택하는 단계를 포함하고, 상기 메모리 인터커넥트가 무제한 전원 공급 장치와 연결되지 않은 경우, 상기 타겟 저장 매체로 상기 적어도 하나의 비휘발성 저장 매체를 선택하는 단계를 포함한다.
실시 예로서, 상기 데이터 액세스를 수신하는 단계는 상기 데이터 액세스와 관련된 데이터 범주의 표시를 수신하는 단계를 포함하고, 상기 라우팅하는 단계는 상기 데이터 범주에 기반하여 상기 저장 매체들의 상기 복수의 타입들 중 하나로 데이터를 우선적으로 라우팅하는 단계를 포함한다.
실시 예로서, 상기 데이터와 관련된 상기 데이터 범주는 상기 프로세서에 의하여 상기 데이터 액세스가 실행되는 경우, 소프트웨어 프로그램의 컴파일동안 설정된다.
실시 예로서, 상기 저장 매체들의 상기 복수의 타입들 각각에 관련된 상기 하나 이상의 성능 특성의 적어도 일부에 기반하여, 상기 저장 매체들의 상기 복수의 타입들의 적어도 부분을 레이어드 캐싱 메모리 시스템(layered caching memory system)으로 구성하는 단계를 더 포함하고, 상기 라우팅하는 단계는 상기 데이터 액세스를 상기 데이터 액세스와 관련된 데이터 조각을 포함하는 상기 레이어드 캐싱 메모리 시스템의 가장 빠른 계층 내에 포함된 저장 매체로 라우팅하는 단계를 포함한다.
실시 예로서, 상기 저장 매체들의 상기 복수의 타입들의 적어도 일부를 저장 매체 티어들의 계층들로 구성하는 단계 및 상기 헤테로지니어스 메모리 시스템에 의하여 포함된 손상된 저장 매체의 적어도 일부 장애에 응답하여, 상기 헤테로지니어스 메모리 시스템을 동적으로 재구성하는 단계를 더 포함하고, 상기 동적으로 재구성하는 단계는 상기 손상된 저장 매체의 사용을 줄이는 단계를 더 포함한다.
본 발명의 실시 예에 따른 장치는 데이터 액세스를 수신하는 프로세서 인터페이스, 헤테로지니어스 메모리 시스템(heterogeneous memory system)의 적어도 하나의 저장 매체와 통신하고, 적어도 하나의 성능 특성과 적어도 간접적으로 관련된 적어도 하나의 저장 매체 인터페이스 및 상기 적어도 하나의 저장 매체 인터페이스 중 적어도 하나와 관련된 상기 적어도 하나의 성능 특성의 적어도 일부에 기반하여, 상기 프로세서 인터페이스로부터 상기 적어도 하나의 저장 매체 인터페이스 중 하나로 상기 데이터 액세스를 국부적으로 라우팅하는 메모리 컨트롤러를 포함하되, 상기 헤테로지니어스 메모리 시스템은 복수의 타입(type)들의 저장 매체들을 포함한다.
실시 예로서, 적어도 하나의 저장 선호도(storage preference) 세트를 저장하는 메모리를 더 포함하고, 상기 적어도 하나의 저장 매체 인터페이스 및 상기 적어도 하나의 저장 선호도와 관련된 상기 적어도 하나의 성능 특성에 기반하여, 상기 메모리 컨트롤러는 상기 적어도 하나의 저장 매체 인터페이스 중 하나를 선택한다.
실시 예로서, 상기 데이터 액세스는 데이터 범주와 관련되고, 상기 적어도 하나의 저장 선호도는 상기 데이터 범주에 대한 성능 특성의 우선 순위를 지시한다.
실시 예로서, 상기 메모리 컨트롤러는 제 1 동작 상태 동안 상기 적어도 하나의 저장 선호도의 제 1 세트를 사용하고, 제 2 동작 상태 동안 상기 적어도 하나의 저장 선호도의 제 2 세트를 사용한다.
본 발명은 통합된 액세스 프로토콜을 제공함으로써, 향상된 데이터 액세스 효율을 제공한다.
도 1은 본 발명의 실시 예에 따른 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 장치를 보여주는 블록도이다.
도 3a는 본 발명의 제2 실시 예에 따른 시스템을 보여주는 블록도이다.
도 3b는 본 발명의 제3 실시 예에 따른 시스템을 보여주는 블록도이다.
도 3c는 본 발명의 제4 실시 예에 따른 시스템을 보여주는 블록도이다.
도 4는 본 발명의 제2 실시 예에 따른 장치를 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 장치의 동작 방법을 보여주는 순서도이다.
도 6은 본 발명의 실시 예에 따른 장치를 포함하는 처리 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 무선 통신 장치 및 그것의 동작 방법이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 본 발명의 상세한 설명에서 사용되는 "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하나, 추가적인 하나 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 가능하게 한다. 실시 예의 설명에 있어서, 각 층의 "위(상)/아래(하)(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 위(상)/아래(하)는 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다. 한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합 되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 잘 이해될 것이다.
도 1은 본 발명의 실시 예에 따른 시스템(100)을 보여주는 블록도이다. 도시된 실시 예에서, 기구 구성 및 다양한 메모리 및/또는 저장 장치 기술들(예를 들어, DRAM, NAND, 하드디스크)의 컴퓨팅 시스템 동작이 도시된다.
다양한 실시 예들로서, 시스템(100)은 프로세서(102), 메모리 컨트롤러(104) 및 헤테로지니어스 메모리 시스템(heterogeneous memory system)(106)을 포함할 수 있다. 다양한 실시 예들로서, 헤테로지니어스 메모리 시스템(106)은 복수의 상이한 저장 매체들(예를 들어, 저장 매체들(116, 126, 136, 146 등)을 포함할 수 있다. 이러한 일 실시 예로서, 헤테로지니어스 메모리 시스템(106)은 다양한 저장 기술들을 기반으로, 여러 다른 종류들의 저장 매체들을 포함할 수 있다. 몇몇 실시 예들로서, 기술들은 DRAM, 상 변화 RAM(Phase change RAM, PRAM), 자성 메모리(예를 들어 HDD), 저항 램(Resistive RAM, RRAM), 자기 저항 RAM(Magneto Resistive RAM, MRAM), NAND 또는 플래시 메모리(예를 들어, SSD)등을 포함할 수 있다. 하지만, 기술들은 이에 한정되지 않는다. 상기 내용은 본 발명을 한정하지 않는 몇몇 예시임을 알 수 있다.
각각의 메모리/저장 기술은 상이한 전력, 속도, 처리량, 용량 및/또는 비용 특징들을 가질 수 있다. 더 일반적으로, 이러한 특징들은 "성능 특징들"이라고 지칭될 수 있다. 이러한 상이한 성능 특징들 때문에, 상이한 메모리 기술들을 채택하는 저장 매체들은 일반적으로 시스템 내에서 분리된다. 예를 들어, 빠르지만 휘발성 메모리들(예를 들어, DRAM)은 제1 프로토콜(protocol) 및 제1 칩 세트(chipset) 영역 또는 회로(예를 들어, 통합 메모리 컨트롤러(MCH), 칩 세트의 노스 브릿지(north bridge))를 통해 프로세서(102)로부터 액세스된다.
반대로, 느리지만, 비휘발성 메모리들(예를 들어, HHD, SSD)은 제1 프로토콜 및 제2 칩 세트 영역 또는 회로(예를 들어, 입/출력(I/O) 컨트롤러 허브(Controller Hub)(ICH), 칩 세트의 사우스 브릿지(south bridge))를 통해 프로세서(102)로부터 액세스될 수 있다. 특정 프로토콜들 및 전용 회로들의 사용은 시스템 내의 저장 기술들의 변화를 어렵게 한다(변화의 필요성, 하나의 기술을 다른 기술로 변화).
도시된 실시 예에서, 시스템(100)은 프로세서(102)를 포함한다. 프로세서(102)는 메인 중앙 처리 유닛(CPU)(190) 또는 복수의 CPU 코어들(cores)을 내부에 포함할 수 있다. 다양한 실시 예들로서, CPU(190)는 데이터(예를 들어, 데이터(194)를 액세스 및 처리하기 위한 소프트웨어 프로그램들(software programs)을 실행할 수 있다. 몇몇 실시 예들로서, 프로세서(102)는 시스템(100)의 메모리 계층의 제1 레벨의 형태로 캐시(cache) 계층(192)을 포함할 수 있다. 다양한 실시 예들로서, 캐시 계층(192)은 복수의 레벨들(예를 들어, 레벨 0(L0), 레벨 1(L1), 레벨 2(L2))로 정렬된 SRAM을 포함할 수 있다.
프로세서(102)가 캐시 계층(192) 내에서 원하는 데이터(194)에 액세스할 수 없는 경우, 프로세서(102)는 메모리 계층(얘를 들어, 메인 메모리, 하드 디스크 드라이브)의 다른 계층을 통해 데이터(194)에 접근하기 위해(예를 들어, 데이터 독출, 데이터 쓰기 등) 시도할 수 있다. 개시된 실시 예로서, 프로세서(102)는 프로세서(102)의 외부의 메모리 계층의 적어도 하나 이상의 레벨에 액세스 하도록 구성된 입/출력(I/O) 인터페이스(190)를 포함할 수 있다.
더 나아가, 다양한 실시 예들로서, 프로세서(102)는 메모리와 통신하도록 구성된 메모리 입/출력(I/O) 인터페이스(193)를 포함할 수 있다. 개시된 일 실시 예로서, 메모리 I/O 인터페이스(193)는 메모리 인터커넥트(memory interconnect)(104)를 통해, 헤테로지니어스 메모리 시스템(106)과 통신할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
도시된 실시 예로서, 시스템(100)은 메모리 인터커넥트(104)를 포함할 수 있다. 메모리 인터커넥트(104)는 프로세서(102)로부터 데이터 액세스(예를 들어, 데이터 쓰기, 데이터 독출 등)를 타깃 저장 매체로 전송할 수 있다. 도시된 실시 예로서, 타깃 저장 매체는 헤테로지니어스 메모리 시스템(106)에 포함될 수 있다.
몇몇 실시 예들로서, 헤테로지니어스 메모리 시스템(106)은 복수의 상이한 유형의 메모리 매체들을 포함할 수 있다. 제한하지 않는 예시로써, 헤테로지니어스 메모리 시스템(106)은 상이한 메모리 기술(예를 들어, DRAM, PRAM, 플래시 메모리, 자성 메모리 등)을 기반으로, 네 가지 상이한 저장 매체들(예를 들어, 저장 매체들(116, 126, 136, 및 146))을 포함할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
예를 들어, 데이터(194)의 조각은 휘발성이지만, 빠른 저장 매체(DRAM 저장 매체(116))에 일시적으로 저장될 수 있거나 액세스될 수 있다. 반면, 데이터(194)의 조각은 비휘발성 저장 매체(HDD 저장 매체(146))에 영구적으로(또는 반 영구적으로) 저장되거나 거의 액세스되지 않는다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
다양한 실시 예들로서, 데이터(194)는 힌트(hint) 메모리 인터커넥트(104), 어드레스(address) 범위 또는 값을 제공하는 특정 데이터 범주 또는 성능 지표(도 2에 도시)와 관련 있고, 서비스의 질, 저장 매체의 종류에 관한 명령 또는 성능 특징은 데이터(194)의 특정 부분과 관련될 수 있다. 다양한 실시 예들로서, 각각의 데이터 범주는 액세스 속도(독출 및/또는 쓰기 성능), 지속성, 저장 에너지 효율, 액세스의 크기 와 관련된 적어도 하나 이상의 바람직한 또는 최적의 메모리 또는 저장 요청 또는 환경설정과 관련될 수 있다.
예시적으로, 데이터(194)가 일시적인 데이터(194)임을 지시하는 데이터 범주와 관련되거나 표시되는 경우, 데이터(194)는 DRAM 저장 매체(116)로 전송될 수 있다. 이러한 일 실시 예로서, 메모리 인터커넥트(104)는 DRAM 저장 매체(116)로부터 제공되는 성능 특징들이 관련 데이터 범주와 잘(또는 최선으로) 일치하는지 판단할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
다양한 실시 예들로서, 메모리 인터커넥트(104)는 데이터 범주를 기반으로, 복수의 저장 매체 타입의 저장 매체들 중 하나로 데이터를 우선적으로 전송할 수 있다. 몇몇 실시 예들로서, 복수의 저장 매체들은 데이터를 수용할 수 있다. 이러한 일 실시 예로서, 메모리 인터커넥트(104)는 적어도 하나 이상의 기준(예를 들어, 액세스 속도, 휘발성 등)을 기반으로 수용 가능한 저장 매체들의 순위를 매기고, 다른 요소들(예를 들어, 데이터의 이용 가능한 용량, 이용 가능한 버스(bus) 대역폭, 쓰기 포트들(ports)의 사용 가능한 개수, 이미 데이터를 저장한 저장 매체, 서비스 또는 레저베이션(reservation)의 질)을 기반으로, 타깃 저장 매체를 선택할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
몇몇 실시 예들로서, 데이터 범주는 프로세서(102) 또는 프로세서(102)로부터 실행되는 소프트웨어의 일부분으로부터 동적으로 설정될 수 있다. 다른 실시 예로서, 데이터 범주는 소프트웨어가 동작 시스템 지시를 기반으로 만들어지거나, 창조되거나 실행될 때 정적으로 설정될 수 있다. 또 다른 실시 예에서, 적어도 하나 이상의 데이터 범주들을 특정 메모리 어드레스 영역 또는 영역들과 관련될 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
이하에서, 도 2를 참조하여 더 상세히 설명되는 바와 같이, 다양한 실시 예들로서, 메모리 인터커넥트(104)는 복수의 저장 매체들(116, 126, 136 및146)에 액세스 하기 위해 통합되거나 일반적인 인터페이스 또는 프로토콜을 프로세서(102)에 제공할 수 있다. 더 나아가, 메모리 인터커넥트(104)는 복수의 저장 매체들(116, 126,136, 및 146)로부터 채택된 각각의 프로토콜을 채택하는 각각의 인터페이스를 다양한 저장 매체들(116, 126, 136 및 146)로 제공할 수 있다. 이러한 일 실시 예로서, 메모리 인터커넥트(104)는 데이터 액세스를 통합된 액세스 프로토콜로부터 저장 데이터를 저장하기 위해 채택된 저장 매체로부터 채택된 저장 매체 특정 프로토콜로 전송할 수 있다.
다양한 실시 예들로서, 각각의 저장 매체(예를 들어, 저장 매체들(116, 126, 136 및 146)) 각각은 적절한 프로토콜을 통해 메모리 인터커텍트(104)와 인터페이스 하도록 구성된 미디어 컨트롤러(media controller)(예를 들어, 저장 컨트롤러들(117, 127, 137 및 147))를 포함할 수 있다. 몇몇 실시 예들로서, 두 개 이상의 저장 매체들(116, 126, 136 및 146)은 같거나 유사한 프로토콜을 채택할 수 있다. 다양한 실시 예들로서, 각각의 저장 매체(예를 들어, 저장 매체들(116, 126, 136 및 146)) 각각은 데이터를 저장하도록 구성된 각각의 메모리 부분(예를 들어, 저장 컨트롤러들(118, 128, 138 및 148))를 포함할 수 있다.
이하에서, 도 4를 참조하여 더 상세히 설명되는 바와 같이, 다양한 실시 예들로서, 헤테로지니어스 메모리 시스템(106)은 종래의 메모리 계층인 복수의 레이어(layer)들을 포함할 수 있다. 예를 들어, 헤테로지니어스 메모리 시스템(106)은 메모리 계층의 종래의 제2 레이어(DRAM 저장 매체(116)를 통해) 및 메모리 계층의 종래의 제3 레이어(SSD 저장 매체(136) 및 HDD 저장 매체(146)를 통해)을 포함할 수 있다. 이러한 일 실시 예로서, 프로세서(102)는 액세스를 위해 종래의 메모리 계층의 레이어의 선택의 의무로부터 자유로울 수 있다. 대신에, 메모리 인터커넥트(104)는 액세스를 위해 종래의 메모리 계층의 레이어를 선택하도록 구성될 수 있다.
도 2는 본 발명의 실시 예에 따른 장치(200)를 보여주는 블록도이다. 몇몇 실시 예들로서, 장치(200)는 메모리 인터커넥트(도 1의 메모리 인터커넥트(104))를 이거나 포함할 수 있다. 다양한 실시 예들로서, 장치(200)는 프로세서로부터 데이터 액세스(290)를, 선택된 저장 매체의 각각의 메모리 기술과 관련된 하나 이상의 성능 특징들의 일부분을 기반으로, 저장 매체들 중 하나로 전송할 수 있다.
일 실시 예로서, 장치(200)는 프로세서 I/O 인터페이스(202)를 포함할 수 있다. 이러한 일 실시 에로서, 프로세서 I/O 인터페이스(202)는 프로세서(도 2에 미 도시, 하지만, 도 2에서, 양면 화살표를 통해 접속되어 있는 것으로 표현)로부터 전송된 데이터 액세스(290)를 수신할 수 있다. 예를 들어, 다양한 실시 예들로서, 프로세서 I/O 인터페이스(202)는 프로세서의 메모리 I/O 인터페이스(도 1의 메모리 I/O 인터페이스(193))와 교류할 수 있다. 프로세서 I/O 인터페이스(202)는 데이터 액세스의 결과(예를 들어, 쓰기 확인, 요청된 데이터(194))를 전송할 수 있다. 다양한 실시 예들로서, 프로세서 I/O 인터페이스(202)는 다양한 저장 매체들이 사용하는 개별적인 프로토콜들에 상관없이 다양한 저장 매체들에 액세스하기 위해 프로세서가 허용한 통합된 액세스 프로토콜을 통해 프로세서와 통신할 수 있다.
다양한 실시 예들로서 장치(200)는 복수의 메모리 인터페이스들(206)(메모리 인터페이스들(216, 226, 296) 등)을 포함할 수 있다. 이러한 일 실시 예로서, 메모리 인터페이스들(206) 각각은 데이터 액세스(290)를 각각의 저장 매체(도 2에 미 도시, 하지만, 도 2에서, 양면 화살표를 통해 접속되어 있는 것으로 표현)로 전송할 수 있다. 다양한 실시 예들로서, 메모리 인터페이스(206) 각각은 프로세서로부터 데이터 액세스(290)의 결과(예를 들어, 쓰기 확인, 요청된 데이터(194))를 수신할 수 있다. 다양한 실시 예들로서, 메모리 인터페이스(206) 각각은 저장 매체 특정 프로토콜 또는 저장 매체 유형 특정 프로토콜을 통해 특정 유형의 저장 매체와 통신할 수 있다. 몇몇 실시 예들로서, 복수의 저장 매체들은 동일한 메모리 인터페이스를 채택하거나 사용할 수 있다. 예를 들어, 시스템은 유사한 인터페이스 프로토콜들을 이용하고, 범용 메모리 컨트롤러(204)로부터 액세스될 수 있는 PRAM 및 DRAM을 포함할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
일 실시 예로서, 장치(200)는 설정 가능한 메모리 컨트롤러(204)를 포함할 수 있다. 설정 가능한 메모리 컨트롤러(204)는 프로세서와 복수의 저장 매체들 중 하나 사이에서 데이터 액세스(290)를 동적으로 전송할 수 있다. 전술한 바와 같이, 다양한 실시 예들로서, 설정 가능한 메모리 컨트롤러(204)는 각각의 저장 매체들마다 관련된 적어도 하나 이상의 성능 특징들의 일부분의 전송 결과를 기반으로 할 수 있다.
다양한 실시 예들로서 장치(200)는 성능 특징들(219)을 포함할 수 있다. 몇몇 실시 예들로서, 성능 특징들(219)은 각각의 메모리 인터페이스(206)와 관련된 하나 이상의 성능 특징들을 지시할 수 있다. 그리고, 프록시(proxy)를 통해, 저장 매체들은 메모리 인터페이스(206)와 통신에 관해 연결된다. 이러한 일 실시 예로서, 성능 특징들(219)은 저장 매체들로 질문 또는 스캐닝(scanning)함으로써(컴퓨터를 시동하는 동안, 장치 초기화 동안, 핫 스왑(hot swap) 지시와 같은 트리거 이벤트(triggering event)에 대한 응답), 포함될 수 있다. 다른 실시 예로서, 성능 특징들(219)은 외부 소스(source)(예를 들어, 프로그램, 인터넷, 장치 드라이버, 사용자)로부터 장치(200)의 메모리로 입력될 수 있다.
몇몇 실시 예들로서, 성능 특징들(219)은 관계를 나타내는 정보 또는 값 또는 정확도의 그레인된(grained) 양의 코스(course)(예를 들어, 큰 설계 허용 오차, 작은 성능 개런티(guarantee), 신용도, 메모리 칩의 메모리 뱅크들(memory banks)의 개수, 메모리 칩으로의 데이터 버스 신호들의 개수, 데이터 페이지 행 또는 열 액세스의 요청 시간, 메모리 독출 또는 쓰기 액세스 시간)를 포함한다.)반대로, 다른 실시 예로서, 성능 특징들(219)은 정보 또는 정확성의 상세한 양을 나타내는 값(예를 들어, 실제 저장 장치로부터 측정된 성능 특징들, 타이트(tight)한 설계 허용 오차)을 포함할 수 있다. 또 다른 실시 예에서, 성능 특징들(219)은 다양한 정확성의 다양한 레벨들 또는 단위들을 포함할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
개시된 실시 예로서, 메모리 컨트롤러(204)는 성능 특징들(219)을 독출 또는 컨설트(consult)할 수 있다. 그리고, 메모리 컨트롤러(204)는 데이터 액세스(219)를 서비스하는 저장 매체를 선택할 때, 성능 특징들(219)(일부 또는 전체)을 채택할 수 있다. 다른 도면들을 참조하여 후술한 바와 같이, 다른 요소들은 데이터 액세스(290)(캐시 충돌, 이용 가능한 저장 용량, 저 전력 동작 모드와 같은 동작 모드 등)를 전송할 때 적절한 것으로 간주될 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
전술한 바와 같이, 다양한 실시 예들로서, 데이터 액세스(290)는 데이터 범주 지표(294)를 포함할 수 있다. 몇몇 실시 예들로서, 이것은 종래의 데이터 액세스 메시지를 전송하기 전에 제1 메시지 형태를 취할 수 있다. 일 실시 예에서, 데이터 범주 지표(294)는 특정 데이터 범주의 부분으로 간주되는 모든 미래의 데이터 액세스들(다음 데이터 범주 메시지까지)을 지시하는 메시지를 포함할 수 있다. 다른 실시 예로서, 데이터 액세스 메시지(290) 내의 데이터 범주 지표(294)는 태그(tag), 마커(marker) 또는 필드(field)를 포함할 수 있다. 예를 들어, 데이터 액세스(290)는 특정 데이터 범주와 관련된 메모리 어드레스들일 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
다양한 실시 예들로서, 장치(200)의 메모리는 하나 이상의 저장 환경설정들(239)을 저장할 수 있다. 이러한 저장 환경설정들(239)은 데이터 액세스(290)가 어떻게 그리고 어디로 전송되는지에 대해 영향을 미칠 수 있다. 저장 환경설정들(239)의 예시들은, 저전력 저장 매체의 데이터 저장을 위한 환경설정, 데이터 처리량을 극대화(가능한 많이)하기 위한 환경설정, 데이터 안정성 및/또는 주어진 저장 매체의 신회성, 저장 매체의 마모의 레벨을 초과하지 않기 위한 환경설정(예를 들어, 제한된 쓰기 횟수를 갖는 메모리 기술) 등의 저장 데이터의 환경설정을 포함할 수 있다. 이러한 저장 환경설정(239)은 데이터 액세스(290)의 전송을 결정할 때, 고려될 수 있다(성능 특징들(219) 및 데이터 범주(294)를 따라서).
전술한 바와 같이, 다양한 실시 예들로서, 메모리 컨트롤러(204)는 다양한 저장 매체들의 성능 특징들(219) 및 메모리 티어(tier) 매개 변수들(229)에 대한 데이터 범주(294)를 비교할 수 있다. 메모리 컨트롤러(204)는 데이터(194)를 우세한 저장 환경설정(239)으로 주어진 특정 저장 매체에 일치시키기 위해 시도할 수 있다. 데이터 액세스(290)는 관련 메모리 인터페이스(206)를 통해 선택되거나 타깃 저장 매체로부터 전송될 수 있다.
다양한 실시 예들로서, 저장 환경설정들(239) 및/또는 성능 특징들(219)은 저장 매체에 대한 상태 변화로써 동적으로 갱신될 수 있다. 예를 들어, 저장 매체가 꽉 차거나, 데이터(194)를 저장하기 위한 이용 가능한 메모리 영역들을 다 쓰면, 이는 성능 특징들(219)의 갱신을 야기할 수 있다. 다른 실시 예로서, 저장 매체에 데이터 에러들이 발생하거나, 더 일반적으로 몇몇 특징들(예를 들어, 동작 온도, 에러의 수, 주어진 블록의 쓰기 횟수 등)에 대한 사전에 정의된 임계값을 초과하는 경우, 성능 특징들(219)은 갱신될 수 있다.
또 다른 실시 예에서, 장치(200) 또는 장치(200)를 포함하는 시스템에서 트리거 이벤트(전원 공급의 변화, 물리적 위치의 변화, 시스템으로부터 채택된 네트워크의 변화, 사용자로부터의 명령)가 발생하면, 저장 환경설정(239)은 변화될 수 있다. 몇몇 실시 예들로서, 저장 환경설정들(239)의 복수의 세트들은 시스템의 설정 또는 환경에 의존하는 주어진 순간에서 사용하기 위한 설정된 세트일 수 있다. 예를 들어, 시스템(및 장치(200))이 실질적으로 무제한의 전원 공급(예를 들어, 벽 부착 접속구로부터 공급되는 전력)으로 동작하는 경우, 저장 환경설정(239)은 신뢰성을 통해 성능의 환경설정을 지시할 수 있다.
반대로, 시스템 변화(플러그가 뽑힌 상태) 및 제한된 전원 공급(예를 들어, 배터리)에 의해 동작하는 저장 환경설정(239)의 제2 세트는 정전 시에(예를 들어, 저전력의 환경 설정, 비휘발성 메모리 등), 저전력 수요 및 증가된 안정성에 대한 환경설정을 지시할 수 있다. 동적으로 변하는 트리거 이벤트의 다른 예시로, 활성 저장 환경설정들(239)은 임계값(예를 들어, 너무 뜨거워지는 경우)을 초과하는 저장 매체일 수 있다. 저장 환경설정(239)은 저장 매체가 뜨거워지는 것을 방지하기 위해 변경될 수 있고, 이와 같이 저장 매체가 냉각될 수 있는 기회를 허가할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
다양한 실시 예들로서, 장치(200)는 하나 이상의 프로세서 또는 가속기 프로세서들(208)을 포함할 수 있다. 일 실시 예로서, 이러한 가속기 프로세서들(208)은 전송 동작의 일부로서, 메모리 컨트롤러(204)의 특정 업무를 수행하도록 구성된 특별한 회로들, 기능 유닛 블록들(functional unit blocks, FUBs), 및/또는 조합 논리 블록들(combinatorial logic blocks, CLBs)일 수 있다.
몇몇 실시 예들로서, 특정 업무는 어떤 저장 매체에서 데이터 액세스(290)가 전송되는지에 대한 결정을 도울 수 있다. 다른 실시 예로서, 특정 업무는 데이터 액세스(290) 또는 통신 프로토콜들 사이의 데이터(194)의 일부 또는 전송 동작의 일부를 전송하거나 변환할 수 있다. 몇몇 실시 예들로서, 특정 업무는 저장 매체들(116, 126, 136 및 146)의 어떤 것들 사이에서도 직접적으로 전송할 수 있는 직접 메모리 액세스(direct memory access, DMA)(260)일 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
일 실시 예로서, 장치(200)는 데이터 액세스(290)를 제1 프로토콜(예를 들어, 프로세서로부터 채택된 통합 프로토콜)에서 제2 프로토콜(예를 들어, 저장 매체 특정 프로토콜)로 또는, 역으로 전송하도록 구성된 프로토콜 전송 회로(256)를 포함할 수 있다. 몇몇 실시 예들로서, 프로토콜 전송 회로(256)는 코프로세서(co-processor) 또는 가속기 프로세서(208)로 여겨질 수 있다.
다양한 실시 예들로서, 장치(200)는 데이터 액세스(290)의 적어도 일부분의 데이터 부분(194)을 암호화 및/또는 복호화하도록 구성된 암호화 회로(258)를 포함할 수 있다. 몇몇 실시 예들로서, 데이터(194)가 장치(200)의 저장 매체 또는 장치(200)의 프로세서와 연결한 버스에서 이동할 때, 데이터(194)는 암호화될 수 있다. 다양한 실시 예들로서, 복수의 저장 매체들의 서브 세트만이 암호화된 데이터를 포함할 수 있다. 몇몇 실시 예들로서, 암호화 회로(258)는 코프로세서 또는 가속기 프로세서(108)로 여겨질 수 있다.
도 3a를 참조하여 후술하는 바와 같이, 다양한 실시 예들로서, 장치(100)는 캐시 또는 캐시 계층으로서, 복수의 저장 매체들을 다룰 수 있다. 프로세서 또는 프로세서 코어(예를 들어, 도 1의 캐시 계층(192))와 단단히 통합된 종래의 캐시 계층들은 메커니즘들(mechanisms), 데이터의 조각이 캐시 레벨(변환 색인 버퍼(translation look aside buffers, TLBs), 메모리 어드레스 태그들(memory address tags)) 내에 있는지 감지하기 위한 구조들 및 전체 캐시 계층의 콘텐츠들을 관리하기 위한 프로토콜들(캐시 충돌/손실 메시지들, 스누프 메시지들(snoop messages), 캐시 디렉터리들(cache directories), 필(fill) 요청들 등)을 포함할 수 있다.
그러나, 메인 메모리(예를 들어, DRAM) 또는 부가적인 저장 장치(예를 들어, HDD, SSD)와 같은 종래의 저장 매체들은, 이러한 구조들 및 통신 프로토콜들이 부족하다. 도시된 실시 예로서, 장치(200)는 계층화된 시스템에 구성된 복수의 저장 매체들과 유사한 업무를 수행하고, 캐시 계층으로서 동작하는 구조들을 포함할 수 있다.
도시된 실시 예로서, 장치(200)는 캐시 또는 티어 오거나이저(organizer) 회로(252)를 포함할 수 있다. 다양한 실시 예들로서, 캐시 또는 티어 오거나이저 회로(252)는 복수의 저장 매체들을 가상 캐시 계층 또는 조직 구조(예를 들어 티어들, 그룹들)에 구성할 수 있다. 예를 돕기 위해서, 캐시는 여기에 초점을 맞출 것이고, 티어 그룹들의 조직은 도 3b 및 도 3c를 통해 논의된다.
이러한 실시 예로서, 캐시 오거나이저 회로(252)는 캐시 계층의 레이어들로서, 저장 매체들을 지정할 수 있다. 다양한 실시 예들로서, 이것은 하나 이상의 저장 유형의 성능 특징들을 기반으로 수행될 수 있다. 예를 들어, 느리지만 비휘발성 저장 매체(예를 들어, HDD)는 계층의 낮은 레이어인 반면에, 빠르지만 휘발성 저장 매체(예를 들어, DRAM)는 계층의 높은 레이어일 수 있다.몇몇 실시 예들로서, 계층 내의 레이어들의 임무 또는 그룹은 메모리 티어 파라미터들(229) 또는 저장 환경설정(239)에 의해 좌우될 수 있다.
다양한 실시 예들로서, 데이터 액세스들(290)이 메모리 컨트롤러(204)로부터 처리됨으로써, 현재 데이터(194)가 어디에 저장되어 있는지에 대한 이슈는 발생할 수 있다. 저장 매치들은 캐시와 같은 쿼리들(queries)(예를 들어, 캐시 충돌 요청, 스누프 등)을 처리하기 위한 능력이 부족하기 때문에, 장치(200) 다른 디바이스(device)는 어떤 데이터(194)가 어디에 저장되어 있는지에 대한 추적을 유지할 책임이 있을 수 있다. 다양한 실시 예들로서, 장치(200)는 데이터(194)가 어디 있는지 또는 현재 저장되어있는 데이터와 관련된 메모리 어드레스를 추적하도록 구성된 캐시 룩업 테이블(cache lookup table)(254)을 포함할 수 있다.
예를 들어, 데이터 액세스(290)가 독출 요청인 경우, 캐시 룩업 테이블(254)은 가상 캐시의 가장 높은 티어에 저장된 데이터(194)를 지시할 수 있고, 메모리 컨트롤러(204)는 데이터 액세스(290)를 더 높은 티어 저장 매체(예를 들어, 제1 메모리 유형 인터페이스(216)에 연결된 저장 매체)로 데이터 액세스(290)를 정송할 수 있다. 다른 실시 예로서, 캐시 룩업 테이블(254)은 가상 메모리의 가장 높은 티어에 저장되지 않고, 두 번째로 가장 높은 티어에 저장된 데이터(194)를 지시할 수 있고, 메모리 컨트롤러(204)는 저장 매체(예를 들어, 제2 메모리 유형 인터페이스(226)와 연결된 저장 매체)로 데이터 액세스(290)를 전송할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
다른 실시 예로서, 데이터 액세스(290)가 쓰기 요청인 경우, 캐시 룩업 테이블(254)은 가상 캐시의 가장 높은 티어에 존재하는 데이터(194)를 위해 사용될 수 있는 공간을 지시하고, 메모리 컨트롤러(204)는 데이터 액세스(290)를 적절한 저장 매체(예를 들어, 제1 메모리 유형 인터페이스(216)에 연결된 저장 매체)로 전송할 수 있다. 다른 실시 예로서, 캐시 룩업 테이블(254)은 가상 캐시의 가장 높은 티어에 데이터(194)를 위해 사용할 수 있는 공간이 없다고 지시하지만, 다양한 이유들(예를 들어, 데이터 범주(294)로부터 좌우되는 저장 환경설정(239))에 대해, 메모리 컨트롤러(204)는 가상 캐시의 가장 높은 티어에 데이터(194)를 저장하기를 원할 수 있다.
이러한 일 실시 예로서, 메모리 컨트롤러(204)는 가장 높은 티어로부터 데이터의 조각을 내보낼 수 있고, 데이터의 조각을 낮은 티어로 이동시킬 수 있다(이 작업이 완료될 때 캐시 룩업 테이블(254)을 업데이트). 그리고, 메모리 컨트롤러(204)는 가상 캐시의 가장 높은 티어의 새롭게 이용 가능한 저장 장소에 새로운 데이터(194)를 저장할 수 있다. 이러한 일 실시 예로서, 장치(200)는 데이터 액세스를 발생할 수 있다.
다양한 실시 예들로서, 메모리 컨트롤러(104)는 어떤 데이터 액세스(290)라도 가상 캐시 계층에 발생할 때마다 캐시 룩업 테이블(254)을 업데이트 또는 유지할 수 있다. 캐시/티어 오거나이저 회로(252) 및/또는 캐시 룩업 테이블(254)은 코프로세서 또는 가속기 프로세서(208)일 수 있다.
상술한 내용은 코프로세서 또는 가속기 프로세서들(208)의 예시적인 실시 예들로 이해된다. 다양한 실시 예들로서, 다른 코프로세싱 회로들(250)은 장치(200) 및 코프로세서 또는 가속기 프로세서(208)를 포함할 수 있다.
도 3a는 본 발명의 제2 실시 예에 따른 시스템(300)을 보여주는 블록도이다. 다양한 실시 예들로서, 시스템(300)은 도 1의 시스템(100)의 다양하고 상이한 버전을 포함할 수 있다.
개시된 실시 예로서, 멀티 프로세서 시스템(multi processor system)이 도시된다. 이러한 일 실시 예로서, 시스템(300)은 제2 프로세서(302)를 포함할 수 있다. 다양한 실시 예들로서, 시스템 내의 더 많은 프로세서들(예를 들어, 4, 6, 8 또는 16 개의 프로세서들)이 존재하지만, 단지 두 개의 프로세서들이 설명의 목적으로 표시된다. 이와 같이, 단일 프로세서 칩 또는 집적 회로는 복수의 CPU 코어들을 포함함을 알 수 있다.
예를 들어, 일 실시 예로서, 서버 인클로저(server enclosure)는 멀티 프로세서 컴퓨팅 서브 시스템들, 블레이드들(blades), 슬레드들(sleds) 또는 유닛들을 포함할 수 있다. 이러한 일 실시 예로서, 데이터 액세스들은 멀티프로세서 블레이드들의 어떤 것에서 헤테로지니어스 메모리 시스템(106)으로 발행될 수 있다. 몇몇 실시 예들로서, 메모리 컨트롤러 또는 인터커넥트(304a)는 가속기 서브 시스템, 블레이드, 슬레드, 또는 유닛의 부분으로써 포함될 수 있고, 다양한 컴퓨팅 블레이드들은 가속기 블레이드와 연결될 수 있다.
이러한 일 실시 예로서, 메모리 인터커넥트(304a)는 복수의 컴퓨팅 유닛들(예를 들어, 프로세서(102, 302) 등)으로부터 집합체 데이터 액세스들(aggregate data accesses) 포함할 수 있고, 그것들을 q복수의 헤테로지니어스 저장 매체들(예를 들어, 헤테로지니어스 시스템(106) 등)로 분산시킬 수 있다. 몇몇 실시 예들로서, 메모리 인터커넥트(304a)는 두 개의 서브 시스템 유형들 사이의 피어 투 피어(peer to peer) 통신과 같은 몇몇 로컬 트래픽(local traffic) 동작을 가능하게 할 수 있다.
다양한 실시 예들로서, 멀티 프로세서들이 시스템에 포함되는 경우, 시스템은 프로세서 ID또는 유사한 식별자와 같은 아이템들을 사용하여 확장된 메모리 유형들을 매핑한 어드레스와 같은 스킴을 채택할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
나아가, 도 3a는 캐시 계층(305)의 헤테로지니어스 메모리 시스템(106)에 체계화 하기 위한 메모리 인터커넥트(640a)의 능력을 보여준다. 도시된 실시 예로서, 캐시 계층(305)은 헤테로지니어스 메모리 시스템(106)의 오직 하나의 서브세트만을 포함한다. 하지만 다른 실시 예로서, 캐시 계층(305)는 헤테로지니어스 메모리 시스템(106)의 전부를 포함할 수 있다. 구체적으로, 도시된 실시 예로서, 캐시 계층(305)은 가장 높은 티어로서 제1 저장 매체(116)(예를 들어, DRAM 등)을 포함할 수 있다. 캐시 계층(305)은 중간 티어로서 제2 저장 매체(126)(예를 들어, PRAM 등)을 포함할 수 있다. 캐시 계층(305)은 가장 낮은 티어로서 제3 저장 매체(136)(예를 들어, 플래시 메모리 등)를 포함할 수 있다. 그리고, 제4 저장 매체(146)(예를 들어, HDD 등)는 캐시 계층(305)의 외부에 위치할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
상술한 바와 같이, 캐시 계층(305)은 메모리 인터커넥트(304a)로부터 체계화될 수 있다. 더 구체적으로, 캐시 오거나이저 회로(352a)는 메모리 인터커넥트(304a)에 포함될 수 있다. 이러한 일 실시 예로서, 캐시 오거나이저 회로(352a)는 캐시 계층(305)로 향하는 모든 데이터 액세스들을 감시할 수 있고, 데이터가 어디에 저장되었는지 또는 저장될 것인지에 대해 메모리 인터커넥트(304a)를 직접 감시할 수 있다.
예를 들어, 프로세서(102)는 독출 데이터를 요청할 수 있다(데이터 액세스(392)를 통해). 메모리 인터커넥트(304a)는 캐시 계층(305)으로 향하고 있는(예를 들어, 제4 저장 매체(146)으로 향하거나 또는 계층의 구체적인 맴버(member)로 향하는) 데이터 액세스를 감지할 수 있다. 일 실시 예로서, 메모리 인터커넥트(304a)는 어떤 저장 매체가 원하는 데이터를 포함하는지에 대해 캐시 오거나이저 회로(352a)(또는 룩업 테이블)로 요청할 수 있다. 도시된 실시 예로서, 데이터는 제1 저장 매체(116)에 저장될 수 있다. 그리고, 데이터 액세스(392)는 제1 저장 매체(116)로부터 전송될 수 있다. 다른 실시 예로서, 데이터는 제2 저장 매체(126) 또는 제3 저장 매체(136)에 저장될 수 있고, 데이터 액세스(392)는 제2 저장 매체(126) 또는 제3 저장 매체(136) 중 적절한 곳으로 전송될 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
다른 실시 예로서, 프로세서(102)는 쓰기 데이터를 요청할 수 있다(데이터 액세스(392)를 통해서). 메모리 인터커넥트(304a)는 캐시 계층(305)에 대한 데이터 액세스로부터 감지될 수 있다(예를 들어, 제4 저장 매체(146)으로 향하거나 또는 계층의 구체적은 멤버(member)). 이러한 일 실시 예로서, 메모리 인터커넥트(304a)는 어떤 저장 매체가 원하는 데이터를 포함하는지에 대해 캐시 오거나이저 회로(352a)(또는 룩업 테이블)로 요청할 수 있다. 이러한 예시로서, 캐시 오거나이저 회로(352a)는 데이터를 포함하는 모든 캐시 계층(305)의 세 개의 티어들로부터 응답할 수 있다. 이러한 일 실시 예로서, 메모리 인터커넥트(304a)는 다양한 기준들(예를 들어, 캐시 계층, 데이터 범주, 성능 특징들, 저장 환경설정들 등)을 기반으로 티어들의 어떤 것이라도 선택할 수 있다.
도시된 실시 예로서, 데이터는 제1 저장 매체(116)에 저장될 수 있다. 그리고, 데이터 액세스(392)는 제1 저장 매체(116)로부터 전송될 수 있다. 이러한 일 실시 예로서, 캐시 오거나이저 회로(352a)는 내부 테이블들에, 제3 저장 매체(136) 또는 제2 저장 매체(126)에 저장된 데이터의 카피들을 인벨리드(invalid)로써, 표시할 수 있다. 이러한 일 실시 예로서, 메모리 인터커넥트(204a)는 캐시 계층(305)에 대한 캐시 코히런시(coherency) 동작들을 수행할 수 있다.
일 실시 예로서, 메모리 인터커넥트(304a)에 도시된 데이터 액세스들(394, 396)은 자체에 대한 데이터 액세스들을 개시한다. 도시된 실시 예로서, 다른 이유들이 발생하더라도, 이는 캐시 계층(305)를 유지 또는 관리하기 위해서 완료된다. 구체적으로, 일 실시 예로서, 데이터 쓰기(데이터 액세스(392)) 가 갱신되거나 새로운 데이터가 높은 캐시 레벨(저장 매체(116))에 쓰여지자마자, 낮은 캐시 레벨(저장 매체들(126, 136))내의 데이터의 카피들은 인벨리드된다.
다양한 실시 예들로서, 메모리 인터커넥트(304a)는 낮은 캐시 레벨 내에 높은 캐시 레이어에 저장된 데이터를 반영할 수 있다. 이러한 일 실시 예로서, 데이터를 포함하는 레이어드 캐싱 메모리 시스템(305)이 휘발성 저장 매체를 포함하는 경우, 레이어드 캐싱 메모리 시스템(305)의 비휘발성 레이어의 데이터의 반영을 포함할 수 있다.
도시된 실시 예로서, 데이터가 높은 캐시 레이어(예를 들어, 저장 매체(116))에 쓰여져 있는 경우, 메모리 인터커넥트는 데이터를 다음 캐시 레이어(예를 들어, 저장 매체(126))에 쓰기 위한 데이터 액세스(394)를 지시할 수 있다. 그리고, 데이터가 데이터 액세스(396)를 통해 다음 캐시 레이어(예를 들어, 저장 매체(136))에 복사된다. (이러한 일 실시 예로서,) 이러한 메모리에서 메모리로의 전송들은 DMA 회로(예를 들어, 도 2의 DMA 회로(260))를 통해 가능하게 될 수 있다. 도시된 일 실시 예로서, 데이터 액세스들(394, 396)은 데이터를 높은 캐시 레이어로부터 독출하고, 낮은 캐시 레이어에 쓰는 것으로 보여진다. 몇몇 실시 예들로서, 메모리 인터커넥트(304a)는 버퍼 또는 데이터가 저장된 다른 일시적인 저장 요소를 포함할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
다양한 실시 예들로서, 데이터 액세스들을 개시하는 메모리 인터커넥트(304a)는 데이터의 독출, 쓰기, 이동, 수정 및/또는 삭제를 포함할 수 있다. 이러한 일 실시 예로서, 메모리 인터커넥트(304a)는 헤테로지니어스 메모리 시스템(106)의 유지 동작들을 수행할 수 있다. 다른 실시 예로서, 메모리 인터커넥트(304a)는 캐시 레이어들 내의 데이터를 위 또는 아래로 이동시킬 수 있다. 예를 들어, 일 실시 예로서, 데이터가 좀더 자주 액세스되는 경우, 메모리 인터커넥트(304a)는 더 빠른 액세스를 제공하기 위해, 데이터를 캐시 계층의 위쪽으로 이동시킬 수 있다.
반대로, 다른 실시 예로서, 데이터가 덜 빈번하게 액세스되는 경우, 메모리 인터커넥트(304a)는 더 자주 액세스되는 데이터를 저장하기 위한 사용 가능한 공간을 늘리기 위해, 데이터를 캐시 계층의 아래로 이동시킬 수 있다.
도 3b는 본 발명의 제3 실시 예에 따른 시스템(301)을 보여주는 블록도이다. 도 3c는 본 발명의 제4 실시 예에 따른 시스템을 보여주는 블록도이다. 도시된 실시 예로서, 시스템 메모리(301)는 메모리 인터커넥트(304b)를 포함한다. 메모리 인터커넥트(304b)는 티어 오거나이저 회로(352b)를 포함할 수 있다.
일 실시 예로서, 시스템(301)은 헤테로지니어스 메모리 시스템(306)을 포함할 수 있다. 헤테로지니어스 메모리 시스템(306)은 몇몇 차이점을 제외하고, 도 1 및 도3a의 헤테로지니어스 메모리 시스템과 유사하다. 예를 들어, 제3 저장 매체(336)는 도 1 및 도 3a의 플래시 또는 NAND 기술 대신, HDD 기술을 기반으로 할 수 있다. 이러한 일 실시 예로서, 복수의 저장 매체들(예를 들어, 저장 매체들(336, 146)은 유사한 또는 똑같은 기술(예를 들어, 자성 저장 매체)를 기반으로 할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
나아가, 개시된 실시 예로서, 플래시 기반 저장 매체(136)는 제3 저장 매체 위치로부터 제2 저장 매체로 이동한다. 도 1 및 도 3a의 PRAM 기반 저장 매체는 시스템(300)으로부터 제외된다. 이러한 일 실시 예로서, 헤테로지니어스 메모리 시스템(306)은 DRAM 기반 저장 매체(저장 매체(116)), 플래시, NAND 기반 저장 매체(저장 매체(136)), 및 두 개의 자성 기반 저장 매체들(저장 매체들(336, 146))을 포함할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
상술한 바와 같이, 시스템(300)은 이런 상이한 메모리/저장 매체 유형들을 상이한 티어들에 계층적으로 체계화할 수 있다. 몇몇 실시 예들로서, 도 3a를 참조하며 상술한 바와 같이, 티어들은 최적화 또는 향상된 액세스를 하기 위해, 하나 이상의 티어들의 캐시 레이어 내에 체계화된다. 다른 실시 예들로서, 도 3b 및 도 3c에 도시된 바와 같이, 체계화는 캐시 기반이 아닐 수 있다.
다양한 실시 예들로서, 이러한 체계화는 티어 오거나이저 회로(352b) 또는 티어 파라미터들, 성능 특징들 및/또는 데이터 범주 요구들의 일부를 기반으로 수행될 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
개시된 실시 예로서, 티어들은 저장 또는 메모리 기술들로부터 체계화될 수 있다. 이러한 일 실시 예로서, 제1 메모리 티어(312)는 DRAM 또는 제1 저장 매체(116)를 포함할 수 있다. 제2 저장 티어(322)는 NAND 또는 제2 저장 매체(136)를 포함할 수 있다. 제3 저장 티어(332)는 자성 기반 저장 매체들(336, 146)을 포함할 수 있다.
이러한 일 실시 예로서, 데이터 액세스(380)가 프로세서(102)로부터 수신되면, 메모리 인터커넥트(304b)는 어떤 메모리 티어(예를 들어, 티어들(312, 322 또는 332)이 가득 찼는지 또는 데이터 액세스(380)를 서비스하는지를 판단할 수 있다. 상술한 바와 같이, 이러한 결정은 데이터 액세스(380), 개별적인 저장 매체들뿐만 아니라 그것들의 티어들 및/또는 저장 환경설정의 세트와 관련된 데이터의 데이터 범주와 같은 요소들을 기반으로 할 수 있다. 다양한 실시 예들로서, 데이터 액세스(380)는 데이터 액세스(380)를 수신하도록 선택된 메모리 티어를 기반으로, 데이터 액세스들(381, 382, 또는 383)로써 전송될 수 있다.
다양한 실시 예들로서, 메모리 티어들은 다양한 복소수 데이터 구조들 또는 저장 시스템들을 포함할 수 있다. 예를 들어, 제3 메모리 티어(332)은 두 개의 저장 매체들(예를 들어, 저장 매체들(336, 146))을 포함하고, 스토리지 가상화 형태의 복수 배열 독립 디스크(redundant array independent disk, RAID)를 포함할 수 있다. 이러한 복수 배열 독립 디스크의 조직은 반사 배치(RAID-1), 혼합된 또는 스트라이프된(striped) 어레이(RAID-1) 또는 다른 형태의 가상 스토리지(예를 들어, 집적화 또는 스패닝(spanning) 어레이, JBOD(just bunch of disks) 등)를 포함할 수 있다. 다양한 실시 예들로서, 다른 개수의 저장 매체들, 다른 형태의 어레이들은 채택될 수 있다(예를 들어 RAID-5).
다른 실시 예로서, 메모리 티어는 복수의 유형들(하이브리드)의 저장 매체들(예를 들어, SSD 및 HDD 둘 다)을 포함할 수 있고/있거나, 별개의 저장 매체들의 성능 특징들의 혼합체를 제공하는 캐싱 구조를 포함할 수 있다. 이러한 일 실시 에로서, 헤테로지니어스 메모리 시스템(306)의 계층화된 또는 구분된 조직의 양상들은 헤테로지니어스 메모리 시스템(306)의 개시 계층 조직의 양상들에서 결합될 수 있다. 예를 들어, 다양한 실시 예로서, 제1 티어(312) 및 제3 티어(332)들은 캐싱 양상들을 포함하지 않을 수 있지만(또는 메모리 인터커넥트(340b)로부터 제공되지 않을 수 있다), 제2 티어(322)는 도 3a를 참조하여 상술한 바와 유사한 캐시 계층을 포함할 수 있다.
구체적인 예로서, 두 개 이상의 저장 매체들의 하이브리드를 제공하는 계층은 주로 자성 기술 저장 매체(들)(예를 들어, HDD)를 기반으로 하지만, 하이브리드 티어에 저장된 전체 데이터의 작은 부분에 대해 빠른 액세스를 제공하는 작은 플래시 부분(예를 들어, 단일 SSD)을 가질 수 있다. 이러한 일 실시 예로서, 두 개 이상의 별개의 저장 매체들은 계층에 포함될 수 있고, 복수의 레이어된 캐시 계층에 조직될 수 있다. 몇몇 실시 예들로서, 메모리 인터커넥트(304b)는 상술한 바와 같이, 캐싱 측면에서 관리될 수 있다. 다른 실시 예들로서, 별개의 메모리 컨트롤러(미 도시)는 캐싱 측면의 관리를 위해 존재할 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
다양한 실시 예들로서, 계층 또는 캐시 계층은 특정 저장 매체의 일부를 포함할 수 있다. 예를 들어, 일 실시 예로서, 캐시 계층의 레이어는 저장 매체(예를 들어, 저장 매체(136))의 25%(또는 다른 양)을 포함할 수 있고, 나머지는 비 캐싱용으로 유보될 수 있다. 다양한 실시 예들로서, 메모리 인터커넥트(304b)는 캐시 또는 계층에 유보된 저장 매체의 동적으로 조절된 양 또는 몫으로 구성될 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
도 3b 및 도 3c는 트리거 이벤트(370)에 대한 시스템(301)의 응답을 도시한다. 상술한 바와 같이 메모리 인터커넥트(304b)는 저장 매체의 각각의 유형과 관련된 하나 이상의 성능 특징들의 적어도 일부분을 기반으로, 저장 매체 단들(예를 들어, 단들(312, 322 및332) 등)의 계층에 헤테로지니어스 메모리 계층(306)을 구성할 수 있다.
개시된 실시 예로서, 메모리 인터커넥트(304b)는 속도에 따라 계층들을 구성한다. 다양한 실시 예들로서, 단들(312, 322 및 332)은 제1 티어(312)가 가장 빠르고, 더 가치 있는 점에서, 우대받을 수 있다. 제2 티어(322) 및 제3 티어(332)의 전체 중 일부분도 이와 같이 우대받을 수 있다. 그러나, 도 3b에 도시된 바와 같이, 트리거 이벤트(370)는 발생할 수 있다(예를 들어, 저장 매체(136)는 에러 임계값 또는 온도 임계값을 갑자기 초과할 수 있다). 도 3c에 도시된 바와 같이, 이런 트리거 이벤트(370)를 수신하면, 메모리 인터커텍트(304b)는 저장 계층 단들(예를 들어 단들(312, 322 및332))의 계층을 재구성할 수 있다.
도시된 실시 예로서, 티어들은 제3 메모리 티어(332)인 불완전한 저장 매체(136) 및 제2 메모리 티어(322)인 두 개의 HDD 저장 매체들(336 및 146)로 재구성될 수 있다. 이러한 일 실시 예로서, 불완전한 저장 매체(136)는 바람직한 저장 매체일 수 있고, 가능하면 방지된다. 이러한 일 실시 예로서, 결함이 있는 저장 매체(136)는, 독출 데이터 액세스들 및 쓰기 데이터 액세스들이 다른 단들에서 완료되는 경우에만 사용된다(예를 들어, 데이터는 느리고 일시적으로 프로세서에 존재할 수 있고, 결함이 있는 저장 매체에서 서서히 이동하거나 결함이 없는 저장 매체들에 존재할 수 있다). 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
티어들(예를 들어 티어들(312, 322 및 332))을 재구성하는 다른 방법들의 개수 및 메모리 인터커넥트(304b)가 재구성을 수행하기 위해 발생하는 트리거 이벤트들(370)의 개수가 있다. 도 3c가 티어들(예를 들어 저장 매체(136)가 제3 단(332)로 이동)의 성능의 재구성을 보여주는 반면에, 다양한 단들에 포함되는 저장 매체들은 재구성될 수 있다. 예를 들어, 제2 티어(322)는 저장 매체(136)에 저장 매체(336)를 추가함으로써 재구성될 수 있다. 이러한 일 실시 예로서, 플래시 기반의 저장 매체(136)는 HDD 기반의 저장 매체(336)에 대한 캐시로 동작할 수 있다(속도 및 저장 용량을 제공). 다른 형태의 티어들도 가능하고, 특히 다른 형태들 또는 저장 매체들의 유형들(예를 들어, PRAM, MRAM 등)이 주어질 수 있다. 이는 본 발명을 제한하지 않는 일 실시 예임을 알 수 있다.
도 4는 본 발명의 제2 실시 예에 따른 장치(400)를 보여주는 블록도이다. 장치(400)는 메모리 인터커넥트(예를 들어, 도 1의 메모리 인터커넥트(104))를 포함할 수 있고, 도 2의 시스템(200)과 유사할 수 있다. 도 2의 시스템(200)이 프로세서 또는 프로세서들로부터 채택된 통합된 액세스 프로토콜의 예시들을 도시한 반면에, 시스템(400)은 프로세서 또는 프로세서들로부터 복수의 액세스 프로토콜의 사용을 도시한다.
일반적으로 프로세서는 "노스 브릿지(north bridge)"로서 알려진 칩 세트의 부분을 통해 시스템 또는 메인 메모리(DRAM) 및 어떤 보조 메모리(예를 들어, HDD)와 상호 작용한다. 노스 브릿지는 부수적이 메모리로부터 통신 시스템 메모리의 통신을 분리한다. 노스 브릿지는 제1 프로토콜을 통해 시스템 메모리와 직접적으로 통신한다. 그리고, 보조 메모리의 통신은 "사우스 브릿지(south bridge)"로 알려진 칩 세트의 다른 부분을 통해 전달될 것이다. 사우스 브릿지는 제2 프로토콜을 통해 보조 메모리와 통신한다.
결국, 노스 브릿지의 시스템 메모리 부분은 프로세서(메모리 칩 컨트롤러(MCC), 통합된 메모리 컨트롤러(IMC)에서 통합되거나 이동된다. 또한, 프로세서는 제1 프로토콜을 통해 시스템 메모리(MCC)와 직접적으로 통신하고, 보조 메모리와의 통신은 제2 프로토콜로 사용하는 칩 세트(I/O 컨트롤러 허브(I/O controller hub)(ICH), 플랫폼 컨트롤러 허브(platform controller hub)(PCH))로부터 행해진다.
도 2의 실시 예가 메모리 인터커넥트와 통신하기 위한 단일 통합 액세스 프로토콜을 이용하는 반면에, 현재(또는 종래의) 프로세서들은 데이터 액세스를 위해 적어도 두 개의 프로토콜들(시스템 메모리의 첫째 및 보조 메모리의 두 번째)이용한다. 그로므로, 단일 통합 액세스 프로토콜의 이용은 종래의 두 개의 프로토콜로부터 변화된 프로세서의 실시 예들로서 사용될 수 있다. 도 4에 도시된 실시 예로서, 장치(400)는 종래의 프로세서들로부터 채택된 복수의 프로토콜들의 이용으로 구성된다.
일 실시 예로서, 장치(400)는 프로세서(미 도시)로부터 전송된 데이터 액세스를 수신하고, 시스템 메모리(DRAM)로부터 직접적으로 수신하도록 구성된 프로세서 시스템 메모리 인터페이스(402n)로 구성될 수 있다, 프로세서 I/O 인터페이스(402n)는 프로세서로 데이터 액세스의 결과(쓰기 확인 요청된 데이터(194) 등)를 프로세서로 전송하도록 구성될 수 있다. 다양한 실시 예들로서, 프로세서 I/O 인터페이스(402n)는 일반적으로 통합 메모리 컨트롤러(IMC) 또는 유사한 회로로부터 채택된 제1 액세스 프로토콜을 통해 프로세서와 통신할 수 있다.
일 실시 예로서, 장치(400)는 프로세서로부터 전송된 데이터 액세스를 수신하고, 보조 메모리(HDD, SSD)와 직접적으로 연결된 프로세서 보조 스토리지 인터페이스(402s)를 포함할 수 있다. 프로세서 I/O 인터페이스(402s)는 프로세서가 보조 메모리로 이루어져 있다고 예상되는 데이터 액세스의 결과(쓰기 확인, 요청된 데이터(194))를 프로세서로 전송할 수 있다. 다양한 실시 예들로서, 프로세서 I/O 인터페이스(402s)는 I/O 컨트롤러 허브(ICH) 또는 유사한 회로로부터 채택된 제2 액세스 프로토콜을 통해 프로세서와 통신할 수 있다.
다양한 실시 예들로서, 장치(400)는 통합된 연결 구조 및 프로세서 시스템 메모리 인터페이스(402n) 및 프로세서 보조 저장 인터페이스(402s)로부터 데이터 액세스를 처리하기 위해 구성된 메모리 컨트롤러(404)를 포함할 수 있다. 다양한 실시 예들로서, 메모리 컨트롤러(404)(또는 코프로세서 회로(208))는 프로토콜을 기반으로 저장 매체와 통신하기 위한 프로세서 프로토콜들 중 어느 하나로 전송하도록 구성될 수 있다.
더 나아가, 다양한 실시 예들로서, 메모리 컨트롤러(404)는 프로세서로부터 예상되는 저장 매체에서 다른 저장 매체로 데이터 액세스를 전송할 수 있다. 예를 들어, 데이터 액세스가 프로세서 시스템 메모리 인터페이스(402n)를 통해 만들어진 경우, 프로세서는 데이터 액세스가 시스템 메모리(예를 들어, 제1 메모리 유형 인터페이스(216))로 발생할 것이라고 예상한다. 그러나, 다양한 이유로, 메모리 컨트롤러(404)는 데이터 액세스가 다른 저장 장치(PRAM, NAND)에 발생하도록 결정할 수 있고, 원하는 저장 장치로 데이터 액세스를 전송할 수 있다. 이러한 일 실시 예로서, 메모리 컨트롤러(404)는 프로세서로부터 저장 매체의 변화에 대한 맨션(mention)을 언급하지 않거나 숨길 수 있다.
다른 실시 예로서, 메모리 컨트롤러(404)는 프로세서 시스템 메모리 인터페이스(402n)를 통해 발생하는 모든 데이터 액세스들이 시스템 메모리(제1 메모리 유형 인터페이스(216))에서 발생할 수 있다는 점에서 프로세서의 저장 매체의 예상을 따를 수 있다. 이는 본 발명을 한정하지 않는 몇몇 실시 예들임을 알 수 있다.
다양한 실시 예들로서, 장치(400)는 상이한 프로세서들에 대한 상이한 인터페이스들(인터페이스(402n, 402s) 등)을 포함할 수 있다. 이러한 일 실시 예로서, 멀티 프로세서 시스템은 장치(400)로의 더 크거나 혼잡하지 않은 액세스를 허용할 수 있다. 이러한 일 실시 예로서, 다양한 프로세서들은 상이한 통신 프로토콜들을 채택할 수 있다. 이는 본 발명을 한정하지 않는 몇몇 실시 예들임을 알 수 있다.
도 5는 본 발명의 실시 예에 따른 장치의 동작 방법을 보여주는 순서도이다. 다양한 실시 예들로서, 기술(500)은 도 1, 도 3a, 도 3b, 도 3c 및 도 6을 통해 도시된 시스템들로부터 사용될 수 있다. 더 나아가, 기술(500)의 일부분들은 도 2 및 도 4의 시스템들로부터 사용될 수 있다. 이는 본 발명을 한정하지 않는 몇몇 실시 예들임을 알 수 있다.
도시된 블록(502)에서, 일 실시 예로서, 상술한 바와 같이, 헤테로지니어스 메모리 시스템에 대한 데이터 액세스는 수신될 수 있다. 일 실시 예로서, 데이터 액세스는 프로세서 및 메모리 인터커넥트로부터 수신될 수 있다. 다양한 실시 예들로서, 상술한 바와 같이, 헤테로지니어스 메모리 시스템은 복수의 저장 매체 타입의 저장 매체들을 구성될 수 있다. 몇몇 실시 예들로서, 상술한 바와 같이, 각 유형의 저장 매체는 각각의 메모리 기술을 기반으로 할 수 있고, 하나 이상의 성능 특징들과 관련될 수 있다. 다양한 실시 예들로서, 상술한 바와 같이, 헤테로지니어스 메모리 시스템은 휘발성 메인 시스템 메모리 저장 매체 및 비휘발성 보조 저장 매체를 포함할 수 있다.
다양한 실시 예들로서, 상술한 바와 같이 복수의 저장 매체 타입의 저장 매체들은 두 개 이상의 상이한 메모리 기술들을 기반으로 할 수 있다. 몇몇 실시 예들로서, 상술한 바와 같이, 복수의 저장 매체 타입의 저장 매체들은 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM), 저항성 랜덤 액세스 메모리(Resistive Random Memory Access, RRAM), 상 변화 랜덤 액세스 메모리(Phase Change Random Memory Access, PRAM), 자성 랜덤 액세스 메모리(Magnetic Random Memory Access, MRAM), NAND 플래시 메모리 및 자성 스토리지 중에서 선택된 세 개 이상의 상이한 메모리 기술들을 기반으로, 저장 매체들을 포함할 수 있다.
일 실시 예로서, 상술한 바와 같이 수신은 통합된 액세스 프로토콜의 형태로 데이터 액세스의 수신을 포함할 수 있다. 다른 실시 예로서, 상술한 바와 같이, 데이터 액세스의 수신은 제1 프로토콜을 통해 하나 이상의 저장 매체들의 제1 그룹에서 데이터 액세스를 수신하고, 제2 액세스 프로토콜을 통해 하나 이상의 저장 매체들의 제2 그룹에서 데이터 액세스를 수신하는 것을 포함할 수 있다.
다양한 실시 예들로서, 블록으로부터 도시된 하나 이상의 동작(들)은 도 1, 도 2, 도 3a, 도 3b, 도 3c 또는 도 6의 시스템들 또는 장치들로부터 수행되고, 도 1, 도 2, 도 3a, 도 3b, 도 3c 또는 도 4의 메모리 인터커넥트 프로세서로부터 수행된다.
블록(504)에 도시된 바와 같이, 일 실시 예로서, 헤테로지니어스 메모리 시스템의 저장 매체는 다양한 특징들을 기반으로, 데이터 액세스를 위한 타깃 저장 매체로 결정될 수 있다. 다양한 실시 예들로서, 상술한 바와 같이, 결정은 타깃 저장 매체와 관련된 성능 특징들의 적어도 일부분을 기반으로 발생할 수 있다. 다양한 실시 예들로서, 블록으로부터 도시된 하나 이상의 동작(들)은 도 1, 도 2, 도 3a, 도 3b, 도 3c 또는 도 6의 시스템들 또는 장치들로부터 수행되고, 도 1, 도 2, 도 3a, 도 3b, 도 3c 또는 도 4의 메모리 인터커넥트 프로세서로부터 수행된다.
블록(506)에 도시된 바와 같이, 일 실시 예로서, 데이터 액세스는 프로세서와 타깃 저장 매체 사이에서 전송될 수 있다. 일 실시 예로서, 상술한 바와 같이, 전송은 데이터 액세스를 통합된 액세스 프로토콜에서 타깃 저장 매체로부터 채택된 저장 매체 특정 프로토콜로 전송하는 것을 포함할 수 있다. 다양한 실시 예들로서, 데이터 액세스의 수신은 데이터 액세스와 관련된 데이터 범주의 지시의 수신을 포함할 수 있다. 이러한 일 실시 예로서, 상술한 바와 같이, 전송은 데이터 범주를 기반으로, 복수의 저장 매체 타입의 저장 매체들 중 하나로 데이터를 우선적으로 전송하는 것을 포함할 수 있다.
몇몇 실시 예들로서, 상술한 바와 같이, 데이터와 관련된 데이터 범주는 데이터 액세스로부터 야기되는 프로세서로부터 실행되는 소프트웨어의 편집 동안 설정될 수 있다. 다양한 실시 예들로서, 블록으로부터 도시된 하나 이상의 동작(들)은 도 1, 도 2, 도 3a, 도 3b, 도 3c 또는 도 6의 시스템들 또는 장치들로부터 수행되고, 도 1, 도 2, 도 3a, 도 3b, 도 3c 또는 도 4의 메모리 인터커넥트 프로세서로부터 수행된다.
블록(501)에서 도시된 바와 같이, 일 실시 예로서, 복수의 저장 매체 타입의 저장 매체들 중 적어도 일부분은 저장 매체 티어들의 계층에 구성된다. 몇몇 실시 예들로서, 상술한 바와 같이, 구성은 저장 매체의 각 유형과 관련된 하나 이상의 성능 특징의 적어도 일부분을 기반으로 한다. 다양한 실시 예들로서, 구성은 레이어드 캐싱 메모리 시스템의 저장 매체 티어들의 계층에 구성하는 것을 포함한다. 일 실시 예로서, 레이어드 캐싱 메모리 시스템의 저장 매체 티어들의 계층 구성은 레이어드 캐싱 메모리 내부의 각각의 저장 매체의 데이터 컨텐츠들을 모니터링 하는 것을 포함한다.
이러한 일 실시 예로서, 상술한 바와 같이 결정은 데이터 액세스와 관련된 데이터의 조각을 포함하는 저장 매체가 있는지에 대해 판단하는 것을 포함한다. 이러한 일 실시 예로서, 상술한 바와 같이 전송은 데이터 액세스와 관련된 데이터의 조각을 포함하는 레이어드 캐싱 메모리 시스템의 가장 높은 레이어에 포함된 저장 매체로 데이터 액세스를 전송하는 것을 포함한다. 다양한 실시 예들로서, 상술한 바와 같이, 데이터의 조각과 관련된 레이어드 캐싱 메모리 시스템의 가장 높은 레이어가 휘발성 저장 매체를 포함하는 경우, 기술(500)은 레이어드 캐싱 메모리 시스템의 비휘발성 레이어 내부의 데이터의 조각을 미러링하는 것을 더 포함한다.
몇몇 실시 예들로서, 상술한 바와 같이, 기술(500)은 트리거 이벤트에 응답하여 저장 매체 단들의 계층을 동적으로 재구성하는 것을 더 포함한다. 이러한 일 실시 예로서, 상술한 바와 같이 트리거 이벤트는 헤테로지니어스 메모리 시스템에 포함된 저장 매체에 구성된 부분적인 실패의 일부분을 포함할 수 있다. 일 실시 예로서, 동적 재구성은 절충된 저장 매체의 사용을 감소시킬 수 있다. 블록으로부터 도시된 하나 이상의 동작(들)은 도 1, 도 2, 도 3a, 도 3b, 도 3c 또는 도 6의 시스템들 또는 장치들로부터 수행되고, 도 1, 도 2, 도 3a, 도 3b, 도 3c 또는 도 4의 메모리 인터커넥트 프로세서로부터 수행된다.
도 6은 본 발명의 실시 예에 따른 장치를 포함하는 처리 시스템(600)을 보여주는 블록도이다. 다른 실시 예로서, 처리 시스템(600)의 정보는 개시된 주제의 원리들을 따른 하나 이상의 테크닉들을 실행 또는 이용할 수 있다.
다양한 실시 예들로서, 처리 시스템(600)은 휴대용 컴퓨터, 사무용 컴퓨터, 워크스테이션(workstation), 서버(server), 블레이드 서버(blade server), 개인 휴대 정보 단말기, 스마트 폰(smart phone), 테블릿(tablet), 및 다른 적합한 컴퓨터들 또는 가상 기계 또는 가상 컴퓨팅(computing) 장치와 같은 컴퓨팅 장치를 포함할 수 있다. 다양한 실시 예들로서, 처리 시스템(600)은 유저(user, 미 도시)로부터 사용될 수 있다.
개시된 주제와 관련된 처리 시스템(600)은 더 나아가 중앙 처리 유닛(CPU), 로직(logic), 또는 프로세서(610)를 포함할 수 있다. 몇몇 예시들로서, 프로세서(610)는 하나 이상의 기능 단위 블록들(FUBs) 또는 조합 로직 블록들(CLBs)(615)를 포함할 수 있다. 이러한 일 실시 예로서, 조합 로직 블록은 다양한 불 논리 동작들(Boolean logic operations)(예를 들어, NAND, NOR, NOT, XOR, 등) 안정 로직 장치들(예를 들어, 플립-플롭들(flip-flops), 래치들(latches) 등), 다른 로직 장치들 또는 이들을 결합한 장치들을 포함할 수 있다. 이러한 조합 논리 동작들은 바라던 결과를 성취하기 위한 입력 신호들을 처리하는 단순하거나 복잡한 방식을 포함할 수 있다.
동기 조합 논리 연산의 몇몇 예시들은 예시적인 실시 예를 설명하면서, 개시된 요지는 이에 한정되지 않고, 비 동기 동작 또는 이들을 혼합한 것을 포함할 수 있다고 이해된다. 일 실시 예로서, 조합 논리 동작은 복수의 상보형 금속 산화 반도체(CMOS) 트랜지스터들로 구성될 수 있다. 다양한 실시 예들로서, 이러한 CMOS 트랜지스터들은 논리 동작을 수행하기 위한 게이트들로 구성될 수 있다. 다른 기술들은 사용될 수 있고, 개시된 요지의 스코프(scope) 내에 있다고 이해된다.
개시된 요지에 따른 처리 시스템(600)은 휘발성 메모리(620)(예를 들어, 랜덤 액세스 메모리(Random Access Memory, RAM), 등)를 더 포함할 수 있다. 개시된 요지에 따른 처리 시스템(400)은 비휘발성 메모리(630)(예를 들어, 하드 드라이브(hard drive), 광 메모리, NAND 또는 플래시 메모리(Flash memory), 등)를 더 포함할 수 있다. 몇몇 실시 예들로서, 휘발성 메모리(620), 비휘발성 메모리(430), 또는 그것의 부분들 또는 결합은 "저장 매체"라고 할 수 있다. 다양한 실시 예들로서, 휘발성 메모리(620) 및/또는 비휘발성 메모리(630)는 반 영구적이거나 영구적인 형태로 데이터를 저장할 수 있다.
다양한 실시 예들로서, 처리 시스템(600)은 처리 시스템(600)의 일부 및 통신 네트워크를 통해 통신할 수 있도록 구성된 하나 이상의 네트워크 인터페이스들(network interfaces)(640)을 포함할 수 있다. 와이-파이(Wi-Fi) 프로토콜은 전자 전기 기술자 협회(IEEE)802.11g, IEEE 802.11n 등을 포함할 수 있다. 하지만 이에 한정되지 않는다. 무선 프로토콜은 IEEE 802.16m, GSM에 대한 향상된 데이터 레이트(Global System for Mobile Communication) 에볼루션(Evolution)(EDGE), 이볼브드(Evolved) 고속 패킷 접속(HSPA+) 등을 포함할 수 있다. 유선 프로토콜은 IEEE 802.3, 파이버 채널(Fibre Channel), 전력선 통신망(홈 플러그(Home Plug), IEEE1901) 등을 포함할 수 있다.
개시된 요지에 따른 처리 시스템(600)은 사용자 인터페이스부(650)(예를 들어, 디스플레이 어댑터(display adapter, 햅틱 인터페이스(haptic interface), 인간 인터페이스 장치, 등)를 더 포함할 수 있다. 다양한 실시 예들로서, 사용자 인터페이스부(650)는 사용자로부터 입력을 받고/거나 사용자에게 출력을 공급할 수 있다. 다른 유형의 장치들은 사용자와의 상호 작용을 제공하기 위해 사용될 수 있다. (예를 들어, 사용자에게 공급되는 피드백(feedback)은 시각 피드백, 청각 피드백, 또는 촉각 피드백 및 사용자가 청각, 말, 또는 촉각과 같은 임의의 형태를 수신함으로써 감각적 피드백의 임의의 형태일 수 있다.)
다양한 실시 예들로서, 처리 시스템(600)은 하나 이상의 다른 장치들 또는 하드웨어 요소들(660)(예를 들어, 디스플레이 또는 모니터, 키보드, 마우스, 카메라, 지문 인식기, 비디오 장치, 등)을 포함할 수 있다. 상술된 내용은 본 발명을 설명하기 위한 예시이다. 따라서, 본 발명은 이에 한정되지 않는다.
개시된 요지와 관련된 처리 시스템(600)은 하나 이상의 시스템 버스들(system buses)(605)을 더 포함할 수 있다. 이러한 일 실시 예로서, 시스템 버스(605)는 프로세서(610), 휘발성 메모리(620), 비휘발성 메모리(630), 네트워크 인터페이스(640), 사용자 인터페이스부(650) 및 하나 이상의 하드웨어 요소들(660)을 통신할 수 있게 연결할 수 있다. 프로세서(610)로부터 진행되는 데이터, 또는 비휘발성 메모리(630)의 외부로부터 입력되는 데이터는 비휘발성 메모리 장치(630) 또는 휘발성 메모리 장치(620)에 저장될 수 있다.
다양한 실시 예들로서, 처리 시스템(600)은 하나 이상의 소프트웨어(software) 요소들(670)을 실행 또는 포함할 수 있다. 몇몇 실시 예들로서, 소프트웨어 요소들(670)은 운영 체제(OS) 및/또는 어플리케이션(application)을 포함할 수 있다. 몇몇 실시 예들로서, OS는 어플리케이션을 위한 하나 이상의 서비스들 및 어플리케이션과 처리 시스템(600)의 다양한 하드웨어 요소들(예를 들어, 프로세서(610), 네트워크 인터페이스(640), 등) 사이의 중개자로서 동작 또는 운영하도록 구성될 수 있다.
이러한 일 실시 예로서, 처리 시스템(600)은 국부적으로 설치될 수 있고(예를 들어, 비휘발성 메모리(630) 내에), 프로세서(610)로부터 바로 실행되고, OS와 바로 상호작용하는 하나 이상의 네이티브 어플리케이션들(native applications)을 포함할 수 있다. 이러한 일 실시 예로서, 네이티브 어플리케이션들은 프로세서(610)에 의해 실행되는 코드 내에 오브젝트 코드(object code) 또는 변환 소스로 구성된 스크립트(script) 해석기(예를 들어, C셀(csh), 애플스크립트(AppleScript), 오토핫키(Auto Hotkey), 등) 또는 가상 실행 기기(VM)(예를 들어, 자바 가상 머신(Java Virtual Machine), 마이크로소프트 공용 언어 런타임(Microsoft Common Language Runtime), 등)을 포함할 수 있다.
상술된 반도체 장치들은 다양한 패키징(packaging) 기술들을 사용하여 캡슐화될 수 있다. 예를 들어, 개시된 이론들의 요지에 따라 구성된 반도체 장치들은 패키지 온 패키지(package on package)(POP) 기술, 볼 그리드 어레이들(ball grid arrays)(BGAs) 기술, 칩 스케일 패키지들(chip scale packages)(CSPs) 기술, 플라스틱 리디드 칩 케리어(plastic leaded chip carrier)(PLCC) 기술, 플라스틱 듀얼 인-라인 패키지(plastic dual in-line package)(PDIP) 기술, 다이 인 와플 팩(die in waffle pack) 기술, 다이 인 와퍼 폼(die in wafer form) 기술, 칩 온 보드(chip on board)(COB) 기술, 세라믹 듀얼 인-라인 패키지(ceramic dual in-line package)(CERDIP) 기술, 플라스틱 메트릭 쿼드 플랫 패키지(plastic metric quad flat package)(PMQFP) 기술, 플라스틱 쿼드 플랫 패키지(plastic quad flat package)(PQFP) 기술, 스몰 아웃라인 패키지(small outline package)(SOIC) 기술, 슈링크 스몰 아웃라인 패키지(shrink small outline package)(SSOP) 기술, 씬 스몰 아웃라인 패키지(thin small outline package) (TSOP) 기술, 씬 쿼드 플랫 패키지(thin quad flat package) (TQFP) 기술, 시스템 인 패키지(system in package) (SIP) 기술, 멀티칩 패키지(multichip package)(MCP) 기술, 와퍼-레벨 페브리케이트 패키지(wafer-level fabricated package)(WFP) 기술, 와퍼-레벨 프로세스 스텍 패키지(wafer-level processed stack package)(WSP) 기술 또는 당업자에게 공지되어 있을 것 같은 다른 방법 중 어느 하나를 사용하여 캡슐화될 수 있다.
방법 단계들은 입력 데이터 상에서 동작하고 출력을 생성함으로써 기능들을 수행하는 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세스들로부터 수행될 수 있다. 예를 들어, FPGA(필드 프로그래머블 게이트 어레이(field programmable gate array)) 또는 ASIC(어플리케이션-스페시픽 인터게이트 서킷(application-specific intergated circuit))와 같은 특수 목적 논리 회로로부터 방법 단계들은 수행될 수 있고, 장치는 구현될 수 있다.
다양한 실시 예들로서, 컴퓨터 판독가능 매체는 자기 매체, 광 매체, 다른 매체 또는 이들의 조합(예를 들어, CD-ROM, 하드 드라이브, 읽기전용 메모리, 플래시 메모리, 등)을 포함할 수 있다. 이러한 일 실시 예에서, 컴퓨터 판독가능 매체는 명백하게, 그리고 비 일시적으로 구체화된 제조품일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 300, 301: 시스템 219: 메모리 성능 특징
104: 메모리 컨트롤러 229: 메모리 티어 파라미터
116, 126, 136, 146: 저장 매체 239: 저장 환경설정들
117, 127, 137, 147: 저장 컨트롤러 202: 프로세서 입/출력 인터페이스
118, 128, 138, 148: 메모리 290: 액세스
190: CPU 294: 데이터 범주 지표
192: 캐시 계층 208: 가속기 프로세서
193: 입/출력 인터페이스 252: 캐시/티어 오거나이저 회로
194: 데이터 254: 캐시 룩업 테이블
200, 400: 장치 256: 프로토콜 전송 회로
204: 범용 메모리 컨트롤러 258: 암호화 회로
206: 메모리 인터페이스들 260: DMA 회로
600: 처리 시스템 640: 네트워크 인터페이스
605: 버스 650: 사용자 인터페이스 유닛
610: 프로세서 660: 다른 하드웨어 장치들
620: 휘발성 메모리 670: 소프트 웨어
630: 비휘발성 메모리

Claims (20)

  1. 메모리 시스템에 대한 데이터 액세스를 수행하는 프로세서;
    복수의 저장 매체들을 포함하는 헤테로지니어스 메모리 시스템(heterogeneous memory system); 및
    상기 복수의 저장 매체들의 각각의 메모리 기술과 관련된 하나 이상의 성능 특성의 적어도 일부에 기반하여, 상기 프로세서로부터 상기 데이터 액세스를 상기 복수의 저장 매체들 중 결정된 적어도 하나의 타겟 저장 매체로 국부적으로 라우팅하는 메모리 인터커넥트(memory interconnect)를 포함하되,
    상기 복수의 저장 매체들의 각각의 타입(type)은 상기 각각의 메모리 기술에 기반하고, 상기 하나 이상의 물리적 성능 특성과 관련되고, 그리고
    상기 하나 이상의 성능 특성 각각은 상기 복수의 저장 매체들 각각의 상태 변화에 따라 갱신되는 장치.
  2. 제 1 항에 있어서,
    상기 프로세서는 데이터를 저장하기 위하여 사용되는 저장 매체의 타입에 관계없이 통합 액세스 프로토콜을 사용하는 장치.
  3. 제 2 항에 있어서,
    상기 메모리 인터커넥트는 상기 프로세서에 의하여 사용되는 상기 통합 액세스 프로토콜로부터 상기 데이터를 저장하기 위하여 사용되는 상기 저장 매체에 의하여 사용되는 저장 매체 특정 프로토콜으로 상기 데이터 액세스를 중계하는 장치.
  4. 제 1 항에 있어서,
    상기 메모리 인터커넥트는:
    상기 복수의 저장 매체들의 제 1 그룹에 대한 데이터 액세스들을 수신하는 시스템 메모리 인터페이스; 및
    상기 복수의 저장 매체들의 제 2 그룹에 대한 데이터 액세스들을 수신하는 2차 저장 인터페이스를 포함하는 장치.
  5. 제 1 항에 있어서,
    상기 복수의 저장 매체들은 3개 이상의 상이한 저장 매체 타입들에 기반한 저장 매체들을 포함하고,
    상기 타입들은 DRAM(Dynamic Random Access Memory), RRAM(Resistive Random Access Memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic Random Access Memory), NAND 플래스 메모리 및 자기 스토리지(magnetic storage)로 구성된 그룹으로부터 선택되는 장치.
  6. 제 1 항에 있어서,
    상기 메모리 인터커넥트는 저장 장치 티어들의 계층을 레이어드 캐싱 메모리 시스템(layered caching memory system)으로 구성하는 장치.
  7. 제 6 항에 있어서,
    상기 메모리 인터커넥트는 상기 레이어드 캐싱 메모리 시스템 내에서 각 저장 매체의 내용을 추적하고, 상기 데이터 액세스와 관련된 데이터를 포함하는 저장 매체를 포함하는 경우 상기 데이터 액세스와 관련된 상기 데이터를 포함하는 저장 매체를 나타내는 캐시 구성 회로(cache organizer circuit)를 포함하는 장치.
  8. 제 7 항에 있어서,
    상기 메모리 인터커넥트는 상기 데이터 액세스와 관련된 상기 데이터를 포함하는 상기 레이어드 캐싱 메모리 시스템의 가장 빠른 계층 내에 포함된 저장 매체로 상기 데이터 액세스를 라우팅하는 장치.
  9. 제 8 항에 있어서,
    상기 메모리 인터커넥트는 상기 데이터 액세스와 관련된 상기 데이터를 포함하는 상기 레이어드 캐싱 메모리 시스템의 상기 가장 빠른 계층이 휘발성 저장 매체를 포함하는 경우, 상기 레이어드 캐싱 메모리 시스템의 비휘발성 계층 내에서 상기 데이터를 미러링하는 장치.
  10. 제 1 항에 있어서,
    상기 메모리 인터커넥트는 상기 복수의 저장 매체들의 상기 각각의 타입(type)과 관련된 상기 하나 이상의 성능 특성의 적어도 일부에 기반하여, 저장 매체 티어들의 계층으로 상기 복수의 저장 매체들의 적어도 일부를 동적으로 구성하고,
    상기 저장 매체 티어들의 계층은 무제한 전원 공급 장치를 통하여 작동하는 경우 속도에 우선 순위가 지정되고, 제한된 전원 공급 장치를 통하여 작동하는 경우 절전을 위하여 우선 순위가 지정되는 장치.
  11. 프로세서로부터 헤테로지니어스 메모리 시스템(heterogeneous memory system)에 대한 데이터 액세스를 수신하는 단계;
    메모리 인터커넥트에 의하여, 상기 데이터 액세스를 위한 상기 헤테로지니어스 메모리 시스템의 타겟 저장 매체를 결정하는 단계; 및
    상기 메모리 인터커넥트에 의하여, 상기 프로세서 및 상기 타겟 저장 매체 사이의 상기 데이터 액세스의 적어도 일부를 국부적으로 라우팅하는 단계를 포함하되,
    상기 헤테로지니어스 메모리 시스템은 복수의 타입들의 저장 매체들을 포함하고,
    상기 저장 매체들의 상기 복수의 타입들 각각은 하나 이상의 성능 특성과 관련되고,
    상기 하나 이상의 성능 특성 각각은 상기 복수의 타입들의 저장 매체들 각각의 상태 변화에 따라 갱신되고, 그리고
    상기 결정하는 단계는 상기 타겟 저장 매체와 관련된 적어도 하나의 성능 특성에 기반하는 방법.
  12. 제 11 항에 있어서,
    상기 헤테로지니어스 메모리 시스템은 적어도 하나의 휘발성 저장 매체 및 적어도 하나의 비휘발성 저장 매체를 포함하고,
    상기 결정하는 단계는:
    상기 메모리 인터커넥트가 무제한 전원 공급 장치를 통하여 작동하는 경우, 상기 타겟 저장 매체로 상기 적어도 하나의 휘발성 저장 매체를 선택하는 단계를 포함하고,
    상기 메모리 인터커넥트가 무제한 전원 공급 장치와 연결되지 않은 경우, 상기 타겟 저장 매체로 상기 적어도 하나의 비휘발성 저장 매체를 선택하는 단계를 포함하는 방법.
  13. 제 11 항에 있어서,
    상기 데이터 액세스를 수신하는 단계는 상기 데이터 액세스와 관련된 데이터 범주의 표시를 수신하는 단계를 포함하고,
    상기 라우팅하는 단계는 상기 데이터 범주에 기반하여 상기 저장 매체들의 상기 복수의 타입들 중 하나로 데이터를 우선적으로 라우팅하는 단계를 포함하는 방법.
  14. 제 13 항에 있어서,
    상기 데이터와 관련된 상기 데이터 범주는 상기 프로세서에 의하여 상기 데이터 액세스가 실행되는 경우, 소프트웨어 프로그램의 컴파일동안 설정되는 방법.
  15. 제 11 항에 있어서,
    상기 저장 매체들의 상기 복수의 타입들 각각에 관련된 상기 하나 이상의 성능 특성의 적어도 일부에 기반하여, 상기 저장 매체들의 상기 복수의 타입들의 적어도 부분을 레이어드 캐싱 메모리 시스템(layered caching memory system)으로 구성하는 단계를 더 포함하고,
    상기 라우팅하는 단계는 상기 데이터 액세스를 상기 데이터 액세스와 관련된 데이터 조각을 포함하는 상기 레이어드 캐싱 메모리 시스템의 가장 빠른 계층 내에 포함된 저장 매체로 라우팅하는 단계를 포함하는 방법.
  16. 제 11 항에 있어서,
    상기 저장 매체들의 상기 복수의 타입들의 적어도 일부를 저장 매체 티어들의 계층들로 구성하는 단계; 및
    상기 헤테로지니어스 메모리 시스템에 의하여 포함된 손상된 저장 매체의 적어도 일부 장애에 응답하여, 상기 헤테로지니어스 메모리 시스템을 동적으로 재구성하는 단계를 더 포함하고,
    상기 동적으로 재구성하는 단계는 상기 손상된 저장 매체의 사용을 줄이는 단계를 더 포함하는 방법.
  17. 데이터 액세스를 수신하는 프로세서 인터페이스;
    헤테로지니어스 메모리 시스템(heterogeneous memory system)의 적어도 하나의 저장 매체와 통신하고, 적어도 하나의 성능 특성과 적어도 간접적으로 관련된 적어도 하나의 저장 매체 인터페이스; 및
    상기 적어도 하나의 저장 매체 인터페이스 중 적어도 하나와 관련된 상기 적어도 하나의 성능 특성의 적어도 일부에 기반하여, 상기 프로세서 인터페이스로부터 상기 적어도 하나의 저장 매체 인터페이스 중 하나로 상기 데이터 액세스를 국부적으로 라우팅하는 메모리 컨트롤러를 포함하되,
    상기 헤테로지니어스 메모리 시스템은 복수의 타입(type)들의 저장 매체들을 포함하고, 그리고
    상기 적어도 하나의 성능 특성은 상기 적어도 하나의 저장 매체의 상태 변화에 따라 갱신되는 장치.
  18. 제 17 항에 있어서,
    적어도 하나의 저장 선호도(storage preference) 세트를 저장하는 메모리를 더 포함하고,
    상기 적어도 하나의 저장 매체 인터페이스 및 상기 적어도 하나의 저장 선호도와 관련된 상기 적어도 하나의 성능 특성에 기반하여, 상기 메모리 컨트롤러는 상기 적어도 하나의 저장 매체 인터페이스 중 하나를 선택하는 장치.
  19. 제 18 항에 있어서,
    상기 데이터 액세스는 데이터 범주와 관련되고,
    상기 적어도 하나의 저장 선호도는 상기 데이터 범주에 대한 성능 특성의 우선 순위를 지시하는 장치.
  20. 제 18 항에 있어서,
    상기 메모리 컨트롤러는 제 1 동작 상태 동안 상기 적어도 하나의 저장 선호도의 제 1 세트를 사용하고, 제 2 동작 상태 동안 상기 적어도 하나의 저장 선호도의 제 2 세트를 사용하는 장치.


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