KR102393131B1 - 비디오 스트림들에 대한 브랜치 디바이스 대역폭 관리 - Google Patents

비디오 스트림들에 대한 브랜치 디바이스 대역폭 관리 Download PDF

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Abstract

대역폭 관리는 브랜치 디바이스에 의해 디스플레이 디바이스로부터 요청된 디스플레이 식별 데이터 구조를 수신하는 것을 포함한다. 브랜치 디바이스는 변경된 디스플레이 식별 데이터 구조를 얻기 위해 브랜치 디바이스 상의 압축 포트를 통한 총 대역폭에 기초하여 요청된 디스플레이 식별 데이터 구조를 변경한다. 브랜치 디바이스는 변경된 디스플레이 식별 데이터 구조를 소스 디바이스로 송신한다.

Description

비디오 스트림들에 대한 브랜치 디바이스 대역폭 관리
관련 출원들에 대한 상호참조
본 출원은 2017 년 12 월 21 일자로 출원된 미국 출원 제 15/851,524 호와, 2017 년 1 월 3 일자로 출원된 미국 가출원 제 62/441,652 호 양쪽을 우선권 주장한다. 미국 특허 출원 제 15/851,524 호는 미국 가출원 제 62/441,652 호를 우선권으로 주장한다. 미국 출원 제 15/851,524 호 및 미국 가출원 제 62/441,652 호 양쪽은 그 전체 내용이 본원에서 참조로서 포함한다.
기술 분야
일반적으로 본 발명의 실시형태들은 전자 디바이스에 관련된다. 특히, 실시형태들은 디스플레이 디바이스에 접속하는 브랜치 디바이스에 관한 것이다.
비디오 스트림들은 디스플레이 디바이스에 디스플레이하기 위한 비디오 신호들의 집합이다. 비디오 신호들은 인코딩된 디지털 데이터의 형태로 된 비주얼 이미지의 표현이다. 비디오 스트림들은 비디오 스트림을 생성하는 소스 디바이스로부터 비디오 스트림을 디스플레이하는 디스플레이 디바이스로 전달된다. 비디오 스트림의 포맷이 디스플레이 디바이스의 디스플레이 요건을 따르는 것을 보장하기 위해, 디스플레이 디바이스는 EDID (extended display identification data) 를 소스 디바이스에 전송한다. 소스 디바이스는 EDID 에 매칭하는 비디오 스트림을 형성하고 브랜치 디바이스를 통해 디스플레이 디바이스로 비디오 스트림을 전송한다. 특히, 브랜치 디바이스는 비디오 스트림을 디스플레이 디바이스로 단순히 전송한다.
일부 예시적인 실시형태들은 대역폭 관리를 위한 브랜치 디바이스에 관한 것이다. 브랜치 디바이스는 소스 디바이스 포트, 디스플레이 디바이스 포트, 및 소스 디바이스 포트와 디스플레이 디바이스 포트에 커플링된 프로세싱 회로부를 포함한다. 프로세싱 회로부는, 디스플레이 디바이스 포트를 통하여, 디스플레이 디바이스로부터 요청된 디스플레이 식별 데이터 구조를 수신하고, 변경된 디스플레이 식별 데이터 구조를 얻기 위해 브랜치 디바이스 상의 압축 포트를 통한 총 대역폭에 기초하여 요청된 디스플레이 식별 데이터 구조를 변경하고, 소스 디바이스 포트를 통해 소스 디바이스로 변경된 디스플레이 식별 데이터 구조를 송신하도록 구성된다.
일부 예시적인 실시형태들은 대역폭 관리를 위한 방법에 관한 것이다. 본 방법은 브랜치에 의해 디스플레이 디바이스로부터 요청된 디스플레이 식별 데이터 구조를 수신하는 단계를 포함한다. 브랜치 디바이스는 변경된 디스플레이 식별 데이터 구조를 얻기 위해 브랜치 디바이스 상의 압축 포트를 통한 총 대역폭에 기초하여 요청된 디스플레이 식별 데이터 구조를 변경한다. 브랜치 디바이스는 변경된 디스플레이 식별 데이터 구조를 소스 디바이스로 송신한다.
일부 예시적인 실시형태들은 소스 디바이스 포트 및 디스플레이 디바이스 포트에 커플링된 비디오 스트림 프로세싱 아키텍처에 관한 것이다. 비디오 스트림 프로세싱 아키텍처는, 소스 디바이스로부터 소스 디바이스 포트를 통하여, 변경된 디스플레이 식별 데이터 구조에 매칭하는 오리지널 비디오 스트림을 수신하고, 그리고 요청된 디스플레이 식별 데이터 구조에 매칭하는 요청된 비디오 스트림을 형성하기 위해 오리지널 비디오 스트림을 변경하기 위한 회로부를 포함한다. 요청된 디스플레이 식별 데이터 구조는 디스플레이설 디바이스에 의해 요청된다. 요청된 비디오 스트림은 디스플레이 디바이스 포트를 통하여 디스플레이 디바이스로 송신된다.
본 기술의 다른 양태들은 다음의 설명 및 청구항들로부터 명백할 것이다.
도 1 은 본 기술의 하나 이상의 실시형태들에 따른 시스템의 다이어그램을 도시한다.
도 2 는 본 기술의 하나 이상의 실시형태들에 따른 시스템의 다이어그램을 도시한다.
도 3 은 본 기술의 하나 이상의 실시형태들에 따른 브랜치 디바이스의 다이어그램을 도시한다.
도 4 는 본 기술의 하나 이상의 실시형태들에 따른 비디오 스트림 프로세싱 아키텍처의 다이어그램을 도시한다.
도 5 는 본 기술의 하나 이상의 실시형태들에 따른 디스플레이 식별 데이터 구조를 변경하는 흐름도를 도시한다.
도 6 은 본 기술의 하나 이상의 실시형태들에 따른 비디오 스트림을 송신하는 흐름도를 도시한다.
도 7 은 본 기술의 하나 이상의 실시형태들에 따른 비디오 스트림을 변경하는 흐름도를 도시한다.
도 8 은 본 기술의 하나 이상의 실시형태들에 따른 일 예를 도시한다.
본 기술의 특정 실시형태는 첨부된 도면들을 참조하여 상세히 설명될 것이다. 다양한 도면들에서 유사한 요소들은 일관성을 위해 동일한 참조 번호들로 표시된다.
본 기술의 실시형태들의 다음의 상세한 설명에 있어서, 다수의 특정 상세들이 본 기술의 철저한 이해를 제공하기 위해 기술된다. 하지만, 본 기술은 이들 특정 상세들없이도 실시될 수 있음이 당업자에게 명백할 것이다. 다른 경우들에 있어서, 널리 공지된 특징들은 설명을 불필요하게 복잡하게 하는 것을 회피하도록 설명되지 않았다.
본 출원 전반에 걸쳐 서수 (예를 들어, 첫 번째, 두 번째, 세 번째 등) 는 엘리먼트 (즉, 본 출원에서의 임의의 명사) 에 대한 형용사로 사용될 수 있다. 서수 번호의 사용은 요소의 엘리먼트들의 특정 순서를 암시하거나 생성하지 않으며 "전", "후", "단일의" 및 다른 이러한 용어의 사용에 의해서와 같이 명시적으로 개시하지 않는 임의의 엘리먼트를 단일 엘리먼트로만 제한하지도 않는다. 오히려 서수의 사용은 엘리먼트들 간을 구별하는 것이다. 예로 들어, 제 1 엘리먼트는 제 2 엘리먼트와 구별되며, 제 1 엘리먼트는 하나 보다 많은 엘리먼트들을 포함할 수 있고 엘리먼트들의 순서에서 제 2 엘리먼트를 후행 (또는 선행) 할 수 있다.
일반적으로, 이 기술의 실시형태들은 비디오 스트림에 대한 브랜치 디바이스 대역폭 관리에 관한 것이다. 특히, 브랜치 디바이스는 소스 디바이스(들)로부터 디스플레이 디바이스(들)로 비디오 스트림들을 전달하기 위해 하나 이상의 소스 디바이스들을 하나 이상의 디스플레이 디바이스에 커플링한다. 브랜치 디바이스는 브랜치 디바이스의 압축 포트에서 대역폭 제한을 가질 수도 있다. 대역폭 제한을 처리하기 위해, 브랜치 디바이스는 압축 포트를 통한 대역폭 요건들을 감소시키기 위해 디스플레이 디바이스로부터 디스플레이 식별 데이터 구조를 변경한다. 변경된 디스플레이 식별 데이터 구조에 매칭하는 비디오 스트림이 수신될 때, 브랜치 디바이스는 비디오 스트림이 디스플레이 디바이스에 의해 요청된 디스플레이 식별 데이터 구조를 따르도록 비디오 스트림을 변경할 수 있다. 하나 이상의 실시형태에서, 디스플레이 식별 데이터 구조 및 비디오 스트림의 변경은 비디오 스트림의 품질을 보존하도록 수행된다. 특히, 소스 디바이스 상에서 브랜치 디바이스에 대한 대역폭 관리를 수행하는 것과는 대조적으로, 디스플레이 디바이스에 대한 비디오 스트림의 품질은, 변경이 이루어지지 않고 브랜치 디바이스에 대한 대역폭 관리가 수행되지 않은 경우와 동일하다.
본원에 사용된 바와 같이, 비디오 스트림은 비디오 신호들의 집합이다. 특히, 비디오 스트림은 인코딩된 디지털 데이터의 형태로 된 비주얼 이미지의 표현이다. 비주얼 이미지들의 오브젝트는 프레젠테이션, 문서 등의 경우와 같이 정적이거나, 또는 영화 및 기타 비디오들의 경우와 같이 동적이다. 따라서, 용어 비디오의 사용은 컨텐츠를 참조하지 않고 디스플레이가 비주얼이라는 것을 참조한다. 보다 구체적인 예로서, 비디오 스트림은 컴퓨터 기술 협회의 DTV 인터페이스 소위원회에 의한 DTV 인터페이스 표준을 따를 수 있다.
비디오 신호들은 디스플레이가능한 데이터 및 필러 데이터를 위한 신호들을 포함할 수 있다. 디스플레이가능한 데이터는 디스플레이 디바이스에서 비디오 이미지를 디스플레이하는 방법을 설명한다. 예를 들어, 비디오 스트림에서의 디스플레이가능한 데이터는 디스플레이의 각각의 물리적 픽셀의 컬러 값을 기술할 수 있다. 비디오 스트림에서의 필러 데이터는 중요하지 않은 값을 갖는 데이터이지만 적절한 타이밍을 유지하기 위한 목적을 위하여 플레이스홀더로서 작용한다. 필러 데이터의 예는 수평 블랭킹 기간 동안 송신된 데이터이다.
도면들을 참조하여 보면, 도 1 은 본 기술의 하나 이상의 실시형태들에 따른 시스템의 다이어그램을 도시한다. 도 1 에 도시된 바와 같이, 시스템은, 브랜치 디바이스 (106) 를 통하여 소스 디바이스 (102) 에 커플링하는 디스플레이 디바이스 (104) 를 포함한다. 커플링은 각각의 컴포넌트들 간의 직접 및 간접 접속을 포함한다. 이들 디바이스들 각각은 아래 설명된다.
디스플레이 디바이스 (104) 는 비디오 스트림을 디스플레이하는 물리적 디바이스이다. 예를 들어, 디스플레이 디바이스는 독립형 모니터, 랩탑 모니터, 프로젝터, 텔레비전, 모바일 디바이스의 스크린, 헤드 탑재 디스플레이, 또는 비디오 스트림을 보여줄 수 있는 다른 물리적 디바이스일 수 있다.
소스 디바이스 (102) 는 비디오 컨텐츠를 생성하고 출력하는 물리적 디바이스이다. 즉, 소스 디바이스 (102) 는 내부 데이터로부터 외부 인터페이스로 콘텐츠를 렌더링한다. 소스 디바이스는 그래픽 프로세서, 중앙 프로세싱 유닛, 또는 비디오 스트림을 형성하기 위한 다른 회로부일 수 있거나 이들을 포함할 수도 있다. 예를 들어, 소스 디바이스는 컴퓨터, TV, 디지털 비디오 디스크 (DVD) 플레이어 디바이스, 블루레이 플레이어, 모바일 디바이스의 전부 또는 일부 또는 다른 이러한 디바이스일 수 있다.
브랜치 디바이스 (106) 는 디스플레이 디바이스 (104) 및 소스 디바이스 (102) 양쪽에 커플링되어 이들 사이에 개재되어 있다. 커플링됨은 브랜치 디바이스 (106) 와 디스플레이 디바이스 (104) 사이 및 브랜치 디바이스 (106) 와 소스 디바이스 (102) 사이의 직접 또는 간접적인 물리적 접속을 지칭한다. 하나 이상의 실시형태들에서, 디스플레이 디바이스 (104) 및 소스 디바이스 (102) 는 브랜치 디바이스 (106) 상의 물리적 포트들을 통하여 브랜치 디바이스 (106) 에 물리적으로 및 유선 또는 무선 접속된다. 예를 들어, 소스 디바이스로부터 브랜치 디바이스로 무선으로 컨텐츠를 전달하는 무선 칩이, 소스 디바이스와 브랜치 디바이스 사이에 존재할 수 있다. 브랜치 디바이스 (106) 는 외부 입력 인터페이스 컨텐츠를 취하여 컨텐츠를 외부 출력 인터페이스로 전달한다. 예를 들어, 브랜치 디바이스 (106) 는 도킹 스테이션 (예를 들어, 랩탑 또는 모바일 디바이스용), 스플릿터를 갖는 케이블, 또는 비디오 스트림을 전송하는 다른 이러한 디바이스일 수 있다.
도 1 에 추가로 도시된 바와 같이, 요청된 디스플레이 식별 데이터 구조 (108) 는 디스플레이 디바이스 (104) 로부터 브랜치 디바이스 (106) 로 통신된다. 요청된 디스플레이 식별 데이터 구조 (108) 는 디스플레이 디바이스 (104) 에 의해 설정된 파라미터들을 갖는 디스플레이 식별 데이터 구조이다. 용어, 디스플레이 식별 데이터 구조의 사용은 당업계의 디스플레이 식별 데이터 구조의 표준 사용에 대응한다. 즉, 디스플레이 식별 데이터 구조는 비디오 소스에 대한 디지털 디스플레이의 능력을 설명하기 위해 디지털 디스플레이에 의해 제공되는 데이터 구조이다. 디스플레이 식별 데이터 구조는 제조자 이름 및 일련 번호, 제품 유형, 디스플레이에 의해 지원되는 타이밍, 디스플레이 크기, 지원되는 해상도 및 다양한 다른 정보를 포함할 수 있다. 보다 구체적으로, 요청된 디스플레이 식별 데이터 구조는 디스플레이 디바이스 (104) 에 의해 요구되는 비디오 스트림의 포맷을 특정한다. 디스플레이 식별 데이터 구조는 확장된 디스플레이 식별 데이터 (EDID) 일 수 있다. EDID 는 비디오 전자 표준 위원회 (Video Electronics Standards Association) 에서 정의한 EDID 표준의 모든 버전을 준수한다. EDID 는 일부 실시형태에서 향상된 EDID (예를 들어, E-EDID) 일 수 있다.
변경된 디스플레이 식별 데이터 구조 (110) 는 브랜치 디바이스 (106) 로부터 소스 디바이스 (102) 로 통신된다. 변경된 디스플레이 식별 데이터 구조 (110) 는 브랜치 디바이스 (106) 에 의해 변경된 디스플레이 식별 데이터 구조이다. 특히, 변경된 디스플레이 식별 데이터 구조 (110) 는 오리지널 디스플레이 식별 데이터 구조 (108) 와는 상이한 비디오 스트림에 대한 하나 이상의 파라미터들을 갖는다. 예를 들어, 변경된 디스플레이 식별 데이터 구조 (110) 는 요청된 디스플레이 식별 데이터 구조 (108) 와는 상이한 수평 블랭킹에 대한 값, 요청된 디스플레이 식별 데이터 구조 (108) 와는 상이한 수직 블랭킹에 대한 값, 요청된 디스플레이 식별 데이터 구조 (108) 와는 상이한 클록 레이트에 대한 값 또는 요청된 디스플레이 식별 데이터 구조 (108) 와 상이한 다른 파라미터 값을 가질 수 있다.
도 1 에 계속하여, 오리지널 비디오 스트림 (112) 은 소스 디바이스 (102) 의 출력인 비디오 스트림이다. 구체적으로, 오리지널 비디오 스트림 (112) 의 비디오 신호들은 소스 디바이스 (102) 로부터 디스플레이 디바이스 (104) 로 송신된다. 오리지널 비디오 스트림 (112) 은 변경된 디스플레이 식별 데이터 구조 (110) 를 따른다.
요청된 비디오 스트림 (114) 은 디스플레이 디바이스 (104) 에 의해 요청된 비디오 스트림이다. 요청된 비디오 스트림 (114) 은 요청된 디스플레이 식별 데이터 구조 (108) 를 따른다. 따라서, 요청된 비디오 스트림 (114) 은 적어도 하나의 특성에 대하여 오리지널 비디오 스트림 (112) 과는 상이하다.
도 2 는 본 기술의 하나 이상의 실시형태들에 따른 시스템의 다른 구성을 도시한다. 도 2 에 도시된 바와 같이, 시스템은, 브랜치 디바이스 (206) 를 통하여 소스 디바이스 (202) 에 접속되는 다수의 디스플레이 디바이스들 (예를 들어, 디스플레이 디바이스 1 (208), 디스플레이 디바이스 N (210) 을 포함할 수도 있다. 각각의 디스플레이 디바이스 (예를 들어, 디스플레이 디바이스 1 (208), 디스플레이 디바이스 N (210)) 는 대응하는 요청된 디스플레이 식별 데이터 구조 (예를 들어, 디스플레이 식별 데이터 구조 1 (212), 디스플레이 식별 데이터 구조 N (214)) 및 대응하는 변경된 디스플레이 식별 데이터 구조 (예를 들어, 디스플레이 식별 데이터 구조 1', 디스플레이 식별 데이터 구조 N' (216)) 을 가질 수도 있다. 각각의 디스플레이 디바이스 (예를 들어, 디스플레이 디바이스 1 (208), 디스플레이 디바이스 N (210)) 는 추가적으로, 대응하는 오리지널 비디오 스트림 (예를 들어, 스트림 1', 스트림 N' (218)) 및 대응하는 요청된 비디오 스트림 (예를 들어, 스트림 1 (220), 스트림 N (222)) 을 가질 수도 있다. 도 2 의 소스 디바이스, 브랜치 디바이스, 디스플레이 디바이스, 요청된 디스플레이 식별 데이터 구조, 변경된 디스플레이 식별 데이터 구조, 오리지널 비디오 스트림들 및 변경된 비디오 스트림들은 도 1 의 대응하는 유사한 컴포넌트들과 동일하거나 유사할 수 있다. 각각의 디스플레이 디바이스는 동일하거나 상이한 요청된 디스플레이 식별 데이터 구조를 가질 수 있다. 예를 들어, 디스플레이 식별 데이터 구조 1 (212) 은 디스플레이 식별 데이터 구조 N (214) 과 동일하거나 상이할 수 있다.
도 2 에 도시된 바와 같이, 각각의 디스플레이 디바이스 (예를 들어, 디스플레이 디바이스 1 (208), 디스플레이 디바이스 N (210) 는 다른 디스플레이 디바이스들로부터 브랜치 디바이스 (206) 로의 별개의 접속을 갖는다. 또한, 도 2 에 도시된 바와 같이, 컨텐츠, 이를 테면, 각각의 디스플레이 디바이스에 대한 변경된 디스플레이 식별 데이터 구조 (예를 들어, 디스플레이 식별 데이터 구조 1', 디스플레이 식별 데이터 구조 N' (216)) 및 오리지널 비디오 스트림 (예를 들어, 스트림 1', 스트림 N' (218)) 은 브랜치 디바이스 (206) 와 소스 디바이스 (202) 사이에서 단일 접속 또는 포트를 공유한다. 단일 접속은 모든 디스플레이 디바이스들에 대해 요청된 비디오 스트림들을 수신하기에 불충분한 대역폭을 가질 수 있다. 그러나, 브랜치 디바이스가 필러 데이터없이 비디오 스트림을 요청하고 브랜치 디바이스가 필러 데이터를 추가하는 것에 의해, 단일 접속의 제한된 대역폭이 디스플레이 품질을 손실함이 없이 충분할 수도 있다.
도 1 및 도 2 에는 도시되지 않았지만, 다수의 소스 디바이스들이 동일한 분기 디바이스에 커플링될 수 있다. 그러한 시나리오에서, 단일 디스플레이 디바이스 또는 다수의 디스플레이 디바이스들이 브랜치 디바이스에 접속될 수 있다. 또한, 다수의 소스 디바이스들이 디스플레이 디바이스에 접속될 때, 각각의 소스 디바이스는 디스플레이의 일부분에 대한 오리지널 비디오 스트림을 제공할 수 있다. 하나 이상의 실시형태들에서, 브랜치 디바이스는 비디오 스트림을 단일 비디오 스트림으로 결합하지 않고 비디오 스트림들을 별개의 것으로서 유지할 수 있다. 비디오 스트림들을 결합하는 것은 예를 들어 디스플레이 디바이스 상에서 수행될 수도 있다.
브랜치 디바이스에 대한 논의를 계속하면, 도 3 은 브랜치 디바이스 (302) 의 예시적인 다이어그램을 도시한다. 브랜치 디바이스 (302) 는 도 1 의 브랜치 디바이스 (106), 도 2 의 브랜치 디바이스 (206) 또는 다수의 소스들에 접속된 다른 브랜치 디바이스일 수 있다. 도 3 에 도시된 바와 같이, 브랜치 디바이스 (302) 는 소스 디바이스 포트 (310), 디스플레이 디바이스 포트 (312), 펌웨어 (306) 를 저장하는 메모리 (304), 프로세싱 회로부 (308) 및 비디오 스트림 프로세싱 아키텍처 (314) 를 포함한다.
소스 디바이스 포트 (310) 는 (도 1 및 도 2 를 참조하여 위에 논의된) 소스 디바이스에 부착되는 물리적 하드웨어 포트이다. 예를 들어, 소스 디바이스 포트 (310) 는 소스 디바이스의 대응하는 물리적 하드웨어 포트에 물리적으로 접속하는 소켓 또는 플러그일 수 있다. 소스 디바이스 포트 (310) 는 디스플레이 포트 인터페이스, HDMI (High-Definition Multimedia Interface), MIPI (Mobile Industry Processor Interface) 또는 DVI (Digital Visual Interface) 와 같은 임의의 디스플레이 인터페이스 표준을 따를 수 있다.
디스플레이 디바이스 포트 (312) 는 (도 1 및 도 2 를 참조하여 위에 논의된) 디스플레이 디바이스에 부착되는 물리적 하드웨어 포트이다. 예를 들어, 소스 디바이스 포트 (312) 는 디스플레이 디바이스의 대응하는 물리적 하드웨어 포트에 물리적으로 접속하는 소켓 또는 플러그일 수 있다. 디스플레이 디바이스 포트 (312) 는 디스플레이 포트 인터페이스, HDMI, MIPI 또는 DVI 와 같은 임의의 디스플레이 인터페이스 표준을 따를 수 있다. 또한, 디스플레이 디바이스 포트 (312) 의 인터페이스 표준은 소스 디바이스 포트 (310) 의 인터페이스 표준과 동일하거나 상이할 수 있다.
또한, 도 3 은 단일 소스 디바이스 포트 (310) 및 단일 디스플레이 디바이스 포트 (312) 를 도시하고, 다수의 소스 디바이스 포트들 및/또는 다수의 디스플레이 디바이스 포트들이 존재할 수 있다. 구체적으로, 각각의 소스 디바이스 및 각각의 디스플레이 디바이스는 개별적인 소스 디바이스 포트 및 디스플레이 디바이스 포트를 가질 수 있다. 또한, 소스 디바이스 포트 (310) 및 디스플레이 디바이스 포트 (312) 중 일방 또는 양방은 압축 포트일 수 있다. 압축 포트는 제한된 대역폭을 가진 물리적 하드웨어 포트입니다. 예를 들어, 압축 포트는 요청된 비디오 스트림에 대해 불충분한 대역폭을 가질 수 있다.
하나 이상의 실시형태에서, 소스 디바이스와 디스플레이 디바이스 프로토콜들의 임의의 조합이 브랜치 디바이스에 의해 지원될 수 있다. 하나 이상의 실시형태들이 프로토콜 애그노스틱이다. 따라서, DP (DisplayPort), HDMI, DVI, MIPI 및 VGA 를 포함하여 소스 및 싱크 프로토콜들 및 버전들의 임의의 조합이 지원될 수 있다. 다음 예들은 사용될 수 있는 소스 디바이스, 포트 및 디스플레이 디바이스의 조합이다. 제 1 예에서, 멀티스트림 전송 (MST) 모드의 DP 1.2-1.4 소스 디바이스는 브랜치 디바이스 상에서 소스 디바이스 포트에 접속될 수 있으며 브랜치 디바이스는 대응하는 DP 및/또는 HDMI 디스플레이 디바이스들에 접속하기 위한 하나 이상의 DP 및/또는 HDMI 포트들을 가질 수 있다. 다른 예에서, MST 모드의 DP 1.2-1.4 소스 디바이스는 브랜치 디바이스 상에서 소스 디바이스 포트에 접속될 수 있으며 브랜치 디바이스는 대응하는 MIPI 디스플레이 디바이스들에 접속하기 위한 하나 이상의 MIPI 포트들을 가질 수 있다. 다른 예에서, 단일 스트림 전송 (SST) 모드의 DP 1.2-1.4 소스 디바이스는 브랜치 디바이스 상에서 소스 디바이스 포트에 접속될 수 있으며 브랜치 디바이스는 대응하는 DP 및/또는 HDMI 디스플레이 디바이스들에 접속하기 위한 하나 이상의 DP 및/또는 HDMI 포트들을 가질 수 있다. 다른 예에서, HDMI 또는 DVI 소스와 같은 비-디스플레이포트 소스 디바이스는 브랜치 디바이스 상에서 소스 디바이스 포트에 접속될 수 있으며 브랜치 디바이스는 대응하는 DP 및/또는 HDMI 디스플레이 디바이스들에 접속하기 위한 하나 이상의 DP 및/또는 HDMI 포트들을 가질 수 있다. 디스플레이 디바이스는 HDMI/DVI 모니터 또는 텔레비전일 수 있으며, 이는 대응하는 디스플레이 식별 데이터 구조에서 VIC 코드들을 이용한다. VIC 코드를 사용하기 위해, 브랜치 디바이스는 원하는 비디오 타이밍 변경들을 형성하기 위해 VIC 코드로부터 DP 디스플레이 디바이스들로 지원되는 보다 상세한 타이밍으로 변경하도록 디스플레이 식별 데이터 구조를 변경할 수 있다. 포트들 및 프로토콜들의 다른 구성들이 사용될 수도 있다.
도 3 에 계속하여, 메모리 (304) 는 저장 디바이스이다. 메모리 (304) 는 펌웨어 (306) 를 저장하는 기능을 포함한다. 다른 명령들 중에서, 펌웨어 (306) 는 디스플레이 식별 데이터 구조를 변경하기 위한 명령들을 포함한다. 특히, 펌웨어 (306) 는 도 5 의 동작들을 수행하기 위한 명령들을 포함한다. 도시되지는 않았지만, 펌웨어는 컴퓨터 판독가능 프로그램 코드의 형태로 추가로 저장될 수 있다. 컴퓨터 판독가능 프로그램 코드는 CD, DVD, 저장 디바이스, 디스켓, 테이프, 플래시 메모리, 물리적 메모리 또는 임의의 다른 컴퓨터 판독가능 저장 매체와 같은 비일시적 컴퓨터 판독가능 저장 매체 상에서 전체적으로 또는 부분적으로, 일시적으로 또는 영구적으로 저장될 수도 있다.
프로세싱 회로부 (308) 는 펌웨어 (306) 를 취출하고 실행하는 기능을 포함하는 하드웨어 프로세서 또는 그 일부이다. 예를 들어, 프로세싱 회로부 (308) 는 브랜치 디바이스 (302) 의 내장된 프로세서일 수도 있다. 도 3 은 펌웨어 (306) 에 접속된 프로세싱 회로부 (308) 를 도시하고 있지만, 프로세싱 회로부 (308) 는 펌웨어 (306) 없이 도 5 의 단계들을 수행하도록 구성되는 전용 하드웨어일 수도 있다.
비디오 스트림 프로세싱 아키텍처 (314) 는 요청된 비디오 스트림을 형성하기 위해 오리지널 비디오 스트림을 프로세싱하기 위한 하드웨어, 소프트웨어 및/또는 펌웨어이다. 예를 들어, 비디오 스트림 프로세싱 아키텍처 (314) 는 펌웨어로 구현될 수 있다. 일부 실시형태들에서, 비디오 스트림 프로세싱 아키텍처는 범용 프로세싱 회로에 대한 명령으로서 구현된다. 일부 실시형태들에서, 비디오 스트림 프로세싱 아키텍처는 비디오 스트림을 변경하기 위한 기능을 포함하는 전용 하드웨어 회로부이다. 비디오 스트림 프로세싱 아키텍처 (314) 의 일 예가 도 4 를 참조하여 아래에서 설명된다.
도시되지 않은 브랜치 디바이스 (302) 의 추가적인 컴포넌트들이 존재할 수 있다. 추가적인 컴포넌트들은 신호의 컨텐츠 또는 신호의 방향에 따라 신호를 소스 디바이스 포트 (310) 및/또는 디스플레이 디바이스 포트 (312) 로부터 프로세싱 회로부 (308) 또는 비디오 스트림 프로세싱 아키텍처 (314) 로 라우팅하는 기능을 포함할 수 있다. 예를 들어, 디스플레이 디바이스 포트 (312) 상의 브랜치 디바이스 (302) 로의 입력 신호들은 프로세싱 회로부 (308) 로 라우팅될 수 있는 한편, 소스 디바이스 포트 (310) 상의 브랜치 디바이스 (302) 로의 입력 신호들이 비디오 스트림 프로세싱 아키텍처 (314) 로 라우팅될 수 있다.
도 4 는 본 기술의 하나 이상의 실시형태들에 따른 비디오 스트림 프로세싱 아키텍처 (414) 의 일 예의 다이어그램을 도시한다. 비디오 스트림 프로세싱 아키텍처 (414) 의 각각의 컴포넌트는 일부 실시형태들에서 하드웨어 회로부에 대응할 수도 있다. 도 4 에 도시된 바와 같이, 비디오 스트림 프로세싱 아키텍처 (414) 는 입력을 위한 적어도 하나의 소스 디바이스 포트 (402) 및 출력을 위한 적어도 하나의 디스플레이 디바이스 포트 (404) 에 접속된다. 소스 디바이스 포트 (402) 및 디스플레이 디바이스 포트 (404) 는 도 3 을 참조하여 위에 논의된 포트들과 동일하거나 유사하다.
소스 디바이스 포트 (402) 를 통한 입력은 링크 심볼로서 수신 (Rx) 링크 심볼들 대 픽셀 트랜슬레이션 유닛 (408) 에 전달된다. 링크 심볼은 외부 링크 인터페이스를 통해 송신되는 심볼 데이터를 포함한다. Rx 링크 심볼들 대 픽셀 트랜슬레이션 유닛 (408) 은 입력 비디오 신호들을 수신하고 입력 비디오 신호에 대한 픽셀 값을 해석한다. Rx 링크 심볼들 대 픽셀 트랜슬레이션 유닛 (408) 은 비디오 버퍼 (410) 에 픽셀 값들을 저장한다. 비디오 버퍼 (410) 는 픽셀 값들을 일시적으로 저장하기 위한 하드웨어 스토리지일 수 있다. Rx 링크 심볼들 대 픽셀 트랜슬레이션 유닛 (408) 은 또한 비디오 주파수 클록으로서 비디오 타이밍을 관리하기 위한 위상 동기 루프 (PLL)(412) 를 트리거링한다. PLL (412) 은 하나 이상의 실시형태들에서 분수-N (Frac-N) PLL 이다.
비디오 클록 주파수 변경 유닛 (418) 은 PLL (412) 에 커플링되고, 요청된 디스플레이 식별 데이터 구조에 매칭되도록 비디오 클록 주파수를 증가시키도록 구성된다. 비디오 클록 주파수 변경 유닛 (418) 은 하드웨어 회로에서 구현될 수 있고 PLL (412) 을 튜닝하도록 구성될 수 있다. PLL (412) 은 비디오 버퍼 (410) 및, 송신 (Tx) 픽셀들 대 링크 심볼들 트랜슬레이션 유닛 (420) 에 커플링된다. 보다 구체적으로, PLL (412) 의 출력 신호들은 비디오 버퍼 (410) 및/또는 Tx 픽셀들 대 링크 심볼들 트랜슬레이션 유닛 (420) 으로 진행한다.
Tx 픽셀들 대 링크 심볼들 트랜슬레이션 유닛 (420) 은 디스플레이 디바이스 포트 (404) 상에서 디스플레이 디바이스로의 송신을 위하여, 픽셀 스트림을 신호 스트림으로 트랜슬레이션한다. 트랜슬레이션 동안에, 비디오 타이밍은 비디오 타이밍 변환 유닛 (422) 에 의해 변경될 수 있다. 예를 들어, 비디오 타이밍 변환 유닛 (422) 은 비디오 타이밍을 조정하기 위해 블랭크 픽셀들의 형태로 비디오 스트림에 필러 데이터를 추가한다. 따라서, 비디오 타이밍 변환 유닛 (422) 은 요청된 디스플레이 식별 데이터 구조마다 수평 및/또는 수직 블랭킹 기간에 대한 비디오 타이밍을 조정하기 위해 픽셀들을 추가한다. 블랭킹 기간의 픽셀들만이 추가될 때 출력 비디오의 품질은 영향을 받지 않는다.
도 4 에는 도시되지 않았지만, 하나 이상의 실시형태들에서, 비디오 클록 주파수 변경 유닛 (418) 및 비디오 타이밍 변환 유닛 (422) 은 도 3 의 프로세싱 회로부에 커플링된다. 이러한 실시형태들에서, 도 3 의 프로세싱 회로부는 요청된 비디오 스트림에 매칭시키도록 오리지널 비디오 스트림을 복원하기 위해 비디오 클록 주파수 변경 유닛 (418) 및 비디오 타이밍 변환 유닛 (422) 을 구성하는 기능을 포함한다.
한편, 도 1 내지 도 4 는 컴포넌트들의 여러 구성들을 도시하지만, 다른 구성들이 본 기술의 범위를 벗어나지 않고 사용될 수 있다. 예를 들어, 여러 컴포넌트들은 단일 컴포넌트를 형성하도록 결합될 수 있다. 다른 예로서, 단일 컴포넌트에 의해 수행되는 기능은 둘 이상의 컴포넌트들에 의해 수행될 수 있다.
도 5 내지 도 7 은 본 기술의 하나 이상의 실시형태들에 따른 흐름도를 도시한다. 이러한 흐름도의 다양한 단계들이 순차적으로 제공되고 설명되지만, 단계들의 일부 또는 전부는 다른 순서로 실행될 수 있고, 결합되거나 생략될 수 있으며, 단계들의 일부 또는 전부는 병행하여 실행될 수 있다. 또한 단계들은 액티브하게 또는 패시브하게 수행될 수도 있다. 예로서, 결정 단계들은 기술의 하나 이상의 실시형태들에 따라 조건이 존재함을 나타내기 위해 인터럽트가 수신되지 않는 한 프로세서가 명령을 프로세싱할 것을 요구하지 않을 수 있다. 다른 예로서, 결정 단계들은 본 기술의 하나 이상의 실시형태들에 따라, 테스트를 수행하는 것에 의해, 이를 테면, 데이터 값을 검사하여 그 값이 테스트된 조건에 부합하는지의 여부를 테스트하는 것에 의해 수행될 수 있다.
도 5 는 본 기술의 하나 이상의 실시형태들에 따라 브랜치 디바이스가 디스플레이 식별 데이터 구조를 변경하는 흐름도를 도시한다. 도 5 에 도시된 바와 같이, 단계 501 에서, 요청된 디스플레이 식별 데이터 구조가 디스플레이 디바이스로부터 수신된다.
비디오 스트림들을 전송하기 전에, 소스 디바이스는 브랜치 디바이스를 통해 디스플레이 디바이스의 디스플레이 식별 데이터 구조를 요청하는 메시지를 접속된 디스플레이 디바이스로 전송할 수 있다. 디스플레이 디바이스들이 디스플레이 식별 데이터 구조를 브랜치 디바이스에 응답 및 전송하면, 디스플레이 디바이스들은 브랜치 디바이스를 통해 응답한다. 브랜치 디바이스들은 브랜치 디바이스 상에서 디스플레이 디바이스를 통하여 요청된 디스플레이 식별 데이터 구조를 수신한다. 요청된 디스플레이 식별 데이터 구조를 소스 디바이스로 전달하기 보다는, 브랜치 디바이스 프로세싱 회로부는 요청된 디스플레이 식별 데이터 구조를 인터셉트하고 조사한다.
단계 503 에서, 브랜치 디바이스는 브랜치 디바이스의 압축 포트를 통하여 총 대역폭을 결정한다. 하나 이상의 실시형태들에서, 브랜치 디바이스는 브랜치 디바이스의 각각의 포트를 통하여 대역폭의 양을 결정할 수 있다. 하나 이상의 실시형태들에서, 브랜치 디바이스는 브랜치 디바이스의 포트들의 서브세트를 통하여 대역폭의 양을 결정할 수 있다. 예를 들어, 포트들은 압축 포트들로 간주되며 따라서 서브세트에서, 브랜치 디바이스의 사전 구성일 수도 있다. 예를 들어, 브랜치 디바이스의 프로세싱 회로부는 각각의 압축 포트의 최대 대역폭 용량으로 미리 구성될 수 있다. 하나 이상의 실시형태들에서, 대역폭 사용량은 수평 픽셀 수 (블랭크 픽셀들을 포함함) 에, 수직 픽셀들의 수 (블링크 픽셀들을 포함함) 의 수를 곱한 것에, 픽셀 컬러 심도에 프레임 레이트를 곱한 것을 곱하는 것으로서 계산될 수 있다. 따라서, 초당 150 프레임으로 구동되는 24 비트 픽셀 심도에서 1920 x 1080 픽셀 디스플레이는 약 150 Mbyte/sec 대역폭 사용량을 갖는다.
하나 이상의 실시형태들에서, 총 대역폭을 결정하는 것은 압축 포트를 공유하는 각각의 디스플레이 디바이스 및/또는 소스 디바이스에 걸친 대역폭 사용량을 어그리게이션하는 것을 포함한다. 예를 들어, 어그리게이션은 각각의 디스플레이 디바이스의 대역폭 사용량의 단순한 합일 수 있다.
단계 505 에서, 총 대역폭이 압축 포트의 용량을 초과하는지의 여부의 결정이 행해진다. 총 대역폭이 압축 포트의 용량을 초과하지 않으면, 요청된 디스플레이 식별 데이터 구조는 단계 507 에서 소스 디바이스로 송신된다. 그 후, 플로우가 종료로 진행할 수 있다. 총 대역폭이 용량을 초과하면 플로우는 단계 509 로 진행할 수도 있다.
단계 509 에서, 요청된 디스플레이 식별 데이터 구조는 변경된 디스플레이 식별 데이터 구조를 형성하고 총 대역폭을 감소시키도록 변경된다. 특히, 프로세싱 회로부는 비디오 스트림 내의 하나 이상의 파라미터들의 값들을 조정하여 총 대역폭을 감소시킨다. 예를 들어, 프로세싱 회로부는 비디오 스트림 클록 및 수평 블랭킹 주기에 대한 파라미터 값들을 감소시킬 수 있다. 이 예에서, 프로세싱 회로부는 리프레시 레이트 및 라인 타임의 파라미터 값들을 변경하지 않을 수 있다. 비디오 스트림 클록 및 수평 블랭킹 주기에 대한 파라미터들 값들을 감소시키면서 리프레시 레이트 및 라인 타임을 일정하게 유지시키는 것에 의해 브랜치 디바이스는 대역폭 사용량을 감소시키면서 더 높은 리프레시 레이트를 유지한다.
다른 예로서, 프로세싱 회로부는 비디오 스트림 클록에 대한 파라미터 값들을 감소시킬 수 있으며, 이는 또한 리프레시 레이트를 감소시킨다. 제 2 예에서, 디스플레이 식별 데이터 구조의 변경은 더 간단하고, 단지 작은 프레임 레이트 감소만이 발생할 수 있다 (예를 들어, 60 헤리츠 (Hz) 대신 58 Hz).
프로세싱 회로부가 다수의 디스플레이 디바이스들에 접속되면, 프로세싱 회로부는 다수의 디스플레이 디바이스의 요청된 디스플레이 식별 데이터 구조를 동시에 변경하여 총 대역폭을 감소시킬 수 있다. 예를 들어, 제 1 디스플레이 디바이스가 브랜치 디바이스를 통해 소스 디바이스에 접속되는 시나리오를 고려한다. 접속될 때, 제 1 디스플레이 디바이스는 제 1 요청된 디스플레이 식별 데이터 구조를 브랜치 디바이스로 전송한다. 브랜치 디바이스는 제 1 디스플레이 디바이스의 총 대역폭 사용량이 압축 포트를 따르는지를 결정하고 그 요청된 디스플레이 식별 데이터 구조를 소스 디바이스에 전송한다. 후속하여, 제 2 디스플레이 디바이스가 브랜치 디바이스를 통해 소스 디바이스에 접속된다. 제 2 디스플레이 디바이스는 그 후, 소스 디바이스로의 송신을 위하여 브랜치 디바이스로 그 요청된 디스플레이 식별 데이터 구조를 전송한다. 브랜치 디바이스는 제 1 요청된 디스플레이 식별 데이터 구조와 함께 제 2 요청된 디스플레이 식별 데이터 구조가 용량을 초과하는지 여부를 결정할 수 있다. 이러한 시나리오에서, 브랜치 디바이스는 제 2 요청된 디스플레이 식별 데이터 구조를 변경하여 총 대역폭 사용량을 감소시키고 변경된 디스플레이 식별 데이터 구조를 소스 디바이스로 전송할 수 있다. 일부 실시형태들에서, 동시에 (예를 들어, 병렬로 또는 직렬로), 브랜치 디바이스는 또한 소스 디바이스에 전송되는 또 다른 수정된 디스플레이 식별 데이터 구조를 형성하기 위해 제 1 요청된 디스플레이 식별 데이터 구조를 조정할 수 있다. 따라서, 이러한 실시형태들에서, 제 1 요청된 디스플레이 식별 데이터 구조 및 제 2 요청된 디스플레이 식별 데이터 구조 양쪽이 변경된다. 일부 실시형태들에서, 제 2 요청된 디스플레이 식별 데이터 구조만이 변경된다.
도 5 에서 계속하여, 단계 511 에서, 비디오 스트림 프로세싱 아키텍처는 요청된 디스플레이 식별 데이터 구조 및 변경된 디스플레이 식별 데이터 구조에 따라 구성된다. 비디오 스트림 프로세싱 아키텍처를 구성하는 것은 요청된 디스플레이 식별 데이터 구조를 달성하기 위해 비디오 스트림을 변경하도록 비디오 스트림 프로세싱 아키텍처의 컴포넌트들을 조정하는 것을 포함한다. 예를 들어, 여러 저장된 튜닝 파라미터들은 비디오 스트림 프로세싱 아키텍처 상에서 조정될 수 있다.
하나 이상의 실시형태들에서, 컴포넌트들은 디스플레이 식별 데이터 구조 변경마다 상이한 변경들을 수행하도록 구성된다. 즉, 비디오 스트림의 변경의 유형 및 양은 비디오 스트림에 의존한다. 예로서, 2 개의 디스플레이 디바이스들이 동일한 브랜치 디바이스에 접속되면, 비디오 스트림 프로세싱 아키텍처는 제 2 디스플레이 디바이스와 비교하여 제 1 디스플레이 디바이스에 대해 상이하게 구성될 수 있어, 비디오 스트림들의 변경의 유형 및 양이 디스플레이 디바이스들 간에 상이하게 된다.
단계 513 에서, 변경된 디스플레이 식별 데이터 구조는 소스 디바이스로 송신된다. 구체적으로, 변경된 디스플레이 식별 데이터 구조는 소스 디바이스에 접속된 소스 디바이스 포트로 송신될 수 있다. 소스 디바이스로, 변경된 디스플레이 식별 데이터 구조는 오직 디스플레이 디바이스에 대한 디스플레이 식별 데이터 구조만이다. 따라서, 소스 디바이스는 브랜치 디바이스의 대역폭 제한을 고려하기 위해 수정될 필요가 없다. 소스 디바이스는 변경된 디스플레이 식별 데이터 구조를 사용하여 오직 디스플레이 디바이스에 대한 디스플레이 식별 데이터 구조로서만 정규적으로 동작할 수 있다.
소스 디바이스가 변경된 디스플레이 식별 데이터 구조를 수신할 때, 소스 디바이스는 변경된 디스플레이 식별 데이터 구조에 따라 디스플레이 디바이스에 대한 비디오 스트림을 포맷한다. 소스 디바이스는 브랜치 디바이스를 통해 디스플레이 디바이스로 비디오 스트림을 전송한다. 도 6 은 본 기술의 하나 이상의 실시형태들에 따라 브랜치 디바이스가 비디오 스트림을 송신하는 흐름도를 도시한다.
도 6 에 도시된 바와 같이, 브랜치 디바이스는 단계 601 에서 소스 디바이스 포트를 통해 변경된 디스플레이 식별 데이터 구조에 매칭하는 오리지널 비디오 스트림을 수신한다. 오리지널 비디오 스트림은 소스 디바이스 포트에서 링크 심볼 신호로서 수신되어 비디오 스트림 프로세싱 아키텍처로 송신된다.
단계 603 에서, 오리지널 비디오 스트림은 픽셀 버전으로 변환된다. 하나 이상의 실시형태들에서, 변경을 수행하기 위해, 비디오 스트림 프로세싱 아키텍처는 비디오 신호들을 개개의 픽셀들에 대한 픽셀 값으로 나눈다.
단계 605 에서, 비디오 스트림의 픽셀 버전은 디스플레이 디바이스의 요청된 디스플레이 식별 데이터 구조에 매칭하는 요청된 비디오 스트림을 형성하기 위해 변경된다. 타이밍을 관리하고 변경을 허용하기 위해 브랜치 디바이스 상에서 버퍼링이 수행된다. 변경을 수행하는 것은 도 7 을 참조하여 아래 설명된다.
하나 이상의 실시형태들에서, 다수의 결합된 비디오 스트림들이 다수의 브랜치 디바이스에 대해 소스 디바이스로부터 수신되면, 다수의 결합된 비디오 스트림들이 다수의 개별적인 비디오 스트림으로 분리되면서 다수의 결합된 비디오 스트림들이 변경된다. 즉, 비디오 신호들이 제 1 디스플레이 디바이스 및 제 2 디스플레이 디바이스에 대해 동시에 수신되면, 비디오 신호들은 요청된 디스플레이 식별 데이터 구조를 따르기 위해 비디오 스트림을 변경하는 것과 동시에 별개의 비디오 스트림들로 분할된다.
도 6 에 계속하여, 단계 607 에서, 요청된 비디오 스트림이 디스플레이 디바이스 포트 상에 송신된다. 픽셀 버전은 디스플레이 디바이스 포트를 통하여 디스플레이 디바이스로 비디오 신호들로서 송신된다.
도 7 은 본 기술의 하나 이상의 실시형태들에 따른 비디오 스트림을 변경하는 흐름도를 도시한다. 단계 701 에서, PLL 은 튜닝된 PLL 을 얻기 위해 요청된 디스플레이 식별 데이터 구조에 매칭하는 클록 주파수로 튜닝된다. 단계 703 에서, 튜닝된 PLL 은 클록 주파수에 따라 오리지널 비디오 스트림을 출력하기 위해 오리지널 비디오 스트림에 적용된다. 비디오 버퍼의 픽셀 버퍼링 때문에, 픽셀은 튜닝된 PLL 의 타이밍에 따라 비디오 버퍼로부터 출력된다. 따라서, 제 1 클록 주파수에 도달하는 비디오 스트림은 제 2 클록 주파수에서 송신될 수 있고, 이에 의해 제 2 클록 주파수는 요청된 디스플레이 식별 데이터 구조를 따른다.
단계 705 에서, 오리지널 비디오 스트림의 비디오 타이밍은 요청된 디스플레이 식별 데이터 구조에 매칭하도록 변경된다. 추가적인 필러 데이터가 타이밍을 변경하도록 추가될 수 있다. 따라서, 디스플레이 디바이스로의 출력은 수정된 블랭킹 주기들을 가질 수 있다.
도 8 은 본 기술의 하나 이상의 실시형태들에 따른 일 예를 도시한다. 이들 예들은 오직 예시의 목적들을 위한 것이고, 본 기술의 범위를 제한하도록 의도되는 것은 아니다.
예에서, 분기 디바이스는 디스플레이 포트 (DP) 인터페이스를 사용하고 2 개의 모니터들 (예를 들어, 모니터 1 (804), 모니터 2 (806)) 을 구동하는 도킹 스테이션 (802) 이다. 도킹 스테이션 (802) 은 본 기술의 하나 이상의 실시형태들을 수행하기 위하여 프로세싱 회로부 및 비디오 스트림 프로세싱 아키텍처와 같은 하드웨어 및 펌웨어와 같은 소프트웨어를 포함하는 관리 서비스 계층을 포함한다. 도킹 스테이션 (802) 은 소스 디바이스로서 랩탑 (808) 에 추가로 접속될 수 있다. 랩탑 (808) 으로부터 도킹 스테이션 (802) 으로의 접속은 이 예에서 DP 접속일 수 있다. 도킹 스테이션 (802) 은 소스 디바이스 포트를 통해 DP 케이블로부터 보조 ("AUX") 및/또는 고속 AUX ("FAUX") 채널을 수신하고 AUX 채널을 USB 허브에 제공하기 위한 USB 계층 모듈을 더 포함할 수 있다. USB 허브는 키보드 및 마우스와 같은 주변 디바이스들에 접속하기 위해 사용될 수 있다.
이 예에서 랩탑 (808) 은 DP 1.4 소스 디바이스이고 2 개의 모니터들 (예를 들어, 모니터1 (804), 모니터2 (806)) 은 컴포넌트 비디오 당 4k-60Hz RGB 8 비트를 지원한다. 따라서, 도 8 의 점선 박스 (810, 812) 에 도시된 바와 같이, 각각의 모니터의 대역폭은 개별적으로 15.997 Gbps 이다. 따라서, 결합된 2 개의 모니터들의 바람직한 최대 해상도들은 다음과 같이 계산될 수 있는 대역폭을 초래한다: 도 8 의 박스 (814) 에 도시된 바와 같이 Tot_display_BW = 2 * BW (4kHz-60Hz RGB 8bpc 비디오) = 31.995 Gbps.
이 예에 계속하여, 도킹 스테이션 (802) 의 소스 디바이스 포트는 MST 모드에서 HBR3 (하이 비트 레이트 3) 링크 레이트로 구동되는 DP 1.4 의 4 레인들이다. MST 오버헤드를 팩토링할 때, 브랜치 입력 포트 상의 사용가능한 대역폭은 도 8 의 박스 (816) 에 도시된 바와 같이 단지 31.388 Gbps 이다. 따라서 31.995 Gbps 의 총 디스플레이 대역폭은 31.388 Gbps 의 총 소스 디바이스 포트 대역폭 보다 더 크다. 본원에 설명된 하나 이상의 실시형태들이 없다면, 모니터들에 대한 출력들은 품질이 감소될 필요가 있을 것이다.
하나 이상의 실시형태들은 품질에 영향을 미치지 않고 소스 디바이스 포트 상의 대역폭 사용량을 감소시키기 위해 다음을 수행할 수 있다. 도킹 스테이션 (802) 은 각각의 디스플레이 디바이스로부터 요청된 디스플레이 식별 데이터 구조를 수신한다. 도킹 스테이션 (802) 은 픽셀 클록을 53325 로부터 52000 으로 변경하고 수평 블랭킹 주기를 160 으로부터 60 으로 변경한다. 따라서, 각 모니터의 60 Hz 리프레시 레이트가 유지된다.
소스 디바이스가 양쪽 디스플레이 디바이스들로부터 변경된 디스플레이 식별 데이터 구조를 수신할 때, 소스 디바이스는 소스 디바이스 포트 상의 다음의 대역폭 사용량을 갖는 오리지널 비디오 스트림을 생성한다. 박스 (818) 에 도시된 바와 같이 총 수정된 디스플레이 대역폭은 2 * BW (감소된 디스플레이 식별 데이터 구조 4k-60Hz RGB 8bpc 비디오) = 31.200 Gbps 이다. 도킹 스테이션 (802) 은 31.200 Gbps 의 총 대역폭 사용량을 갖는 오리지널 비디오 스트림을 수신하며 이는 31.388 Gbps 의 사용가능한 대역폭에 맞추어진다.
비디오 스트림들을 디스플레이 디바이스 포트로 보내기 전에, 도킹 스테이션은 요청된 디스플레이 식별 데이터 구조 (픽셀 클록 = 53325 및 Hblank = 160) 에서 요청된 바와 같이 블랭크 타이밍을 재구성한다. 따라서 변경된 비디오 스트림은 품질 손실없이 모니터가 요청한 것과 정확하게 동일하다.
이 기술은 제한된 수의 실시형태들에 관련하여 설명되었지만, 본 개시의 이점을 갖는 당업자는 본 명세서에 개시된 기술 범위를 벗어나지 않는 다른 실시 형태들이 장치화될 수 있음을 이해할 것이다. 이에 따라, 본 기술의 범위는 첨부된 청구범위에 의해서만 한정되어야 한다.

Claims (20)

  1. 대역폭 관리를 위한 브랜치 디바이스로서,
    소스 디바이스 포트;
    제 1 디스플레이 디바이스 포트; 및
    상기 소스 디바이스 포트 및 상기 제 1 디스플레이 디바이스 포트에 커플링된 프로세싱 회로부를 포함하고,
    상기 프로세싱 회로부는:
    상기 제 1 디스플레이 디바이스 포트를 통하여, 제 1 디스플레이 디바이스로부터 제 1 요청된 디스플레이 식별 데이터 구조를 수신하고,
    변경된 디스플레이 식별 데이터 구조를 얻기 위해 상기 브랜치 디바이스 상의 압축 포트를 통한 총 대역폭에 기초하여 상기 제 1 요청된 디스플레이 식별 데이터 구조를 변경하고, 그리고
    상기 소스 디바이스 포트를 통해 소스 디바이스로 상기 변경된 디스플레이 식별 데이터 구조를 송신하도록 구성되는, 대역폭 관리를 위한 브랜치 디바이스.
  2. 제 1 항에 있어서,
    상기 압축 포트는 상기 소스 디바이스 포트인, 대역폭 관리를 위한 브랜치 디바이스.
  3. 제 2 항에 있어서,
    상기 프로세싱 회로부에 커플링된 제 2 디스플레이 디바이스 포트를 더 포함하고,
    상기 프로세싱 회로부는 또한:
    상기 제 2 디스플레이 디바이스 포트를 통하여 제 2 디스플레이 디바이스로부터 제 2 요청된 디스플레이 식별 데이터 구조를 수신하도록 구성되고,
    상기 제 1 요청된 디스플레이 식별 데이터 구조는 상기 총 대역폭이 상기 소스 디바이스 포트의 용량을 초과하는 것에 기초하여 변경되는, 대역폭 관리를 위한 브랜치 디바이스.
  4. 제 1 항에 있어서,
    상기 압축 포트는 상기 제 1 디스플레이 디바이스 포트인, 대역폭 관리를 위한 브랜치 디바이스.
  5. 제 4 항에 있어서,
    상기 브랜치 디바이스는 복수의 소스 디바이스들에 커플링되고, 상기 소스 디바이스는 상기 복수의 소스 디바이스들 내에 있고, 상기 복수의 소스 디바이스들 각각은 상기 제 1 디스플레이 디바이스를 통해 상기 제 1 디스플레이 디바이스 상에 디스플레이의 일부분을 제공하는, 대역폭 관리를 위한 브랜치 디바이스.
  6. 제 1 항에 있어서,
    상기 프로세싱 회로부에 커플링된 비디오 스트림 프로세싱 아키텍처를 더 포함하고,
    상기 프로세싱 회로부는 또한:
    오리지널 디스플레이 식별 데이터 구조 및 상기 변경된 디스플레이 식별 데이터 구조에 따라 상기 비디오 스트림 프로세싱 아키텍처를 구성하도록 구성되는, 대역폭 관리를 위한 브랜치 디바이스.
  7. 제 1 항에 있어서,
    상기 소스 디바이스 포트 및 상기 제 1 디스플레이 디바이스 포트에 커플링된 비디오 스트림 프로세싱 아키텍처를 더 포함하고,
    상기 비디오 스트림 프로세싱 아키텍처는:
    상기 소스 디바이스 포트를 통하여, 제 1 변경된 디스플레이 식별 데이터 구조에 매칭하는 오리지널 비디오 스트림을 수신하고,
    상기 제 1 요청된 디스플레이 식별 데이터 구조에 매칭하는 요청된 비디오 스트림을 형성하기 위해 상기 오리지널 비디오 스트림을 변경하고, 그리고
    상기 제 1 디스플레이 디바이스 포트를 통하여 상기 요청된 비디오 스트림을 송신하도록 구성되는, 대역폭 관리를 위한 브랜치 디바이스.
  8. 제 7 항에 있어서,
    상기 비디오 스트림 프로세싱 아키텍처는 또한:
    상기 소스 디바이스 포트 상의 상기 오리지널 비디오 스트림을 픽셀 버전으로 변환하도록 구성되며, 상기 픽셀 버전은 상기 요청된 비디오 스트림을 형성하도록 변경되는, 대역폭 관리를 위한 브랜치 디바이스.
  9. 제 7 항에 있어서,
    상기 비디오 스트림 프로세싱 아키텍처는:
    위상 동기 루프 (phase-locked loop; PLL), 및
    상기 PLL 에 커플링되고, 튜닝된 PLL 을 얻기 위해 상기 PLL 을 요청된 디스플레이 식별 데이터 구조에 매칭하는 클록 주파수로 튜닝하도록 구성되는 비디오 클록 주파수 변경 유닛을 포함하고, 상기 튜닝된 PLL 은 상기 요청된 비디오 스트림을 형성하기 위해 상기 클록 주파수에 따라 상기 오리지널 비디오 스트림에 적용되는, 대역폭 관리를 위한 브랜치 디바이스.
  10. 제 7 항에 있어서,
    요청된 디스플레이 식별 데이터 구조에 매칭하고 상기 요청된 비디오 스트림을 형성하기 위해 상기 오리지널 비디오 스트림의 비디오 타이밍을 변경하도록 구성되는 비디오 타이밍 변환 유닛을 더 포함하는, 대역폭 관리를 위한 브랜치 디바이스.
  11. 제 7 항에 있어서,
    상기 변경된 디스플레이 식별 데이터 구조는 요청된 디스플레이 식별 데이터 구조보다 더 작은 수평 블랭킹 주기 및 더 낮은 클록 주파수를 가지며, 상기 비디오 스트림 프로세싱 아키텍처는 상기 요청된 비디오 스트림을 형성하기 위해 상기 오리지널 비디오 스트림에서 상기 수평 블랭킹 주기 및 상기 클록 주파수를 증가시키도록 구성되는, 대역폭 관리를 위한 브랜치 디바이스.
  12. 제 7 항에 있어서,
    상기 변경된 디스플레이 식별 데이터 구조는 요청된 디스플레이 식별 데이터 구조보다 더 낮은 클록 주파수를 가지며, 상기 비디오 스트림 프로세싱 아키텍처는 상기 요청된 비디오 스트림을 형성하기 위해 상기 오리지널 비디오 스트림에서 상기 클록 주파수를 증가시키도록 구성되는, 대역폭 관리를 위한 브랜치 디바이스.
  13. 제 1 항에 있어서,
    상기 제 1 디스플레이 디바이스 포트는 디스플레이 포트 인터페이스, 고해상도 멀티미디어 인터페이스 (High-Definition Multimedia Interface; HDMI), 모바일 산업 프로세서 인터페이스 (Mobile Industry Processor Interface; MIPI) 및 디지털 비주얼 인터페이스 (Digital Visual Interface; DVI) 로 구성된 그룹으로부터 선택되는 적어도 하나에 따르는, 대역폭 관리를 위한 브랜치 디바이스.
  14. 제 1 항에 있어서,
    상기 제 1 요청된 디스플레이 식별 데이터 구조는 확장된 디스플레이 식별 데이터 (extended display identification data; EDID) 인, 대역폭 관리를 위한 브랜치 디바이스.
  15. 대역폭 관리 방법으로서,
    브랜치 디바이스에 의해, 제 1 디스플레이 디바이스로부터 제 1 요청된 디스플레이 식별 데이터 구조를 수신하는 단계;
    상기 브랜치 디바이스에 의해, 변경된 디스플레이 식별 데이터 구조를 얻기 위해 상기 브랜치 디바이스 상의 압축 포트를 통한 총 대역폭에 기초하여 상기 제 1 요청된 디스플레이 식별 데이터 구조를 변경하는 단계; 및
    상기 브랜치 디바이스에 의해, 상기 변경된 디스플레이 식별 데이터 구조를 소스 디바이스로 송신하는 단계를 포함하는, 대역폭 관리 방법.
  16. 제 15 항에 있어서,
    제 2 디스플레이 디바이스로부터 제 2 요청된 디스플레이 식별 데이터 구조를 수신하는 단계를 더 포함하고,
    상기 제 1 요청된 디스플레이 식별 데이터 구조는 상기 총 대역폭이 상기 소스 디바이스에 접속된 소스 디바이스 포트의 용량을 초과하는 것에 기초하여 변경되는, 대역폭 관리 방법.
  17. 제 15 항에 있어서,
    소스 디바이스 포트를 통하여, 제 1 변경된 디스플레이 식별 데이터 구조에 매칭하는 오리지널 비디오 스트림을 수신하는 단계,
    상기 제 1 요청된 디스플레이 식별 데이터 구조에 매칭하는 요청된 비디오 스트림을 형성하기 위해 상기 오리지널 비디오 스트림을 변경하는 단계, 및
    상기 제 1 디스플레이 디바이스 포트를 통하여 상기 요청된 비디오 스트림을 송신하는 단계를 더 포함하는, 대역폭 관리 방법.
  18. 제 17 항에 있어서,
    상기 소스 디바이스 포트 상의 상기 오리지널 비디오 스트림을 픽셀 버전으로 변환하는 단계를 더 포함하고, 상기 픽셀 버전은 상기 요청된 비디오 스트림을 형성하도록 변경되는, 대역폭 관리 방법.
  19. 제 17 항에 있어서,
    요청된 디스플레이 식별 데이터 구조에 매칭하고 상기 요청된 비디오 스트림을 형성하기 위해 상기 오리지널 비디오 스트림의 비디오 타이밍을 변경하는 단계를 더 포함하는, 대역폭 관리 방법.
  20. 소스 디바이스 포트 및 디스플레이 디바이스 포트에 커플링된 비디오 스트림 프로세싱 아키텍처로서,
    상기 비디오 스트림 프로세싱 아키텍처는:
    소스 디바이스로부터 상기 소스 디바이스 포트를 통하여, 변경된 디스플레이 식별 데이터 구조에 매칭하는 오리지널 비디오 스트림을 수신하고;
    요청된 디스플레이 식별 데이터 구조에 매칭하는 요청된 비디오 스트림을 형성하기 위해 상기 오리지널 비디오 스트림을 변경하는 것으로서, 상기 요청된 디스플레이 식별 데이터 구조는 디스플레이 디바이스에 의해 요청되는, 상기 오리지널 비디오 스트림을 변경하고;
    상기 요청된 비디오 스트림을 상기 디스플레이 디바이스 포트를 통하여 디스플레이 디바이스로 송신하기 위한
    회로부를 포함하는, 비디오 스트림 프로세싱 아키텍처.
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