KR102381056B1 - Two Terminal Device Integrated with Passive Elements for Linearity Improvement - Google Patents

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    • H01L45/12—

Abstract

본 발명의 일 실시예에 따른 선형성 개선을 위한 수동 소자가 결합된 2 단자 소자는, 2 단자 메모리 소자부; 및 상기 2 단자 메모리 소자부에 결합되어 상기 2 단자 메모리 소자부의 선형성을 개선하는 수동 소자부를 포함하며, 일정한 크기의 입력 펄스가 인가되며, 상기 수동 소자부에 의해 상기 입력 펄스의 크기가 조절되어 상기 2 단자 메모리 소자부에 인가될 수 있다.A two-terminal device coupled to a passive element for improving linearity according to an embodiment of the present invention includes a two-terminal memory element unit; and a passive element unit coupled to the two-terminal memory element unit to improve the linearity of the two-terminal memory element unit, wherein an input pulse of a certain size is applied, and the magnitude of the input pulse is adjusted by the passive element unit, to thereby improve the linearity of the two-terminal memory element unit. It may be applied to a two-terminal memory element unit.

Description

선형성 개선을 위한 수동 소자가 결합된 2 단자 소자 {Two Terminal Device Integrated with Passive Elements for Linearity Improvement}Two Terminal Device Integrated with Passive Elements for Linearity Improvement

본 출원은 선형성 개선을 위한 수동 소자가 결합된 2 단자 소자에 관한 것이다.The present application relates to a two-terminal device in which a passive device for improving linearity is combined.

4차 산업혁명의 핵심 기술인 인공지능은 인간 뇌의 동작 방식을 모사하여 다양한 기능을 수행하는 기술로서, 현재 구현되고 사용되는 인공지능은 주로 CPU, GPU를 기반으로 하는 폰 노이만 구조에 이식되어 있다. 이러한 폰 노이만 구조에서는 데이터를 처리하는 부분과 저장하는 부분이 나누어져 있어 데이터의 이동이 발생한다. 따라서, 폰 노이만 구조에서 빅데이터를 처리해야 하는 경우 데이터 병목 현상이 나타나고 실시간 처리에 어려움이 생긴다. Artificial intelligence, the core technology of the 4th industrial revolution, is a technology that performs various functions by simulating the operation of the human brain. In such a von Neumann structure, a data processing part and a data storing part are divided, and data movement occurs. Therefore, when big data needs to be processed in the von Neumann structure, a data bottleneck appears and difficulties arise in real-time processing.

기존의 폰 노이만 구조에서 벗어나 새로운 컴퓨팅 아키텍쳐를 만들기 위해 다양한 연구가 진행되고 있으며, 그 중 차세대 인공지능 컴퓨팅을 위한 기술로 가장 큰 주목을 받는 기술이 바로 뉴로모픽 컴퓨팅 기술이다. 뉴로모픽 컴퓨팅 기술은 인간 뇌, 특히 뉴런 사이의 시냅스를 직접적으로 모사하여 인공지능 컴퓨팅을 수행하는데 최적화된 기술이다. 그러나, 기존 CMOS 기반 하드웨어로 인공지능 칩을 만들 경우, 집적도의 한계와 범용성의 한계 등의 문제를 가지고 있다. 따라서 비효율적인 방식의 인공지능 반도체 칩에서 벗어나기 위해서는 완전히 새로운 반도체 소자의 개발이 필요하다. Various studies are being conducted to break away from the existing von Neumann structure and create a new computing architecture. Among them, the neuromorphic computing technology is the technology that receives the most attention as a technology for next-generation artificial intelligence computing. Neuromorphic computing technology is a technology optimized to perform artificial intelligence computing by directly mimicking the synapses between the human brain, especially neurons. However, when an AI chip is made with existing CMOS-based hardware, there are problems such as a limitation in integration degree and a limitation in versatility. Therefore, it is necessary to develop a completely new semiconductor device in order to break away from the inefficient method of artificial intelligence semiconductor chips.

다양한 차세대 소자 중, 멤리스터(Resistive switching device; RRAM)는 저전력으로 작동하며, 인메모리 컴퓨팅, 신경망 모사를 위한 가중치(Weight) 저장, 단순한 구조 등으로 인해 기존의 폰 노이만 구조에서 벗어나 완전히 새로운 컴퓨터 아키텍쳐를 위한 차세대 소자로 주목 받고 있다. 멤리스터는 두 전극 사이에 전류가 잘 흐르는 필라멘트의 크기를 조절함으로써 저항의 크기를 조절하는 소자이다. 이를 이용해 단 한 개의 멤리스터 소자만으로 인공 신경망(Artificial Neural Network; ANN)을 구성하는 인공 시냅스를 만들 수 있다. 하지만, 멤리스터로 실제 대용량 인공지능 컴퓨팅을 수행하기 위해서는 해결해야 하는 다양한 문제점들이 있다.Among various next-generation devices, a memristor (Resistive switching device; RRAM) operates with low power, and is a completely new computer architecture, breaking away from the existing von Neumann structure due to in-memory computing, weight storage for neural network simulation, and simple structure. It is attracting attention as a next-generation device for A memristor is a device that controls the size of resistance by controlling the size of a filament through which current flows well between two electrodes. Using this, it is possible to create an artificial synapse that composes an artificial neural network (ANN) with only one memristor element. However, there are various problems that need to be solved in order to perform actual large-scale artificial intelligence computing with memristors.

멤리스터를 이용한 효율적이고 정확한 인공지능 컴퓨팅을 위해 멤리스터가 갖추어야 할 성능으로 1) 빠른 스위칭 (빠른 동작 속도), 2) 저전력 동작, 3) 10배 이상의 최저/최고 저항 값 차이, 4) 균일성, 5) 높은 소자 수율, 6) 일정한 가중치(Weight) 증가/감소 응답(선형적인 가중치 변화) 등이 있다. 그 중, 가중치가 선형적으로 증가/감소하지 않는 '비선형성' 문제는 멤리스터 뿐만이 아니라 현재 대부분의 차세대 2 단자 소자에서 문제가 되고 있다. For efficient and accurate artificial intelligence computing using a memristor, the performance that a memristor should have is 1) fast switching (fast operation speed), 2) low-power operation, 3) 10 times or more difference between the lowest and highest resistance values, 4) uniformity , 5) high device yield, and 6) constant weight increase/decrease response (linear weight change). Among them, the 'nonlinearity' problem in which weights do not increase/decrease linearly is becoming a problem not only in memristors but also in most next-generation 2-terminal devices.

정확하고 효율적인 인공지능 컴퓨팅을 수행하기 위해서는, 인공 신경망을 구성하는 시냅스의 가중치 변화가 일정해야 한다. 즉, 가해지는 입력에 비례하여 가중치 변화가 선형적으로 일정하게 일어나야 하는데, 현재 대부분의 차세대 소자들은 이러한 선형성을 만족시키지 못한다. In order to perform accurate and efficient AI computing, the weight change of the synapses constituting the artificial neural network must be constant. That is, the weight change must occur linearly and uniformly in proportion to the applied input, and most of the current next-generation devices do not satisfy such linearity.

도 1은 기존의 멤리스터의 비선형성을 설명하기 위한 도면으로, 기존의 멤리스터 역시 Off 상태(전도도가 가장 낮은 상태)에서 일정한 On 입력을 가하면 전도도가 급격히 증가하다가(Abrupt Increase) 점차 증가 폭이 작아지는 현상을 보인다. Off 입력에 대해서도 마찬가지로, 처음에는 급격한 전도도 감소를 보이며(Abrupt Decrease) 점차 감소 폭이 줄어들게 된다.1 is a diagram for explaining the nonlinearity of a conventional memristor. In the conventional memristor, when a constant On input is applied in the Off state (the state with the lowest conductivity), the conductivity rapidly increases (Abrupt Increase), and then the increase gradually decreases. appears to be getting smaller. Similarly for the Off input, the conductance decreases rapidly at first (Abrupt Decrease), and the decrease gradually decreases.

멤리스터의 이러한 비선형성을 개선하기 위한 종래의 방법으로, 멤리스터에 가해지는 입력 신호의 크기와 길이를 조절하는 펄스 변조(Pulse Modulation) 방법이 있다. 구체적으로, 멤리스터는 펄스 형태의 입력 신호가 가해지는데, 급격한 가중치 변화가 일어나는 부분에서는 펄스의 크기나 시간을 줄여서 작은 입력 신호를 가하고, 완만한 가중치 변화가 일어나는 부분에서는 펄스의 크기나 시간을 늘려서 선형성을 개선하는 방법이다.As a conventional method for improving the nonlinearity of the memristor, there is a pulse modulation method for controlling the magnitude and length of an input signal applied to the memristor. Specifically, in the memristor, a pulse-type input signal is applied. In a part where a sudden weight change occurs, a small input signal is applied by reducing the pulse size or time, and in a part where a gentle weight change occurs, the pulse size or time is increased. How to improve linearity.

이와 같은 펄스 변조 방법을 사용하면 멤리스터가 선형성을 보이도록 할 수 있다. 그러나, 이를 위해 현재 멤리스터의 저항 상태를 먼저 알아낸 후에 적당한 크기의 펄스를 인가해야 하므로, 입력을 인가하기 위해 '읽기' 과정이 추가로 들어가게 되어 시간적 측면에서 비효율적이다. 더 나아가, 펄스의 크기를 적당하게 조절하기 위해 추가적인 주변 회로를 구성해야 하므로 집적도 향상에 방해가 된다.Using such a pulse modulation method, the memristor can be made to exhibit linearity. However, since it is necessary to first find out the current resistance state of the memristor and then apply a pulse of an appropriate size, a 'read' process is additionally added to apply an input, which is inefficient in terms of time. Furthermore, since it is necessary to configure an additional peripheral circuit in order to properly adjust the pulse size, it interferes with the improvement of the degree of integration.

따라서, 당해 기술분야에서는 기존의 선형성 개선 방식의 단점을 해결하면서 보다 효율적으로 멤리스터를 포함하는 2 단자 소자의 선형성을 개선하기 위한 방안이 요구되고 있다.Therefore, there is a need in the art for a method for improving the linearity of a two-terminal device including a memristor more efficiently while solving the disadvantages of the existing linearity improvement method.

상기 과제를 해결하기 위해서, 본 발명의 일 실시예는 선형성 개선을 위한 수동 소자가 결합된 2 단자 소자를 제공한다.In order to solve the above problems, an embodiment of the present invention provides a two-terminal device coupled with a passive device for improving linearity.

상기 선형성 개선을 위한 수동 소자가 결합된 2 단자 소자는, 2 단자 메모리 소자부; 및 상기 2 단자 메모리 소자부에 결합되어 상기 2 단자 메모리 소자부의 선형성을 개선하는 수동 소자부를 포함하며, 일정한 크기의 입력 펄스가 인가되며, 상기 수동 소자부에 의해 상기 입력 펄스의 크기가 조절되어 상기 2 단자 메모리 소자부에 인가될 수 있다.The two-terminal device to which the passive element for improving the linearity is coupled may include a two-terminal memory element unit; and a passive element unit coupled to the two-terminal memory element unit to improve the linearity of the two-terminal memory element unit, wherein an input pulse of a certain size is applied, and the magnitude of the input pulse is adjusted by the passive element unit, to thereby improve the linearity of the two-terminal memory element unit. It may be applied to a two-terminal memory element unit.

덧붙여 상기한 과제의 해결수단은, 본 발명의 특징을 모두 열거한 것이 아니다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있을 것이다.Incidentally, the means for solving the above problems do not enumerate all the features of the present invention. Various features of the present invention and its advantages and effects may be understood in more detail with reference to the following specific embodiments.

본 발명의 일 실시예에 따르면, 수동 소자를 2 단자 메모리 소자에 결합하는 단순한 구조를 통해서 뉴로모픽 컴퓨팅의 필수 요소인 선형성을 효과적으로 개선할 수 있다.According to an embodiment of the present invention, linearity, which is an essential element of neuromorphic computing, can be effectively improved through a simple structure in which a passive element is coupled to a two-terminal memory element.

더 나아가, 본 발명의 일 실시예에 따른 2 단자 소자는 선형성을 갖추면서도 추가적인 읽기 과정이 필요 없어서 시간 효율적이다. 따라서, 본 발명의 일 실시예에 따른 2 단자 소자는 시냅스의 선형성과 빠른 연산을 필요로 하는　고 집적　인공지능 반도체 칩을 만드는데 사용될 수 있다. 또한, 이러한 인공지능 반도체 칩은 엣지 디바이스로서 하드웨어 단계에서 저전력/실시간으로　인공 신경망 또는 스파이킹 신경망(Spiking Neural Network; SNN)과 같은 인공지능 컴퓨팅을 수행할 수 있다.　Furthermore, the two-terminal device according to an embodiment of the present invention is time-efficient because it does not require an additional read process while having linearity. Therefore, the two-terminal device according to an embodiment of the present invention can be used to make a highly integrated artificial intelligence semiconductor chip requiring synaptic linearity and fast operation. In addition, as an edge device, such an artificial intelligence semiconductor chip can perform artificial intelligence computing such as an artificial neural network or a spiking neural network (SNN) in a hardware stage in low power/real time.

뿐만 아니라, 선형성 개선을 위해 2 단자 소자의 외부에 추가적인 구성요소를 더한 것이 아니라, 2 단자 소자에 단순한 구조의 수동 소자를 내재하도록 함으로써 고 집적도를 유지할 수 있다.In addition, a high degree of integration can be maintained by not adding additional components to the outside of the two-terminal element to improve linearity, but by embedding a passive element having a simple structure in the two-terminal element.

도 1은 기존의 멤리스터의 비선형성을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 선형성 개선을 위한 수동 소자가 결합된 2 단자 소자의 개략도이다.
도 3은 도 2에 도시된 본 발명의 일 실시예에 따른 선형성 개선을 위한 수동 소자가 결합된 2 단자 소자의 일 구현예를 도시하는 개략도이다.
도 4는 도 3에 도시된 2 단자 소자의 일 구현예의 회로도이다.
도 5는 도 3에 도시된 2 단자 소자의 일 구현예에서 리셋 과정에서의 선형성 개선을 설명하기 위한 도면이다.
도 6 내지 도 8은 도 3에 도시된 2 단자 소자의 일 구현예에서 2 단자 메모리 소자부에 가해지는 전압을 시뮬레이션한 결과를 도시하는 도면이다.
도 9는 도 3에 도시된 2 단자 소자의 일 구현예에서 전도도 변화를 시뮬레이션한 결과를 도시하는 도면이다.
도 10은 기존의 위크 안티 펄스(Weak-Anti pulse) 기술에 따른 합성 펄스를 도시하는 도면이다.
도 11 내지 도 12는 기존의 위크 안티 펄스 기술을 도 2에 도시된 2 단자 소자에 적용한 경우의 셋 과정에서의 선형성 개선을 설명하기 위한 도면이다.1 is a diagram for explaining the nonlinearity of a conventional memristor.
2 is a schematic diagram of a two-terminal device coupled with a passive device for improving linearity according to an embodiment of the present invention.
FIG. 3 is a schematic diagram illustrating an embodiment of a two-terminal device in which a passive device for improving linearity is coupled according to an embodiment of the present invention shown in FIG. 2 .
FIG. 4 is a circuit diagram of an embodiment of the two-terminal device shown in FIG. 3 .
FIG. 5 is a diagram for explaining improvement of linearity in a reset process in an embodiment of the two-terminal device shown in FIG. 3 .
6 to 8 are diagrams illustrating simulation results of a voltage applied to a two-terminal memory element in an embodiment of the two-terminal device shown in FIG. 3 .
9 is a diagram illustrating a result of simulating a change in conductivity in an embodiment of the two-terminal device shown in FIG. 3 .
10 is a diagram illustrating a composite pulse according to a conventional weak-anti-pulse technology.
11 to 12 are diagrams for explaining improvement of linearity in the set process when the conventional weak anti-pulse technique is applied to the two-terminal device shown in FIG. 2 .

이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.Hereinafter, preferred embodiments will be described in detail so that those of ordinary skill in the art can easily practice the present invention with reference to the accompanying drawings. However, in describing the preferred embodiment of the present invention in detail, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted. In addition, the same reference numerals are used throughout the drawings for parts having similar functions and functions.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.In addition, throughout the specification, when a part is 'connected' with another part, it is not only 'directly connected' but also 'indirectly connected' with another element interposed therebetween. include In addition, 'including' a certain component means that other components may be further included, rather than excluding other components, unless otherwise stated.

도 2는 본 발명의 일 실시예에 따른 선형성 개선을 위한 수동 소자가 결합된 2 단자 소자의 개략도이다.2 is a schematic diagram of a two-terminal device coupled with a passive device for improving linearity according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 선형성 개선을 위한 수동 소자가 결합된 2 단자 소자(100)는 2 단자 메모리 소자부(110) 및 수동 소자부(120)를 포함하여 구성될 수 있으며, 2 단자 소자(100)에는 일정한 크기의 입력 펄스가 인가되고, 수동 소자부(120)에 의해 입력 펄스의 크기가 조절되어 2 단자 메모리 소자부(110)에 인가될 수 있다.Referring to FIG. 2 , a two-terminal device 100 to which a passive element for improving linearity is coupled according to an embodiment of the present invention may be configured to include a two-terminal memory element unit 110 and a passive element unit 120 . In addition, an input pulse of a certain size is applied to the two-terminal device 100 , and the magnitude of the input pulse is adjusted by the passive device unit 120 to be applied to the two-terminal memory device unit 110 .

여기서, 2 단자 메모리 소자부(110)는 비선형 특성을 갖는 2 단자 메모리 소자로서, RRAM(Resistance Random Access Memory), PCM(Phase Change Memory), FeRAM(Ferroelectric Random Access Memory) 및 MRAM(Magnetic Random Access Memory)로 이루어진 그룹에서 선택된 어느 하나일 수 있으나, 반드시 이로 제한되는 것은 아니다.Here, the two-terminal memory element unit 110 is a two-terminal memory element having a nonlinear characteristic, and is a resistance random access memory (RRAM), a phase change memory (PCM), a ferroelectric random access memory (FeRAM), and a magnetic random access memory (MRAM). ) may be any one selected from the group consisting of, but is not necessarily limited thereto.

도 3을 참조하여 후술하는 본 발명의 구현예에서는 2 단자 메모리 소자부(110)가 멤리스터(RRAM)(111)인 경우의 예를 들어 구체적으로 설명하나, 2 단자 메모리 소자부(110)는 상술한 바와 같은 비선형성 문제를 갖는 2 단자 메모리 소자에 해당한다면 제한 없이 포함할 수 있다.In the embodiment of the present invention, which will be described later with reference to FIG. 3 , the two-terminal memory element unit 110 is a memristor (RRAM) 111 as an example, but the two-terminal memory element unit 110 is If it corresponds to the two-terminal memory device having the nonlinearity problem as described above, it may be included without limitation.

수동 소자부(120)는 2 단자 메모리 소자부(110)에 결합되어 2 단자 메모리 소자부(110)의 선형성을 개선하기 위한 것이다. The passive element unit 120 is coupled to the two-terminal memory element unit 110 to improve the linearity of the two-terminal memory element unit 110 .

본 발명에 따르면, 직렬 연결된 두 개의 저항에 전압을 가하면 저항의 크기에 따라서 각 저항에 걸리는 전압의 크기가 결정되는 전압 분배(Voltage divide) 원리를 이용하여, 수동 소자부(120)를 2 단자 메모리 소자부(110)에 직렬 연결함으로써 2 단자 메모리 소자부(110)에 가해지는 입력 펄스의 크기가 조절되도록 하여 2 단자 메모리 소자부(110)의 선형성을 효과적으로 개선할 수 있다. 즉, 별도의 펄스 변조 방법을 사용하지 않아 추가적인 회로나 읽기 과정 없이도, 2 단자 소자(100)의 구조적 특징으로 인해 2 단자 메모리 소자부(110)에 가해지는 입력 펄스의 크기가 자동으로 조절되어 선형성을 개선할 수 있다.According to the present invention, when a voltage is applied to two resistors connected in series, the passive element unit 120 is configured as a two-terminal memory using the voltage divide principle in which the magnitude of the voltage applied to each resistor is determined according to the magnitude of the resistor. By serially connecting the device unit 110 , the magnitude of an input pulse applied to the two-terminal memory device unit 110 is adjusted, thereby effectively improving the linearity of the two-terminal memory device unit 110 . That is, since a separate pulse modulation method is not used, the magnitude of the input pulse applied to the two-terminal memory element unit 110 is automatically adjusted due to the structural characteristics of the two-terminal element 100 without an additional circuit or read process, so that the linearity is achieved. can be improved

여기서, 수동 소자부(120)는 병렬 연결된 저항(121) 및 다이오드(122)로 구현될 수 있으며(도 4의 회로도 참조), 저항(121)은 전도도가 감소하는 과정인 리셋 과정(Reset, Depression 또는 OFF 라고도 함)에서 사용되고, 다이오드(122)는 전도도가 증가하는 과정인 셋 과정(Set, Potentiation 또는 ON 이라고도 함)에서 사용될 수 있다.Here, the passive element unit 120 may be implemented with a resistor 121 and a diode 122 connected in parallel (refer to the circuit diagram of FIG. 4 ), and the resistance 121 is a reset process (Reset, Depression), which is a process in which conductivity is reduced. or OFF), and the diode 122 may be used in a set process (also referred to as Set, Potentiation, or ON), which is a process in which conductivity is increased.

이 경우, 2 단자 메모리 소자부(110)에 금속-반도체-금속으로 구성된 3층 박막을 형성함으로써 저항(121)과 다이오드(122)를 형성할 수 있으므로, 소자 크기의 큰 증가 없이도 선형성을 개선할 수 있으며, 기존의 CMOS 공정 과정에서도 적용될 수 있다.In this case, since the resistor 121 and the diode 122 can be formed by forming a three-layer thin film composed of metal-semiconductor-metal in the two-terminal memory element unit 110, linearity can be improved without a large increase in the device size. and can be applied to the existing CMOS process.

또한, 도 2에서는 수동 소자부(120)가 2 단자 메모리 소자부(110)의 하부(즉, 하부 전극의 아래)에 결합된 것으로 도시되어 있으나, 2 단자 메모리 소자부(110)의 상부(즉, 상부 전극의 위)에 결합하는 것도 가능하다. 2 단자 메모리 소자부(110)에서 발생하는 열 등을 고려하여 경우에 따라 수동 소자부(120)의 결합 위치가 선택될 수 있다.In addition, in FIG. 2 , the passive element unit 120 is shown coupled to the lower portion of the two-terminal memory element unit 110 (ie, under the lower electrode), but the upper portion (ie, the lower electrode) of the two-terminal memory element unit 110 . , on top of the upper electrode) is also possible. In consideration of heat generated by the two-terminal memory element unit 110 , a coupling position of the passive element unit 120 may be selected in some cases.

도 5는 도 3에 도시된 2 단자 소자의 일 구현예에서 리셋 과정에서의 선형성 개선을 설명하기 위한 도면이다. 여기서, 화살표는 전류의 방향을 나타내고, 붉은 색은 리셋 전압을 인가한 경우를, 푸른 색은 셋 전압을 인가한 경우를 나타낸다.FIG. 5 is a diagram for explaining improvement of linearity in a reset process in an embodiment of the two-terminal device shown in FIG. 3 . Here, arrows indicate the direction of the current, red indicates a case in which a reset voltage is applied, and blue indicates a case in which a set voltage is applied.

도 5를 참조하면, 셋 전압을 인가할 경우, 저항 보다는 다이오드를 통해 많은 전류가 흐르게 된다. 즉, 저항에는 전류가 거의 흐르지 않게 되고, 전압이 대부분 멤리스터에 걸리게 된다.Referring to FIG. 5 , when a set voltage is applied, a large amount of current flows through the diode rather than the resistor. That is, almost no current flows through the resistor, and most of the voltage is applied to the memristor.

반면, 리셋 전압을 인가할 경우, 다이오드 보다는 저항을 통해 많은 전류가 흐르게 된다. 즉, 다이오드에는 전류가 거의 흐르지 않게 되고, 저항과 멤리스터 사이에 전압 분배가 일어나게 된다. 이 경우, 멤리스터의 저항이 작은 경우에는, 저항에 전압이 더 크게 걸리고, 멤리스터에는 작은 전압만 걸려서 급격한 리셋을 방지할 수 있다. 반면, 멤리스터의 저항이 큰 경우에는, 멤리스터에 전압이 더 크게 걸려서 더 빠르게 리셋이 된다. 이를 통해, 결과적으로 리셋 과정에서 선형성을 확보할 수 있다.On the other hand, when a reset voltage is applied, a large amount of current flows through the resistor rather than the diode. That is, almost no current flows in the diode, and voltage distribution occurs between the resistor and the memristor. In this case, when the resistance of the memristor is small, a larger voltage is applied to the resistor and only a small voltage is applied to the memristor to prevent abrupt reset. On the other hand, when the resistance of the memristor is large, a larger voltage is applied to the memristor and the reset is faster. As a result, linearity can be secured during the reset process.

종래의 멤리스터는 전도도가 높은 상태(즉, On 상태)에서 OFF 펄스를 가할 경우 급격하고 비선형적인 전도도 감소를 보였다(도 1 참조). 그러나, 본 발명의 실시예에 따르면, 2 단자 소자가 On 상태일 때 동일한 크기의 OFF 펄스를 일정하게 가하면, 인가된 전압이 멤리스터와 저항에 동시에 걸리게 된다. 이 경우, 직렬로 연결된 두 저항에 전압이 걸리면 더 큰 저항에 많은 전압이 걸리게 되는 전압 분배 원리에 의해, 상대적으로 저항이 작은 상태인 멤리스터에 비해 저항에 더 큰 전압이 걸리게 되고, 반면 멤리스터에는 작은 전압이 걸리게 된다. 그 결과, 2 단자 소자에 실제로 인가한 전압 중에서 일부만이 멤리스터에 가해져서 On 상태에서 급격한 가중치 감소를 방지할 수 있다. 계속하여 OFF 펄스를 가해서 멤리스터의 전도도가 감소하면 멤리스터의 저항이 점점 커지게 되고, 동일한 크기의 펄스를 가해도 멤리스터에 걸리는 전압의 크기가 점점 커지게 된다. 따라서, 종래의 멤리스터에서 급격한 전도도 감소를 보였던 부분은 보다 더 점진적인 감소를 보이게 되고, 완만하게 감소했던 부분은 보다 더 빠른 전도도 감소가 가능해짐으로써 선형성을 크게 개선할 수 있다.Conventional memristors showed a sudden and non-linear decrease in conductivity when an OFF pulse was applied in a high conductivity state (ie, on state) (see FIG. 1 ). However, according to an embodiment of the present invention, when an OFF pulse of the same magnitude is constantly applied when the two-terminal device is in an ON state, the applied voltage is applied to the memristor and the resistor at the same time. In this case, when a voltage is applied to two resistors connected in series, a larger voltage is applied to the resistor compared to a memristor with relatively small resistance due to the voltage division principle, in which a larger voltage is applied to the larger resistor, whereas the memristor A small voltage is applied to As a result, only a part of the voltage actually applied to the two-terminal device is applied to the memristor, so that it is possible to prevent a sudden decrease in weight in the On state. If the conductivity of the memristor decreases by continuously applying the OFF pulse, the resistance of the memristor gradually increases, and even when a pulse of the same size is applied, the magnitude of the voltage applied to the memristor gradually increases. Accordingly, in the conventional memristor, a portion showing a sharp decrease in conductivity exhibits a more gradual decrease, and a portion in a gentle decrease in conductivity may be more rapidly reduced, thereby greatly improving linearity.

도 6 내지 도 8은 도 3에 도시된 2 단자 소자의 일 구현예에서 2 단자 메모리 소자부에 가해지는 전압을 시뮬레이션한 결과를 도시하는 도면으로, 일정한 크기의 셋 펄스와 리셋 펄스를 인가하는 상황에서, 저항을 다양하게 변경하며 멤리스터 등의 2 단자 메모리 소자에 걸리는 전압을 시뮬레이션한 결과를 도시한 것이다. 여기서, 수동 소자부, 즉 저항과 다이오드를 구비하지 않고 멤리스터만 있는 경우와, 저항이 각각 R1, R2, R3, R4 (R1 < R2 < R3 < R4)인 경우를 비교하여 도시하였다.6 to 8 are diagrams illustrating simulation results of a voltage applied to a two-terminal memory element in an embodiment of the two-terminal device shown in FIG. 3, in which a set pulse and a reset pulse of a certain magnitude are applied; , shows the results of simulating the voltage applied to a two-terminal memory device such as a memristor by changing the resistance in various ways. Here, the passive element unit, that is, a case in which only a memristor is provided without a resistor and a diode, and a case in which the resistances are R1, R2, R3, and R4 (R1 < R2 < R3 < R4), respectively, are compared and illustrated.

도 7을 참조하면, 저항이 있는 경우와 없는 경우 모두 2 단자 메모리 소자에 가해지는 셋 전압이 일정함을 알 수 있다. 만약, 다이오드 없이 저항만 직렬로 2단자 메모리 소자와 연결되는 경우, 처음엔 소자에 강한 전압이 걸리고, SET이 진행될수록 소자에는 약한 전압이 걸리게 되어 SET에서의 선형성을 해치는 방향으로 전압이 분배된다. 따라서, 본 발명에서는 다이오드를 저항과 병렬로 연결함으로써, SET 과정에서의 선형성을 유지시키고, 열적인 요소 혹은 위크 안티 펄스 등의 방법으로 SET에서의 선형성을 개선할 수 있는 방안을 제안하였다.Referring to FIG. 7 , it can be seen that the set voltage applied to the two-terminal memory device is constant both with and without the resistor. If only a resistor without a diode is connected to a two-terminal memory device in series, a strong voltage is initially applied to the device, and as SET progresses, a weak voltage is applied to the device, and the voltage is distributed in a direction that impairs the linearity in the SET. Accordingly, the present invention proposes a method for maintaining linearity in the SET process by connecting a diode in parallel with a resistor and improving the linearity in the SET by using a thermal element or a weak anti-pulse method.

도 8을 참조하면, 저항이 없는 경우에는 2 단자 메모리 소자에 가해지는 리셋 전압이 일정한데 반해, 저항이 있는 경우에는 리셋 전압이 서서히 증가함을 알 수 있다. 특히, 저항이 작을수록 리셋 전압이 급격히 커지고, 저항이 클수록 리셋 전압이 서서히 커짐을 알 수 있다.Referring to FIG. 8 , it can be seen that the reset voltage applied to the two-terminal memory device is constant when there is no resistor, whereas the reset voltage gradually increases when there is a resistor. In particular, it can be seen that the reset voltage rapidly increases as the resistance decreases, and the reset voltage gradually increases as the resistance increases.

도 9는 도 3에 도시된 2 단자 소자의 일 구현예에서 전도도 변화를 시뮬레이션한 결과를 도시하는 도면이다.9 is a diagram illustrating a result of simulating a change in conductivity in an embodiment of the two-terminal device shown in FIG. 3 .

도 9를 참조하면, 셋 과정에서는 다이오드가 어느 정도의 전압을 소모하기 때문에, 저항과 다이오드를 포함하는 경우, 멤리스터로 전압이 전부 가해지지 않아 보다 선형적으로 보임을 알 수 있다. 다만, 이것만으로는 선형성 개선 효과가 충분하지 않을 수 있으므로, 도 10 내지 도 11을 참조하여 후술하는 위크 안티 펄스(Weak-Anti pulse) 등을 적용하여 셋 과정에서 선형성을 개선할 수 있다.Referring to FIG. 9 , since the diode consumes a certain amount of voltage in the set process, it can be seen that when a resistor and a diode are included, the voltage is not fully applied to the memristor, so that the display appears more linear. However, since the effect of improving the linearity by itself may not be sufficient, the linearity may be improved in the set process by applying a weak-anti-pulse, which will be described later with reference to FIGS. 10 to 11 .

한편, 리셋 과정에서는 상술한 바와 같이 저항에 의해서 전압 분배가 일어나므로 펄스 변조(Pulse Modulation)를 하는 것과 동일한 효과를 얻어서, 선형성이 개선됨을 알 수 있다.On the other hand, in the reset process, as described above, since voltage division occurs by the resistance, the same effect as that of pulse modulation is obtained, and it can be seen that the linearity is improved.

도 10은 기존의 위크 안티 펄스 기술에 따른 합성 펄스를 도시하는 도면이다.10 is a diagram illustrating a composite pulse according to a conventional weak anti-pulse technique.

위크 안티 펄스 기술은 반대되는 극성의 작은 입력을 가하여 급격한 필라멘트 성장/붕괴를 막고, 이를 통해 선형성을 개선하는 방식이다. 구체적으로, 큰 On 펄스를 인가한 직후 작은 Off 펄스를 인가함으로써 선형성을 개선한다.The weak anti-pulse technology prevents rapid filament growth/collapse by applying a small input of opposite polarity, thereby improving linearity. Specifically, linearity is improved by applying a small Off pulse immediately after applying a large On pulse.

도 10에 도시된 바와 같은 합성 펄스를 상술한 본 발명의 실시예에 따른 2 단자 소자에 적용하면, 기존의 멤리스터에 위크 안티 펄스 기술만을 적용한 경우(선형성 개선의 한계가 있음)에 비해 보다 큰 선형성 개선 효과를 얻을 수 있다.When the composite pulse as shown in FIG. 10 is applied to the two-terminal device according to the above-described embodiment of the present invention, compared to the case where only the weak anti-pulse technology is applied to the existing memristor (there is a limitation in linearity improvement) A linearity improvement effect can be obtained.

도 11 내지 도 12는 기존의 위크 안티 펄스 기술을 도 2에 도시된 2 단자 소자에 적용한 경우의 셋 과정에서의 선형성 개선을 설명하기 위한 도면이다.11 to 12 are diagrams for explaining linearity improvement in the set process when the conventional weak anti-pulse technique is applied to the two-terminal device shown in FIG. 2 .

도 11의 (a)에 도시된 입력 펄스에서 위크 안티 펄스는 리셋 펄스와 극성이 동일하므로, 다이오드로 인가되지 않고 저항으로 인가된다. In the input pulse shown in (a) of FIG. 11 , the weak anti-pulse has the same polarity as the reset pulse, so it is not applied as a diode but as a resistor.

이에 따라, 도 11의 (b)에 도시된 바와 같이 실제 멤리스터로 가해지는 펄스에서는 위크 안티 펄스에 대해서도 전압 분배가 일어나게 된다. Accordingly, as shown in (b) of FIG. 11 , voltage division occurs even with respect to the weak anti-pulse in the pulse actually applied to the memristor.

도 12의 (a)는 기존의 멤리스터의 셋 과정에 위크 안티 펄스 기술을 적용한 경우의 선형성 개선 효과를 나타내고, (b)는 본 발명의 실시예에 따른 2 단자 소자에 위크 안티 펄스 기술을 적용한 경우의 선형성 개선 효과를 나타낸다.Fig. 12 (a) shows the linearity improvement effect when the weak anti-pulse technique is applied to the conventional setting process of the memristor, and (b) shows the weak anti-pulse technique is applied to the two-terminal device according to the embodiment of the present invention. It shows the effect of improving the linearity of the case.

도 12의 (a) 및 (b)를 비교하면, 본 발명의 실시예에 적용하는 경우에 위크 안티 펄스가 조절되면서 초기(OFF 상태)의 급격한 증가를 줄이고, ON 상태일 때 더욱 더 증가하여 보다 선형적인 전도도를 나타냄을 알 수 있다.Comparing (a) and (b) of Fig. 12, when applied to the embodiment of the present invention, the rapid increase of the initial (OFF state) is reduced while the weak anti-pulse is adjusted, and it increases even more when it is in the ON state. It can be seen that the linear conductivity is exhibited.

다시 말해, 본 발명의 실시예에 따른 2 단자 소자에 위크 안티 펄스 기술을 적용하는 경우 안티 펄스 자체가 조절되어 보다 큰 선형성 개선 효과를 얻을 수 있게 된다.In other words, when the weak anti-pulse technique is applied to the two-terminal device according to the embodiment of the present invention, the anti-pulse itself is adjusted, so that a greater linearity improvement effect can be obtained.

본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 구성요소를 치환, 변형 및 변경할 수 있다는 것이 명백할 것이다.The present invention is not limited by the above embodiments and the accompanying drawings. For those of ordinary skill in the art to which the present invention pertains, it will be apparent that the components according to the present invention can be substituted, modified and changed without departing from the technical spirit of the present invention.

100, 100': 2 단자 소자
110: 2 단자 메모리 소자부
111: 멤리스터
120: 수동 소자부
121: 저항
122: 다이오드100, 100': 2-terminal element
110: two-terminal memory element unit
111: memristor
120: passive element unit
121: resistance
122: diode

Claims (6)

2 단자 메모리 소자부; 및
상기 2 단자 메모리 소자부에 결합되어 상기 2 단자 메모리 소자부의 선형성을 개선하는 수동 소자부를 포함하며,
일정한 크기의 입력 펄스가 인가되며, 상기 수동 소자부에 의해 상기 입력 펄스의 크기가 조절되어 상기 2 단자 메모리 소자부에 인가되며,
상기 수동 소자부는 병렬 연결된 저항 및 다이오드를 포함하고,
상기 수동 소자부는 리셋 과정에서의 선형성을 개선하는 것을 특징으로 하는 선형성 개선을 위한 수동 소자가 결합된 2 단자 소자.
a two-terminal memory element unit; and
and a passive element unit coupled to the two-terminal memory element unit to improve linearity of the two-terminal memory element unit;
An input pulse of a certain size is applied, the magnitude of the input pulse is adjusted by the passive element unit and applied to the two-terminal memory element unit,
The passive element unit includes a resistor and a diode connected in parallel,
The passive element unit is a two-terminal device coupled with a passive element for improving linearity, characterized in that it improves linearity in the reset process.
 제 1 항에 있어서,
상기 2 단자 메모리 소자부는 RRAM(Resistance Random Access Memory), PCM(Phase Change Memory), FeRAM(Ferroelectric Random Access Memory) 및 MRAM(Magnetic Random Access Memory)로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 선형성 개선을 위한 수동 소자가 결합된 2 단자 소자.
The method of claim 1,
The two-terminal memory element unit is selected from the group consisting of Resistance Random Access Memory (RRAM), Phase Change Memory (PCM), Ferroelectric Random Access Memory (FeRAM) and Magnetic Random Access Memory (MRAM). Linearity improvement, characterized in that Two-terminal device coupled with passive components for
 제 1 항에 있어서,
상기 수동 소자부는 전압 분배의 원리에 따라 상기 입력 펄스의 크기를 조절하는 것을 특징으로 하는 선형성 개선을 위한 수동 소자가 결합된 2 단자 소자.
The method of claim 1,
The passive element unit is a two-terminal element coupled with a passive element for improving linearity, characterized in that the input pulse size is adjusted according to the principle of voltage division.
 삭제delete 제 1 항에 있어서,
상기 수동 소자부는 상기 2 단자 메모리 소자부의 하부 또는 상부에 결합되는 것을 특징으로 하는 선형성 개선을 위한 수동 소자가 결합된 2 단자 소자.
The method of claim 1,
The passive element unit is a two-terminal device coupled to a passive element for improving linearity, characterized in that coupled to the lower or upper portion of the two-terminal memory element.
 삭제delete
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