KR102378724B1 - 실시간 멀티-어레이 합계 전력 스펙트럼 제어 - Google Patents

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Abstract

레이더 시스템(100)에 대한 전력 제어(104, 300)는 레이더 시스템에서의 각각의 어레이(102a-102d)에 전력 인출 명령들을 발행한다. 각각의 전력 인출 명령은, 드웰 기간의 시작에서 개별 어레이에 이용할 수 있는 총 에너지 리소스(저장된 에너지를 포함함), 드웰 기간(dwell period) 동안 개별 어레이에 대해 예상되는 전력 인출 속도, 및 드웰 기간 동안 개별 어레이에서 과잉 전력을 감소시키기 위해 분산되도록 설정되는 "낭비(waste)" 전력률에 기초하여, 개별 레이더 어레이에 의해 DC(direct current) 전력 인출을 드웰 당 기반으로 제어한다. 어레이에 대한 전력 인출을 결정함에 있어서, 전력 제어는 미리 결정된 수의 장래의 드웰 기간 및 이러한 기간 동안 스케줄링되는 임의의 송신 및/또는 수신 작업을 고려한다. 레이더 시스템에 의해 DC 전력의 소스로부터 인출되는 총 DC 전력에 대해 미리 결정된 리플 미만으로 유지할 필요가 있으면, 전력 제어는 하나 이상의 어레이에 대한 드웰 스케줄(301) 내에서 비어 있는 드웰 기간의 지속시간을 조정한다.

Description

실시간 멀티-어레이 합계 전력 스펙트럼 제어{REAL-TIME, MULTI-ARRAY SUM POWER SPECTRUM CONTROL}
본 개시내용은 레이더 시스템에 전력을 공급하는 것에 일반적으로 관련되고, 보다 구체적으로는, 개별 부하에 의해 인출되는 전력에서의 스펙트럼 변화를 제어하는 것에 관련된다.
특정 종류의 레이더 시스템에 의해 인출되는 전력의 스펙트럼 (주파수) 특성은 매우 가변적일 수 있고, 잠재적으로는 발전기에 스트레스를 주고 및/또는 동일한 소스(들)로부터 전력을 인출하는 다른 시스템에 영향을 줄 수 있다.
따라서, 향상된 실시간 전력 스펙트럼 제어가 관련분야에 필요하다.
레이더 시스템에 대한 전력 제어는 레이더 시스템에서의 각각의 어레이에 전력 인출 명령을 보낸다. 각각의 전력 인출 명령은, 드웰 기간(dwell period)의 시작에서 개별 어레이에 이용할 수 있는 총 에너지 리소스(저장된 에너지를 포함함), 드웰 기간 동안 개별 어레이에 대해 예상되는 전력 인출 속도, 및 드웰 기간 동안 개별 어레이에서 과잉 전력을 감소시키기 위해 분산되도록 설정되는 "낭비(waste)" 전력률에 기초하여, 개별 레이더 어레이에 의해 DC(direct current) 전력 인출을 드웰 당 기반으로 제어한다. 어레이에 대한 전력 인출을 결정함에 있어서, 전력 제어는 미리 결정된 수의 장래의 드웰 기간 및 이러한 기간 동안 스케줄링되는 임의의 송신 및/또는 수신 작업을 고려한다. 레이더 시스템에 의해 DC 전력의 소스로부터 인출되는 총 DC 전력 상의 미리 결정된 리플 미만으로 유지할 필요가 있으면, 전력 제어는 하나 이상의 어레이에 대한 드웰 스케줄 내에서 비어 있는 드웰 기간의 지속시간을 조정한다.
특정 이점들이 위에서 열거되었지만, 다양한 실시예들은 열거된 이점들 중 일부를 포함하거나, 아무것도 포함하지 않거나, 또는 전부를 포함할 수 있다. 추가적으로, 이하의 도면들 및 설명을 검토한 후 관련분야에서의 통상의 기술자에게는 다른 기술적 이점들이 쉽게 명백해질 수 있다.
본 개시내용 및 그 이점들을 보다 완벽히 이해하기 위하여, 첨부 도면들과 함께 이제 이하의 설명을 참조하며, 이러한 도면들에서 유사한 참조 번호들은 유사한 부분들을 나타낸다.
도 1은 본 개시내용의 실시예들에 따른 실시간 멀티-어레이 합계 전력 스펙트럼 제어가 구현될 수 있는 시스템의 하이 레벨 블록도이다.
도 2는 본 개시내용의 실시예들에 따른 실시간 멀티-어레이 합계 전력 스펙트럼 제어 시스템 내에 이용되는 회로의 회로도이다.
도 3은 본 개시내용의 실시예들에 따른 실시간 멀티-어레이 합계 전력 스펙트럼 제어 시스템의 동작을 도해하여 도시한다.
도 4의 (a) 내지 (c)는 본 개시내용의 실시예들에 따른 실시간 멀티-어레이 합계 전력 스펙트럼 제어 시스템의 동작을 도시하는 그래프들이다.
도 5는 본 개시내용의 실시예들에 따른 실시간 멀티-어레이 합계 전력 스펙트럼 제어의 프로세스에 대한 하이 레벨 흐름도이다.
비록 예시적인 실시예들이 도면들에 도시되고 이하 설명되지만, 본 개시내용의 원리들은 현재 알려져 있든 아니든 간에 임의의 수의 기술들을 사용하여 구현될 수 있다는 점이 이해되어야 한다. 본 개시내용은 도면들에 도시되고 이하 설명되는 예시적인 구현들 및 기술들에 제한되어서는 안된다. 또한, 달리 구체적으로 언급되지 않는 한, 도면들에 도시된 물품들이 반드시 일정한 비율로 그려지는 것은 아니다.
AESA(active electronically scanned array) 레이더에 의해 인출되는 전력은 매우 가변적일 수 있기 때문에, 모바일 플랫폼들(선박, 항공기 등) 상의 이러한 레이더들에 대한 전력 인출의 스펙트럼 거동에 엄격한 요건이 부과될 수 있다. 예를 들어, 특정 선박 상의 DBR(Dual Band Radar)에 의한 경험에 기초하여, AMDR-S(Air and Missile Defense S-Band) 레이더에 대한 요건은 (4개 어레이들 합계): DC(direct current) 전원 상의 모든 주파수들에 대해 합산되는 총 RMS(root mean square) 리플이 최대 전력 DC 부하의 5%, 약 1000 kW(kilo-Watts) 미만이어야 한다는 것; 어떠한 리플의 단일 성분도 최대 전력 DC 부하의 3%를 초과할 수 없다는 것, 그리고 2 kHz(kilo-Hertz) 위에서 훨씬 적은 리플이 허용된다는 것; 및 평균 DC 부하로부터의 전력 인출의 어떠한 순간 편차, 플러스 또는 마이너스도 55kW, 또는 전체 전력 부하의 약 5.5%보다 더 클 수 없다는 것을 포함할 수 있다.
위에 명시된 요건을 충족시키는 것은 AAW(anti-air warfare), BMD(ballistic missile defense) 등과 같이 파형 종류들이 다양한 다수 임무들에 대해 복잡하게 된다. 추가로, 다수 어레이들 상의 동적 전력 인출의 합계가 고려되어야 한다. 또한, 대기 시간이 짧은 거동에 대한 필요성은 스케줄링 결정의 예측을 어렵게 한다.
도 1은 본 개시내용의 실시예들에 따라 실시간 멀티-어레이 합계 전력 스펙트럼 제어가 구현될 수 있는 시스템의 하이 레벨 블록도이다. 시스템(100)은 멀티-어레이 안테나 시스템(102) 뿐만 아니라 다른 시스템(들)(103)(예를 들어, 모터들 등)에 연결되어 DC 전력을 공급하는 DC 전력 송신 케이블(101)을 포함한다. 멀티-어레이 안테나 시스템(102)은 다수의 어레이들(102a,... 등)(도시된 예에서는 4개의 어레이들(102a-102d), 4개의 "페이스들(faces)"에 대응함)로 구성된다. 프로그램 가능 하드웨어 및 소프트웨어의 조합으로 구성되는 전력 인출 제어 시스템(104)이 어레이들(102a-102d)에 통신 가능하게 연결된다. 어레이들(102a-102d)로부터 적어도 부분적으로 분리되는 것으로서 도 1에는 도시되지만, 전력 인출 제어 시스템(104)의 일부(예를 들어, 스위치들, "더미(dummy)" 부하들 등)가 실제로는 각각의 개별 어레이들(102a-102d) 내에 위치되는 전력 제어들(105)에 의해 구현될 수 있다. (예를 들어) 커패시터 뱅크들의 형태인 에너지 저장부(106)가, 전력 인출 제어 시스템(104)의 제어하에 선택적으로, 어레이들(102a-102d)에 또한 전기적으로 연결되고(또는 후술되는 바와 같이 어레이들(102a-102d) 내에 구현될 수 있고), 도 1에 도시되는 바와 같이 한 덩어리 에너지 저장부로서 구현되는 것이 아니라 어레이들(102a-102d) 사이에 전체적으로 또는 부분적으로 분포될 수 있다.
전력 인출 제어 시스템(104)을 구현하는 하드웨어 및 소프트웨어 성분의 조합은 전력 인출 결정 알고리즘을 포함하며, 이는 커스텀 선형 최적화를 사용하여 드웰 당 기반으로 각각의 어레이(102a-102d)에 대한 전력 인출을 계산한다:
Figure 112017030805671-pct00001
위의 표 1에서의 변수들에 대해, 선행 첨자
Figure 112017030805671-pct00002
는 멀티-어레이 안테나 시스템 페이스(즉, Face 1, 어레이(102a); Face 2, 어레이(102b); Face 3, 어레이(102c); 또는 Face 4, 어레이(102d))를 식별하는 한편 후행 첨자는 특정한 Tx/Rx(transmit/receive) 드웰 기간
Figure 112017030805671-pct00003
,
Figure 112017030805671-pct00004
,
Figure 112017030805671-pct00005
등을 나타낸다. 드웰 기간 지속시간들
Figure 112017030805671-pct00006
,
Figure 112017030805671-pct00007
,
Figure 112017030805671-pct00008
등은 일반적으로 동일한 길이가 아니다. 전력 인출률
Figure 112017030805671-pct00009
는 드웰 기간
Figure 112017030805671-pct00010
동안 개별 페이스(f)로부터 인출될 수 있는(인출될) 전력이며, 소비 전력률
Figure 112017030805671-pct00011
는 드웰 기간
Figure 112017030805671-pct00012
동안 개별 페이스
Figure 112017030805671-pct00013
에 의한 송신/수신 동작에 필요한 전력량이다. 할당되지 않은 전력량
Figure 112017030805671-pct00014
는 총 RMS 리플을 제약 사항 내에 유지하기 위해 필요하다면 드웰 기간
Figure 112017030805671-pct00015
동안 개별 페이스
Figure 112017030805671-pct00016
에 의해(예를 들어, "더미(dummy)" 부하들에 의해) "낭비(wasted)"될 것이다.
전력 인출 결정 알고리즘에 의해 이용되는 제약 사항은 다음과 같이 표현될 수 있고,
Figure 112017030805671-pct00017
여기서,
Figure 112017030805671-pct00018
는 드웰 기간의 시작에서 개별 페이스
Figure 112017030805671-pct00019
에 대한 초기 에너지 리소스 상태이고,
Figure 112017030805671-pct00020
및
Figure 112017030805671-pct00021
는 각각 리플 제약 사항 하에서 허용되는 최소 및 최대 에너지들이며,
Figure 112017030805671-pct00022
및
Figure 112017030805671-pct00023
은 각각 리플 제약 사항 하에서 허용되는 최대 및 최소 전력들이다. 위의 처음 2개의 방정식들에서, 드웰 기간들은 후행 첨자
Figure 112017030805671-pct00024
로 표시되고, 개별 드웰 기간의 지속시간은
Figure 112017030805671-pct00025
로 주어지며,
Figure 112017030805671-pct00026
는 현재 드웰 기간
Figure 112017030805671-pct00027
을 뒤따르는 드웰 기간들의 미리 결정된 수이다. 따라서, 이러한 방정식들에 의해 정의되는 리플형(rippled) 제약 사항을 적용함에 있어서, 전력 인출 결정 알고리즘은 현재의 드웰 기간에 후속하는 드웰 기간들의 수
Figure 112017030805671-pct00028
을 고려하며, 이는 어레이에 전송될 그리고 "비어 있는(empty)" 드웰 기간들에 개입할 장래의 송신/수신 액션들 양자 모두를 포함할 것이다.
위의 표현들이 에너지 및 전력의 관점에서 작성되었지만, 관련분야에 숙련된 자는 전압(또는 전하) 및 전류의 관점에서 전력 인출 결정 알고리즘 제약 사항을 서술하기 위한 직접적인 방식으로 용이하게 다시 작성될 수 있다는 점을 인식할 것이며, 이는 구현들을 설계할 때 일부 이점들을 가질 수 있다.
도 2는 본 개시내용의 실시예들에 따른 실시간 멀티-어레이 합계 전력 스펙트럼 제어 시스템 내에 이용되는 회로의 회로도이다. 회로(200)는 전력 인출 제어 시스템(104)의 일부를 형성한다. 회로(200)는 입력 신호(VIN)가 수신되는 입력(201)을 포함한다. 입력 신호(VIN)는 DC 전력 송신 케이블(101)로부터의 DC 전력 신호이며, 예를 들어 1,000 V(volts)의 크기를 가질 수 있다. 입력 신호(VIN)는 제어 신호(VCTRL)와 함께 DC-DC 변환기(202)에 의해 수신된다. DC-DC 변환기(202)는 제어 신호(VCTRL)에 의해 결정되는 비율로 입력 신호(VIN)에 비례하는 전압 신호(VO_DCDC)를 출력한다.
DC-DC 변환기(202)의 출력 전압 신호(VO _ DCDC)에 대한 출력 전류를 나타내는 전류 IO _ DCDC는 전달 함수 Hi를 갖는 증폭기(203)에 의해 수신되며, 그 출력은 합산 회로(204)로의 네거티브 입력에서 수신된다. 출력 합산 회로(204)의 출력은 전달 함수 Gi를 갖는 증폭기(205)에 의해 수신되는 전류 에러 신호(Ierr)이다. 증폭기(205)의 출력은 PID(proportional-integral-derivative) 제어기(206)에 의해 수신되며, 이는 수신된 신호에 전류 피드백 제어 함수(FIfb(s))를 적용하여 DC-DC 변환기(202)에 의해 이용되는 피드백 제어 전압 신호(VCTRL)를 생성한다.
DC-DC 변환기(202)에 의해 출력되는 전압 신호(VO_DCDC)는 피드백 루프의 제2 부분에 있는 전달 함수 Hv를 갖는 증폭기(207)에 의해 입력으로서 또한 수신된다. 증폭기(207)의 출력은 합산 회로(208)로의 입력에서 수신되며, 이는 입력(209)으로부터 기준 전압(VREF)을 또한 수신한다. 합산 회로(208)의 출력은 전압 에러 신호(VERR)이며, 이는 전달 함수 Gv를 갖는 증폭기(210)에 의해 수신된다. 증폭기(210)의 출력은 PID 제어기(211)에 의해 수신되며, 이는 전압 피드백 제어 함수 FVfb(s)를 수신된 신호에 적용하고 합산 회로(212)에 의해 수신되는 출력을 생성한다. 합산 회로(212)는 입력(213)으로부터 신호(ICMD)를 또한 수신하고 합산 회로(204)에 의해 수신되는 신호를 출력한다. 신호(ICMD)는 커패시터 뱅크(이하 논의되는 에너지 저장부(215)) 상에 일정한 평균 전압을 유지하는데 필요한 전류 인출을 나타낸다.
전압 신호(VO _ DCDC)에 대한 신호 라인(214)은 에너지 저장부(215)에 양방향으로 접속되며, 이는 (예를 들어) 0.12 F(Farad) 커패시터일 수 있다. 따라서, 에너지 저장부(215)는, 신호 라인(214) 상의 및 에너지 저장부(215)의 단자들을 가로지르는 상대적인 전압 레벨들에 따라, 신호 라인(214)으로부터 에너지를 수신하거나 또는 신호 라인(214)에 에너지를 부여할 수 있다. DC-DC 변환기(202)로부터의 전압 신호(VO _ DCDC)는 선형 레귤레이터들(216)에 의해 또한 수신되며, 이들은 출력에서의 그리고 RF 모듈(217)에 의해 수신되는 전압 신호의 선형성을 조절한다. RF 모듈들(217)은 RF 모듈들(217)이 송신 및 수신해야 할 때를 나타내는 (기본적으로 RF 모듈들(217)을 턴 온 또는 턴 오프하는) T/R(transmit/receive) 명령 신호를 입력(218)에서 또한 수신한다. 집합적으로, 신호들(입력(209) 상의 VREF, 입력(213) 상의 ICMD 및 입력(218) 상의 T/R 명령)은 회로(200)로의 스케줄러 입력들을 포함한다.
도 3은 본 개시내용의 실시예들에 따른 실시간 멀티-어레이 합계 전력 스펙트럼 제어 시스템의 동작을 도해하여 도시한다. 전력 인출 제어 시스템(104) 내의 하나 이상의 레이더 제어 프로세서들 또는 제어기들(도시되지 않음) 내에서 실행되는 레이더 제어 소프트웨어의 일부를 형성하는 PDDA(power draw decision algorithm)(300)은 전력 인출 제어 시스템(104) 내의 하나 이상의 메모리들(도시되지 않음)에 저장되는 드웰 스케줄(301)을 수신하거나 액세스한다. 드웰 스케줄(301)은 송신 및 수신 액션들 포함하고, 리플 제약 사항을 충족시킬 최적화가 실현 가능하게 하여야 한다. 드웰 스케줄 및 위에 언급된 방적식들에 기초하여, PDDA(300)는 도 2에서의 회로(200)의 사례들의 세트들에 전력 인출 명령들 및 T/R 액션 명령들을 발행한다. 도시된 예에서는, 어레이 페이스들(102) 각각 하나씩인 회로(200)의 사례들의 4개의 세트들(302, 303, 304 및 305)이 제공된다. 각각의 세트(302, 303, 304 및 305)는 수백에 이르는 회로(200)의 다수의 사례들(예를 들어, 세트 당 888개 사례들)을 통상적으로 포함한다. 회로(200)의 모든 사례들에서의 에너지 저장부(215)는 도 1에 도시되는 에너지 저장부(106)를 집합적으로 형성한다. 주어진 세트(302, 303, 304 또는 305) 내의 회로(200)의 사례들은 함께(상호 연계하여) 제어되지만, 세트들(302, 303, 304 및 305) 자체는 PDDA(300)에 의해 서로로부터 독립적으로 제어된다.
도 4의 (a) 내지 (c)는 본 개시내용의 실시예들에 따른 실시간 멀티-어레이 합계 전력 스펙트럼 제어 시스템의 동작을 도시하는 그래프들이다. 조합하여 보면, 도 1, 도 2 및 도 3의 하드웨어 및 소프트웨어는 저스트 인 타임(just-in-time) 전력 전달 시스템으로 간주될 수 있는 것에서 동작한다. 레이더 제어 소프트웨어의 일부를 형성하는 스케줄러에 의해 (필요에 따라) 제어되고 수정되는 바와 같이 모든 페이스들에 대한 드웰 스케줄에 기초하여, 필요에 따라 어레이 페이스들 사이의 전력 인출이 신속하게 전환된다. 모든 어레이 페이스들에 의해 인출되는 전력의 순간 합계는 상대적으로 일정한 전력 인출, 플러스 (또는 마이너스) 작은 리플로 유지된다.
위에 설명된 바와 같이, 리플이 제약 사항을 초과하게 할 수 있는 과잉 전원은 주어진 드웰 기간 동안 전력량
Figure 112017030805671-pct00029
를 "낭비하거나 분산시키기 위해 공급 라인(101)과의 접속 내로 또는 외로 전환되는 각각의 페이스에 대한 부하들로 라우팅될 수 있다. 어레이 페이스에 대한 회로들(200)의 세트(302, 303, 304 또는 305)의 모든 사례들에 대한 집합적 에너지 저장부(215)는 또한 필요에 따라 드웰 기간 동안 에너지를 인출하거나 부여할 수 있다. 그러나, 도 4의 (a)에 도시되는 바와 같이, 에너지 저장부(215)로부터의 낭비 전력
Figure 112017030805671-pct00030
및/또는 에너지의 인출 또는 부여 중 어느 하나 또는 양자 모두 리플이 리플 제약 사항을 초과하는 것을 방지하기에 불충분할 때, 어떠한 송신 또는 수신 작업들도 수행되지 않는 "비어있는(empty)" 드웰 기간들의 지속시간이 증가된다. 도 4의 (a)에서, 송신 및 수신 작업들의 시퀀스는 상단 라인에 나타난다. 명백하듯이, 송신 및 수신 작업들에 대한 드웰 시간들이 균일할 필요는 없으며, 송신 및 수신 작업들 사이의 비어 있는 드웰 기간들의 지속시간은 마찬가지로 상당히 다를 수 있다. 드웰 기간 당(즉, 송신/수신 작업 당) 전체 전력 소비는 도 4의 (a)에서의 두 번째 라인 상에 도시되는 한편, 총 에너지 리소스들에 기초하여 요구되는 순 전력 입력은 세 번째 라인 상에 도시된다. 도 4의 (a)에서의 하단 트레이스는 어레이상의 에너지 변동들을 도시한다. 상단 라인의 첫 번째 및 두 번째 송신 작업들에 대해 도시되는 바와 같이, 연속적인 송신 및 수신 작업들 사이의 간격 제약 사항이 필요에 따라 추가되어 리플 제약 사항을 준수한다. 전력 인출 리플 제한들을 강요하기 위해 스케줄러에 의해 도시된 종류의 공간 제약 사항이 언제 적용되어야 하는지를 결정하는데 종합이 이용되더라도, 도 4의 (a)에 의해 나타나는 계산들은 모든 리소스들에 대해 독립적으로 수행된다.
도 4의 (b)는, 하단 트레이스에서의 4개의 모든 어레이 페이스들에 대한 총 DC 전력 인출과 함께, 상단 4개의 트레이스들에, 예시적인 실시예에 대한 4개의 어레이 페이스들 각각에 의해 인출되는 전력을 도시한다. PDDA(300)는 각각의 페이스에 대해 전력을 조정하여, 하단 트레이스에 도시되는 바와 같이 전체가 비교적 일정하게 유지된다. 도 4의 (c)는 리플이 3%보다 훨씬 적은 실시간 멀티-어레이 합계 전력 스펙트럼 제어 시스템의 성능을 도시한다.
도 5는 본 개시내용의 실시예들에 따른 실시간 멀티-어레이 합계 전력 스펙트럼 제어의 프로세스에 대한 하이 레벨 흐름도이다. 도면들에 도시되고 설명되는 각각의 프로세스 흐름 및/또는 이벤트 시퀀스는, 명시적으로 언급되거나 또는 달리 자명하지 않으면(예를 들어, 신호가 송신되기 이전에 수신될 수 없음), 연속하여 또는 나란히 발생하는, 단계들 및/또는 이벤트들의 시퀀스를 포함하지만, 동시에 또는 중첩되는 방식으로 보다는 오히려 순차적으로 이러한 단계들의 수행 또는 이벤트들의 발생, 단계들 또는 그 일부의 수행 또는 이벤트들의 발생의 구체적인 순서, 또는 개재하거나 또는 중간인 단계들 또는 이벤트들의 발생 없이 이러한 단계들의 수행 또는 이벤트들의 발생에 관한 추론이 도출되어서는 안 된다. 또한, 관련분야에 숙련된 자들은 완전한 프로세스들 및 이벤트 시퀀스들이 도시되거나 설명되지 않는다는 점을 인식할 것이다. 대신에, 간략화 및 명료화를 위해, 본 개시내용에 고유하거나 본 개시내용의 이해를 위해 필요한 만큼의 개별 프로세스들 및 이벤트 시퀀스들 만이 도시되고 설명된다.
도 5에 의해 도시되는 프로세스(500)는 위에 열거된 방정식들에 따라 각각의 어레이에 대해 전력 인출 명령들을 계산하기 전에 발생한다. 프로세스(500)는 개별 페이스의 초기 상태 및 그 페이스의 총 에너지 리소스가 주어지면 각각의 어레이 페이스에 대해 요구되는 순 전력 입력과 함께, 각각의 어레이 페이스 상의 현재 드웰 기간 동안 (존재하는 경우) 송신/수신 작업 전력 요건을 결정하는 단계(501)로 시작한다. 모든 어레이 페이스들에 대한 전력 인출이 다음으로 합산된다(단계 502). 총 전력 인출에 의해 리플 제약 사항이 충족되는지에 대한 결정이 이루어진다(단계 503). 그렇지 않으면, 프로세스가 다음 드웰 기간에 대해 다시 시작되기 전에, 리플 제약 사항을 준수하도록, 하나 이상의 페이스들에 대해 인접한 비어 있는 드웰 기간 지속시간들에 대한 조정이 행해진다(단계 504).
본 개시내용의 실시간 멀티-어레이 합계 전력 스펙트럼 제어 시스템은 실시간 외부 전력 인출 명령들로 다수 어레이들에 걸쳐 드웰 당 전력을 조정한다. 대안적인 전력 리플 제어 시스템들은 피드백 전용 제어 기술들 및 수동 필터 뱅크들에 의해, 또는 리플을 감소시키기 위해 스케줄링 알고리즘들을에 변경을 가함으로써 리플을 관리할 수 있다(예를 들어, DBR). 그러나, 본 개시내용에서는, 합계 전력 인출에 대해 낮은 리플을 달성하는데 다수의 어레이들 상의 드웰 당 전력 인출의 조정된 제어가 이용된다. 전형적인 피드백 전용 제어 및 국부화된 필터링 대신 각각의 어레이에 대한 독립적인 제어 신호들이 이용된다. 실시간 최적화는 스케쥴러에 의해 행해지는 토대 내에서 아직 어레이로 전송되지 않은 장래의 T/R 액션들에 의존한다. 이러한 접근방식은 스케줄링 유연성을 유지하면서(즉, 스케줄링 규칙들이 리플을 감소시키기 위해 변경될 필요가 없음), DC/DC 변환기 전력 인출을 TR 모듈 전력 인출로부터 미세한 시간 스케일들로 분리시킨다. 결과적으로, 레이더와 전원 사이에 전용 필터가 없어도 큰 단계의 어레이(단일 또는 다수 페이스들) 상의 낮은 리플이 유지된다.
본 개시내용의 시스템은 공간, 무게 및 전력 효율을 요하는 대안적인 리플 제어 시스템의 큰 오프-어레이 필터링 하드웨어를 감소시키거나 제거한다. 이는 SWaP(space, weight and power) 마진들을 증가시키고, 통합 비용/위험성을 감소시키며, 유지 보수 비용을 감소시킨다. 지상 기반 모바일 시스템들에 대해서는, 감소된 시스템 무게 및 더 높은 신뢰성이 달성된다. 큰 단계의 어레이 설치들에 대해서는, 연장된 발전기 수명과 함께 더 높은 전력 효율이 제공된다. 해상 및 항공 시스템들에 대해서는, 모든 입방 센티미터의 공간, 모든 온스의 무게, 및 모든 와트의 전력이 면밀히 조사되는 설계들에서 더 우수한 SWaP 마진이 제공된다.
본 개시내용의 범주로부터 벗어나지 않으면서 변경, 추가 또는 생략이 본 명세서에서 설명된 시스템들, 장치들 및 방법들에 대해 이루어질 수 있다. 예를 들어, 시스템들 및 장치들의 컴포넌트는 통합되거나 분리될 수 있다. 또한, 본 명세서에 개시되는 시스템들 및 장치들의 동작들은 더 많은, 더 적은, 또는 다른 컴포넌트들에 의해 수행될 수 있으며, 설명된 방법들은 더 많은, 더 적은, 또는 다른 단계들을 포함할 수 있다. 추가적으로, 단계들은 임의의 적절한 순서로 수행될 수 있다. 본 문헌에서 사용될 때, "각각(each)"은 집합의 각각의 요소(member) 또는 집합의 부분 집합의 각각의 요소를 지시한다.
본 명세서에 첨부되는 청구항들을 해석함에 있어서 특허청 및 본 출원에 대해 발행되는 임의의 특허의 임의의 독자들을 돕기 위해, "~하기 위한 수단(means for)" 또는 "~하기 위한 단계(step for)"라는 단어들이 특정 청구항에서 배타적으로 사용되지 않는 한 출원인들은 첨부된 청구항들 및 청구항 요소들 중 어느 것도 35 U.S.C §112(f)를 적용하려고 그들이 의도하지 않았다는 점을 주목하기를 원한다.

Claims (20)

  1. 복수의 레이더 어레이; 및
    상기 레이더 어레이 각각에 전력 인출 명령들(power draw commands)을 발행(issue)하도록 구성된 전력 제어 시스템(power control system) - 상기 전력 인출 명령은 상기 레이더 어레이 각각에 대한 드웰 스케쥴(dwell schedule) 내의 미리 결정된 수(predetermined number)의 장래의 드웰 기간들(future dwell periods)을 고려하여 드웰 당 기반(dwell-by-dwell basis)으로 DC(direct current) 전력 인출(power draw)을 상기 레이더 어레이 각각에 의해 제어하도록 구성됨 -;
    을 포함하고;
    상기 전력 제어 시스템은 상기 복수의 레이더 어레이를 포함하는 레이더 시스템에 의해 상기 DC 전력의 소스로부터 인출되는(drawn from) 총 DC 전력(total DC power) 상에서 미리 결정된 리플(predetermined ripple) 미만을 유지하기 위해 상기 레이더 어레이 각각에 대한 상기 드웰 스케쥴(dwell schedule) 내의 2개의 연속적 송신 및/또는 수신 작업들(two consecutive transmit and/or receive tasks) 사이의 비어 있는 드웰 기간(empty dwell period)의 지속 시간(duration)을 조정하도록 더 구성되며;
    상기 전력 제어 시스템은 상기 레이더 어레이들 모두에 대해 집합적으로(collectively) 드웰 당 기반으로(on a dwell-by-dwell basis) 총 DC 전력 인출(total DC power draw)을 제약(constrain)하도록 더 구성되는,
    장치.
  2. 제1항에 있어서,
    상기 전력 제어 시스템은 상기 레이더 어레이 각각에 의해 드웰 당 기반으로(on a dwell by dwell basis) DC 전력 인출률(rate of DC power draw)을 결정하도록 구성되는,
    장치.
  3. 제1항에 있어서,
    상기 전력 제어 시스템은, 집합적으로(collectively),
    Figure 112020056783814-pct00076

    에 따라, 상기 레이더 어레이들 모두에 대해 드웰 당 기반으로(on a dwell-by-dwell basis) 총 DC 전력 인출을 제약(constrain)하도록 구성되고,
    여기서
    Figure 112020056783814-pct00077
    는 드웰 기간
    Figure 112020056783814-pct00078
    의 시작에서 개별 페이스(face)
    Figure 112020056783814-pct00079
    에 대한 초기 에너지 리소스 상태(initial energy resource state)이고,
    Figure 112020056783814-pct00080
    는 드웰 기간
    Figure 112020056783814-pct00081
    동안 개별 페이스
    Figure 112020056783814-pct00082
    에 의해 인출되는 전력 인출률이고,
    Figure 112020056783814-pct00083
    는 드웰 기간
    Figure 112020056783814-pct00084
    동안 개별 페이스
    Figure 112020056783814-pct00085
    에 의해, 존재하는 경우, 송신/수신 동작에 대해 소비되는 전력률이고,
    Figure 112020056783814-pct00086
    는 개별 페이스
    Figure 112020056783814-pct00087
    에서 과잉 전력(excess power)을 감소시키기 위해 드웰 기간
    Figure 112020056783814-pct00088
    동안 페이스들 중 하나인
    Figure 112020056783814-pct00089
    이외의 부하(load)에 지향되는(directed to) 할당되지 않은 전력률(rate of unallocated power)이고,
    Figure 112020056783814-pct00090
    는 드웰 기간
    Figure 112020056783814-pct00091
    의 지속시간(duration)이고,
    Figure 112020056783814-pct00092
    및
    Figure 112020056783814-pct00093
    는 각각 미리 결정된 리플 미만을 유지하도록 허용되는 최소 및 최대 에너지들이며,
    Figure 112020056783814-pct00094
    및
    Figure 112020056783814-pct00095
    은 각각 미리 결정된 리플 미만을 유지하도록 허용되는 최대 및 최소 전력들인,
    장치.
  4. 제1항에 있어서,
    상기 전력 제어 시스템은 상기 복수의 레이더 어레이 각각에 대해 복수의 회로들을 포함하며, 각각의 회로는,
    상기 전력 인출 명령들 각각의 기준 전압(reference voltage) 및 전류 명령(current command) 부분을 수신하도록 구성된 전류 에러 피드백 루프(current error feedback loop) 및 전압 에러 피드백 루프(voltage error feedback loop)를 갖는 DC/DC 변환기(DC/DC converter),
    상기 DC/DC 변환기의 출력에 접속되는(connected to) 에너지 저장부(energy storage),
    상기 DC/DC 변환기의 출력에 접속되는 하나 이상의 선형 레귤레이터들(one or more linear regulators), 및
    상기 선형 레귤레이터들의 출력에 접속되고 상기 전력 인출 명령들 각각의 송신/수신 명령 부분을 수신하도록 구성된 RF(radio frequency) 모듈들
    을 포함하는,
    장치.
  5. 제4항에 있어서,
    상기 복수의 레이더 어레이들 각각에 대한 상기 복수의 회로들은 함께 제어되는(controlled together),
    장치.
  6. 제4항에 있어서,
    상기 에너지 저장부(energy storage)는 하나 이상의 커패시터들을 포함하는,
    장치.
  7. 제4항에 있어서,
    상기 전력 제어 시스템은 상기 레이더 어레이 각각에서 과잉 전력(excess power)을 분산(disperse)시키기 위해 상기 레이더 어레이들 중 하나에 선택적으로 접속되도록(selectively connected to) 구성된 하나 이상의 부하들(one or more loads)을 포함하는,
    장치.
  8. 제1항에 있어서,
    상기 전력 제어 시스템은 상기 레이더 시스템에 의해 상기 소스(source)로부터 인출되는 총 DC 전력(total DC power)을 결정하기 위해 상기 레이더 어레이들에 대한 전력 요건들(power requirements)을 합산(sum)하도록 구성되는,
    장치.
  9. 제1항에 있어서,
    상기 전력 제어 시스템은 상기 비어 있는 드웰 기간(empty dwell period)의 지속시간(duration)을 연장하도록 구성되는,
    장치.
  10. 제1항에 있어서,
    상기 전력 제어 시스템은 상기 레이더 어레이들 모두에 대해 집합적으로 드웰 당 기반으로(on a dwell-by-dwell basis) 총 DC 전력 인출을 제약(constrain)하도록,
    드웰 기간의 시작에서 개별 페이스(face)에 대한 초기 에너지 리소스 상태(initial energy resource state),
    드웰 기간 동안 개별 페이스에 의해 인출되는 전력 인출률(a rate of power draw),
    드웰 기간 동안 개별 페이스에 의해, 존재하는 경우, 송신/수신 동작에 대해 소비되는 전력률(a rate of power),
    개별 페이스에서 과잉 전력(excess power)을 감소시키기 위해 드웰 기간 동안 페이스들 중 하나 이외의 부하(load)에 지향되는(directed to) 할당되지 않은 전력률(rate of unallocated power),
    드웰 기간의 지속시간(duration of dwell period),
    미리 결정된 리플(predetermined ripple) 미만을 유지하도록 허용되는 최소 및 최대 에너지들,
    미리 결정된 리플 미만을 유지하도록 허용되는 최대 및 최소 전력들
    에 기초하여 구성되는,
    장치.
  11. 복수의 레이더 어레이를 DC(direct current) 전력의 소스에 연결하는 단계;
    전력 인출 명령들을 상기 레이더 어레이 각각에 발행하는 단계 - 상기 전력 인출 명령은 상기 레이더 어레이 각각에 대한 드웰 스케쥴(dwell schedule) 내의 미리 결정된 수(predetermined number)의 장래의 드웰 기간들(future dwell periods)을 고려하여, 상기 레이더 어레이 각각에 의해 드웰 당 기반으로(on a dwell-by-dwell basis) DC 전력 인출(DC power draw)을 제어함 -;
    상기 복수의 레이더 어레이를 포함하는 레이더 시스템에 의해 상기 소스로부터 인출되는 총 DC 전력 상에서 미리 결정된 리플 미만을 유지하기 위해 상기 레이더 어레이 각각에 대한 상기 드웰 스케쥴 내의 2개의 연속적 송신 및/또는 수신 작업들(two consecutive transmit and/or receive tasks) 사이의 비어 있는 드웰 기간(empty dwell period)의 지속 시간(duration)을 조정하는 단계; 및
    모든 상기 레이더 어레이들에 대해 드웰 당 기반으로 총 DC 전력 인출을 제약(constrain)하는 단계;
    를 포함하는,
    방법.
  12. 제11항에 있어서,
    상기 레이더 어레이들 각각에 의해 드웰 당 기반으로 DC 전력 인출률(a rate of DC power draw)을 결정하는 단계
    를 더 포함하는,
    방법.
  13. 제11항에 있어서,
    상기 총 DC 전력 인출은, 집합적으로(collectively),
    Figure 112020056783814-pct00096

    에 따라, 상기 레이더 어레이들 모두에 대해 드웰 당 기반으로 제약(constrain)되고,
    여기서
    Figure 112020056783814-pct00097
    는 드웰 기간
    Figure 112020056783814-pct00098
    의 시작에서 개별 페이스(face)
    Figure 112020056783814-pct00099
    에 대한 초기 에너지 리소스 상태(initial energy resource state)이고,
    Figure 112020056783814-pct00100
    는 드웰 기간
    Figure 112020056783814-pct00101
    동안 개별 페이스
    Figure 112020056783814-pct00102
    에 의해 인출되는 전력 인출률이고,
    Figure 112020056783814-pct00103
    는 드웰 기간
    Figure 112020056783814-pct00104
    동안 개별 페이스
    Figure 112020056783814-pct00105
    에 의해, 존재하는 경우, 송신/수신 동작에 대해 소비되는 전력률이고,
    Figure 112020056783814-pct00106
    는 개별 페이스
    Figure 112020056783814-pct00107
    에서 과잉 전력(excess power)을 감소시키기 위해 드웰 기간
    Figure 112020056783814-pct00108
    동안 페이스들 중 하나인
    Figure 112020056783814-pct00109
    이외의 부하(load)에 지향되는(directed to) 할당되지 않은 전력률(rate of unallocated power)이고,
    Figure 112020056783814-pct00110
    는 드웰 기간
    Figure 112020056783814-pct00111
    의 지속시간(duration)이고,
    Figure 112020056783814-pct00112
    및
    Figure 112020056783814-pct00113
    는 각각 미리 결정된 리플 미만을 유지하도록 허용되는 최소 및 최대 에너지들이며,
    Figure 112020056783814-pct00114
    및
    Figure 112020056783814-pct00115
    은 각각 미리 결정된 리플 미만을 유지하도록 허용되는 최대 및 최소 전력들인,
    방법.
  14. 제11항에 있어서,
    상기 복수의 레이더 어레이 각각에 대한 복수의 회로들을 포함하는 전력 제어 시스템을 구현하는 단계를 더 포함하고, 각각의 회로는
    상기 전력 인출 명령들 각각의 기준 전압(reference voltage) 및 전류 명령(current command) 부분을 수신하도록 구성된 전류 에러 피드백 루프(current error feedback loop) 및 전압 에러 피드백 루프(voltage error feedback loop)를 갖는 DC/DC 변환기(DC/DC converter),
    상기 DC/DC 변환기의 출력에 접속되는(connected to) 에너지 저장부(energy storage),
    상기 DC/DC 변환기의 출력에 접속되는 하나 이상의 선형 레귤레이터들(one or more linear regulators), 및
    상기 선형 레귤레이터들의 출력에 접속되고 상기 전력 인출 명령들 각각의 송신/수신 명령 부분을 수신하도록 구성된 RF(radio frequency) 모듈들
    을 포함하는,
    방법.
  15. 제14항에 있어서,
    상기 복수의 레이더 어레이들 각각에 대한 상기 복수의 회로들은 함께 제어되는(controlled together),
    방법.
  16. 제14항에 있어서,
    상기 에너지 저장부(energy storage)는 하나 이상의 커패시터들을 포함하는,
    방법.
  17. 제14항에 있어서,
    상기 전력 제어 시스템은 상기 레이더 어레이 각각에서 과잉 전력(excess power)을 분산(disperse)시키기 위해 상기 레이더 어레이들 중 하나에 선택적으로 접속되도록(selectively connected to) 구성된 하나 이상의 부하들(one or more loads)을 포함하는,
    방법.
  18. 제11항에 있어서,
    상기 레이더 시스템에 의해 상기 DC 전력의 소스(the source of the DC power)로부터 인출되는 총 DC 전력(total DC power)을 결정하기 위해 상기 레이더 어레이들에 대한 전력 요건들(power requirements)을 합산(sum)하는 단계
    를 더 포함하는,
    방법.
  19. 제11항에 있어서,
    상기 비어 있는 드웰 기간(empty dwell period)의 지속시간(duration)을 연장하는 단계
    를 더 포함하는,
    방법.
  20. 제11항에 있어서,
    상기 총 DC 전력 인출은, 집합적으로(collectively), 상기 레이더 어레이들 모두에 대해 드웰 당 기반으로,
    드웰 기간의 시작에서 개별 페이스(face)에 대한 초기 에너지 리소스 상태(initial energy resource state),
    드웰 기간 동안 개별 페이스에 의해 인출되는 전력 인출률(a rate of power draw),
    드웰 기간 동안 개별 페이스에 의해, 존재하는 경우, 송신/수신 동작에 대해 소비되는 전력률(a rate of power),
    개별 페이스에서 과잉 전력(excess power)을 감소시키기 위해 드웰 기간 동안 페이스들 중 하나 이외의 부하(load)에 지향되는(directed to) 할당되지 않은 전력률(rate of unallocated power),
    드웰 기간의 지속시간(duration of dwell period),
    미리 결정된 리플(predetermined ripple) 미만을 유지하도록 허용되는 최소 및 최대 에너지들,
    미리 결정된 리플 미만을 유지하도록 허용되는 최대 및 최소 전력들
    에 기초하여 제약(constrain)되는,
    방법.




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