KR102374673B1 - A system for aligning a wafer - Google Patents
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Abstract
Description
아래의 실시예들은 웨이퍼 정렬 시스템에 관한 것이다.The embodiments below relate to a wafer alignment system.
반도체 기판 프로세싱에서, 전형적으로 실리콘 또는 다른 반도체 재료로 구성된 기판(또한, 웨이퍼라고 지칭됨) 상에 IC들이 형성된다. 일반적으로, IC들을 형성하기 위해, 반전도성, 전도성, 또는 절연성인 다양한 재료들의 얇은 필름 층들이 활용된다. 동일한 기판 상에, 병행하여, 메모리 디바이스들, 로직 디바이스들, 광발전 (photovoltaic) 디바이스들 등과 같은 복수의 IC들을 동시에 형성하기 위해, 다양한 잘 알려진 프로세스들을 사용하여 이들 재료들이 도핑, 증착, 및 에칭된다.In semiconductor substrate processing, ICs are formed on a substrate (also referred to as a wafer), typically made of silicon or other semiconductor material. In general, to form ICs, thin film layers of various materials that are semiconducting, conductive, or insulating are utilized. To simultaneously form a plurality of ICs, such as memory devices, logic devices, photovoltaic devices, etc., on the same substrate, in parallel, these materials are doped, deposited, and etched using a variety of well-known processes. do.
디바이스 형성 후에, 필름 프레임에 걸쳐 신장된(stretched) 접착성(adhesive) 필름과 같은 지지 부재 상에 기판이 탑재되고, 패키징 등을 위하여 각각의 개별적인 디바이스 또는 "다이(die)"를 서로로부터 분리시키기 위해 기판이 다이싱 된다.After device formation, the substrate is mounted on a support member, such as an adhesive film, stretched over a film frame, separating each individual device or “die” from each other, such as for packaging. The substrate is diced for
반도체 패키지 조립(assembly) 공정에 있어서, 다이싱 공정(dicing process)이란, 웨이퍼에 포함된 복수 개의 반도체 칩을 절단하는 공정을 지칭하며, 다른 의미로 웨이퍼를 리드 프레임 혹은 인쇄 회로 기판 등과 같은 반도체 패키지용 기본 프레임 위에 탑재할 수 있도록 개별 반도체 칩으로 분리하는 공정을 말한다.In a semiconductor package assembly process, the dicing process refers to a process of cutting a plurality of semiconductor chips included in a wafer. It refers to the process of separating into individual semiconductor chips so that they can be mounted on the basic frame.
다이싱 공정에는 블레이드(blade), 레이저(laser) 또는 제1 플라즈마 식각 등이 사용될 수 있다. 최근, 웨이퍼 제조 공정에서 반도체 소자의 고용량화, 고속화, 미세화 공정이 발달됨에 따라, 금속간 절연 재료로 저유전 물질(Low K material)의 사용이 점차 증가하고 있는 추세이다. 이러한 저유전 물질이란 일반적으로 실리콘 산화물의 유전 상수보다 유전율이 낮은 물질을 통칭한다.In the dicing process, a blade, a laser, or first plasma etching may be used. Recently, as high-capacity, high-speed, and miniaturization processes of semiconductor devices are developed in wafer manufacturing processes, the use of low-k materials as intermetallic insulating materials is gradually increasing. The low-k material generally refers to a material having a dielectric constant lower than the dielectric constant of silicon oxide.
한국 특허 2008-0015771호에는 반도체 장치의 제조 방법에 관하여 개시되어 있다.Korean Patent No. 2008-0015771 discloses a method of manufacturing a semiconductor device.
일 실시예에 따른 목적은 반도체 구동소자의 고속화, 저소비 전력화에 따른 웨이퍼 집적화, 초박막화를 위한 다이싱 공정을 수행함에 있어서 웨이퍼를 정확한 위치로 정렬시킬 수 있는 웨이퍼 정렬 시스템를 제공하기 위한 것이다.SUMMARY OF THE INVENTION An object of an embodiment is to provide a wafer alignment system capable of aligning a wafer to an accurate position in performing a dicing process for wafer integration and ultra-thin film according to high speed and low power consumption of a semiconductor driving device.
일 실시예에 따른 목적은 웨이퍼의 후면을 다이싱하는 공정에서 웨이퍼를 신속하게 기 설정된 위치로 정렬 시킬 수 있는 웨이퍼 정렬 시스템을 제공하기 위한 것이다.SUMMARY An object of the present invention is to provide a wafer alignment system capable of quickly aligning a wafer to a preset position in a process of dicing the rear surface of the wafer.
일 실시예에 따른 웨이퍼 정렬 시스템은, 중앙에 개구가 형성되어 있고 외주면에는 일정한 간격으로 이격되어 형성된 복수 개의 가늠자가 형성된 얼라이너 모듈, 상기 얼라이너의 모듈의 개구의 내측에 웨이퍼를 배치시키는 로딩 모듈, 상기 웨이퍼 상에 형성된 복수 개의 기준점과 각각 직선 상에 놓이는 상기 얼라이너 모듈의 복수 개의 가늠자들 사이의 거리 또는 각도를 연산하는 연산 모듈 및 상기 얼라이너 모듈을 제거하고 상기 웨이퍼를 뒤집어 회전시키는 제어 모듈을 포함하고, 상기 제어 모듈은 상기 웨이퍼가 기 설정된 위치에 놓이도록 회전시킬 수 있다.A wafer alignment system according to an embodiment includes an aligner module having an opening in the center and a plurality of scales formed at regular intervals on an outer circumferential surface, a loading module for placing a wafer inside the opening of the module of the aligner, a calculation module for calculating a distance or angle between a plurality of reference points formed on the wafer and a plurality of scales of the aligner module lying on a straight line, and a control module for removing the aligner module and turning the wafer upside down Including, the control module may rotate the wafer to be placed in a preset position.
또한, 상기 얼라이너 모듈은, 원형으로 형성된 베이스, 상기 베이스의 중앙에 형성되어 상기 웨이퍼가 수용될 수 있는 개구, 상기 베이스의 외주면의 일 부분에 형성되는 기준자 및 상기 베이스의 외주면을 따라 일정한 간격으로 이격되어 배치되는 복수 개의 가늠자를 포함할 수 있다.In addition, the aligner module may include a base formed in a circular shape, an opening formed in the center of the base to accommodate the wafer, a reference ruler formed on a portion of the outer circumferential surface of the base, and a regular interval along the outer circumferential surface of the base. It may include a plurality of scales that are spaced apart from each other.
이 때, 상기 웨이퍼 상에는 2개의 기준점이 형성될 수 있다. 상기 로딩 모듈은, 상기 웨이퍼 상에 형성된 2개의 기준점 사이의 중앙 지점이 상기 얼라이너 모듈의 기준자와 일직선 상에 놓일 수 있도록 상기 웨이퍼를 상기 얼라이너 모듈의 내측에 로딩 시킬 수 있다.In this case, two reference points may be formed on the wafer. The loading module may load the wafer into the aligner module so that a central point between the two reference points formed on the wafer is aligned with the reference point of the aligner module.
아울러, 상기 연산 모듈은, 상기 웨이퍼 상의 제1 기준점과 일직선 상에 놓이는 상기 얼라이너 모듈의 제1 가늠자와 상기 제1 기준점이 형성하는 직선을 제1 가상선으로 설정하고, 상기 웨이퍼 상의 제2 기준점과 일직선 상에 놓이는 상기 얼라이너 모듈의 제2 가늠자와 상기 제2 기준점이 형성하는 직선을 제2 가상선으로 설정할 수 있다.In addition, the calculation module sets, as a first virtual line, a straight line formed by a first scale of the aligner module lying on a straight line with a first reference point on the wafer and the first reference point, and a second reference point on the wafer A straight line formed by a second scale of the aligner module and the second reference point lying on a straight line may be set as a second virtual line.
그 후, 상기 연산 모듈은, 상기 제1 가상선과 상기 제2 가상선이 형성하는 각도의 값을 도출하고, 상기 제1 가늠자와 상기 기준자 사이의 제1 원주 거리 및 상기 제2 가늠자와 상기 기준자 사이의 제2 원주 거리의 값을 도출할 수 있다.Thereafter, the operation module derives a value of an angle formed by the first virtual line and the second virtual line, and a first circumferential distance between the first scale and the reference ruler and the second scale and the reference A value of the second circumferential distance between the rulers may be derived.
나아가, 상기 제어 모듈은, 상기 연산 모듈에 의하여 도출된 상기 제1 가늠자와 상기 제2 가늠자의 위치 값을 저장하고, 상기 제1 가늠자의 위치 값 및 상기 제2 가늠자의 위치 값에 대응되는 가상의 제1 지점 및 제2 지점을 설정할 수 있다.Furthermore, the control module stores the position values of the first scale and the second scale derived by the operation module, and stores virtual values corresponding to the position value of the first scale and the position value of the second scale. A first point and a second point may be set.
뿐만 아니라, 상기 제어 모듈은, 상기 얼라이너 모듈이 제거된 후, 뒤집어진 상기 웨이퍼의 제1 기준점과 제2 기준점 각각이 상기 제1 지점 및 상기 제2 지점과 일직선 상에 놓일 수 있도록 상기 웨이퍼를 회전시킬 수 있다.In addition, the control module controls the wafer so that, after the aligner module is removed, the first and second reference points of the upside-down wafer are aligned with the first and second points, respectively. can be rotated
일 실시예에 따른 웨이퍼 정렬 시스템은 반도체 구동소자의 고속화, 저소비 전력화에 따른 웨이퍼 집적화, 초박막화를 위한 다이싱 공정을 수행함에 있어서 웨이퍼를 정확한 위치로 정렬시킬 수 있다.A wafer alignment system according to an embodiment may align a wafer to an accurate position in performing a dicing process for wafer integration and ultra-thin film according to high speed and low power consumption of a semiconductor driving device.
일 실시예에 따른 웨이퍼 정렬 시스템은 웨이퍼의 후면을 다이싱하는 공정에서 웨이퍼를 신속하게 기 설정된 위치로 정렬 시킬 수 있다.The wafer alignment system according to an embodiment may quickly align a wafer to a preset position in the process of dicing the back surface of the wafer.
도1은 일 실시예에 따른 웨이퍼 정렬 시스템의 개념도를 나타낸다.
도2는 일 실시예에 따른 웨이퍼 정렬 시스템의 얼라이너 모듈을 나타낸다.
도3은 일 실시예에 따른 웨이퍼 정렬 시스템의 얼라이너 모듈 내에 웨이퍼가 배치된 상태를 나타낸다.
도4는 일 실시예에 따른 웨이퍼 정렬 시스템의 제어 모듈에 의하여 웨이퍼가 회전됨으로써 정렬되는 매커니즘을 나타낸다.
도5는 일 실시예에 따른 웨이퍼 정렬 시스템을 이용하여 웨이퍼를 정렬시키는 방법의 순서도를 나타낸다.
1 shows a conceptual diagram of a wafer alignment system according to an embodiment.
2 illustrates an aligner module of a wafer alignment system according to an embodiment.
3 illustrates a state in which a wafer is disposed in an aligner module of a wafer alignment system according to an exemplary embodiment.
4 illustrates a mechanism in which wafers are aligned by rotating by the control module of the wafer alignment system according to an embodiment.
5 shows a flow chart of a method of aligning a wafer using a wafer alignment system according to an embodiment.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 그러나, 실시예들에는 다양한 변경이 가해질 수 있어서 특허출원의 권리 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 실시예들에 대한 모든 변경, 균등물 내지 대체물이 권리 범위에 포함되는 것으로 이해되어야 한다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, since various changes may be made to the embodiments, the scope of the patent application is not limited or limited by these embodiments. It should be understood that all modifications, equivalents and substitutes for the embodiments are included in the scope of the rights.
실시예에서 사용한 용어는 단지 설명을 목적으로 사용된 것으로, 한정하려는 의도로 해석되어서는 안된다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the examples are used for the purpose of description only, and should not be construed as limiting. The singular expression includes the plural expression unless the context clearly dictates otherwise. In this specification, terms such as "comprise" or "have" are intended to designate that a feature, number, step, operation, component, part, or a combination thereof described in the specification exists, but one or more other features It should be understood that this does not preclude the existence or addition of numbers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which the embodiment belongs. Terms such as those defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the related art, and should not be interpreted in an ideal or excessively formal meaning unless explicitly defined in the present application. does not
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.In addition, in the description with reference to the accompanying drawings, the same components are given the same reference numerals regardless of the reference numerals, and the overlapping description thereof will be omitted. In describing the embodiment, if it is determined that a detailed description of a related known technology may unnecessarily obscure the gist of the embodiment, the detailed description thereof will be omitted.
또한, 실시 예의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. In addition, in describing the components of the embodiment, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only for distinguishing the elements from other elements, and the essence, order, or order of the elements are not limited by the terms. When it is described that a component is "connected", "coupled" or "connected" to another component, the component may be directly connected or connected to the other component, but another component is between each component. It will be understood that may also be "connected", "coupled" or "connected".
어느 하나의 실시 예에 포함된 구성요소와, 공통적인 기능을 포함하는 구성요소는, 다른 실시 예에서 동일한 명칭을 사용하여 설명하기로 한다. 반대되는 기재가 없는 이상, 어느 하나의 실시 예에 기재한 설명은 다른 실시 예에도 적용될 수 있으며, 중복되는 범위에서 구체적인 설명은 생략하기로 한다.Components included in one embodiment and components having a common function will be described using the same names in other embodiments. Unless otherwise stated, descriptions described in one embodiment may be applied to other embodiments as well, and detailed descriptions within the overlapping range will be omitted.
도1은 일 실시예에 따른 웨이퍼 정렬 시스템의 개념도를 나타내며, 도2는 일 실시예에 따른 웨이퍼 정렬 시스템의 얼라이너 모듈을 나타낸다. 도3은 일 실시예에 따른 웨이퍼 정렬 시스템의 얼라이너 모듈 내에 웨이퍼가 배치된 상태를 나타내며, 도4는 일 실시예에 따른 웨이퍼 정렬 시스템의 제어 모듈에 의하여 웨이퍼가 회전됨으로써 정렬되는 매커니즘을 나타낸다. 도5는 일 실시예에 따른 웨이퍼 정렬 시스템을 이용하여 웨이퍼를 정렬시키는 방법의 순서도를 나타낸다.1 shows a conceptual diagram of a wafer alignment system according to an embodiment, and FIG. 2 shows an aligner module of the wafer alignment system according to an embodiment. FIG. 3 shows a state in which a wafer is placed in an aligner module of the wafer alignment system according to an embodiment, and FIG. 4 shows a mechanism in which the wafer is aligned by rotation by the control module of the wafer alignment system according to an embodiment. 5 shows a flow chart of a method of aligning a wafer using a wafer alignment system according to an embodiment.
도1을 참조하면, 일 실시예에 따른 웨이퍼 정렬 시스템은, 중앙에 개구가 형성되어 있고 외주면에는 일정한 간격으로 이격되어 형성된 복수 개의 가늠자가 형성된 얼라이너 모듈(100), 얼라이너의 모듈의 개구의 내측에 웨이퍼를 배치시키는 로딩 모듈(200), 웨이퍼 상에 형성된 복수 개의 기준점과 각각 직선 상에 놓이는 얼라이너 모듈의 복수 개의 가늠자들 사이의 거리 또는 각도를 연산하는 연산 모듈(300) 및 얼라이너 모듈을 제거하고 웨이퍼를 뒤집어 회전시키는 제어 모듈(400)을 포함할 수 있다. 이 때, 제어 모듈은 웨이퍼가 기 설정된 위치에 놓이도록 회전시킬 수 있다.Referring to FIG. 1 , in the wafer alignment system according to an embodiment, an
즉, 이와 같은 웨이퍼 정렬 모듈을 이용함으로써, 반도체 소자가 웨이퍼 마다 다르게 실장될 수 있는 실정 및 웨이퍼의 크기 및 기준점이 형성되는 위치가 각각 다를 수 있는 실정에 대응하여, 웨이퍼를 뒤집은 상태에서 보다 정확하고 효과적으로 기 설정된 위치로 웨이퍼를 정렬 시킬 수 있을 것이다. That is, by using such a wafer alignment module, in response to the situation in which semiconductor devices can be mounted differently for each wafer and the size of the wafer and the position where the reference point is formed can be different, it is more accurate and more accurate in the state that the wafer is turned over It will be possible to effectively align the wafer to the preset position.
구체적으로 도2를 참조하면, 얼라이너 모듈(100)은, 원형으로 형성된 베이스, 베이스의 중앙에 형성되어 웨이퍼가 수용될 수 있는 개구(130), 베이스의 외주면의 일 부분에 형성되는 기준자(110) 및 베이스의 외주면을 따라 일정한 간격으로 이격되어 배치되는 복수 개의 가늠자(120)를 포함할 수 있다.Specifically, referring to FIG. 2 , the
아울러, 도3을 참조하면, 얼라이너 모듈(100)의 내측에 형성된 개구에는 웨이퍼(W)가 로딩 모듈에 의하여 배치될 수 있으며, 이 때, 웨이퍼(W) 상에는 2개의 기준점(X, X')이 형성될 수 있다. 다만, 반드시 이에 한정되는 것은 아니며, 필요에 따라 웨이퍼 상에는 한 개의 기준점 또는 3개 이상의 기준점이 형성될 수 있음은 물론이다.In addition, referring to FIG. 3 , the wafer W may be disposed by the loading module in the opening formed inside the
웨이퍼(W)를 얼라이너 모듈(100)의 개구 내에 배치시킨 후, 로딩 모듈은 웨이퍼 상에 형성된 2개의 기준점 사이의 중앙 지점이 얼라이너 모듈의 기준자(110)와 일직선 상에 놓일 수 있도록 웨이퍼를 회전시켜 로딩 시킬 수 있다. After placing the wafer W in the opening of the
그 후, 연산 모듈은, 웨이퍼 상의 제1 기준점(X)과 일직선 상에 놓이는 얼라이너 모듈의 제1 가늠자(Y)와 제1 기준점(X)이 형성하는 직선을 제1 가상선(A)으로 설정할 수 있다. 아울러, 웨이퍼 상의 제2 기준점(X')과 일직선 상에 놓이는 얼라이너 모듈의 제2 가늠자(Y')와 제2 기준점(X')이 형성하는 직선을 제2 가상선(B)으로 설정할 수 있다.Then, the calculation module converts the straight line formed by the first scale (Y) and the first reference point (X) of the aligner module lying on a straight line with the first reference point (X) on the wafer to the first virtual line (A). can be set. In addition, a straight line formed by the second scale (Y') and the second reference point (X') of the aligner module lying on a straight line with the second reference point (X') on the wafer can be set as the second virtual line (B). there is.
이러한 연산 요소들을 바탕으로, 연산 모듈은 제1 가상선(A)과 제2 가상선(B)이 형성하는 각도(Z)의 값을 도출하고, 제1 가늠자(Y)와 기준자(110) 사이의 제1 원주 거리(a) 및 제2 가늠자(Y')와 기준자(110) 사이의 제2 원주 거리(b)의 값을 도출할 수 있다.Based on these calculation elements, the calculation module derives the value of the angle (Z) formed by the first virtual line (A) and the second virtual line (B), and the first scale (Y) and the reference ruler (110) The value of the first circumferential distance (a) between the and the second scale (Y ′) and the second circumferential distance (b) between the
이와 같은 연산을 통하여, 연산 모듈은 웨이퍼 상에 형성된 기준점들과 일직선 상에 놓이는 얼라이너 모듈의 가늠자들의 정확한 위치 값을 도출할 수 있다. 그 후, 제어 모듈은 연산 모듈에 의하여 도출된 제1 가늠자와 제2 가늠자의 위치 값을 저장하고, 제1 가늠자의 위치 값 및 제2 가늠자의 위치 값에 대응되는 가상의 제1 지점 및 제2 지점을 설정할 수 있다.Through such calculation, the calculation module may derive the exact position value of the scales of the aligner module lying on a straight line with the reference points formed on the wafer. Thereafter, the control module stores the position values of the first scale and the second scale derived by the operation module, and virtual first and second points corresponding to the position value of the first scale and the position value of the second scale point can be set.
즉, 도4에 나타난 바와 같이, 얼라이너 모듈이 제거된 상태에서도 얼라이너 모듈의 제1 가늠자 및 제2 가늠자가 놓여졌던 위치를 각각 제1 지점(y) 및 제2 지점(y')으로 마킹할 수 있는 것이다.That is, as shown in FIG. 4 , even when the aligner module is removed, the positions at which the first scale and the second scale of the aligner module were placed are marked as the first point (y) and the second point (y′), respectively. it can be done
그 후, 얼라이너 모듈이 제거된 상태에서 제어 모듈은 웨이퍼(W)에 형성된 반도체 소자가 하측을 향하도록 상기 웨이퍼(W)를 뒤집을 수 있다.Thereafter, in a state in which the aligner module is removed, the control module may turn the wafer W over so that the semiconductor device formed on the wafer W faces downward.
이 때, 도4의 (a)와 같이 웨이퍼 상에 형성된 제1 기준점(X) 및 제2 기준점(X')이 가상으로 설정된 제1 지점(y) 및 제2 지점(y')과 일직선 상에 놓여지지 못한 경우, 상기 웨이퍼(W)를 시계 방향 또는 반시계 방향으로 회전시킬 수 있다.At this time, the first reference point (X) and the second reference point (X') formed on the wafer as shown in FIG. If it is not placed on the , the wafer W may be rotated clockwise or counterclockwise.
그에 따라, 궁극적으로 웨이퍼의 제1 기준점(X) 및 제2 기준점(X') 각각이 가상으로 설정된 제1 지점(y) 및 제2 지점(y') 각각과 일직선 상에 놓일 수 있도록 할 수 있다.Accordingly, ultimately, each of the first reference point (X) and the second reference point (X') of the wafer can be placed on a straight line with each of the first virtual point (y) and the second point (y') respectively. there is.
즉, 이와 같은 매커니즘을 통하여, 뒤집어 지기 전의 웨이퍼가 정렬된 방향과 정확히 일치될 수 있도록 뒤집어진 웨이퍼를 정렬시킬 수 있는 것이다. That is, through such a mechanism, it is possible to align the upside down wafer so that the wafer before flipping can be exactly aligned with the aligned direction.
이와 같은 웨이퍼 정렬 시스템은, 도5와 같이, 얼라이너 모듈을 배치시키는 단계(S100), 로딩 모듈을 이용하여 상기 얼라이너 모듈의 개구 내측에 웨이퍼를 배치시키는 단계(S200), 로딩 모듈을 이용하여 웨이퍼 상에 형성된 2개의 기준점 사이의 중앙 지점이 얼라이너 모듈의 기준자와 일직선 상에 놓일 수 있도록 웨이퍼를 회전시키는 단계(S300), 연산 모듈을 이용하여 웨이퍼 상의 제1 기준점(X)과 일직선 상에 놓이는 얼라이너 모듈의 제1 가늠자(Y) 및 웨이퍼 상의 제2 기준점(X')과 일직선 상에 놓이는 얼라이너 모듈의 제2 가늠자(Y')의 위치 값을 산출하는 단계(S400), 제어 모듈을 이용하여 제1 가늠자와 제2 가늠자의 위치 값을 저장하고, 제1 가늠자의 위치 값 및 제2 가늠자의 위치 값에 대응되는 가상의 제1 지점(y) 및 제2 지점(y')을 설정하는 단계(S500), 제어 모듈을 이용하여 얼라이너 모듈을 제거하고 웨이퍼를 뒤집는 단계(S600) 및 제어 모듈을 이용하여 웨이퍼의 제1 기준점(X) 및 제2 기준점(X') 각각이 가상으로 설정된 제1 지점(y) 및 제2 지점(y') 각각과 일직선 상에 놓이도록 웨이퍼를 회전시키는 단계(S700)를 포함할 수 있다.Such a wafer alignment system, as shown in FIG. 5, includes the steps of arranging an aligner module (S100), placing a wafer inside the opening of the aligner module using a loading module (S200), and using a loading module. Rotating the wafer so that the central point between the two reference points formed on the wafer is on a straight line with the reference point of the aligner module (S300) Calculating the position values of the first scale Y of the aligner module placed on and the second reference point X' on the wafer and the second scale Y' of the aligner module placed on a straight line (S400), control The module is used to store the position values of the first scale and the second scale, and the virtual first point (y) and the second point (y') corresponding to the position value of the first scale and the position value of the second scale setting (S500), removing the aligner module using the control module and turning the wafer over (S600), and using the control module, each of the first reference point (X) and the second reference point (X') of the wafer The method may include rotating the wafer so as to lie in a straight line with each of the first virtual point y and the second point y′ ( S700 ).
상기에서 설명한 구성들을 포함하는 일 실시예에 따른 웨이퍼 정렬 시스템은, 반도체 구동소자의 고속화, 저소비 전력화에 따른 웨이퍼 집적화, 초박막화를 위한 다이싱 공정을 수행함에 있어서 웨이퍼를 정확한 위치로 정렬시킬 수 있으며, 웨이퍼의 후면을 다이싱하는 공정에서 웨이퍼를 신속하게 기 설정된 위치로 정렬 시킬 수 있다.The wafer alignment system according to an embodiment including the above-described configurations can align the wafer to an accurate position in performing a dicing process for wafer integration and ultra-thin film according to high speed and low power consumption of a semiconductor driving device, , it is possible to quickly align the wafer to a preset position in the process of dicing the back surface of the wafer.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited drawings, those skilled in the art may apply various technical modifications and variations based on the above. For example, the described techniques are performed in an order different from the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.
100 : 얼라이너 모듈
110 : 기준자
120 : 가늠자
130 : 개구
200 : 로딩 모듈
300 : 연산 모듈
400 : 제어 모듈
W : 웨이퍼100: aligner module
110: standard ruler
120 : scale
130: opening
200: loading module
300: arithmetic module
400: control module
W: Wafer
Claims (7)
상기 얼라이너의 모듈의 개구의 내측에 웨이퍼를 배치시키는 로딩 모듈;
상기 웨이퍼 상에 형성된 복수 개의 기준점과 각각 직선 상에 놓이는 상기 얼라이너 모듈의 복수 개의 가늠자들 사이의 거리 또는 각도를 연산하는 연산 모듈; 및
상기 얼라이너 모듈을 제거하고, 상기 웨이퍼를 뒤집어 회전시키는 제어 모듈;
을 포함하고,
상기 제어 모듈은 상기 웨이퍼가 기 설정된 위치에 놓이도록 회전시킬 수 있는,
웨이퍼 정렬 시스템.
an aligner module having an opening in the center and formed with a plurality of scales spaced apart from each other at regular intervals on an outer circumferential surface;
a loading module for placing a wafer inside the opening of the module of the aligner;
a calculation module for calculating a distance or an angle between a plurality of reference points formed on the wafer and a plurality of scales of the aligner module respectively lying on a straight line; and
a control module that removes the aligner module and turns the wafer over to rotate;
including,
The control module can rotate to place the wafer in a preset position,
Wafer Alignment System.
상기 얼라이너 모듈은,
원형으로 형성된 베이스;
상기 베이스의 중앙에 형성되어 상기 웨이퍼가 수용될 수 있는 개구;
상기 베이스의 외주면의 일 부분에 형성되는 기준자; 및
상기 베이스의 외주면을 따라 일정한 간격으로 이격되어 배치되는 복수 개의 가늠자;
를 포함하는,
웨이퍼 정렬 시스템.
According to claim 1,
The aligner module comprises:
a base formed in a circle;
an opening formed in the center of the base to accommodate the wafer;
a reference ruler formed on a portion of an outer circumferential surface of the base; and
a plurality of scales spaced apart from each other at regular intervals along the outer circumferential surface of the base;
containing,
Wafer Alignment System.
상기 웨이퍼 상에는 2개의 기준점이 형성되고,
상기 로딩 모듈은, 상기 웨이퍼 상에 형성된 2개의 기준점 사이의 중앙 지점이 상기 얼라이너 모듈의 기준자와 일직선 상에 놓일 수 있도록 상기 웨이퍼를 상기 얼라이너 모듈의 내측에 로딩 시킬 수 있는,
웨이퍼 정렬 시스템.
3. The method of claim 2,
Two reference points are formed on the wafer,
The loading module can load the wafer inside the aligner module so that a central point between the two reference points formed on the wafer is on a straight line with the reference point of the aligner module,
Wafer Alignment System.
상기 연산 모듈은,
상기 웨이퍼 상의 제1 기준점과 일직선 상에 놓이는 상기 얼라이너 모듈의 제1 가늠자와 상기 제1 기준점이 형성하는 직선을 제1 가상선으로 설정하고,
상기 웨이퍼 상의 제2 기준점과 일직선 상에 놓이는 상기 얼라이너 모듈의 제2 가늠자와 상기 제2 기준점이 형성하는 직선을 제2 가상선으로 설정하는,
웨이퍼 정렬 시스템.
4. The method of claim 3,
The arithmetic module is
A straight line formed by a first scale of the aligner module lying on a straight line with a first reference point on the wafer and the first reference point is set as a first virtual line,
Setting a straight line formed by a second scale of the aligner module lying on a straight line with a second reference point on the wafer and the second reference point as a second virtual line,
Wafer Alignment System.
상기 연산 모듈은,
상기 제1 가상선과 상기 제2 가상선이 형성하는 각도의 값을 도출하고,
상기 제1 가늠자와 상기 기준자 사이의 제1 원주 거리 및 상기 제2 가늠자와 상기 기준자 사이의 제2 원주 거리의 값을 도출하는,
웨이퍼 정렬 시스템.
5. The method of claim 4,
The arithmetic module is
Deriving the value of the angle formed by the first virtual line and the second virtual line,
deriving a value of a first circumferential distance between the first scale and the reference ruler and a second circumferential distance between the second scale and the reference ruler,
Wafer Alignment System.
상기 제어 모듈은,
상기 연산 모듈에 의하여 도출된 상기 제1 가늠자와 상기 제2 가늠자의 위치 값을 저장하고,
상기 제1 가늠자의 위치 값 및 상기 제2 가늠자의 위치 값에 대응되는 가상의 제1 지점 및 제2 지점을 설정하는,
웨이퍼 정렬 시스템.
6. The method of claim 5,
The control module is
storing the position values of the first scale and the second scale derived by the operation module;
setting virtual first and second points corresponding to the position value of the first scale and the position value of the second scale,
Wafer Alignment System.
상기 제어 모듈은,
상기 얼라이너 모듈이 제거된 후, 뒤집어진 상기 웨이퍼의 제1 기준점과 제2 기준점 각각이 상기 제1 지점 및 상기 제2 지점과 일직선 상에 놓일 수 있도록 상기 웨이퍼를 회전시킬 수 있는,
웨이퍼 정렬 시스템.7. The method of claim 6,
The control module is
After the aligner module is removed, the wafer can be rotated so that the first and second reference points of the inverted wafer are aligned with the first and second points, respectively,
Wafer Alignment System.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200164415A KR102374673B1 (en) | 2020-11-30 | 2020-11-30 | A system for aligning a wafer |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200164415A KR102374673B1 (en) | 2020-11-30 | 2020-11-30 | A system for aligning a wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102374673B1 true KR102374673B1 (en) | 2022-03-16 |
Family
ID=80937727
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| KR (1) | KR102374673B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR200222123Y1 (en) * | 1998-02-06 | 2002-06-21 | 김영환 | Apparatus for aligning semiconductor wafer |
| KR100511020B1 (en) * | 1998-04-20 | 2005-11-21 | 삼성전자주식회사 | Diffusion process equipment for semiconductor device manufacturing |
| KR20090047598A (en) * | 2007-11-08 | 2009-05-13 | 세크론 주식회사 | Method of aligning a wafer and method of manufacturing a flip chip using the same |
| KR20200074544A (en) * | 2018-12-17 | 2020-06-25 | 주식회사 선익시스템 | wafer size expanding apparatus and wafer alignment apparatus including the same |
-
2020
- 2020-11-30 KR KR1020200164415A patent/KR102374673B1/en active IP Right Grant
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