KR102355611B1 - 뉴로모픽 장치의 스파이크 연산 방법 - Google Patents

Abstract

본 발명은 뉴로모픽 장치의 스파이크 연산 방법에 관한 것으로, (a) 스파이킹(spiking) 뉴런의 주소를 수신하는 단계; (b) 시냅스 주소 중 제1 시냅스 주소로 분할된 복수의 병렬 LUT(Look-up Table) 모듈들 각각에 있는 전후 뉴런 엘리먼트를 동시에 지정하는 인덱스 주소를 제공하는 단계; (c) 상기 인덱스 주소에 따라 상기 전후 뉴런 엘리먼트에 있는 프리시냅틱(presynaptic) 뉴런 및 포스트시냅틱(postsynaptic) 뉴런의 주소 중 적어도 하나를 제공하는 단계; (d) 상기 스파이킹 뉴런의 주소를 상기 프리시냅틱 뉴런 또는 상기 포스트시냅틱 뉴런의 주소 중 하나와 비교하는 단계; 및 (e) 상기 비교를 통해 일치가 발생되면 상기 제1 시냅스 주소와 상기 인덱스 주소를 병합하여 상기 스파이킹 뉴런과 연결된 시냅스의 주소로서 출력하는 단계를 포함한다.

Description

뉴로모픽 장치의 스파이크 연산 방법{METHOD FOR OPERATING SPIKES IN A NEUROMODULE DEVICE}

본 발명은 뉴로모픽 장치의 스파이크 연산 기술에 관한 것으로, 보다 상세하게는 룩업 테이블 기반의 재구성 가능한 신경망 아키텍쳐를 기초로 뉴런 및 시냅스 간의 스파이크 연산을 수행하는 뉴로모픽 장치의 스파이크 연산 방법에 관한 것이다.

딥러닝(deep learning) 기술은 고정밀 얼굴인식, 자동 이미지 색상화 및 게임 마스터링 등 다양한 작업에서 뛰어난 성공으로 인해 엄청난 관심을 모으고 있다. 이러한 성공은 심층 신경망에 주로 기인한다. 일반적으로, 그러한 네트워크들은 비록 텐서 프로세싱 유닛과 같은 애플리케이션에 특화된 집적회로에 의해 주로 전원이 공급되지만 사실상 범용 하드웨어 상에서 구축된다. 이러한 지속적인 성공에도 불구하고, 작업 복잡성과 관련하여 필요한 기계 성능의 천문학적인 예상치에 따라 회의적인 견해가 나타나고 있다. 이와 반대로, 인간의 뇌는 단지 약 15W를 소비하는 제한된 시냅스 연산들(약 1015 SynOP/s)에 의해 높은 복잡성의 작업을 수행할 수 있다.

뉴로모픽 엔지니어링(Neuromorphic engineering)은 인간의 두뇌와 같이 에너지 효율적인 방식으로 작업을 수행하는 기능을 실현하기 위해 실리콘 웨이퍼에 생물학적으로 그럴듯한 스파이크 신경망(SNN)을 구축하는 것을 목표로 하고 있다. 뉴로모픽 시스템은 시냅스를 통해 상호 연결되는 뉴런을 사용하여 구축될 수 있다. 뉴런과 시냅스의 구현은 다양하며, 표준 CMOS 기술에 기반한 아날로그 및/또는 디지털 집적 회로(IC)가 일반적이다.

한국공개특허 제10-2018-0093245(2018.08.21)호는 뉴로모픽 연산 장치에 관한 것으로, 아날로그 방식으로 처리된 연산의 결과를 디지털 값으로 변환하여 출력하는 뉴로모픽 연산 장치를 제공하는 기술을 개시하고 있다.

한국공개특허 제10-2019-0008670(2019.01.25)호는 뉴런회로 및 이를 포함하는 뉴로모픽 시스템에 관한 것으로, 비선형적 저항 특성을 가지는 시냅스 소자의 인식률 향상을 위한 뉴런회로를 제공하고, 뉴런회로를 포함하는 뉴로모픽 시스템을 제공하는 기술을 개시하고 있다.

한국공개특허 제10-2018-0093245(2018.08.21)호 한국공개특허 제10-2019-0008670(2019.01.25)호

본 발명의 일 실시예는 룩업 테이블 기반의 재구성 가능한 신경망 아키텍쳐를 기초로 뉴런 및 시냅스 간의 스파이크 연산을 수행하는 뉴로모픽 장치의 스파이크 연산 방법을 제공하고자 한다.

본 발명의 일 실시예는 온칩 학습을 위하여 룩업 테이블 판독 기술을 이용하여 스파이크 라우팅을 처리할 수 있는 뉴로모픽 장치의 스파이크 연산 방법을 제공하고자 한다.

본 발명의 일 실시예는 다수의 분할된 파티션에 대해 병렬적인 탐색을 수행함으로써 스파이크 라우팅을 고속으로 처리하여 시냅스 가중치에 대한 임의 업데이트를 제공할 수 있는 뉴로모픽 장치의 스파이크 연산 방법을 제공하고자 한다.

실시예들 중에서, 뉴로모픽 장치의 스파이크 연산 방법은(a) 스파이킹 뉴런의 주소를 수신하는 단계, (b) 시냅스 주소 중 제1 시냅스 주소로 분할된 복수의 병렬 LUT(Look-up Table) 모듈들 각각에 있는 전후 뉴런 엘리먼트를 동시에 지정하는 인덱스 주소를 제공하는 단계, (c) 상기 인덱스 주소에 따라 상기 전후 뉴런 엘리먼트에 있는 프리시냅틱 뉴런 및 포스트시냅틱 뉴런의 주소 중 적어도 하나를 제공하는 단계, (d) 상기 스파이킹 뉴런의 주소를 상기 프리시냅틱 뉴런 또는 상기 포스트시냅틱 뉴런의 주소 중 하나와 비교하는 단계 및 (e) 상기 비교를 통해 일치가 발생되면 상기 제1 시냅스 주소와 상기 인덱스 주소를 병합하여 상기 스파이킹 뉴런과 연결된 시냅스의 주소로서 출력하는 단계를 포함한다.

상기 (b) 단계는 상기 전후 뉴런 엘리먼트를 처음부터 끝까지 순차적으로 지정하여 상기 인덱스 주소를 제공하는 단계를 포함할 수 있다.

상기 (b) 단계는 상기 비교를 통해 상기 일치가 발생되면 상기 인덱스 주소의 제공을 잠시 멈춤하는 단계를 더 포함할 수 있다.

상기 (b) 단계는 상기 일치와 연관되어 시냅스의 주소에 관한 출력이 완료된 경우 상기 인덱스 주소의 제공을 재개하는 단계를 포함할 수 있다.

상기 (c) 단계는 상기 인덱스 주소에 따라 상기 전후 뉴런 엘리먼트에 있는 프리시냅틱 뉴런 및 포스트시냅틱 뉴런의 주소를 함께 제공하는 단계를 포함할 수 있다.

상기 (d) 단계는 상기 비교를 통해 상기 일치가 발생되면 시냅스 갱신을 위한 트리거 신호를 출력하는 단계를 포함할 수 있다.

상기 (d) 단계는 상기 일치가 발생한 뉴런이 프리시냅틱 뉴런인지 포스트시냅틱 뉴런인지에 따라 스파이크 진행 신호를 결정하는 단계를 포함할 수 있다.

상기 (e) 단계는 상기 제1 시냅스 주소를 상위 비트열로 상기 인덱스 주소를 하위 비트열로 병합하여 상기 시냅스의 주소를 완성하는 단계를 포함할 수 있다.

실시예들 중에서, 뉴로모픽 장치의 스파이크 연산 방법은 (a) 스파이킹 뉴런을 검출하는 단계, (b) 상기 스파이킹 뉴런의 주소를 수신하는 단계, (c) 상기 스파이킹 뉴런의 주소를 기초로 복수의 병렬 LUT(Look-up Table) 모듈들 각각을 동시에 지정하여 프리시냅틱 뉴런 및 포스트시냅틱 뉴런의 주소 중 적어도 하나를 결정하는 단계, (d) 상기 스파이킹 뉴런의 주소 및 상기 프리시냅틱 뉴런 또는 포스트시냅틱 뉴런의 주소를 비교하는 단계 및 (e) 상기 비교를 통해 일치가 발생되면 해당 병렬 LUT 모듈의 모듈 주소와 상기 해당 병렬 LUT 모듈에서 상기 프리시냅틱 뉴런 또는 포스트시냅틱 뉴런의 주소에 해당하는 인덱스 주소를 병합하여 상기 스파이킹 뉴런과 연결된 시냅스의 주소로서 출력하는 단계를 포함한다.

개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.

본 발명의 일 실시예에 따른 뉴로모픽 장치의 스파이크 연산 방법은 온칩 학습을 위하여 룩업 테이블 판독 기술을 이용하여 스파이크 라우팅을 처리할 수 있다.

본 발명의 일 실시예에 따른 뉴로모픽 장치의 스파이크 연산 방법은 다수의 분할된 파티션에 대해 병렬적인 탐색을 수행함으로써 스파이크 라우팅을 고속으로 처리하여 시냅스 가중치에 대한 임의 업데이트를 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 뉴로모픽 장치를 설명하는 도면이다.
도 2는 뉴런 및 시냅스로 구성된 네트워크의 일 실시예를 설명하는 도면이다.
도 3은 도 1의 토폴로지 블록에서 사용되는 LUT를 설명하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 뉴로모픽 장치에서 사용하는 신호들을 설명하는 도면이다.
도 5는 RAM 기법 및 CAM 기법을 설명하는 도면이다.
도 6은 도 1의 토폴로지 블록에서의 동작을 설명하는 도면이다.
도 7은 서로 다른 라우팅 기법들에 대해 최대 네트워크 크기에 관한 실험 결과를 설명하는 도면이다.
도 8은 본 발명의 일 실시예에 따른 뉴로모픽 장치의 기능적 구성을 설명하는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 뉴로모픽 장치에서 수행되는 스파이킹 연산 과정을 설명하는 순서도이다.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.

본 발명은 컴퓨터가 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현될 수 있고, 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.

뉴로모픽(neuromorphic) 시스템은 시냅스를 통해 상호 연결되는 뉴런을 사용하여 구축될 수 있다. 뉴런과 시냅스의 구현은 다양하며, 표준 CMOS(complementary metal oxide semiconductor) 기술에 기반한 아날로그 및/또는 디지털 집적 회로(IC)가 일반적이다. 몇몇 새로운 접근들로는 상변화 메모리(phasechange memory), 자기 터널 접합(magnetic tunnel junctions), 휘발성 임계 스위치(volatile threshold switches) 및 플로팅 게이트 트랜지스터(floating-gate transistors) 등의 새로운 장치들을 이용하고 있다. 뉴런들 간의 이벤트 라우팅(event routing) 방법은 일반적으로 i)전용 라우팅 방식과 ii)LUT(lookup table) 기반 라우팅 방식으로 분류할 수 있다.

전용 라우팅 기법에서, 뉴런은 하드와이어(hardwires) 또는 인코더-디코더 쌍(encoder-decoder pairs)에 의해 직접 할당되는 시냅스 집합을 통해 연결될 수 있다. 이러한 방식은 세미 또는 완전 병렬(semi- or fully parallel) 이벤트 라우팅 프로토콜이 빠른 뉴런 및 시냅스 IC를 목표로 하지 않더라도 SNN의 실시간 연산을 지원할 수 있다는 장점을 가질 수 있다.

그러나, 제한적인 재구성 가능성(reconfigurability)은 N² 프로그램 가능한 시냅스들이 N개의 뉴런들에 대해 적용되지 않을 경우 단점으로 작용할 수 있다. 완전 연결 네트워크의 사용은 관심 네트워크에 따라 제한될 수 있고, 예를 들어, 피드백 연결을 갖는 보상 예측 네트워크는 특정한 고유 시냅스 경로를 보유하고, 학습은 그러한 경로를 따라 가중치를 변화시킬 수 있다. 따라서, N² 시냅스들의 오직 일부만이 이 경우에 사용될 수 있고 시냅스 중복(synapse redundancy) 문제에 노출될 수 있다.

LUT 기반 라우팅 기법은 연결을 물리적으로 구현하는 대신 LUT의 전체 뉴런의 연결들을 표로 작성하고 LUT에 따라 이벤트를 전송함으로써 이 문제를 해결할 수 있다. 즉, 시냅스 배열의 모든 시냅스들은 재구성 가능성을 최대한 활용하도록 해당 네트워크 아키텍처에 따라 임의의 쌍의 뉴런에 사용될 수 있다.

결과적으로, N²보다 훨씬 적은 수의 내장된 시냅스들로 재구성 가능성이 유지될 수 있다. 이 라우팅 기법은 단일 뉴로모픽 코어뿐만 아니라 SpiNNaker, TrueNorth, Neurogrid, HiAER, DYNAPs 및 Loihi와 같은 대규모 멀티코어 뉴로모픽 시스템에도 적용될 수 있다. 대부분의 이러한 예들은 각 스파이크에 방출 뉴런의 주소를 표시하고 순차 전송을 위해 스파이크를 큐에 넣는 AER (Address Event Representation) 프로토콜을 기반으로 한다.

AER 프로토콜은 표준 메모리 기술을 사용하여 쉽게 적용할 수 있지만 높은 클럭 속도를 필요로 한다. 더욱이, 대규모 뉴로모픽 시스템들은 종종 "추론"(온칩 학습은 포함되지 않음)에만 적합할 수 있다. 온칩 로컬 학습은 지역 정보에만 의존하는 로컬 학습 규칙에서 시냅스 가중치 업데이트를 기반으로 할 수 있고, 실시간 온칩 로컬 학습의 주된 어려움은 상당한 시간을 소비하여 실시간 학습을 방해하는 역-룩업 (inverse lookup)으로부터 발생할 수 있다.

도 1은 본 발명의 일 실시예에 따른 뉴로모픽 장치를 설명하는 도면이다.

도 1을 참조하면, 뉴로모픽 장치(100)는 시냅스 블록, 뉴런 블록, 큐 레지스터 블록(110) 및 토폴로지 블록을 포함할 수 있다.

뉴로모픽 장치(100)는 재구성 가능한 스파이킹 신경망의 집적화를 위해 신경망 내 신호 전달을 위한 아키텍쳐에 해당할 수 있다. 또한, 뉴로모픽 장치(100)는 뉴로모픽 코어(neuromorphic core)에 해당할 수 있고, 하나의 시스템으로 구현되어 동작할 수 있다.

뉴로모픽 장치(100)에서 동작하는 스파이크(spike)의 신호 전달은 다음과 같이 동작할 수 있다. 스파이크가 발생한 뉴런의 주소(address)가 큐 레지스터(Queue register) 블록에 임시로 저장되어 핸드셰이킹 프로토콜(handshaking protocol)을 따라 토폴로지 블록의 허가(ACK)를 기다릴 수 있다. 토폴로지 블록의 허가와 동시에 뉴런의 주소가 토폴로지 블록으로 전달되어 모든 뉴런의 연결 정보를 기록하고 있는 룩업 테이블(LookUp Table, 이하 LUT)을 읽기 시작하며 이 뉴런과 연결을 하고 있는 모든 뉴런의 정보를 검색할 수 있다. 연결 관계에 있는 뉴런의 정보를 순차적으로 파악하여 즉시 해당 뉴런을 스파이크를 전달하며 이 때, 시냅스 블록에 해당 연결의 연결 가중치가 더해져 시냅스 후(postsynaptic) 뉴런으로 정보가 전달되며 이와 동시에 시냅스후 뉴런의 멤브레인 전위를 증가시킬 수 있다.

뉴로모픽 장치(100)는 추론(inference) 뿐 아니라 온칩학습(on-chip learning)의 구현을 가능하게 하며, 시냅스의 연결 관계 및 시냅스 전/후(pre and postsynaptic) 뉴런의 스파이크 타이밍을 고려하여 온칩학습이 가능한 실시간 연결가중치 업데이트가 가능한 장점이 있다.

시냅스 블록은 복수의 시냅스들로 구성된 시냅스 배열(array)을 포함할 수 있고, 복수의 시냅스들 각각은 시냅스 주소를 고유적으로 가질 수 있다. 즉, 시냅스 배열은 특정 시냅스를 나타내는 S_ADR 포인터로 지정될 수 있다.

뉴런 블록은 복수의 뉴런들로 구성된 뉴런 배열을 포함할 수 있고, 복수의 뉴런들 각각은 뉴런의 주소를 고유적으로 가질 수 있다. 즉, 뉴런 배열은 특정 뉴런을 나타내는 POST_ADR 포인터로 지정될 수 있다. 또한, 각 뉴런들은 외부에서 EXT_ADR 포인터를 통해 지정될 수 있고, EXT_SPIKE 신호에 의해 시뮬레이션될 수 있다.

큐 레지스터 블록(110)은 스파이크의 순차적인 전송을 위하여 뉴런에서 발생한 스파이킹 시간 순서에 따라 뉴런의 주소를 저장하는 표준 FIFO(First In First Out) 버퍼에 해당할 수 있다. 특정 뉴런이 스파이크를 발생시킨 경우 해당 뉴런의 주소(N_ADR)가 전송되어 큐 레지스터 블록(110)에 저장될 수 있다. 큐 레지스터 블록(110)은 핸드셰이크 프로토콜을 통해 토폴로지 블록과 통신할 수 있다. 스파이크에 관한 이벤트를 수신한 경우, 큐 레지스터 블록(110)은 큐(queue)로부터 이벤트를 제거하기 위하여 토폴로지 블록에게 라우팅 요청 신호(REQ)를 전송할 수 있고, 토폴로지 블록으로부터 승인 신호(ACK)를 기다릴 수 있다.

토폴로지 블록은 이벤트 라우팅(routing) LUT(s)을 저장하는 메모리 배열에 해당할 수 있다. SRAM은 LUT 메모리로 사용되므로 클록 속도 범위(10 ~ 200 MHz)에서 단일 클록 사이클 내에서 읽을 수 있도록 충분히 빠를 수 있다. 일반적으로 사용되는 LUT은 2열 테이블이며 각 열의 길이는 해당 네트워크의 총 시냅스 수와 같을 수 있다. 큐 레지스터 블록(110)으로부터 REQ를 수신한 경우 토폴로지 블록은 유휴(idle) 상태인 경우 ACK를 전송할 수 있고, N_ADR을 읽어 해당 뉴런과 관련된 팬인 및/또는 팬아웃 연결들을 LUT에서 탐색할 수 있다.

도 2는 뉴런 및 시냅스로 구성된 네트워크의 일 실시예를 설명하는 도면이다. 도 3은 도 1의 토폴로지 블록에서 사용되는 LUT를 설명하는 도면이다.

도 2를 참조하면, LUT는 시냅스 인덱스(또는 주소)에 따라 정렬될 수 있다. 도 2의 네트워크의 경우, 시냅스 73은 각각 1 및 2의 PRE_ADR 및 POST_ADR을 가질 수 있다. 따라서, 도 3에서, 네트워크의 LUT에는 각각 왼쪽과 오른쪽 열에 1과 2가 있는 73번째 행이 존재할 수 있다. 주어진 뉴런이 시냅스 후 뉴런(postsynaptic neuron, 이하 포스트시냅틱 뉴런)인 경우 해당 시냅스는 그 뉴런의 팬인(fan-in) 시냅스에 해당할 수 있다. 예를 들어, 도 2에서, 뉴런 2의 경우 시냅스 74와 75가 이에 해당할 수 있다. 주어진 뉴런이 시냅스 전 뉴런(presynaptic neuron, 이하 프리시냅틱 뉴런)인 시냅스는 팬아웃(fan-out) 시냅스에 해당할 수 있다. 예를 들어, 뉴런 2의 경우 시냅스 73 및 77이 이에 해당할 수 있다.

도 4는 본 발명의 일 실시예에 따른 뉴로모픽 장치에서 사용하는 신호들을 설명하는 도면이다.

도 4를 참조하면, 뉴로모픽 장치(100)에서 사용되는 신호들의 표기를 구체적으로 확인할 수 있다. 대표적으로, N_ADR은 이벤트 주소(Event address)에 해당할 수 있고, POST_ADR은 포스트시냅틱 뉴런의 주소에 해당할 수 있으며, S_ADR은 시냅스 주소에 해당할 수 있다. 또한, S_W는 시냅스 가중치에 해당할 수 있다. PRE_ADR은 프리시냅틱 뉴런의 주소에 해당할 수 있고, S_UPD는 시냅스 갱신 신호에 해당할 수 있다. UPD_SEL은 S-ADR이 지정하는 시냅스가 팬인 시냅스인지 팬아웃 시냅스인지를 나타내는 신호에 해당할 수 있다.

도 5는 RAM 기법 및 CAM 기법을 설명하는 도면이다. 도 7은 서로 다른 라우팅 기법들에 대해 최대 네트워크 크기에 관한 실험 결과를 설명하는 도면이다.

LUT 탐색은 시간을 소비하는 동작에 해당할 수 있다. 즉, 네트워크를 구성하는 시냅스가 많을수록 더 큰 LUT가 필요하므로 더 많은 시간을 소비할 수 있다. 따라서, 이벤트가 큐 레지스터 블록(110)에 쌓일수록 라우팅에서 지연이 발생할 가능성이 높아질 수 있다. 이를 방지하기 위해 총 이벤트 라우팅 시간(T_srch + T_send + T_upd)은 큐 레지스터 블록(110)에 동일한 파이프 라인을 공유하는 모든 뉴런으로부터의 모든 스파이크에 대한 평균 ISI(Inter Spike Interval)보다 짧을 필요가 있다. 스파이크 전송이 푸아송(갱신) 과정을 따르는 푸아송 뉴런을 가정하면, 이 상태는 다음의 수학식 1과 같이 표현될 수 있다.

[수학식 1]

여기에서, 1/aN은 푸아송 스파이크에 대한 평균 ISI이며, a와 N은 각 뉴런의 스파이킹 행위(spiking activity)와 총 뉴런 수에 해당할 수 있다. 따라서, 트래픽 정체없이 SNN 크기(N)를 늘리려면 T_srch, T_send 및/또는 T_upd를 줄일 필요가 있다.

도 5를 참조하면, 도 1의 토폴로지 블록에 대해 적용될 수 있는 이벤트 라우팅 기법으로서 RAM 및 CAM 기법을 확인할 수 있다. RAM 및 CAM 기법은 극단적인 두 가지 경우로 LUT의 완전 순차 탐색 및 병렬 탐색을 각각 지원할 수 있다.

도 5의 그림 (a)에서, RAM 기법은 도 3과 동일하게 구성된 LUT에 대해 단일 RAM 어레이를 사용할 수 있다. LUT는 S*2 행렬(S는 시냅스의 수)에 해당할 수 있다. 시냅스의 수는 네트워크를 구성하는 모든 N개의 뉴런들에 있어서 팬인 뉴런(F_in)의 개수의 합에 해당할 수 있고, 팬아웃 뉴런(F_out)의 개수의 합에 해당할 수 있으며, 다음의 수학식 2와 같이 표현될 수 있다.

[수학식 2]

여기에서, F_in ⁱ와 F_out ⁱ의 위 첨자 i는 뉴런 인덱스에 해당할 수 있다. LUT는 특정 N_ADR을 포함하는 행을 검색하기 위해 주소 포인터(S_ADR)에 의해 접근될 수 있다. 주소 포인터는 인덱스 주소 생성기(ADR GEN)에 의해 생성될 수 있다. LUT는 각 행의 PRE_ADR 및 POST_ADR을 출력하면서 순차적으로 행 단위로 판독될 수 있다.

또한, 비교기(COMP)는 N_ADR과 PRE_ADR(POST_ADR) 사이의 매칭을 검출할 수 있고, 매칭이 검출되면 비교기는 업데이트를 위한 트리거인 S_UPD(= 1)를 출력할 수 있다. 각 열은 단일 클록 사이클 내에서 동시에 판독되고 비교되므로, LUT 탐색 시간은 S/f_clk, 즉 T_srch = S/f_clk에 해당할 수 있다.

또한, 스파이크 전송 및 업데이트 프로세스는 모두 LUT 탐색과 동시에 수행할 수 있으므로 T_send 및 T_upd는 0에 해당할 수 있고, 이 경우, 수학식 1은 S ≤ f_clk/(aN)이 되어 최대 시냅스 수는 (S_max)에 해당할 수 있으며, 다음의 수학식 3과 같이 표현될 수 있다.

[수학식 3]

상이한 클럭 속도에 대한 이러한 관계는 a = 50Hz에 대해 도 7의 그림 a에서 확인할 수 있다. 균일한 뉴런의 상호 연결(uniform neuronal interconnection)을 가정하면, 수학식 2는 S = NF_in = NF_out에 해당할 수 있다. 이 경우, 최대로 허용된 F_out(F_{out_max})은 F_{out_max} = f_clk/(aN²)(도 7의 그림 b)로서 수학식 3으로부터 도출될 수 있다. 즉, RAM 기법은 200MHz 클럭 속도에서 총 200개의 뉴런 각각에 대해 100의 F_{out_max}를 지원할 수 있다. 이러한 이론적인 추정은 50MHz 클럭 속도로 FPGA에서 구현된 네트워크(N = 100)에서의 실시간 모니터링 이벤트 라우팅에 의해 검증될 수 있다.

또한, S를 6000에서 14000으로 변경하고(도 7의 그림 a에서 빨간색 파선을 따라) 평균적으로 라우팅 트래픽 정체를 평가할 수 있다-초당 뉴런당 큐 레지스터 블록(110)에 쌓여 있는 평균 이벤트 수 (B)로 파라미터화 될 수 있다. B는 트래픽 정체없이 0에 해당할 수 있다. 모든 뉴런은 a = 50Hz에서 푸아송 스파이크를 만들기 위해 외부에서 시뮬레이션될 수 있다. 도 7의 그림 c에서, S가 수학식 3에서 S_max와 같은 10,000을 초과할 때 이벤트 빌드업(트래픽 정체)이 명백하다는 이론적인 추정을 뒷받침할 수 있다.

도 5의 그림 (b)에서, LUT(S*2 행렬)는 CAM 어레이에 저장될 수 있다. 한편, 각 메모리 행은 독립적인 비교기를 가질 수 있다. 스파이크 라우팅 중에 LUT의 모든 행들은 N_ADR을 포함하는 행을 탐색하는 과정에서 한 번에 검색될 수 있고, 모든 행에 대한 검색 결과- “0”(일치하지 않음) 또는 “1”(일치함) -는 버퍼(BUF)에 임시로 저장될 수 있다.

버퍼는 S개의 엘리먼트 메모리 배열- LUT의 각 행에 대해 하나의 엔트리 -에 해당할 수 있고, 매칭된 시냅스 주소(S_ADR)를 출력하는 우선순위 인코더(priority encoder)에 연결될 수 있다. 버퍼에 있는 “1”의 각 엔트리는 우선순위 인코더에 의해 해당 주소(S_ADR)로 변환될 수 있고, S_UPD(= 1)과 함께 동시에 전송될 수 있다. 다음 클럭 사이클에서, 버퍼에 있는 해당 엔트리는 삭제되고, “1”의 다음 엔트리(존재한다면)가 한번에 전송될 수 있다. 이러한 과정은 버퍼가 공백이 될 때까지 반복될 수 있다.

CAM 기법의 검색 시간 T_srch는 CAM 매칭 대기시간(latency)과 매칭 데이터를 버퍼에 전송하는데 필요한 시간을 합한 것에 해당할 수 있다. CAM이 클럭 속도 범위 내에서 충분히 빠르다고 가정하면, 상기 두 동작 모두 단일 클럭 사이클 내에서 수행될 수 있고, 따라서, T_srch = 1/f_clk에 해당할 수 있다.

또한, 스파이크 전송 시간 T_send는 버퍼의 모든 매칭들을 지정하는데 필요한 시간에 해당할 수 있다. 균일한 뉴런의 상호연결을 위해 이벤트 당 2F_out(F_out = F_in) 매칭이 존재하므로 T_send = 2F_out/f_clk이고, 여기에서 F_out = S/N에 해당할 수 있다.

또한, 뉴런 및 시냅스 업데이트는 스파이크 전송과 동시에 발생하므로 효과적으로 T_upd = 0이 될 수 있다. 따라서, 이 기법에 대한 수학식 1은 다음의 수학식 4와 같이 표현되는 S_max 및 F_{out_max}를 적용하여 S ≤ f_clk/(2a) - N/2에 해당할 수 있다.

[수학식 4]

도 7의 그림 d는 서로 다른 클럭 속도에 대해 N과 관련하여 S_max를 확인할 수 있고, 이 경우 a는 50Hz로 설정될 수 있다. 추정된 S_max값은 RAM 기법의 값을 몇 배 더 초과하며(도 7의 그림 b), 보다 많은 뉴런과 시냅스를 수용할 수 있다. 도 7의 그림 e는 더 큰 F_{out_max}의 성능을 나타낼 수 있다.

예를 들어, 20,000개의 뉴런 각각은 라우팅 트래픽 정체없이 200MHz f_clk에서 100의 F_out을 가질 수 있다. 이론적인 추정은 10MHz 클럭 속도에서 500개의 뉴런들(a = 50Hz)로 구성된 네트워크에 대한 이벤트 라우팅을 시뮬레이션 하여 검증할 수 있다.

이 경우 B는 60,000에서 140,000까지 다양한 S값으로 모니터링 될 수 있다(도 7의 그림 d의 빨간색 파선을 따라). 도 7의 그림 f는 S_max(약 100,000) 이하의 S에 대한 이벤트 라우팅에서 지연이 없음을 나타낼 수 있다. 이론적인 추정은 FPGA 보드 상의 CAM 구현이 작은 SNN으로 제한되는 점에서 오직 시뮬레이션에 의해서만 검증될 수 있다.

도 6은 도 1의 토폴로지 블록에서의 동작을 설명하는 도면이다.

도 6을 참조하면, 본 발명의 일 실시예에 따른 뉴로모픽 장치(100)는 전체 LUT(S*2 행렬)를 M개의 하위 LUT들로 분할할 수 있고, 각 하위 LUT는 도 3에서와 같이 P*2개의 엔트리들(P = S/M)을 포함할 수 있다. 분할된 각 파티션은 RAM 어레이(예를 들어, RAM_0 또는 RAM_1)과 비교기(COMP)로 구성될 수 있다. 모든 파티션은 한 번에 모든 M개의 하위 LUT들에 대해 특정 행을 지정하는 동일한 주소 포인터(PTR)을 공유할 수 있다.

예를 들어, 도 3에서, ADR GEN에 의해 생성된 PTR(= 2)은 동시에 M개의 하위 LUT들의 모든 제2행을 지정할 수 있다. 다음으로, 각 하위 LUT의 출력인 PRE_ADR 및 POST_ADR을 N_ADR과 비교하여 일치하는 엔트리를 검출할 수 있다. 이 때, 모든 파티션에 대한 모든 M 비교는 병렬적으로 수행될 수 있다. PTR은 P행까지 생성될 수 있고, 각 행에 대한 일치 결과- “0”(불일치) 및 “1”(일치) -가 버퍼(BUF)로 전송될 수 있다.

RAM 어레이는 각각이 프리시냅틱 뉴런과 포스트시냅틱 뉴런의 주소들로 구성된 전후 뉴런 엘리먼트를 포함할 수 있다. RAM 어레이는 PTR이 지정하는 전후 뉴런 엘리먼트에서 프리시냅틱 뉴런 주소로서 PRE_ADR과 포스트시냅틱 뉴런 주소로서 POST_ADR을 출력하는 출력기(OUTPUT)를 포함할 수 있다.

토폴로지 블록에서 수행되는 이벤트 당 총 검색 시간은 T_srch = P/f_clk로 표시될 수 있다. 총 이벤트 전송 시간은 CAM 기법의 경우와 동일하며, 균일한 뉴런 상호연결에 대해 F_out = S/N인 T_send = 2F_out/f_clk에 해당할 수 있다. 또한, 뉴런 및 시냅스 업데이트는 이벤트 전송과 동시에 발생될 수 있다. 그러므로, 본 발명의 방법에 대해 S_max와 F_{out_max}를 다음의 수학식 5로 표현할 수 있다.

[수학식 5]

도 7의 그림 g는 a = 50Hz와 P = 256에 대한 관계를 나타낼 수 있다. 뉴런 당 F_{out_max}는 도 7의 그림 h에서 확인할 수 있다. 그림 h의 빨간색 파선으로 표시된 바와 같이, 약 9,000개의 뉴런들 각각에 대해 100의 F_{out_max}는 200MHz 클럭 속도에서 본 발명의 방법으로 지원될 수 있다. 따라서, 그 용량은 RAM과 CAM 기법 사이에 해당할 수 있다(도 7의 그림 h와 그림 b, e 비교 참조).

P = 1일 때, 본 발명의 방법은 CAM 기법과 동일해지고, 수학식 5는 수학식 4와 동일할 수 있다. 이 이론적인 추정을 검증하기 위해, 본 발명의 방법(20MHz 클럭 속도로 FPGA 보드에 구현됨)이 적용된 네트워크(N = 500, a = 50Hz 및 P = 256)를 실시간으로 모니터링하여 S(80,000 ~ 210,000)에 관한 이벤트 빌드업 B를 분석할 수 있다. 도 7의 그림 i의 결과는 라우팅 트래픽 정체가 이론상 S_max값과 동일한 136,000 시냅스에서 시작된다는 점에서 수학식 5를 검증할 수 있다.

도 8은 본 발명의 일 실시예에 따른 뉴로모픽 장치의 기능적 구성을 설명하는 블록도이다.

도 8을 참조하면, 뉴로모픽 장치(100)는 뉴런 주소 수신부(810), 인덱스 주소 제공부(820), 매칭 검출부(830), 시냅스 주소 출력부(840) 및 제어부(850)를 포함할 수 있다.

뉴런 주소 수신부(810)는 스파이킹 뉴런의 주소를 수신할 수 있다. 특정 뉴런이 스파이크(spike)를 발생시키는 경우 스파이킹 뉴런에 해당할 수 있고, 해당 특정 뉴런의 주소가 큐 레지스터 블록(110)을 통해 토폴로지 블록으로 전송될 수 있고 뉴런 주소 수신부(810)는 해당 특정 뉴런의 주소를 수신하여 스파이킹 연산의 동작을 개시할 수 있다. 여기에서, 스파이킹 연산은 신경망을 통해 스파이크가 전송되는 동작을 처리하는 것에 해당할 수 있다. 뉴런 주소 수신부(810)는 스파이킹 뉴런의 주소를 매칭 검출부(830)에 제공할 수 있다.

인덱스 주소 제공부(820)는 시냅스 주소 중 제1 시냅스 주소로 분할된 복수의 병렬 LUT(Look-up Table) 모듈들 각각에 있는 전후 뉴런 엘리먼트를 동시에 지정하는 인덱스 주소를 제공할 수 있다. 여기에서, 병렬 LUT(Look-up Table) 모듈은 메모리 배열을 복수개로 분할하여 생성될 수 있고, 각각 분할된 LUT를 저장할 수 있으며, LUT 탐색을 병렬로 수행할 수 있도록 배치될 수 있다. 즉, 병렬 LUT 모듈은 파티션된 램(partitioned RAM)에 해당할 수 있다. 병렬 LUT 모듈은 시냅스 주소 중 일부에 해당하는 제1 시냅스 주소에 의해 지정될 수 있고, 병렬 LUT 모듈에 저장된 전후 뉴런 엘리먼트는 인덱스 주소 제공부(820)에 의해 제공된 인덱스 주소에 의해 지정될 수 있다.

병렬 LUT 모듈은 전후 뉴런 엘리먼트를 저장할 수 있고, 전후 뉴런 엘리먼트는 프리시냅틱 뉴런과 포스트시냅틱 뉴런의 주소 포함할 수 있다. 전후 뉴런 엘리먼트는 병렬 LUT 모듈에 저장되는 단위로서 각 병렬 LUT 모듈은 동일한 개수의 전후 뉴런 엘리먼트를 저장할 수 있다. 예를 들어, 전체 시냅스의 수가 S이고 병렬 LUT 모듈의 수가 M이면 각 병렬 LUT 모듈은 S/M(= P) 개의 전후 뉴런 엘리먼트들을 저장할 수 있다.

일 실시예에서, 인덱스 주소 제공부(820)는 전후 뉴런 엘리먼트를 처음부터 끝까지 순차적으로 지정하여 인덱스 주소를 제공할 수 있다. 예를 들어, 인덱스 주소 제공부(820)는 0부터 P-1까지 1씩 증가시키면서 인덱스 주소 PTR을 생성할 수 있고, 각 병렬 LUT 모듈은 PTR에 의해 지정되는 전후 뉴런 엘리먼트를 처음부터 끝까지 순차적으로 탐색할 수 있다. 도 6에서, 램 어레이 RAM_0과 RAM_1은 모두 4개의 전후 뉴런 엘리먼트를 저장할 수 있고, 각 전후 뉴런 엘리먼트는 0부터 3까지의 인덱스로 지정될 수 있다. 이 경우, 인덱스 주소 제공부(820)는 인덱스 주소로서 0부터 3까지 순차적으로 제공할 수 있다.

일 실시예에서, 인덱스 주소 제공부(820)는 비교를 통해 일치가 발생되면 인덱스 주소의 제공을 잠시 멈춤할 수 있다. 만약 매칭이 검출된 경우 해당 매칭에 따라 스파이크를 다음 뉴런에게 전파하는 연산을 위해 현재의 인덱스 주소를 기초로 시냅스 주소를 연산하게 되며, 따라서 현재의 인덱스 주소가 변경되지 않도록 인덱스 주소 제공부(820)는 동작을 일시 정지할 수 있다.

일 실시예에서, 인덱스 주소 제공부(820)는 일치와 연관되어 시냅스의 주소에 관한 출력이 완료된 경우 인덱스 주소의 제공을 재개할 수 있다. 스파이킹 연산은 스파이킹 뉴런과 연결된 모든 뉴런에 대해 수행될 수 있고, 스파이킹 뉴런과 연결된 모든 뉴런을 탐색하기 위하여 인덱스 주소 제공부(820)는 특정 인덱스 주소에 대한 처리가 완료된 다음 인덱스 주소를 제공하기 위해 동작을 재개할 수 있다.

매칭 검출부(830)는 인덱스 주소에 따라 전후 뉴런 엘리먼트에 있는 프리시냅틱 뉴런 및 포스트시냅틱 뉴런의 주소 중 적어도 하나를 제공하고, 스파이킹 뉴런의 주소를 프리시냅틱 뉴런 또는 포스트시냅틱 뉴런의 주소 중 하나와 비교할 수 있다. 일 실시예에서, 매칭 검출부(830)는 인덱스 주소에 따라 전후 뉴런 엘리먼트에 있는 프리시냅틱 뉴런 및 포스트시냅틱 뉴런의 주소를 함께 제공할 수 있다.

도 6에서, 매칭 검출부(830)는 ADR GEN에 의해 인덱스 주소로서 PTR = 0이 제공된 경우 RAM_0 및 RAM_1의 인덱스 0에 저장된 전후 뉴런 엘리먼트의 프리시냅틱 뉴런의 주소 PRE_ADR과 포스트 시냅틱 뉴런의 주소 POST_ADR을 각각 출력으로 제공할 수 있고(도 6의 OUTPUT), 뉴런 주소 수신부(810)에 의해 수신된 스파이킹 뉴런의 주소 N_ADR과 비교하여 일치 여부를 결정할 수 있다(도 6의 COMP). 이 때, OUTPUT에 의해 제공되는 PRE_ADR과 POST_ADR는 각각 독립적으로 제공될 수 있고, 동시에 제공될 수 있다.

일 실시예에서, 매칭 검출부(830)는 비교를 통해 일치가 발생되면 시냅스 갱신을 위한 트리거 신호를 출력할 수 있다. 도 6에서, 매칭 검출부(830)는 비교기 COMP를 통해 매칭이 검출된 경우 그 결과를 출력할 수 있고, 이와 함께 시냅스 업데이트를 위한 트리거 신호로서 S_UPD를 출력할 수 있다.

일 실시예에서, 매칭 검출부(830)는 일치가 발생한 뉴런이 프리시냅틱 뉴런인지 포스트시냅틱 뉴런인지에 따라 스파이크 진행 신호를 결정할 수 있다. 보다 구체적으로, 매칭 검출부(830)는 스파이킹 뉴런의 주소 N_ADR이 프리시냅틱 뉴런의 주소 PRE_ADR와 일치하는 경우 스파이크 진행 신호 UPD_SEL = 1로 결정할 수 있다. 즉, UPD_SEL = 1인 경우 토폴로지 블록으로부터 출력되는 시냅스 주소 S_ADR에 의해 지정되는 시냅스는 팬아웃 시냅스에 해당할 수 있다.

시냅스 주소 출력부(840)는 비교를 통해 일치가 발생되면 제1 시냅스 주소와 인덱스 주소를 병합하여 스파이킹 뉴런과 연결된 시냅스의 주소로서 출력할 수 있다. 보다 구체적으로, 시냅스 주소 출력부(840)는 제1 시냅스 주소에 해당하는 비트열과 인덱스 주소에 해당하는 비트열을 하나로 통합하여 시냅스 주소를 생성할 수 있다. 이 때, 인덱스 주소를 생성하는 ADR GEN은 동작을 일시적으로 중단할 수 있다.

일 실시예에서, 시냅스 주소 출력부(840)는 제1 시냅스 주소를 상위 비트열로 인덱스 주소를 하위 비트열로 병합하여 시냅스의 주소를 완성할 수 있다. 도 6에서, 제1 시냅스 주소는 매칭이 검출된 RAM_1에 대한 주소로서 PART = 1에 해당하고, 인덱스 주소는 매칭이 검출된 전후 뉴런 엘리먼트의 인덱스 주소로서 PTR = 0에 해당할 수 있다. 이 경우, 시냅스 주소 출력부(840)는 PART = 1에 해당하는 비트열 ”1”과 PTR = 0에 해당하는 비트열 “00”을 서로 연결하여 시냅스의 주소로서 “100”을 생성할 수 있고, 그 결과 시냅스 주소 S_ADR = 4가 출력될 수 있다.

제어부(850)는 뉴로모픽 장치(100)의 전체적인 동작을 제어하고, 뉴런 주소 수신부(810), 인덱스 주소 제공부(820), 매칭 검출부(830) 및 시냅스 주소 출력부(840) 간의 제어 흐름 또는 데이터 흐름을 관리할 수 있다.

도 9는 본 발명의 일 실시예에 따른 뉴로모픽 장치에서 수행되는 스파이킹 연산 과정을 설명하는 순서도이다.

도 9를 참조하면, 뉴로모픽 장치(100)는 뉴런 주소 수신부(810)를 통해 스파이킹 뉴런의 주소를 수신할 수 있다(단계 S910). 뉴로모픽 장치(100)는 인덱스 주소 제공부(820)를 통해 시냅스 주소 중 제1 시냅스 주소로 분할된 복수의 병렬 LUT(Look-up Table) 모듈들 각각에 있는 전후 뉴런 엘리먼트를 동시에 지정하는 인덱스 주소를 제공할 수 있다(단계 S930). 뉴로모픽 장치(100)는 매칭 검출부(830)를 통해 인덱스 주소에 따라 전후 뉴런 엘리먼트에 있는 프리시냅틱 뉴런 및 포스트시냅틱 뉴런의 주소 중 적어도 하나를 제공할 수 있다(단계 S950).

또한, 뉴로모픽 장치(100)는 매칭 검출부(830)를 통해 스파이킹 뉴런의 주소를 프리시냅틱 뉴런 또는 포스트시냅틱 뉴런의 주소 중 하나와 비교할 수 있다(단계 S970). 뉴로모픽 장치(100)는 시냅스 주소 출력부(840)를 통해 비교를 통해 일치가 발생되면 제1 시냅스 주소와 인덱스 주소를 병합하여 스파이킹 뉴런과 연결된 시냅스의 주소로서 출력할 수 있다(단계 S990).

일 실시예에서, 뉴로모픽 장치(100)는 스파이킹 뉴런을 검출하는 단계, 스파이킹 뉴런의 주소를 수신하는 단계, 스파이킹 뉴런의 주소를 기초로 복수의 병렬 LUT(Look-up Table) 모듈들 각각을 동시에 지정하여 프리시냅틱 뉴런 및 포스트시냅틱 뉴런의 주소 중 적어도 하나를 결정하는 단계, 스파이킹 뉴런의 주소와 프리시냅틱 뉴런 또는 포스트시냅틱 뉴런의 주소를 비교하는 단계 및 비교를 통해 일치가 발생되면 해당 병렬 LUT 모듈의 모듈 주소와 해당 병렬 LUT 모듈에서 프리시냅틱 뉴런 또는 포스트시냅틱 뉴런의 주소에 해당하는 인덱스 주소를 병합하여 스파이킹 뉴런과 연결된 시냅스의 주소로서 출력하는 단계를 수행함으로써 스파이킹 연산을 처리할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 뉴로모픽 장치 110: 큐 레지스터 블록
810: 뉴런 주소 수신부 820: 인덱스 주소 제공부
830: 매칭 검출부 840: 시냅스 주소 출력부
850: 제어부

Claims (9)

1. (a) 스파이킹(spiking) 뉴런의 주소를 수신하는 단계;
   (b) 시냅스 주소 중 제1 시냅스 주소로 분할된 복수의 병렬 LUT(Look-up Table) 모듈들 각각에 있는 전후 뉴런 엘리먼트를 동시에 지정하는 인덱스 주소를 제공하는 단계;
   (c) 상기 인덱스 주소에 따라 상기 전후 뉴런 엘리먼트에 있는 프리시냅틱(presynaptic) 뉴런 및 포스트시냅틱(postsynaptic) 뉴런의 주소 중 적어도 하나를 제공하는 단계;
   (d) 상기 스파이킹 뉴런의 주소를 상기 프리시냅틱 뉴런 또는 상기 포스트시냅틱 뉴런의 주소 중 하나와 비교하는 단계; 및
   (e) 상기 비교를 통해 일치가 발생되면 상기 제1 시냅스 주소와 상기 인덱스 주소를 병합하여 상기 스파이킹 뉴런과 연결된 시냅스의 주소로서 출력하는 단계를 포함하는 뉴로모픽(neuromorphic) 장치의 스파이크 연산 방법.
   
2. 제1항에 있어서, 상기 (b) 단계는
   상기 전후 뉴런 엘리먼트를 처음부터 끝까지 순차적으로 지정하여 상기 인덱스 주소를 제공하는 단계를 포함하는 것을 특징으로 하는 뉴로모픽 장치의 스파이크 연산 방법.
   
3. 제1항에 있어서, 상기 (b) 단계는
   상기 비교를 통해 상기 일치가 발생되면 상기 인덱스 주소의 제공을 잠시 멈춤하는 단계를 더 포함하는 것을 특징으로 하는 뉴로모픽 장치의 스파이크 연산 방법.
   
4. 제3항에 있어서, 상기 (b) 단계는
   상기 일치와 연관되어 시냅스의 주소에 관한 출력이 완료된 경우 상기 인덱스 주소의 제공을 재개하는 단계를 포함하는 것을 특징으로 하는 뉴로모픽 장치의 스파이크 연산 방법.
   
5. 제1항에 있어서, 상기 (c) 단계는
   상기 인덱스 주소에 따라 상기 전후 뉴런 엘리먼트에 있는 프리시냅틱 뉴런 및 포스트시냅틱 뉴런의 주소를 함께 제공하는 단계를 포함하는 것을 특징으로 하는 뉴로모픽 장치의 스파이크 연산 방법.
   
6. 제1항에 있어서, 상기 (d) 단계는
   상기 비교를 통해 상기 일치가 발생되면 시냅스 갱신을 위한 트리거 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 뉴로모픽 장치의 스파이크 연산 방법.
   
7. 제6항에 있어서, 상기 (d) 단계는
   상기 일치가 발생한 뉴런이 프리시냅틱 뉴런인지 포스트시냅틱 뉴런인지에 따라 스파이크 진행 신호를 결정하는 단계를 포함하는 것을 특징으로 하는 뉴로모픽 장치의 스파이크 연산 방법.
   
8. 제1항에 있어서, 상기 (e) 단계는
   상기 제1 시냅스 주소를 상위 비트열로 상기 인덱스 주소를 하위 비트열로 병합하여 상기 시냅스의 주소를 완성하는 단계를 포함하는 것을 특징으로 하는 뉴로모픽 장치의 스파이크 연산 방법.
   
9. 복수의 시냅스들 및 복수의 뉴런들을 포함하는 뉴로모픽 장치의 스파이크 연산 방법에 있어서,
   (a) 스파이킹 뉴런을 검출하는 단계;
   (b) 상기 스파이킹 뉴런의 주소를 수신하는 단계;
   (c) 상기 스파이킹 뉴런의 주소를 기초로 복수의 병렬 LUT(Look-up Table) 모듈들 각각을 동시에 지정하여 프리시냅틱 뉴런 및 포스트시냅틱 뉴런의 주소 중 적어도 하나를 결정하는 단계;
   (d) 상기 스파이킹 뉴런의 주소 및 상기 프리시냅틱 뉴런 또는 포스트시냅틱 뉴런의 주소를 비교하는 단계; 및
   (e) 상기 비교를 통해 일치가 발생되면 해당 병렬 LUT 모듈의 모듈 주소와 상기 해당 병렬 LUT 모듈에서 상기 프리시냅틱 뉴런 또는 포스트시냅틱 뉴런의 주소에 해당하는 인덱스 주소를 병합하여 상기 스파이킹 뉴런과 연결된 시냅스의 주소로서 출력하는 단계를 포함하는 뉴로모픽 장치의 스파이크 연산 방법.
   
   

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