KR102354526B1 - A frequency multiplier for synthesizing millimeter frequency band - Google Patents

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KR102354526B1 KR1020200026166A KR20200026166A KR102354526B1 KR 102354526 B1 KR102354526 B1 KR 102354526B1 KR 1020200026166 A KR1020200026166 A KR 1020200026166A KR 20200026166 A KR20200026166 A KR 20200026166A KR 102354526 B1 KR102354526 B1 KR 102354526B1
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Abstract

본 발명은 입력 신호를 수신하여 고조파를 생성하는 주입식 믹서(injection mixer), 일단이 상기 주입식 믹서의 일단과 전기적으로 연결되며 음의 트랜스컨덕턴스(transconductance)를 가지는 코어부, 일단이 상기 주입식 믹서의 일단과 전기적으로 연결되는 적어도 하나의 픽킹(peaking) 인덕터 및 상기 적어도 하나의 픽킹 인덕터의 타단과 전기적으로 연결되어 출력 신호를 출력하는 N차 공진기를 포함하고, N은 2 이상의 자연수인 것을 특징으로 하는 주파수 체배기를 제공한다.The present invention provides an injection mixer for generating harmonics by receiving an input signal, one end of the core part electrically connected to one end of the injection mixer and having negative transconductance, and one end of the injection mixer at least one peaking inductor electrically connected to Provides a multiplier.

Figure R1020200026166
Figure R1020200026166

Description

밀리미터 대역의 주파수 합성을 위한 주파수 체배기{A FREQUENCY MULTIPLIER FOR SYNTHESIZING MILLIMETER FREQUENCY BAND}A FREQUENCY MULTIPLIER FOR SYNTHESIZING MILLIMETER FREQUENCY BAND

본 발명은 밀리미터 대역의 주파수 합성을 위한 주파수 체배기 및 상기 주파수 체배기를 포함하는 단말에 관한 것이다.The present invention relates to a frequency multiplier for synthesizing millimeter band frequencies and to a terminal including the frequency multiplier.

4G 통신 시스템 상용화 이후 증가 추세에 있는 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 이러한 이유로, 5G 통신 시스템 또는 pre-5G 통신 시스템은 4G 네트워크 이후 (Beyond 4G Network) 통신 시스템 또는 LTE 시스템 이후 (Post LTE) 이후의 시스템이라 불리어지고 있다. 높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파(mmWave) 대역 (예를 들어, 60기가(60GHz) 대역과 같은)에서의 구현이 고려되고 있다. 초고주파 대역에서의 전파의 경로 손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 전차원 다중입출력(Full Dimensional MIMO: FD-MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 및 대규모 안테나 (large scale antenna) 기술들이 논의되고 있다. 또한 시스템의 네트워크 개선을 위해, 5G 통신 시스템에서는 진화된 소형 셀, 개선된 소형 셀 (advanced small cell), 클라우드 무선 액세스 네트워크 (cloud radio access network: cloud RAN), 초고밀도 네트워크 (ultra-dense network), 기기 간 통신 (Device to Device communication: D2D), 무선 백홀 (wireless backhaul), 이동 네트워크 (moving network), 협력 통신 (cooperative communication), CoMP (Coordinated Multi-Points), 및 수신 간섭제거 (interference cancellation) 등의 기술 개발이 이루어지고 있다. 이 밖에도, 5G 시스템에서는 진보된 코딩 변조(Advanced Coding Modulation: ACM) 방식인 FQAM (Hybrid FSK and QAM Modulation) 및 SWSC (Sliding Window Superposition Coding)과, 진보된 접속 기술인 FBMC(Filter Bank Multi Carrier), NOMA(non orthogonal multiple access), 및SCMA(sparse code multiple access) 등이 개발되고 있다.Efforts are being made to develop an improved 5G communication system or pre-5G communication system in order to meet the increasing demand for wireless data traffic after commercialization of the 4G communication system. For this reason, the 5G communication system or the pre-5G communication system is called a system after the 4G network (Beyond 4G Network) communication system or the LTE system after (Post LTE). In order to achieve a high data rate, the 5G communication system is being considered for implementation in a very high frequency (mmWave) band (eg, such as a 60 gigabyte (60 GHz) band). In order to mitigate the path loss of radio waves and increase the propagation distance of radio waves in the ultra-high frequency band, in the 5G communication system, beamforming, massive MIMO, and Full Dimensional MIMO (FD-MIMO) are used. ), array antenna, analog beam-forming, and large scale antenna technologies are being discussed. In addition, for network improvement of the system, in the 5G communication system, an evolved small cell, an advanced small cell, a cloud radio access network (cloud radio access network: cloud RAN), an ultra-dense network (ultra-dense network) , Device to Device communication (D2D), wireless backhaul, moving network, cooperative communication, Coordinated Multi-Points (CoMP), and interference cancellation Technological development is in progress. In addition, in the 5G system, FQAM (Hybrid FSK and QAM Modulation) and SWSC (Sliding Window Superposition Coding), which are advanced coding modulation (Advanced Coding Modulation: ACM) methods, and FBMC (Filter Bank Multi Carrier), NOMA, which are advanced access technologies, (non orthogonal multiple access), and sparse code multiple access (SCMA) are being developed.

한편, 인터넷은 인간이 정보를 생성하고 소비하는 인간 중심의 연결 망에서, 사물 등 분산된 구성 요소들 간에 정보를 주고받아 처리하는 IoT(Internet of Things, 사물인터넷) 망으로 진화하고 있다. 클라우드 서버 등과의 연결을 통한 빅데이터(Big data) 처리 기술 등이 IoT 기술에 결합된 IoE (Internet of Everything) 기술도 대두되고 있다. IoT를 구현하기 위해서, 센싱 기술, 유무선 통신 및 네트워크 인프라, 서비스 인터페이스 기술, 및 보안 기술과 같은 기술 요소 들이 요구되어, 최근에는 사물간의 연결을 위한 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 연구되고 있다. IoT 환경에서는 연결된 사물들에서 생성된 데이터를 수집, 분석하여 인간의 삶에 새로운 가치를 창출하는 지능형 IT(Internet Technology) 서비스가 제공될 수 있다. IoT는 기존의 IT(information technology)기술과 다양한 산업 간의 융합 및 복합을 통하여 스마트홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 스마트 그리드, 헬스 케어, 스마트 가전, 첨단의료서비스 등의 분야에 응용될 수 있다.On the other hand, the Internet is evolving from a human-centered connection network where humans generate and consume information, to an Internet of Things (IoT) network that exchanges and processes information between distributed components such as objects. Internet of Everything (IoE) technology, which combines big data processing technology through connection with cloud servers, etc. with IoT technology, is also emerging. In order to implement IoT, technology elements such as sensing technology, wired and wireless communication and network infrastructure, service interface technology, and security technology are required. , M2M), and MTC (Machine Type Communication) are being studied. In the IoT environment, an intelligent IT (Internet Technology) service that collects and analyzes data generated from connected objects and creates new values in human life can be provided. IoT is a field of smart home, smart building, smart city, smart car or connected car, smart grid, health care, smart home appliance, advanced medical service, etc. can be applied to

이에, 5G 통신 시스템을 IoT 망에 적용하기 위한 다양한 시도들이 이루어지고 있다. 예를 들어, 센서 네트워크 (sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 5G 통신 기술인 빔 포밍, MIMO, 및 어레이 안테나 등의 기법에 의해 구현되고 있는 것이다. 앞서 설명한 빅데이터 처리 기술로써 클라우드 무선 액세스 네트워크(cloud RAN)가 적용되는 것도 5G 기술과 IoT 기술 융합의 일 예라고 할 수 있을 것이다.Accordingly, various attempts are being made to apply the 5G communication system to the IoT network. For example, technologies such as sensor network, machine to machine (M2M), and MTC (Machine Type Communication) are implemented by 5G communication technologies such as beamforming, MIMO, and array antenna. will be. The application of cloud radio access network (cloud RAN) as the big data processing technology described above can be said to be an example of convergence of 5G technology and IoT technology.

앞서 언급한 바와 같이 차세대 이동 통신 시스템에서는 데이터 전달 속도를 증가시키기 위해 초고주파수 대역(예를 들어 mmWave 대역)을 이용해 통신이 수행될 수 있다. As mentioned above, in the next-generation mobile communication system, communication may be performed using an ultra-high frequency band (eg, mmWave band) in order to increase data transfer speed.

따라서 차세대 이동 통신 시스템에 이용될 수 있는 주파수 합성기는 높은 주파수에서 동작할 수 있도록 넓은 주파수 범위와 낮은 위상 잡음 특성이 요구된다.Therefore, a frequency synthesizer that can be used in a next-generation mobile communication system requires a wide frequency range and low phase noise characteristics to operate at a high frequency.

본 발명은 입력 신호를 수신하여 고조파를 생성하는 주입식 믹서(injection mixer), 일단이 상기 주입식 믹서의 일단과 전기적으로 연결되며 음의 트랜스컨덕턴스(transconductance)를 가지는 코어부, 일단이 상기 주입식 믹서의 일단과 전기적으로 연결되는 적어도 하나의 픽킹(peaking) 인덕터 및 상기 적어도 하나의 픽킹 인덕터의 타단과 전기적으로 연결되어 출력 신호를 출력하는 N차 공진기를 포함하고, N은 2 이상의 자연수인 것을 특징으로 하는 주파수 체배기를 제공한다.The present invention provides an injection mixer for generating harmonics by receiving an input signal, one end of the core part electrically connected to one end of the injection mixer and having negative transconductance, and one end of the injection mixer at least one peaking inductor electrically connected to Provides a multiplier.

일 실시예에 따르면, 상기 N은 4이며, 상기 4차 공진기의 커플링 계수(coupling coefficient), 상기 4차 공진기를 구성하는 인덕턴스값, 상기 4차 공진기를 구성하는 커패시턴스값, 상기 적어도 하나의 픽킹 인덕터를 구성하는 인덕터의 인덕턴스값 중 적어도 하나에 기반하여 상기 출력 신호의 주파수 대역폭이 결정될 수 있다.According to an embodiment, the N is 4, a coupling coefficient of the fourth resonator, an inductance value constituting the fourth resonator, a capacitance value constituting the fourth resonator, and the at least one picking The frequency bandwidth of the output signal may be determined based on at least one of inductance values of inductors constituting the inductor.

일 실시예에 따르면, 상기 주파수 체배기는 일단이 상기 코어부의 타단과 전기적으로 연결되고 타단이 상기 N차 공진기의 센터탭(center tap)과 전기적으로 연결되는 전류 재사용 회로를 더 포함할 수 있다.According to an embodiment, the frequency multiplier may further include a current reuse circuit having one end electrically connected to the other end of the core part and the other end electrically connected to a center tap of the N-th resonator.

일 실시예에 따르면, 상기 코어부는 드레인단이 제1 픽킹 인덕터의 일단과 전기적으로 연결되는 제1 PMOS 및 드레인단이 제2 픽킹 인덕터의 일단과 전기적으로 연결되는 제1 NMOS를 포함하고, 상기 주입식 믹서는 게이트단으로 상기 입력 신호를 수신하고 드레인단이 상기 제1 PMOS의 게이트단과 전기적으로 연결되는 제2 PMOS, 게이트단으로 상기 입력 신호를 수신하고 상기 제2 PMOS와 짝을 이루도록 드레인단이 상기 제1 PMOS의 게이트단과 전기적으로 연결되는 제3 PMOS, 게이트단으로 상기 입력 신호를 수신하고 드레인단이 상기 제 1NMOS의 게이트단과 전기적으로 연결되는 제2 NMOS 및 게이트단으로 상기 입력 신호를 수신하고 상기 제2 NMOS와 짝을 이루도록 드레인단이 상기 제1 NMOS의 게이트단과 전기적으로 연결되는 제3 NMOS를 포함할 수 있다.According to an embodiment, the core part includes a first PMOS having a drain terminal electrically connected to one end of the first picking inductor and a first NMOS having a drain terminal electrically connected to one end of the second picking inductor, and the injection type The mixer receives the input signal through a gate terminal, a second PMOS having a drain terminal electrically connected to a gate terminal of the first PMOS, and a gate terminal receiving the input signal and a drain terminal such that the second PMOS is paired with the second PMOS. A third PMOS electrically connected to the gate terminal of the first PMOS, a gate terminal for receiving the input signal, and a second NMOS having a drain terminal electrically connected to the gate terminal of the first NMOS, and a gate terminal for receiving the input signal; A third NMOS may include a drain terminal electrically connected to a gate terminal of the first NMOS to mate with the second NMOS.

일 실시예에 따르면, 상기 전류 재사용 회로는 드레인단이 상기 제1 PMOS의 소스단과 전기적으로 연결되고 게이트단이 상기 N차 공진기의 센터탭과 전기적으로 연결되는 제4 PMOS 및 드레인단이 상기 제1 NMOS의 소스단과 전기적으로 연결되고 게이트단이 상기 N차 공진기의 센터탭과 전기적으로 연결되는 제4 NMOS를 포함할 수 있다.According to an embodiment, in the current reuse circuit, a fourth PMOS having a drain terminal electrically connected to a source terminal of the first PMOS, a gate terminal electrically connected to a center tap of the N-th resonator, and a drain terminal are connected to the first PMOS A fourth NMOS may be electrically connected to a source terminal of the NMOS and a gate terminal electrically connected to a center tap of the N-th resonator.

일 실시예에 따르면, 상기 제1 PMOS와 상기 제1 NMOS는 동시에 턴 온 또는 턴 오프 될 수 있다.According to an embodiment, the first PMOS and the first NMOS may be simultaneously turned on or off.

일 실시예에 따르면, 상기 주입식 믹서는 짝수 차수의 고조파를 생성할 수 있다.According to an embodiment, the injection-type mixer may generate even-order harmonics.

본 발명은 입력 신호를 수신하여 고조파를 생성하는 주입식 믹서(injection mixer), 일단이 상기 주입식 믹서의 일단과 전기적으로 연결되며 음의 트랜스컨덕턴스(transconductance)를 가지는 코어부, 일단이 상기 주입식 믹서의 일단과 전기적으로 연결되는 적어도 하나의 픽킹(peaking) 인덕터 및 상기 적어도 하나의 픽킹 인덕터의 타단과 전기적으로 연결되어 출력 신호를 출력하는 N차 공진기를 포함하고, N은 2 이상의 자연수인 주파수 체배기를 포함하는 단말을 제공한다.The present invention provides an injection mixer for generating harmonics by receiving an input signal, one end of the core part electrically connected to one end of the injection mixer and having negative transconductance, and one end of the injection mixer At least one peaking inductor electrically connected to and an Nth-order resonator electrically connected to the other end of the at least one picking inductor to output an output signal, wherein N is a natural number of 2 or more, including a frequency multiplier terminal is provided.

일 실시예에 따르면, 상기 N은 4이며, 상기 4차 공진기의 커플링 계수(coupling coefficient), 상기 4차 공진기를 구성하는 인덕턴스값, 상기 4차 공진기를 구성하는 커패시턴스값, 상기 적어도 하나의 픽킹 인덕터를 구성하는 인덕터의 인덕턴스값 중 적어도 하나에 기반하여 상기 출력 신호의 주파수 대역폭이 결정될 수 있다.According to an embodiment, the N is 4, a coupling coefficient of the fourth resonator, an inductance value constituting the fourth resonator, a capacitance value constituting the fourth resonator, and the at least one picking The frequency bandwidth of the output signal may be determined based on at least one of inductance values of inductors constituting the inductor.

일 실시예에 따르면, 상기 주파수 체배기는 일단이 상기 코어부의 타단과 전기적으로 연결되고 타단이 상기 N차 공진기의 센터탭(center tap)과 전기적으로 연결되는 전류 재사용 회로를 더 포함할 수 있다.According to an embodiment, the frequency multiplier may further include a current reuse circuit having one end electrically connected to the other end of the core part and the other end electrically connected to a center tap of the N-th resonator.

일 실시예에 따르면, 상기 코어부는 드레인단이 제1 픽킹 인덕터의 일단과 전기적으로 연결되는 제1 PMOS 및 드레인단이 제2 픽킹 인덕터의 일단과 전기적으로 연결되는 제1 NMOS를 포함하고, 상기 주입식 믹서는 게이트단으로 상기 입력 신호를 수신하고 드레인단이 상기 제1 PMOS의 게이트단과 전기적으로 연결되는 제2 PMOS, 게이트단으로 상기 입력 신호를 수신하고 상기 제2 PMOS와 짝을 이루도록 드레인단이 상기 제1 PMOS의 게이트단과 전기적으로 연결되는 제3 PMOS, 게이트단으로 상기 입력 신호를 수신하고 드레인단이 상기 제 1NMOS의 게이트단과 전기적으로 연결되는 제2 NMOS 및 게이트단으로 상기 입력 신호를 수신하고 상기 제2 NMOS와 짝을 이루도록 드레인단이 상기 제1 NMOS의 게이트단과 전기적으로 연결되는 제3 NMOS를 포함할 수 있다.According to an embodiment, the core part includes a first PMOS having a drain terminal electrically connected to one end of the first picking inductor and a first NMOS having a drain terminal electrically connected to one end of the second picking inductor, and the injection type The mixer receives the input signal through a gate terminal, a second PMOS having a drain terminal electrically connected to a gate terminal of the first PMOS, and a gate terminal receiving the input signal and a drain terminal such that the second PMOS is paired with the second PMOS. A third PMOS electrically connected to the gate terminal of the first PMOS, a gate terminal for receiving the input signal, and a second NMOS having a drain terminal electrically connected to the gate terminal of the first NMOS, and a gate terminal for receiving the input signal; A third NMOS may include a drain terminal electrically connected to a gate terminal of the first NMOS to mate with the second NMOS.

일 실시예에 따르면, 상기 전류 재사용 회로는 드레인단이 상기 제1 PMOS의 소스단과 전기적으로 연결되고 게이트단이 상기 N차 공진기의 센터탭과 전기적으로 연결되는 제4 PMOS 및 드레인단이 상기 제1 NMOS의 소스단과 전기적으로 연결되고 게이트단이 상기 N차 공진기의 센터탭과 전기적으로 연결되는 제4 NMOS를 포함할 수 있다.According to an embodiment, in the current reuse circuit, a fourth PMOS having a drain terminal electrically connected to a source terminal of the first PMOS, a gate terminal electrically connected to a center tap of the N-th resonator, and a drain terminal are connected to the first PMOS A fourth NMOS may be electrically connected to a source terminal of the NMOS and a gate terminal electrically connected to a center tap of the N-th resonator.

일 실시예에 따르면, 상기 주입식 믹서는 짝수 차수의 고조파를 생성할 수 있다.According to an embodiment, the injection-type mixer may generate even-order harmonics.

본 발명에서 개시하고 있는 일 실시예에 따르면, 4차 공진기와 픽킹 인덕터(peaking inductor)를 통해 주파수 체배기의 위상 그래프를 넓은 주파수 범위에서 0에 가까운 값을 가지도록 리플(ripple)을 생성할 수 있다. 즉, 주파수 체배기가 적용되는 주파수 범위가 넓어질 수 있다.According to an embodiment disclosed in the present invention, a ripple can be generated so that the phase graph of the frequency multiplier has a value close to zero in a wide frequency range through a fourth resonator and a peaking inductor. . That is, the frequency range to which the frequency multiplier is applied may be widened.

뿐만 아니라 본 발명에서 개시하고 있는 일 실시예에 따르면, 전류 재사용 방식이 주파수 체배기에 적용됨으로써 주파수 체배기에 의해 소모되는 전류 소모량이 감소될 수 있다.In addition, according to an embodiment disclosed in the present invention, since the current reuse method is applied to the frequency multiplier, the amount of current consumed by the frequency multiplier may be reduced.

도 1은 차세대 이동 통신 시스템에서의 주파수 스펙트럼을 나타낸 도면이다.
도 2는 주파수 합성과 관련된 시스템 블록도이다.
도 3은 본 발명의 일 실시예에 따른 주파수 체배기의 블록도를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 2차 공진기를 포함하는 주파수 채배기의 회로를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 4차 공진기를 포함하는 주파수 체배기의 회로를 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 주파수 체배기에서 출력 주파수에 따른 임피던스 크기를 비교한 그래프이다.
도 7은 본 발명의 일 실시예에 따른 주파수 체배기에서 출력 주파수에 따른 위상을 비교한 그래프이다.
도 8은 본 발명의 일 실시예에 따른 주파수 체배기에서 출력 주파수에 따른 S11 크기를 비교한 그래프이다.
도 9는 본 발명의 일 실시예에 따른 주파수 체배기에서 출력 주파수에 따른 잠금 범위를 비교한 그래프이다.
도 10은 본 발명의 일 실시예에 따른 주파수 체배기에서 코너별 잠금 범위를 비교한 그래프이다.
도 11은 본 발명의 일 실시예에 따른 주파수 체배기에서 코너별 위상 잡음을 비교한 그래프이다.
도 12는 본 발명의 일 실시예에 따른 주파수 체배기에서 출력 주파수에 따른 출력 크기를 나타낸 그래프이다.
도 13은 본 발명의 일 실시예에 따른 주파수 체배기가 구현된 칩 레이아웃을 나타낸 도면이다.1 is a diagram illustrating a frequency spectrum in a next-generation mobile communication system.
2 is a system block diagram related to frequency synthesis.
3 is a diagram illustrating a block diagram of a frequency multiplier according to an embodiment of the present invention.
4 is a diagram illustrating a circuit of a frequency multiplier including a secondary resonator according to an embodiment of the present invention.
5 is a diagram illustrating a circuit of a frequency multiplier including a quaternary resonator according to an embodiment of the present invention.
6 is a graph comparing impedance magnitudes according to output frequencies in the frequency multiplier according to an embodiment of the present invention.
7 is a graph comparing phases according to output frequencies in the frequency multiplier according to an embodiment of the present invention.
8 is a graph comparing the magnitude of S11 according to the output frequency in the frequency multiplier according to an embodiment of the present invention.
9 is a graph comparing lock ranges according to output frequencies in the frequency multiplier according to an embodiment of the present invention.
10 is a graph comparing lock ranges for each corner in the frequency multiplier according to an embodiment of the present invention.
11 is a graph comparing phase noise for each corner in the frequency multiplier according to an embodiment of the present invention.
12 is a graph illustrating an output magnitude according to an output frequency in the frequency multiplier according to an embodiment of the present invention.
13 is a diagram illustrating a chip layout in which a frequency multiplier according to an embodiment of the present invention is implemented.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.Since the present invention can have various changes and can have various embodiments, specific embodiments will be described in detail with reference to the drawings. However, this is not intended to limit the present invention to specific embodiments, and it should be understood to include all modifications, equivalents and substitutes included in the spirit and scope of the present invention. In describing each figure, like reference numerals have been used for like elements.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재 항목들의 조합 또는 복수의 관련된 기재 항목들 중의 어느 항목을 포함한다.Terms such as first, second, A, and B may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. and/or includes a combination of a plurality of related description items or any of a plurality of related description items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급될 때에는 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is referred to as “connected” or “connected” to another component, it may be directly connected or connected to the other component, but it should be understood that other components may exist in between. something to do. On the other hand, when it is said that a certain element is "directly connected" or "directly connected" to another element, it should be understood that the other element does not exist in the middle.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly dictates otherwise. In the present application, terms such as “comprise” or “have” are intended to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, but one or more other features It should be understood that this does not preclude the existence or addition of numbers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical and scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the related art, and should not be interpreted in an ideal or excessively formal meaning unless explicitly defined in the present application. does not

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다. Throughout the specification and claims, when a part includes a certain element, it means that other elements may be further included, rather than excluding other elements, unless specifically stated to the contrary.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 차세대 이동 통신 시스템에서의 주파수 스펙트럼을 나타낸 도면이다.1 is a diagram illustrating a frequency spectrum in a next-generation mobile communication system.

최근 빠른 속도의 무선통신을 응용하기 위해 관심이 커지고 있다. 특히 5G 무선 통신에서의 데이터 전달 속도를 증가시키기 위하여 28 - 39 GHz 주파수 대역이 할당될 수 있다. 한국을 포함한 미국, 중국, 호주 등 많은 국가에서 5G 무선통신 서비스를 제공할 준비를 하고 있다.Recently, interest is growing for the application of high-speed wireless communication. In particular, in order to increase the data transfer rate in 5G wireless communication, a frequency band of 28 - 39 GHz may be allocated. Many countries, including Korea, the United States, China, and Australia, are preparing to provide 5G wireless communication services.

일 실시예에 따르면, 5G의 주파수 스펙트럼은 크게 sub - 6GHz Band 와 mm-wave band로 구분될 수 있다. 그 중 26.5 - 40GHz를 Ka-Band 라고 볼 수 있으며, 도 1에서 도시하고 있는 바와 같이 Ka-Band 내의 미국의 연방 통신 위원회 (FCC), 중국공업정보기술부(MIIT), 한국의 과학기술정보통신부(MSIT)가 할당한 주파수들을 확인할 수 있다.According to an embodiment, the frequency spectrum of 5G may be largely divided into a sub-6GHz band and a mm-wave band. Among them, 26.5 - 40GHz can be seen as Ka-Band, and as shown in FIG. MSIT) allocated frequencies.

도 2는 주파수 합성과 관련된 시스템 블록도이다.2 is a system block diagram related to frequency synthesis.

5G 무선통신에 발맞춰 주파수 합성기는 높은 주파수에서 동작하는 동시에 넓은 주파수 범위(bandwidth)와 낮은 위상 잡음(phase noise)으로 설계되도록 초점이 맞춰져 있다. 일 실시예에 따르면, 주파수 합성기는 위상 잠금 루프(Phase-locked loop)를 기반으로 사용될 수 있다. 다양한 실시예에 따르면, 위상 잠금 루프가 높은 주파수에서 동작하기 위해서는 전압 조절 발진기(Voltage-control oscillator), 주파수 분배기(Frequency divider)와 주파수 체배기(Frequency multiplier)가 중요할 수 있다.In line with 5G wireless communication, the frequency synthesizer is focused on designing with a wide frequency range and low phase noise while operating at high frequencies. According to an embodiment, the frequency synthesizer may be used based on a phase-locked loop. According to various embodiments, in order for the phase-locked loop to operate at a high frequency, a voltage-control oscillator, a frequency divider, and a frequency multiplier may be important.

일 실시예에 따르면, 주파수 합성은 PFD(phase frequency detector) 블록, CP(charge pump) 블록, LPF(low pass filter) 블록, 전압 조절 발진기 블록, 분배기 체인 블록, 주파수 체배기 블록을 포함할 수 있다. 다양한 실시예에 따르면, 주파수 체배기를 이용해 출력 주파수을 N차 배수화함으로써 주파수 합성기를 통해 출력될 수 있는 주파수의 범위가 N배 넓어질 수 있다. 즉, 광대역의 주파수를 출력하는 주파수 합성기가 구현될 수 있다.According to an embodiment, frequency synthesis may include a phase frequency detector (PFD) block, a charge pump (CP) block, a low pass filter (LPF) block, a voltage control oscillator block, a divider chain block, and a frequency multiplier block. According to various embodiments, the range of frequencies that can be output through the frequency synthesizer may be increased by N times by multiplying the output frequency by an N-order multiple using a frequency multiplier. That is, a frequency synthesizer that outputs a wideband frequency may be implemented.

도 3은 본 발명의 일 실시예에 따른 주파수 체배기의 블록도를 나타낸 도면이다.3 is a diagram illustrating a block diagram of a frequency multiplier according to an embodiment of the present invention.

일 실시예에 따르면, 주파수 체배기는 고조파를 생성하기 위한 주입식 믹서(310), 일단이 상기 주입식 믹서(310)와 연결되고 음의 트랜스컨덕턴스를 가지는 코어부(320), 일단이 상기 코어부(320)와 연결되는 밴드 패스 필터(band pass filter, 330)를 포함할 수 있다. 다양한 실시예에 따르면, 상기 인젝션 믹서(310)는 입력신호(Fin) 주파수의 짝수 고조파 성분을 출력할 수 있다. According to an embodiment, the frequency multiplier includes an injection-type mixer 310 for generating harmonics, one end of the core portion 320 connected to the injection-type mixer 310 and having a negative transconductance, and one end of the core portion 320 . ) may include a band pass filter connected to (band pass filter, 330). According to various embodiments, the injection mixer 310 may output an even harmonic component of the frequency of the input signal F in .

예를 들어, 상기 인젝션 믹서(310)는 입력신호 주파수의 2차, 4차 등 짝수 고조파 성분을 출력할 수 있으며, 상기 밴드 패스 필터(330)는 상기 인젝션 믹서(310)로부터 출력되는 주파수 성분 중에서 2차 고조파 성분만을 출력함으로써 입력 신호 주파수의 2배가 되는 주파수 성분을 출력할 수 있다. 본 발명에서 제공하는 주파수 체배기 회로 구성에 대한 보다 자세한 설명은 도 4 및 도 5에 대한 설명으로 후술한다.For example, the injection mixer 310 may output even harmonic components such as 2nd, 4th, etc. of the frequency of the input signal, and the band pass filter 330 is selected from among the frequency components output from the injection mixer 310 . By outputting only the second harmonic component, it is possible to output a frequency component that is twice the frequency of the input signal. A more detailed description of the configuration of the frequency multiplier circuit provided by the present invention will be described later with reference to FIGS. 4 and 5 .

도 4는 본 발명의 일 실시예에 따른 2차 공진기를 포함하는 주파수 채배기의 회로를 나타낸 도면이다.4 is a diagram illustrating a circuit of a frequency multiplier including a secondary resonator according to an embodiment of the present invention.

일 실시예에 따르면, 주파수 체배기는 입력 신호(Vin)를 수신하여 고조파를 생성하는 주입식 믹서(410), 일단이 상기 주입식 믹서(410)의 일단과 전기적으로 연결되며 음의 트랜스컨덕턴스(transconductance)를 가지는 코어부(420), 일단이 상기 주입식 믹서(410)와 전기적으로 연결되고 타단이 상기 코어부(420)와 전기적으로 연결되는 2차 공진기(430) 및 상기 2차 공진기(430)와 전기적으로 연결되어 출력신호(Vout)를 출력하는 버퍼(440)를 포함할 수 있다.According to an embodiment, the frequency multiplier receives the input signal Vin and generates a harmonic by an injection-type mixer 410, one end electrically connected to one end of the injection-type mixer 410, and negative transconductance. A core part 420 having branches, a secondary resonator 430 having one end electrically connected to the injection-type mixer 410 and the other end electrically connected to the core part 420, and the secondary resonator 430 are electrically It may include a buffer 440 that is connected to output the output signal Vout.

일 실시예에 따르면, 주입식 믹서(410)를 통해 입력 신호 주파수의 짝수차수 고조파를 생성할 수 있으며, 2차 공진기(430)를 통해 생성된 짝수차수 고조파 중 특정 성분의 고조파(예를 들어 2차 고조파)만을 필터링함으로써 입력 신호 주파수 대역보다 높은 주파수 대역을 가지는 출력 신호를 생성할 수 있다.According to an embodiment, even-order harmonics of the input signal frequency may be generated through the injection-type mixer 410 , and harmonics of a specific component among the even-order harmonics generated through the secondary resonator 430 (for example, the second By filtering only harmonics), it is possible to generate an output signal having a higher frequency band than the input signal frequency band.

도 5는 본 발명의 일 실시예에 따른 4차 공진기를 포함하는 주파수 체배기의 회로를 나타낸 도면이다.5 is a diagram illustrating a circuit of a frequency multiplier including a quaternary resonator according to an embodiment of the present invention.

일 실시예에 따르면, 주파수 체배기는 입력 신호를 수신하여 고조파를 생성하는 주입식 믹서(510), 일단이 상기 주입식 믹서(510)의 일단과 전기적으로 연결되며 음의 트랜스컨덕턴스(transconductance)를 가지는 코어부(520), 일단이 상기 주입식 믹서(510)의 일단과 전기적으로 연결되는 적어도 하나의 픽킹(peaking) 인덕터(530) 및 상기 적어도 하나의 픽킹 인덕터(530)의 타단과 전기적으로 연결되어 출력 신호를 출력하는 4차 공진기(540) 및 상기 4차 공진기(540)의 출력단과 전기적으로 연결되는 버퍼(550)를 포함할 수 있다. 다양한 실시예에 따르면, 상기 픽킹 인덕터(530)는 상기 코어부(520)의 일단과 전기적으로 연결되는 제1 인덕터(Lp)와 상기 코어부(520)의 타단과 전기적으로 연결되는 제2 인덕터(Lp)를 포함할 수 있다.According to an embodiment, the frequency multiplier is an injection-type mixer 510 for generating harmonics by receiving an input signal, and one end of the injection-type mixer 510 is electrically connected to one end of the injection-type mixer 510 and a core part having negative transconductance. 520, at least one peaking inductor 530 having one end electrically connected to one end of the injection-type mixer 510 and the other end of the at least one picking inductor 530 electrically connected to an output signal It may include a quaternary resonator 540 that outputs and a buffer 550 electrically connected to an output terminal of the quaternary resonator 540 . According to various embodiments, the picking inductor 530 includes a first inductor Lp electrically connected to one end of the core unit 520 and a second inductor Lp electrically connected to the other end of the core unit 520 ( Lp) may be included.

일 실시예에 따르면, 픽킹 인덕터(530)로 동작하는 상기 제1 인덕터와 상기 제2 인덕터를 통해 주파수 체배기가 동작하는 주파수 대역이 넓어질 수 있다. 즉, 주파수 체배기에 상기 제1 인덕터와 상기 제2 인덕터를 포함시킴으로써 동작 주파수 대역에서 주파수 체배기의 위상 그래프 기울기가 감소할 수 있다. 다양한 실시예에 따르면, 상기 제1 인덕터 또는 상기 제2 인덕터의 값이 작아질수록 주파수 체배기의 동작 주파수 대역이 높아질 수 있다.According to an embodiment, the frequency band in which the frequency multiplier operates may be widened through the first inductor and the second inductor operating as the picking inductor 530 . That is, by including the first inductor and the second inductor in the frequency multiplier, the slope of the phase graph of the frequency multiplier in the operating frequency band may be reduced. According to various embodiments, as the value of the first inductor or the second inductor decreases, the operating frequency band of the frequency multiplier may increase.

일 실시예에 따르면, 4차 공진기의 커플링 계수(coupling coefficient, k)는 주파수 체배기를 통해 출력하고자 하는 신호의 주파수 대역에 기반하여 결정될 수 있다. 다양한 실시예에 따르면, 상기 4차 공진기를 포함하는 주파수 체배기의 공진 주파수는 하기의 수식 1에 기반하여 결정될 수 있다.According to an embodiment, a coupling coefficient (k) of the fourth resonator may be determined based on a frequency band of a signal to be output through the frequency multiplier. According to various embodiments, the resonant frequency of the frequency multiplier including the fourth resonator may be determined based on Equation 1 below.

[수식 1][Formula 1]

Figure 112020022239914-pat00001
Figure 112020022239914-pat00001

상기 수식에서 wL과 wH가 주파수 체배기의 공진 주파수일 수 있다. 4차 공진기 구조에서는 2개의 폴이 존재하므로 상기 수식 1에서 개시하고 있는 바와 같이 2개의 공진 주파수가 존재할 수 있다. 즉, 상기 수식 1을 고려할 때 k 값을 조절함으로써 주파수 체배기의 공진 주파수를 조정할 수 있으며, 이를 통해 주파수 대역을 조정할 수 있다.In the above equation, w L and w H may be the resonance frequencies of the frequency multiplier. Since two poles exist in the quaternary resonator structure, two resonant frequencies may exist as shown in Equation 1 above. That is, when considering Equation 1, the resonance frequency of the frequency multiplier can be adjusted by adjusting the value of k, and through this, the frequency band can be adjusted.

일 실시예에 따르면, 주파수 체배기는 일단이 상기 코어부(520)의 타단과 전기적으로 연결되고 타단이 상기 4차 공진기(540)의 센터탭(center tap)과 전기적으로 연결되는 전류 재사용 회로(560)를 더 포함할 수 있다.According to an embodiment, the frequency multiplier has one end electrically connected to the other end of the core part 520 and the other end electrically connected to the center tap of the quaternary resonator 540 by a current reuse circuit 560 . ) may be further included.

일 실시예에 따르면, 상기 코어부(520)는 드레인단이 상기 제1 픽킹 인덕터의 일단과 전기적으로 연결되는 제1 PMOS(M3) 및 드레인단이 제2 픽킹 인덕터의 일단과 전기적으로 연결되는 제1 NMOS(M-)를 포함할 수 있다. 다양한 실시예에 따르면, 상기 주입식 믹서(510)는 게이트단으로 상기 입력 신호를 수신하고 드레인단이 상기 제1 PMOS(M3)의 게이트단과 전기적으로 연결되는 제2 PMOS(M7), 게이트단으로 상기 입력 신호를 수신하고 상기 제2 PMOS(M7)와 짝을 이루도록 드레인단이 상기 제1 PMOS(M3)의 게이트단과 전기적으로 연결되는 제3 PMOS(M8), 게이트단으로 상기 입력 신호를 수신하고 드레인단이 상기 제 1NMOS(M1)의 게이트단과 전기적으로 연결되는 제2 NMOS(M5) 및 게이트단으로 상기 입력 신호를 수신하고 상기 제2 NMOS(M5)와 짝을 이루도록 드레인단이 상기 제1 NMOS(M1)의 게이트단과 전기적으로 연결되는 제3 NMOS(M6)를 포함할 수 있다.According to an embodiment, the core part 520 has a first PMOS (M 3 ) having a drain terminal electrically connected to one end of the first picking inductor and a drain terminal electrically connected to one end of the second picking inductor. A first NMOS (M−) may be included. According to various embodiments, the 2 PMOS (M 7), the gate end to the injection mixer 510 gate terminal that receives the input signal and the drain stage is the gate end and electrically connected to the claim 1 PMOS (M 3) the reception and the first 2 PMOS (M 7) and the 3 PMOS (M 8), the input to the gate terminal to mate the drain stage is the gate end and electrically connected to the claim 1 PMOS (M 3) of the input signal receiving a signal, and the drain stage is the first 1NMOS claim 2 NMOS (M 5) and the gate terminal is the gate end and electrically connected to the (M 1) receiving the input signal and to achieve the above claim 2 NMOS (M 5) and mates The drain terminal may include a third NMOS (M 6 ) electrically connected to the gate terminal of the first NMOS (M 1 ).

일 실시예에 따르면, 전류 재사용 회로(560)는 드레인단이 상기 제1 PMOS(M3)의 소스단과 전기적으로 연결되고 게이트단이 상기 4차 공진기(540)의 센터탭과 전기적으로 연결되는 제4 PMOS(M4) 및 드레인단이 상기 제1 NMOS(M1)의 소스단과 전기적으로 연결되고 게이트단이 상기 4차 공진기(540)의 센터탭과 전기적으로 연결되는 제4 NMOS(M2)를 포함할 수 있다. 다양한 실시예에 따르면, 상기 제1 PMOS(M3)와 상기 제1 NMOS(M1)가 동시에 턴 온 또는 동시에 턴 오프 됨으로써 NMOS 만을 교차로 연결시킨 NMOS 페어(cross coupled NMOS pair)로 구성된 주파수 체배기보다 전력 소모량이 절반 가까이 감소할 수 있다.According to an embodiment, in the current reuse circuit 560 , the drain terminal is electrically connected to the source terminal of the first PMOS (M 3 ) and the gate terminal is electrically connected to the center tap of the fourth resonator 540 . 4 PMOS claim 4 NMOS (M 2) is (M 4) and the drain stage is the first 1 NMOS connected to the source end and electrically the (M 1) and the gate terminal electrically connected to the center tap of the quaternary resonator 540 may include According to various embodiments, the first PMOS (M 3 ) and the first NMOS (M 1 ) are turned on or off at the same time, so that only the NMOS is cross-connected by a frequency multiplier composed of a cross coupled NMOS pair. Power consumption can be cut in half.

일 실시예에 따르면, 주파수 채배기의 출력단에는 버퍼(550)가 배치될 수 있으며, 상기 버퍼(550)를 통해 출력 신호(Vout,2w)가 출력될 수 있다. 다양한 실시예에 따르면, 상기 주파수 체배기를 통해 출력되는 신호의 주파수는 입력 신호(Vin,w)의 주파수의 2배 일 수 있다.According to an embodiment, a buffer 550 may be disposed at an output terminal of the frequency multiplier, and an output signal V out,2w may be output through the buffer 550 . According to various embodiments, the frequency of the signal output through the frequency multiplier may be twice the frequency of the input signal V in,w .

한편, 도 4 및 도 5에서 도시하고 있는 주파수 체배기는 본 발명의 일 실시예에 불과하므로 본 발명의 권리범위가 도 4 및 도 5에서 도시하고 있는 주파수 체배기 구조에 국한되어서는 안 될 것이다.Meanwhile, since the frequency multiplier shown in FIGS. 4 and 5 is only one embodiment of the present invention, the scope of the present invention should not be limited to the frequency multiplier structure shown in FIGS. 4 and 5 .

도 6은 본 발명의 일 실시예에 따른 주파수 체배기에서 출력 주파수에 따른 임피던스 크기를 비교한 그래프이다. 보다 구체적으로 도 6은 도 5에서 제1 NMOS(M1)와 제1 PMOS(M3)의 드레인단에서 보이는 임피던스 크기를 출력 주파수에 따라 나타낸 그래프이다.6 is a graph comparing impedance magnitudes according to output frequencies in the frequency multiplier according to an embodiment of the present invention. More specifically, FIG. 6 is a graph showing the magnitude of the impedance seen at the drain terminals of the first NMOS (M 1 ) and the first PMOS (M 3 ) in FIG. 5 according to the output frequency.

도 6의 그래프에 따르면 픽킹 인덕터를 포함하지 않고, 주파수 체배기가 2차 공진기를 포함한 경우 주파수 체배기의 동작 주파수 대역은 27GHz에서 37GHz 사이임을 확인할 수 있다. 한편, 주파수 체배기가 픽킹 인덕터를 포함하고 4차 공진기를 포함하는 경우 주파수 체배기의 동작 주파수 대역은 23GHz에서 43Ghz 사이임을 확인할 수 있다. 따라서, 픽킹 인덕터를 포함하고 공진기의 차수를 증가시킴으로써 주파수 체배기의 동작 주파수 대역이 넓어지는 것을 확인할 수 있다.According to the graph of FIG. 6 , when the frequency multiplier does not include the picking inductor and the frequency multiplier includes the secondary resonator, it can be confirmed that the operating frequency band of the frequency multiplier is between 27 GHz and 37 GHz. On the other hand, when the frequency multiplier includes the picking inductor and the fourth resonator, it can be seen that the frequency multiplier operates in a frequency band between 23 GHz and 43 GHz. Accordingly, it can be seen that the operating frequency band of the frequency multiplier is widened by including the picking inductor and increasing the order of the resonator.

도 7은 본 발명의 일 실시예에 따른 주파수 체배기에서 출력 주파수에 따른 위상을 비교한 그래프이다.7 is a graph comparing phases according to output frequencies in the frequency multiplier according to an embodiment of the present invention.

일 실시예에 따르면, 주파수 체배기의 출력 주파수에 따른 위상 그래프에서 위상 변화의 기울기가 작을수록 주파수 체배기의 동작 주파수 대역이 넓어질 수 있다. 도 7의 그래프를 통해 픽킹 인덕터를 이용할 경우 픽킹 인덕터를 이용하지 않는 경우보다 위상 그래프의 기울기가 작아지는 것을 확인할 수 있으며, 4차 공진기를 사용하는 경우 위상 리플(ripple)이 형성되는 것을 확인할 수 있다.According to an embodiment, as the slope of the phase change in the phase graph according to the output frequency of the frequency multiplier is smaller, the operating frequency band of the frequency multiplier may be widened. It can be seen from the graph of FIG. 7 that when the picking inductor is used, the slope of the phase graph becomes smaller than when the picking inductor is not used, and when the fourth resonator is used, it can be confirmed that a phase ripple is formed. .

도 8은 본 발명의 일 실시예에 따른 주파수 체배기에서 출력 주파수에 따른 S11 크기를 비교한 그래프이다.8 is a graph comparing the magnitude of S11 according to the output frequency in the frequency multiplier according to an embodiment of the present invention.

일 실시예에 따르면, 주파수 체배기가 픽킹 인덕터를 포함하지 않고 2차 공진기를 포함한 경우 S11 특성이 픽킹 인덕터를 포함하고 4차 공진기를 포함한 경우의 S11 특성보다 좋지 않을 수 있다. 다양한 실시예에 따르면, S11 특성이 좋을수록 주파수 체배기가 적용되는 안테나의 게인값이 향상될 수 있다.According to an embodiment, when the frequency multiplier does not include the picking inductor and includes the secondary resonator, the S11 characteristic may be worse than the S11 characteristic when the frequency multiplier includes the picking inductor and the quaternary resonator. According to various embodiments, as the S11 characteristic is improved, the gain value of the antenna to which the frequency multiplier is applied may be improved.

일 실시예에 따르면, S11 그래프는 반사 신호와 입사 신호의 비율을 의미할 수 있으며, S11의 크기는 픽킹 인덕터의 유무에 따라 변할 수 있다. 다양한 실시예에 따르면, 도 8의 그래프를 통해 픽킹 인덕터를 사용한 경우, 픽킹 인덕터를 사용하지 않은 경우에 비해 S11의 크기가 약 1.2배 증가하는 것을 확인할 수 있다. 뿐만 아니라, 4차 공진기를 이용할 경우, S11의 리플을 만들 수 있다. 본 발명에 따른 주파수 체배기는 동작하기 위한 시작 조건으로부터 마진을 가지고 있으므로 상기 리플이 주파수 체배기의 동작에 결함을 미치지는 않는다.According to an embodiment, the graph S11 may mean a ratio of a reflected signal to an incident signal, and the size of S11 may change depending on the presence or absence of the picking inductor. According to various embodiments, it can be seen from the graph of FIG. 8 that when the picking inductor is used, the size of S11 increases by about 1.2 times compared to the case where the picking inductor is not used. In addition, when a fourth resonator is used, the ripple of S11 can be created. Since the frequency multiplier according to the present invention has a margin from the starting condition for operation, the ripple does not affect the operation of the frequency multiplier.

도 9는 본 발명의 일 실시예에 따른 주파수 체배기에서 출력 주파수에 따른 잠금 범위를 비교한 그래프이다. 종래 기술에 따른 주파수 체배기의 잠금 범위는 26GHz에서 39GHz 사이의 영역으로 약 40%의 잠금 범위를 가지나, 본 발명에 따른 주파수 체배기의 잠금범위는 23.2GHz에서 42.4GHz 사이의 역역으로 약 59%의 잠금 범위를 가지는 것을 확인할 수 있다. 즉, 본 발명에 따를 경우, 주파수 체배기의 잠금 범위가 약 20% 증가하는 것을 확인할 수 있다.9 is a graph comparing lock ranges according to output frequencies in the frequency multiplier according to an embodiment of the present invention. The lock range of the frequency multiplier according to the prior art has a lock range of about 40% in the region between 26 GHz and 39 GHz, but the lock range of the frequency multiplier according to the present invention is in the reverse range of 23.2 GHz to 42.4 GHz and locks about 59% It can be seen that there is a range. That is, according to the present invention, it can be seen that the lock range of the frequency multiplier is increased by about 20%.

도 10은 본 발명의 일 실시예에 따른 주파수 체배기에서 코너별 잠금 범위를 비교한 그래프이다. 보다 구체적으로 도 10은 주파수 체배기를 구성하는 칩의 온도에 따른 잠금 범위를 비교한 그래프이다.10 is a graph comparing lock ranges for each corner in the frequency multiplier according to an embodiment of the present invention. More specifically, FIG. 10 is a graph comparing the locking range according to the temperature of the chips constituting the frequency multiplier.

일 실시예에 따르면, 칩 온도가 27℃인 'tttt' 상황에서 주파수 체배기의 잠금 범위는 21.0 - 44.7 GHz일 수 있으며, 칩 온도가 100℃인 'ssss' 상황에서 주파수 체배기의 잠금 범위는 17.6 - 50 GHz일 수 있고, 칩 온도가 -40℃인 'ffff' 상황에서 주파수 분배기의 잠금 범위는 23.2 - 42.4 GHz일 수 있다. 도 10에서 잠금 범위는 0dBm의 입력 신호 파워를 기준으로 하였으며, 도 10에서 도시하고 있는 그래프를 고려해볼 때, 주파수 분배기의 잠금 범위는 대략 23.2 - 42.4 GHz일 수 있다.According to an embodiment, the locking range of the frequency multiplier in the 'tttt' situation where the chip temperature is 27°C may be 21.0 - 44.7 GHz, and the locking range of the frequency multiplier in the 'ssss' situation where the chip temperature is 100°C is 17.6 - It may be 50 GHz, and in the 'ffff' situation where the chip temperature is -40°C, the locked range of the frequency divider may be 23.2 - 42.4 GHz. In FIG. 10, the locking range is based on the input signal power of 0dBm, and when the graph shown in FIG. 10 is considered, the locking range of the frequency divider may be approximately 23.2-42.4 GHz.

도 11은 본 발명의 일 실시예에 따른 주파수 체배기에서 코너별 위상 잡음을 비교한 그래프이다.11 is a graph comparing phase noise for each corner in the frequency multiplier according to an embodiment of the present invention.

본 발명에 따른 주파수 체배기의 위상 잡음을 확인하기 위하여 14 GHz 전압 조절 발진기를 설계하여 시뮬레이션을 수행하였다. 시뮬레이션 결과 도 11에서 도시하고 있는 바와 같이, 1MHz 에서 전압 조절 발진기의 위상 잡음은 -157.4 dBc/Hz 임을 확인할 수 있다. 따라서 본 발명에 따른 주파수 체배기는 고주파수 대역에서도 충분히 낮은 위상 잡음 레벨을 가지는 것을 확인할 수 있다.In order to check the phase noise of the frequency multiplier according to the present invention, a 14 GHz voltage-controlled oscillator was designed and simulation was performed. As shown in the simulation result in FIG. 11 , it can be confirmed that the phase noise of the voltage-controlled oscillator at 1 MHz is -157.4 dBc/Hz. Accordingly, it can be confirmed that the frequency multiplier according to the present invention has a sufficiently low phase noise level even in a high frequency band.

도 12는 본 발명의 일 실시예에 따른 주파수 체배기에서 출력 주파수에 따른 출력 크기를 나타낸 그래프이다. 도 12의 그래프를 통해 주파수 체배기의 잠금 범위 내에서 300Mv 이상의 출력 신호를 얻을 수 있음을 확인할 수 있다.12 is a graph illustrating an output magnitude according to an output frequency in the frequency multiplier according to an embodiment of the present invention. It can be seen from the graph of FIG. 12 that an output signal of 300 Mv or more can be obtained within the locked range of the frequency multiplier.

도 13은 본 발명의 일 실시예에 따른 주파수 체배기가 구현된 칩 레이아웃을 나타낸 도면이다. 보다 구체적으로 도 13는 도 5에서 도시한 회로도를 시뮬레이션을 통해 칩으로 구현한 경우를 나타낸 도면이다.13 is a diagram illustrating a chip layout in which a frequency multiplier according to an embodiment of the present invention is implemented. More specifically, FIG. 13 is a diagram illustrating a case in which the circuit diagram shown in FIG. 5 is implemented as a chip through simulation.

도 13에서 도시하고 있는 칩 사이즈는 가로 440um, 세로 290um인 경우이며, 버퍼(buffer)를 포함할 수 있다. 뿐만 아니라, 도 5에서 언급한 4차 공진기 및 픽킹 인덕터(Lp)도 칩에 포함될 수 있다. 한편, 주파수 체배기의 동작 주파수 대역이 높아질수록 픽킹 인덕터값은 작아지므로, 주파수 체배기의 동작 주파수 대역이 높아질수록 픽킹 인덕터가 칩에서 차지하는 면적이 감소할 수 있다.The chip size shown in FIG. 13 is a case of 440 um in width and 290 um in length, and may include a buffer. In addition, the fourth resonator and the picking inductor Lp mentioned in FIG. 5 may be included in the chip. Meanwhile, as the operating frequency band of the frequency multiplier increases, the picking inductor value decreases. Therefore, as the operating frequency band of the frequency multiplier increases, the area occupied by the picking inductor in the chip may decrease.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and various modifications and variations may be made by those of ordinary skill in the art to which the present invention pertains without departing from the essential characteristics of the present invention. Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

Claims (13)

차세대 이동 통신 시스템에서 이용되는 주파수 체배기에 있어서,
입력 신호를 수신하여 고조파를 생성하는 주입식 믹서(injection mixer);
일단이 상기 주입식 믹서의 일단과 전기적으로 연결되며 음의 트랜스컨덕턴스(transconductance)를 가지는 코어부;
일단이 상기 주입식 믹서의 일단과 전기적으로 연결되는 적어도 하나의 픽킹(peaking) 인덕터;
상기 적어도 하나의 픽킹 인덕터의 타단과 전기적으로 연결되어 출력 신호를 출력하는 4차 공진기; 및
일단이 상기 코어부의 타단과 전기적으로 연결되고 타단이 상기 4차 공진기의 센터탭(center tap)과 전기적으로 연결되는 전류 재사용 회로를 포함하고,
상기 코어부는,
드레인단이 제1 픽킹 인덕터의 일단과 전기적으로 연결되는 제1 PMOS; 및
드레인단이 제2 픽킹 인덕터의 일단과 전기적으로 연결되는 제1 NMOS를 포함하며,
상기 주입식 믹서는,
게이트단으로 상기 입력 신호를 수신하고 드레인단이 상기 제1 PMOS의 게이트단과 전기적으로 연결되는 제2 PMOS;
게이트단으로 상기 입력 신호를 수신하고 상기 제2 PMOS와 짝을 이루도록 드레인단이 상기 제1 PMOS의 게이트단과 전기적으로 연결되는 제3 PMOS;
게이트단으로 상기 입력 신호를 수신하고 드레인단이 상기 제 1NMOS의 게이트단과 전기적으로 연결되는 제2 NMOS; 및
게이트단으로 상기 입력 신호를 수신하고 상기 제2 NMOS와 짝을 이루도록 드레인단이 상기 제1 NMOS의 게이트단과 전기적으로 연결되는 제3 NMOS를 포함하는 것을 특징으로 하는,
주파수 체배기.A frequency multiplier used in a next-generation mobile communication system, comprising:
an injection mixer for receiving an input signal and generating harmonics;
a core part having one end electrically connected to one end of the injection mixer and having a negative transconductance;
at least one peaking inductor having one end electrically connected to one end of the injection-type mixer;
a fourth resonator electrically connected to the other end of the at least one picking inductor to output an output signal; and
and a current reuse circuit having one end electrically connected to the other end of the core part and the other end electrically connected to a center tap of the quaternary resonator,
The core part,
a first PMOS having a drain terminal electrically connected to one end of the first picking inductor; and
a first NMOS having a drain terminal electrically connected to one end of the second picking inductor;
The injection mixer,
a second PMOS receiving the input signal through a gate terminal and having a drain terminal electrically connected to a gate terminal of the first PMOS;
a third PMOS receiving the input signal to a gate terminal and having a drain terminal electrically connected to a gate terminal of the first PMOS so as to mate with the second PMOS;
a second NMOS receiving the input signal through a gate terminal and having a drain terminal electrically connected to a gate terminal of the first NMOS; and
and a third NMOS having a drain terminal electrically connected to a gate terminal of the first NMOS so as to receive the input signal to a gate terminal and mate with the second NMOS,
frequency multiplier. 제1항에 있어서,
상기 4차 공진기의 커플링 계수(coupling coefficient), 상기 4차 공진기를 구성하는 인덕턴스값, 상기 4차 공진기를 구성하는 커패시턴스값, 상기 적어도 하나의 픽킹 인덕터를 구성하는 인덕터의 인덕턴스값 중 적어도 하나에 기반하여 상기 출력 신호의 주파수 대역폭이 결정되는 것을 특징으로 하는,
주파수 체배기.According to claim 1,
At least one of a coupling coefficient of the quaternary resonator, an inductance value constituting the quaternary resonator, a capacitance value constituting the quaternary resonator, and an inductance value of an inductor constituting the at least one picking inductor characterized in that the frequency bandwidth of the output signal is determined based on
frequency multiplier. 삭제delete 삭제delete 제1항에 있어서,
상기 전류 재사용 회로는,
드레인단이 상기 제1 PMOS의 소스단과 전기적으로 연결되고 게이트단이 상기 4차 공진기의 센터탭과 전기적으로 연결되는 제4 PMOS; 및
드레인단이 상기 제1 NMOS의 소스단과 전기적으로 연결되고 게이트단이 상기 4차 공진기의 센터탭과 전기적으로 연결되는 제4 NMOS를 포함하는 것을 특징으로 하는,
주파수 체배기.According to claim 1,
The current reuse circuit,
a fourth PMOS having a drain terminal electrically connected to a source terminal of the first PMOS and a gate terminal electrically connected to a center tap of the quaternary resonator; and
A fourth NMOS having a drain terminal electrically connected to a source terminal of the first NMOS and electrically connected to a center tap of the fourth resonator having a gate terminal.
frequency multiplier. 제1항에 있어서,
상기 제1 PMOS와 상기 제1 NMOS는 동시에 턴 온 또는 턴 오프 되는 것을 특징으로 하는,
주파수 체배기.According to claim 1,
The first PMOS and the first NMOS are simultaneously turned on or off, characterized in that
frequency multiplier. 제1항에 있어서,
상기 주입식 믹서는 짝수 차수의 고조파를 생성하는 것을 특징으로 하는,
주파수 체배기.According to claim 1,
The injection mixer is characterized in that it generates harmonics of even order,
frequency multiplier. 주파수 체배기를 포함하는 단말에 있어서,
입력 신호를 수신하여 고조파를 생성하는 주입식 믹서(injection mixer);
일단이 상기 주입식 믹서의 일단과 전기적으로 연결되며 음의 트랜스컨덕턴스(transconductance)를 가지는 코어부;
일단이 상기 주입식 믹서의 일단과 전기적으로 연결되는 적어도 하나의 픽킹(peaking) 인덕터;
상기 적어도 하나의 픽킹 인덕터의 타단과 전기적으로 연결되어 출력 신호를 출력하는 4차 공진기; 및
일단이 상기 코어부의 타단과 전기적으로 연결되고 타단이 상기 4차 공진기의 센터탭(center tap)과 전기적으로 연결되는 전류 재사용 회로를 포함하고,
상기 코어부는
드레인단이 제1 픽킹 인덕터의 일단과 전기적으로 연결되는 제1 PMOS; 및
드레인단이 제2 픽킹 인덕터의 일단과 전기적으로 연결되는 제1 NMOS를 포함하며,
상기 주입식 믹서는,
게이트단으로 상기 입력 신호를 수신하고 드레인단이 상기 제1 PMOS의 게이트단과 전기적으로 연결되는 제2 PMOS;
게이트단으로 상기 입력 신호를 수신하고 상기 제2 PMOS와 짝을 이루도록 드레인단이 상기 제1 PMOS의 게이트단과 전기적으로 연결되는 제3 PMOS;
게이트단으로 상기 입력 신호를 수신하고 드레인단이 상기 제 1NMOS의 게이트단과 전기적으로 연결되는 제2 NMOS; 및
게이트단으로 상기 입력 신호를 수신하고 상기 제2 NMOS와 짝을 이루도록 드레인단이 상기 제1 NMOS의 게이트단과 전기적으로 연결되는 제3 NMOS를 포함하는 것을 특징으로 하는,
단말.In a terminal including a frequency multiplier,
an injection mixer for receiving an input signal and generating harmonics;
a core part having one end electrically connected to one end of the injection mixer and having a negative transconductance;
at least one peaking inductor having one end electrically connected to one end of the injection-type mixer;
a fourth resonator electrically connected to the other end of the at least one picking inductor to output an output signal; and
and a current reuse circuit having one end electrically connected to the other end of the core part and the other end electrically connected to a center tap of the quaternary resonator,
the core part
a first PMOS having a drain terminal electrically connected to one end of the first picking inductor; and
a first NMOS having a drain terminal electrically connected to one end of the second picking inductor;
The injection mixer,
a second PMOS receiving the input signal through a gate terminal and having a drain terminal electrically connected to a gate terminal of the first PMOS;
a third PMOS receiving the input signal to a gate terminal and having a drain terminal electrically connected to a gate terminal of the first PMOS so as to mate with the second PMOS;
a second NMOS receiving the input signal through a gate terminal and having a drain terminal electrically connected to a gate terminal of the first NMOS; and
and a third NMOS having a drain terminal electrically connected to a gate terminal of the first NMOS so as to receive the input signal to a gate terminal and mate with the second NMOS,
terminal. 제8항에 있어서,
상기 4차 공진기의 커플링 계수(coupling coefficient), 상기 4차 공진기를 구성하는 인덕턴스값, 상기 4차 공진기를 구성하는 커패시턴스값, 상기 적어도 하나의 픽킹 인덕터를 구성하는 인덕터의 인덕턴스값 중 적어도 하나에 기반하여 상기 출력 신호의 주파수 대역폭이 결정되는 것을 특징으로 하는,
단말.9. The method of claim 8,
At least one of a coupling coefficient of the quaternary resonator, an inductance value constituting the quaternary resonator, a capacitance value constituting the quaternary resonator, and an inductance value of an inductor constituting the at least one picking inductor characterized in that the frequency bandwidth of the output signal is determined based on
terminal. 삭제delete 삭제delete 제8항에 있어서,
상기 전류 재사용 회로는,
드레인단이 상기 제1 PMOS의 소스단과 전기적으로 연결되고 게이트단이 상기 4차 공진기의 센터탭과 전기적으로 연결되는 제4 PMOS; 및
드레인단이 상기 제1 NMOS의 소스단과 전기적으로 연결되고 게이트단이 상기 4차 공진기의 센터탭과 전기적으로 연결되는 제4 NMOS를 포함하는 것을 특징으로 하는,
단말.9. The method of claim 8,
The current reuse circuit,
a fourth PMOS having a drain terminal electrically connected to a source terminal of the first PMOS and a gate terminal electrically connected to a center tap of the quaternary resonator; and
A fourth NMOS having a drain terminal electrically connected to a source terminal of the first NMOS and electrically connected to a center tap of the fourth resonator having a gate terminal.
terminal. 제8항에 있어서,
상기 주입식 믹서는 짝수 차수의 고조파를 생성하는 것을 특징으로 하는,
단말.9. The method of claim 8,
The injection mixer is characterized in that it generates harmonics of even order,
terminal.
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* Cited by examiner, † Cited by third party
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