KR102347349B1 - Vertical structure resistive RAM with graphene edge - Google Patents
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Abstract
본 발명에 따른 수직구조 저항 메모리가 제공된다. 상기 수직구조 저항 메모리는 상부 전극; 상기 상부 전극의 하부에 배치된 그래핀 층(graphene layer); 및 상기 상부 전극과 상기 그래핀 층 사이에 메모리 물질로 형성되는 수직 구조 메모리 셀을 포함할 수 있다.A vertical structure resistive memory according to the present invention is provided. The vertical structure resistance memory includes an upper electrode; a graphene layer disposed under the upper electrode; and a vertical structure memory cell formed of a memory material between the upper electrode and the graphene layer.
Description
본 발명은 수직구조 저항메모리에 관한 것이다. 보다 상세하게는, 그래핀의 엣지를 이용한 수직구조 저항메모리에 대한 것이다.The present invention relates to a vertical structure resistive memory. More specifically, it relates to a vertical structure resistive memory using the edge of graphene.
Flash 메모리는 지난 날 모바일 컴퓨팅에 많은 기여를 했었다. 하지만, 회로를 더욱 집적할수록 발생하는 비트 에러의 증가와 저장량의 감소는 미래 메모리로서의 역할을 담당하기에는 상당한 어려움이 발생한다. Flash memory has contributed a lot to mobile computing in the past. However, as the circuit is further integrated, an increase in bit errors and a decrease in the amount of storage occur, which makes it difficult to play a role as a future memory.
금속 산화물 기반의 메모리는 내구성, 유지, 속도, 낮은 프로그래밍 전압 및 높은 집적도로 인해 Flash 메모리의 후속 기술로 큰 가능성을 보였다. 또한 현재 많이 사용되고 있는 실리콘 기술과 호환되는 재료 및 제조 온도를 사용하며, 논리 연산 장치와 향후의 3D 수직구조에 가능성이 있다. Metal oxide-based memory has shown great promise as a successor to Flash memory due to its durability, retention, speed, low programming voltage and high density. It also uses materials and manufacturing temperatures that are compatible with the silicon technology currently in use, and has potential for logic operation devices and future 3D vertical structures.
따라서, 본 발명의 목적은 전술한 문제를 해결하기 위해, 그래핀의 엣지를 이용한 수직구조 저항메모리를 제공함에 있다. Accordingly, an object of the present invention is to provide a vertical structure resistive memory using an edge of graphene in order to solve the above problem.
또한, 본 발명의 목적은 그래핀 엣지를 수직구조 저항 메모리(Resistive RAM, RRAM)의 전극으로 적용한 저전력의 고집적 저항메모리를 제공함에 있다. Another object of the present invention is to provide a low-power, highly integrated resistive memory in which graphene edges are applied as electrodes of a vertical resistive memory (RRAM).
상기와 같은 과제를 해결하기 위한 본 발명에 따른 수직구조 저항 메모리가 제공된다. 상기 수직구조 저항 메모리는 상부 전극; 상기 상부 전극의 하부에 배치된 그래핀 층(graphene layer); 및 상기 상부 전극과 상기 그래핀 층 사이에 메모리 물질로 형성되는 수직 구조 메모리 셀을 포함할 수 있다.There is provided a vertical structure resistive memory according to the present invention for solving the above problems. The vertical structure resistance memory includes an upper electrode; a graphene layer disposed under the upper electrode; and a vertical structure memory cell formed of a memory material between the upper electrode and the graphene layer.
일 실시 예에 따르면, 상기 상부 전극은 TiN 전극으로 구성되고, 상기 그래핀 층의 엣지 영역은 그래핀 평면 전극(graphene plane electrode)로 구성될 수 있다.According to an embodiment, the upper electrode may be configured as a TiN electrode, and an edge region of the graphene layer may be configured as a graphene plane electrode.
일 실시 예에 따르면, 상기 메모리 물질은 HfO2로 코팅된 HfO2 메모리 물질로 구성되고, 상기 HfO2 메모리 물질은 상기 상부 전극과 상기 그래핀 층 사이에 배치되는 복수의 수직 구조 메모리 셀로 형성될 수 있다.According to one embodiment, the memory material is composed of a HfO 2 memory material coated with HfO 2, the HfO 2 of memory material may be formed of a plurality of vertical structures of memory cells disposed between the upper electrode and the graphene layer have.
일 실시 예에 따르면, 상기 메모리 물질은 TiO2, Al2O3 및 Ta2O5 로 이루어진 군에서 선택된 어느 하나의 산화물로 코팅된 산화물 메모리 물질로 구성되고, 상기 산화물 메모리 물질은 상기 상부 전극과 상기 그래핀 층 사이에 배치되는 복수의 수직 구조 메모리 셀로 형성될 수 있다.According to an embodiment, the memory material is composed of an oxide memory material coated with any one oxide selected from the group consisting of TiO 2 , Al 2 O 3 and Ta 2 O 5 , and the oxide memory material includes the upper electrode and It may be formed of a plurality of vertically structured memory cells disposed between the graphene layers.
일 실시 예에 따르면, 상기 그래핀 층은 0.3nm 이하의 그래핀 층으로 구성되고, 상기 그래핀 층의 엣지 영역이 상기 수직구조 저항 메모리의 전극으로 형성될 수 있다.According to an embodiment, the graphene layer may be composed of a graphene layer of 0.3 nm or less, and an edge region of the graphene layer may be formed as an electrode of the vertical structure resistance memory.
일 실시 예에 따르면, 상기 그래핀 층은 제1 그래핀 층 및 상기 제1 그래핀 층의 하부에 배치되는 제2 그래핀 층을 포함할 수 있다.According to an embodiment, the graphene layer may include a first graphene layer and a second graphene layer disposed under the first graphene layer.
일 실시 예에 따르면, 상기 제1 그래핀 층과 상기 제2 그래핀 층 사이에 제2 수직 구조 메모리 셀이 배치될 수 있다.According to an embodiment, a second vertical structure memory cell may be disposed between the first graphene layer and the second graphene layer.
일 실시 예에 따르면, 상기 그래핀 층은 상기 제2 그래핀 층의 하부에 배치되는 제3 그래핀 층을 더 포함할 수 있다.According to an embodiment, the graphene layer may further include a third graphene layer disposed under the second graphene layer.
일 실시 예에 따르면, 상기 제2 그래핀 층과 상기 제3 그래핀 층 사이에 제3 수직 구조 메모리 셀이 배치될 수 있다.According to an embodiment, a third vertical memory cell may be disposed between the second graphene layer and the third graphene layer.
일 실시 예에 따르면, 상기 제1 그래핀 층 상부에 형성된 상기 수직 구조 메모리 셀이 상기 제1 그래핀 층 하부로 연장되어 상기 제2 그래핀 층과 접합되도록 구성될 수 있다.According to an embodiment, the vertical structure memory cell formed on the first graphene layer may be configured to extend under the first graphene layer to be bonded to the second graphene layer.
일 실시 예에 따르면, 상기 제1 그래핀 층 상부에 형성된 상기 수직 구조 메모리 셀이 상기 제1 그래핀 층 하부로 연장되어 상기 제2 그래핀 층과 접합되고, 상기 제2 그래핀 층 하부로 연장되어 상기 제3 그래핀 층과 접합되도록 구성될 수 있다. According to an embodiment, the vertical structure memory cell formed on the first graphene layer extends under the first graphene layer to be bonded to the second graphene layer, and extends below the second graphene layer. It may be configured to be bonded to the third graphene layer.
일 실시 예에 따르면, 상기 그래핀 층과 상기 상부 전극 사이에 배치된 수직 구조 메모리 셀은 HfOx 물질로 코팅되고, 상기 수직 구조 메모리 셀의 높이는 5nm 이하로 형성될 수 있다. According to an embodiment, the vertical structure memory cell disposed between the graphene layer and the upper electrode may be coated with an HfO x material, and the vertical structure memory cell may have a height of 5 nm or less.
일 실시 예에 따르면, 상기 그래핀 층과 상기 수직 구조 메모리 셀은 Al2O3 물질을 이용하여 상호 간에 접합이 이루어지도록 구성될 수 있다.According to an embodiment, the graphene layer and the vertical structure memory cell may be configured to be bonded to each other using an Al 2 O 3 material.
일 실시 예에 따르면, 상기 그래핀 층에 SiO2로 이루어진 보호막 층(passivation layer)이 형성될 수 있다. According to an embodiment, a passivation layer made of SiO 2 may be formed on the graphene layer.
본 발명의 다른 양상에 따른 비활성 메모리(non-volatile memory)가 제공된다. 상기 비활성 메모리는 상부 건극; 상기 상부 전극의 하부에 배치된 그래핀 층(graphene layer); 및 상기 상부 전극과 상기 그래핀 층 사이에 메모리 물질로 형성되는 수직 구조 메모리 셀을 포함하고, 상기 수직 구조 메모리 셀은 상기 상부 전극과 상기 그래핀 층 사이에 복수의 열과 행으로 배치되는 수직 구조 메모리 셀인 것을 특징으로 한다. A non-volatile memory is provided according to another aspect of the present invention. The inactive memory may include an upper key electrode; a graphene layer disposed under the upper electrode; and a vertical memory cell formed of a memory material between the upper electrode and the graphene layer, wherein the vertical memory cell is disposed between the upper electrode and the graphene layer in a plurality of columns and rows. It is characterized as a cell.
일 실시 예에 따르면, 상기 상부 전극은 TiN 전극으로 구성되고, 상기 그래핀 층의 엣지 영역은 그래핀 평면 전극(graphene plane electrode)로 구성되고, 상기 메모리 물질은 HfO2로 코팅된 HfO2 메모리 물질로 구성되고, 상기 HfO2 메모리 물질은 상기 상부 전극과 상기 그래핀 층 사이에 배치되는 복수의 수직 구조 메모리 셀로 형성될 수 있다.According to one embodiment, the upper electrode is composed of a TiN electrode, the edge area of the graphene layers of graphene planes is composed of electrodes (graphene plane electrode), wherein the memory material is HfO 2 memory material coated with HfO 2 , and the HfO 2 memory material may be formed of a plurality of vertically structured memory cells disposed between the upper electrode and the graphene layer.
일 실시 예에 따르면, 상기 그래핀 층은 0.3nm 이하의 그래핀 층으로 구성되고, 상기 그래핀 층의 엣지 영역이 상기 수직구조 저항 메모리의 전극으로 형성될 수 있다.According to an embodiment, the graphene layer may be composed of a graphene layer of 0.3 nm or less, and an edge region of the graphene layer may be formed as an electrode of the vertical structure resistance memory.
일 실시 예에 따르면, 상기 그래핀 층은 상호 평행하게 배치되는 복수의 그래핀 층으로 구성되고, 상기 복수의 그래핀 층은 제1 그래핀 층 및 상기 제1 그래핀 층의 하부에 배치되는 제2 그래핀 층을 포함하고, 상기 제1 그래핀 층의 상부와 상기 제2 그래핀 층의 상부에 형성된 수직 구조 저항 메모리의 상단부에 상기 상부 전극이 TiN pillar 전극으로 형성될 수 있다.According to an embodiment, the graphene layer includes a plurality of graphene layers disposed parallel to each other, and the plurality of graphene layers includes a first graphene layer and a second graphene layer disposed below the first graphene layer. The upper electrode may be formed as a TiN pillar electrode at an upper end of a vertical structure resistance memory including two graphene layers, formed on the first graphene layer and on the second graphene layer.
일 실시 예에 따르면, 상기 비활성 메모리는 resistive random access memory (RRAM)로 구성되고, 이전에 흘렀던 전류의 과거 정보에 따라 저항의 세기가 변하는 것을 특징으로 할 수 있다.According to an embodiment, the inactive memory may be configured as a resistive random access memory (RRAM), and a resistance strength may be changed according to past information of a current that has flowed before.
일 실시 예에 따르면, 상기 RRAM은 뉴로모픽 프로세서와 동작 가능하게 결합되고, 상기 뉴로모픽 프로세서로부터 임계값 이상의 전압이 인가되면 상기 수직 구조 저항 메모리의 소자 저항이 상기 임계값 이하의 전압이 인가된 경우보다 낮은 저항 값으로 변경되고, 상기 임계값 이하의 전압이 인가되면 상기 소자 저항이 이전의 저항 값으로 다시 변경될 수 있다.According to an embodiment, the RRAM is operatively coupled to a neuromorphic processor, and when a voltage greater than or equal to a threshold is applied from the neuromorphic processor, the device resistance of the vertical structure resistance memory is applied with a voltage equal to or less than the threshold. When the resistance value is changed to a lower value than that in the case where the resistance value is lower than that in the case where a voltage of less than the threshold value is applied, the device resistance may be changed back to the previous resistance value.
본 발명에 따르면, 매우 얇은(약 0.3 nm) 그래핀의 엣지를 저항 메모리의 전극으로 사용하여 원자 수준으로 얇은 메모리 구조를 형성할 수 있다는 장점이 있다.According to the present invention, a very thin (about 0.3 nm) edge of graphene can be used as an electrode of a resistive memory to form an atomic-level thin memory structure.
또한, 본 발명에 따르면, 극도로 얇은 전극으로 인해 낮은 프로그래밍 전압 및 저전력으로 구동하는 비휘발성 메모리 중 전력 및 에너지 소비량이 가장 낮은 장점이 있다.In addition, according to the present invention, there is an advantage of the lowest power and energy consumption among nonvolatile memories driven with a low programming voltage and low power due to an extremely thin electrode.
또한, 본 발명에 따르면, 얇은 그래핀 엣지를 전극으로 사용하여 수직구조로 만들어 집적도를 크게 높였으며 저전력으로 구동하는 측면에서 전자전기분야 및 반도체 분야에 적용시킬 수 있다는 장점이 있다.In addition, according to the present invention, by using a thin graphene edge as an electrode to form a vertical structure, the degree of integration is greatly increased, and there is an advantage that it can be applied to the electronic/electrical field and the semiconductor field in terms of driving with low power.
또한, 본 발명에 따르면, RRAM 구조의 집적도 증가와 낮은 전력 소비를 이끌수 있어 높은 에너지 효율이 필요한 뉴로모픽 분야에도 적용시킬 수 있다.In addition, according to the present invention, it can lead to an increase in the degree of integration of the RRAM structure and low power consumption, so that it can be applied to a neuromorphic field requiring high energy efficiency.
또한, 본 발명에 따르면, 결과적으로 그래핀 엣지를 이용한 수직구조 저항메모리는 얇은 2차원 물질을 이용함으로써 집적도를 매우 크게 높일 수 있을 뿐만 아니라 극도의 저전력으로 구동할 수 있다는 장점이 있다.In addition, according to the present invention, as a result, the vertical structure resistive memory using graphene edges has the advantage that it can be driven with extremely low power as well as the degree of integration can be greatly increased by using a thin two-dimensional material.
상술한 본 발명의 특징 및 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. The features and effects of the present invention described above will become more apparent through the following detailed description in relation to the accompanying drawings, whereby those of ordinary skill in the art to which the present invention pertains can easily implement the technical idea of the present invention. will be able
도 1은 본 발명에 따른 다양한 예시에 따른 그래핀 엣지 RRAM의 I-V 특성을 나타낸다.
도 2는 본 발명에 따른 1S-1R 그래핀 엣지 장치의 I-V 특성 및 저항 특성을 나타낸다.
도 3a 및 도 3b는 다양한 실시 예에 따른 수직 구조 저항 메모리의 사시도를 나타낸다.
도 4는 본 발명에 따른 그래핀 엣지를 이용한 수직구조 저항 메모리의 측면 구조 및 이를 상부에서 본 전면도이다.1 shows the IV characteristics of a graphene edge RRAM according to various examples according to the present invention.
2 shows IV characteristics and resistance characteristics of a 1S-1R graphene edge device according to the present invention.
3A and 3B are perspective views of a vertical structure resistive memory according to various embodiments of the present disclosure;
4 is a side structure of a vertical structure resistive memory using graphene edges according to the present invention and a front view viewed from above.
상술한 본 발명의 특징 및 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. The features and effects of the present invention described above will become more apparent through the following detailed description in relation to the accompanying drawings, whereby those of ordinary skill in the art to which the present invention pertains can easily implement the technical idea of the present invention. will be able
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 구체적으로 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention can have various changes and can have various embodiments, specific embodiments are illustrated in the drawings and will be described in detail in the detailed description. However, this is not intended to limit the present invention to specific embodiments, and it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다.In describing each figure, like reference numerals are used for like elements.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component. and/or includes a combination of a plurality of related listed items or any of a plurality of related listed items.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않아야 한다.Terms such as those defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related art, and should not be interpreted in an ideal or excessively formal meaning unless explicitly defined in the present application. shouldn't
이하의 설명에서 사용되는 구성요소에 대한 접미사 모듈, 블록 및 부는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. The suffix module, block, and part for the components used in the following description are given or mixed in consideration of only the ease of writing the specification, and do not have distinct meanings or roles by themselves.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 당해 분야에 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 설명한다. 하기에서 본 발명의 실시 예를 설명함에 있어, 관련된 공지의 기능 또는 공지의 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those of ordinary skill in the art can easily implement them. In the following description of embodiments of the present invention, if it is determined that a detailed description of a related known function or a known configuration may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted.
본 발명에 따른 포인트 아키텍처는 각 층에 대한 임계 리소그래피 단계가 적고 통합 비용이 적기 때문에 간단한 평면 교차점 아키텍처와 비교할 때 더 바람직하다.The point architecture according to the present invention is more preferable compared to the simple planar intersection architecture because there are fewer critical lithography steps for each layer and the integration cost is low.
3D 수직 구조 밀도(vertical architecture density)는 각 메모리 스택의 평면 전극의 두께에 의해 직접 영향을 받는다. 이와 관련하여, 금속-산화물 RRAM은 그래핀-엣지 전극을 사용하여 원자 한계까지 수직으로 스케일링될 수 있다. The 3D vertical architecture density is directly affected by the thickness of the planar electrode of each memory stack. In this regard, metal-oxide RRAMs can be scaled vertically to the atomic limit using graphene-edge electrodes.
셀렉터 장치와 함께 수직 스케일 전극은 누설 전류를 줄이고 메모리 윈도우와 메모리 층의 선택도를 향상시킨다.The vertical scale electrode in conjunction with the selector device reduces leakage current and improves the selectivity of the memory window and memory layer.
본 명세서에서는 원자 적으로 얇은 그래핀-엣지 전극과 두꺼운 금속 (Pt) 전극을 사용하여 두 개의 다른 두께를 갖는 평면 전극의 특성을 비교했다. 이전 보고서에서, 단일 그래핀 층 (0.3 nm 두께)의 엣지는 금속-산화물 RRAM에서 하나의 전극으로 사용되었다. 이러한 얇은 전극은 3D 수직 구조에서 상당히 얇은 활성 메모리 층을 형성하여 스택의 수와 칩의 밀도를 증가시킨다. 전극은 낮은 전력 소비 및 프로그래밍 전압/전류를 나타내는 것으로 관찰되었다. 종래의 e- 빔 증발에 의해 증착된 5nm 이하의 얇은 금속은 불연속 아일랜드를 형성하는 경향이 있으며, 두께가 감소할 때 시트 저항의 급격한 비선형 증가가 관찰될 수 있음에 주목해야한다. 따라서 그래핀 대신 Pt와 같은 금속을 사용하는 경우 훨씬 두꺼운 전극이 필요하다.In this specification, we compared the properties of planar electrodes with two different thicknesses using an atomically thin graphene-edge electrode and a thick metal (Pt) electrode. In a previous report, the edge of a single graphene layer (0.3 nm thick) was used as one electrode in a metal-oxide RRAM. These thin electrodes form a significantly thin active memory layer in the 3D vertical structure, increasing the number of stacks and the density of chips. The electrodes were observed to exhibit low power consumption and programming voltage/current. It should be noted that thin metals below 5 nm deposited by conventional e-beam evaporation tend to form discontinuous islands, and a sharp non-linear increase in sheet resistance can be observed as the thickness decreases. Therefore, a much thicker electrode is required if a metal such as Pt is used instead of graphene.
이와 관련하여, 전극 두께가 증가함에 따라, 금속과 칼코겐 화합물 셀렉터 사이의 계면 저항이 감소하여, OFF 상태에서 누설 전류가 커진다. 원자적으로 얇은 그래핀 엣지 전극의 경우, 인터페이스 저항이 증가하여 누설 전류를 자연스럽게 감소시킨다. In this regard, as the electrode thickness increases, the interfacial resistance between the metal and the chalcogenide compound selector decreases, resulting in a large leakage current in the OFF state. For atomically thin graphene edge electrodes, the interface resistance increases, which naturally reduces leakage current.
도 1은 본 발명에 의한 다양한 예시에 따른 그래핀 엣지 RRAM의 I-V 특성을 나타낸다. 구체적으로, 도 1의 (a), (b)는 셀렉터 층이 없는 그래핀 엣지 RRAM의 I-V 특성이고, TiN 층은 두 경우 모두 양극이다. 도 1의 (c)는 1S1R 구조와 다양한 엣지 전극 재료 (그래핀 및 Pt)의 I-V 곡선을 비교한 것이다. 도 1의 (d)는 셀렉터 층의 유무에 따른 그래핀 RRAM의 SET 및 RESET 전압 분포를 나타낸다. 도 1의 (e)는 셀렉터 층 유무에 따른 그래핀의 저항 분포를 나타낸다. 1S1R 구조의 메모리 윈도우는 셀렉터가 없는 그래핀 RRAM의 메모리 창보다 크다. 도 1의 (f) 셀렉터 층유무에 따른 그래핀의 1/3 Vread 전류 분포를 나타낸다. 1 shows the IV characteristics of a graphene edge RRAM according to various examples according to the present invention. Specifically, (a) and (b) of FIG. 1 are IV characteristics of a graphene edge RRAM without a selector layer, and the TiN layer is an anode in both cases. Fig. 1(c) compares the IV curves of the 1S1R structure and various edge electrode materials (graphene and Pt). Figure 1 (d) shows the SET and RESET voltage distribution of the graphene RRAM according to the presence or absence of the selector layer. Figure 1 (e) shows the resistance distribution of graphene according to the presence or absence of the selector layer. The memory window of the 1S1R structure is larger than that of graphene RRAM without a selector. 1 (f) shows the 1/3 V read current distribution of graphene according to the presence or absence of a selector layer.
그래핀 전극 유무에 따른 그래핀 엣지 RRAM의 I-V 특성이 실험적으로 획득될 수 있다 (각각 도 1(a)와 (b)). 도 1(a)에 도시된 바와 같이, 셀렉터 층 유무에 따른 RRAM의 비선형성 계수는 각각 1.9 × 103 및 5.41이다. 2 개의 다른 엣지 전극 재료 (그래핀 및 Pt)와 1S1R 구조의 비교가 도 1(c)에 도시되어 있다. Pt 디바이스는 예상보다 훨씬 높은 전류 레벨을 나타낸다. 이러한 차이의 이유는 전극의 두께 차이 때문이다. 옴의 법칙에 따라 셀 영역의 역수가 증가함에 따라 HRS의 저항이 증가하는 것으로 알려져 있다. Pt는 그래핀보다 훨씬 두껍기 때문에, Pt 전극의 단면 또한 훨씬 더 커서 HRS 값이 더 작고 메모리 윈도우가 더 작다. 저항 레벨의 큰 차이로 인해, 셀렉터 재료는 그래핀 전극과 관련하여 더 강한 비선형성을 나타낼 수 있다.IV characteristics of the graphene edge RRAM according to the presence or absence of the graphene electrode can be experimentally obtained ( FIGS. 1(a) and (b), respectively). As shown in Fig. 1(a), the nonlinearity coefficients of the RRAM according to the presence or absence of the selector layer are 1.9 × 10 3 and 5.41, respectively. A comparison of the 1S1R structure with two different edge electrode materials (graphene and Pt) is shown in Fig. 1(c). Pt devices exhibit much higher current levels than expected. The reason for this difference is the difference in the thickness of the electrodes. According to Ohm's law, it is known that the resistance of HRS increases as the reciprocal of the cell area increases. Since Pt is much thicker than graphene, the cross-section of the Pt electrode is also much larger, resulting in a smaller HRS value and a smaller memory window. Due to the large difference in resistance level, the selector material may exhibit stronger nonlinearity with respect to the graphene electrode.
도 1(d)는 독립형 RRAM (1R) 및 1S1R 구조의 경우 SET/RESET 전압 분포를 나타낸다. 1S1R 구조는 셀렉터 층에 걸친 전압 강하로 인해 1R 구조에서 요구되는 것과 비교할 때 동작을 위해 더 큰 SET 전압이 필요하다. 도 1(e)에 도시된 바와 같이, 1S1R의 메모리 윈도우는 더 높은 HRS 저항으로 인해 그래핀 RRAM의 메모리 윈도우보다 크다. 1S1R 구조의 전체 HRS 전류 분포는 도 1f에 표시된 것처럼 1R 구조보다 2 배 이상 낮다. 감소된 오프 상태 전류 및 증가된 메모리 윈도우는 내장된 셀렉터 계층의 직접적인 결과이다.Figure 1(d) shows the SET/RESET voltage distribution for standalone RRAM (1R) and 1S1R structures. The 1S1R structure requires a larger SET voltage for operation compared to that required in the 1R structure due to the voltage drop across the selector layer. As shown in Fig. 1(e), the memory window of 1S1R is larger than that of graphene RRAM due to the higher HRS resistance. The overall HRS current distribution of the 1S1R structure is more than two times lower than that of the 1R structure, as shown in Fig. 1f. The reduced off-state current and increased memory window are a direct result of the built-in selector hierarchy.
한편, 도 2는 본 발명에 따른 1S-1R 그래핀 엣지 장치의 I-V 특성 및 저항 특성을 나타낸다. 구체적으로, 도 2(a)는 대표적인 1S-1R 그래핀 엣지 장치의 반복된 DC I-V 곡선 (50 사이클)을 나타낸다. 이와 관련하여, 최악의 케이스는 빨간색 선으로 표시된다. 도 2 (b)는 대표적인 1S-1R 그래핀 엣지 장치의 반복 펄스 측정을 나타낸다. SET 및 RESET의 펄스 폭과 진폭은 각각 200ms, 100ms 및 3.5V, -4V이다. 판독 전압은 1.8V였다.On the other hand, Figure 2 shows the I-V characteristics and resistance characteristics of the 1S-1R graphene edge device according to the present invention. Specifically, Fig. 2(a) shows repeated DC I-V curves (50 cycles) of a representative 1S-1R graphene edge device. In this regard, the worst case is indicated by the red line. Figure 2(b) shows repeated pulse measurements of a representative 1S-1R graphene edge device. The pulse widths and amplitudes of SET and RESET are 200 ms, 100 ms, and 3.5V and -4V, respectively. The read voltage was 1.8V.
대표적인 1S-1R 그레이 페인 엣지 장치의 반복 DC 및 펄스 측정 결과가 도 2에 나와 있다. 셀렉터의 존재로 인해 셀렉터가 켜질 때까지 이 장치는 낮은 전류를 나타낸다 (도 2(a)). 전원 전압은 0.5-1.2V 사이였으며 최악의 경우 빨간색 곡선으로 표시된다. 도 2(b)에서 1S-1R 구조의 반복성을 조사하기 위해 펄스 측정 방식이 사용될 수 있다. LRS 및 HRS 값은 변동을 보였지만 여전히 800 사이클 이상 동안 합리적인 메모리 윈도우를 유지할 수 있다.The repeated DC and pulse measurement results of a representative 1S-1R gray pained edge device are shown in FIG. 2 . Due to the presence of the selector, the device exhibits a low current until the selector is turned on (Fig. 2(a)). The supply voltage was between 0.5-1.2V and the worst case is indicated by the red curve. A pulse measurement method may be used to investigate the repeatability of the 1S-1R structure in Fig. 2(b). Although the LRS and HRS values have fluctuated, they can still maintain a reasonable memory window for more than 800 cycles.
전술한 본 발명에 따른 저항 메모리와 관련하여, 수직구조 저항 메모리에 대해 설명하면 다음과 같다. 이와 관련하여, 도 3a 및 도 3b는 다양한 실시 예에 따른 수직 구조 저항 메모리의 사시도를 나타낸다. 일 예로, 도 3a는 수직 구조 저항 메모리가 복수의 그래핀 층에 접합된 구성일 수 있다. 다른 예로, 도 3b는 서로 다른 높이에 형성될 수 있는 서로 다른 수직 구조 저항 메모리가 복수의 그래핀 층에 접합된 구성일 수 있다. With respect to the above-described resistive memory according to the present invention, a vertical structure resistive memory will be described as follows. In this regard, FIGS. 3A and 3B are perspective views of a vertical structure resistive memory according to various embodiments of the present disclosure. As an example, FIG. 3A may be a configuration in which a vertical structure resistive memory is bonded to a plurality of graphene layers. As another example, FIG. 3B may be a configuration in which different vertical structure resistive memories that may be formed at different heights are bonded to a plurality of graphene layers.
도 3a 및 도 3b를 참조하면, 그래핀 엣지를 이용한 수직구조 저항 메모리의 전반적인 구조를 보여준다. TiN 을 상부전극으로 사용한 경우이며 그래핀 엣지 전극과 상부 전극 사이에 HfO2 메모리 물질이 있는 구조이다. Al2O3 를 사용하여 그래핀의 접합을 개선하며 SiO2 를 보호막(passivation)으로 이용한다. Pt 는 측정 편의를 위한 패드로서 그래핀과 접합시킨다. Referring to FIGS. 3A and 3B , the overall structure of a vertical resistive memory using graphene edges is shown. It is a case where TiN is used as the upper electrode, and it has a structure in which HfO 2 memory material is located between the graphene edge electrode and the upper electrode. The bonding of graphene is improved by using Al 2 O 3 , and SiO 2 is used as a passivation layer. Pt is bonded to graphene as a pad for measurement convenience.
한편, 도 4는 본 발명에 따른 그래핀 엣지를 이용한 수직구조 저항 메모리의 측면 구조와 이를 상부에서 본 전면도이다. 도 4를 참조하면, 그래핀 엣지를 이용한 수직구조 저항메모리의 옆면 구조와 위에서 본 광학 이미지이다. 왼쪽 그림은 얇은 그래핀과 TiN을 전극으로 사용하고 HfO2 를 메모리 물질로 적용하여 저항메모리를 제작할 수 있는 것을 보여준다. 오른쪽 도면에서 파란색 박스영역은 그래핀으로 HfO2 coating 과 접합하여 있다. TiN 이 상부전극으로 사용되었으며 측정을 위한 금속 패드를 그래핀과 접합시킬 수 있다.Meanwhile, FIG. 4 is a side structure of a vertical structure resistive memory using graphene edges according to the present invention, and a front view viewed from the top thereof. Referring to FIG. 4 , a side structure of a vertical structure resistive memory using graphene edges and an optical image viewed from above. The figure on the left shows that a resistive memory can be fabricated using thin graphene and TiN as electrodes and HfO 2 as a memory material. In the figure on the right, the blue boxed area is graphene with HfO 2 It is bonded to the coating. TiN was used as the upper electrode, and a metal pad for measurement can be bonded with graphene.
도 1 내지 도 4를 참조하면, 본 발명에 따른 수직구조 저항 메모리는 상부 전극(100), 그래핀 층(graphene layer, 200) 및 수직 구조 메모리 셀(300)을 포함할 수 있다. 1 to 4 , the vertical structure resistance memory according to the present invention may include an
상부 전극(100)은 TiN 전극으로 구성되고, 그래핀 층(200)의 엣지 영역은 그래핀 평면 전극(graphene plane electrode)으로 구성될 수 있다.The
그래핀 층(200)은 상부 전극(100)의 하부에 배치되도록 구성될 수 있다. 수직 구조 메모리 셀(300)은 상부 전극(100)과 그래핀 층(200) 사이에 메모리 물질로 형성되는 수직 구조 메모리 셀을 포함할 수 있다. The
메모리 물질은 HfO2로 코팅된 HfO2 메모리 물질로 구성되고, HfO2 메모리 물질은 상부 전극(100)과 그래핀 층(200) 사이에 배치되는 복수의 수직 구조 메모리 셀(300)로 형성될 수 있다.Memory material is composed of a HfO 2 memory material coated with HfO 2, HfO 2 of memory material may be formed of a plurality of the vertical structure of
그래핀 층(200)은 0.3nm 이하의 그래핀 층으로 구성되고, 그래핀 층(200)의 엣지 영역이 수직구조 저항 메모리(300)의 전극으로 형성될 수 있다.The
본 명세서에서 설명된 그래핀 층(200)은 복수의 그래핀 층으로 구성될 수 있다. 이와 관련하여, 그래핀 층(200)은 제1 그래핀 층(210) 및 제1 그래핀 층(210)의 하부에 배치되는 제2 그래핀 층(220)을 포함할 수 있다. 도 3b를 참조하면, 제1 그래핀 층(210)과 제2 그래핀 층(220) 사이에 제2 수직 구조 메모리 셀(320)이 배치될 수 있다. The
그래핀 층(200)은 제2 그래핀 층(220)의 하부에 배치되는 제3 그래핀 층(230)을 더 포함할 수 있다. 도 3b를 참조하면, 제2 그래핀 층(220)과 상 제3 그래핀 층(230) 사이에 제3 수직 구조 메모리 셀(330)이 배치될 수 있다.The
도 3a를 참조하면, 수직 구조 메모리 셀(300)은 복수의 그래핀 층과 접합되도록 구성될 수 있다. 또는, 수직 구조 메모리 셀(300)은 복수의 그래핀 층을 관통하도록 구성될 수 있다.Referring to FIG. 3A , the
제1 그래핀 층(210) 상부에 형성된 수직 구조 메모리 셀(300)이 제1 그래핀 층(210) 하부로 연장되어 제2 그래핀 층(220)과 접합되도록 구성될 수 있다. 한편,제1 그래핀 층(210) 상부에 형성된 수직 구조 메모리 셀(300)이 제1 그래핀 층(210) 하부로 연장되어 제2 그래핀 층(220)과 접합되고, 제2 그래핀 층(220) 하부로 연장되어 제3 그래핀 층(230)과 접합되도록 구성될 수 있다.The vertical
일 실시 예에 따르면, 그래핀 층(200)과 상부 전극(100) 사이에 배치된 수직 구조 메모리 셀(300)은 HfOx 물질로 코팅될 수 있다. 수직 구조 메모리 셀(300)의 높이는 5nm 이하로 형성될 수 있다. 나아가 수직구조 메모리 셀은 HFOX물질 이외에 TiO2, Al2O3 및 Ta2O5로 이루어진 군에서 선택된 산화물로도 코팅될 수 있다.According to an embodiment, the vertical
일 실시 예에 따르면, 그래핀 층(200)과 수직 구조 메모리 셀(300)은 Al2O3 물질을 이용하여 상호 간에 접합이 이루어지도록 구성될 수 있다..According to an embodiment, the
일 실시 예에 따르면, 그래핀 층(200)에 SiO2로 이루어진 보호막 층(passivation layer)이 형성될 수 있다.According to an embodiment, a passivation layer made of SiO 2 may be formed on the
본 발명의 다른 양상에 따른 비활성 메모리(non-volatile memory)가 제공될 수 있다. 도 1 내지 도 4를 참조하면, 비활성 메모리는 상부 전극(100), 그래핀 층(graphene layer, 200) 및 수직 구조 메모리 셀(300)을 포함하도록 구성될 수 있다. 이와 관련하여, 전술한 수직구조 메모리에 대한 설명이 이하의 비활성 메모리에도 적용될 수 있다.A non-volatile memory according to another aspect of the present invention may be provided. 1 to 4 , the inactive memory may be configured to include an
그래핀 층(200)은 상부 전극(100)의 하부에 배치되도록 구성될 수 있다. 수직 구조 메모리 셀(300)은 상부 전극(100)과 그래핀 층(200) 사이에 메모리 물질로 형성될 수 있다. 이와 관련하여, 수직 구조 메모리 셀(300)은 상부 전극(100)과 그래핀 층(200) 사이에 복수의 열과 행으로 배치되는 수직 구조 메모리 셀로 구성될 수 있다.The
일 실시 예에 따르면, 상부 전극(100)은 TiN 전극으로 구성되고, 그래핀 층(200)의 엣지 영역은 그래핀 평면 전극(graphene plane electrode)으로 구성될 수 있다. 한편, 메모리 물질은 HfO2로 코팅된 HfO2 메모리 물질로 구성되고, HfO2 메모리 물질은 상부 전극(100)과 그래핀 층(200) 사이에 배치되는 복수의 수직 구조 메모리 셀로 형성될 수 있다.According to an embodiment, the
일 실시 예에 따르면, 그래핀 층(200)은 0.3nm 이하의 그래핀 층으로 구성되고, 상기 그래핀 층의 엣지 영역이 상기 수직구조 저항 메모리의 전극으로 형성될 수 있다.According to an embodiment, the
일 실시 예에 따르면, 그래핀 층(200)은은 상호 평행하게 배치되는 복수의 그래핀 층으로 구성될 수 있다. 복수의 그래핀 층은 제1 그래핀 층(210) 및 제1 그래핀 층(210)의 하부에 배치되는 제2 그래핀 층(220)을 포함할 수 있다. 이와 관련하여, 제1 그래핀 층(210)의 상부와 제2 그래핀 층(220)의 상부에 수직 구조 저항 메모리(200)가 형성될 수 있다. 이 경우, 수직 구조 저항 메모리(200)의 상단부에 상부 전극(100)이 TiN pillar 전극으로 형성될 수 있다. According to an embodiment, the
일 실시 예에 따르면, 비활성 메모리는 resistive random access memory (RRAM)로 구성될 수 있다. 이와 관련하여, RRAM로 구성된 비활성 메모리는 이전에 흘렀던 전류의 과거 정보에 따라 저항의 세기가 변하는 것을 특징으로 할 수 있다.According to an embodiment, the non-volatile memory may be configured as a resistive random access memory (RRAM). In this regard, the inactive memory formed of the RRAM may be characterized in that the strength of the resistance changes according to past information of the current that has flowed in the past.
일 실시 예에 따르면, RRAM은 뉴로모픽 프로세서와 동작 가능하게 결합되고, 뉴로모픽 프로세서로부터 임계값 이상의 전압이 인가되면 상기 수직 구조 저항 메모리의 소자 저항이 상기 임계값 이하의 전압이 인가된 경우보다 낮은 저항 값으로 변경되도록 구성될 수 있다. 또한, RRAM은 뉴로모픽 프로세서로부터 임계값 이하의 전압이 인가되면 소자 저항이 이전의 저항 값으로 다시 변경될 수 있다.According to an embodiment, the RRAM is operatively coupled to the neuromorphic processor, and when a voltage greater than or equal to a threshold value is applied from the neuromorphic processor, the device resistance of the vertical structure resistive memory is lower than the threshold when a voltage is applied It may be configured to change to a lower resistance value. In addition, in the RRAM, when a voltage less than a threshold value is applied from the neuromorphic processor, the device resistance may be changed back to the previous resistance value.
이상에서는 본 명세서에 따른 수직구조 저항 메모리에 대하여 설명하였다. In the above, the vertical structure resistance memory according to the present specification has been described.
그래핀-엣지 전극은 더 두꺼운 금속계 전극에 의해 나타나는 것과 비교할 때 전극-셀렉터 계면에 걸쳐 증가된 저항을 나타내어, 오프 상태 누설 전류의 감소를 초래 하였다. 셀렉터를 금속-산화물 RRAM과 결합함으로써, 누설 전류가 크게 감소하는 것이 관찰될 수 있다. 또한, 강한 비선형성이 도입되어 메모리 윈도우가 증가할 수 있다. 스케일링된 저항성 메모리를 위한 다양한 3D 아키텍처의 관점에서 최근의 개발은 고밀도 RRAM 저장을 위한 경로를 제공할 수 있다. 또한, 이러한 RRAM 스케일링 트렌드를 수용할 수 있는 임베디드 셀렉터의 개발은 초 고밀도 3D 메모리 기술을 달성하기 위한 중요한 단계가 될 것이다.The graphene-edge electrode exhibited increased resistance across the electrode-selector interface when compared to that exhibited by the thicker metal-based electrode, resulting in a decrease in the off-state leakage current. By combining the selector with the metal-oxide RRAM, it can be observed that the leakage current is greatly reduced. In addition, strong non-linearities may be introduced to increase the memory window. Recent developments in terms of various 3D architectures for scaled resistive memory may provide a path for high-density RRAM storage. In addition, the development of an embedded selector that can accommodate this RRAM scaling trend will be an important step to achieve ultra-high-density 3D memory technology.
이와 관련하여, 저항성 메모리는 단순성, 소형성 및 관리 가능한 전력 손실로 인해 복잡한 신경 형성 네트워크의 하드웨어 구현에서 핵심 구성 요소로 간주된다. 그러나, two-terminal 장치의 장점을 유지하면서 충분한 장치 밀도를 제공하기 위해서는 셀렉터 재료 기술 및 비트 비용 효율적인 3 차원 (3D) 장치 아키텍처에 관한 획기적인 기술이 필요하다. 본 명세서에서, 3D 수직 메모리 구조에서 원자 적으로 얇은 그래핀 엣지를 셀렉터 층에서 고도로 집중된 전기장의 영향을 연구하는데 사용된다. In this regard, resistive memory is regarded as a key component in the hardware implementation of complex neural formation networks due to its simplicity, compactness and manageable power dissipation. However, breakthroughs in selector material technology and bit cost-effective three-dimensional (3D) device architectures are needed to provide sufficient device density while maintaining the advantages of two-terminal devices. Herein, atomically thin graphene edges in 3D vertical memory structures are used to study the effect of a highly concentrated electric field in the selector layer.
본 발명에 따르면, 매우 얇은(약 0.3 nm) 그래핀의 엣지를 저항 메모리의 전극으로 사용하여 원자 수준으로 얇은 메모리 구조를 형성할 수 있다는 장점이 있다.According to the present invention, a very thin (about 0.3 nm) edge of graphene can be used as an electrode of a resistive memory to form an atomic-level thin memory structure.
또한, 본 발명에 따르면, 극도로 얇은 전극으로 인해 낮은 프로그래밍 전압 및 저전력으로 구동하는 비휘발성 메모리 중 전력 및 에너지 소비량이 가장 낮은 장점이 있다.In addition, according to the present invention, there is an advantage of the lowest power and energy consumption among nonvolatile memories driven with a low programming voltage and low power due to an extremely thin electrode.
또한, 본 발명에 따르면, 얇은 그래핀 엣지를 전극으로 사용하여 수직구조로 만들어 집적도를 크게 높였으며 저전력으로 구동하는 측면에서 전자전기분야 및 반도체 분야에 적용시킬 수 있다는 장점이 있다.In addition, according to the present invention, by using a thin graphene edge as an electrode to form a vertical structure, the degree of integration is greatly increased, and there is an advantage that it can be applied to the electronic/electrical field and the semiconductor field in terms of driving with low power.
또한, 본 발명에 따르면, RRAM 구조의 집적도 증가와 낮은 전력 소비를 이끌수 있어 높은 에너지 효율이 필요한 뉴로모픽 분야에도 적용시킬 수 있다.In addition, according to the present invention, it can lead to an increase in the degree of integration of the RRAM structure and low power consumption, so that it can be applied to a neuromorphic field requiring high energy efficiency.
또한, 본 발명에 따르면, 결과적으로 그래핀 엣지를 이용한 수직구조 저항메모리는 얇은 2차원 물질을 이용함으로써 집적도를 매우 크게 높일 수 있을 뿐만 아니라 극도의 저전력으로 구동할 수 있다는 장점이 있다.In addition, according to the present invention, as a result, the vertical structure resistive memory using graphene edges has the advantage that it can be driven with extremely low power as well as the degree of integration can be greatly increased by using a thin two-dimensional material.
상술한 본 발명의 특징 및 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. The features and effects of the present invention described above will become more apparent through the following detailed description in relation to the accompanying drawings, whereby those of ordinary skill in the art to which the present invention pertains can easily implement the technical idea of the present invention. will be able
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 구체적으로 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention can have various changes and can have various embodiments, specific embodiments are illustrated in the drawings and will be described in detail in the detailed description. However, this is not intended to limit the present invention to specific embodiments, and it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.
소프트웨어적인 구현에 의하면, 본 명세서에서 설명되는 절차 및 기능뿐만 아니라 각각의 구성 요소들에 대한 설계 및 파라미터 최적화는 별도의 소프트웨어 모듈로도 구현될 수 있다. 적절한 프로그램 언어로 쓰여진 소프트웨어 어플리케이션으로 소프트웨어 코드가 구현될 수 있다. 상기 소프트웨어 코드는 메모리에 저장되고, 제어부(controller) 또는 프로세서(processor)에 의해 실행될 수 있다.According to the software implementation, not only the procedures and functions described in this specification but also the design and parameter optimization for each component may be implemented as a separate software module. The software code may be implemented as a software application written in a suitable programming language. The software code may be stored in a memory and executed by a controller or a processor.
Claims (20)
상부 전극;
상기 상부 전극의 하부에 배치된 그래핀 층(graphene layer); 및
상기 상부 전극과 상기 그래핀 층 사이에 메모리 물질로 형성되는 수직 구조 메모리 셀을 포함하며,
상기 메모리 물질은 HfO2로 코팅된 HfO2 메모리 물질로 구성되고, 상기 HfO2 메모리 물질은 상기 상부 전극과 상기 그래핀 층 사이에 배치되는 복수의 수직 구조 메모리 셀로 형성되고,
상기 상부 전극에 인가되는 SET전압은 3.5V이며, RESET전압은 -4V인, 수직 구조 저항 메모리.In the vertical structure resistance memory,
upper electrode;
a graphene layer disposed under the upper electrode; and
a vertical structure memory cell formed of a memory material between the upper electrode and the graphene layer;
The memory material is composed of a memory material HfO 2 coated with HfO 2, HfO 2 the memory material is formed of a plurality of vertical memory cell structure that is disposed between the upper electrode and the graphene layer,
A SET voltage applied to the upper electrode is 3.5V, and a RESET voltage is -4V, a vertical structure resistive memory.
상기 상부 전극은 TiN 전극으로 구성되고, 상기 그래핀 층의 엣지 영역은 그래핀 평면 전극(graphene plane electrode)로 구성되는, 수직 구조 저항 메모리.According to claim 1,
wherein the upper electrode is composed of a TiN electrode, and an edge region of the graphene layer is composed of a graphene plane electrode.
상기 메모리 물질은 TiO2, Al2O3 및 Ta2O5 로 이루어진 군에서 선택된 어느 하나의 산화물로 코팅된 산화물 메모리 물질로 구성되고, 상기 산화물 메모리 물질은 상기 상부 전극과 상기 그래핀 층 사이에 배치되는 복수의 수직 구조 메모리 셀로 형성되는, 수직 구조 저항 메모리.According to claim 1,
The memory material is composed of an oxide memory material coated with any one oxide selected from the group consisting of TiO 2 , Al 2 O 3 and Ta 2 O 5 , and the oxide memory material is disposed between the upper electrode and the graphene layer. A vertically structured resistive memory formed of a plurality of vertically structured memory cells disposed thereon.
상기 그래핀 층은 0.3nm 이하의 그래핀 층으로 구성되고, 상기 그래핀 층의 엣지 영역이 상기 수직구조 저항 메모리의 전극으로 형성되는, 수직 구조 저항 메모리.According to claim 1,
The graphene layer is composed of a graphene layer of 0.3 nm or less, and an edge region of the graphene layer is formed as an electrode of the vertical structure resistive memory.
상기 그래핀 층은 제1 그래핀 층 및 상기 제1 그래핀 층의 하부에 배치되는 제2 그래핀 층을 포함하는, 수직 구조 저항 메모리.According to claim 1,
wherein the graphene layer includes a first graphene layer and a second graphene layer disposed under the first graphene layer.
상기 제1 그래핀 층과 상기 제2 그래핀 층 사이에 제2 수직 구조 메모리 셀이 배치되는, 수직 구조 저항 메모리.7. The method of claim 6,
and a second vertically structured memory cell is disposed between the first graphene layer and the second graphene layer.
상기 그래핀 층은 상기 제2 그래핀 층의 하부에 배치되는 제3 그래핀 층을 더 포함하는, 수직 구조 저항 메모리.7. The method of claim 6,
The graphene layer further comprises a third graphene layer disposed under the second graphene layer.
상기 제2 그래핀 층과 상기 제3 그래핀 층 사이에 제3 수직 구조 메모리 셀이 배치되는, 수직 구조 저항 메모리.9. The method of claim 8,
and a third vertically structured memory cell is disposed between the second graphene layer and the third graphene layer.
상기 제1 그래핀 층 상부에 형성된 상기 수직 구조 메모리 셀이 상기 제1 그래핀 층 하부로 연장되어 상기 제2 그래핀 층과 접합되도록 구성되는, 수직 구조 저항 메모리.7. The method of claim 6,
and the vertical structure memory cell formed on the first graphene layer is configured to extend under the first graphene layer and bond with the second graphene layer.
상기 제1 그래핀 층 상부에 형성된 상기 수직 구조 메모리 셀이 상기 제1 그래핀 층 하부로 연장되어 상기 제2 그래핀 층과 접합되고, 상기 제2 그래핀 층 하부로 연장되어 상기 제3 그래핀 층과 접합되도록 구성되는, 수직 구조 저항 메모리.9. The method of claim 8,
The vertical structure memory cell formed on the first graphene layer extends under the first graphene layer to bond with the second graphene layer, and extends under the second graphene layer to extend the third graphene layer A vertical structure resistive memory configured to bond with the layer.
상기 그래핀 층과 상기 상부 전극 사이에 배치된 수직 구조 메모리 셀은 HfOx 물질로 코팅되고, 상기 수직 구조 메모리 셀의 높이는 5nm 이하로 형성되는, 수직 구조 저항 메모리.According to claim 1,
The vertical structure memory cell disposed between the graphene layer and the upper electrode is coated with an HfO x material, and the vertical structure memory cell has a height of 5 nm or less.
상기 그래핀 층과 상기 수직 구조 메모리 셀은 Al2O3 물질을 이용하여 상호 간에 접합이 이루어지도록 구성된, 수직 구조 저항 메모리.13. The method of claim 12,
The graphene layer and the vertical structure memory cell are configured to be bonded to each other using an Al 2 O 3 material.
상기 그래핀 층에 SiO2로 이루어진 보호막 층(passivation layer)이 형성되는, 수직 구조 저항 메모리.14. The method of claim 13,
A vertical structure resistive memory in which a passivation layer made of SiO 2 is formed on the graphene layer.
상부 전극;
상기 상부 전극의 하부에 배치된 그래핀 층(graphene layer); 및
상기 상부 전극과 상기 그래핀 층 사이에 메모리 물질로 형성되는 수직 구조 메모리 셀을 포함하고,
상기 수직 구조 메모리 셀은 상기 상부 전극과 상기 그래핀 층 사이에 복수의 열과 행으로 배치되는 수직 구조 메모리 셀이며,
상기 상부 전극은 TiN 전극으로 구성되고, 상기 그래핀 층의 엣지 영역은 그래핀 평면 전극(graphene plane electrode)로 구성되고,
상기 메모리 물질은 HfO2로 코팅된 HfO2 메모리 물질로 구성되고, 상기 HfO2 메모리 물질은 상기 상부 전극과 상기 그래핀 층 사이에 배치되는 복수의 수직 구조 메모리 셀로 형성되며,
상기 상부 전극에 인가되는 SET전압은 3.5V이며, RESET전압은 -4V인, 비휘발성 메모리.In a non-volatile memory (non-volatile memory),
upper electrode;
a graphene layer disposed under the upper electrode; and
a vertical structure memory cell formed of a memory material between the upper electrode and the graphene layer;
The vertical structure memory cell is a vertical structure memory cell disposed in a plurality of columns and rows between the upper electrode and the graphene layer,
The upper electrode is composed of a TiN electrode, and the edge region of the graphene layer is composed of a graphene plane electrode,
The memory material is composed of a memory material HfO 2 coated with HfO 2, HfO 2 the memory material is formed of a plurality of vertical cell memory structure arranged between the graphene layer and the upper electrode,
A SET voltage applied to the upper electrode is 3.5V, and a RESET voltage is -4V, a nonvolatile memory.
상기 그래핀 층은 상호 평행하게 배치되는 복수의 그래핀 층으로 구성되고,
상기 복수의 그래핀 층은 제1 그래핀 층 및 상기 제1 그래핀 층의 하부에 배치되는 제2 그래핀 층을 포함하고
상기 제1 그래핀 층의 상부와 상기 제2 그래핀 층의 상부에 형성된 수직 구조 저항 메모리의 상단부에 상기 상부 전극이 TiN pillar 전극으로 형성되는, 비휘발성 메모리.16. The method of claim 15,
The graphene layer is composed of a plurality of graphene layers disposed parallel to each other,
The plurality of graphene layers include a first graphene layer and a second graphene layer disposed under the first graphene layer,
wherein the upper electrode is formed as a TiN pillar electrode on the upper portion of the vertical structure resistive memory formed on the first graphene layer and on the second graphene layer.
상기 비휘발성 메모리는 resistive random access memory (RRAM)로 구성되고, 이전에 흘렀던 전류의 과거 정보에 따라 저항의 세기가 변하는 것을 특징으로 하는, 비휘발성 메모리.16. The method of claim 15,
The non-volatile memory is composed of a resistive random access memory (RRAM), characterized in that the strength of the resistance is changed according to the past information of the current that has flowed before, the non-volatile memory.
상기 RRAM은 뉴로모픽 프로세서와 동작 가능하게 결합되고, 상기 뉴로모픽 프로세서로부터 임계값 이상의 전압이 인가되면 상기 수직 구조 저항 메모리의 소자 저항이 상기 임계값 이하의 전압이 인가된 경우보다 낮은 저항 값으로 변경되고, 상기 임계값 이하의 전압이 인가되면 상기 소자 저항이 이전의 저항 값으로 다시 변경되는, 비휘발성 메모리.20. The method of claim 19,
The RRAM is operatively coupled to a neuromorphic processor, and when a voltage greater than or equal to a threshold value is applied from the neuromorphic processor, a resistance value of the device of the vertical structure resistive memory is lower than when a voltage less than or equal to the threshold value is applied , and when a voltage equal to or less than the threshold value is applied, the device resistance is changed back to the previous resistance value.
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| KR1020200025110A KR102347349B1 (en) | 2020-02-28 | 2020-02-28 | Vertical structure resistive RAM with graphene edge |
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