KR20180123915A - Transparent and flexible resistive switching memory and fabrication method thereof - Google Patents

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KR20180123915A
KR20180123915A KR1020170058293A KR20170058293A KR20180123915A KR 20180123915 A KR20180123915 A KR 20180123915A KR 1020170058293 A KR1020170058293 A KR 1020170058293A KR 20170058293 A KR20170058293 A KR 20170058293A KR 20180123915 A KR20180123915 A KR 20180123915A
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lower electrode
metal layer
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layer
upper electrode
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Inventor
김태근
이병룡
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고려대학교 산학협력단
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Abstract

The present invention relates to a transparent and flexible resistive switching memory to which a transparent electrode with an oxide-metal-oxide (OMO) structure is applied, and a manufacturing method thereof. In addition, the resistive switching memory comprises: a lower electrode stacked on the top of a substrate, and formed with a structure sequentially stacking an oxide layer, a metal layer, and an oxide layer; and an upper electrode stacked on the top of the lower electrode by intersecting with the lower electrode, and formed with a structure sequentially stacking an oxide layer, a metal layer, and an oxide layer. By functioning an oxide layer positioned between the metal layer of the lower electrode and the metal layer of the upper electrode as a resistive switching layer at an intersection between the upper and lower electrodes, the transparent and flexible resistive switching memory can be provided while securing excellent electric conductivity.

Description

투명하고 유연한 저항 변화 메모리 및 그 제조방법{Transparent and flexible resistive switching memory and fabrication method thereof}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a transparent and flexible resistance change memory and a fabrication method thereof,

본 발명은 OMO 구조의 투명 전극이 적용된 투명하고 유연한 저항 변화 메모리 및 그 제조방법에 관한 것이다.The present invention relates to a transparent and flexible resistance change memory to which a transparent electrode of an OMO structure is applied, and a manufacturing method thereof.

일반적으로, 실리콘(silicon) 기반의 플래시 메모리(flash memory)는 금속-산화물-반도체(metal-oxide-semiconductor) 구조의 전계 효과 트랜지스터(field-effect-transistor)로 구성되어 있는데, 메모리 소자의 미세화(scaling) 한계가 예상됨에 따라, 이를 대체할 수 있는 차세대 메모리를 개발하기 위한 시도가 다양하게 이루어지고 있는 실정이다.In general, a silicon-based flash memory is composed of a field-effect-transistor of a metal-oxide-semiconductor structure. scaling) is expected, various attempts have been made to develop a next-generation memory that can replace them.

최근, 차세대 메모리로 유력하게 대두되고 있는 소자는, 강유전체 메모리(ferroelectric random-access memory, FeRAM), 자기 저항 메모리(magnetic random-access memory, MRAM), 상변화 메모리(phase-change randomaccess memory, PCRAM) 및 저항 변화 메모리(resistive switching memory, ReRAM)가 있다.In recent years, a device that is strongly emerging as a next-generation memory includes a ferroelectric random-access memory (FeRAM), a magnetic random-access memory (MRAM), a phase-change random access memory (PCRAM) And resistive switching memory (ReRAM).

특히, 전술한 저항 변화 메모리는 비교적 간단한 구조를 갖고, 비휘발성이며, 스위칭이 빠르고, 수명(endurance) 및 메모리 리텐션(retention) 특성이 우수한 장점이 있기 때문에 차세대 메모리 중에서 가장 주목받고 있다.Particularly, the above-described resistance change memory has been attracting the most attention in the next generation memory because it has a relatively simple structure, is nonvolatile, has quick switching, has excellent endurance and memory retention characteristics.

한편, 미래의 전자 시스템에 중요한 이슈로 떠오르고 있는 투명하고 유연한 메모리 소자를 구현하고자, 차세대 메모리인 저항 변화 메모리에 투명 전극인 ITO, IZO 및 GZO를 적용하려는 시도가 이루어지고 있으나, 종래의 투명 전극인 ITO, IZO 및 GZO가 휨에 의해 쉽게 깨지는 특성이 있기 때문에, 투명하고 유연한 저항 변화 메모리의 개발을 곤란하게 하는 문제점이 있다.Meanwhile, attempts have been made to apply transparent electrodes ITO, IZO and GZO to a resistance change memory, which is a next-generation memory, in order to realize a transparent and flexible memory device that is becoming an important issue in future electronic systems. However, ITO, IZO, and GZO are easily broken due to warping, so that it is difficult to develop a transparent and flexible resistance change memory.

아울러, 종래의 투명 전극인 ITO, IZO 및 GZO의 전기전도도가 낮다는 점도 투명하고 유연한 저항 변화 메모리의 개발을 어렵게 하는 요인으로 지목되고 있다.In addition, the fact that the electrical conductivity of ITO, IZO and GZO, which are transparent electrodes, is low is also pointed out as a factor that makes it difficult to develop a transparent and flexible resistance change memory.

본 발명은 상기와 같은 문제점을 감안하여 안출된 것으로, 빛에 대한 투과도가 높고 전도성이 우수하면서 유연한 특성을 갖는 저항 변화 메모리 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a resistance change memory having a high transparency to light and an excellent conductivity, and a manufacturing method thereof.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.

상기와 같은 목적을 달성하기 위한 본 발명은 기판 상부에 적층되고, 산화물층, 금속층 및 산화물층이 순차적으로 적층되는 구조로 형성된 하부 전극; 및 상기 하부 전극과 교차하는 형태로 그 상부에 적층되고, 산화물층, 금속층 및 산화물층이 순차적으로 적층되는 구조로 형성된 상부 전극;을 포함하고, 상기 하부 전극과 상기 상부 전극 간의 교차점에서, 상기 하부 전극의 금속층과 상기 상부 전극의 금속층 사이에 위치한 산화물층이 저항 변화층으로 기능하는 것을 특징으로 하는 저항 변화 메모리를 제공한다.According to an aspect of the present invention, there is provided a plasma display panel comprising: a lower electrode stacked on a substrate and having a structure in which an oxide layer, a metal layer, and an oxide layer are sequentially stacked; And an upper electrode stacked on the upper electrode in such a manner as to intersect with the lower electrode, the upper electrode being formed in a structure in which an oxide layer, a metal layer and an oxide layer are sequentially laminated, wherein, at an intersection between the lower electrode and the upper electrode, And an oxide layer located between the metal layer of the electrode and the metal layer of the upper electrode functions as a resistance variable layer.

또한, 본 발명은 기판 상부에 적층되고, 산화물층 및 금속층이 순차적으로 적층되는 구조로 형성된 하부 전극; 및 상기 하부 전극과 교차하는 형태로 그 상부에 적층되고, 산화물층, 금속층 및 산화물층이 순차적으로 적층되는 구조로 형성된 상부 전극;을 포함하고, 상기 하부 전극과 상기 상부 전극 간의 교차점에서, 상기 하부 전극의 금속층과 상기 상부 전극의 금속층 사이에 위치한 산화물층이 저항 변화층으로 기능하는 것을 특징으로 하는 저항 변화 메모리를 제공한다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a lower electrode stacked on a substrate, the lower electrode formed in a structure in which an oxide layer and a metal layer are sequentially stacked; And an upper electrode stacked on the upper electrode in such a manner as to intersect with the lower electrode, the upper electrode being formed in a structure in which an oxide layer, a metal layer and an oxide layer are sequentially laminated, wherein, at an intersection between the lower electrode and the upper electrode, And an oxide layer located between the metal layer of the electrode and the metal layer of the upper electrode functions as a resistance variable layer.

또한, 본 발명은 기판 상부에 적층되고, 산화물층, 금속층 및 산화물층이 순차적으로 적층되는 구조로 형성된 하부 전극; 및 상기 하부 전극과 교차하는 형태로 그 상부에 적층되고, 금속층 및 산화물층이 순차적으로 적층되는 구조로 형성된 상부 전극;을 포함하고, 상기 하부 전극과 상기 상부 전극 간의 교차점에서, 상기 하부 전극의 금속층과 상기 상부 전극의 금속층 사이에 위치한 산화물층이 저항 변화층으로 기능하는 것을 특징으로 하는 저항 변화 메모리를 제공한다.According to another aspect of the present invention, there is provided a plasma display panel comprising: a lower electrode stacked on a substrate and formed in a structure in which an oxide layer, a metal layer, and an oxide layer are sequentially stacked; And an upper electrode stacked on the upper electrode so as to intersect with the lower electrode and formed of a structure in which a metal layer and an oxide layer are sequentially stacked, wherein, at an intersection between the lower electrode and the upper electrode, And an oxide layer located between the metal layer of the upper electrode and the metal layer of the upper electrode function as a resistance change layer.

바람직한 실시예에 있어서, 상기 저항 변화층은, 상기 상부 전극의 금속층과 상기 하부 전극의 금속층 사이에 인가된 전압에 의해, 상기 저항 변화층 내부에 전도성 필라멘트가 생성되거나 소실된다.In a preferred embodiment of the present invention, the resistance variable layer has a conductive filament formed or lost inside the resistance variable layer by a voltage applied between a metal layer of the upper electrode and a metal layer of the lower electrode.

바람직한 실시예에 있어서, 상기 하부 전극은, 소정 간격으로 평행하게 배열된 복수의 열로 패터닝되고, 상기 상부 전극은, 상기 하부 전극과 직교하는 형태의 크로스바 어레이(cross bar array) 구조를 이루며, 소정 간격으로 평행하게 배열되는 복수의 열로 패터닝된다.In a preferred embodiment, the lower electrode is patterned into a plurality of rows arranged in parallel at predetermined intervals, and the upper electrode has a cross bar array structure orthogonal to the lower electrode, As shown in FIG.

바람직한 실시예에 있어서, 상기 하부 전극의 금속층과 상기 상부 전극의 금속층은, 금(Au), 은(Ag), 구리(Cu), 몰리브덴(Mo) 및 알루미늄(Al) 중 적어도 하나를 포함한다.In a preferred embodiment, the metal layer of the lower electrode and the metal layer of the upper electrode include at least one of Au, Ag, Cu, Mo, and Al.

바람직한 실시예에 있어서, 상기 하부 전극의 산화물층과 상기 상부 전극의 산화물층은, 산화아연(ZnO), 산화타이타늄(TiO2), 삼산화텅스텐(WO3), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 산화몰리브덴(MoO3), 산화니켈(NiO), Mn-doped tin oxide(MTO), Zn doped tin oxide(ZTO), Ga doped ZnO(GZO), SnxOy, ZrxOy, CoxOy, CrxOy, VxOy, NbxOy ZnMgBeO, MgxOy, MgxNy, TixNy, InxNy, GaxNy, GaxOy, boron nitride(BN), NixNy, SixNy, Al doped ZnO(AZO), MgxZnyOx 및 CuxOy 중 적어도 하나를 포함한다.In a preferred embodiment, the oxide layer of the lower electrode and the oxide layer of the upper electrode are formed of at least one of zinc oxide (ZnO), titanium oxide (TiO 2 ), tungsten trioxide (WO 3 ), hafnium oxide (HfO 2 ) (Al 2 O 3 ), aluminum nitride (AlN), molybdenum oxide (MoO 3 ), nickel oxide (NiO), Mn-doped tin oxide (MTO), Zn doped tin oxide (ZTO) Sn x O y , Zr x O y , Co x O y , Cr x O y , V x O y , Nb x O y ZnMgBeO, Mg x O y , Mg x N y , Ti x N y , In x N y , At least one of Ga x N y , Ga x O y , boron nitride (BN), Ni x N y , Si x N y , Al doped ZnO (AZO), Mg x Zn y O x, and Cu x O y do.

또한, 본 발명은 (1) 기판 상부에 하부 전극의 형성을 위한 산화물층을 소정의 패턴으로 패터닝하는 단계; (2) 상기 패터닝된 산화물층의 상부에 동일한 패턴으로 금속층을 패터닝하는 단계; (3) 상기 패터닝된 금속층의 상부에 동일한 패턴으로 산화물층을 다시 패터닝하여 상기 하부 전극을 형성하는 단계; (4) 상기 하부 전극과 교차하는 소정의 패턴으로, 상기 하부 전극의 위에 상부 전극의 형성을 위한 산화물층을 패터닝하는 단계; (5) 상기 상부 전극의 형성을 위한 산화물층의 상부에 동일한 패턴으로 금속층을 패터닝하는 단계; 및 (6) 상기 패터닝된 금속층의 상부에 동일한 패턴으로 산화물층을 다시 패터닝하여 상기 상부 전극을 형성하는 단계;를 포함하고, 상기 제 (3)단계 및 상기 제 (4)단계의 산화물층은 저항변화 물질로 형성된 것을 특징으로 하는 저항 변화 메모리의 제조방법을 제공한다.(1) patterning an oxide layer for forming a lower electrode in a predetermined pattern on a substrate; (2) patterning the metal layer in the same pattern on the patterned oxide layer; (3) patterning the oxide layer in the same pattern on the patterned metal layer to form the lower electrode; (4) patterning an oxide layer for forming an upper electrode on the lower electrode in a predetermined pattern intersecting the lower electrode; (5) patterning the metal layer in the same pattern on the upper portion of the oxide layer for forming the upper electrode; And (6) patterning the oxide layer again in the same pattern on top of the patterned metal layer to form the upper electrode, wherein the oxide layer of the third and the fourth step is formed of a resistive Wherein the resistance change memory is formed of a change material.

또한, 본 발명은 (1) 기판 상부에 하부 전극의 형성을 위한 산화물층을 소정의 패턴으로 패터닝하는 단계; (2) 상기 패터닝된 산화물층의 상부에 동일한 패턴으로 금속층을 패터닝하여 상기 하부 전극을 형성하는 단계; (3) 상기 하부 전극과 교차하는 소정의 패턴으로, 상기 하부 전극의 위에 상부 전극의 형성을 위한 산화물층을 패터닝하는 단계; (4) 상기 상부 전극의 형성을 위한 산화물층의 상부에 동일한 패턴으로 금속층을 패터닝하는 단계; 및 (5) 상기 패터닝된 금속층의 상부에 동일한 패턴으로 산화물층을 패터닝하여 상기 상부 전극을 형성하는 단계;를 포함하고, 상기 제 (3)단계의 산화물층은 저항변화 물질로 형성된 것을 특징으로 하는 저항 변화 메모리의 제조방법을 제공한다.(1) patterning an oxide layer for forming a lower electrode in a predetermined pattern on a substrate; (2) patterning the metal layer in the same pattern on the patterned oxide layer to form the lower electrode; (3) patterning an oxide layer for forming an upper electrode on the lower electrode in a predetermined pattern intersecting the lower electrode; (4) patterning the metal layer in the same pattern on top of the oxide layer for forming the upper electrode; And (5) patterning the oxide layer in the same pattern on the patterned metal layer to form the upper electrode, wherein the oxide layer in the step (3) is formed of a resistance change material A method of fabricating a resistance change memory is provided.

또한, 본 발명은 (1) 기판 상부에 하부 전극의 형성을 위한 산화물층을 소정의 패턴으로 패터닝하는 단계; (2) 상기 패터닝된 산화물층의 상부에 동일한 패턴으로 금속층을 패터닝하는 단계; (3) 상기 패터닝된 금속층의 상부에 동일한 패턴으로 산화물층을 패터닝하여 상기 하부 전극을 형성하는 단계; (4) 상기 하부 전극과 교차하는 소정의 패턴으로, 상기 하부 전극의 위에 상부 전극의 형성을 위한 금속층을 패터닝하는 단계; 및 (5) 상기 패터닝된 금속층의 상부에 동일한 패턴으로 산화물층을 패터닝하여 상기 상부 전극을 형성하는 단계;를 포함하고, 상기 제 (3)단계의 산화물층은 저항변화 물질로 형성된 것을 특징으로 하는 저항 변화 메모리의 제조방법을 제공한다.(1) patterning an oxide layer for forming a lower electrode in a predetermined pattern on a substrate; (2) patterning the metal layer in the same pattern on the patterned oxide layer; (3) patterning the oxide layer in the same pattern on the patterned metal layer to form the lower electrode; (4) patterning a metal layer for forming an upper electrode on the lower electrode in a predetermined pattern intersecting the lower electrode; And (5) patterning the oxide layer in the same pattern on the patterned metal layer to form the upper electrode, wherein the oxide layer in the step (3) is formed of a resistance change material A method of fabricating a resistance change memory is provided.

바람직한 실시예에 있어서, 상기 하부 전극과 상기 상부 전극 간의 교차점에서, 상기 하부 전극의 금속층과 상기 상부 전극의 금속층 사이에 위치한 산화물층이 저항 변화층으로 기능한다.In a preferred embodiment, an oxide layer located between the metal layer of the lower electrode and the metal layer of the upper electrode functions as a resistance-variable layer at an intersection between the lower electrode and the upper electrode.

바람직한 실시예에 있어서, 상기 저항 변화층은, 상기 상부 전극의 금속층과 상기 하부 전극의 금속층 사이에 인가된 전압에 의해, 상기 저항 변화층 내부에 전도성 필라멘트가 생성되거나 소실된다.In a preferred embodiment of the present invention, the resistance variable layer has a conductive filament formed or lost inside the resistance variable layer by a voltage applied between a metal layer of the upper electrode and a metal layer of the lower electrode.

바람직한 실시예에 있어서, 상기 하부 전극은, 소정 간격으로 평행하게 배열된 복수의 열로 패터닝되고, 상기 상부 전극은, 상기 하부 전극과 직교하는 형태의 크로스바 어레이(cross bar array) 구조를 이루며, 소정 간격으로 평행하게 배열되는 복수의 열로 패터닝된다.In a preferred embodiment, the lower electrode is patterned into a plurality of rows arranged in parallel at predetermined intervals, and the upper electrode has a cross bar array structure orthogonal to the lower electrode, As shown in FIG.

바람직한 실시예에 있어서, 상기 하부 전극의 금속층과 상기 상부 전극의 금속층은, 금(Au), 은(Ag), 구리(Cu), 몰리브덴(Mo) 및 알루미늄(Al) 중 적어도 하나를 포함한다.In a preferred embodiment, the metal layer of the lower electrode and the metal layer of the upper electrode include at least one of Au, Ag, Cu, Mo, and Al.

바람직한 실시예에 있어서, 상기 하부 전극의 산화물층과 상기 상부 전극의 산화물층은, 산화아연(ZnO), 산화타이타늄(TiO2), 삼산화텅스텐(WO3), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 산화몰리브덴(MoO3), 산화니켈(NiO), Mn-doped tin oxide(MTO), Zn doped tin oxide(ZTO), Ga doped ZnO(GZO), SnxOy, ZrxOy, CoxOy, CrxOy, VxOy, NbxOy ZnMgBeO, MgxOy, MgxNy, TixNy, InxNy, GaxNy, GaxOy, boron nitride(BN), NixNy, SixNy, Al doped ZnO(AZO), MgxZnyOx 및 CuxOy 중 적어도 하나를 포함한다.In a preferred embodiment, the oxide layer of the lower electrode and the oxide layer of the upper electrode are formed of at least one of zinc oxide (ZnO), titanium oxide (TiO 2 ), tungsten trioxide (WO 3 ), hafnium oxide (HfO 2 ) (Al 2 O 3 ), aluminum nitride (AlN), molybdenum oxide (MoO 3 ), nickel oxide (NiO), Mn-doped tin oxide (MTO), Zn doped tin oxide (ZTO) Sn x O y , Zr x O y , Co x O y , Cr x O y , V x O y , Nb x O y ZnMgBeO, Mg x O y , Mg x N y , Ti x N y , In x N y , At least one of Ga x N y , Ga x O y , boron nitride (BN), Ni x N y , Si x N y , Al doped ZnO (AZO), Mg x Zn y O x, and Cu x O y do.

전술한 과제해결 수단에 의해 본 발명은 기판 상부에 적층되고 산화물층, 금속층 및 산화물층이 순차적으로 적층되는 구조로 형성된 하부 전극 및 상기 하부 전극과 교차하는 형태로 그 상부에 적층되고 산화물층, 금속층 및 산화물층이 순차적으로 적층되는 구조로 형성된 상부 전극을 포함하고, 상기 하부 전극과 상기 상부 전극 간의 교차점에서 상기 하부 전극의 금속층과 상기 상부 전극의 금속층 사이에 위치한 산화물층이 저항 변화층으로 기능하게 함으로써, 우수한 전기전도도를 확보하면서 유연하고 투명한 저항 변화 메모리를 제공할 수 있는 효과가 있다.According to the present invention, there is provided a semiconductor device comprising: a lower electrode stacked on a substrate and formed of a structure in which an oxide layer, a metal layer, and an oxide layer are sequentially stacked; and an upper electrode stacked on the upper electrode, And an oxide layer are sequentially stacked on the lower electrode, and an oxide layer located between the metal layer of the lower electrode and the metal layer of the upper electrode functions as a resistance variable layer at an intersection between the lower electrode and the upper electrode Thus, it is possible to provide a flexible and transparent resistance change memory while securing excellent electric conductivity.

또한, 본 발명은 저항 변화층을 형성하는 별도의 공정이 요구되지 않으므로, 제조 공정을 단순화할 수 있고 제조 비용을 절감할 수 있다.Further, since the present invention does not require a separate step of forming the resistance variable layer, the manufacturing process can be simplified and the manufacturing cost can be reduced.

또한, 본 발명은 OMO 구조를 갖는 다양한 투명 전극을 하부 전극과 상부 전극으로 활용할 수 있어 기술의 구현이 용이한 효과가 있다.In addition, the present invention can utilize various transparent electrodes having an OMO structure as a lower electrode and an upper electrode, so that the technology can be easily implemented.

도 1 및 도 2는 본 발명의 제 1실시예에 따른 저항 변화 메모리를 설명하기 위한 도면.
도 3은 본 발명의 제 1실시예에 따른 저항 변화 메모리의 단면을 나타내는 도면.
도 4는 본 발명의 제 1실시예에 따른 저항 변화 메모리에서 생성된 전도성 필라멘트를 설명하기 위한 도면.
도 5 및 도 6은 본 발명의 제 2실시예에 따른 저항 변화 메모리를 설명하기 위한 도면.
도 7은 본 발명의 제 2실시예에 따른 저항 변화 메모리의 단면을 나타내는 도면.
도 8은 본 발명의 제 2실시예에 따른 저항 변화 메모리에서 생성된 전도성 필라멘트를 설명하기 위한 도면.
도 9 및 도 10은 본 발명의 제 3실시예에 따른 저항 변화 메모리를 설명하기 위한 도면.
도 11은 본 발명의 제 3실시예에 따른 저항 변화 메모리의 단면을 나타내는 도면.
도 12는 본 발명의 제 3실시예에 따른 저항 변화 메모리에서 생성된 전도성 필라멘트를 설명하기 위한 도면.
도 13은 본 발명의 제 1실시예에 따른 저항 변화 메모리의 제조방법을 설명하기 위한 도면.
도 14는 본 발명의 제 2실시예에 따른 저항 변화 메모리의 제조방법을 설명하기 위한 도면.
도 15는 본 발명의 제 3실시예에 따른 저항 변화 메모리의 제조방법을 설명하기 위한 도면.1 and 2 are diagrams for explaining a resistance change memory according to a first embodiment of the present invention;
3 is a cross-sectional view of a resistance change memory according to the first embodiment of the present invention.
4 is a view for explaining a conductive filament produced in the resistance change memory according to the first embodiment of the present invention.
5 and 6 are diagrams for explaining a resistance change memory according to a second embodiment of the present invention;
7 is a cross-sectional view of a resistance change memory according to a second embodiment of the present invention;
8 is a view for explaining a conductive filament produced in the resistance change memory according to the second embodiment of the present invention.
9 and 10 are diagrams for explaining a resistance change memory according to the third embodiment of the present invention.
11 is a cross-sectional view of a resistance change memory according to a third embodiment of the present invention.
12 is a view for explaining a conductive filament produced in the resistance change memory according to the third embodiment of the present invention.
13 is a diagram for explaining a method for manufacturing a resistance change memory according to the first embodiment of the present invention.
14 is a view for explaining a method of manufacturing a resistance change memory according to a second embodiment of the present invention;
15 is a view for explaining a method of manufacturing a resistance change memory according to the third embodiment of the present invention.

하기의 설명에서 본 발명의 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있는데, 이들 특정 상세들 없이 또한 이들의 변형에 의해서도 본 발명이 용이하게 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다.It should be understood that the specific details of the invention are set forth in the following description to provide a more thorough understanding of the present invention and that the present invention may be readily practiced without these specific details, It will be clear to those who have knowledge.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도 1 내지 도 15를 참조하여 상세히 설명하되, 본 발명에 따른 동작 및 작용을 이해하는데 필요한 부분을 중심으로 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to FIGS. 1 to 15, but the present invention will be described with reference to portions necessary for understanding the operation and operation according to the present invention.

도 1 및 도 2는 본 발명의 제 1실시예에 따른 저항 변화 메모리를 설명하기 위한 도면이고, 도 3은 본 발명의 제 1실시예에 따른 저항 변화 메모리의 단면을 나타내는 도면이며, 도 4는 본 발명의 제 1실시예에 따른 저항 변화 메모리에서 생성된 전도성 필라멘트를 설명하기 위한 도면이다.1 and 2 are views for explaining a resistance change memory according to a first embodiment of the present invention. FIG. 3 is a cross-sectional view of a resistance change memory according to the first embodiment of the present invention, FIG. 5 is a view for explaining a conductive filament produced in the resistance change memory according to the first embodiment of the present invention. FIG.

도 1 내지 도 4를 참조하면, 본 발명의 제 1실시예에 따른 저항 변화 메모리는, 기판(10) 상부에 적층되고 일정 간격으로 평행하게 배열된 복수의 열로 패터닝되어 형성된 하부 전극(110) 및 그 하부 전극(110)의 상부에 적층되고 하부 전극(110)과 교차하는 복수의 열로 패터닝되어 형성되는 상부 전극(120)을 포함하여 구성된다.1 through 4, the resistance change memory according to the first embodiment of the present invention includes a lower electrode 110 formed by patterning a plurality of rows stacked on a substrate 10 and arranged in parallel at regular intervals, And an upper electrode 120 laminated on the lower electrode 110 and patterned into a plurality of rows intersecting the lower electrode 110.

즉, 본 발명의 제 1실시예에 따른 저항 변화 메모리는, 하부 전극(110)과 상부 전극(120)이 서로 직교하는 형태의 크로스바 어레이(cross bar array) 구조로 구현될 수 있다.That is, the resistance change memory according to the first embodiment of the present invention can be realized in a cross bar array structure in which the lower electrode 110 and the upper electrode 120 are orthogonal to each other.

하부 전극(110)은 기판(10) 위에 산화물층(111), 금속층(112) 및 산화물층(113)이 순차적으로 적층되는 OMO(oxide-metal-oxide) 구조로 형성될 수 있다.The lower electrode 110 may be formed of an oxide-metal-oxide (OMO) structure in which an oxide layer 111, a metal layer 112, and an oxide layer 113 are sequentially stacked on a substrate 10.

하부 전극(110)의 금속층(112)은 금(Au), 은(Ag), 구리(Cu), 몰리브덴(Mo) 및 알루미늄(Al) 중 적어도 하나를 포함하는 전도성 금속 물질로서 나노미터 단위의 두께로 형성될 수 있고, 하부 전극(110)의 산화물층(111, 113)은 산화아연(ZnO), 산화타이타늄(TiO2), 삼산화텅스텐(WO3), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 산화몰리브덴(MoO3), 산화니켈(NiO), Mn-doped tin oxide(MTO), Zn doped tin oxide(ZTO), Ga doped ZnO(GZO), SnxOy, ZrxOy, CoxOy, CrxOy, VxOy, NbxOy ZnMgBeO, MgxOy, MgxNy, TixNy, InxNy, GaxNy, GaxOy, boron nitride(BN), NixNy, SixNy, Al doped ZnO(AZO), MgxZnyOx 및 CuxOy 중 적어도 하나를 포함하는 저항 변화 물질로 형성될 수 있다.The metal layer 112 of the lower electrode 110 is a conductive metal material including at least one of gold (Au), silver (Ag), copper (Cu), molybdenum (Mo), and aluminum And the oxide layers 111 and 113 of the lower electrode 110 may be formed of at least one selected from the group consisting of zinc oxide (ZnO), titanium oxide (TiO 2 ), tungsten trioxide (WO 3 ), hafnium oxide (HfO 2 ) Al 2 O 3 ), aluminum nitride (AlN), molybdenum oxide (MoO 3 ), nickel oxide (NiO), Mn-doped tin oxide (MTO), Zn doped tin oxide (ZTO), Ga doped ZnO x O y , Zr x O y , Co x O y , Cr x O y , V x O y , Nb x O y ZnMgBeO, Mg x O y , Mg x N y , Ti x N y , In x N y , At least one of Ga x N y , Ga x O y , boron nitride (BN), Ni x N y , Si x N y , Al doped ZnO (AZO), Mg x Zn y O x, and Cu x O y Resistance-change material.

상부 전극(120)은 하부 전극(110)의 상부에 산화물층(121), 금속층(122) 및 산화물층(123)이 순차적으로 적층되는 OMO 구조로 형성되고, 상부 전극(120)의 금속층(122)은 전술한 전도성 금속 물질로 형성될 수 있으며, 상부 전극(120)에 형성되는 산화물층(121, 123)의 경우에도 전술한 저항 변화 물질로 형성될 수 있다.The upper electrode 120 is formed of an OMO structure in which an oxide layer 121, a metal layer 122 and an oxide layer 123 are sequentially stacked on the lower electrode 110, and the metal layer 122 of the upper electrode 120 May be formed of the above-described conductive metal material, and the oxide layers 121 and 123 formed on the upper electrode 120 may be formed of the resistance change material described above.

그리고, 하부 전극(110)과 상부 전극(120) 간의 교차점(130)에 위치하는 상부 전극(120) 최하단의 산화물층(121)과 하부 전극(110) 최상단의 산화물층(113)은 서로 접촉하는 구조로 형성될 수 있다. 이때, 서로 접촉하는 산화물층(113, 121)은 동일한 저항 변화 물질로 형성됨이 바람직하다.The oxide layer 121 at the lower end of the upper electrode 120 and the oxide layer 113 at the upper end of the lower electrode 110 located at the intersection 130 between the lower electrode 110 and the upper electrode 120 are in contact with each other Structure. At this time, the oxide layers 113 and 121 which are in contact with each other are preferably formed of the same resistance change material.

이러한, 하부 전극(110)과 상부 전극(120) 간의 교차점(130)은, 하부 전극(110)의 금속층(112), 하부 전극(110)의 산화물층(113)과 상부 전극(120)의 산화물층(121), 그리고, 상부 전극(120)의 금속층(122)이 순차적으로 적층되어 있는 구조를 형성하게 된다.The intersection point 130 between the lower electrode 110 and the upper electrode 120 is formed by the oxide layer 113 of the lower electrode 110, the oxide layer 113 of the lower electrode 110, A layer 121 and a metal layer 122 of the upper electrode 120 are sequentially stacked.

이로 인해, 하부 전극(110)의 금속층(112)과 상부 전극(120)의 금속층(122) 사이에 위치하고 저항 변화 물질로 형성되어 있는 산화물층(113, 121)이 저항 변화층으로 기능하여, 상부 전극(120)과 하부 전극(110) 사이에 인가된 전압에 의해 국소적인 전도성 경로인 전도성 필라멘트(F)가 생성되어 그 저항 상태가 고저항 상태(High Resistance State, HRS)에서 저저항 상태(Low Resistance State, LRS)로 변화하는 SET 과정이 이루어질 수 있다.The oxide layers 113 and 121 formed between the metal layer 112 of the lower electrode 110 and the metal layer 122 of the upper electrode 120 and formed of a resistance change material function as a resistance change layer, A conductive filament F which is a local conductive path is generated by a voltage applied between the electrode 120 and the lower electrode 110 and the resistance state of the conductive filament F is changed from a high resistance state (HRS) Resistance State, LRS).

또한, 저항 변화층으로 기능하는 산화물층(113, 121)에 리셋 펄스 전압이 인가되면, 고저항 상태로 다시 돌아가게 되는데, 이는, 전술한 전도성 필라멘트(F)가 소실됨을 뜻한다. 즉, 저항 변화층으로 기능하는 산화물층(113, 121)의 저항 상태에 따라‘1’과 ‘0’에 해당하는 1비트(bit) 정보를 저장할 수 있는 것이다.Further, when the reset pulse voltage is applied to the oxide layers 113 and 121 functioning as the resistance variable layer, it returns to the high resistance state, which means that the above-mentioned conductive filament F disappears. That is, one bit information corresponding to '1' and '0' can be stored according to the resistance state of the oxide layers 113 and 121 functioning as the resistance variable layer.

따라서, 본 발명의 제 1실시예에 따른 저항 변화 메모리는 서로 직교하는 하부 전극(110)과 상부 전극(120)의 사이에 저항 변화층을 형성하는 별도의 공정을 수행하지 않더라도, 하부 전극(110)의 일부와 이에 접촉하는 상부 전극(120)의 일부가 저항 변화층으로 기능하는 구조를 제공함으로써, 제조 공정의 단순화를 가능하게 하고 제조 비용도 절감할 수 있다.Therefore, even if the resistance change memory according to the first embodiment of the present invention does not perform a separate process of forming the resistance variable layer between the lower electrode 110 and the upper electrode 120 that are orthogonal to each other, And a portion of the upper electrode 120 contacting the upper electrode 120 functions as a resistance variable layer, thereby simplifying the manufacturing process and reducing the manufacturing cost.

아울러, 본 발명의 제 1실시예에 따른 저항 변화 메모리는 OMO 구조의 하부 전극(110)과 상부 전극(120)이 적용됨으로써, 기존의 투명 전극인 ITO, IZO 및 GZO에 비해 전기전도도를 확보하기 용이하고 투명하면서 유연한 메모리 소자를 구현할 수 있는 것이다.In the resistance change memory according to the first embodiment of the present invention, the lower electrode 110 and the upper electrode 120 of the OMO structure are used to ensure electrical conductivity compared to the conventional transparent electrodes ITO, IZO, and GZO. It is possible to realize a memory device which is easy, transparent, and flexible.

한편, 소정의 열처리를 통해 하부 전극(110)과 상부 전극(120)의 투과도를 향상시키거나, 하부 전극(110)과 상부 전극(120)에 각각 형성되는 산화물층(111, 113, 121, 123)과 금속층(112, 122)의 두께를 조절하는 방식으로 투과도를 더 개선시킬 수도 있다.In order to improve the transmittance of the lower electrode 110 and the upper electrode 120 through a predetermined heat treatment or to increase the transmittance of the oxide layers 111, 113, 121, and 123 formed on the lower electrode 110 and the upper electrode 120, respectively, And the thicknesses of the metal layers 112 and 122 may be adjusted.

또한, 하부 전극(110)과 상부 전극(120)에 형성되는 각각의 산화물층(111, 113, 121, 123)은, 하나의 층으로만 형성될 수 있는 것이 아니라, 적어도 두 개의 층으로 적층된 멀티 레이어 구조로 형성될 수도 있다.Each of the oxide layers 111, 113, 121 and 123 formed in the lower electrode 110 and the upper electrode 120 can be formed not only as one layer but also as at least two layers Or may be formed in a multi-layer structure.

이하에서는, 본 발명의 제 2실시예에 따른 저항 변화 메모리에 대해 설명한다.Hereinafter, the resistance change memory according to the second embodiment of the present invention will be described.

도 5 및 도 6은 본 발명의 제 2실시예에 따른 저항 변화 메모리를 설명하기 위한 도면이고, 도 7은 본 발명의 제 2실시예에 따른 저항 변화 메모리의 단면을 나타내는 도면이며, 도 8은 본 발명의 제 2실시예에 따른 저항 변화 메모리에서 생성된 전도성 필라멘트를 설명하기 위한 도면이다.5 and 6 are diagrams for explaining the resistance change memory according to the second embodiment of the present invention, and FIG. 7 is a diagram showing a cross section of the resistance change memory according to the second embodiment of the present invention, FIG. 5 is a view for explaining a conductive filament produced in the resistance change memory according to the second embodiment of the present invention. FIG.

도 5 내지 도 8을 참조하면, 본 발명의 제 2실시예에 따른 저항 변화 메모리는, 기판(10) 상부에 적층되고 일정 간격으로 평행하게 배열된 복수의 열로 패터닝되어 형성된 하부 전극(210) 및 그 하부 전극(210)의 상부에 적층되고 하부 전극(210)과 교차하는 복수의 열로 패터닝되어 형성되는 상부 전극(220)을 포함하여 구성된다.5 to 8, a resistance change memory according to a second embodiment of the present invention includes a lower electrode 210 formed by patterning a plurality of rows stacked on a substrate 10 and arranged in parallel at regular intervals, And an upper electrode 220 formed on the lower electrode 210 and patterned into a plurality of rows intersecting the lower electrode 210.

즉, 본 발명의 제 2실시예에 따른 저항 변화 메모리의 경우에도, 하부 전극(110)과 상부 전극(120)이 서로 직교하는 형태의 크로스바 어레이 구조로 구현된다는 점에서, 전술한 본 발명의 제 1실시예에 따른 저항 변화 메모리와 유사한 점이 있으나, 하부 전극(210)에 1개의 산화물층(211)이 형성되고 상부 전극(220)에는 2개의 산화물층(221, 223)이 형성된다는 점에서 그 차이가 있을 수 있다.That is, even in the case of the resistance change memory according to the second embodiment of the present invention, the lower electrode 110 and the upper electrode 120 are implemented in a crossbar array structure in which the upper electrode 120 and the lower electrode 110 are orthogonal to each other. One embodiment of the present invention is similar to the resistance change memory according to the first embodiment in that one oxide layer 211 is formed on the lower electrode 210 and two oxide layers 221 and 223 are formed on the upper electrode 220 There may be a difference.

하부 전극(210)은 기판(10) 위에 산화물층(211) 및 금속층(212)이 순차적으로 적층되는 구조로 형성될 수 있다.The lower electrode 210 may have a structure in which an oxide layer 211 and a metal layer 212 are sequentially stacked on the substrate 10.

아울러, 하부 전극(210)의 금속층(212)은 금(Au), 은(Ag), 구리(Cu), 몰리브덴(Mo) 및 알루미늄(Al) 중 적어도 하나를 포함하는 전도성 금속 물질로서 나노미터 단위의 두께로 형성될 수 있고, 하부 전극(210)의 산화물층(211)은 산화아연(ZnO), 산화타이타늄(TiO2), 삼산화텅스텐(WO3), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 산화몰리브덴(MoO3), 산화니켈(NiO), Mn-doped tin oxide(MTO), Zn doped tin oxide(ZTO), Ga doped ZnO(GZO), SnxOy, ZrxOy, CoxOy, CrxOy, VxOy, NbxOy ZnMgBeO, MgxOy, MgxNy, TixNy, InxNy, GaxNy, GaxOy, boron nitride(BN), NixNy, SixNy, Al doped ZnO(AZO), MgxZnyOx 및 CuxOy 중 적어도 하나를 포함하는 저항 변화 물질로 형성될 수 있다.The metal layer 212 of the lower electrode 210 is a conductive metal material containing at least one of gold (Au), silver (Ag), copper (Cu), molybdenum (Mo), and aluminum And the oxide layer 211 of the lower electrode 210 may be formed of a material selected from the group consisting of zinc oxide (ZnO), titanium oxide (TiO 2 ), tungsten trioxide (WO 3 ), hafnium oxide (HfO 2 ) Al 2 O 3 ), aluminum nitride (AlN), molybdenum oxide (MoO 3 ), nickel oxide (NiO), Mn-doped tin oxide (MTO), Zn doped tin oxide (ZTO), Ga doped ZnO x O y , Zr x O y , Co x O y , Cr x O y , V x O y , Nb x O y ZnMgBeO, Mg x O y , Mg x N y , Ti x N y , In x N y , At least one of Ga x N y , Ga x O y , boron nitride (BN), Ni x N y , Si x N y , Al doped ZnO (AZO), Mg x Zn y O x, and Cu x O y Resistance-change material.

상부 전극(220)은 하부 전극(210)의 상부에 산화물층(221), 금속층(222) 및 산화물층(223)이 순차적으로 적층되는 OMO 구조로 형성되고, 상부 전극(220)의 금속층(222)은 전술한 전도성 금속 물질로 형성될 수 있으며, 상부 전극(220)의 산화물층(221, 223)의 경우에도 전술한 저항 변화 물질로 형성될 수 있다.The upper electrode 220 is formed of an OMO structure in which an oxide layer 221, a metal layer 222 and an oxide layer 223 are sequentially stacked on the lower electrode 210, and the metal layer 222 of the upper electrode 220 May be formed of the above-described conductive metal material, and the oxide layers 221 and 223 of the upper electrode 220 may be formed of the resistance change material described above.

따라서, 하부 전극(210)과 상부 전극(220) 간의 교차점(230)은, 하부 전극(210)의 금속층(212), 상부 전극(220)의 산화물층(221) 및 상부 전극(220)의 금속층(222)이 순차적으로 적층되어 있는 구조를 형성하게 된다.The intersection point 230 between the lower electrode 210 and the upper electrode 220 is formed by the metal layer 212 of the lower electrode 210, the oxide layer 221 of the upper electrode 220, (222) are sequentially stacked.

이로 인해, 하부 전극(210)의 금속층(212)과 상부 전극(220)의 금속층(222) 사이에 위치하고 저항 변화 물질로 형성되어 있는 산화물층(221)이 저항 변화층으로 기능하여, 상부 전극(220)과 하부 전극(210) 사이에 인가된 전압에 의해 국소적인 전도성 경로인 전도성 필라멘트(F)가 생성되어 저저항 상태(Low Resistance State, LRS)로 변화하는 SET 과정이 이루어지거나, 리셋 펄스 전압이 인가되면 그 저항 상태가 저저항 상태에서 고저항 상태(High Resistance State, HRS)로 돌아가면서 전도성 필라멘트(F)가 소실되는 리셋 과정이 이루어질 수 있다.The oxide layer 221 formed between the metal layer 212 of the lower electrode 210 and the metal layer 222 of the upper electrode 220 functions as a resistance variable layer and the upper electrode A SET process is performed in which the conductive filament F as a local conductive path is generated by a voltage applied between the lower electrode 210 and the lower electrode 210 and changes to a low resistance state (LRS) The reset process in which the conductive filament F is lost while the resistance state returns from the low resistance state to the high resistance state (HRS) can be performed.

즉, 저항 변화층으로 기능하는 산화물층(221)의 저항 상태에 따라‘1’과 ‘0’에 해당하는 1비트(bit) 정보를 저장할 수 있는 것이다.That is, one bit information corresponding to '1' and '0' can be stored according to the resistance state of the oxide layer 221 functioning as the resistance variable layer.

따라서, 본 발명의 제 2실시예에 따른 저항 변화 메모리의 경우에도 별도의 저항 변화층을 형성하는 공정이 요구되지 않으므로, 기존의 투명 전극인 ITO, IZO 및 GZO에 비해 전기전도도를 확보하기 용이하고 투명하면서 유연한 메모리 소자를 구현하면서, 제조 공정의 단순화 및 제조 비용의 절감을 가능하게 한다.Therefore, even in the case of the resistance change memory according to the second embodiment of the present invention, since it is not required to form a separate resistance variable layer, it is easy to secure the electric conductivity as compared with the conventional transparent electrodes ITO, IZO and GZO It is possible to simplify the manufacturing process and to reduce the manufacturing cost while realizing a transparent and flexible memory device.

이하에서는, 본 발명의 제 3실시예에 따른 저항 변화 메모리에 대해 설명한다.Hereinafter, the resistance change memory according to the third embodiment of the present invention will be described.

도 9 및 도 10은 본 발명의 제 3실시예에 따른 저항 변화 메모리를 설명하기 위한 도면이고, 도 11은 본 발명의 제 3실시예에 따른 저항 변화 메모리의 단면을 나타내는 도면이며, 도 12는 본 발명의 제 3실시예에 따른 저항 변화 메모리에서 생성된 전도성 필라멘트를 설명하기 위한 도면이다.9 and 10 are diagrams for explaining a resistance change memory according to a third embodiment of the present invention, FIG. 11 is a diagram showing a cross section of the resistance change memory according to the third embodiment of the present invention, FIG. 6 is a view for explaining a conductive filament generated in the resistance change memory according to the third embodiment of the present invention. FIG.

도 9 내지 도 12를 참조하면, 본 발명의 제 3실시예에 따른 저항 변화 메모리는, 기판(10) 상부에 적층되고 일정 간격으로 평행하게 배열된 복수의 열로 패터닝되어 형성된 하부 전극(310) 및 그 하부 전극(310)의 상부에 적층되고 하부 전극(310)과 교차하는 복수의 열로 패터닝되어 형성되는 상부 전극(320)을 포함하여 구성된다.9 to 12, the resistance change memory according to the third embodiment of the present invention includes a lower electrode 310 formed by patterning a plurality of rows stacked on a substrate 10 and arranged in parallel at regular intervals, And an upper electrode 320 formed on the lower electrode 310 and patterned into a plurality of rows which intersect the lower electrode 310.

즉, 본 발명의 제 3실시예에 따른 저항 변화 메모리의 경우에도, 하부 전극(310)과 상부 전극(320)이 서로 직교하는 형태의 크로스바 어레이 구조로 구현될 수 있다. 다만, 본 발명의 제 3실시예에 따른 저항 변화 메모리는, 하부 전극(310)에서 2개의 산화물층(311, 313)이 형성되고, 상부 전극(320)에는 1개의 산화물층(322)이 형성되게 된다.That is, even in the case of the resistance change memory according to the third embodiment of the present invention, the lower electrode 310 and the upper electrode 320 may be formed in a crossbar array structure in which they are orthogonal to each other. In the resistance change memory according to the third embodiment of the present invention, two oxide layers 311 and 313 are formed in the lower electrode 310 and one oxide layer 322 is formed in the upper electrode 320 .

즉, 하부 전극(310)은 기판(10) 위에 산화물층(311), 금속층(312) 및 산화물층(313)이 순차적으로 적층되는 OMO 구조로 형성되는 반면에, 상부 전극(320)은 하부 전극(310)의 상부에 금속층(321) 및 산화물층(322)이 순차적으로 적층된 구조로 형성되게 된다.That is, the lower electrode 310 is formed in an OMO structure in which an oxide layer 311, a metal layer 312, and an oxide layer 313 are sequentially stacked on the substrate 10, A metal layer 321 and an oxide layer 322 are sequentially stacked on the upper portion of the substrate 310. [

아울러, 하부 전극(310)과 상부 전극(320)의 금속층(312, 321)은 금(Au), 은(Ag), 구리(Cu), 몰리브덴(Mo) 및 알루미늄(Al) 중 적어도 하나를 포함하는 전도성 금속 물질로서 나노미터 단위의 두께로 형성될 수 있고, 하부 전극(310)과 상부 전극(320)의 산화물층(311, 313, 322)은 산화아연(ZnO), 산화타이타늄(TiO2), 삼산화텅스텐(WO3), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 산화몰리브덴(MoO3), 산화니켈(NiO), Mn-doped tin oxide(MTO), Zn doped tin oxide(ZTO), Ga doped ZnO(GZO), SnxOy, ZrxOy, CoxOy, CrxOy, VxOy, NbxOy ZnMgBeO, MgxOy, MgxNy, TixNy, InxNy, GaxNy, GaxOy, boron nitride(BN), NixNy, SixNy, Al doped ZnO(AZO), MgxZnyOx 및 CuxOy 중 적어도 하나를 포함하는 저항 변화 물질로 형성될 수 있다.In addition, the metal layers 312 and 321 of the lower electrode 310 and the upper electrode 320 include at least one of gold (Au), silver (Ag), copper (Cu), molybdenum (Mo), and aluminum And the oxide layers 311, 313 and 322 of the lower electrode 310 and the upper electrode 320 may be formed of zinc oxide (ZnO), titanium oxide (TiO 2 ) , Tungsten trioxide (WO 3 ), hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), molybdenum oxide (MoO 3 ), nickel oxide (NiO), Mn-doped tin oxide ), Zn doped tin oxide (ZTO), Ga doped ZnO (GZO), Sn x O y , Zr x O y , Co x O y , Cr x O y , V x O y , Nb x O y ZnMgBeO, Mg x O y, Mg x N y, Ti x N y, In x N y, Ga x N y, Ga x O y, boron nitride (BN), Ni x N y, Si x N y, Al doped ZnO (AZO) , Mg x Zn y O x, and Cu x O y .

한편, 본 발명의 제 3실시예에 따른 저항 변화 메모리의 경우에도, 하부 전극(310)과 상부 전극(320) 간의 교차점(330)에서 하부 전극(310)의 금속층(312), 하부 전극(310)의 산화물층(313) 및 상부 전극(320)의 금속층(321)이 순차적으로 적층되는 구조가 형성될 수 있다.In the resistance change memory according to the third embodiment of the present invention, the metal layer 312 of the lower electrode 310 and the lower electrode 310 of the lower electrode 310 at the intersection 330 between the lower electrode 310 and the upper electrode 320 ) And the metal layer 321 of the upper electrode 320 are sequentially stacked on the upper electrode 320 and the upper electrode 320, respectively.

따라서, 하부 전극(310)의 금속층(312)과 상부 전극(320)의 금속층(321) 사이에 위치하고 저항 변화 물질로 형성되어 있는 산화물층(313)이 저항 변화층으로 기능하면서, 상부 전극(320)과 하부 전극(310) 사이에 인가된 전압에 의해 전도성 필라멘트(F)가 생성되어 그 저항 상태가 고저항 상태(High Resistance State, HRS)에서 저저항 상태(Low Resistance State, LRS)로 변화하는 SET 과정과, 리셋 펄스 전압에 의해 그 저항 상태가 저저항 상태에서 고저항 상태로 돌아가면서 전도성 필라멘트(F)가 소실되는 리셋 과정이 이루어질 수 있으며, 저항 변화층으로 기능하는 산화물층(313)의 저항 상태에 따라‘1’과 ‘0’에 해당하는 1비트(bit) 정보를 저장할 수 있게 된다.Therefore, the oxide layer 313 formed between the metal layer 312 of the lower electrode 310 and the metal layer 321 of the upper electrode 320 functions as a resistance variable layer, and the upper electrode 320 The conductive filament F is generated by a voltage applied between the lower electrode 310 and the lower electrode 310 and the resistance state changes from a high resistance state (HRS) to a low resistance state (LRS) The SET process and the reset process in which the conductive filament F disappears while the resistance state is changed from the low resistance state to the high resistance state by the reset pulse voltage can be performed and the reset process of the oxide layer 313 functioning as the resistance variable layer It is possible to store 1 bit information corresponding to '1' and '0' according to the resistance state.

따라서, 본 발명의 제 3실시예에 따른 저항 변화 메모리의 경우에도, 기존의 투명 전극인 ITO, IZO 및 GZO에 비해 전기전도도를 확보하기 용이하고 투명하면서 유연한 메모리 소자를 구현하는 동시에, 별도의 저항 변화층을 형성하는 공정이 요구되지 않아 제조 공정의 단순화 및 제조 비용의 절감을 가능하게 한다.Therefore, in the resistance change memory according to the third embodiment of the present invention, a memory element which is easy to secure the electric conductivity and is transparent and flexible compared to the conventional transparent electrodes ITO, IZO and GZO is realized, A process for forming a change layer is not required, thereby simplifying a manufacturing process and reducing manufacturing costs.

도 13은 본 발명의 제 1실시예에 따른 저항 변화 메모리의 제조방법을 설명하기 위한 도면이다.13 is a view for explaining a method of manufacturing the resistance change memory according to the first embodiment of the present invention.

도 13을 참조하여 설명하면, 먼저, 저항 변화 메모리를 형성할 기판(10)을 준비한다(도 13의 (a)).Referring to Fig. 13, first, a substrate 10 on which a resistance change memory is to be formed is prepared (Fig. 13 (a)).

다음으로, 그 기판(10) 상부에 복수 개의 열이 평행하게 배열된 소정의 패턴으로 산화물층(111)을 패터닝하고 그 위에 동일한 패턴으로 금속층(112)을 패터닝한 후 다시 동일한 패턴으로 산화물층(113)을 패터닝하여 하부 전극(110)을 형성하게 된다(도 13의 (b)).Next, the oxide layer 111 is patterned in a predetermined pattern in which a plurality of rows are arranged in parallel on the substrate 10, and the metal layer 112 is patterned thereon in the same pattern. Thereafter, an oxide layer 113 are patterned to form the lower electrode 110 (FIG. 13 (b)).

그 다음에는, 하부 전극(110)의 상부에 그 하부 전극(110)과 교차하는 복수 개의 열이 평행하게 배열된 패턴으로 산화물층(121)을 패터닝하고 그 위에 동일한 패턴으로 금속층(122)을 패터닝한 후 다시 동일한 패턴으로 산화물층(123)을 패터닝하여 상부 전극(120)을 형성하게 된다(도 13의 (c)).Next, the oxide layer 121 is patterned in a pattern in which a plurality of rows intersecting the lower electrode 110 are arranged in parallel on the lower electrode 110, and the metal layer 122 is patterned thereon in the same pattern The oxide layer 123 is patterned in the same pattern again to form the upper electrode 120 (FIG. 13 (c)).

이때, 하부 전극(110)과 상부 전극(120)의 금속층(112, 122)은 금(Au), 은(Ag), 구리(Cu), 몰리브덴(Mo) 및 알루미늄(Al) 중 적어도 하나를 포함하는 전도성 금속 물질로 형성될 수 있고, 하부 전극(110)과 상부 전극(120)의 산화물층은, 산화아연(ZnO), 산화타이타늄(TiO2), 삼산화텅스텐(WO3), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 산화몰리브덴(MoO3), 산화니켈(NiO), Mn-doped tin oxide(MTO), Zn doped tin oxide(ZTO), Ga doped ZnO(GZO), SnxOy, ZrxOy, CoxOy, CrxOy, VxOy, NbxOy ZnMgBeO, MgxOy, MgxNy, TixNy, InxNy, GaxNy, GaxOy, boron nitride(BN), NixNy, SixNy, Al doped ZnO(AZO), MgxZnyOx 및 CuxOy 중 적어도 하나를 포함하는 저항 변화 물질로 형성될 수 있다.At this time, the metal layers 112 and 122 of the lower electrode 110 and the upper electrode 120 include at least one of gold (Au), silver (Ag), copper (Cu), molybdenum (Mo) And the oxide layer of the lower electrode 110 and the upper electrode 120 may be formed of a conductive metal material such as zinc oxide (ZnO), titanium oxide (TiO 2 ), tungsten trioxide (WO 3 ), hafnium oxide 2 ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), molybdenum oxide (MoO 3 ), nickel oxide (NiO), Mn-doped tin oxide (MTO), Zn doped tin oxide ZnO (GZO), Sn x O y, Zr x O y, Co x O y, Cr x O y, V x O y, Nb x O y ZnMgBeO, Mg x O y, Mg x N y, Ti x N y , In x N y , Ga x N y , Ga x O y , boron nitride (BN), Ni x N y , Si x N y , Al doped ZnO (AZO), Mg x Zn y O x, and Cu x O y The resistance change material may include at least one of the following materials.

그리고, 하부 전극(110)과 상부 전극(120)은 서로 직교하는 형태의 크로스바 어레이(cross bar array) 구조를 이루며, 하부 전극(110)과 상부 전극(120) 간의 교차점에는 하부 전극(110)의 금속층(112), 하부 전극(110)의 산화물층(113)과 상부 전극(120)의 산화물층(121), 그리고, 상부 전극(120)의 금속층(122)이 순차적으로 적층된 구조가 형성된다.The lower electrode 110 and the upper electrode 120 form a cross bar array structure that is orthogonal to each other and a lower electrode 110 and a lower electrode 110 are formed at intersections between the lower electrode 110 and the upper electrode 120. [ A structure is formed in which the metal layer 112, the oxide layer 113 of the lower electrode 110, the oxide layer 121 of the upper electrode 120, and the metal layer 122 of the upper electrode 120 are sequentially stacked .

따라서, 하부 전극(110)과 상부 전극(120) 간의 교차점에서, 하부 전극(110)의 금속층(112)과 상부 전극(120)의 금속층(122) 사이에 위치한 산화물층(113, 121)이 저항 변화층으로 기능하여, 상부 전극(120)과 하부 전극(110) 사이에 인가된 전압에 의해 전도성 필라멘트가 생성되어 그 저항 상태가 고저항 상태(High Resistance State, HRS)에서 저저항 상태(Low Resistance State, LRS)로 변화하는 SET 과정과, 리셋 펄스 전압에 의해 그 저항 상태가 저저항 상태에서 고저항 상태로 돌아가면서 전도성 필라멘트(F)가 소실되는 리셋 과정이 이루어질 수 있다.The oxide layer 113 and the oxide layer 121 located between the metal layer 112 of the lower electrode 110 and the metal layer 122 of the upper electrode 120 at the intersection between the lower electrode 110 and the upper electrode 120, A conductive filament is generated by a voltage applied between the upper electrode 120 and the lower electrode 110 and the resistance state is changed from a high resistance state (HRS) to a low resistance state State, LRS), and a reset process in which the conductive filament F is lost while the resistance state is changed from the low resistance state to the high resistance state by the reset pulse voltage can be performed.

즉, 하부 전극(110)과 상부 전극(120) 간의 교차점에 위치하여 저항 변화층으로 기능하는 산화물층(113, 121)의 저항 상태에 따라‘1’과 ‘0’에 해당하는 1비트(bit) 정보를 저장할 수 있는 저항 변화 메모리를 제조할 수 있다.That is, one bit (bit) corresponding to '1' and '0' corresponding to the resistance state of the oxide layer 113 or 121, which is located at the intersection between the lower electrode 110 and the upper electrode 120, ) Information can be stored.

이하에서는, 본 발명의 제 2실시예에 따른 저항 변화 메모리의 제조방법에 대해 설명한다.Hereinafter, a method of manufacturing the resistance change memory according to the second embodiment of the present invention will be described.

도 14는 본 발명의 제 2실시예에 따른 저항 변화 메모리의 제조방법을 설명하기 위한 도면이다.14 is a view for explaining a method of manufacturing the resistance change memory according to the second embodiment of the present invention.

도 14를 참조하면, 먼저, 저항 변화 메모리를 형성할 기판(10)을 준비한다(도 14의 (a)).Referring to Fig. 14, first, a substrate 10 on which a resistance change memory is to be formed is prepared (Fig. 14 (a)).

다음으로, 그 기판(10) 상부에 복수 개의 열이 평행하게 배열된 소정의 패턴으로 산화물층(211)을 패터닝하고 그 위에 동일한 패턴으로 금속층(212)을 패터닝하여 하부 전극(110)을 형성한다(도 14의 (b)).Next, the oxide layer 211 is patterned in a predetermined pattern in which a plurality of rows are arranged in parallel on the substrate 10, and the metal layer 212 is patterned thereon in the same pattern to form the lower electrode 110 (Fig. 14 (b)).

그 다음에는, 하부 전극(210)의 상부에 그 하부 전극(210)과 교차하는 복수 개의 열이 평행하게 배열된 패턴으로 산화물층(221)을 패터닝하고 그 위에 동일한 패턴으로 금속층(222)을 패터닝한 후 다시 동일한 패턴으로 산화물층(223)을 패터닝하여 상부 전극(220)을 형성할 수 있다(도 14의 (c)).Next, the oxide layer 221 is patterned in a pattern in which a plurality of rows intersecting the lower electrode 210 are arranged in parallel on the lower electrode 210, and the metal layer 222 is patterned thereon in the same pattern The upper electrode 220 can be formed by patterning the oxide layer 223 in the same pattern again (FIG. 14 (c)).

한편, 본 발명의 제 2실시예에 따른 저항 변화 메모리의 제조방법의 경우에도, 전술한 본 발명의 제 1실시예에 따른 저항 변화 메모리의 제조방법에서와 동일한 전도성 금속 물질로 하부 전극(210)의 금속층(212)과 상부 전극(220)의 금속층(222)을 형성할 수 있고, 전술한 저항변화 물질로 하부 전극(210)의 산화물층(211)과 상부 전극의 산화물층(221, 223)을 형성할 수 있다.In the method of manufacturing the resistance change memory according to the second embodiment of the present invention, the lower electrode 210 is formed of the same conductive metal material as in the method of manufacturing the resistance change memory according to the first embodiment of the present invention, The metal layer 212 of the lower electrode 210 and the metal layer 222 of the upper electrode 220 can be formed and the oxide layer 211 of the lower electrode 210 and the oxide layers 221 and 223 of the upper electrode can be formed of the above- Can be formed.

아울러, 본 발명의 제 2실시예에 따른 저항 변화 메모리의 제조방법의 경우에도, 전술한 본 발명의 제 1실시예에 따른 저항 변화 메모리의 제조방법에서와 동일하게, 하부 전극(210)과 상부 전극(220) 간의 교차점에서 하부 전극(210)의 금속층(212)과 상부 전극(220)의 금속층(222) 사이에 위치한 산화물층(221)이 저항 변화층으로 기능하여, 상부 전극(220)과 하부 전극(210) 사이에 인가된 전압에 의해 전도성 필라멘트가 생성되어 그 저항 상태가 고저항 상태(High Resistance State, HRS)에서 저저항 상태(Low Resistance State, LRS)로 변화하는 SET 과정과, 리셋 펄스 전압에 의해 그 저항 상태가 저저항 상태에서 고저항 상태로 돌아가면서 전도성 필라멘트(F)가 소실되는 리셋 과정이 이루어질 수 있다.In the method of manufacturing the resistance change memory according to the second embodiment of the present invention, as in the above-described method of manufacturing the resistance change memory according to the first embodiment of the present invention, The oxide layer 221 located between the metal layer 212 of the lower electrode 210 and the metal layer 222 of the upper electrode 220 functions as a resistance variable layer at the intersection between the upper electrode 220 and the lower electrode 220, A SET process in which a conductive filament is generated by a voltage applied between the lower electrodes 210 and changes its resistance state from a high resistance state (HRS) to a low resistance state (LRS) The reset process in which the conductive filament F is lost while the resistance state is changed from the low resistance state to the high resistance state by the pulse voltage can be performed.

따라서, 하부 전극(210)과 상부 전극(220) 간의 교차점에 위치하여 저항 변화층으로 기능하는 산화물층(221)의 저항 상태에 따라‘1’과 ‘0’에 해당하는 1비트(bit) 정보를 저장할 수 있는 저항 변화 메모리를 제조할 수 있다.Accordingly, one bit information corresponding to '1' and '0' according to the resistance state of the oxide layer 221, which is located at the intersection between the lower electrode 210 and the upper electrode 220, A resistance change memory capable of storing the resistance change memory can be manufactured.

이하에서는, 본 발명의 제 3실시예에 따른 저항 변화 메모리의 제조방법에 대해 설명한다.Hereinafter, a method of manufacturing the resistance change memory according to the third embodiment of the present invention will be described.

도 15는 본 발명의 제 3실시예에 따른 저항 변화 메모리의 제조방법을 설명하기 위한 도면이다.15 is a view for explaining a method of manufacturing a resistance change memory according to the third embodiment of the present invention.

도 15를 참조하면, 먼저, 저항 변화 메모리를 형성할 기판(10)을 준비한다(도 15의 (a)).Referring to Fig. 15, first, a substrate 10 on which a resistance change memory is to be formed is prepared (Fig. 15 (a)).

그 다음, 그 기판(10) 상부에 복수 개의 열이 평행하게 배열된 소정의 패턴으로 산화물층(311)을 패터닝하고 그 위에 동일한 패턴으로 금속층(312)을 패터닝한 후 다시 동일한 패턴으로 산화물층(313)을 패터닝하여 하부 전극(310)을 형성하게 된다(도 15의 (b)).Then, the oxide layer 311 is patterned in a predetermined pattern in which a plurality of rows are arranged in parallel on the substrate 10, the metal layer 312 is patterned thereon in the same pattern, and then the oxide layer 311 is patterned in the same pattern 313 are patterned to form the lower electrode 310 (FIG. 15 (b)).

다음에는, 하부 전극(310)의 상부에 그 하부 전극(310)과 교차하는 복수 개의 열이 평행하게 배열된 패턴으로 금속층(321)을 패터닝한 후, 그 위에 동일한 패턴으로 산화물층(322)을 패터닝하여 상부 전극(320)을 형성하게 된다(도 15의 (c)).Next, a metal layer 321 is patterned in a pattern in which a plurality of rows intersecting the lower electrode 310 are arranged in parallel on the lower electrode 310, and then an oxide layer 322 is formed thereon in the same pattern And the upper electrode 320 is formed by patterning (FIG. 15 (c)).

즉, 본 발명의 제 3실시예에 따른 저항 변화 메모리의 제조방법은, 하부 전극(310)의 형성 시 산화물층(311, 313)을 패너닝하는 공정이 2회 수행되고, 상부 전극(320)의 형성 시 산화물층(322)을 패터닝하는 공정이 1회 수행된다.That is, in the method of manufacturing the resistance change memory according to the third embodiment of the present invention, the process of pelletizing the oxide layers 311 and 313 is performed twice in forming the lower electrode 310, The process of patterning the oxide layer 322 is performed once.

한편, 본 발명의 제 3실시예에 따른 저항 변화 메모리의 제조방법의 경우에도, 전술한 본 발명의 제 1실시예에 따른 저항 변화 메모리의 제조방법에서 언급된 전도성 금속 물질로 하부 전극(310)의 금속층(312)과 상부 전극(320)의 금속층(321)을 형성할 수 있고, 전술한 본 발명의 제 1실시예에 따른 저항 변화 메모리의 제조방법에서 언급된 저항변화 물질로 하부 전극(310)의 산화물층(311, 313)과 상부 전극의 산화물층(322)을 형성할 수 있으므로, 이에 대한 중복되는 설명은 생략하고자 한다.In the method of fabricating the resistance change memory according to the third embodiment of the present invention, the lower electrode 310 is formed of the conductive metal material mentioned in the method of manufacturing the resistance change memory according to the first embodiment of the present invention, The metal layer 312 of the lower electrode 310 and the metal layer 321 of the upper electrode 320 can be formed by the resistance change material mentioned in the method of manufacturing the resistance change memory according to the first embodiment of the present invention, The oxide layers 311 and 313 and the oxide layer 322 of the upper electrode can be formed. Therefore, a duplicate description thereof will be omitted.

아울러, 본 발명의 제 3실시예에 따른 저항 변화 메모리의 제조방법을 통해 제조된 저항 변화 메모리는, 하부 전극(310)과 상부 전극(320) 간의 교차점에서 하부 전극(310)의 금속층(312)과 상부 전극(320)의 금속층(321) 사이에 위치한 산화물층(313)이 저항 변화층으로 기능하여, 상부 전극(320)과 하부 전극(310) 사이에 인가된 전압에 의해 전도성 필라멘트가 생성되어 그 저항 상태가 고저항 상태(High Resistance State, HRS)에서 저저항 상태(Low Resistance State, LRS)로 변화하는 SET 과정과, 리셋 펄스 전압에 의해 그 저항 상태가 저저항 상태에서 고저항 상태로 돌아가면서 전도성 필라멘트(F)가 소실되는 리셋 과정이 이루어질 수 있고, 저항 변화층으로 기능하는 산화물층(313)의 저항 상태에 따라‘1’과 ‘0’에 해당하는 1비트(bit) 정보를 저장할 수 있다.The resistance change memory fabricated through the method of fabricating the resistance change memory according to the third embodiment of the present invention includes the metal layer 312 of the lower electrode 310 at the intersection between the lower electrode 310 and the upper electrode 320, The oxide layer 313 located between the upper electrode 320 and the metal layer 321 of the upper electrode 320 functions as a resistance variable layer and a conductive filament is generated by a voltage applied between the upper electrode 320 and the lower electrode 310 A SET process in which the resistance state changes from a high resistance state (HRS) to a low resistance state (LRS), and a reset process in which the resistance state changes from a low resistance state to a high resistance state 1 'and' 0 'according to the resistance state of the oxide layer 313 functioning as the resistance-variable layer is stored. .

이상에서는 본 발명의 바람직한 실시예를 예시적으로 설명하였으나, 본 발명의 범위는 이와 같은 특정 실시예에만 한정되는 것은 아니며, 특허청구범위에 기재된 범주 내에서 적절하게 변경 가능한 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the invention.

110, 210, 310 : 하부 전극
120, 220, 320 : 상부 전극
111, 113, 121, 123, 211, 221, 223, 311, 313, 322 : 산화물층
112, 122, 212, 222, 312, 321 : 금속층110, 210, and 310:
120, 220, 320: upper electrode
111, 113, 121, 123, 211, 221, 223, 311, 313, 322:
112, 122, 212, 222, 312, 321: metal layer

Claims (15)

기판 상부에 적층되고, 산화물층, 금속층 및 산화물층이 순차적으로 적층되는 구조로 형성된 하부 전극; 및
상기 하부 전극과 교차하는 형태로 그 상부에 적층되고, 산화물층, 금속층 및 산화물층이 순차적으로 적층되는 구조로 형성된 상부 전극;을 포함하고,
상기 하부 전극과 상기 상부 전극 간의 교차점에서,
상기 하부 전극의 금속층과 상기 상부 전극의 금속층 사이에 위치한 산화물층이 저항 변화층으로 기능하는 것을 특징으로 하는 저항 변화 메모리.
A lower electrode stacked on the substrate and formed in a structure in which an oxide layer, a metal layer, and an oxide layer are sequentially stacked; And
And an upper electrode stacked on the lower electrode so as to intersect with the lower electrode and having a structure in which an oxide layer, a metal layer, and an oxide layer are sequentially stacked,
At an intersection between the lower electrode and the upper electrode,
Wherein the oxide layer located between the metal layer of the lower electrode and the metal layer of the upper electrode functions as a resistance variable layer.
기판 상부에 적층되고, 산화물층 및 금속층이 순차적으로 적층되는 구조로 형성된 하부 전극; 및
상기 하부 전극과 교차하는 형태로 그 상부에 적층되고, 산화물층, 금속층 및 산화물층이 순차적으로 적층되는 구조로 형성된 상부 전극;을 포함하고,
상기 하부 전극과 상기 상부 전극 간의 교차점에서,
상기 하부 전극의 금속층과 상기 상부 전극의 금속층 사이에 위치한 산화물층이 저항 변화층으로 기능하는 것을 특징으로 하는 저항 변화 메모리.
A lower electrode stacked on the substrate and formed in a structure in which an oxide layer and a metal layer are sequentially stacked; And
And an upper electrode stacked on the lower electrode so as to intersect with the lower electrode and having a structure in which an oxide layer, a metal layer, and an oxide layer are sequentially stacked,
At an intersection between the lower electrode and the upper electrode,
Wherein the oxide layer located between the metal layer of the lower electrode and the metal layer of the upper electrode functions as a resistance variable layer.
기판 상부에 적층되고, 산화물층, 금속층 및 산화물층이 순차적으로 적층되는 구조로 형성된 하부 전극; 및
상기 하부 전극과 교차하는 형태로 그 상부에 적층되고, 금속층 및 산화물층이 순차적으로 적층되는 구조로 형성된 상부 전극;을 포함하고,
상기 하부 전극과 상기 상부 전극 간의 교차점에서,
상기 하부 전극의 금속층과 상기 상부 전극의 금속층 사이에 위치한 산화물층이 저항 변화층으로 기능하는 것을 특징으로 하는 저항 변화 메모리.
A lower electrode stacked on the substrate and formed in a structure in which an oxide layer, a metal layer, and an oxide layer are sequentially stacked; And
And an upper electrode stacked on the lower electrode so as to intersect with the lower electrode and having a structure in which a metal layer and an oxide layer are sequentially stacked,
At an intersection between the lower electrode and the upper electrode,
Wherein the oxide layer located between the metal layer of the lower electrode and the metal layer of the upper electrode functions as a resistance variable layer.
제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 저항 변화층은,
상기 상부 전극의 금속층과 상기 하부 전극의 금속층 사이에 인가된 전압에 의해, 상기 저항 변화층 내부에 전도성 필라멘트가 생성되거나 소실되는 것을 특징으로 하는 저항 변화 메모리.
4. The method according to any one of claims 1 to 3,
The resistance-
And a conductive filament is generated or lost in the resistance variable layer by a voltage applied between the metal layer of the upper electrode and the metal layer of the lower electrode.
제 4항에 있어서,
상기 하부 전극은,
소정 간격으로 평행하게 배열된 복수의 열로 패터닝되고,
상기 상부 전극은,
상기 하부 전극과 직교하는 형태의 크로스바 어레이(cross bar array) 구조를 이루며, 소정 간격으로 평행하게 배열되는 복수의 열로 패터닝되는 것을 특징으로 하는 저항 변화 메모리.
5. The method of claim 4,
The lower electrode may include:
Patterned into a plurality of rows arranged in parallel at predetermined intervals,
The upper electrode includes:
Wherein the lower electrode is patterned into a plurality of rows arranged in parallel at predetermined intervals, the upper electrode and the lower electrode being cross bar array structures orthogonal to the lower electrode.
제 5항에 있어서,
상기 하부 전극의 금속층과 상기 상부 전극의 금속층은,
금(Au), 은(Ag), 구리(Cu), 몰리브덴(Mo) 및 알루미늄(Al) 중 적어도 하나를 포함하는 것을 특징으로 하는 저항 변화 메모리.
6. The method of claim 5,
The metal layer of the lower electrode and the metal layer of the upper electrode may be formed of a metal,
Wherein the resistance change memory comprises at least one of gold (Au), silver (Ag), copper (Cu), molybdenum (Mo), and aluminum (Al).
제 5항에 있어서,
상기 하부 전극의 산화물층과 상기 상부 전극의 산화물층은,
산화아연(ZnO), 산화타이타늄(TiO2), 삼산화텅스텐(WO3), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 산화몰리브덴(MoO3), 산화니켈(NiO), Mn-doped tin oxide(MTO), Zn doped tin oxide(ZTO), Ga doped ZnO(GZO), SnxOy, ZrxOy, CoxOy, CrxOy, VxOy, NbxOy ZnMgBeO, MgxOy, MgxNy, TixNy, InxNy, GaxNy, GaxOy, boron nitride(BN), NixNy, SixNy, Al doped ZnO(AZO), MgxZnyOx 및 CuxOy 중 적어도 하나를 포함하는 것을 특징으로 하는 저항 변화 메모리.
6. The method of claim 5,
Wherein the oxide layer of the lower electrode and the oxide layer of the upper electrode are formed of a single-
(TiO 2 ), tungsten trioxide (WO 3 ), hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), molybdenum oxide (MoO 3 ) (ZnO), Sn x O y , Zr x O y , Co x O y , Cr x O y , and V x O y of ZnO, NiO, Mn-doped tin oxide x O y, Nb x O y ZnMgBeO, Mg x O y, Mg x N y, Ti x N y, In x N y, Ga x N y, Ga x O y, boron nitride (BN), Ni x N y , Si x N y , Al doped ZnO (AZO), Mg x Zn y O x, and Cu x O y .
(1) 기판 상부에 하부 전극의 형성을 위한 산화물층을 소정의 패턴으로 패터닝하는 단계;
(2) 상기 패터닝된 산화물층의 상부에 동일한 패턴으로 금속층을 패터닝하는 단계;
(3) 상기 패터닝된 금속층의 상부에 동일한 패턴으로 산화물층을 다시 패터닝하여 상기 하부 전극을 형성하는 단계;
(4) 상기 하부 전극과 교차하는 소정의 패턴으로, 상기 하부 전극의 위에 상부 전극의 형성을 위한 산화물층을 패터닝하는 단계;
(5) 상기 상부 전극의 형성을 위한 산화물층의 상부에 동일한 패턴으로 금속층을 패터닝하는 단계; 및
(6) 상기 패터닝된 금속층의 상부에 동일한 패턴으로 산화물층을 다시 패터닝하여 상기 상부 전극을 형성하는 단계;를 포함하고,
상기 제 (3)단계 및 상기 제 (4)단계의 산화물층은 저항변화 물질로 형성된 것을 특징으로 하는 저항 변화 메모리의 제조방법.
(1) patterning an oxide layer for forming a lower electrode on a substrate in a predetermined pattern;
(2) patterning the metal layer in the same pattern on the patterned oxide layer;
(3) patterning the oxide layer in the same pattern on the patterned metal layer to form the lower electrode;
(4) patterning an oxide layer for forming an upper electrode on the lower electrode in a predetermined pattern intersecting the lower electrode;
(5) patterning the metal layer in the same pattern on the upper portion of the oxide layer for forming the upper electrode; And
(6) patterning the oxide layer in the same pattern on the patterned metal layer to form the upper electrode,
Wherein the oxide layer of step (3) and step (4) is formed of a resistance change material.
(1) 기판 상부에 하부 전극의 형성을 위한 산화물층을 소정의 패턴으로 패터닝하는 단계;
(2) 상기 패터닝된 산화물층의 상부에 동일한 패턴으로 금속층을 패터닝하여 상기 하부 전극을 형성하는 단계;
(3) 상기 하부 전극과 교차하는 소정의 패턴으로, 상기 하부 전극의 위에 상부 전극의 형성을 위한 산화물층을 패터닝하는 단계;
(4) 상기 상부 전극의 형성을 위한 산화물층의 상부에 동일한 패턴으로 금속층을 패터닝하는 단계; 및
(5) 상기 패터닝된 금속층의 상부에 동일한 패턴으로 산화물층을 패터닝하여 상기 상부 전극을 형성하는 단계;를 포함하고,
상기 제 (3)단계의 산화물층은 저항변화 물질로 형성된 것을 특징으로 하는 저항 변화 메모리의 제조방법.
(1) patterning an oxide layer for forming a lower electrode on a substrate in a predetermined pattern;
(2) patterning the metal layer in the same pattern on the patterned oxide layer to form the lower electrode;
(3) patterning an oxide layer for forming an upper electrode on the lower electrode in a predetermined pattern intersecting the lower electrode;
(4) patterning the metal layer in the same pattern on top of the oxide layer for forming the upper electrode; And
(5) patterning the oxide layer in the same pattern on the patterned metal layer to form the upper electrode,
Wherein the oxide layer of step (3) is formed of a resistance change material.
(1) 기판 상부에 하부 전극의 형성을 위한 산화물층을 소정의 패턴으로 패터닝하는 단계;
(2) 상기 패터닝된 산화물층의 상부에 동일한 패턴으로 금속층을 패터닝하는 단계;
(3) 상기 패터닝된 금속층의 상부에 동일한 패턴으로 산화물층을 패터닝하여 상기 하부 전극을 형성하는 단계;
(4) 상기 하부 전극과 교차하는 소정의 패턴으로, 상기 하부 전극의 위에 상부 전극의 형성을 위한 금속층을 패터닝하는 단계; 및
(5) 상기 패터닝된 금속층의 상부에 동일한 패턴으로 산화물층을 패터닝하여 상기 상부 전극을 형성하는 단계;를 포함하고,
상기 제 (3)단계의 산화물층은 저항변화 물질로 형성된 것을 특징으로 하는 저항 변화 메모리의 제조방법.
(1) patterning an oxide layer for forming a lower electrode on a substrate in a predetermined pattern;
(2) patterning the metal layer in the same pattern on the patterned oxide layer;
(3) patterning the oxide layer in the same pattern on the patterned metal layer to form the lower electrode;
(4) patterning a metal layer for forming an upper electrode on the lower electrode in a predetermined pattern intersecting the lower electrode; And
(5) patterning the oxide layer in the same pattern on the patterned metal layer to form the upper electrode,
Wherein the oxide layer of step (3) is formed of a resistance change material.
제 8항 내지 제 10항 중 어느 한 항에 있어서,
상기 하부 전극과 상기 상부 전극 간의 교차점에서,
상기 하부 전극의 금속층과 상기 상부 전극의 금속층 사이에 위치한 산화물층이 저항 변화층으로 기능하는 것을 특징으로 하는 저항 변화 메모리의 제조방법.
11. The method according to any one of claims 8 to 10,
At an intersection between the lower electrode and the upper electrode,
Wherein an oxide layer located between the metal layer of the lower electrode and the metal layer of the upper electrode functions as a resistance variable layer.
제 11항에 있어서,
상기 저항 변화층은,
상기 상부 전극의 금속층과 상기 하부 전극의 금속층 사이에 인가된 전압에 의해, 상기 저항 변화층 내부에 전도성 필라멘트가 생성되거나 소실되는 것을 특징으로 하는 저항 변화 메모리의 제조방법.
12. The method of claim 11,
The resistance-
Wherein a conductive filament is generated or lost in the resistance variable layer by a voltage applied between the metal layer of the upper electrode and the metal layer of the lower electrode.
제 11항에 있어서,
상기 하부 전극은,
소정 간격으로 평행하게 배열된 복수의 열로 패터닝되고,
상기 상부 전극은,
상기 하부 전극과 직교하는 형태의 크로스바 어레이(cross bar array) 구조를 이루며, 소정 간격으로 평행하게 배열되는 복수의 열로 패터닝되는 것을 특징으로 하는 저항 변화 메모리의 제조방법.
12. The method of claim 11,
The lower electrode may include:
Patterned into a plurality of rows arranged in parallel at predetermined intervals,
The upper electrode includes:
Wherein the lower electrode is patterned into a plurality of rows arranged in parallel at a predetermined interval in a cross bar array structure orthogonal to the lower electrode.
제 11항에 있어서,
상기 하부 전극의 금속층과 상기 상부 전극의 금속층은,
금(Au), 은(Ag), 구리(Cu), 몰리브덴(Mo) 및 알루미늄(Al) 중 적어도 하나를 포함하는 것을 특징으로 하는 저항 변화 메모리의 제조방법.
12. The method of claim 11,
The metal layer of the lower electrode and the metal layer of the upper electrode may be formed of a metal,
Wherein at least one of gold (Au), silver (Ag), copper (Cu), molybdenum (Mo), and aluminum (Al)
제 11항에 있어서,
상기 하부 전극의 산화물층과 상기 상부 전극의 산화물층은,
산화아연(ZnO), 산화타이타늄(TiO2), 삼산화텅스텐(WO3), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 산화몰리브덴(MoO3), 산화니켈(NiO), Mn-doped tin oxide(MTO), Zn doped tin oxide(ZTO), Ga doped ZnO(GZO), SnxOy, ZrxOy, CoxOy, CrxOy, VxOy, NbxOy ZnMgBeO, MgxOy, MgxNy, TixNy, InxNy, GaxNy, GaxOy, boron nitride(BN), NixNy, SixNy, Al doped ZnO(AZO), MgxZnyOx 및 CuxOy 중 적어도 하나를 포함하는 것을 특징으로 하는 저항 변화 메모리의 제조방법.12. The method of claim 11,
Wherein the oxide layer of the lower electrode and the oxide layer of the upper electrode are formed of a single-
(TiO 2 ), tungsten trioxide (WO 3 ), hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), molybdenum oxide (MoO 3 ) (ZnO), Sn x O y , Zr x O y , Co x O y , Cr x O y , and V x O y of ZnO, NiO, Mn-doped tin oxide x O y, Nb x O y ZnMgBeO, Mg x O y, Mg x N y, Ti x N y, In x N y, Ga x N y, Ga x O y, boron nitride (BN), Ni x N y , Si x N y , Al doped ZnO (AZO), Mg x Zn y O x, and Cu x O y .
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