KR102344003B1 - Thin Film Transistor Substrate Having Bi-Layer Oxide Semiconductor - Google Patents
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Abstract
본 발명에 따른 박막 트랜지스터 기판은, 기판 위에 배치되며 산화물 반도체층을 갖는 박막 트랜지스터를 포함한다. 산화물 반도체층은 제1 산화물 반도체층 및 제2 산화물 반도체층을 포함한다. 제1 산화물 반도체층은 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 이루어진다. 제2 산화물 반도체층은 인듐-갈륨-아연-주석 산화물로 이루어지며, 제1 산화물 반도체층 대비 갈륨의 함량이 높다. 제2 산화물 반도체층의 식각률(Etch-rate)은 제1 산화물 반도체층의 식각률 대비 동일하거나 높다.A thin film transistor substrate according to the present invention includes a thin film transistor disposed on the substrate and having an oxide semiconductor layer. The oxide semiconductor layer includes a first oxide semiconductor layer and a second oxide semiconductor layer. The first oxide semiconductor layer is made of Indium-Galium-Zinc-Tin Oxide (IGZTO). The second oxide semiconductor layer is made of indium-gallium-zinc-tin oxide, and has a higher gallium content than the first oxide semiconductor layer. The etch rate of the second oxide semiconductor layer is equal to or higher than that of the first oxide semiconductor layer.
Description
본 발명은 이중층 구조의 산화물 반도체층을 구비한 박막 트랜지스터 기판에 관한 것이다.The present invention relates to a thin film transistor substrate having a double-layered oxide semiconductor layer.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있으며, 그 중요성이 증대되고 있다. 이에 따라, 유기발광 다이오드 표시장치(Organic Light Emitting Diode Display), 액정 표시장치(Liquid Crystal Display: LCD), 플라즈마 표시장치(Plasma Display Panel: PDP), 및 전기영동 표시장치(Electrophoretic Display Device: ED) 등과 같은 다양한 형태의 표시장치가 개발되고, 실용화되고 있다.With the development of information technology, the market for a display device, which is a connection medium between users and information, is growing, and its importance is increasing. Accordingly, an organic light emitting diode display (Organic Light Emitting Diode Display), a liquid crystal display (LCD), a plasma display device (PDP), and an electrophoretic display device (ED) Various types of display devices such as these have been developed and put into practical use.
액정 표시장치는 전계를 이용하여 액정의 광 투과율을 제어함으로써 영상을 표시한다. 유기발광 다이오드 표시장치는 유기발광 다이오드의 발광층으로부터 발생되는 광의 양을 전기적으로 제어함으로써 영상을 표시한다.A liquid crystal display displays an image by controlling the light transmittance of liquid crystal using an electric field. The organic light emitting diode display displays an image by electrically controlling the amount of light generated from the light emitting layer of the organic light emitting diode.
능동형으로 구동하는 표시장치, 예를 들어, 능동형 액정표시장치 및 능동형 유기발광 다이오드 표시장치 등은, 박막 트랜지스터가 구비된 박막 트랜지스터 기판을 포함한다. 박막 트랜지스터는 박막 트랜지스터 기판 상에서 매트릭스 방식으로 배열된 픽셀 내에 할당될 수 있다. Actively driven display devices, for example, an active liquid crystal display device and an active organic light emitting diode display device, include a thin film transistor substrate provided with a thin film transistor. The thin film transistors may be allocated in pixels arranged in a matrix manner on a thin film transistor substrate.
도 1은 종래 기술에 의한 박막 트랜지스터를 갖는 박막 트랜지스터 기판을 나타낸 단면도이다. 1 is a cross-sectional view showing a thin film transistor substrate having a thin film transistor according to the prior art.
도 1을 참조하면, 종래 기술에 의한 박막 트랜지스터 기판은 기판(SUB) 상에 배치된 박막 트랜지스터(T)를 포함한다. 박막 트랜지스터(T)는, 게이트 전극(GE), 반도체층(ACT), 소스/드레인 전극(SE, DE)을 포함한다. Referring to FIG. 1 , a thin film transistor substrate according to the related art includes a thin film transistor T disposed on a substrate SUB. The thin film transistor T includes a gate electrode GE, a semiconductor layer ACT, and source/drain electrodes SE and DE.
게이트 전극(GE)은 기판(SUB) 상에 배치된다. 게이트 전극(GE) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 배치된다. 반도체층(ACT)은 게이트 절연막(GI) 위에서, 게이트 전극(GE)과 중첩하도록 배치된다. 게이트 전극(GE)과 중첩된 반도체층(ACT)의 일부 영역은 채널(channel)로 정의될 수 있다. 소스/드레인 전극(SE, DE)은 반도체층(ACT) 위에서, 소정 간격 이격되어 배치된다. 소스 전극(SE)은 반도체층(ACT)의 일측에 접촉하고, 드레인 전극(DE)은 반도체층(ACT)의 타측에 접촉한다. The gate electrode GE is disposed on the substrate SUB. A gate insulating layer GI is disposed on the gate electrode GE to cover the entire surface of the substrate SUB. The semiconductor layer ACT is disposed on the gate insulating layer GI to overlap the gate electrode GE. A partial region of the semiconductor layer ACT overlapping the gate electrode GE may be defined as a channel. The source/drain electrodes SE and DE are disposed on the semiconductor layer ACT to be spaced apart from each other by a predetermined distance. The source electrode SE contacts one side of the semiconductor layer ACT, and the drain electrode DE contacts the other side of the semiconductor layer ACT.
이와 같은 박막 트랜지스터 기판이, 표시장치를 비롯한 다양한 분야에 적용되기 위해서는 소정의 박막 트랜지스터(T) 소자 특성을 확보할 필요가 있다. 예를 들어, 박막 트랜지스터 기판이 고해상도 및 고속 구동을 요구하는 표시장치에 적용되기 위해서는, 충분한 이동도를 갖는 반도체층(ACT)을 이용할 필요가 있고, 쇼트 채널(short channel)을 구현할 필요가 있다. In order for such a thin film transistor substrate to be applied to various fields including a display device, it is necessary to secure predetermined thin film transistor (T) device characteristics. For example, in order for the thin film transistor substrate to be applied to a display device requiring high resolution and high speed driving, it is necessary to use a semiconductor layer ACT having sufficient mobility and to implement a short channel.
다만, 종래에는, 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO)로 이루어진 반도체층(ACT)을 기반으로 한 박막 트랜지스터(T)를 이용하였기 때문에, 충분한 이동도를 확보하는 데 어려움이 있었다. 또한, 반도체층(ACT)으로 IGZO를 이용하는 경우, 채널의 길이(channel length) 변화에 따라 문턱 전압(threshold voltage) 이 급격히 시프트 되는 쇼트 채널 효과(short channel effect)가 심하게 발생한다. 따라서, 요구되는 문턱 전압값을 유지하면서 쇼트 채널을 구현하는 데에는 어려움이 있다. However, in the prior art, since the thin film transistor T based on the semiconductor layer ACT made of Indium-Galium-Zinc Oxide (IGZO) is used, it is difficult to secure sufficient mobility. there was In addition, when IGZO is used as the semiconductor layer ACT, a short channel effect in which a threshold voltage is rapidly shifted according to a change in channel length occurs severely. Therefore, it is difficult to implement a short channel while maintaining a required threshold voltage value.
도 2는 IGZO-반도체층을 기반으로 한 박막 트랜지스터의 전류-전압 특성을 나타낸 그래프이다. 도 2는 단일층의 IGZO-반도체층(ACT)을 기반으로 한 박막 트랜지스터(T)의 채널 길이 변동(Channel Length Variation; CLV)을 보여주는 것으로, 채널이 10㎛ 내지 4㎛ 길이를 가질 때의 문턱 전압을 측정한 실험 결과이다. CLV는 채널 길이 변화에 대응하여 문턱전압이 시프트되는 정도를 나타낸다.2 is a graph showing current-voltage characteristics of a thin film transistor based on an IGZO-semiconductor layer. 2 shows a channel length variation (CLV) of a thin film transistor (T) based on a single-layer IGZO-semiconductor layer (ACT), a threshold when the channel has a length of 10 µm to 4 µm; This is the test result of measuring the voltage. CLV indicates a degree to which a threshold voltage is shifted in response to a change in channel length.
도 2를 참조하면, IGZO-반도체층(ACT)을 기반으로 한 박막 트랜지스터(T)의 경우, 채널 길이가 변동됨에 따라 문턱 전압이 크게 변화됨을 알 수 있다. 따라서, 쇼트 채널을 구현하는 경우, 문턱 전압이 변동되어 원하는 구동 특성을 얻을 수 없는 문제점이 있다.Referring to FIG. 2 , in the case of the thin film transistor T based on the IGZO-semiconductor layer ACT, it can be seen that the threshold voltage is greatly changed as the channel length is changed. Accordingly, when a short channel is implemented, there is a problem in that a desired driving characteristic cannot be obtained because the threshold voltage is changed.
실제로, 현 수준의 고해상도 표시장치에서 요구하는 구동 속도를 만족하기 위해서는 4㎛ 이하의 길이를 갖는 채널이 필요한데, IGZO-반도체층(ACT)을 기반으로 한 박막 트랜지스터의 채널 길이를 대략 4㎛로 설정하는 경우 문턱전압이 5V 정도 네거티브(negative) 방향으로 시프트되어, 원하는 구동 특성을 확보할 수 없다. In fact, a channel having a length of 4 μm or less is required to satisfy the driving speed required by the current level of high-resolution display. In this case, the threshold voltage is shifted in a negative direction by about 5V, so that a desired driving characteristic cannot be secured.
문턱 전압이 시프트되는 문제를 해소하기 위해, IGZO-반도체층(ACT)을 기반으로 하되 공정 강도 예를 들어 성막 강도를 높게 설정하는 방법을 고려해볼 수 있다. 다만, 이 경우에도 성막 균일도가 저하되는 문제점이 발생할 수 있고, 공정 장비 성능이 쉽게 저하되는 문제점이 발생할 수 있다. In order to solve the problem of shifting the threshold voltage, it is possible to consider a method based on the IGZO-semiconductor layer (ACT) but setting the process strength, for example, the film formation strength to be high. However, even in this case, there may be a problem that the film formation uniformity is lowered, and a problem that the performance of the process equipment is easily lowered may occur.
따라서, 고해상도 및 고속 구동을 요구하는 표시장치 등 다양한 분야에 효과적으로 적용될 수 있는 박막 트랜지스터 기판을 제공하기 위해서는, 신규한 반도체층(ACT)을 갖는 박막 트랜지스터(T)가 제안될 필요가 있다. Accordingly, in order to provide a thin film transistor substrate that can be effectively applied to various fields such as a display device requiring high resolution and high speed driving, a novel thin film transistor T having a semiconductor layer ACT needs to be proposed.
본 발명의 목적은 쇼트 채널을 구현하면서도 안정된 소자 특성을 확보한 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 또 다른 목적은, 고해상도 표시장치 등 다양한 분야에 효과적으로 적용될 수 있는 박막 트랜지스터 기판을 제공하는 데 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a thin film transistor substrate having stable device characteristics while implementing a short channel. Another object of the present invention is to provide a thin film transistor substrate that can be effectively applied to various fields such as a high-resolution display device.
본 발명에 따른 박막 트랜지스터 기판은, 기판 위에 배치되며 산화물 반도체층을 갖는 박막 트랜지스터를 포함한다. 산화물 반도체층은 제1 산화물 반도체층 및 제2 산화물 반도체층을 포함한다. 제1 산화물 반도체층은 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 이루어진다. 제2 산화물 반도체층은 인듐-갈륨-아연-주석 산화물로 이루어지며, 제1 산화물 반도체층 대비 갈륨의 함량이 높다. 제2 산화물 반도체층의 식각률(Etch-rate)은 제1 산화물 반도체층의 식각률 대비 동일하거나 높다.A thin film transistor substrate according to the present invention includes a thin film transistor disposed on the substrate and having an oxide semiconductor layer. The oxide semiconductor layer includes a first oxide semiconductor layer and a second oxide semiconductor layer. The first oxide semiconductor layer is made of Indium-Galium-Zinc-Tin Oxide (IGZTO). The second oxide semiconductor layer is made of indium-gallium-zinc-tin oxide, and has a higher gallium content than the first oxide semiconductor layer. The etch rate of the second oxide semiconductor layer is equal to or higher than that of the first oxide semiconductor layer.
본 발명에 따른 박막 트랜지스터 기판은 조성비를 달리하는 제1 및 제2 산화물 반도체층을 포함한다. 이에 따라, 본 발명은 채널의 길이 변화에 따라 문턱 전압이 급격히 시프트 되는 쇼트 채널 효과를 현저히 줄일 수 있기 때문에, 쇼트 채널을 구현하면서도 문턱 전압 유지할 수 있어, 원하는 소자 특성을 확보할 수 있다. 이에 따라, 본 발명에 따른 박막 트랜지스터 기판은 고해상도 및 고속 구동이 요구되는 표시장치 등에 용이하게 적용될 수 있는 이점을 갖는다.The thin film transistor substrate according to the present invention includes first and second oxide semiconductor layers having different composition ratios. Accordingly, the present invention can significantly reduce the short channel effect, in which the threshold voltage is rapidly shifted according to a change in the length of the channel, so that the threshold voltage can be maintained while implementing the short channel, thereby securing desired device characteristics. Accordingly, the thin film transistor substrate according to the present invention has the advantage that it can be easily applied to a display device requiring high resolution and high speed driving.
도 1은 종래 기술에 의한 박막 트랜지스터를 갖는 박막 트랜지스터 기판을 나타낸 단면도이다.
도 2는 IGZO-반도체층을 기반으로 한 박막 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터를 갖는 박막 트랜지스터 기판을 나타낸 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 산화물 반도체층 구조를 설명하기 위한 도면이다.
도 5는 본 발명에 따른 박막 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
도 6은 갈륨 함량에 따른 식각률 변화를 나타낸 그래프이다.
도 7 및 도 8은 제1 산화물 반도체층과 제2 산화물 반도체층 사이의 식각률 차이에 의한 문제점을 설명하기 위한 도면 및 시뮬레이션 사진이다.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터를 갖는 박막 트랜지스터 기판을 나타낸 단면도이다.
도 10은 본 발명의 제3 실시예에 따른 박막 트랜지스터를 갖는 박막 트랜지스터 기판을 나타낸 단면도이다.
도 11은 본 발명의 제4 실시예에 따른 박막 트랜지스터를 갖는 박막 트랜지스터 기판을 나타낸 단면도이다.1 is a cross-sectional view showing a thin film transistor substrate having a thin film transistor according to the prior art.
2 is a graph showing current-voltage characteristics of a thin film transistor based on an IGZO-semiconductor layer.
3 is a cross-sectional view illustrating a thin film transistor substrate having a thin film transistor according to a first embodiment of the present invention.
4 is a view for explaining the structure of the oxide semiconductor layer of the thin film transistor according to the first embodiment of the present invention.
5 is a graph showing the current-voltage characteristics of the thin film transistor according to the present invention.
6 is a graph illustrating an etch rate change according to a gallium content.
7 and 8 are drawings and simulation photographs for explaining a problem caused by a difference in etch rates between the first oxide semiconductor layer and the second oxide semiconductor layer.
9 is a cross-sectional view showing a thin film transistor substrate having a thin film transistor according to a second embodiment of the present invention.
10 is a cross-sectional view showing a thin film transistor substrate having a thin film transistor according to a third embodiment of the present invention.
11 is a cross-sectional view illustrating a thin film transistor substrate having a thin film transistor according to a fourth embodiment of the present invention.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. Like reference numerals refer to substantially identical elements throughout. In the following description, if it is determined that a detailed description of a known technology or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In describing various embodiments, the same components are representatively described in the introduction and may be omitted in other embodiments.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including an ordinal number such as 1st, 2nd, etc. may be used to describe various elements, but the elements are not limited by the terms. The above terms are used only for the purpose of distinguishing one component from another.
<제1 실시예><First embodiment>
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터를 갖는 박막 트랜지스터 기판을 나타낸 단면도이다. 도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 산화물 반도체층 구조를 설명하기 위한 도면이다. 3 is a cross-sectional view illustrating a thin film transistor substrate having a thin film transistor according to a first embodiment of the present invention. 4 is a view for explaining the structure of the oxide semiconductor layer of the thin film transistor according to the first embodiment of the present invention.
도 3을 참조하면, 종래 기술에 의한 박막 트랜지스터 기판은 기판(SUB) 상에 배치된 박막 트랜지스터(T)를 포함한다. 박막 트랜지스터(T)는, 게이트 전극(GE), 산화물 반도체층(ACT), 소스/드레인 전극(SE, DE)을 포함한다. Referring to FIG. 3 , a thin film transistor substrate according to the related art includes a thin film transistor T disposed on a substrate SUB. The thin film transistor T includes a gate electrode GE, an oxide semiconductor layer ACT, and source/drain electrodes SE and DE.
기판(SUB)은 유리(glass), 또는 플라스틱(plastic) 기반으로 이루어질 수 있다. 예를 들어, 기판(SUB)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate) 등의 플라스틱 재질로 형성되어, 유연한 특성을 가질 수 있다. The substrate SUB may be made of glass or plastic. For example, the substrate SUB may be formed of a plastic material such as polyimide (PI), polyethylene terephthalate (PET), polyethylene naphthalate (PEN), or polycarbonate (PC), and thus may have flexible properties.
기판(SUB) 위에는 게이트 전극(GE)이 배치된다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다.A gate electrode GE is disposed on the substrate SUB. The gate electrode GE includes copper (Cu), molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and tantalum (Ta). And it may be made of a single layer or multiple layers of any one selected from the group consisting of tungsten (W) or an alloy thereof.
게이트 전극(GE) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI)은 게이트 전극(GE)을 절연시키는 것으로, 실리콘 산화막(SiOx)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. A gate insulating layer GI is disposed on the gate electrode GE to cover the entire surface of the substrate SUB. The gate insulating layer GI insulates the gate electrode GE, and may be formed of a silicon oxide layer SiOx, but is not limited thereto.
게이트 절연막(GI) 위에는 산화물 반도체층(ACT)이 배치된다. 산화물 반도체층(ACT)은 게이트 절연막(GI)을 사이에 두고, 게이트 전극(GE)과 중첩하도록 배치된다.An oxide semiconductor layer ACT is disposed on the gate insulating layer GI. The oxide semiconductor layer ACT is disposed to overlap the gate electrode GE with the gate insulating layer GI interposed therebetween.
산화물 반도체층(ACT) 위에는 소스/드레인 전극(SE, DE)이 배치된다. 소스/드레인 전극(SE, DE)은 산화물 반도체층(ACT) 위에서, 소정 간격 이격되어 배치된다. 소스 전극(SE)은 산화물 반도체층(ACT)의 일측에 접촉하고, 드레인 전극(DE)은 산화물 반도체층(ACT)의 타측에 접촉한다. 소스 전극(SE)과 드레인 전극(DE)은 단일층 또는 다층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소스 전극(SE)과 드레인 전극(DE)이 다층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄, 티타늄/알루미늄, 또는 구리/몰리티타늄의 2중층이거나 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴, 티타늄/알루미늄/티타늄, 또는 몰리티타늄/구리/몰리티타늄의 3중층으로 이루어질 수 있다.Source/drain electrodes SE and DE are disposed on the oxide semiconductor layer ACT. The source/drain electrodes SE and DE are disposed on the oxide semiconductor layer ACT to be spaced apart from each other by a predetermined distance. The source electrode SE contacts one side of the oxide semiconductor layer ACT, and the drain electrode DE contacts the other side of the oxide semiconductor layer ACT. The source electrode SE and the drain electrode DE may be formed of a single layer or multiple layers, and in the case of a single layer, molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), It may be made of any one selected from the group consisting of nickel (Ni), neodymium (Nd), and copper (Cu) or an alloy thereof. In addition, when the source electrode SE and the drain electrode DE are multi-layered, it is a double layer of molybdenum/aluminum-neodymium, molybdenum/aluminum, titanium/aluminum, or copper/mo-titanium, or molybdenum/aluminum-neodymium/molybdenum, molybdenum. It may be made of a triple layer of /aluminum/molybdenum, titanium/aluminum/titanium, or motitanium/copper/mo-titanium.
산화물 반도체층(ACT)은 제1 산화물 반도체층(AN), 및 제2 산화물 반도체층(AF)을 포함한다. 제1 산화물 반도체층(AN)은 전자가 이동하는 주된 채널층이므로, 게이트 전극(GE)과 인접하게 배치된다. 따라서, 제1 산화물 반도체층(AN)은 제2 산화물 반도체층(AF) 보다 게이트 전극(GE)에 인접하게 배치된 층으로 정의될 수 있고, 제2 산화물 반도체층(AF)은 제1 산화물 반도체층(AN) 보다 게이트 전극(GE)으로부터 이격하여 배치된 층으로 정의될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 주된 채널층인 제1 산화물 반도체층(AN)과 직접 접촉한다. The oxide semiconductor layer ACT includes a first oxide semiconductor layer AN and a second oxide semiconductor layer AF. Since the first oxide semiconductor layer AN is a main channel layer through which electrons move, it is disposed adjacent to the gate electrode GE. Accordingly, the first oxide semiconductor layer AN may be defined as a layer disposed closer to the gate electrode GE than the second oxide semiconductor layer AF, and the second oxide semiconductor layer AF is the first oxide semiconductor layer. It may be defined as a layer disposed to be spaced apart from the gate electrode GE rather than the layer AN. The source electrode SE and the drain electrode DE directly contact the first oxide semiconductor layer AN, which is the main channel layer.
제1 산화물 반도체층(AN)은, 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함한다. 즉, 본 발명에 따른 제1 산화물 반도체층(AN)은 IGZO를 기반으로하는 종래 반도체층과는 달리 이동도(mobility)를 증가시키기 위해, 주석(Tin)을 더 포함한다. 이에 따라, 본 발명의 실시예는, 제1 산화물 반도체층(AN)을 포함함으로써, 고이동도 소자를 구현할 수 있다. The first oxide semiconductor layer AN includes Indium-Galium-Zinc-Tin Oxide (IGZTO). That is, the first oxide semiconductor layer (AN) according to the present invention further includes tin (Tin) to increase mobility, unlike the conventional semiconductor layer based on IGZO. Accordingly, in the embodiment of the present invention, a high mobility device may be implemented by including the first oxide semiconductor layer AN.
이동도를 고려할 때, 제1 산화물 반도체층(AN)에서, 인듐-갈륨-아연-주석의 조성비는 4:1:4:1인 것이 바람직하다. 각 원소의 함량은, 원자량, 분자량 혹은 몰수로 표현할 수 있으나, 여기서는 구성 원소들의 함량 비율에 관한 것으로서, 함량 단위를 사용하지 않는다. 좀 더 구체적으로는, 인듐-갈륨-아연-주석의 함량이 다음과 같은 조건 하에 있는 것이 바람직하다. In과 Sn의 함량 비율은, 2.5 ≤ In/Sn ≤ 5 인 것이 바람직하다. Ga과 Sn의 함량 비율은, 1 ≤ Ga/Sn ≤ 2 인 것이 바람직하다. Zn과 Sn의 함량 비율은, 2.5 ≤ Zn/Sn ≤ 5 인 것이 바람직하다. 제1 산화물 반도체층(AN)은 고온 증착 기술을 통해 전술한 조성을 갖는 박막으로 형성될 수 있다. Considering mobility, in the first oxide semiconductor layer (AN), the composition ratio of indium-gallium-zinc-tin is preferably 4:1:4:1. The content of each element may be expressed by atomic weight, molecular weight, or number of moles, but here, as it relates to the content ratio of constituent elements, a content unit is not used. More specifically, the content of indium-gallium-zinc-tin is preferably under the following conditions. The content ratio of In and Sn is preferably 2.5 ≤ In/Sn ≤ 5. The content ratio of Ga and Sn is preferably 1 ≤ Ga/Sn ≤ 2. The content ratio of Zn and Sn is preferably 2.5 ≤ Zn/Sn ≤ 5. The first oxide semiconductor layer AN may be formed as a thin film having the above-described composition through a high-temperature deposition technique.
다만, 산화물 반도체층(ACT)을 IGZTO 기반의 단일층으로 형성하는 경우, 채널의 길이(channel length) 변화에 따라 문턱 전압(threshold voltage) 이 크게 시프트 된다. 따라서, 요구되는 문턱 전압값을 유지하면서 쇼트 채널을 구현하는 데에는 어려움이 있다. 달리 표현하면, IGZO 기반의 반도체층에서 단순히 주석의 함량만을 증가시키는 경우, CLV(Channel Length Variation) 영향성에 의해, 쇼트 채널을 구현하면서 원하는 구동 특성을 확보하기 어렵다. CLV는 채널 길이 변화에 대응하여 문턱전압이 시프트되는 정도를 나타낸다.However, when the oxide semiconductor layer ACT is formed as a single layer based on IGZTO, the threshold voltage is greatly shifted according to a change in the channel length. Therefore, it is difficult to implement a short channel while maintaining a required threshold voltage value. In other words, when only the content of tin is increased in the IGZO-based semiconductor layer, it is difficult to secure desired driving characteristics while implementing a short channel due to the influence of CLV (Channel Length Variation). CLV indicates a degree to which a threshold voltage is shifted in response to a change in channel length.
이를 방지하기 위하여, 본원 발명은 제2 산화물 반도체층(AF)을 더 포함한다. 제2 산화물 반도체층(AF)은, 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함한다. 제2 산화물 반도체층(AF)은 제1 산화물 반도체층(AN) 대비 갈륨의 함량이 높다. 따라서, 제2 산화물 반도체층(AF)은 제1 산화물 반도체층(AN) 대비 전도성이 낮다. 또한, 제2 산화물 반도체층(AF)은 제1 산화물 반도체층(AN) 대비 밴드 갭(band- gap)이 크다. 좀 더 구체적으로, 제2 산화물 반도체층(AF)에서 Ga와 Sn의 함량 비율(Ga/Sn)은, 제1 산화물 반도체층(AN)에서 Ga과 Sn의 함량 비율(Ga/Sn) 보다 높은 것이 바람직하다.To prevent this, the present invention further includes a second oxide semiconductor layer (AF). The second oxide semiconductor layer AF includes Indium-Galium-Zinc-Tin Oxide (IGZTO). The second oxide semiconductor layer AF has a higher gallium content than the first oxide semiconductor layer AN. Accordingly, the second oxide semiconductor layer AF has lower conductivity than the first oxide semiconductor layer AN. In addition, the second oxide semiconductor layer AF has a larger band-gap than the first oxide semiconductor layer AN. More specifically, the content ratio (Ga/Sn) of Ga and Sn in the second oxide semiconductor layer AF is higher than the content ratio of Ga and Sn (Ga/Sn) in the first oxide semiconductor layer AN. desirable.
도 4를 참조하면, 본 발명의 산화물 반도체층(ACT)은, 전술한 바와 같이 조성비가 상이한 제1 산화물 반도체층(AN) 및 제2 산화물 반도체층(AF)을 포함함으로써, 헤테로 접합(Hetero-junction) 구조를 갖는다. 여기서, 제1 산화물 반도체층(AN)과 제2 산화물 반도체층(AF)의 접합 부분에는, 내부 확산 전위(built-in potential)에 의한 공핍 영역(depletion region)이 형성된다. 내부 확산 전위(Vbi)는 상기 접합 부분에서 밴드 벤딩(band bending)을 유발한다. 본 발명의 산화물 반도체층(ACT)은 공핍 영역을 갖기 때문에 총 전하 밀도를 제어할 수 있어, 채널 길이에 따라 문턱 전압이 왜곡되는 것을 방지할 수 있다. Referring to FIG. 4 , the oxide semiconductor layer ACT of the present invention includes a first oxide semiconductor layer AN and a second oxide semiconductor layer AF having different composition ratios as described above, thereby forming a heterojunction (Hetero-). junction) structure. Here, in the junction portion of the first oxide semiconductor layer AN and the second oxide semiconductor layer AF, a depletion region due to a built-in potential is formed. The internal diffusion potential Vbi causes band bending in the junction portion. Since the oxide semiconductor layer ACT of the present invention has a depletion region, it is possible to control the total charge density, thereby preventing the threshold voltage from being distorted according to the channel length.
본 발명의 제1 실시예는, 채널의 길이 변화에 따라 문턱 전압이 급격히 시프트 되는 쇼트 채널 효과(short channel effect)를 현저히 줄일 수 있기 때문에, 쇼트 채널을 구현하면서도 문턱 전압 유지할 수 있어, 원하는 박막 트랜지스터의 소자 특성을 확보할 수 있다. 이에 따라, 본 발명의 실시예에 따른 박막 트랜지스터 기판은 고해상도 및 고속 구동이 요구되는 표시장치 등에 용이하게 적용될 수 있는 이점을 갖는다.According to the first embodiment of the present invention, since a short channel effect in which a threshold voltage is rapidly shifted according to a change in the length of a channel can be significantly reduced, the threshold voltage can be maintained while realizing a short channel, and thus a desired thin film transistor of device characteristics can be secured. Accordingly, the thin film transistor substrate according to the embodiment of the present invention has the advantage that it can be easily applied to a display device requiring high resolution and high speed driving.
또한, 본 발명의 제1 실시예는, 조성비가 상이한 제1 및 제2 산화물 반도체층(AN, AF)을 적층하는 것 만으로 쇼트 채널 효과를 현저히 줄일 수 있기 때문에, 쇼트 채널 효과를 줄이기 위해 성막 강도를 높게 설정하는 등 공정 조건을 변경할 필요가 없다. 따라서, 공정 자유도가 현저히 향상될 수 있으며, 공정 장비 성능이 저하되는 문제를 방지할 수 있다. In addition, in the first embodiment of the present invention, since the short channel effect can be significantly reduced only by stacking the first and second oxide semiconductor layers (AN, AF) having different composition ratios, the film formation strength to reduce the short channel effect There is no need to change the process conditions, such as setting Accordingly, the degree of freedom in the process can be significantly improved, and the problem of deterioration of process equipment performance can be prevented.
도 5는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 전류-전압 특성을 나타낸 그래프이다. 도 5는 이중의 IGZTO-반도체층을 기반으로 한 박막 트랜지스터(T)의 CLV를 보여주는 것으로, 채널이 10㎛ 내지 4㎛ 길이를 가질 때의 문턱 전압을 측정한 실험 결과이다. 여기서, 이중의 IGZTO-반도체층은, 4:1:4:1의 함량비를 갖는 제1 산화물 반도체층(AN)과 4:12:16:1의 함량비를 갖는 제2 산화물 반도체층(AF)이 적층된 구조를 갖는다.5 is a graph showing the current-voltage characteristics of the thin film transistor according to the first embodiment of the present invention. 5 shows the CLV of a thin film transistor (T) based on a double IGZTO-semiconductor layer, and is an experimental result of measuring the threshold voltage when the channel has a length of 10 μm to 4 μm. Here, the double IGZTO-semiconductor layer is a first oxide semiconductor layer (AN) having a content ratio of 4:1:4:1 and a second oxide semiconductor layer (AF) having a content ratio of 4:12:16:1 ) has a stacked structure.
도 5를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터(T)의 경우, 채널 길이 변동에 따라 문턱 전압이 거의 변화되지 않음을 알 수 있다. 이는, 본 발명의 실시예의 경우, 쇼트 채널을 구현하면서도 요구하는 문턱 전압을 유지할 수 있어 원하는 박막 트랜지스터의 소자 특성을 확보할 수 있음을 의미한다. Referring to FIG. 5 , it can be seen that, in the case of the thin film transistor T according to the embodiment of the present invention, the threshold voltage hardly changes according to a change in the channel length. This means that, in the case of an embodiment of the present invention, a desired threshold voltage can be maintained while implementing a short channel, so that desired device characteristics of the thin film transistor can be secured.
또한, 본 발명에 따른 산화물 반도체층(ACT)의 경우, 채널이 4㎛의 폭을 갖고 4㎛의 길이를 갖는 조건에서, 이동도가 대략 23 cm2/V*s로 측정되었다. 이러한 수치는, 동일 조건에서 IGZO-반도체층(ACT)을 기반으로 한 박막 트랜지스터(도 1 참조)의 이동도가 대략 10 cm2/V*s으로 측정됨에 비추어 볼 때, 월등히 높은 수치임을 알 수 있다. 이는, 본 발명의 실시예의 경우, 쇼트 채널을 구현하면서도, 이동도를 현저히 향상시킨 박막 트랜지스터를 제공할 수 있음을 의미한다.In addition, in the case of the oxide semiconductor layer (ACT) according to the present invention, the mobility was measured to be approximately 23 cm2/V*s under the condition that the channel has a width of 4 μm and a length of 4 μm. These figures, it can be seen that in view of the fact that the mobility of the thin film transistor (see FIG. 1) based on the IGZO-semiconductor layer (ACT) under the same conditions is measured to be approximately 10 cm2/V*s, it can be seen that it is an extremely high value. . This means that, in the case of an embodiment of the present invention, it is possible to provide a thin film transistor with significantly improved mobility while implementing a short channel.
한편, 제2 산화물 반도체층(AF)의 갈륨 함량을 지속적으로 높이는 경우, 식각률(etch rate)가 저하될 수 있다. 이 경우, 제2 산화물 반도체층(AF)을 패턴하는 데 공정상 어려움이 있으며, 제1 산화물 반도체층(AN)과 제2 산화물 반도체층(AF) 사이의 식각률 차이에 의해 다음과 같은 문제점이 발생할 수 있다.Meanwhile, when the gallium content of the second oxide semiconductor layer AF is continuously increased, an etch rate may decrease. In this case, there is a difficulty in the process of patterning the second oxide semiconductor layer AF, and the following problems may occur due to the difference in etch rates between the first oxide semiconductor layer AN and the second oxide semiconductor layer AF. can
도 6은 갈륨 함량에 따른 식각률 변화를 나타낸 그래프이다. 도 7 및 도 8은 제1 산화물 반도체층과 제2 산화물 반도체층 사이의 식각률 차이에 의한 문제점을 설명하기 위한 도면 및 시뮬레이션 사진이다. 6 is a graph illustrating an etch rate change according to a gallium content. 7 and 8 are drawings and simulation photographs for explaining a problem caused by a difference in etch rates between the first oxide semiconductor layer and the second oxide semiconductor layer.
도 6을 참조하면, 갈륨의 함량이 증가함에 따라, 식각률이 저하됨을 알 수 있다. 이 경우, 제1 산화물 반도체층(AN)과 제2 산화물 반도체층(AF) 사이의 식각률 차이에 의해 도 7 및 도 8과 같이 언더 컷(under-cut)(UC)이 발생하여, 산화물 반도체층(ACT)이 도 3에 도시된 바와 같이 균일한 테이퍼(taper)를 형성하지 못할 수 있다.Referring to FIG. 6 , it can be seen that the etch rate decreases as the content of gallium increases. In this case, an under-cut UC is generated as shown in FIGS. 7 and 8 due to the difference in etch rate between the first oxide semiconductor layer AN and the second oxide semiconductor layer AF, and thus the oxide semiconductor layer (ACT) may not form a uniform taper as shown in FIG.
구체적으로, 언더 컷(UC)이 발생하거나 산화물 반도체층(ACT)이 역 테이퍼를 갖도록 패턴 되는 경우, 산화물 반도체층(ACT)과 소스/드레인 전극(SE, DE) 사이에 공극(GP)이 형성될 수 있다. 공극(GP)은 소자를 열화시킬 수 있는 수분 및 산소의 유입 경로가 될 수 있어 문제된다. 또한, 공극(GP)에 의해, 상부 레이어가 들뜨는 불량이 야기될 수도 있다.Specifically, when the undercut UC occurs or the oxide semiconductor layer ACT is patterned to have a reverse taper, a void GP is formed between the oxide semiconductor layer ACT and the source/drain electrodes SE and DE. can be The pore GP is a problem because it may become an inflow path for moisture and oxygen that may deteriorate the device. In addition, a defect in which the upper layer is lifted may be caused by the void GP.
언더 컷(UC)이 발생하는 것을 방지하고, 산화물 반도체층(ACT)이 정 테이퍼를 갖도록 패턴 하기 위해, 본 발명에 따른 실시예는 제2 산화물 반도체층(AF)의 식각률을 제1 산화물 반도체층(AN)의 식각률 대비 동일하거나 높게 설정한다. 예를 들어, 본 발명에 따른 실시예는 제2 산화물 반도체층(AF)에서 갈륨과 함께 아연의 함량을 증가시킨다. 도 6을 참조하면, 제2 산화물 반도체층(AF)에서 아연의 함량을 증가시키는 경우, 갈륨의 함량의 증가에도 불구하고, 식각률 저하를 방지할 수 있음을 알 수 있다. 본 발명의 실시예는 갈륨의 함량을 증가시킴과 동시에 아연의 함량을 조절함으로써, 식각률을 조절할 수 있다.In order to prevent the undercut UC from occurring and to pattern the oxide semiconductor layer ACT to have a positive taper, the embodiment according to the present invention increases the etch rate of the second oxide semiconductor layer AF to the first oxide semiconductor layer. It is set equal to or higher than the etch rate of (AN). For example, the embodiment according to the present invention increases the content of zinc together with gallium in the second oxide semiconductor layer AF. Referring to FIG. 6 , it can be seen that, when the content of zinc in the second oxide semiconductor layer AF is increased, the decrease in the etch rate can be prevented despite the increase in the content of gallium. In an embodiment of the present invention, the etch rate can be controlled by increasing the gallium content and simultaneously controlling the zinc content.
구체적으로, 제2 산화물 반도체층(AF)에서, 아연의 함량은 갈륨의 함량 대비 동일하거나 높은 것이 바람직하다. 또한, 제2 산화물 반도체층(AF)에서 Zn과 Sn의 함량 비율(Zn/Sn)은, 제1 산화물 반도체층(AN)에서 Zn과 Sn의 함량 비율(Zn/Sn) 보다 높은 것이 바람직하다. 또한, 제2 산화물 반도체층(AF)의 아연 함량은, 제1 산화물 반도체층(AN)의 아연 함량 대비 동일하거나 높게 선택될 수 있다. 이 경우, 제2 산화물 반도체층(AF)은 제1 산화물 반도체층(AN) 대비 동일하거나 높은 결정성을 갖는다.Specifically, in the second oxide semiconductor layer AF, the content of zinc is preferably equal to or higher than that of gallium. In addition, it is preferable that the content ratio of Zn and Sn in the second oxide semiconductor layer AF (Zn/Sn) is higher than the content ratio of Zn and Sn in the first oxide semiconductor layer AN (Zn/Sn). Also, the zinc content of the second oxide semiconductor layer AF may be selected to be equal to or higher than the zinc content of the first oxide semiconductor layer AN. In this case, the second oxide semiconductor layer AF has the same or higher crystallinity than the first oxide semiconductor layer AN.
제2 산화물 반도체층(AF)의 조성비(갈륨, 및 아연의 함량) 변화에 따른 소자 특성을 확인하기 위해, 다음과 같은 실험을 실시하였다. 실험은, 제1 산화물 반도체층(AN)의 인듐-갈륨-아연-주석 조성비가 4:1:4:1일 때를 기준으로, 제2 산화물 반도체층(AF)의 갈륨 및 아연 함량을 변화시키면서 진행하였으며, CLV 및 이동도를 측정하여 표 1에 나타내었다.In order to confirm device characteristics according to a change in the composition ratio (contents of gallium and zinc) of the second oxide semiconductor layer AF, the following experiment was performed. The experiment was conducted while changing the gallium and zinc contents of the second oxide semiconductor layer AF based on the case where the indium-gallium-zinc-tin composition ratio of the first oxide semiconductor layer AN was 4:1:4:1. In the process, CLV and mobility were measured and shown in Table 1.
(In:Ga:Zn:Sn)first oxide semiconductor layer (AN)
(In:Ga:Zn:Sn)
(In:Ga:Zn:Sn)Second oxide semiconductor layer (AF)
(In:Ga:Zn:Sn)
(L=4㎛) Mobility
(L=4㎛)
표 1을 참조하면, 제2 산화물 반도체층(AF)의 갈륨 함량을 높이는 경우에 CLV 값이 적은 것을 확인할 수 있다. 나아가, 식각률을 조정하기 위해 갈륨의 함량과 함께 아연의 함량을 증가시키는 경우에도, 적은 CLV를 유지하면서 소정의 이동도를 확보할 수 있음을 확인할 수 있다. Referring to Table 1, it can be seen that the CLV value is small when the gallium content of the second oxide semiconductor layer AF is increased. Furthermore, it can be seen that even when the zinc content is increased together with the gallium content to adjust the etch rate, a predetermined mobility can be secured while maintaining a small CLV.
다만, 아연의 함량은 조절될 필요가 있다. 구체적으로, 아연의 함량이 과다한 경우, 결함 밀도(defect density)가 증가하여, 소자가 열화되는 불량이 발생할 수 있다. 따라서, 본 발명의 실시예는 갈륨과 아연의 함량 범위를 한정함으로써, 소자 신뢰성을 확보하고자 한다.However, the content of zinc needs to be adjusted. Specifically, when the content of zinc is excessive, defect density may increase, causing a defect in which the device is deteriorated. Therefore, the embodiment of the present invention is to secure device reliability by limiting the content range of gallium and zinc.
전술한 내용을 고려할 때, 제2 산화물 반도체층(AF)에서, 인듐-갈륨-아연-주석의 조성비는 4:12:16:1인 것이 바람직하다. 좀 더 구체적으로는, 인듐-갈륨-아연-주석의 함량이 다음과 같은 조건 하에 있는 것이 바람직하다. In과 Sn의 함량 비율은, 2.5 ≤ In/Sn ≤ 6 인 것이 바람직하다. Ga과 Sn의 함량 비율은, 10 ≤ Ga/Sn ≤ 16 인 것이 바람직하다. Zn과 Sn의 함량 비율은, 10 ≤ Zn/Sn ≤ 30 인 것이 바람직하다. 제2 산화물 반도체층(AF)은 고온 증착 기술을 통해 전술한 조성을 갖는 박막으로 형성될 수 있다. 외기 영향성을 줄이기 위해, 제1 산화물 반도체층(AN) 및 제2 산화물 반도체층(AF)은 제 위치(in situ)에서 연속 성막 공정을 통해 형성됨이 바람직하다. In consideration of the foregoing, in the second oxide semiconductor layer AF, the composition ratio of indium-gallium-zinc-tin is preferably 4:12:16:1. More specifically, the content of indium-gallium-zinc-tin is preferably under the following conditions. The content ratio of In and Sn is preferably 2.5 ≤ In/Sn ≤ 6 . The content ratio of Ga and Sn is preferably 10 ≤ Ga/Sn ≤ 16. The content ratio of Zn and Sn is preferably 10 ≤ Zn/Sn ≤ 30. The second oxide semiconductor layer AF may be formed as a thin film having the above-described composition through a high-temperature deposition technique. In order to reduce the influence of external air, the first oxide semiconductor layer AN and the second oxide semiconductor layer AF are preferably formed in situ through a continuous deposition process.
도시하지는 않았으나, 박막 트랜지스터는 에치 스토퍼(etch stopper)를 더 포함할 수 있다. 이 경우, 에치 스토퍼는 산화물 반도체층(ACT) 위에 배치되며, 및 소스/드레인 전극(SE, DE)은 에치 스토퍼의 일측 및 타측 상부를 일부 덮도록 배치될 수 있다. 좀 더 구체적으로, 에치 스토퍼는 제2 산화물 반도체층(AF) 상에서, 제2 산화물 반도체층(AF)에 직접 접촉되도록 배치될 수 있다. Although not shown, the thin film transistor may further include an etch stopper. In this case, the etch stopper may be disposed on the oxide semiconductor layer ACT, and the source/drain electrodes SE and DE may be disposed to partially cover one side and upper portions of the other side of the etch stopper. More specifically, the etch stopper may be disposed on the second oxide semiconductor layer AF to directly contact the second oxide semiconductor layer AF.
에치 스토퍼를 구비하는 경우, 산화물 반도체층(ACT)이 원치 않게 식각되는 것을 방지할 수 있기 때문에, 복수의 박막 트랜지스터들 각각의 산화물 반도체층(ACT)을 동일한 형태로 형성할 수 있으며, 채널 특성이 열화되는 것을 방지할 수 있다. 산화물 반도체층(ACT)들을 동일한 형태로 형성할 수 있다라고 함은, 공정 편차에도 불구하고 서로 다른 위치에 형성된 복수의 박막 트랜지스터들이 일정한 구동 특성을 가질 수 있음을 의미한다. When the etch stopper is provided, it is possible to prevent the oxide semiconductor layer ACT from being etched undesirably, so that the oxide semiconductor layer ACT of each of the plurality of thin film transistors can be formed in the same shape, and the channel characteristics are deterioration can be prevented. The fact that the oxide semiconductor layers ACT can be formed in the same shape means that a plurality of thin film transistors formed at different positions can have constant driving characteristics despite process variations.
반대로, 에치 스토퍼를 포함하지 않는 경우, 박막 트랜지스터는, 소스 전극(SE)과 드레인 전극(DE) 사이에서 산화물 반도체층(ACT)의 일부 두께가 식각된, 백 채널 식각(Back Channel Etched) 구조로 구현될 수 있다. 이 경우, 식각되는 부분은, 제2 산화물 반도체층(AF)으로 주된 채널층인 제1 산화물 반도체층(AN)이 아니다. 따라서, 본 발명의 제1 실시예에 따른 박막 트랜지스터가 백 채널 식각(Back Channel Etched) 구조로 구현되는 경우에도, 채널 특성이 열화되는 문제를 방지할 수 있다.Conversely, when the etch stopper is not included, the thin film transistor has a back channel etched structure in which a partial thickness of the oxide semiconductor layer ACT is etched between the source electrode SE and the drain electrode DE. can be implemented. In this case, the etched portion is the second oxide semiconductor layer AF and not the first oxide semiconductor layer AN, which is the main channel layer. Accordingly, even when the thin film transistor according to the first embodiment of the present invention is implemented with a back channel etched structure, it is possible to prevent the problem of deterioration of channel characteristics.
<제2 실시예><Second embodiment>
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터를 갖는 박막 트랜지스터 기판을 나타낸 단면도이다. 제2 실시예를 설명함에 있어서, 제1 실시예와 실질적으로 동일한 내용은 생략하기로 한다. 9 is a cross-sectional view showing a thin film transistor substrate having a thin film transistor according to a second embodiment of the present invention. In the description of the second embodiment, contents substantially the same as those of the first embodiment will be omitted.
도 9를 참조하면, 종래 기술에 의한 박막 트랜지스터 기판은 기판(SUB) 상에 배치된 박막 트랜지스터(T)를 포함한다. 박막 트랜지스터(T)는, 게이트 전극(GE), 산화물 반도체층(ACT) 소스/드레인 전극(SE, DE)을 포함한다. Referring to FIG. 9 , a thin film transistor substrate according to the related art includes a thin film transistor T disposed on a substrate SUB. The thin film transistor T includes a gate electrode GE, an oxide semiconductor layer ACT, and source/drain electrodes SE and DE.
기판(SUB) 위에는 게이트 전극(GE)이 배치된다. 게이트 전극(GE) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI) 위에는 산화물 반도체층(ACT)이 배치된다. 산화물 반도체층(ACT)은 게이트 절연막(GI)을 사이에 두고, 게이트 전극(GE)과 중첩하도록 배치된다. 산화물 반도체층(ACT) 위에는 소스/드레인 전극(SE, DE)이 배치된다. 소스/드레인 전극(SE, DE)은 산화물 반도체층(ACT) 위에서, 소정 간격 이격되어 배치된다. 소스 전극(SE)은 산화물 반도체층(ACT)의 일측에 접촉하고, 드레인 전극(DE)은 산화물 반도체층(ACT)의 타측에 접촉한다. A gate electrode GE is disposed on the substrate SUB. A gate insulating layer GI is disposed on the gate electrode GE to cover the entire surface of the substrate SUB. An oxide semiconductor layer ACT is disposed on the gate insulating layer GI. The oxide semiconductor layer ACT is disposed to overlap the gate electrode GE with the gate insulating layer GI interposed therebetween. Source/drain electrodes SE and DE are disposed on the oxide semiconductor layer ACT. The source/drain electrodes SE and DE are disposed on the oxide semiconductor layer ACT to be spaced apart from each other by a predetermined distance. The source electrode SE contacts one side of the oxide semiconductor layer ACT, and the drain electrode DE contacts the other side of the oxide semiconductor layer ACT.
산화물 반도체층(ACT)은 제1 산화물 반도체층(AN), 및 제2 산화물 반도체층(AF)을 포함한다. 제1 산화물 반도체층(AN)은 전자가 이동하는 주된 채널층이므로, 게이트 전극(GE)과 인접하게 배치된다. 따라서, 제1 산화물 반도체층(AN)은 제2 산화물 반도체층(AF) 보다 게이트 전극(GE)에 인접하게 배치된 층으로 정의될 수 있고, 제2 산화물 반도체층(AF)은 제1 산화물 반도체층(AN) 보다 게이트 전극(GE)으로부터 이격하여 배치된 층으로 정의될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 주된 채널층인 제1 산화물 반도체층(AN)과 직접 접촉한다. The oxide semiconductor layer ACT includes a first oxide semiconductor layer AN and a second oxide semiconductor layer AF. Since the first oxide semiconductor layer AN is a main channel layer through which electrons move, it is disposed adjacent to the gate electrode GE. Accordingly, the first oxide semiconductor layer AN may be defined as a layer disposed closer to the gate electrode GE than the second oxide semiconductor layer AF, and the second oxide semiconductor layer AF is the first oxide semiconductor layer. It may be defined as a layer disposed to be spaced apart from the gate electrode GE rather than the layer AN. The source electrode SE and the drain electrode DE directly contact the first oxide semiconductor layer AN, which is the main channel layer.
본 발명의 제2 실시예에 따른 제1 산화물 반도체층(AN)은 제2 산화물 반도체층(AF) 보다 넓은 면적을 갖는다. 따라서, 본 발명의 제2 실시예는, 소스/드레인 전극(SE, DE)과 주된 채널층인 제1 산화물 반도체층(AN) 사이에 충분한 접촉 면적을 확보할 수 있다. 이에 따라, 본 발명의 제2 실시예는 컨택(contact) 저항을 줄일 수 있는 이점을 갖는다. The first oxide semiconductor layer AN according to the second embodiment of the present invention has a larger area than the second oxide semiconductor layer AF. Accordingly, according to the second embodiment of the present invention, a sufficient contact area may be secured between the source/drain electrodes SE and DE and the first oxide semiconductor layer AN serving as the main channel layer. Accordingly, the second embodiment of the present invention has the advantage of reducing the contact resistance.
제1 및 제2 산화물 반도체층(AN, AF)을 구성하는 원소들의 함량 비율은, 제1 실시예의 그것과 실질적으로 동일하다. Content ratios of elements constituting the first and second oxide semiconductor layers AN and AF are substantially the same as those of the first embodiment.
<제3 실시예><Third embodiment>
도 10은 본 발명의 제3 실시예에 따른 박막 트랜지스터를 갖는 박막 트랜지스터 기판을 나타낸 단면도이다. 10 is a cross-sectional view showing a thin film transistor substrate having a thin film transistor according to a third embodiment of the present invention.
도 10을 참조하면, 종래 기술에 의한 박막 트랜지스터 기판은 기판(SUB) 상에 배치된 박막 트랜지스터(T)를 포함한다. 박막 트랜지스터(T)는, 산화물 반도체층(ACT), 게이트 전극(GE), 소스/드레인 전극(SE, DE)을 포함한다. Referring to FIG. 10 , a thin film transistor substrate according to the related art includes a thin film transistor T disposed on a substrate SUB. The thin film transistor T includes an oxide semiconductor layer ACT, a gate electrode GE, and source/drain electrodes SE and DE.
기판(SUB)은 유리(glass), 또는 플라스틱(plastic) 기반으로 이루어질 수 있다. 예를 들어, 기판(SUB)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate) 등의 플라스틱 재질로 형성되어, 유연한 특성을 가질 수 있다. The substrate SUB may be made of glass or plastic. For example, the substrate SUB may be formed of a plastic material such as polyimide (PI), polyethylene terephthalate (PET), polyethylene naphthalate (PEN), or polycarbonate (PC), and thus may have flexible properties.
기판(SUB) 위에는 산화물 반도체층(ACT)이 배치된다. 도시하지는 않았으나, 산화물 반도체층(ACT) 아래에는, 광차단층 및 버퍼층이 더 배치될 수 있다. 광차단층은 박막 트랜지스터의 산화물 반도체층(ACT) 특히 채널에 중첩되도록 배치되어, 외부광으로부터 산화물 반도체 소자를 보호하는 역할을 할 수 있다. 버퍼층은 플라스틱 기판이 이용되는 경우, 플라스틱 기판으로부터 확산되는 이온이나 불순물들을 차단하고, 외부의 수분 침투를 차단하는 역할을 할 수 있다. An oxide semiconductor layer ACT is disposed on the substrate SUB. Although not shown, a light blocking layer and a buffer layer may be further disposed under the oxide semiconductor layer ACT. The light blocking layer is disposed to overlap the oxide semiconductor layer ACT of the thin film transistor, particularly the channel, and may serve to protect the oxide semiconductor device from external light. When a plastic substrate is used, the buffer layer may block ions or impurities diffusing from the plastic substrate, and may serve to block penetration of external moisture.
산화물 반도체층(ACT) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI)은 게이트 전극(GE)을 절연시키는 것으로, 실리콘 산화막(SiOx)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.A gate insulating layer GI is disposed on the oxide semiconductor layer ACT to cover the entire surface of the substrate SUB. The gate insulating layer GI insulates the gate electrode GE, and may be formed of a silicon oxide layer SiOx, but is not limited thereto.
게이트 절연막(GI) 위에는 게이트 전극(GE)이 배치된다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 산화물 반도체층(ACT)과 중첩하도록 배치된다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 도시하지는 않았으나, 게이트 절연막(GI)과 게이트 전극(GE)은 동일 마스크를 이용하여 패턴될 수 있으며, 이 경우, 게이트 절연막(GI)과 게이트 전극(GE)은 동일 면적을 가질 수 있다. A gate electrode GE is disposed on the gate insulating layer GI. The gate electrode GE is disposed to overlap the oxide semiconductor layer ACT with the gate insulating layer GI interposed therebetween. The gate electrode GE includes copper (Cu), molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and tantalum (Ta). And it may be made of a single layer or multiple layers of any one selected from the group consisting of tungsten (W) or an alloy thereof. Although not shown, the gate insulating layer GI and the gate electrode GE may be patterned using the same mask. In this case, the gate insulating layer GI and the gate electrode GE may have the same area.
게이트 전극(GE) 위에는 층간 절연막(IN)이 배치된다. 층간 절연막(IN)은 게이트 전극(GE)과 소스/드레인 전극(SE, DE)을 상호 절연시키는 것으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어질 수 있다. An interlayer insulating layer IN is disposed on the gate electrode GE. The interlayer insulating layer IN insulates the gate electrode GE and the source/drain electrodes SE and DE from each other, and may be formed of a silicon oxide layer SiOx, a silicon nitride layer SiNx, or a multilayer thereof.
층간 절연막(IN) 위에는 소스/드레인 전극(SE, DE)이 배치된다. 소스 전극(SE) 및 드레인 전극(DE)은 소정 간격 이격되어 배치된다. 소스 전극(SE)은 층간 절연막(IN)을 관통하는 소스 콘택홀(SH)을 통해 산화물 반도체층(ACT)의 일측에 접촉한다. 드레인 전극(DE)은 층간 절연막(IN)을 관통하는 드레인 콘택홀(DH)을 통해 산화물 반도체층(ACT)의 타측에 접촉한다.Source/drain electrodes SE and DE are disposed on the interlayer insulating layer IN. The source electrode SE and the drain electrode DE are spaced apart from each other by a predetermined distance. The source electrode SE contacts one side of the oxide semiconductor layer ACT through the source contact hole SH passing through the interlayer insulating layer IN. The drain electrode DE contacts the other side of the oxide semiconductor layer ACT through the drain contact hole DH penetrating the interlayer insulating layer IN.
소스 전극(SE)과 드레인 전극(DE)은 단일층 또는 다층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 소스 전극(SE)과 드레인 전극(DE)이 다층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄, 티타늄/알루미늄, 또는 구리/몰리티타늄의 2중층이거나 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴, 티타늄/알루미늄/티타늄, 또는 몰리티타늄/구리/몰리티타늄의 3중층으로 이루어질 수 있다.The source electrode SE and the drain electrode DE may be formed of a single layer or multiple layers, and in the case of a single layer, molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), It may be made of any one selected from the group consisting of nickel (Ni), neodymium (Nd), and copper (Cu) or an alloy thereof. In addition, when the source electrode SE and the drain electrode DE are multi-layered, it is a double layer of molybdenum/aluminum-neodymium, molybdenum/aluminum, titanium/aluminum, or copper/mo-titanium, or molybdenum/aluminum-neodymium/molybdenum, molybdenum. It may be made of a triple layer of /aluminum/molybdenum, titanium/aluminum/titanium, or motitanium/copper/mo-titanium.
산화물 반도체층(ACT)은 제1 산화물 반도체층(AN), 및 제2 산화물 반도체층(AF)을 포함한다. 제1 산화물 반도체층(AN)은 전자가 이동하는 주된 채널층이므로, 게이트 전극(GE)과 인접하게 배치된다. 따라서, 제1 산화물 반도체층(AN)은 제2 산화물 반도체층(AF) 보다 게이트 전극(GE)에 인접하게 배치된 층으로 정의될 수 있고, 제2 산화물 반도체층(AF)은 제1 산화물 반도체층(AN) 보다 게이트 전극(GE)으로부터 이격하여 배치된 층으로 정의될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 주된 채널층인 제1 산화물 반도체층(AN)과 직접 접촉한다.The oxide semiconductor layer ACT includes a first oxide semiconductor layer AN and a second oxide semiconductor layer AF. Since the first oxide semiconductor layer AN is a main channel layer through which electrons move, it is disposed adjacent to the gate electrode GE. Accordingly, the first oxide semiconductor layer AN may be defined as a layer disposed closer to the gate electrode GE than the second oxide semiconductor layer AF, and the second oxide semiconductor layer AF is the first oxide semiconductor layer. It may be defined as a layer disposed to be spaced apart from the gate electrode GE rather than the layer AN. The source electrode SE and the drain electrode DE directly contact the first oxide semiconductor layer AN, which is the main channel layer.
제1 및 제2 산화물 반도체층(AN, AF)을 구성하는 원소들의 함량 비율은, 제1 실시예의 그것과 실질적으로 동일하다.Content ratios of elements constituting the first and second oxide semiconductor layers AN and AF are substantially the same as those of the first embodiment.
본 발명의 제3 실시예는, 채널의 길이 변화에 따라 문턱 전압이 급격히 시프트 되는 쇼트 채널 효과를 현저히 줄일 수 있기 때문에, 쇼트 채널을 구현하면서도 문턱 전압 유지할 수 있어, 원하는 박막 트랜지스터의 소자 특성을 확보할 수 있다. 이에 따라, 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 고해상도 및 고속 구동이 요구되는 표시장치 등에 용이하게 적용될 수 있는 이점을 갖는다.The third embodiment of the present invention can significantly reduce the short channel effect in which the threshold voltage is rapidly shifted according to the change in the length of the channel, so that the threshold voltage can be maintained while implementing the short channel, thereby securing the desired device characteristics of the thin film transistor. can do. Accordingly, the thin film transistor substrate according to the third embodiment of the present invention has the advantage of being easily applied to a display device requiring high resolution and high speed driving.
<제4 실시예><Fourth embodiment>
도 11은 본 발명의 제4 실시예에 따른 박막 트랜지스터를 갖는 박막 트랜지스터 기판을 나타낸 단면도이다. 제4 실시예를 설명함에 있어서, 제3 실시예와 실질적으로 동일한 내용은 생략하기로 한다.11 is a cross-sectional view illustrating a thin film transistor substrate having a thin film transistor according to a fourth embodiment of the present invention. In the description of the fourth embodiment, contents substantially the same as those of the third embodiment will be omitted.
도 11을 참조하면, 종래 기술에 의한 박막 트랜지스터 기판은 기판(SUB) 상에 배치된 박막 트랜지스터(T)를 포함한다. 박막 트랜지스터(T)는, 산화물 반도체층(ACT), 게이트 전극(GE), 소스/드레인 전극(SE, DE)을 포함한다. Referring to FIG. 11 , a thin film transistor substrate according to the related art includes a thin film transistor T disposed on a substrate SUB. The thin film transistor T includes an oxide semiconductor layer ACT, a gate electrode GE, and source/drain electrodes SE and DE.
기판(SUB) 위에는 산화물 반도체층(ACT)이 배치된다. 산화물 반도체층(ACT) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI) 위에는 게이트 전극(GE)이 배치된다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 산화물 반도체층(ACT)과 중첩하도록 배치된다. 게이트 전극(GE) 위에는 층간 절연막(IN)이 배치된다. 층간 절연막(IN) 위에는 소스/드레인 전극(SE, DE)이 배치된다. 소스 전극(SE) 및 드레인 전극(DE)은 소정 간격 이격되어 배치된다. 소스 전극(SE)은 소스 콘택홀(SH)을 통해 산화물 반도체층(ACT)의 일측에 접촉한다. 드레인 전극(DE)은 드레인 콘택홀(DH)을 통해 산화물 반도체층(ACT)의 타측에 접촉한다.An oxide semiconductor layer ACT is disposed on the substrate SUB. A gate insulating layer GI is disposed on the oxide semiconductor layer ACT to cover the entire surface of the substrate SUB. A gate electrode GE is disposed on the gate insulating layer GI. The gate electrode GE is disposed to overlap the oxide semiconductor layer ACT with the gate insulating layer GI interposed therebetween. An interlayer insulating layer IN is disposed on the gate electrode GE. Source/drain electrodes SE and DE are disposed on the interlayer insulating layer IN. The source electrode SE and the drain electrode DE are spaced apart from each other by a predetermined distance. The source electrode SE contacts one side of the oxide semiconductor layer ACT through the source contact hole SH. The drain electrode DE contacts the other side of the oxide semiconductor layer ACT through the drain contact hole DH.
산화물 반도체층(ACT)은 제1 산화물 반도체층(AN), 및 제2 산화물 반도체층(AF)을 포함한다. 제1 산화물 반도체층(AN)은 전자가 이동하는 주된 채널층이므로, 게이트 전극(GE)과 인접하게 배치된다. 따라서, 제1 산화물 반도체층(AN)은 제2 산화물 반도체층(AF) 보다 게이트 전극(GE)에 인접하게 배치된 층으로 정의될 수 있고, 제2 산화물 반도체층(AF)은 제1 산화물 반도체층(AN) 보다 게이트 전극(GE)으로부터 이격하여 배치된 층으로 정의될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 주된 채널층인 제1 산화물 반도체층(AN)과 직접 접촉한다.The oxide semiconductor layer ACT includes a first oxide semiconductor layer AN and a second oxide semiconductor layer AF. Since the first oxide semiconductor layer AN is a main channel layer through which electrons move, it is disposed adjacent to the gate electrode GE. Accordingly, the first oxide semiconductor layer AN may be defined as a layer disposed closer to the gate electrode GE than the second oxide semiconductor layer AF, and the second oxide semiconductor layer AF is the first oxide semiconductor layer. It may be defined as a layer disposed to be spaced apart from the gate electrode GE rather than the layer AN. The source electrode SE and the drain electrode DE directly contact the first oxide semiconductor layer AN, which is the main channel layer.
제3 실시예에 따른 소스 전극(SE)은 층간 절연막(IN) 및 제1 산화물 반도체층(AN)을 관통하는 소스 콘택홀(SH)을 통해 제1 산화물 반도체층(AN)과 제2 산화물 반도체층(AF)에 접촉된다. 또한, 드레인 전극(DE)은 층간 절연막(IN) 및 제1 산화물 반도체층(AN)을 관통하는 드레인 콘택홀(DH)을 통해 제1 산화물 반도체층(AN)과 제2 산화물 반도체층(AF)에 접촉된다.The source electrode SE according to the third exemplary embodiment includes the first oxide semiconductor layer AN and the second oxide semiconductor layer through the source contact hole SH passing through the interlayer insulating layer IN and the first oxide semiconductor layer AN. in contact with the layer AF. In addition, the drain electrode DE is connected to the first oxide semiconductor layer AN and the second oxide semiconductor layer AF through the drain contact hole DH penetrating the interlayer insulating layer IN and the first oxide semiconductor layer AN. is in contact with
제1 및 제2 산화물 반도체층(AN, AF)을 구성하는 원소들의 함량 비율은, 제1 실시예의 그것과 실질적으로 동일하다.Content ratios of elements constituting the first and second oxide semiconductor layers AN and AF are substantially the same as those of the first embodiment.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.Those skilled in the art through the above description will be able to make various changes and modifications without departing from the technical spirit of the present invention. Accordingly, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
SUB : 기판 GE : 게이트 전극
ACT : 산화물 반도체층 AN : 제1 산화물 반도체층
AF : 제2 산화물 반도체층 SE : 소스 전극
DE : 드레인 전극 GI : 게이트 절연막
IN : 층간 절연막 T : 박막 트랜지스터SUB: substrate GE: gate electrode
ACT: oxide semiconductor layer AN: first oxide semiconductor layer
AF: second oxide semiconductor layer SE: source electrode
DE: drain electrode GI: gate insulating film
IN: interlayer insulating film T: thin film transistor
Claims (28)
상기 산화물 반도체층은,
인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 이루어진 제1 산화물 반도체층; 및
인듐-갈륨-아연-주석 산화물로 이루어지며, 상기 제1 산화물 반도체층 대비 갈륨의 함량이 높은 제2 산화물 반도체층을 포함하고,
상기 제2 산화물 반도체층의 식각률(Etch-rate)은,
상기 제1 산화물 반도체층의 식각률 대비 동일하거나 높고,
상기 제1 산화물 반도체 층은, 2.5 ≤ 인듐/주석 ≤ 5, 1 ≤ 갈륨/주석 ≤ 2, 2.5 ≤ 아연/주석 ≤ 5를 만족하는, 박막 트랜지스터 기판.
A thin film transistor substrate comprising a thin film transistor disposed on the substrate and having an oxide semiconductor layer, the thin film transistor substrate comprising:
The oxide semiconductor layer,
a first oxide semiconductor layer made of Indium-Galium-Zinc-Tin Oxide (IGZTO); and
and a second oxide semiconductor layer made of indium-gallium-zinc-tin oxide and having a higher gallium content than the first oxide semiconductor layer,
The etch rate of the second oxide semiconductor layer is,
The same as or higher than the etch rate of the first oxide semiconductor layer,
The first oxide semiconductor layer may satisfy 2.5 ≤ indium/tin ≤ 5, 1 ≤ gallium/tin ≤ 2, and 2.5 ≤ zinc/tin ≤ 5, the thin film transistor substrate.
상기 박막 트랜지스터는,
게이트 전극, 소스 전극, 및 드레인 전극을 포함하고,
상기 제1 산화물 반도체층은,
상기 제2 산화물 반도체층 대비 상기 게이트 전극에 인접하여 배치되는, 박막 트랜지스터 기판.
The method of claim 1,
The thin film transistor is
a gate electrode, a source electrode, and a drain electrode;
The first oxide semiconductor layer,
The thin film transistor substrate is disposed adjacent to the gate electrode compared to the second oxide semiconductor layer.
상기 제2 산화물 반도체층에서 갈륨과 주석의 함량 비율(Ga/Sn)은,
상기 제1 산화물 반도체층에서 갈륨과 주석의 함량 비율(Ga/Sn) 보다 높은, 박막 트랜지스터 기판.
The method of claim 1,
The content ratio (Ga/Sn) of gallium and tin in the second oxide semiconductor layer is,
Higher than the content ratio (Ga/Sn) of gallium and tin in the first oxide semiconductor layer, the thin film transistor substrate.
상기 제2 산화물 반도체층은,
상기 제1 산화물 반도체층 대비 전도성이 낮은, 박막 트랜지스터 기판.
The method of claim 1,
The second oxide semiconductor layer,
A thin film transistor substrate having lower conductivity than the first oxide semiconductor layer.
상기 제2 산화물 반도체층은,
상기 제1 산화물 반도체층 대비 밴드 갭(band- gap)이 큰, 박막 트랜지스터 기판.
The method of claim 1,
The second oxide semiconductor layer,
A thin film transistor substrate having a larger band-gap compared to the first oxide semiconductor layer.
상기 제2 산화물 반도체층에서 아연의 함량은,
갈륨의 함량과 동일하거나, 갈륨의 함량 보다 높은, 박막 트랜지스터 기판.
The method of claim 1,
The content of zinc in the second oxide semiconductor layer is,
A thin film transistor substrate equal to or higher than the content of gallium.
상기 제2 산화물 반도체층에서 아연과 주석의 함량 비율(Zn/Sn)은,
상기 제1 산화물 반도체층에서의 아연과 주석의 함량 비율(Zn/Sn) 보다 높은, 박막 트랜지스터 기판.
The method of claim 1,
The content ratio of zinc and tin in the second oxide semiconductor layer (Zn/Sn) is,
Higher than the content ratio of zinc and tin (Zn/Sn) in the first oxide semiconductor layer, the thin film transistor substrate.
상기 제2 산화물 반도체층은,
상기 제1 산화물 반도체층 대비 아연의 함량이 동일하거나 높은, 박막 트랜지스터 기판.
The method of claim 1,
The second oxide semiconductor layer,
A thin film transistor substrate having the same or higher zinc content than the first oxide semiconductor layer.
상기 제2 산화물 반도체층은,
상기 제1 산화물 반도체층 대비 결정성이 높은, 박막 트랜지스터 기판.
The method of claim 1,
The second oxide semiconductor layer,
A thin film transistor substrate having a higher crystallinity than the first oxide semiconductor layer.
상기 제1 산화물 반도체 층의 인듐:갈륨:아연:주석의 함량비는,
4:1:4:1인, 박막 트랜지스터 기판.
The method of claim 1,
The content ratio of indium:gallium:zinc:tin of the first oxide semiconductor layer is,
A thin film transistor substrate of 4:1:4:1.
상기 제2 산화물 반도체 층의 인듐:갈륨:아연:주석의 함량비는,
4:12:16:1인, 박막 트랜지스터 기판.
The method of claim 1,
The content ratio of indium:gallium:zinc:tin of the second oxide semiconductor layer is,
4:12:16:1, thin film transistor substrate.
상기 제2 산화물 반도체 층은,
2.5 ≤ 인듐/주석 ≤ 6, 10 ≤ 갈륨/주석 ≤ 16, 10 ≤ 아연/주석 ≤ 30을 만족하는, 박막 트랜지스터 기판.
The method of claim 1,
The second oxide semiconductor layer,
A thin film transistor substrate satisfying 2.5 ≤ indium/tin ≤ 6, 10 ≤ gallium/tin ≤ 16, and 10 ≤ zinc/tin ≤ 30.
상기 소스 전극 및 상기 드레인 전극은,
상기 제1 산화물 반도체층과 직접 접촉하는, 박막 트랜지스터 기판.
3. The method of claim 2,
The source electrode and the drain electrode,
A thin film transistor substrate in direct contact with the first oxide semiconductor layer.
상기 산화물 반도체층은,
정 테이퍼를 갖는, 박막 트랜지스터 기판.The method of claim 1,
The oxide semiconductor layer,
A thin film transistor substrate having a positive taper.
상기 산화물 반도체층은,
인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 이루어진 제1 산화물 반도체층; 및
인듐-갈륨-아연-주석 산화물로 이루어지며, 상기 제1 산화물 반도체층 대비 갈륨의 함량이 높은 제2 산화물 반도체층을 포함하고,
상기 제2 산화물 반도체층의 식각률(Etch-rate)은,
상기 제1 산화물 반도체층의 식각률 대비 동일하거나 높고,
상기 제2 산화물 반도체 층은, 2.5 ≤ 인듐/주석 ≤ 6, 10 ≤ 갈륨/주석 ≤ 16, 10 ≤ 아연/주석 ≤ 30을 만족하는, 박막 트랜지스터 기판.
A thin film transistor substrate comprising a thin film transistor disposed on the substrate and having an oxide semiconductor layer, the thin film transistor substrate comprising:
The oxide semiconductor layer,
a first oxide semiconductor layer made of Indium-Galium-Zinc-Tin Oxide (IGZTO); and
and a second oxide semiconductor layer made of indium-gallium-zinc-tin oxide and having a higher gallium content than the first oxide semiconductor layer,
The etch rate of the second oxide semiconductor layer is,
The same as or higher than the etch rate of the first oxide semiconductor layer,
The second oxide semiconductor layer may satisfy 2.5 ≤ indium/tin ≤ 6, 10 ≤ gallium/tin ≤ 16, and 10 ≤ zinc/tin ≤ 30.
상기 박막 트랜지스터는,
게이트 전극, 소스 전극, 및 드레인 전극을 포함하고,
상기 제1 산화물 반도체층은,
상기 제2 산화물 반도체층 대비 상기 게이트 전극에 인접하여 배치되는, 박막 트랜지스터 기판.
17. The method of claim 16,
The thin film transistor is
a gate electrode, a source electrode, and a drain electrode;
The first oxide semiconductor layer,
The thin film transistor substrate is disposed adjacent to the gate electrode compared to the second oxide semiconductor layer.
상기 제2 산화물 반도체층에서 갈륨과 주석의 함량 비율(Ga/Sn)은,
상기 제1 산화물 반도체층에서 갈륨과 주석의 함량 비율(Ga/Sn) 보다 높은, 박막 트랜지스터 기판.
17. The method of claim 16,
The content ratio (Ga/Sn) of gallium and tin in the second oxide semiconductor layer is,
Higher than the content ratio (Ga/Sn) of gallium and tin in the first oxide semiconductor layer, the thin film transistor substrate.
상기 제2 산화물 반도체층은,
상기 제1 산화물 반도체층 대비 전도성이 낮은, 박막 트랜지스터 기판.
17. The method of claim 16,
The second oxide semiconductor layer,
A thin film transistor substrate having lower conductivity than the first oxide semiconductor layer.
상기 제2 산화물 반도체층은,
상기 제1 산화물 반도체층 대비 밴드 갭(band- gap)이 큰, 박막 트랜지스터 기판.
17. The method of claim 16,
The second oxide semiconductor layer,
A thin film transistor substrate having a larger band-gap compared to the first oxide semiconductor layer.
상기 제2 산화물 반도체층에서 아연의 함량은,
갈륨의 함량과 동일하거나, 갈륨의 함량 보다 높은, 박막 트랜지스터 기판.
17. The method of claim 16,
The content of zinc in the second oxide semiconductor layer is,
A thin film transistor substrate equal to or higher than the content of gallium.
상기 제2 산화물 반도체층에서 아연과 주석의 함량 비율(Zn/Sn)은,
상기 제1 산화물 반도체층에서의 아연과 주석의 함량 비율(Zn/Sn) 보다 높은, 박막 트랜지스터 기판.
17. The method of claim 16,
The content ratio of zinc and tin in the second oxide semiconductor layer (Zn/Sn) is,
Higher than the content ratio of zinc and tin (Zn/Sn) in the first oxide semiconductor layer, the thin film transistor substrate.
상기 제2 산화물 반도체층은,
상기 제1 산화물 반도체층 대비 아연의 함량이 동일하거나 높은, 박막 트랜지스터 기판.
17. The method of claim 16,
The second oxide semiconductor layer,
A thin film transistor substrate having the same or higher zinc content than the first oxide semiconductor layer.
상기 제2 산화물 반도체층은,
상기 제1 산화물 반도체층 대비 결정성이 높은, 박막 트랜지스터 기판.
17. The method of claim 16,
The second oxide semiconductor layer,
A thin film transistor substrate having a higher crystallinity than the first oxide semiconductor layer.
상기 제1 산화물 반도체 층의 인듐:갈륨:아연:주석의 함량비는,
4:1:4:1인, 박막 트랜지스터 기판.
17. The method of claim 16,
The content ratio of indium:gallium:zinc:tin of the first oxide semiconductor layer is,
A thin film transistor substrate of 4:1:4:1.
상기 제2 산화물 반도체 층의 인듐:갈륨:아연:주석의 함량비는,
4:12:16:1인, 박막 트랜지스터 기판.
17. The method of claim 16,
The content ratio of indium:gallium:zinc:tin of the second oxide semiconductor layer is,
4:12:16:1, thin film transistor substrate.
상기 소스 전극 및 상기 드레인 전극은,
상기 제1 산화물 반도체층과 직접 접촉하는, 박막 트랜지스터 기판.
18. The method of claim 17,
The source electrode and the drain electrode,
A thin film transistor substrate in direct contact with the first oxide semiconductor layer.
상기 산화물 반도체층은,
정 테이퍼를 갖는, 박막 트랜지스터 기판.17. The method of claim 16,
The oxide semiconductor layer,
A thin film transistor substrate having a positive taper.
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