KR102338474B1

KR102338474B1 - Semiconductor device comprising Analog Digital conveters sharing reference capacitor and System on Chip comprising the same

Info

Publication number: KR102338474B1
Application number: KR1020150086350A
Authority: KR
Inventors: 이종우; 오승현; 조병학
Original assignee: 삼성전자주식회사
Priority date: 2015-03-12
Filing date: 2015-06-18
Publication date: 2021-12-10
Also published as: KR20160109997A

Abstract

반도체 장치 및 이를 포함하는 SoC가 제공된다. 반도체 장치는, 참조 전압(reference voltage) 생성기로부터 참조 전압을 제공받는 참조 캐퍼시터(reference capacitor), 제1 캐퍼시턴스를 갖고 제1 스위칭 소자를 통해 상기 참조 캐퍼시터에 접속되는 제1 샘플링 캐퍼시터와, 제1 캐퍼시턴스보다 작은 제2 캐퍼시턴스를 갖고 제2 스위칭 소자를 통해 참조 캐퍼시터에 접속되는 제2 샘플링 캐퍼시터를 이용하여 제1 아날로그 신호를 제1 디지털 신호로 변환하는 제1 SAR ADC(Successive Approximation Registor Analog to Digital Converter), 제3 캐퍼시턴스를 갖고 제3 스위칭 소자를 통해 참조 캐퍼시터를 공유하는 제3 샘플링 캐퍼시터와, 제3 캐퍼시턴스보다 작은 제4 캐퍼시턴스를 갖고 제4 스위칭 소자를 통해 참조 캐퍼시터를 공유하는 제4 샘플링 캐퍼시터를 이용하여 제2 아날로그 신호를 제2 디지털 신호로 변환하는 제2 SAR ADC, 및 제1 스위칭 소자와 제3 스위칭 소자를 서로 다른 시간에 참조 캐퍼시터에 접속시키는 컨트롤러를 포함한다.A semiconductor device and an SoC including the same are provided. A semiconductor device, comprising: a reference capacitor receiving a reference voltage from a reference voltage generator; a first sampling capacitor having a first capacitance and connected to the reference capacitor through a first switching element; A first SAR ADC (Successive Approximation ADC) for converting a first analog signal into a first digital signal using a second sampling capacitor having a second capacitance smaller than 1 and connected to a reference capacitor through a second switching element Registor Analog to Digital Converter), a third sampling capacitor having a third capacitance and sharing a reference capacitor through a third switching element, and a fourth switching element having a fourth capacitance smaller than the third capacitance A second SAR ADC that converts a second analog signal to a second digital signal using a fourth sampling capacitor that shares a reference capacitor through Includes controller.

Description

A semiconductor device including a plurality of analog-to-digital converters sharing a reference capacitor, and a SoC including the same

본 발명은 참조 캐퍼시터를 공유하는 아날로그 디지털 변환기를 포함하는 반도체 장치 및 이를 포함하는 SoC에 관한 것이다.The present invention relates to a semiconductor device including an analog-to-digital converter sharing a reference capacitor and an SoC including the same.

아날로그-디지털 변환기(ADC; Analog to Digital Converter)는 아날로그 신호의 각 신호 레벨들을 나타내는 디지털 코드들의 시퀀스를 발생하는 데 사용된다.An analog to digital converter (ADC) is used to generate a sequence of digital codes representing respective signal levels of an analog signal.

최근에는 반복적으로 디지털-아날로그 변환을 수행하여 데이터를 비교하고 디지털 코드의 비트들을 결정하는 연속 근사(Sucessive Approximation) 방식이 사용되고 있다.Recently, a successive approximation method of repeatedly performing digital-analog conversion to compare data and determine bits of a digital code has been used.

본 발명이 해결하고자 하는 기술적 과제는 사이즈가 감소된 반도체 장치를 제공하는 것이다.SUMMARY The technical problem to be solved by the present invention is to provide a semiconductor device having a reduced size.

본 발명이 해결하고자 하는 다른 기술적 과제는 사이즈가 감소된 SoC(System on Chip)를 제공하는 것이다.Another technical problem to be solved by the present invention is to provide a system on chip (SoC) having a reduced size.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 참조 전압(reference voltage) 생성기로부터 참조 전압을 제공받는 참조 캐퍼시터(reference capacitor), 제1 캐퍼시턴스를 갖고 제1 스위칭 소자를 통해 상기 참조 캐퍼시터에 접속되는 제1 샘플링 캐퍼시터와, 제1 캐퍼시턴스보다 작은 제2 캐퍼시턴스를 갖고 제2 스위칭 소자를 통해 참조 캐퍼시터에 접속되는 제2 샘플링 캐퍼시터를 이용하여 제1 아날로그 신호를 제1 디지털 신호로 변환하는 제1 SAR ADC(Successive Approximation Registor Analog to Digital Converter), 제3 캐퍼시턴스를 갖고 제3 스위칭 소자를 통해 참조 캐퍼시터를 공유하는 제3 샘플링 캐퍼시터와, 제3 캐퍼시턴스보다 작은 제4 캐퍼시턴스를 갖고 제4 스위칭 소자를 통해 참조 캐퍼시터를 공유하는 제4 샘플링 캐퍼시터를 이용하여 제2 아날로그 신호를 제2 디지털 신호로 변환하는 제2 SAR ADC, 및 제1 스위칭 소자와 제3 스위칭 소자를 서로 다른 시간에 참조 캐퍼시터에 접속시키는 컨트롤러를 포함한다.A semiconductor device according to an embodiment of the present invention for achieving the above technical problem has a reference capacitor receiving a reference voltage from a reference voltage generator, a first capacitance, and a first switching element A first analog signal using a first sampling capacitor connected to the reference capacitor through A first SAR ADC (Successive Approximation Registor Analog to Digital Converter) for converting to a first digital signal, a third sampling capacitor having a third capacitance and sharing a reference capacitor through a third switching element; a second SAR ADC that converts the second analog signal to a second digital signal using a fourth sampling capacitor having a fourth capacitance less than the turn and sharing a reference capacitor through the fourth switching element, and a first switching element and a controller connecting the third switching element to the reference capacitor at different times.

몇몇 실시예에서, 상기 제1 샘플링 캐퍼시터는 상기 제1 디지털 신호의 MSB(Most Significant Bit)를 결정하는데 이용되고, 상기 제3 샘플링 캐퍼시터는 상기 제2 디지털 신호의 MSB를 결정하는데 이용될 수 있다.In some embodiments, the first sampling capacitor may be used to determine a Most Significant Bit (MSB) of the first digital signal, and the third sampling capacitor may be used to determine the MSB of the second digital signal.

몇몇 실시예에서, 상기 참조 캐퍼시터의 캐퍼시턴스는 상기 제1 샘플링 캐퍼시터의 캐퍼시턴스보다 크고, 상기 참조 캐퍼시터의 캐퍼시턴스는 상기 제2 샘플링 캐퍼시터의 캐퍼시턴스보다 클 수 있다.In some embodiments, a capacitance of the reference capacitor may be greater than a capacitance of the first sampling capacitor, and a capacitance of the reference capacitor may be greater than a capacitance of the second sampling capacitor.

몇몇 실시예에서, 상기 제1 아날로그 신호는 동 위상 신호(In phase signal)를 포함하고, 상기 제2 아날로그 신호는 직교 위상 신호(Quadrature phase signal)를 포함할 수 있다.In some embodiments, the first analog signal may include an in-phase signal, and the second analog signal may include a quadrature phase signal.

몇몇 실시예에서, 상기 컨트롤러는, 상기 제1 내지 제4 스위칭 소자를 순차적으로 상기 참조 캐퍼시터에 접속시킬 수 있다.In some embodiments, the controller may sequentially connect the first to fourth switching elements to the reference capacitor.

몇몇 실시예에서, 상기 컨트롤러는, 상기 제2 스위칭 소자를 상기 참조 캐퍼시터에 접속시키는 동안 상기 제3 스위칭 소자를 상기 참조 캐퍼시터에 접속시킬 수 있다.In some embodiments, the controller may connect the third switching element to the reference capacitor while connecting the second switching element to the reference capacitor.

몇몇 실시예에서, 상기 컨트롤러는 상기 제1 스위칭 소자와 상기 제3 스위칭 소자에 제어 신호를 제공하는 딜레이 라인(delay line)을 포함할 수 있다.In some embodiments, the controller may include a delay line that provides a control signal to the first switching element and the third switching element.

몇몇 실시예에서, 상기 제1 및 제2 SAR ADC와 상기 참조 캐퍼시터를 공유하는 제3 SAR ADC로서, 상기 참조 캐퍼시터와 복수의 제3 샘플링 캐퍼시터를 이용하여 제3 아날로그 신호를 제3 디지털 신호로 변환하는 제3 SAR AD, 및 상기 제1 내지 제3 SAR ADC와 상기 참조 캐퍼시터를 공유하는 제4 SAR ADC로서, 상기 참조 캐퍼시터와 복수의 제4 샘플링 캐퍼시터를 이용하여 제4 아날로그 신호를 제4 디지털 신호로 변환하는 제4 SAR ADC를 더 포함할 수 있다.In some embodiments, a third SAR ADC sharing the reference capacitor with the first and second SAR ADCs, converting a third analog signal into a third digital signal using the reference capacitor and a plurality of third sampling capacitors a third SAR AD, and a fourth SAR ADC sharing the reference capacitor with the first to third SAR ADCs, wherein a fourth analog signal is converted to a fourth digital signal using the reference capacitor and a plurality of fourth sampling capacitors It may further include a fourth SAR ADC that converts to .

몇몇 실시예에서, 상기 제1 아날로그 신호와 상기 제2 아날로그 신호는 동 위상 신호를 포함하고, 상기 제3 아날로그 신호와 상기 제4 아날로그 신호는 직교 위상 신호를 포함할 수 있다.In some embodiments, the first analog signal and the second analog signal may include an in-phase signal, and the third analog signal and the fourth analog signal may include a quadrature signal.

몇몇 실시예에서, 제5 캐퍼시턴스를 갖고 제5 스위칭 소자를 통해 상기 참조 캐퍼시터를 공유하는 제5 샘플링 캐퍼시터와, 상기 제5 캐퍼시턴스보다 작은 제6 캐퍼시턴스를 갖고 제6 스위칭 소자를 통해 상기 참조 캐퍼시터를 공유하는 제6 샘플링 캐퍼시터를 이용하여 제3 아날로그 입력 신호를 제3 디지털 신호로 변환하는 제3 SAR ADC, 및 제7 캐퍼시턴스를 갖고 제7 스위칭 소자를 통해 상기 참조 캐퍼시터를 공유하는 제7 샘플링 캐퍼시터와, 상기 제7 캐퍼시턴스보다 작은 제8 캐퍼시턴스를 갖고 제8 스위칭 소자를 통해 상기 참조 캐퍼시터를 공유하는 제8 샘플링 캐퍼시터를 이용하여 제4 아날로그 입력 신호를 제4 디지털 신호로 변환하는 제4 SAR ADC를 더 포함하고, 상기 컨트롤러는 상기 제1 스위칭 소자, 상기 제3 스위칭 소자, 상기 제5 스위칭 소자 및 상기 제7 스위칭 소자를 서로 다른 시간에 상기 참조 캐퍼시터에 접속시킬 수 있다.In some embodiments, a fifth sampling capacitor having a fifth capacitance and sharing the reference capacitor through a fifth switching element, and a sixth switching element having a sixth capacitance less than the fifth capacitance a third SAR ADC that converts a third analog input signal into a third digital signal using a sixth sampling capacitor that shares the reference capacitor through a third SAR ADC, and a third SAR ADC having a seventh capacitance The fourth analog input signal is converted into a fourth analog input signal by using a shared seventh sampling capacitor and an eighth sampling capacitor having an eighth capacitance smaller than the seventh capacitance and sharing the reference capacitor through an eighth switching element Further comprising a fourth SAR ADC for converting a digital signal, wherein the controller connects the first switching element, the third switching element, the fifth switching element, and the seventh switching element to the reference capacitor at different times can do it

몇몇 실시예에서, 상기 컨트롤러는, 상기 제2 스위칭 소자를 상기 참조 캐퍼시터에 접속시키는 동안 상기 제5 스위칭 소자를 상기 참조 캐퍼시터에 접속시킬 수 있다.In some embodiments, the controller may connect the fifth switching element to the reference capacitor while connecting the second switching element to the reference capacitor.

몇몇 실시예에서, 상기 컨트롤러는, 상기 제4 스위칭 소자를 상기 참조 캐퍼시터에 접속시키는 동안 상기 제7 스위칭 소자를 상기 참조 캐퍼시터에 접속시킬 수 있다.In some embodiments, the controller may connect the seventh switching element to the reference capacitor while connecting the fourth switching element to the reference capacitor.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 참조 전압 생성기로부터 참조 전압을 제공받는 참조 캐패시터, 상기 참조 캐패시터, 및 서로 다른 캐패시턴스를 갖는 복수의 제1 샘플링 캐패시터를 이용하여, 제1 아날로그 신호를 제1 디지털 신호로 변환하는 제1 SAR ADC, 상기 제1 SAR ADC와 상기 참조 캐패시터를 공유하는 제2 SAR ADC로서, 상기 참조 캐패시터, 및 서로 다른 캐퍼시턴스를 갖는 복수의 제2 샘플링 캐패시터를 이용하여, 제2 아날로그 신호를 제2 디지털 신호로 변환하는 제2 SAR ADC, 및 상기 복수의 제1 샘플링 캐패시터 중 가장 큰 캐패시턴스를 갖는 제3 샘플링 캐패시터를 제1 시간에 상기 참조 캐패시터에 접속시키고, 상기 복수의 제2 샘플링 캐패시터 중 가장 큰 캐패시턴스를 갖는 제4 샘플링 캐패시터를 상기 제1 시간과 다른 제2 시간에 상기 참조 캐패시터에 접속시키는 컨트롤러를 포함한다.A semiconductor device according to another embodiment of the present invention for achieving the above technical problem is provided by using a reference capacitor receiving a reference voltage from a reference voltage generator, the reference capacitor, and a plurality of first sampling capacitors having different capacitances. , a first SAR ADC for converting a first analog signal into a first digital signal, a second SAR ADC sharing the reference capacitor with the first SAR ADC, the reference capacitor and a plurality of different capacitances A second SAR ADC that converts a second analog signal into a second digital signal using a second sampling capacitor, and a third sampling capacitor having the largest capacitance among the plurality of first sampling capacitors are referred to above at a first time and a controller coupled to the capacitor and configured to connect a fourth sampling capacitor having a largest capacitance among the plurality of second sampling capacitors to the reference capacitor at a second time different from the first time.

몇몇 실시예에서, 상기 컨트롤러는, 상기 제3 샘플링 캐패시터가 상기 참조 캐패시터에 접속되어 있는 동안, 상기 제4 샘플링 캐패시터를 상기 참조 캐패시터에 접속시키지 않을 수 있다.In some embodiments, the controller may not connect the fourth sampling capacitor to the reference capacitor while the third sampling capacitor is connected to the reference capacitor.

몇몇 실시예에서, 상기 참조 캐퍼시터의 캐퍼시턴스는 상기 제3 샘플링 캐패시터의 캐퍼시턴스보다 크고, 상기 참조 캐퍼시터의 캐퍼시턴스는 상기 제4 샘플링 캐패시터의 캐퍼시턴스보다 클 수 있다.In some embodiments, a capacitance of the reference capacitor may be greater than a capacitance of the third sampling capacitor, and a capacitance of the reference capacitor may be greater than a capacitance of the fourth sampling capacitor.

몇몇 실시예에서, 상기 제1 및 제2 SAR ADC와 상기 참조 캐패시터를 공유하는 제3 및 제4 SAR ADC로서, 상기 참조 캐패시터 및 서로 다른 캐퍼시턴스를 갖는 복수의 제5 샘플링 캐패시터를 이용하여, 제3 아날로그 신호를 제3 디지털 신호로 변환하는 제3 SAR ADC와, 상기 참조 캐패시터 및 서로 다른 캐퍼시턴스를 갖는 복수의 제6 샘플링 캐패시터를 이용하여, 제4 아날로그 신호를 제4 디지털 신호로 변환하는 제4 SAR ADC를 더 포함하고, 상기 컨트롤러는, 상기 복수의 제5 샘플링 캐패시터 중 가장 큰 캐패시턴스를 갖는 샘플링 캐패시터를 상기 제2 시간보다 늦은 제3 시간에 상기 참조 캐패시터에 접속시키고, 상기 복수의 제6 샘플링 캐패시터 중 가장 큰 캐패시턴스를 갖는 샘플링 캐패시터를 상기 제3 시간보다 늦은 제4 시간에 상기 참조 캐패시터에 접속시킬 수 있다.In some embodiments, as third and fourth SAR ADCs sharing the reference capacitor with the first and second SAR ADCs, using the reference capacitor and a plurality of fifth sampling capacitors having different capacitances, A fourth analog signal is converted into a fourth digital signal using a third SAR ADC for converting a third analog signal into a third digital signal, and the reference capacitor and a plurality of sixth sampling capacitors having different capacitances and a fourth SAR ADC, wherein the controller connects a sampling capacitor having a largest capacitance among the plurality of fifth sampling capacitors to the reference capacitor at a third time later than the second time, and A sampling capacitor having the largest capacitance among the sixth sampling capacitors may be connected to the reference capacitor at a fourth time later than the third time.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 샘플링 신호가 제1 레벨인 동안 제1 아날로그 신호를 입력받고, 상기 샘플링 신호가 상기 제1 레벨과 다른 제2 레벨인 동안 상기 입력된 제1 아날로그 신호를 참조 캐퍼시터와 복수의 제1 샘플링 캐퍼시터를 이용하여 제1 디지털 신호로 변환하는 제1 SAR ADC, 상기 샘플링 신호가 상기 제1 레벨인 동안 제2 아날로그 신호를 입력받고, 상기 샘플링 신호가 상기 제2 레벨인 동안 상기 입력된 제2 아날로그 신호를 상기 제1 SAR ADC와 서로 공유하는 상기 참조 캐퍼시터와 복수의 제2 샘플링 캐퍼시터를 이용하여 제2 디지털 신호로 변환하는 제2 SAR ADC, 및 상기 제1 디지털 신호의 MSB(Most Significant Bit)가 결정되는 타이밍과 상기 제2 디지털 신호의 MSB가 결정되는 타이밍이 서로 다르도록 상기 제1 및 제2 SAR ADC를 컨트롤하는 컨트롤러를 포함한다.According to another aspect of the present invention, there is provided a semiconductor device in which a first analog signal is input while a sampling signal is at a first level, and the sampling signal is at a second level different from the first level. a first SAR ADC that converts the input first analog signal into a first digital signal using a reference capacitor and a plurality of first sampling capacitors while receiving a second analog signal while the sampling signal is at the first level , A second converting the input second analog signal into a second digital signal using the reference capacitor and a plurality of second sampling capacitors that are shared with the first SAR ADC while the sampling signal is at the second level a SAR ADC, and a controller for controlling the first and second SAR ADCs so that a timing at which a Most Significant Bit (MSB) of the first digital signal is determined and a timing at which the MSB of the second digital signal is determined are different from each other do.

몇몇 실시예에서, 상기 컨트롤러는, 상기 샘플링 신호가 상기 제2 레벨인 구간의 길이를 고려하여, 상기 제1 디지털 신호의 MSB가 결정되는 타이밍과 상기 제2 디지털 신호의 MSB가 결정되는 타이밍을 컨트롤할 수 있다.In some embodiments, the controller controls a timing at which the MSB of the first digital signal is determined and a timing at which the MSB of the second digital signal is determined in consideration of a length of a section in which the sampling signal is at the second level can do.

몇몇 실시예에서, 상기 컨트롤러는, 상기 샘플링 신호가 상기 제2 레벨에서 상기 제1 레벨로 전환되기 전에, 상기 제2 디지털 신호의 LSB(Least Significant Bit)가 결정되도록 상기 제1 및 제2 디지털 신호의 MSB가 결정되는 타이밍을 컨트롤할 수 있다.In some embodiments, the controller is configured to: before the sampling signal is switched from the second level to the first level, the first and second digital signals such that a least significant bit (LSB) of the second digital signal is determined It is possible to control the timing at which the MSB is determined.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 SoC는, 제1 및 제2 아날로그 신호를 수신하는 수신단, 복수의 제1 샘플링 캐퍼시터를 이용하여 상기 제1 아날로그 신호를 제1 디지털 신호로 변환하는 제1 SAR ADC, 복수의 제2 샘플링 캐퍼시터를 이용하여 상기 제2 아날로그 신호를 제2 디지털 신호로 변환하는 제2 SAR ADC, 상기 제1 및 제2 SAR ADC에 접속되고, 제공받은 참조 전압을 상기 복수의 제1 샘플링 캐퍼시터 중 가장 큰 캐퍼시턴스를 갖는 제1 샘플링 캐퍼시터에 제1 시간에 제공하고, 상기 참조 전압을 상기 복수의 제2 샘플링 캐퍼시터 중 가장 큰 캐퍼시턴스를 갖는 제2 샘플링 캐퍼시터에 상기 제1 시간과 다른 제2 시간에 제공하는 참조 캐퍼시터, 및 상기 제1 및 제2 디지털 신호에 대해 디지털 신호 처리를 수행하는 디지털 신호 처리부를 포함한다.SoC according to an embodiment of the present invention for achieving the above another technical problem, the first analog signal using a receiving end for receiving the first and second analog signals, a plurality of first sampling capacitors to a first digital signal a first SAR ADC for converting to , a second SAR ADC for converting the second analog signal into a second digital signal using a plurality of second sampling capacitors, a reference connected to the first and second SAR ADCs providing a voltage to a first sampling capacitor having a largest capacitance among the plurality of first sampling capacitors at a first time, and providing the reference voltage to a second sampling capacitor having a largest capacitance among the plurality of second sampling capacitors and a reference capacitor provided to the sampling capacitor at a second time different from the first time, and a digital signal processing unit that performs digital signal processing on the first and second digital signals.

몇몇 실시예에서, 상기 참조 캐패시터는 상기 SoC 내부에 배치될 수 있다.In some embodiments, the reference capacitor may be disposed inside the SoC.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 제1 SAR ADC에 대한 상세 블록도이다.
도 3은 도 1의 타이밍 컨트롤러의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 일 실시예에 따른 SoC의 블록도이다.
도 12는 본 발명의 다른 실시예에 따른 SoC의 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 SoC의 블록도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치 및 SoC를 포함하는 전자 시스템의 블록도이다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치 및 SoC를 적용할 수 있는 예시적인 반도체 시스템들이다.1 is a block diagram of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a detailed block diagram of the first SAR ADC of FIG. 1 .
3 is a block diagram of the timing controller of FIG. 1 .
4 is a timing diagram for explaining an operation of a semiconductor device according to an embodiment of the present invention.
5 is a diagram for explaining an effect of a semiconductor device according to an embodiment of the present invention.
6 is a timing diagram illustrating an operation of a semiconductor device according to another exemplary embodiment of the present invention.
7 is a block diagram of a semiconductor device according to another embodiment of the present invention.
8 is a timing diagram for explaining an operation of a semiconductor device according to another embodiment of the present invention.
9 is a block diagram of a semiconductor device according to another embodiment of the present invention.
10 is a timing diagram for explaining an operation of a semiconductor device according to another embodiment of the present invention.
11 is a block diagram of an SoC according to an embodiment of the present invention.
12 is a block diagram of an SoC according to another embodiment of the present invention.
13 is a block diagram of an SoC according to another embodiment of the present invention.
14 is a block diagram of an electronic system including a semiconductor device and an SoC according to embodiments of the present invention.
15 to 17 are exemplary semiconductor systems to which a semiconductor device and SoC according to embodiments of the present invention may be applied.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims. Sizes and relative sizes of components indicated in the drawings may be exaggerated for clarity of description. Like reference numerals refer to like elements throughout, and "and/or" includes each and every combination of one or more of the recited items.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.When one element is referred to as “connected to” or “coupled to” with another element, it means that it is directly connected or coupled to another element, or with the other element intervening. including all cases. On the other hand, when one element is referred to as “directly connected to” or “directly coupled to” with another element, it indicates that another element is not interposed therebetween.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.Spatially relative terms "below", "beneath", "lower", "above", "upper", etc. It can be used to easily describe the correlation between an element or components and other elements or components. The spatially relative terms should be understood as terms including different orientations of the device during use or operation in addition to the orientation shown in the drawings. For example, when an element shown in the figures is turned over, an element described as "beneath" or "beneath" another element may be placed "above" the other element. Accordingly, the exemplary term “below” may include both directions below and above. The device may also be oriented in other orientations, and thus spatially relative terms may be interpreted according to orientation.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, “comprises” and/or “comprising” does not exclude the presence or addition of one or more other components in addition to the stated components.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.Although the first, second, etc. are used to describe various elements or elements, these elements or elements are not limited by these terms, of course. These terms are only used to distinguish one element or component from another. Therefore, it goes without saying that the first element or component mentioned below may be the second element or component within the spirit of the present invention.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used herein may be used with the meaning commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in a commonly used dictionary are not to be interpreted ideally or excessively unless clearly defined in particular.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다. 도 2는 도 1의 제1 SAR ADC에 대한 상세 블록도이다. 도 3은 도 1의 타이밍 컨트롤러의 블록도이다.1 is a block diagram of a semiconductor device according to an embodiment of the present invention. FIG. 2 is a detailed block diagram of the first SAR ADC of FIG. 1 . 3 is a block diagram of the timing controller of FIG. 1 .

도 1 내지 도 3을 참조하면, 반도체 장치(1)는 제1 SAR ADC(Successive Approximation Registor Analog to Digital Converter)(10), 제2 SAR ADC(20), 참조 전압 생성기(30), 타이밍 컨트롤러(40), 및 참조 캐퍼시터(Cref)를 포함한다.1 to 3 , the semiconductor device 1 includes a first Successive Approximation Registor Analog to Digital Converter (SAR) 10, a second SAR ADC 20, a reference voltage generator 30, and a timing controller ( 40), and a reference capacitor (Cref).

제1 SAR ADC(10)와 제2 SAR ADC(20)는 연속 근사(Sucessive Approximation) 방식을 통해 아날로그 신호를 디지털 신호로 변환할 수 있다.The first SAR ADC 10 and the second SAR ADC 20 may convert an analog signal into a digital signal through a successive approximation method.

구체적으로, 제1 SAR ADC(10)는 제1 아날로그 신호(Vin1)를 입력받고 연속 근사 방식을 통해 N비트(여기서 N은 예를 들어, 자연수) 제1 디지털 신호(Dout1)의 각 비트들을 결정한 후, 이를 출력할 수 있다. 제2 SAR ADC(20)는 제2 아날로그 신호(Vin2)를 입력받고 연속 근사 방식을 통해 N비트(여기서 N은 예를 들어, 자연수) 제2 디지털 신호(Dout2)의 각 비트들을 결정한 후, 이를 출력할 수 있다.Specifically, the first SAR ADC 10 receives the first analog signal Vin1 and determines each bit of the first digital signal Dout1 with N bits (where N is, for example, a natural number) through a successive approximation method. After that, you can print it out. The second SAR ADC 20 receives the second analog signal Vin2, determines each bit of the second digital signal Dout2, and determines N bits (where N is, for example, a natural number) through successive approximation. can be printed out.

참조 전압 생성기(30)는 제1 및 제2 SAR ADC(10, 20)의 변환 동작에 필요한 참조 전압(reference voltage)을 생성할 수 있다. 이렇게 참조 전압 생성기(30)를 통해 생성된 참조 전압은 참조 전압 캐퍼시터(Cref)에 저장될 수 있다.The reference voltage generator 30 may generate a reference voltage required for the conversion operation of the first and second SAR ADCs 10 and 20 . The reference voltage generated through the reference voltage generator 30 in this way may be stored in the reference voltage capacitor Cref.

본 실시예에서, 제1 및 제2 SAR ADC(10, 20)는 참조 전압 캐퍼시터(Cref)를 서로 공유할 수 있다. 즉, 제1 및 제2 SAR ADC(10, 20)는 동일한 참조 전압 캐퍼시터(Cref)로부터 참조 전압을 제공받아 아날로그-디지털 변환 동작을 수행할 수 있다.In this embodiment, the first and second SAR ADCs 10 and 20 may share a reference voltage capacitor Cref. That is, the first and second SAR ADCs 10 and 20 may receive a reference voltage from the same reference voltage capacitor Cref and perform an analog-to-digital conversion operation.

이렇게 참조 전압이 참조 전압 캐퍼시터(Cref)를 통해 제1 및 제2 SAR ADC(10, 20)에 제공됨으로써, 참조 전압 생성기(30)가 제1 및 제2 SAR ADC(10, 20)에 직접 접속되는 경우에 비해, 제1 및 제2 SAR ADC(10, 20)의 동작 안정성이 향상될 수 있다.In this way, the reference voltage is provided to the first and second SAR ADCs 10 and 20 through the reference voltage capacitor Cref, so that the reference voltage generator 30 is directly connected to the first and second SAR ADCs 10 and 20 . Compared to a case where the operation stability of the first and second SAR ADCs 10 and 20 is improved, the operation stability of the first and second SAR ADCs 10 and 20 may be improved.

타이밍 컨트롤러(40)는 제1 및 제2 SAR ADC(10, 20)의 변환 동작 타이밍을 컨트롤할 수 있다. 구체적으로, 타이밍 컨트롤러(40)는 제1 및 제2 SAR ADC(10, 20)가 변환 동작을 시작하는 타이밍을 컨트롤할 수 있다. 더욱 구체적으로, 타이밍 컨트롤러(40)는 제1 SAR ADC(10)가 변환 동작을 시작하는 타이밍과 제2 SAR ADC(20)가 변환 동작을 시작하는 타이밍이 서로 다르도록 제1 및 제2 SAR ADC(10, 20)의 동작을 컨트롤 할 수 있다. 이에 대한 보다 구체적인 설명은 후술한다.The timing controller 40 may control conversion operation timings of the first and second SAR ADCs 10 and 20 . Specifically, the timing controller 40 may control the timing at which the first and second SAR ADCs 10 and 20 start a conversion operation. More specifically, the timing controller 40 controls the first and second SAR ADCs so that the timing at which the first SAR ADC 10 starts the conversion operation and the timing at which the second SAR ADC 20 starts the conversion operation are different from each other. You can control the operation of (10, 20). A more detailed description thereof will be given later.

타이밍 컨트롤러(40)는 예를 들어, 변환 동작 시작 신호(CS)를 제공받고, 제1 타이밍 신호(TS1)를 제1 SAR ADC(10)에 제공함으로써 제1 SAR ADC(10)의 변환 동작 타이밍을 결정하고, 제2 타이밍 신호(TS2)를 제2 SAR ADC(20)에 제공함으로써 제2 SAR ADC(20)의 변환 동작 타이밍을 결정할 수 있다. The timing controller 40 receives, for example, a conversion operation start signal CS, and provides the first timing signal TS1 to the first SAR ADC 10 , thereby timing the conversion operation of the first SAR ADC 10 . , and providing the second timing signal TS2 to the second SAR ADC 20 , the conversion operation timing of the second SAR ADC 20 may be determined.

또한, 타이밍 컨트롤러(40)는 제1 및 제2 SAR ADC(10, 20)의 변환 동작이 종료되면, 예를 들어, 변환 동작 종료 신호(CE)를 출력할 수 있다.Also, when the conversion operation of the first and second SAR ADCs 10 and 20 is finished, the timing controller 40 may output, for example, a conversion operation end signal CE.

하지만, 이는 본 발명의 기술적 사상을 설명하기 위한 하나의 예시에 불과하며, 본 발명의 실시예들이 이러한 구성에 제한되는 것은 아니다.However, this is only an example for explaining the technical idea of the present invention, and embodiments of the present invention are not limited to this configuration.

예를 들어, 본 발명의 몇몇 실시예에서, 타이밍 컨트롤러(40)는 샘플링 신호(예를 들어, 도 4의 S)를 직접 제공받는 형태로 변형되어 실시될 수 있다. 이 경우, 타이밍 컨트롤러(40)는 샘플링 신호(예를 들어, 도 4의 S)의 레벨 변화를 감지하여, 제1 및 제2 SAR ADC(10, 20)의 변환 동작을 컨트롤할 수 있다.For example, in some embodiments of the present invention, the timing controller 40 may be modified to receive a sampling signal (eg, S of FIG. 4 ) directly. In this case, the timing controller 40 may control the conversion operation of the first and second SAR ADCs 10 and 20 by detecting a level change of the sampling signal (eg, S of FIG. 4 ).

또한, 도 1에서는 설명의 편의상, 타이밍 컨트롤러(40)를 제1 및 제2 SAR ADC(10, 20)와 별도로 도시하였으나, 역시 본 발명의 실시예들이 이러한 구성에 제한되는 것은 아니다. 몇몇 실시예에서, 타이밍 컨트롤러(40)는 예를 들어, 제1 및 제2 SAR ADC(10, 20) 내부에 구현될 수 있다. 즉, 후술할 제1 및 제2 SAR ADC(10, 20) 내부에 배치된 컨트롤러(예를 들어, 도 2의 14)에 이러한 기능이 통합되어 구현될 수도 있다.Also, although FIG. 1 shows the timing controller 40 separately from the first and second SAR ADCs 10 and 20 for convenience of description, embodiments of the present invention are not limited to this configuration. In some embodiments, the timing controller 40 may be implemented within the first and second SAR ADCs 10 , 20 , for example. That is, these functions may be integrated and implemented in the controller (eg, 14 of FIG. 2 ) disposed inside the first and second SAR ADCs 10 and 20 to be described later.

또한, 다른 몇몇 실시예에서, 타이밍 컨트롤러(40)는 제1 및 제2 SAR ADC(10, 20) 내부에 포함된 컨트롤러(예를 들어, 도 2의 14)를 컨트롤하기 위한 소프트웨어 모듈로 구현될 수도 있다. 즉, 도 1에 도시된 블록 구분은 이해의 편의를 위한 것이지, 본 발명의 실시예들이 이러한 블록 구분에 제한되는 것은 아니다.Further, in some other embodiments, the timing controller 40 may be implemented as a software module for controlling the controllers (eg, 14 in FIG. 2 ) included in the first and second SAR ADCs 10 and 20 . may be That is, the block division shown in FIG. 1 is for convenience of understanding, and embodiments of the present invention are not limited to such block division.

도 2를 참조하면, 제1 SAR ADC(10)는 복수의 샘플링 캐퍼시터(C0~C(N-1)), 복수의 샘플링 스위칭 소자(SW0~SW(N-1)), 제1 스위칭 소자(SWD), 제1 캐퍼시터(CD), 제2 스위칭 소자(SWV), 비교기(12), 및 컨트롤러(14)를 포함할 수 있다.Referring to FIG. 2 , the first SAR ADC 10 includes a plurality of sampling capacitors C0 to C(N-1), a plurality of sampling switching devices SW0 to SW(N-1), and a first switching device ( SWD), a first capacitor CD, a second switching element SWV, a comparator 12 , and a controller 14 may be included.

제2 SAR ADC(도 1의 20)의 구성은 이하에서 설명할 제1 SAR ADC(10)의 구성과 실질적으로 동일할 수 있는 바, 중복된 설명은 생략한다.The configuration of the second SAR ADC ( 20 in FIG. 1 ) may be substantially the same as the configuration of the first SAR ADC 10 , which will be described below, and thus a redundant description will be omitted.

복수의 샘플링 스위칭 소자(SW0~SW(N-1)), 제1 스위칭 소자(SWD), 및 제2 스위칭 소자(SWV)는 비록 도면에서 스위치 형태로 도시하였으나, 스위칭 기능을 수행하는 다양한 형태의 소자로 구현될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 복수의 샘플링 스위칭 소자(SW0~SW(N-1)), 제1 스위칭 소자(SWD)는 멀티플렉서(multiplexer) 형태로 구현될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.Although the plurality of sampling switching elements SW0 to SW(N-1), the first switching element SWD, and the second switching element SWV are shown in the form of a switch in the drawing, various types of switching functions performing a switching function are provided. It can be implemented as a device. For example, in some embodiments of the present invention, the plurality of sampling switching elements SW0 to SW(N-1) and the first switching element SWD may be implemented in the form of a multiplexer, but in the present invention The technical idea is not limited thereto.

제2 스위칭 소자(SWV)는 제1 서브 아날로그 신호(Vin1_P)가 입력되는 입력단과 복수의 샘플링 캐퍼시터(C0~C(N-1)) 사이에 배치될 수 있다. 예를 들어, 컨트롤러(14)는 제1 서브 아날로그 신호(Vin1_P)가 입력되는 입력단과 복수의 샘플링 캐퍼시터(C0~C(N-1))가 접속되도록 제2 스위칭 소자(SWV)를 컨트롤할 수 있다.The second switching element SWV may be disposed between an input terminal to which the first sub-analog signal Vin1_P is input and the plurality of sampling capacitors C0 to C(N-1). For example, the controller 14 may control the second switching element SWV such that the input terminal to which the first sub analog signal Vin1_P is input and the plurality of sampling capacitors C0 to C(N-1) are connected. have.

복수의 샘플링 스위칭 소자(SW0~SW(N-1)) 및 제1 스위칭 소자(SWD)는 복수의 샘플링 캐퍼시터(C0~C(N-1)) 및 제1 캐퍼시터(CD)와 참조 캐퍼시터(Cref) 사이에 배치될 수 있다. 또한 복수의 샘플링 스위칭 소자(SW0~SW(N-1)) 및 제1 스위칭 소자(SWD)는 복수의 샘플링 캐퍼시터(C0~C(N-1)) 및 제1 캐퍼시터(CD)와 접지 전극 사이에 배치될 수 있다. 예를 들어, 컨트롤러(14)는 복수의 샘플링 스위칭 소자(SW0~SW(N-1)) 및 제1 스위칭 소자(SWD)가 참조 캐퍼시터(Cref)와 접지 전극 중 어느 하나에 접속되도록 복수의 샘플링 스위칭 소자(SW0~SW(N-1)) 및 제1 스위칭 소자(SWD)를 컨트롤할 수 있다.The plurality of sampling switching elements SW0 to SW(N-1) and the first switching element SWD include the plurality of sampling capacitors C0 to C(N-1), the first capacitor CD, and the reference capacitor Cref ) can be placed between In addition, the plurality of sampling switching elements SW0 to SW(N-1) and the first switching element SWD are disposed between the plurality of sampling capacitors C0 to C(N-1) and the first capacitor CD and the ground electrode. can be placed in For example, the controller 14 may control the plurality of sampling switching elements SW0 to SW(N-1) and the first switching element SWD to be connected to any one of the reference capacitor Cref and the ground electrode. The switching elements SW0 to SW(N-1) and the first switching element SWD may be controlled.

복수의 샘플링 캐퍼시터(C0~C(N-1))는 서로 다른 캐퍼시턴스를 가질 수 있다. 예를 들어, 본 실시예에 따른 복수의 샘플링 캐퍼시터(C0~C(N-1))는 이진 가중 캐퍼시터(bianary weighted capacitor)일 수 있다. 구체적으로, 샘플링 캐퍼시터(C0)의 캐퍼시턴스가 1C일 경우, 샘플링 캐퍼시터(C1)의 캐퍼시턴스는 2C이고, 샘플링 캐퍼시터(C(N-1))의 캐퍼시턴스는 2^N-1C일 수 있다.The plurality of sampling capacitors C0 to C(N-1) may have different capacitances. For example, the plurality of sampling capacitors C0 to C(N-1) according to the present embodiment may be binary weighted capacitors. Specifically, when the capacitance of the sampling capacitor C0 is 1C, the capacitance of the sampling capacitor C1 is 2C, and the capacitance of the sampling capacitor C(N-1) is 2 ^N-1 C can be

복수의 샘플링 스위칭 소자(SW0~SW(N-1))의 동작에 따라 복수의 샘플링 캐퍼시터(C0~C(N-1))와 접속되는 참조 캐퍼시터(Cref)의 캐퍼시턴스는 복수의 샘플링 캐퍼시터(C0~C(N-1)) 각각의 캐퍼시턴스보다 클 수 있다. 즉, 참조 캐퍼시터(Cref)의 캐퍼시턴스는 복수의 샘플링 캐퍼시터(C0~C(N-1)) 중 가장 큰 캐퍼시턴스를 갖는 샘플링 캐퍼시터(C(N-1))의 캐퍼시턴스 보다 클 수 있다. 이처럼 참조 캐퍼시터(Cref)의 캐퍼시턴스가 매우 큰 것은 후술할 연속 근사 방식을 이용한 아날로그-디지털 변환 동작에서 복수의 샘플링 캐퍼시터(C0~C(N-1))가 참조 캐퍼시터(Cref)를 공유하기 때문일 수 있다. 여기서는, 참조 캐퍼시터(Cref)의 캐퍼시턴스가 2^NC인 것을 예로 들었으나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.The capacitance of the reference capacitor Cref connected to the plurality of sampling capacitors C0 to C(N-1) according to the operation of the plurality of sampling switching elements SW0 to SW(N-1) is the plurality of sampling capacitors (C0~C(N-1)) may be greater than each capacitance. That is, the capacitance of the reference capacitor Cref is larger than the capacitance of the sampling capacitor C(N-1) having the largest capacitance among the plurality of sampling capacitors C0 to C(N-1). can The very large capacitance of the reference capacitor (Cref) is due to the fact that a plurality of sampling capacitors (C0~C(N-1)) share the reference capacitor (Cref) in an analog-to-digital conversion operation using a successive approximation method, which will be described later. It could be because Here, it is exemplified that the capacitance of the reference capacitor Cref is 2 ^N C, but embodiments of the present invention are not limited thereto.

한편, 제1 커패시터(CD)의 커패시턴스는 샘플링 캐퍼시터(C0)의 캐퍼시턴스와 동일하게 1C일 수 있다. 이러한 제1 커패시터(CD)는 복수의 샘플링 캐퍼시터(C0~C(N-1))의 캐퍼시턴스 합과 참조 캐퍼시터(Cref)의 캐퍼시턴스를 동일하게 유지하기 위해 필요할 수 있다. 따라서, 복수의 샘플링 캐퍼시터(C0~C(N-1))의 캐퍼시턴스가 이와 다르게 변형되거나, 참조 캐퍼시터(Cref)의 캐퍼시턴스가 이와 다르게 변형될 경우, 제1 캐퍼시터(CD)와 제1 스위칭 소자(SWD)는 필요에 따라 생략될 수도 있다.Meanwhile, the capacitance of the first capacitor CD may be equal to 1C as the capacitance of the sampling capacitor C0. The first capacitor CD may be required to keep the sum of the capacitances of the plurality of sampling capacitors C0 to C(N-1) and the capacitance of the reference capacitor Cref the same. Therefore, when the capacitances of the plurality of sampling capacitors C0 to C(N-1) are different from this or the capacitances of the reference capacitors Cref are different from this, the first capacitor CD and the second capacitor Cref are different from each other. 1 switching element SWD may be omitted if necessary.

비교기(12)는 일 단에 접속된 비교 노드(Q)의 전압과 타 단에 접속된 제2 서브 아날로그 신호(Vin1_N)를 비교하여 그 결과를 출력할 수 있다. 본 실시예에서는, 설명의 편의를 위해 비교기(12)의 타 단에 제2 서브 아날로그 신호(Vin1_N)가 직접 입력되는 것으로 도시하였으나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.The comparator 12 may compare the voltage of the comparison node Q connected to one end with the second sub-analog signal Vin1_N connected to the other end and output the result. In the present embodiment, for convenience of explanation, the second sub-analog signal Vin1_N is directly input to the other end of the comparator 12 , but embodiments of the present invention are not limited thereto.

다른 몇몇 실시예에서, 비교기(12)의 타 단에는 제1 아날로그 신호(도 1의 Vin1)를 샘플링 하고 홀딩하는 샘플 앤 홀드 회로(미도시)가 접속될 수도 있다. 또한, 또 다른 몇몇 실시예에서, 비교기(12)의 타 단에는 제2 서브 아날로그 신호(Vin1_N)로 충전되고, 복수의 샘플링 캐퍼시터(C0~C(N-1))와 실질적으로 유사한 구성을 갖는 복수의 비교 캐퍼시터(미도시)가 접속될 수도 있다.In some other embodiments, a sample and hold circuit (not shown) for sampling and holding the first analog signal (Vin1 of FIG. 1 ) may be connected to the other end of the comparator 12 . In addition, in some other embodiments, the other end of the comparator 12 is charged with the second sub-analog signal Vin1_N, and has a configuration substantially similar to that of the plurality of sampling capacitors C0 to C(N-1). A plurality of comparison capacitors (not shown) may be connected.

한편, 본 실시예에서는, 제1 아날로그 신호(도 1의 Vin1)가 + 신호인 제1 서브 아날로그 신호(Vin1_P)와 - 신호인 제2 서브 아날로그 신호(Vin1_N)로 비교기(12)에 제공되는 것을 예로 들었으나, 역시 본 발명의 실시예들이 이에 제한되는 것은 아니다.Meanwhile, in the present embodiment, the first analog signal (Vin1 in FIG. 1 ) is provided to the comparator 12 as a first sub analog signal Vin1_P as a + signal and a second sub analog signal Vin1_N as a - signal. Although given as an example, embodiments of the present invention are not limited thereto.

복수의 샘플링 스위칭 소자(SW0~SW(N-1)), 제1 스위칭 소자(SWD), 및 제2 스위칭 소자(SWV)의 구성을 변형하여, 비교기(12)의 일 단에는 제1 아날로그 신호(도 1의 Vin1)가 제공되고, 비교기(12)의 타 단은 접지 전극에 접속되는 형태로 제1 SAR ADC(10)의 구성이 변형되어 실시될 수도 있다.By modifying the configuration of the plurality of sampling switching elements SW0 to SW(N-1), the first switching element SWD, and the second switching element SWV, one end of the comparator 12 has a first analog signal (Vin1 in FIG. 1 ) is provided, and the configuration of the first SAR ADC 10 may be modified in such a way that the other end of the comparator 12 is connected to the ground electrode.

컨트롤러(14)는 복수의 샘플링 스위칭 소자(SW0~SW(N-1)), 제1 스위칭 소자(SWD) 및 제2 스위칭 소자(SWV)를 컨트롤 할 수 있다. 예를 들어, 컨트롤러(14)는 외부로부터 제공되는 제1 아날로그 신호(도 1의 Vin1)에 대한 샘플링이 필요한 타이밍에서, 제2 스위칭 소자(SWV)를 컨트롤하여 제1 서브 아날로그 신호(Vin1_P)를 샘플링할 수 있다. 그리고, 컨트롤러(14)는 제1 아날로그 신호(도 1의 Vin1)를 제1 디지털 신호(Dout1)로 변환하는 타이밍에서, 예를 들어, 제1 타이밍 신호(TS1)를 제공받아, 복수의 샘플링 스위칭 소자(SW0~SW(N-1))와 제1 스위칭 소자(SWD)를 컨트롤 할 수 있다.The controller 14 may control the plurality of sampling switching elements SW0 to SW(N-1), the first switching element SWD, and the second switching element SWV. For example, the controller 14 controls the second switching element SWV at a timing that requires sampling of the first analog signal (Vin1 of FIG. 1 ) provided from the outside to generate the first sub-analog signal Vin1_P. can be sampled. In addition, the controller 14 receives, for example, the first timing signal TS1 at the timing of converting the first analog signal (Vin1 in FIG. 1 ) to the first digital signal Dout1, and switches the plurality of sampling The elements SW0 to SW(N-1) and the first switching element SWD may be controlled.

몇몇 실시에에서, 컨트롤러(14)는 제1 디지털 신호(Dout1)의 각 비트를 결정하는 비교기(12)의 출력을 순차적으로 저장하는 레지스터를 포함할 수 있다. 그리고 컨트롤러(14)는 레지스터에 저장된 데이터를 제1 디지털 신호(Dout1)로 출력할 수 있다.In some embodiments, the controller 14 may include a register that sequentially stores the output of the comparator 12 that determines each bit of the first digital signal Dout1. In addition, the controller 14 may output the data stored in the register as the first digital signal Dout1.

비록 도 2에서는, 컨트롤러(14)가 레지스터를 포함하는 것으로 도시하였으나, 본 발명의 실시예들이 이에 제한되는 것은 아니다. 필요에 따라, 레지스터(구체적으로, SAR(Successive Approximation Register)는 컨트롤러(14)와 별도의 구성으로 구현될 수도 있다.Although FIG. 2 illustrates that the controller 14 includes a register, embodiments of the present invention are not limited thereto. If necessary, the register (specifically, a Successive Approximation Register (SAR)) may be implemented as a configuration separate from the controller 14 .

도 3을 참조하면, 타이밍 컨트롤러(40)는 변환 동작 시작 신호(CS)를 제공받고 서로 다른 타이밍에 제1 타이밍 신호(TS1)와 제2 타이밍 신호(TS2)를 출력하기 위한, 타이밍 신호 발생기(42)를 포함할 수 있다. 이러한 타이밍 신호 발생기(42)는 예를 들어, 딜레이 라인(dealy line)을 포함할 수 있다. 하지만, 이는 하나의 예시에 불과하며, 타이밍 신호 발생기(42)는 서로 다른 타이밍에 제1 타이밍 신호(TS1)와 제2 타이밍 신호(TS2)를 출력하기 위한 다른 구성을 포함할 수도 있다.Referring to FIG. 3 , the timing controller 40 receives the conversion operation start signal CS and outputs a first timing signal TS1 and a second timing signal TS2 at different timings, a timing signal generator ( 42) may be included. The timing signal generator 42 may include, for example, a delay line. However, this is only an example, and the timing signal generator 42 may include other components for outputting the first timing signal TS1 and the second timing signal TS2 at different timings.

도 4는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.4 is a timing diagram for explaining an operation of a semiconductor device according to an embodiment of the present invention.

도 1 내지 도 4를 참조하면, 샘플링 신호(S)의 신호 레벨이 제1 레벨(예를 들어, 논리 하이 레벨)인 구간(A)에서, 제1 SAR ADC(10)는 제1 아날로그 신호(Vin1)를 샘플링하고, 제2 SAR ADC(20)는 제2 아날로그 신호(Vin2)를 샘플링할 수 있다. 본 발명의 몇몇 실시예에서, 예를 들어, 타이밍 컨트롤러(40)가 변환 동작 종료 신호(CE)를 출력한 경우, 제1 SAR ADC(10)는 제1 아날로그 신호(Vin1)를 샘플링하고, 제2 SAR ADC(20)는 제2 아날로그 신호(Vin2)를 샘플링할 수 있다.1 to 4 , in a section A in which the signal level of the sampling signal S is a first level (eg, a logic high level), the first SAR ADC 10 transmits the first analog signal ( Vin1), and the second SAR ADC 20 may sample the second analog signal Vin2. In some embodiments of the present invention, for example, when the timing controller 40 outputs the conversion operation end signal CE, the first SAR ADC 10 samples the first analog signal Vin1 and 2 The SAR ADC 20 may sample the second analog signal Vin2.

제1 SAR ADC(10)의 동작과 제2 SAR ADC(20)의 동작은 실질적으로 동일할 수 있는바, 이하에서는 제1 SAR ADC(10)의 상세 동작에 대해서만 설명한다.Since the operation of the first SAR ADC 10 and the operation of the second SAR ADC 20 may be substantially the same, only the detailed operation of the first SAR ADC 10 will be described below.

제1 SAR ADC(10)가 제1 아날로그 신호(Vin1)를 샘플링하기 위해, 컨트롤러(14)는, 복수의 샘플링 스위칭 소자(SW0~SW(N-1))와 제1 스위칭 소자(SWD)를 접지 전극에 접속시키고, 제2 스위칭 소자(SWV)를 온(on)시킬 수 있다. 이에 의해, 제1 서브 아날로그 신호(Vin1_P)가 복수의 샘플링 캐퍼시터(C0~C(N-1))와 제1 캐퍼시터(CD)에 충전되어 비교 노드(Q)의 전압 레벨은 제1 아날로그 신호(Vin1)의 전압 레벨과 같아질 수 있다.In order for the first SAR ADC 10 to sample the first analog signal Vin1, the controller 14 connects the plurality of sampling switching elements SW0 to SW(N-1) and the first switching element SWD. It may be connected to the ground electrode, and the second switching element SWV may be turned on. Accordingly, the first sub-analog signal Vin1_P is charged in the plurality of sampling capacitors C0 to C(N-1) and the first capacitor CD, so that the voltage level of the comparison node Q is changed to the first analog signal ( It may be equal to the voltage level of Vin1).

다음, 샘플링 신호(S)의 신호 레벨이 제2 레벨(예를 들어, 논리 로우 레벨)인 구간(B)에서, 타이밍 컨트롤러(40)는 제1 타이밍 신호(TS1)를 제1 SAR ADC(10)에 출력할 수 있다. 본 발명의 몇몇 실시예에서, 예를 들어, 타이밍 컨트롤러(40)가 변환 동작 시작 신호(CS)를 제공 받은 경우, 타이밍 컨트롤러(40)는 제1 SAR ADC(10)의 변환 동작이 제1 시간(T1)에 시작될 수 있도록 제1 타이밍 신호(TS1)를 제1 SAR ADC(10)에 출력할 수 있다.Next, in a section B in which the signal level of the sampling signal S is a second level (eg, a logic low level), the timing controller 40 transmits the first timing signal TS1 to the first SAR ADC 10 . ) can be printed. In some embodiments of the present invention, for example, when the timing controller 40 receives the conversion operation start signal CS, the timing controller 40 determines that the conversion operation of the first SAR ADC 10 is performed for the first time. The first timing signal TS1 may be output to the first SAR ADC 10 to be started at ( T1 ).

이렇게 제1 타이밍 신호(TS1)를 제공받은 컨트롤러(14)는 샘플링 스위칭 소자(SW(N-1))를 컨트롤하여 샘플링 캐퍼시터(C(N-1))를 참조 캐퍼시터(Cref)에 접속시킬 수 있다. 이에 따라, 비교 노드(Q)의 전압 레벨이 변할 수 있다. 몇몇 실시예에서, 이 경우, 비교 노드(Q)의 전압 레벨은 예를 들어, 참조 전압의 절반 레벨이 될 수 있다.In this way, the controller 14 receiving the first timing signal TS1 controls the sampling switching element SW(N-1) to connect the sampling capacitor C(N-1) to the reference capacitor Cref. have. Accordingly, the voltage level of the comparison node Q may change. In some embodiments, in this case, the voltage level of the comparison node Q may be, for example, a half level of the reference voltage.

비교기(12)는 이렇게 변동된 비교 노드(Q)의 전압 레벨과, 제2 서브 아날로그 신호(Vin1_N)를 비교할 수 있다. 만약, 비교 노드(Q)의 전압 레벨이 제2 서브 아날로그 신호(Vin1_N)보다 큰 경우, 컨트롤러(14)는 샘플링 스위칭 소자(SW(N-1))를 컨트롤하여 샘플링 캐퍼시터(C(N-1))를 접지 전극에 접속시키고, 비교기(12)로부터 출력된 결과를 레지스터에 저장할 수 있다.The comparator 12 may compare the changed voltage level of the comparison node Q with the second sub-analog signal Vin1_N. If the voltage level of the comparison node Q is greater than the second sub-analog signal Vin1_N, the controller 14 controls the sampling switching element SW(N-1) to control the sampling capacitor C(N-1). )) is connected to the ground electrode, and the result output from the comparator 12 can be stored in a register.

이와 다르게, 비교 노드(Q)의 전압 레벨이 제2 서브 아날로그 신호(Vin1_N)보다 작은 경우, 컨트롤러(14)는 샘플링 스위칭 소자(SW(N-1))를 컨트롤하여 샘플링 캐퍼시터(C(N-1))를 참조 캐퍼시터(Cref)에 접속시키고, 비교기(12)로부터 출력된 결과를 레지스터에 저장할 수 있다.Alternatively, when the voltage level of the comparison node Q is smaller than the second sub-analog signal Vin1_N, the controller 14 controls the sampling switching element SW(N-1) to control the sampling capacitor C(N−1). 1)) may be connected to the reference capacitor Cref, and the result output from the comparator 12 may be stored in a register.

이러한 동작에 의해, 제1 디지털 신호(Dout1)의 MSB(Most Significant Bit, 도 4의 S11)가 결정될 수 있다.Through this operation, a Most Significant Bit (MSB, S11 of FIG. 4 ) of the first digital signal Dout1 may be determined.

이 후, 컨트롤러(14)는 이와 동일한 방식으로, 나머지 샘플링 스위칭 소자(SW0~SW(N-2))를 순차적으로 컨트롤하여, 제1 디지털 신호(Dout1)의 나머지 비트(도 4의 S12-S1N)를 결정할 수 있다. 제1 디지털 신호(Dout1)의 LSB(Least Significant Bit, 도 4의 S1N)은 가장 마지막에 결정될 수 있다. 이러한 연속 근사 방식을 통한 아날로그-디지털 변환 방법은 본 기술분야의 통상의 지식을 가진자라면 그 개념을 이해하고 있을 것이므로 더 자세한 설명은 생략한다.Thereafter, the controller 14 sequentially controls the remaining sampling switching elements SW0 to SW(N-2) in the same way as the remaining bits (S12-S1N in FIG. 4 ) of the first digital signal Dout1 . ) can be determined. The LSB (Least Significant Bit, S1N of FIG. 4 ) of the first digital signal Dout1 may be determined last. The analog-to-digital conversion method through such a successive approximation method will be understood by those of ordinary skill in the art, and thus a more detailed description will be omitted.

다시 도 4를 참조하면, 타이밍 컨트롤러(40)는 제1 타이밍 신호(TS1)를 제1 SAR ADC(10)에 출력한 후, 제2 SAR ADC(20)의 변환 동작이 제2 시간(T2)에 시작될 수 있도록 제2 타이밍 신호(TS2)를 제2 SAR ADC(20)에 출력할 수 있다. 이렇게 제2 타이밍 신호(TS2)를 제공받은 제2 SAR ADC(20)는 앞서 설명한 제1 SAR ADC(20)와 동일하게 제2 아날로그 신호(Vin2)를 제2 디지털 신호(Dout2)로 변환할 수 있다.Referring back to FIG. 4 , after the timing controller 40 outputs the first timing signal TS1 to the first SAR ADC 10 , the conversion operation of the second SAR ADC 20 is performed for a second time T2 . The second timing signal TS2 may be output to the second SAR ADC 20 to be started at . In this way, the second SAR ADC 20 receiving the second timing signal TS2 may convert the second analog signal Vin2 into the second digital signal Dout2 in the same manner as the first SAR ADC 20 described above. have.

여기서, 제2 시간(T2)은 제1 시간(T1)과 다를 수 있다. 이에 따라, 제1 SAR ADC(10)에 의해 제1 디지털 신호(Dout1)의 MSB(S11)가 결정되는 타이밍과, 제2 SAR ADC(20)에 의해 제2 디지털 신호(Dout2)의 MSB(S21)가 결정되는 타이밍이 서로 다를 수 있다. 구체적으로, 제2 시간(T2)은 제1 시간(T1)보다 늦을 수 있다. 이에 따라, 제1 SAR ADC(10)에 의해 제1 디지털 신호(Dout1)의 MSB(S11)가 결정되는 타이밍은 제2 SAR ADC(20)에 의해 제2 디지털 신호(Dout2)의 MSB(S21)가 결정되는 타이밍보다 빠를 수 있다.Here, the second time T2 may be different from the first time T1 . Accordingly, the timing at which the MSB(S11) of the first digital signal Dout1 is determined by the first SAR ADC 10 and the MSB(S21) of the second digital signal Dout2 by the second SAR ADC 20 ) may be determined at different timings. Specifically, the second time T2 may be later than the first time T1 . Accordingly, the timing at which the MSB(S11) of the first digital signal Dout1 is determined by the first SAR ADC 10 is the MSB(S21) of the second digital signal Dout2 by the second SAR ADC 20 may be earlier than the timing at which .

본 실시예에서, 제1 디지털 데이터(Dout1)의 각 비트(S11~S1N)가 결정되는 타이밍과, 제2 디지털 데이터(Dout2)의 각 비트(S21~S2N)가 결정되는 타이밍은 서로 다를 수 있다. 즉, 제1 SAR ADC(10)에 포함된 복수의 샘플링 스위칭 소자(SW0~SW(N-1))가 컨트롤되는 타이밍과, 제2 SAR ADC(20)에 포함된 복수의 샘플링 스위칭 소자(SW0~SW(N-1))가 컨트롤되는 타이밍은 서로 중첩되지 않을 수 있다.In the present embodiment, the timing at which each bit S11 to S1N of the first digital data Dout1 is determined and the timing at which each bit S21 to S2N of the second digital data Dout2 are determined may be different from each other . That is, the timing at which the plurality of sampling switching elements SW0 to SW(N-1) included in the first SAR ADC 10 are controlled and the plurality of sampling switching elements SW0 included in the second SAR ADC 20 are controlled. The timings at which ~SW(N-1)) are controlled may not overlap each other.

도 5는 본 발명의 일 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면이다. 도 5는 SAR ADC가 연속 근사 변환 동작을 수행하는 구간의 전류 소모를 도시한 그래프이다.5 is a diagram for explaining an effect of a semiconductor device according to an embodiment of the present invention. 5 is a graph illustrating current consumption in a section in which the SAR ADC performs a successive approximation conversion operation.

앞서 설명한 것과 같이, 참조 캐퍼시터(Cref)의 캐퍼시턴스는 복수의 샘플링 캐퍼시터(C0~C(N-1))의 캐퍼시턴스보다 매우 크다. 이에 따라, 반도체 장치 또는 반도체 칩에서 참조 캐퍼시터(Cref)가 차지하는 면적은 매우 크다. 따라서, 앞서 설명한 실시예와 같이, 제1 및 제2 SAR ADC(10, 20)가 참조 캐퍼시터(Cref)를 공유할 경우, 반도체 장치 또는 반도체 칩의 사이즈가 크게 감소될 수 있다. 나아가, 복수의 SAR ADC가 참조 캐퍼시터(Cref)를 공유할 경우, 반도체 장치 또는 반도체 칩의 사이즈는 더욱 획기적으로 감소될 수 있다.As described above, the capacitance of the reference capacitor Cref is much larger than the capacitance of the plurality of sampling capacitors C0 to C(N-1). Accordingly, the area occupied by the reference capacitor Cref in the semiconductor device or semiconductor chip is very large. Accordingly, as in the above-described embodiment, when the first and second SAR ADCs 10 and 20 share the reference capacitor Cref, the size of the semiconductor device or semiconductor chip may be greatly reduced. Furthermore, when a plurality of SAR ADCs share the reference capacitor Cref, the size of the semiconductor device or semiconductor chip may be further significantly reduced.

그런데, 도 5를 참조하면, SAR ADC가 연속 근사 변환 동작을 수행하는 구간(B)에서는, 샘플링 구간(A)과 달리, 전류 소모 피크(P1~PN)가 발생함을 알 수 있다. 여기서, 각 전류 소모 피크(P1~PN)는 디지털 데이터의 각 비트가 결정되는 타이밍인데, MSB가 결정되는 타이밍에서 전류 소모가 가장 심함을 알 수 있다(전류 소모 피크(P1) 참조).However, referring to FIG. 5 , it can be seen that current consumption peaks P1 to PN occur in a section B in which the SAR ADC performs a successive approximation conversion operation, unlike the sampling section A. Here, each of the current consumption peaks P1 to PN is a timing at which each bit of digital data is determined, and it can be seen that the current consumption is the most severe at the timing at which the MSB is determined (refer to the current consumption peak P1).

따라서, 만약, 앞서 설명한 실시예에서, 제1 및 제2 SAR ADC(10, 20)가 참조 캐퍼시터(Cref)를 공유하도록 하고, 제1 및 제2 디지털 신호(Dout1, Dout2)의 MSB가 동일한 타이밍에 결정되면, 전류 소모 피크(PX)가 형성될 것이다. 이러한 전류 소모는 반도체 장치 또는 반도체 소자의 동작 특성에 악영향을 줄 수 있다. 따라서, 본 실시예에서는, 제1 및 제2 SAR ADC(10, 20)에서 MSB가 결정되는 타이밍을 다르게함으로써, 반도체 장치 또는 반도체 소자의 동작 특성에 악영향을 줄 수 있는 전류 소모 피크(PX)가 발생하는 것을 예방할 수 있다. Therefore, in the above-described embodiment, if the first and second SAR ADCs 10 and 20 share the reference capacitor Cref, and the MSB of the first and second digital signals Dout1 and Dout2 have the same timing is determined, a current consumption peak PX will be formed. Such current consumption may adversely affect operating characteristics of a semiconductor device or a semiconductor device. Accordingly, in the present embodiment, the current consumption peak PX, which may adversely affect the operating characteristics of the semiconductor device or the semiconductor device, is reduced by varying the timing at which the MSB is determined in the first and second SAR ADCs 10 and 20 . can be prevented from occurring.

도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다. 이하에서는 앞서 설명한 실시예와 차이점을 위주로 설명한다.6 is a timing diagram illustrating an operation of a semiconductor device according to another exemplary embodiment of the present invention. Hereinafter, differences from the above-described embodiment will be mainly described.

도 1, 도 2, 및 도 6을 참조하면, 반도체 장치(2)의 타이밍 컨트롤러(40)는 제2 시간(도 4의 T2)과 다른 제3 시간(T3)에 제2 SAR ADC(20)가 아날로그-디지털 변환 동작을 시작할 수 있도록, 제3 타이밍 신호(TS3)를 제2 SAR ADC(20)에 출력할 수 있다.1, 2, and 6 , the timing controller 40 of the semiconductor device 2 performs the second SAR ADC 20 at a third time T3 different from the second time (T2 in FIG. 4 ). The third timing signal TS3 may be output to the second SAR ADC 20 to start the analog-to-digital conversion operation.

이에 따라, 앞서 설명한 실시예에서는, 제1 디지털 데이터(Dout1)의 각 비트(S11~S1N)가 결정되는 타이밍과, 제2 디지털 데이터(Dout2)의 각 비트(S21~S2N)가 결정되는 타이밍은 서로 달랐으나, 여기서는 제1 디지털 데이터(Dout1)의 일부 비트(S12~S1N)가 결정되는 타이밍과, 제2 디지털 데이터(Dout2)의 일부 비트(S21~S2(N-1))가 결정되는 타이밍이 중첩될 수 있다.Accordingly, in the embodiment described above, the timing at which each bit S11 to S1N of the first digital data Dout1 is determined and the timing at which each bit S21 to S2N of the second digital data Dout2 are determined are Although different, here, the timing at which some bits S12 to S1N of the first digital data Dout1 are determined and the timing at which some bits S21 to S2 (N-1) of the second digital data Dout2 are determined These can be nested.

구체적으로, 앞서 설명한 실시예에서는, 제1 SAR ADC(10)에 포함된 복수의 샘플링 캐퍼시터(C0~C(N-1))와 제2 SAR ADC(20)에 포함된 복수의 샘플링 캐퍼시터(C0~C(N-1))가 순차적으로 참조 캐퍼시터(Cref)에 접속되었으나, 여기서는 제1 SAR ADC(10)에 포함된 샘플링 캐퍼시터 중 일부(C0~C(N-2))가 참조 캐퍼시터(Cref)에 접속되는 동안, 제2 SAR ADC(20)에 포함된 샘플링 캐퍼시터의 일부(C1~C(N-1))가 같이 참조 캐퍼시터(Cref)에 접속될 수 있다. 즉, 컨트롤러(14)의 복수의 샘플링 스위칭 소자(SW0~SW(N-1)) 컨트롤 타이밍이 앞서 설명한 실시예와 다를 수 있다.Specifically, in the above-described embodiment, the plurality of sampling capacitors C0 to C(N-1) included in the first SAR ADC 10 and the plurality of sampling capacitors C0 included in the second SAR ADC 20 are ~C(N-1)) is sequentially connected to the reference capacitor Cref, but here some of the sampling capacitors C0 ~ C(N-2) included in the first SAR ADC 10 are connected to the reference capacitor Cref ), some of the sampling capacitors C1 to C(N-1) included in the second SAR ADC 20 may be connected to the reference capacitor Cref as well. That is, the control timing of the plurality of sampling switching elements SW0 to SW(N-1) of the controller 14 may be different from that of the above-described exemplary embodiment.

도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다. 도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.7 is a block diagram of a semiconductor device according to another embodiment of the present invention. Hereinafter, differences from the above-described embodiments will be mainly described. 8 is a timing diagram for explaining an operation of a semiconductor device according to another embodiment of the present invention.

도 7 및 도 8을 참조하면, 반도체 장치(3)의 타이밍 컨트롤러(50)는 타이밍 조절기(56)를 포함할 수 있다.7 and 8 , the timing controller 50 of the semiconductor device 3 may include a timing controller 56 .

타이밍 조절기(56)는 제1 및 제2 SAR ADC(10, 20)에서 아날로그-디지털 변환 동작이 수행되는 구간의 길이(CP)를 고려하여, 제1 SAR ADC(10)의 변환 동작이 시작되는 타이밍과, 제2 SAR ADC(20)의 변환 동작이 시작되는 타이밍을 결정할 수 있다.In consideration of the length CP of the period in which the analog-to-digital conversion operation is performed in the first and second SAR ADCs 10 and 20, the timing controller 56 determines when the conversion operation of the first SAR ADC 10 starts. The timing and the timing at which the conversion operation of the second SAR ADC 20 starts may be determined.

예를 들어, 타이밍 조절기(56)는 복수의 타이밍 신호를 생성하고, 샘플링 신호(S)가 제2 레벨(예를 들어, 논리 로우 레벨)인 구간을 최대한 효율적으로 사용하면서, 제1 및 제2 SAR ADC(10, 20)가 아날로그-디지털 변환 동작을 완료할 수 있는, 제5 및 제6 타이밍 신호(TS5, TS6)를 선택할 수 있다. 즉, 타이밍 조절기(56)는 생성된 복수의 타이밍 신호 중에서, 샘플링 신호(S)가 제2 레벨(예를 들어, 논리 로우 레벨)에서 제1 레벨(예를 들어, 논리 하이 레벨)로 전환되기 전에, 제2 디지털 신호(Dout2)의 LSB가 결정될 수 있는 제5 및 제6 타이밍 신호(TS5, TS6)를 선택할 수 있다.For example, the timing controller 56 generates a plurality of timing signals, and uses a section in which the sampling signal S is a second level (eg, a logic low level) as efficiently as possible while using the first and second The SAR ADCs 10 and 20 may select the fifth and sixth timing signals TS5 and TS6 through which the analog-to-digital conversion operation may be completed. That is, the timing controller 56 is configured to switch the sampling signal S from the second level (eg, logic low level) to the first level (eg, logic high level) among the plurality of generated timing signals. Before, the fifth and sixth timing signals TS5 and TS6 from which the LSB of the second digital signal Dout2 can be determined may be selected.

이렇게 타이밍 조절기(56)에 의해 선택된 제5 및 제6 타이밍 신호(TS5, TS6)는 타이밍 컨트롤러(50)에 의해 제1 및 제2 SAR ADC(10, 20)에 제공되어 제1 및 제2 SAR ADC(10, 20)의 동작을 컨트롤 할 수 있다. 이렇게 제1 및 제2 SAR ADC(10, 20)가 제5 및 제6 타이밍 신호(TS5, TS6)에 의해 컨트롤될 경우, 주어진 리소스를 최대한 효율적으로 사용하면서, 아날로그-디지털 변환 동작이 수행될 수 있다.As described above, the fifth and sixth timing signals TS5 and TS6 selected by the timing controller 56 are provided to the first and second SAR ADCs 10 and 20 by the timing controller 50 to provide the first and second SARs. It is possible to control the operation of the ADC (10, 20). In this way, when the first and second SAR ADCs 10 and 20 are controlled by the fifth and sixth timing signals TS5 and TS6, an analog-to-digital conversion operation can be performed while using a given resource as efficiently as possible. have.

도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다. 도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.9 is a block diagram of a semiconductor device according to another embodiment of the present invention. 10 is a timing diagram for explaining an operation of a semiconductor device according to another embodiment of the present invention. Hereinafter, differences from the above-described embodiments will be mainly described.

도 9 및 도 10을 참조하면, 반도체 장치(4)는 제1 내지 제4 SAR ADC(110, 120, 150, 160), 참조 전압 생성기(130), 타이밍 컨트롤러(140), 및 제1 내지 제4 SAR ADC(110, 120, 150, 160)가 공유하는 참조 캐퍼시터(Cref)를 포함할 수 있다.9 and 10 , the semiconductor device 4 includes first to fourth SAR ADCs 110 , 120 , 150 , 160 , a reference voltage generator 130 , a timing controller 140 , and first to fourth SAR ADCs 110 , 120 , 150 , and 160 . 4 may include a reference capacitor (Cref) shared by the SAR ADCs 110 , 120 , 150 , and 160 .

제1 내지 제4 SAR ADC(110, 120, 150, 160)는 연속 근사 방식을 통해 아날로그 신호를 디지털 신호로 변환할 수 있다. 구체적으로, 제1 및 제2 SAR ADC(110, 120)는 동 위상 신호(In phase signal)(Vin_I)를 제공받아, 이에 해당하는 디지털 신호(Dout_I)를 출력할 수 있다. 제3 및 제4 SAR ADC(150, 160)는 직교 위상 신호(Quadrature phase signal)(Vin_Q)를 제공받아, 이에 해당하는 디지털 신호(Dout_Q)를 출력할 수 있다. The first to fourth SAR ADCs 110 , 120 , 150 , and 160 may convert an analog signal into a digital signal through a successive approximation method. Specifically, the first and second SAR ADCs 110 and 120 may receive an in-phase signal Vin_I and output a corresponding digital signal Dout_I. The third and fourth SAR ADCs 150 and 160 may receive a quadrature phase signal Vin_Q and output a corresponding digital signal Dout_Q.

도 9에서는 제1 및 제2 SAR ADC(110, 120)가 예를 들어, 12비트를 포함하는 디지털 신호(Dout_I)를 출력하고, 제3 및 제4 SAR ADC(150, 160)가 예를 들어, 12비트를 포함하는 디지털 신호(Dout_Q)를 출력하는 것을 예시하였으나, 본 발명의 실시예들이 이러한 예시에 제한되는 것은 아니다.In FIG. 9 , the first and second SAR ADCs 110 and 120 output a digital signal Dout_I including, for example, 12 bits, and the third and fourth SAR ADCs 150 and 160 are, for example, , it has been exemplified that the digital signal Dout_Q including 12 bits is output, but embodiments of the present invention are not limited thereto.

제1 SAR ADC(110)와 제3 SAR ADC(150)는 제1 패스(Primary Path)에 배치될 수 있고, 제2 SAR ADC(120)와 제4 SAR ADC(160)는 제2 패스(Diversity Path)에 배치될 수 있다.The first SAR ADC 110 and the third SAR ADC 150 may be disposed in a first path (Primary Path), and the second SAR ADC 120 and the fourth SAR ADC 160 may be disposed in a second path (Diversity). Path) can be placed.

타이밍 컨트롤러(140)는 제1 내지 제4 SAR ADC(110, 120, 150, 160)의 동작 타이밍을 컨트롤할 수 있다. 구체적으로, 도 10을 참조하면, 타이밍 컨트롤러(140)는 제1 내지 제4 SAR ADC(110, 120, 150, 160)의 아날로그-디지털 변환 동작에서, MSB가 결정되는 타이밍이 모두 다르도록 제1 내지 제4 SAR ADC(110, 120, 150, 160)를 컨트롤할 수 있다. 이에 따라, 제1 내지 제4 SAR ADC(110, 120, 150, 160)의 출력인 디지털 신호(Dout_I, Dout_Q)의 MSB가 결정되는 타이밍은 모두 다를 수 있다.The timing controller 140 may control operation timings of the first to fourth SAR ADCs 110 , 120 , 150 , and 160 . Specifically, referring to FIG. 10 , the timing controller 140 performs the first to fourth analog-to-digital conversion operations of the first to fourth SAR ADCs 110 , 120 , 150 , and 160 so that the MSBs are all at different timings. to the fourth SAR ADCs 110 , 120 , 150 , and 160 may be controlled. Accordingly, timings at which the MSBs of the digital signals Dout_I and Dout_Q, which are outputs of the first to fourth SAR ADCs 110 , 120 , 150 and 160 , are determined may all be different.

도 11은 본 발명의 일 실시예에 따른 SoC의 블록도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.11 is a block diagram of an SoC according to an embodiment of the present invention. Hereinafter, differences from the above-described embodiments will be mainly described.

도 11을 참조하면, SoC(System on Chip)(5)는 예를 들어, 모뎀 장치(modem device)(200)을 포함할 수 있다. Referring to FIG. 11 , a system on chip (SoC) 5 may include, for example, a modem device 200 .

모뎀 장치(200)는, 수신단(210), 복수의 SAR ADC(221~22m), 참조 캐퍼시터(Cref), 및 디지털 신호 처리기(230)를 포함할 수 있다.The modem device 200 may include a receiving terminal 210 , a plurality of SAR ADCs 221 to 22m , a reference capacitor Cref, and a digital signal processor 230 .

수신단(210)은 아날로그 신호(AS)를 수신할 수 있다. 몇몇 실시예에서, 수신단(210)는 복수의 아날로그 신호(AS)를 수신할 수 있다.The receiving end 210 may receive the analog signal AS. In some embodiments, the receiving end 210 may receive a plurality of analog signals AS.

복수의 SAR ADC(221~22m)는 연속 근사 방식을 이용하여 수신단(210)으로부터 제공된 아날로그 신호(AS)를 디지털 신호(DS)로 변환할 수 있다. 도시된 것과 같이, 복수의 SAR ADC(221~22m)는 참조 캐퍼시터(Cref)를 공유할 수 있다. 비록 도면에서는 모든 SAR ADC(221~22m)가 하나의 참조 캐퍼시터(Cref)를 공유하는 것을 도시하였으나, 본 발명의 실시예들이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 복수의 SAR ADC(221~22m)는 몇 개의 그룹으로 그룹핑될 수 있고, 그룹핑된 각 그룹이 하나의 참조 캐퍼시터(Cref)를 공유하도록 본 발명이 변형되어 실시될 수 있다.The plurality of SAR ADCs 221 to 22m may convert the analog signal AS provided from the receiving terminal 210 into a digital signal DS using a successive approximation method. As shown, the plurality of SAR ADCs 221 to 22m may share a reference capacitor Cref. Although the drawings show that all of the SAR ADCs 221 to 22m share one reference capacitor Cref, embodiments of the present invention are not limited thereto. In some other embodiments, the plurality of SAR ADCs 221 to 22m may be grouped into several groups, and the present invention may be modified so that each grouped group shares one reference capacitor Cref.

복수의 SAR ADC(221~22m)는 서로 다른 타이밍에 디지털 신호 변환 동작을 시작할 수 있다. 구체적으로, 복수의 SAR ADC(221~22m)로부터 출력되는 디지털 신호(DS)의 MSB가 결정되는 타이밍은 모두 다를 수 있다.The plurality of SAR ADCs 221 to 22m may start a digital signal conversion operation at different timings. In detail, timings at which the MSBs of the digital signals DS output from the plurality of SAR ADCs 221 to 22m are determined may all be different.

디지털 신호 처리기(230)는 복수의 SAR ADC(221~22m)로부터 출력된 디지털 신호(DS)를 제공받아 디지털 연산을 수행할 수 있다.The digital signal processor 230 may receive the digital signal DS output from the plurality of SAR ADCs 221 to 22m and perform a digital operation.

복수의 SAR ADC(221~22m)가 참조 캐퍼시터(Cref)를 공유하므로, 참조 캐퍼시터(Cref)가 차지하는 면적이 매우 작을 수 있다. 따라서, 도시된 것과 같이 참조 캐퍼시터(Cref)가 SoC(5) 외부가 아닌 SoC(5) 내부에 배치될 수 있다.Since the plurality of SAR ADCs 221 to 22m share the reference capacitor Cref, the area occupied by the reference capacitor Cref may be very small. Accordingly, as illustrated, the reference capacitor Cref may be disposed inside the SoC 5 rather than outside the SoC 5 .

도 12는 본 발명의 다른 실시예에 따른 SoC의 블록도이다.12 is a block diagram of an SoC according to another embodiment of the present invention.

도 12를 참조하면, SoC(6)는, 픽셀 어레이(310), 로우 드라이버(304), 컬럼 드라이버(308) 제어 모듈(312), 디지털 상관 이중 샘플링 모듈(324), 이미지 프로세서(322)를 포함할 수 있다.12 , the SoC 6 includes a pixel array 310 , a row driver 304 , a column driver 308 control module 312 , a digital correlated double sampling module 324 , and an image processor 322 . may include

픽셀 어레이(310)는 기결정된 수의 로우/컬럼(row/column)으로 배열된 복수개의 픽셀을 가질 수 있다.The pixel array 310 may have a plurality of pixels arranged in a predetermined number of rows/columns.

구체적으로, 픽셀 어레이(310)의 로우에 위치한 픽셀들은 로우 선택 라인에 의해 동시에 켜지고, 각 컬럼의 픽셀 시그널들은 컬럼 선택 라인에 의해 출력 라인으로 선택적으로 제공될 수 있다. 복수의 로우/컬럼 선택 라인들은 전체 픽셀 어레이(310)를 위해 제공될 수 있다.Specifically, pixels located in rows of the pixel array 310 may be simultaneously turned on by a row select line, and pixel signals of each column may be selectively provided to an output line by a column select line. A plurality of row/column select lines may be provided for the entire pixel array 310 .

로우 드라이버(304)는 로우 어드레스 디코더(302)에 응답하여 로우 라인들을 선택적으로 활성화시킬 수 있다. 또한 컬럼 드라이버(308)는 컬럼 어드레스 디코더(306)에 응하여 컬럼 선택 라인들을 선택적으로 활성화시킬 수 있다. 따라서, 로우/컬럼 어드레스는 픽셀 어레이(310)의 각 픽셀들로 제공될 수 있다.The row driver 304 may selectively activate row lines in response to the row address decoder 302 . Also, the column driver 308 may selectively activate the column select lines in response to the column address decoder 306 . Accordingly, a row/column address may be provided to each pixel of the pixel array 310 .

제어 모듈(312)은 픽셀 판독을 위해 적절한 로우/컬럼 선택 라인들을 선택하는 로우 어드레스 디코더(302) 및 컬럼 어드레스 디코더(306)를 컨트롤 할 수 있다.The control module 312 may control the row address decoder 302 and the column address decoder 306 to select appropriate row/column select lines for pixel readout.

구체적으로, 제어 모듈(312)은 선택된 로우/컬럼 선택 라인들의 각 드라이브 트랜지스터로 드라이빙 전압을 가하는 로우 드라이버(304)와 컬럼 드라이버(308)를 제어할 수 있다. Specifically, the control module 312 may control the row driver 304 and the column driver 308 that apply a driving voltage to each drive transistor of the selected row/column selection lines.

디지털 상관 이중 샘플링 모듈(324)은 픽셀 어레이(310)의 각 컬럼의 선택된 픽셀들에 대한 픽셀 리셋 신호와 픽셀 이미지 신호를 이용하여 디지털 상관 이중 샘플링 공정을 수행할 수 있다.The digital correlated double sampling module 324 may perform a digital correlated double sampling process using a pixel reset signal and a pixel image signal for selected pixels of each column of the pixel array 310 .

디지털 상관 이중 샘플링 모듈(324)은 S/H(sample and hold) 모듈(314), 증폭기(AMP) 모듈(316), 연속 근사형 아날로그-디지털 변환 장치(SA-ADC; successive approximation analog-to-digital converter) 모듈(318) 및 연산 메모리 모듈(320)을 포함할 수 있다. The digital correlated double sampling module 324 includes a sample and hold (S/H) module 314, an amplifier (AMP) module 316, and a successive approximation analog-to-digital converter (SA-ADC). digital converter) module 318 and an arithmetic memory module 320 .

S/H 모듈(314)은 컬럼 드라이버(308)와 관련되고, n개의 S/H 장치를 포함할 수 있다. 또한 각 S/H 장치는 픽셀 어레이(310)의 선택된 픽셀들을 위해 픽셀 리셋 신호 및 픽셀 이미지 신호를 샘플(sample) 및 홀드(hold)할 수 있다. 여기에서, n은 정수를 포함할 수 있고, 컬럼들의 수 또는 그 일부를 표현할 수 있다. The S/H module 314 is associated with the column driver 308 and may include n S/H devices. In addition, each S/H device may sample and hold a pixel reset signal and a pixel image signal for selected pixels of the pixel array 310 . Here, n may include an integer and may represent the number of columns or a part thereof.

증폭기 모듈(316)은 n개의 증폭기들을 포함하고, 샘플 및 홀드된 픽셀 리셋 신호 및 픽셀 이미지 신호를 증폭시킬 수 있다. The amplifier module 316 may include n amplifiers and amplify the sampled and held pixel reset signal and the pixel image signal.

연속 근사형 아날로그-디지털 변환 장치 모듈(318)은 n개의 연속근사형 아날로그-디지털 변환 장치(318a)를 포함하고, 각각의 연속 근사형 아날로그-디지털 변환 장치는 증폭된 픽셀 리셋 신호와 픽셀 이미지 신호를 연속 근사 방식을 이용하여 디지털 신호로 변환할 수 있다. Successive approximation analog-to-digital converter module 318 includes n successive approximation analog-to-digital converters 318a, and each successive approximation analog-to-digital converter includes an amplified pixel reset signal and a pixel image signal can be converted into a digital signal using a successive approximation method.

n개의 연속근사형 아날로그-디지털 변환 장치(318a)는 참조 캐퍼시터(Cref)를 공유할 수 있다. n개의 연속근사형 아날로그-디지털 변환 장치(318a)에서 디지털 신호의 MSB가 결정되는 타이밍은 예를 들어, 모두 다를 수 있다.The n successive approximation analog-to-digital converters 318a may share a reference capacitor Cref. The timing at which the MSB of the digital signal is determined in the n successive approximation analog-to-digital converters 318a may be, for example, all different.

연산 메모리 모듈(320)은 n개의 연산 메모리 장치(Arithmetic memory)들을 포함하고, 각각의 연산 메모리 장치(Arithmetic memory)는, MSB 우선 계산(Most-significant-bit-first calculation)을 이용하여 디지털 픽셀 리셋 신호와 디지털 픽셀 이미지 신호 간의 차를 효과적으로 구하여, 디지털 차이 신호를 발생시킬 수 있다. 여기에서, MSB 우선 계산은 이진수 연산을 포함하는 덧셈 또는 뺄셈 연산을 포함할 수 있다.The arithmetic memory module 320 includes n arithmetic memory devices, and each arithmetic memory device resets a digital pixel using a most-significant-bit-first calculation. It is possible to effectively obtain a difference between the signal and the digital pixel image signal to generate a digital difference signal. Here, the MSB-first calculation may include an addition or subtraction operation including a binary number operation.

이미지 프로세서(322)는 연산 메모리 모듈(320)로부터 제공받은 디지털 차이 신호를 처리하여, 픽셀 어레이(310)의 복수의 픽셀들에 의해 캡쳐된 이미지의 출력 이미지 컬러 리프로덕션(output image color reproduction)을 제공한다.The image processor 322 processes the digital difference signal provided from the operation memory module 320 to perform output image color reproduction of an image captured by a plurality of pixels of the pixel array 310 . to provide.

구체적으로, 이미지 프로세서(322)는 다양한 동작을 수행하고, 이러한 다양한 동작은 예를 들어, 위치상 이득 조절(positional gain adjustment), 결함 수정, 노이즈 감소, 옵티컬 크로스톡 감소(optical crosstalk reduction), 디모자익(demosaicing), 리사이징(resizing), 샤프닝(sharpening) 등을 포함할 수 있으나, 본 발명의 실시예들이 이에 제한되는 것은 아니다. Specifically, the image processor 322 performs various operations, and these various operations include, for example, positional gain adjustment, defect correction, noise reduction, optical crosstalk reduction, digital It may include demosaicing, resizing, sharpening, and the like, but embodiments of the present invention are not limited thereto.

도 13은 본 발명의 또 다른 실시예에 따른 SoC의 블록도이다.13 is a block diagram of an SoC according to another embodiment of the present invention.

도 13을 참조하면, SoC(1000)는 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함할 수 있다.Referring to FIG. 13 , the SoC 1000 may include an application processor 1001 and a DRAM 1060 .

어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 멀티레벨 연결 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.The application processor 1001 may include a central processing unit 1010 , a multimedia system 1020 , a multi-level connection bus 1030 , a memory system 1040 , and a peripheral circuit 1050 .

중앙처리부(1010)는 SoC(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.The central processing unit 1010 may perform an operation necessary for driving the SoC 1000 . In some embodiments of the present invention, the central processing unit 1010 may be configured as a multi-core environment including a plurality of cores.

멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.The multimedia system 1020 may be used to perform various multimedia functions in the SoC system 1000 . The multimedia system 1020 may include a 3D engine module, a video codec, a display system, a camera system, a post-processor, and the like. .

멀티레벨 연결 버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 멀티레벨 연결 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 멀티레벨 연결 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The multi-level connection bus 1030 may be used for data communication between the central processing unit 1010 , the multimedia system 1020 , the memory system 1040 , and the peripheral circuit 1050 . In some embodiments of the present invention, such a multilevel connection bus 1030 may have a multilayer structure. Specifically, as an example of such a multilevel connection bus 1030, a multi-layer AHB (multi-layer Advanced High-performance Bus) or a multi-layer AXI (multi-layer Advanced eXtensible Interface) may be used, but the present invention is limited thereto. it is not

메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.The memory system 1040 may provide an environment necessary for the application processor 1001 to be connected to an external memory (eg, the DRAM 1060) to operate at a high speed. In some embodiments of the present invention, the memory system 1040 may include a separate controller (eg, a DRAM controller) for controlling an external memory (eg, the DRAM 1060 ).

주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.The peripheral circuit 1050 may provide an environment necessary for the SoC system 1000 to be smoothly connected to an external device (eg, a main board). Accordingly, the peripheral circuit 1050 may include various interfaces that allow an external device connected to the SoC system 1000 to be compatible.

DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.The DRAM 1060 may function as a working memory required for the application processor 1001 to operate. In some embodiments of the present invention, the DRAM 1060 may be disposed outside the application processor 1001 as shown. Specifically, the DRAM 1060 may be packaged with the application processor 1001 in a package on package (PoP) format.

이러한 SoC(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 또는 SoC 중 어느 하나를 채용할 수 있다.At least one of the components of the SoC 1000 may employ any one of the semiconductor device and the SoC according to the embodiments of the present invention described above.

도 14는 본 발명의 실시예들에 따른 반도체 장치 및 SoC를 포함하는 전자 시스템의 블록도이다. 14 is a block diagram of an electronic system including a semiconductor device and an SoC according to embodiments of the present invention.

도 14를 참조하면, 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.Referring to FIG. 14 , the electronic system 1100 may include a controller 1110 , an input/output device 1120 , I/O, a memory device 1130 , an interface 1140 , and a bus 1150 . can The controller 1110 , the input/output device 1120 , the memory device 1130 , and/or the interface 1140 may be coupled to each other through the bus 1150 . The bus 1150 corresponds to a path through which data is moved.

컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. The controller 1110 may include at least one of a microprocessor, a digital signal processor, a microcontroller, and logic devices capable of performing functions similar thereto. The input/output device 1120 may include a keypad, a keyboard, and a display device. The storage device 1130 may store data and/or instructions. The interface 1140 may perform a function of transmitting data to or receiving data from a communication network. The interface 1140 may be in a wired or wireless form. For example, the interface 1140 may include an antenna or a wired/wireless transceiver.

도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. Although not shown, the electronic system 1100 may further include a high-speed DRAM and/or SRAM as an operation memory for improving the operation of the controller 1110 .

전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.The electronic system 1100 includes a personal digital assistant (PDA), a portable computer, a web tablet, a wireless phone, a mobile phone, and a digital music player (digital). music player), a memory card, or any electronic product capable of transmitting and/or receiving information in a wireless environment.

이러한 전자 시스템(1100)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 또는 SoC 중 어느 하나를 채용할 수 있다.At least one of the components of the electronic system 1100 may employ any one of the semiconductor device and the SoC according to the embodiments of the present invention described above.

도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치 및 SoC를 적용할 수 있는 예시적인 반도체 시스템들이다.15 to 17 are exemplary semiconductor systems to which the semiconductor device and SoC according to embodiments of the present invention may be applied.

도 15는 태블릿 PC(1200)을 도시한 도면이고, 도 16은 노트북(1300)을 도시한 도면이며, 도 17은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 또는 SoC 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다. FIG. 15 is a diagram illustrating a tablet PC 1200 , FIG. 16 is a diagram illustrating a notebook computer 1300 , and FIG. 17 is a diagram illustrating a smartphone 1400 . At least one of the semiconductor device or the SoC according to the embodiments of the present invention may be used in the tablet PC 1200 , the notebook computer 1300 , the smart phone 1400 , and the like.

또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.Also, it is apparent to those skilled in the art that the semiconductor device according to some embodiments of the present invention may be applied to other integrated circuit devices not illustrated. That is, although only the tablet PC 1200 , the notebook computer 1300 , and the smartphone 1400 have been mentioned as examples of the semiconductor system according to the present embodiment, the example of the semiconductor system according to the present embodiment is not limited thereto. In some embodiments of the present invention, the semiconductor system includes a computer, an Ultra Mobile PC (UMPC), a workstation, a net-book, a Personal Digital Assistants (PDA), a portable computer, a wireless phone. , mobile phone, e-book, PMP (portable multimedia player), portable game console, navigation device, black box, digital camera, 3D receiver (3-dimensional television), digital audio recorder, digital audio player, digital picture recorder, digital picture player, digital video recorder ), a digital video player, etc. may be implemented.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments, but may be manufactured in various different forms, and those of ordinary skill in the art to which the present invention pertains. It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

10, 20: SAR ADC
Cref: 참조 캐퍼시터10, 20: SAR ADC
Cref: reference capacitor

Claims

a reference capacitor receiving a reference voltage from a reference voltage generator;
a first sampling capacitor having a first capacitance and connected to the reference capacitor through a first switching element, and a second capacitance smaller than the first capacitance to the reference capacitor through a second switching element a first SAR ADC (Successive Approximation Registor Analog to Digital Converter) for converting a first analog signal into a first digital signal using a second sampling capacitor connected thereto;
a third sampling capacitor having a third capacitance and sharing the reference capacitor through a third switching element, and having a fourth capacitance smaller than the third capacitance and connecting the reference capacitor through a fourth switching element a second SAR ADC for converting a second analog signal into a second digital signal using a shared fourth sampling capacitor; and
and a controller connecting the first switching element and the third switching element to the reference capacitor at different times.

The method of claim 1,
The first sampling capacitor is used to determine a most significant bit (MSB) of the first digital signal, and the third sampling capacitor is used to determine the MSB of the second digital signal.

The method of claim 1,
a capacitance of the reference capacitor is greater than a capacitance of the first sampling capacitor;
a capacitance of the reference capacitor is greater than a capacitance of the second sampling capacitor.

The method of claim 1,
The first analog signal includes an in-phase signal,
The second analog signal includes a quadrature phase signal.

The method of claim 1,
The controller sequentially connects the first to fourth switching elements to the reference capacitor.

The method of claim 1,
wherein the controller connects the third switching element to the reference capacitor while connecting the second switching element to the reference capacitor.

The method of claim 1,
and the controller includes a delay line providing a control signal to the first switching element and the third switching element.

The method of claim 1,
A third SAR ADC that shares the reference capacitor with the first and second SAR ADCs, and converts a third analog signal into a third digital signal using the reference capacitor and a plurality of fifth sampling capacitors. ; and
A fourth SAR ADC that shares the reference capacitor with the first to third SAR ADCs, and converts a fourth analog signal into a fourth digital signal using the reference capacitor and a plurality of sixth sampling capacitors A semiconductor device further comprising a.

9. The method of claim 8,
The first analog signal and the second analog signal include an in-phase signal,
The third analog signal and the fourth analog signal include quadrature signals.

The method of claim 1,
a fifth sampling capacitor having a fifth capacitance and sharing the reference capacitor through a fifth switching element, and having a sixth capacitance smaller than the fifth capacitance and connecting the reference capacitor through a sixth switching element a third SAR ADC for converting a third analog input signal into a third digital signal using a shared sixth sampling capacitor; and
a seventh sampling capacitor having a seventh capacitance and sharing the reference capacitor through a seventh switching element, and having an eighth capacitance smaller than the seventh capacitance and connecting the reference capacitor through an eighth switching element Further comprising a fourth SAR ADC for converting a fourth analog input signal to a fourth digital signal using the shared eighth sampling capacitor,
and the controller connects the first switching element, the third switching element, the fifth switching element, and the seventh switching element to the reference capacitor at different times.

11. The method of claim 10,
wherein the controller connects the fifth switching element to the reference capacitor while connecting the second switching element to the reference capacitor.

12. The method of claim 11,
wherein the controller connects the seventh switching element to the reference capacitor while connecting the fourth switching element to the reference capacitor.

a reference capacitor receiving the reference voltage from the reference voltage generator;
a first SAR ADC for converting a first analog signal into a first digital signal using the reference capacitor and a plurality of first sampling capacitors having different capacitances;
A second SAR ADC that shares the reference capacitor with the first SAR ADC, and uses the reference capacitor and a plurality of second sampling capacitors having different capacitances to convert a second analog signal to a second digital signal a second SAR ADC to convert; and
a third sampling capacitor having a largest capacitance among the plurality of first sampling capacitors is connected to the reference capacitor at a first time, and a fourth sampling capacitor having a largest capacitance among the plurality of second sampling capacitors and a controller connecting to the reference capacitor at a second time different from the first time.

14. The method of claim 13,
and the controller does not connect the fourth sampling capacitor to the reference capacitor while the third sampling capacitor is connected to the reference capacitor.

15. The method of claim 14,
a capacitance of the reference capacitor is greater than a capacitance of the third sampling capacitor;
a capacitance of the reference capacitor is greater than a capacitance of the fourth sampling capacitor.

14. The method of claim 13,
Third and fourth SAR ADCs sharing the reference capacitor with the first and second SAR ADCs, using the reference capacitor and a plurality of fifth sampling capacitors having different capacitances, a third analog signal A fourth SAR ADC that converts a fourth analog signal into a fourth digital signal using a third SAR ADC that converts a third digital signal, and the reference capacitor and a plurality of sixth sampling capacitors having different capacitances further comprising,
The controller connects a sampling capacitor having a largest capacitance among the plurality of fifth sampling capacitors to the reference capacitor at a third time later than the second time, and a largest capacitor among the plurality of sixth sampling capacitors. A semiconductor device for connecting a sampling capacitor having a capacitance to the reference capacitor at a fourth time later than the third time.

A first analog signal is received while the sampling signal is at a first level, and a reference capacitor and a plurality of first sampling capacitors are used to use the inputted first analog signal while the sampling signal is at a second level different from the first level a first SAR ADC for converting a first digital signal;
a plurality of reference capacitors that receive a second analog signal while the sampling signal is at the first level, and share the input second analog signal with the first SAR ADC while the sampling signal is at the second level a second SAR ADC for converting a second digital signal using a second sampling capacitor of and
and a controller controlling the first and second SAR ADCs so that a timing at which a Most Significant Bit (MSB) of the first digital signal is determined and a timing at which the MSB of the second digital signal is determined are different from each other.

18. The method of claim 17,
The controller, in consideration of the length of the section in which the sampling signal is the second level,
A semiconductor device that controls a timing at which the MSB of the first digital signal is determined and a timing at which the MSB of the second digital signal is determined.

a receiving end for receiving first and second analog signals;
a first SAR ADC for converting the first analog signal into a first digital signal using a plurality of first sampling capacitors;
a second SAR ADC for converting the second analog signal into a second digital signal using a plurality of second sampling capacitors;
It is connected to the first and second SAR ADCs and provides a received reference voltage to a first sampling capacitor having a largest capacitance among the plurality of first sampling capacitors at a first time, and provides the reference voltage to the plurality of first sampling capacitors. a reference capacitor providing a second sampling capacitor having the largest capacitance among the second sampling capacitors of , at a second time different from the first time; and
and a digital signal processing unit that performs digital signal processing on the first and second digital signals.

20. The method of claim 19,
The reference capacitor is disposed inside the SoC.