KR102325114B1 - Manufacturing method of semiconductor package - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 패키지는 제1 방열 기판(100); 상기 제1 방열 기판(100)과 대향하는 제2 방열 기판(200); 상기 제1 방열 기판(100) 또는 상기 제2 방열 기판(200) 위에 형성되는 하나 이상의 반도체 칩(300); 상기 반도체 칩(300)과 상기 제2 방열 기판(200)을 연결하거나, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 연결하거나, 또는 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 및 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 각각 연결하는 하나 이상의 금속 기둥; 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 사이, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이, 또는 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 및 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이 각각에 형성되는 상변화 접합층; 상기 제1 방열 기판(100) 및 상기 제2 방열 기판(200) 중 어느 하나 이상에 연결되는 하나 이상의 리드 프레임(700); 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이를 채우는 패키지 몸체(800);를 포함하고, 상기 상변화 접합층은 20 중량% 내지 80 중량%의 주석(Sn)을 포함한다.A semiconductor package according to an embodiment of the present invention includes a first heat dissipation substrate 100; a second heat dissipation substrate 200 facing the first heat dissipation substrate 100; one or more semiconductor chips 300 formed on the first heat dissipation substrate 100 or the second heat dissipation substrate 200 ; The semiconductor chip 300 and the second heat dissipation substrate 200 are connected, the first heat dissipation substrate 100 and the second heat dissipation substrate 200 are connected, or the semiconductor chip 300 and the second heat dissipation substrate 200 are connected. 2 heat dissipation substrate 200 and at least one metal pillar connecting the first heat dissipation substrate 100 and the second heat dissipation substrate 200, respectively; between the semiconductor chip 300 and the second heat dissipation substrate 200, between the first heat dissipation substrate 100 and the second heat dissipation substrate 200, or between the semiconductor chip 300 and the second heat dissipation substrate ( 200) and a phase change bonding layer formed between the first heat dissipation substrate 100 and the second heat dissipation substrate 200, respectively; at least one lead frame 700 connected to at least one of the first heat dissipation substrate 100 and the second heat dissipation substrate 200; and a package body 800 filling between the first heat dissipation substrate 100 and the second heat dissipation substrate 200, and the phase change bonding layer contains 20 wt% to 80 wt% tin (Sn) do.

Description

반도체 패키지의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR PACKAGE }Manufacturing method of semiconductor package

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 방열 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package including a heat dissipation substrate and a method for manufacturing the same.

일반적으로 반도체 패키지는 인쇄 회로 기판(Printed Circuit Board, PCB), 인쇄 회로 기판 위에 형성된 반도체 칩, 반도체 칩을 와이어 본딩(wire bonding)을 통해 외부와 전기적으로 연결하는 리드 프레임, 인쇄 회로 기판을 덮는 패키지 하우징(package housing)을 포함한다.In general, a semiconductor package includes a printed circuit board (PCB), a semiconductor chip formed on the printed circuit board, a lead frame that electrically connects the semiconductor chip to the outside through wire bonding, and a package covering the printed circuit board and a package housing.

여기서, 인쇄 회로 기판은 반도체 칩에서 발생하는 열을 외부로 방출하기 위한 방열 기판(heat sink board)으로 사용될 수 있다. 일반적으로 방열 기판(heat sink board)은 절연 기판, 절연 기판의 상부와 하부에 각각 형성된 상부 금속층 및 하부 금속층을 포함한다. Here, the printed circuit board may be used as a heat sink board for dissipating heat generated from the semiconductor chip to the outside. In general, a heat sink board includes an insulating substrate, an upper metal layer and a lower metal layer respectively formed above and below the insulating substrate.

이러한 반도체 패키지의 방열 효과를 향상시키기 위해 서로 대향하는 한 쌍의 방열 기판을 형성하고, 한 쌍의 방열 기판을 서로 연결하는 금속 기둥을 형성할 수 있다. 이 경우 서로 연결된 한 쌍의 방열 기판을 통해 반도체 칩에서 발생하는 열이 외부로 방출되므로 방열 효과가 향상된다. In order to improve the heat dissipation effect of the semiconductor package, a pair of heat dissipation substrates facing each other may be formed, and a metal column connecting the pair of heat dissipation substrates to each other may be formed. In this case, heat generated from the semiconductor chip is radiated to the outside through the pair of heat dissipation substrates connected to each other, so that the heat dissipation effect is improved.

이 때, 방열 기판과 금속 기둥은 솔더링(soldering) 또는 신터링(sintering)공정을 이용하여 전도성 접착제로 연결될 수 있다. In this case, the heat dissipation substrate and the metal pillar may be connected with a conductive adhesive using a soldering or sintering process.

그러나, 솔더링 또는 신터링 공정을 이용하여 방열 기판과 금속 기둥을 접합시키는 경우, 방열 기판의 금속층과 금속 기둥이 동일한 온도에서 다시 용융되므로, 온도 피로에 의한 파괴 현상이 발생할 수 있다. 따라서, 방열 기판과 금속 기둥 간의 접합력이 떨어져서 반도체 패키지의 신뢰성이 저하될 수 있다.However, when the heat dissipation substrate and the metal pillar are bonded using a soldering or sintering process, since the metal layer and the metal pillar of the heat dissipation substrate are melted again at the same temperature, a fracture phenomenon due to temperature fatigue may occur. Accordingly, the bonding force between the heat dissipation substrate and the metal pillar may decrease, and thus the reliability of the semiconductor package may be deteriorated.

본 발명에서는 방열 기판과 금속 기둥 간의 접합력을 향상시켜 반도체 패키지의 신뢰성을 향상시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하고자 한다.An object of the present invention is to provide a semiconductor package capable of improving the reliability of the semiconductor package by improving bonding strength between a heat dissipation substrate and a metal pillar, and a method for manufacturing the same.

본 발명의 일 실시예에 따른 반도체 패키지는 제1 방열 기판(100); 상기 제1 방열 기판(100)과 대향하는 제2 방열 기판(200); 상기 제1 방열 기판(100) 또는 상기 제2 방열 기판(200) 위에 형성되는 하나 이상의 반도체 칩(300); 상기 반도체 칩(300)과 상기 제2 방열 기판(200)을 연결하거나, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 연결하거나, 또는 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 및 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 각각 연결하는 하나 이상의 금속 기둥; 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 사이, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이, 또는 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 및 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이 각각에 형성되는 상변화 접합층; 상기 제1 방열 기판(100) 및 상기 제2 방열 기판(200) 중 어느 하나 이상에 연결되는 하나 이상의 리드 프레임(700); 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이를 채우는 패키지 몸체(800);를 포함하고, 상기 상변화 접합층은 20 중량% 내지 80 중량%의 주석(Sn)을 포함한다.A semiconductor package according to an embodiment of the present invention includes a first heat dissipation substrate 100; a second heat dissipation substrate 200 facing the first heat dissipation substrate 100; one or more semiconductor chips 300 formed on the first heat dissipation substrate 100 or the second heat dissipation substrate 200 ; The semiconductor chip 300 and the second heat dissipation substrate 200 are connected, the first heat dissipation substrate 100 and the second heat dissipation substrate 200 are connected, or the semiconductor chip 300 and the second heat dissipation substrate 200 are connected. 2 heat dissipation substrate 200 and at least one metal pillar connecting the first heat dissipation substrate 100 and the second heat dissipation substrate 200, respectively; between the semiconductor chip 300 and the second heat dissipation substrate 200, between the first heat dissipation substrate 100 and the second heat dissipation substrate 200, or between the semiconductor chip 300 and the second heat dissipation substrate ( 200) and a phase change bonding layer formed between the first heat dissipation substrate 100 and the second heat dissipation substrate 200, respectively; at least one lead frame 700 connected to at least one of the first heat dissipation substrate 100 and the second heat dissipation substrate 200; and a package body 800 filling between the first heat dissipation substrate 100 and the second heat dissipation substrate 200, and the phase change bonding layer contains 20 wt% to 80 wt% tin (Sn) do.

또한, 상기 반도체 칩(300)과 상기 제2 방열 기판(200)을 연결하는 하나 이상의 제1 금속 기둥(410); 그리고 상기 제1 금속 기둥(410)과 상기 제2 방열 기판(200) 사이에 형성되는 제1 상변화 접합층(510);을 포함하고, 상기 제1 상변화 접합층(510)은 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다.In addition, one or more first metal pillars 410 connecting the semiconductor chip 300 and the second heat dissipation substrate 200; and a first phase change bonding layer 510 formed between the first metal pillar 410 and the second heat dissipation substrate 200, wherein the first phase change bonding layer 510 is 20 wt% to 80% by weight of tin (Sn).

또한, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 연결하는 하나 이상의 제2 금속 기둥(420); 그리고 상기 제2 금속 기둥(420)과 상기 제2 방열 기판(200) 사이에 형성되는 제2 상변화 접합층(520); 을 포함하고, 상기 제2 상변화 접합층(520)은 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다.In addition, at least one second metal pillar 420 connecting the first heat dissipation substrate 100 and the second heat dissipation substrate 200; and a second phase change bonding layer 520 formed between the second metal pillar 420 and the second heat dissipation substrate 200 ; and, the second phase change bonding layer 520 may include tin (Sn) in an amount of 20 wt% to 80 wt%.

또한, 상기 리드 프레임(700)을 상기 제1 방열 기판(100) 및 상기 제2 방열 기판(200) 중에 어느 하나 이상에 연결하는 제3 상변화 접합층(530)을 포함하고, 상기 제3 상변화 접합층(530)은 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다.In addition, a third phase change bonding layer 530 connecting the lead frame 700 to any one or more of the first heat dissipation substrate 100 and the second heat dissipation substrate 200 is included, and the third phase The change bonding layer 530 may include 20 wt% to 80 wt% of tin (Sn).

또한, 상기 리드 프레임(700)은 상기 제1 방열 기판(100)에 연결되는 제1 리드 프레임(710), 그리고 상기 제2 방열 기판(200)에 연결되는 제2 리드 프레임(720)을 포함하고, 상기 제1 방열 기판(100)과 상기 제1 리드 프레임(710) 사이, 또는 상기 제2 방열 기판(200)과 상기 제2 리드 프레임(720) 사이에 형성되는 제3 상변화 접합층(530)을 포함할 수 있다.In addition, the lead frame 700 includes a first lead frame 710 connected to the first heat dissipation substrate 100 , and a second lead frame 720 connected to the second heat dissipation substrate 200 , , a third phase change bonding layer 530 formed between the first heat dissipation substrate 100 and the first lead frame 710 or between the second heat dissipation substrate 200 and the second lead frame 720 . ) may be included.

또한, 상기 제1 방열 기판(100)과 상기 반도체 칩(300)을 연결하는 하나 이상의 제3 금속 기둥(430); 그리고 상기 제3 금속 기둥(430)과 상기 제1 방열 기판(100) 사이에 형성되는 제4 상변화 접합층(540)을 포함하고, 상기 제4 상변화 접합층(540)은 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다.In addition, one or more third metal pillars 430 connecting the first heat dissipation substrate 100 and the semiconductor chip 300 ; and a fourth phase change bonding layer 540 formed between the third metal pillar 430 and the first heat dissipation substrate 100, wherein the fourth phase change bonding layer 540 is present in an amount of about 20 wt% to about 20 wt%. 80% by weight of tin (Sn) may be included.

또한, 상기 제1 상변화 접합층(510) 내지 상기 제4 상변화 접합층(540) 중 어느 하나 이상은 30 중량% 내지 90 중량%의 구리(Cu)를 포함할 수 있다.In addition, at least one of the first phase change junction layer 510 to the fourth phase change junction layer 540 may include 30 wt% to 90 wt% of copper (Cu).

또한, 상기 제1 상변화 접합층(510) 내지 상기 제4 상변화 접합층(540) 중 어느 하나 이상은 구리(Cu)와 주석(Sn)의 중량비의 합이 98 중량% 이상일 수 있다.In addition, in at least one of the first phase change bonding layer 510 to the fourth phase change bonding layer 540 , the sum of the weight ratio of copper (Cu) and tin (Sn) may be 98 wt% or more.

또한, 상기 제1 상변화 접합층(510) 내지 상기 제4 상변화 접합층(540) 중 어느 하나 이상의 녹는점은 300℃ 이상일 수 있다.Also, the melting point of at least one of the first phase change bonding layer 510 to the fourth phase change bonding layer 540 may be 300° C. or higher.

또한, 상기 금속 기둥은 90 중량% 이상의 구리(Cu)를 포함할 수 있다.In addition, the metal pillar may include 90 wt% or more of copper (Cu).

또한, 상기 리드 프레임(700)은 90 중량% 이상의 구리(Cu)를 포함할 수 있다.In addition, the lead frame 700 may include 90 wt% or more of copper (Cu).

또한, 상기 제1 방열 기판(100)은 하나 이상의 제1 절연 기판(110), 그리고 상기 제1 절연 기판(110)의 하부 및 상부 중 어느 하나 이상에 형성되는 1층 이상의 금속 패턴을 포함할 수 있다.In addition, the first heat dissipation substrate 100 may include one or more first insulating substrates 110 , and one or more metal patterns formed on at least one of a lower portion and an upper portion of the first insulating substrate 110 . have.

또한, 상기 제2 방열 기판(200)은 하나 이상의 제2 절연 기판(210), 그리고 상기 제2 절연 기판(210)의 하부 및 상부 중 어느 하나 이상에 형성되는 1층 이상의 금속 패턴을 포함할 수 있다.In addition, the second heat dissipation substrate 200 may include one or more second insulating substrates 210 and one or more metal patterns formed on any one or more of a lower portion and an upper portion of the second insulating substrate 210 . have.

또한, 상기 제1 방열 기판(100)은 금속 기판을 포함할 수 있다.In addition, the first heat dissipation substrate 100 may include a metal substrate.

또한, 상기 제2 방열 기판(200)은 금속 기판을 포함할 수 있다.In addition, the second heat dissipation substrate 200 may include a metal substrate.

또한, 상기 금속 패턴 또는 상기 금속 기판은 90 중량% 이상의 구리(Cu)를 포함할 수 있다.In addition, the metal pattern or the metal substrate may include 90 wt% or more of copper (Cu).

또한, 상기 제1 절연 기판(110) 또는 상기 제2 절연 기판(210)은 보론 나이트라이드(Boron Nitride, BN), 세라믹(Al2O3), 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(Si3N4) 중 어느 하나 이상을 포함할 수 있다.In addition, the first insulating substrate 110 or the second insulating substrate 210 may include boron nitride (BN), ceramic (Al 2 O 3 ), aluminum nitride (AlN), and silicon nitride (Si). 3 N 4 ) It may include any one or more of.

또한, 상기 제1 방열 기판(100) 및 상기 제2 방열 기판(200) 중 어느 하나 이상은 상기 패키지 몸체(800)로부터 일부 또는 전부가 노출될 수 있다.In addition, at least one of the first heat dissipation substrate 100 and the second heat dissipation substrate 200 may be partially or entirely exposed from the package body 800 .

또한, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 제1 방열 기판(100) 위에 제1 반도체 칩(310)을 접합하는 단계; 상변화 접합 공정을 이용하여 제2 방열 기판(200)에 하나 이상의 금속 기둥을 접합하는 단계; 솔더링 또는 신터링 공정을 이용하여 상기 금속 기둥을 상기 제1 반도체 칩(310), 상기 제1 방열 기판(100), 또는 상기 제1 반도체 칩(310)과 상기 제1 방열 기판(100) 각각에 접합하는 단계; 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이에 패키지 몸체(800)를 형성하는 단계;를 포함하고, 상기 상변화 접합 공정에 의해 상기 금속 기둥과 상기 제2 방열 기판(200) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 상변화 접합층이 형성된다.In addition, a method of manufacturing a semiconductor package according to an embodiment of the present invention includes bonding a first semiconductor chip 310 on a first heat dissipation substrate 100 ; bonding one or more metal pillars to the second heat dissipation substrate 200 using a phase change bonding process; Using a soldering or sintering process, the metal pillar is attached to the first semiconductor chip 310 , the first heat dissipation substrate 100 , or the first semiconductor chip 310 and the first heat dissipation substrate 100 , respectively. bonding; and forming a package body 800 between the first heat dissipation substrate 100 and the second heat dissipation substrate 200, wherein the metal pillar and the second heat dissipation substrate ( 200), a phase change bonding layer containing 20 wt% to 80 wt% of tin (Sn) is formed.

또한, 상변화 접합 공정을 이용하여 제2 방열 기판(200)에 하나 이상의 제1 금속 기둥(410)을 접합하는 단계;를 포함하고, 상기 상변화 접합 공정에 의해 상기 제1 금속 기둥(410)과 상기 제2 방열 기판(200) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제1 상변화 접합층(510)이 형성될 수 있다.In addition, bonding one or more first metal pillars 410 to the second heat dissipation substrate 200 using a phase change bonding process; including, wherein the first metal pillars 410 by the phase change bonding process A first phase change bonding layer 510 including 20 wt% to 80 wt% of tin (Sn) may be formed between the second heat dissipation substrate 200 and the second heat dissipation substrate 200 .

또한, 상변화 접합 공정을 이용하여 제2 방열 기판(200)에 하나 이상의 제2 금속 기둥(420)을 접합하는 단계;를 포함하고, 상기 상변화 접합 공정에 의해 상기 제2 방열 기판(200) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제2 상변화 접합층(520)이 형성될 수 있다.In addition, bonding one or more second metal pillars 420 to the second heat dissipation substrate 200 using a phase change bonding process; includes, and the second heat dissipation substrate 200 by the phase change bonding process A second phase change bonding layer 520 including 20 wt% to 80 wt% of tin (Sn) may be formed therebetween.

또한, 상기 상변화 접합 공정을 이용하여 하나 이상의 리드 프레임(700)을 상기 제1 방열 기판(100) 및 제2 방열 기판(200) 중 어느 하나 이상에 접합하는 단계를 더 포함하고, 상기 상변화 접합 공정에 의해 상기 제1 방열 기판(100) 또는 상기 제2 방열 기판(200)과, 상기 리드 프레임(700) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제3 상변화 접합층(530)이 형성될 수 있다.In addition, the method further includes bonding one or more lead frames 700 to at least one of the first heat dissipation substrate 100 and the second heat dissipation substrate 200 using the phase change bonding process, wherein the phase change A third phase change including 20 wt% to 80 wt% of tin (Sn) between the first heat dissipation substrate 100 or the second heat dissipation substrate 200 and the lead frame 700 by a bonding process A bonding layer 530 may be formed.

또한, 상기 제2 방열 기판(200) 위에 제2 반도체 칩(320)을 접합하는 단계; 그리고 상변화 접합 공정을 이용하여 하나 이상의 제3 금속 기둥(430)을 상기 제1 방열 기판(100)에 접합하는 단계;를 더 포함하고, 상기 상변화 접합 공정에 의해 상기 제3 금속 기둥(430)과 상기 제1 방열 기판(100) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제4 상변화 접합층(540)이 형성될 수 있다.In addition, bonding a second semiconductor chip 320 on the second heat dissipation substrate 200; and bonding one or more third metal pillars 430 to the first heat dissipation substrate 100 using a phase change bonding process; further comprising, by the phase change bonding process, the third metal pillars 430 ) and a fourth phase change bonding layer 540 including 20 wt% to 80 wt% of tin (Sn) may be formed between the first heat dissipation substrate 100 .

또한, 상기 제1 상변화 접합층(510) 내지 상기 제4 상변화 접합층(540) 중 어느 하나 이상은 30 중량% 내지 90 중량%의 구리(Cu)를 포함할 수 있다.In addition, at least one of the first phase change junction layer 510 to the fourth phase change junction layer 540 may include 30 wt% to 90 wt% of copper (Cu).

또한, 상기 상변화 접합 공정은 소정 압력 및 소정 온도를 소정 시간 지속하여 상변화를 일으킬 수 있다.In addition, the phase change bonding process may cause a phase change by maintaining a predetermined pressure and a predetermined temperature for a predetermined time.

여기서, 상기 상변화 접합 공정은 1kgf 이상의 압력, 250℃ 이상의 온도, 그리고 5분 이상의 온도에서 진행할 수 있다.Here, the phase change bonding process may be performed at a pressure of 1 kgf or more, a temperature of 250° C. or more, and a temperature of 5 minutes or more.

본 발명의 일 실시예에 따른 반도체 패키지는 상변화 접합 공정 시 상변화 접합층을 이용하여 방열 기판과 금속 기둥을 접합시킴으로써, 상변화 접합층은 녹는점이 상승하게 되는 바 재용융(re-melting)될 우려가 없다. In the semiconductor package according to an embodiment of the present invention, by bonding the heat dissipation substrate and the metal pillar to the heat dissipation substrate using the phase change bonding layer during the phase change bonding process, the melting point of the phase change bonding layer is increased. Re-melting there is no risk of becoming

따라서, 상변화 접합층은 온도 피로에 의한 파괴가 최소화되어 방열 기판과 금속 기둥 간의 접합력을 향상시킬 수 있어서 반도체 패키지의 신뢰성을 향상시킬 수 있다.Accordingly, the phase change bonding layer can improve the reliability of the semiconductor package by minimizing destruction due to temperature fatigue, thereby improving the bonding force between the heat dissipation substrate and the metal pillar.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 A 부분의 확대 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 순서도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 일 단계로서, 제1 방열 기판에 제1 반도체 칩을 접합한 상태를 도시한 도면이다.
도 9는 도 8의 다음 단계로서, 제2 방열 기판에 제1 금속 기둥 및 제2 금속 기둥을 접합한 상태를 도시한 도면이다.
도 10은 도 9의 다음 단계로서, 제1 방열 기판과 제2 방열 기판을 서로 연결한 상태를 도시한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 순서도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 일 단계로서, 제1 방열 기판에 제1 반도체 칩 및 제3 금속 기둥을 접합한 상태를 도시한 도면이다.
도 13은 도 12의 다음 단계로서, 제2 방열 기판에 제2 반도체 칩, 제1 금속 기둥 및 제2 금속 기둥을 접합한 상태를 도시한 도면이다.
도 14는 도 13의 다음 단계로서, 제1 방열 기판과 제2 방열 기판을 서로 연결한 상태를 도시한 도면이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
FIG. 2 is an enlarged view of part A of FIG. 1 .
3 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.
4 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.
5 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.
6 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.
7 is a flowchart of a method of manufacturing a semiconductor package according to an embodiment of the present invention.
8 is a diagram illustrating a state in which a first semiconductor chip is bonded to a first heat dissipation substrate as a step of a method of manufacturing a semiconductor package according to an embodiment of the present invention.
FIG. 9 is a diagram illustrating a state in which a first metal pillar and a second metal pillar are bonded to a second heat dissipation substrate as a subsequent step of FIG. 8 .
FIG. 10 is a diagram illustrating a state in which a first heat dissipation substrate and a second heat dissipation substrate are connected to each other as a subsequent step of FIG. 9 .
11 is a flowchart of a method of manufacturing a semiconductor package according to another embodiment of the present invention.
12 is a diagram illustrating a state in which a first semiconductor chip and a third metal pillar are bonded to a first heat dissipation substrate as a step of a method of manufacturing a semiconductor package according to another embodiment of the present invention.
FIG. 13 is a diagram illustrating a state in which a second semiconductor chip, a first metal pillar, and a second metal pillar are bonded to a second heat dissipation substrate as a subsequent step of FIG. 12 .
FIG. 14 is a diagram illustrating a state in which a first heat dissipation substrate and a second heat dissipation substrate are connected to each other as a subsequent step of FIG. 13 .

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. The present invention may be embodied in many different forms and is not limited to the embodiments described herein.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이고, 도 2는 도 1의 A 부분의 확대 도면이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, and FIG. 2 is an enlarged view of a portion A of FIG. 1 .

도 1 및 도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지는 제1 방열 기판(100), 제2 방열 기판(200), 하나 이상의 반도체 칩(300), 제1 금속 기둥(410), 제2 금속 기둥(420), 제1 상변화 접합층(510), 제2 상변화 접합층(520), 제3 상변화 접합층(530), 전도성 접합층(600), 하나 이상의 리드 프레임(700), 그리고 패키지 몸체(800)를 포함한다.1 and 2 , the semiconductor package according to an embodiment of the present invention includes a first heat dissipation substrate 100 , a second heat dissipation substrate 200 , one or more semiconductor chips 300 , and a first metal pillar. 410 , second metal pillar 420 , first phase change bonding layer 510 , second phase change bonding layer 520 , third phase change bonding layer 530 , conductive bonding layer 600 , one It includes the above lead frame 700 , and a package body 800 .

제1 방열 기판(100)은 하나 이상의 제1 절연 기판(110), 그리고 제1 절연 기판(110)의 하부 및 상부에 각각 형성되는 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)을 포함할 수 있다.The first heat dissipation substrate 100 includes one or more first insulating substrates 110 , and a first lower metal pattern 120 and a first upper metal pattern 130 respectively formed below and above the first insulating substrate 110 . ) may be included.

이와 같이, 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)을 이용하여 제1 절연 기판(110)의 양면으로 열을 방출할 수 있으므로 방열 효과를 향상시킬 수 있다. As described above, since heat can be radiated to both surfaces of the first insulating substrate 110 using the first lower metal pattern 120 and the first upper metal pattern 130 , the heat dissipation effect can be improved.

제1 절연 기판(110)은 보론 나이트라이드(Boron Nitride, BN), 세라믹(Al2O3), 알루미늄 나이트라이드(AlN), 실리콘 나이트라이드(Si3N4) 중에서 선택된 적어도 어느 하나를 포함할 수 있다.The first insulating substrate 110 may include at least one selected from boron nitride (Boron Nitride, BN), ceramic (Al 2 O 3 ), aluminum nitride (AlN), and silicon nitride (Si 3 N 4 ). can

제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)은 각각 90 중량% 이상의 구리(Cu)를 포함할 수 있다. Each of the first lower metal pattern 120 and the first upper metal pattern 130 may include 90 wt% or more of copper (Cu).

도 1에 도시된 일 실시예에서는 제1 방열 기판(100)이 제1 절연 기판(110)의 하부 및 상부에 각각 형성되는 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)을 포함하였으나, 반드시 이에 한정되는 것은 아니며, 제1 방열 기판(100)이 제1 하부 금속 패턴(120) 또는 제1 상부 금속 패턴(130) 중 어느 하나만을 포함할 수 있다. In the embodiment shown in FIG. 1 , the first heat dissipation substrate 100 includes the first lower metal pattern 120 and the first upper metal pattern 130 respectively formed on the lower and upper portions of the first insulating substrate 110 . However, the present invention is not limited thereto, and the first heat dissipation substrate 100 may include only one of the first lower metal pattern 120 and the first upper metal pattern 130 .

또한, 도 1에 도시된 일 실시예에서는 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)이 각각 하나의 금속층으로 이루어졌으나, 반드시 이에 한정되는 것은 아니며, 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)이 각각 복수개의 금속층으로 이루어질 수도 있다. In addition, in the embodiment shown in FIG. 1 , each of the first lower metal pattern 120 and the first upper metal pattern 130 is made of a single metal layer, but the present invention is not limited thereto, and the first lower metal pattern ( 120 and the first upper metal pattern 130 may each be formed of a plurality of metal layers.

제2 방열 기판(200)은 제1 방열 기판(100)과 대향하며 소정 간격 이격되어 배치될 수 있다. 제2 방열 기판(200)은 하나 이상의 제2 절연 기판(210), 그리고 제2 절연 기판(210)의 하부 및 상부에 각각 형성되는 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)을 포함할 수 있다.The second heat dissipation substrate 200 may face the first heat dissipation substrate 100 and may be disposed to be spaced apart from each other by a predetermined distance. The second heat dissipation substrate 200 includes one or more second insulating substrates 210 , and a second lower metal pattern 220 and a second upper metal pattern 230 respectively formed below and above the second insulating substrate 210 . ) may be included.

이와 같이, 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)을 이용하여 제2 절연 기판(210)의 양면으로 열을 방출할 수 있으므로 방열 효과를 향상시킬 수 있다.As described above, since heat can be radiated to both surfaces of the second insulating substrate 210 using the second lower metal pattern 220 and the second upper metal pattern 230 , the heat dissipation effect can be improved.

제2 절연 기판(210)은 보론 나이트라이드(Boron Nitride, BN), 세라믹(Al2O3), 알루미늄 나이트라이드(AlN), 실리콘 나이트라이드(Si3N4) 중에서 선택된 적어도 어느 하나를 포함할 수 있다.The second insulating substrate 210 may include at least one selected from boron nitride (Boron Nitride, BN), ceramic (Al 2 O 3 ), aluminum nitride (AlN), and silicon nitride (Si 3 N 4 ). can

제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)은 각각 90 중량% 이상의 구리(Cu)를 포함할 수 있다.Each of the second lower metal pattern 220 and the second upper metal pattern 230 may include 90 wt% or more of copper (Cu).

도 1에 도시된 일 실시예에서는 제2 방열 기판(200)이 제2 절연 기판(210)의 하부 및 상부에 각각 형성되는 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)을 포함하였으나, 반드시 이에 한정되는 것은 아니며, 제2 방열 기판(200)이 제2 하부 금속 패턴(220) 또는 제2 상부 금속 패턴(230) 중 어느 하나만을 포함할 수 있다. In the embodiment shown in FIG. 1 , the second heat dissipation substrate 200 includes the second lower metal pattern 220 and the second upper metal pattern 230 respectively formed on the lower and upper portions of the second insulating substrate 210 . However, the present invention is not limited thereto, and the second heat dissipation substrate 200 may include only one of the second lower metal pattern 220 and the second upper metal pattern 230 .

또한, 도 1에 도시된 일 실시예에서는 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)이 각각 하나의 금속층으로 이루어졌으나, 반드시 이에 한정되는 것은 아니며, 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)이 각각 복수개의 금속층으로 이루어질 수도 있다. In addition, in the embodiment shown in FIG. 1 , each of the second lower metal pattern 220 and the second upper metal pattern 230 is made of one metal layer, but the present invention is not limited thereto, and the second lower metal pattern ( 220) and the second upper metal pattern 230 may each be formed of a plurality of metal layers.

하나 이상의 반도체 칩(300)은 제1 방열 기판(100) 위에 위치할 수 있다. 즉, 반도체 칩(300)은 제1 방열 기판(100)의 제1 상부 금속 패턴(130) 위에 형성될 수 있다. 이러한 반도체 칩(300)은 전도성 접합층(600)을 이용하여 제1 상부 금속 패턴(130)과 접합될 수 있다. 반도체 칩(300)은 MOSFET, IGBT, 그리고 다이오드(diode) 중에서 선택된 어느 하나 이상을 포함할 수 있다. 이러한 반도체 칩(300)은 실리콘(Si), 실리콘카바이드(SiC), 갈륨나이트라이드(GaN) 중에서 선택된 어느 하나로 이루어질 수 있다.One or more semiconductor chips 300 may be positioned on the first heat dissipation substrate 100 . That is, the semiconductor chip 300 may be formed on the first upper metal pattern 130 of the first heat dissipation substrate 100 . The semiconductor chip 300 may be bonded to the first upper metal pattern 130 using the conductive bonding layer 600 . The semiconductor chip 300 may include at least one selected from a MOSFET, an IGBT, and a diode. The semiconductor chip 300 may be formed of any one selected from among silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).

제1 금속 기둥(410)은 반도체 칩(300)과 제2 방열 기판(200)을 연결할 수 있다. 즉, 제1 금속 기둥(410)의 하단은 반도체 칩(300)과 접합되며, 제1 금속 기둥(410)의 상단은 제2 방열 기판(200)의 제2 하부 금속 패턴(220)과 접합될 수 있다. 이 때, 제1 금속 기둥(410)의 하단과 반도체 칩(300) 사이에는 전도성 접합층(600)이 형성되며, 도 2에 도시한 바와 같이, 제1 금속 기둥(410)의 상단과 제2 하부 금속 패턴(220) 사이에는 제1 상변화 접합층(510)이 형성될 수 있다.The first metal pillar 410 may connect the semiconductor chip 300 and the second heat dissipation substrate 200 . That is, the lower end of the first metal pillar 410 is bonded to the semiconductor chip 300 , and the upper end of the first metal pillar 410 is bonded to the second lower metal pattern 220 of the second heat dissipation substrate 200 . can At this time, a conductive bonding layer 600 is formed between the lower end of the first metal pillar 410 and the semiconductor chip 300 , and as shown in FIG. 2 , the upper end of the first metal pillar 410 and the second A first phase change bonding layer 510 may be formed between the lower metal patterns 220 .

제1 금속 기둥(410)은 90 중량% 이상의 구리(Cu)를 포함하며, 제2 하부 금속 패턴(220)은 90 중량% 이상의 구리(Cu)를 포함할 수 있다. 그리고, 상변화 접합 공정에 의해 형성되는 제1 상변화 접합층(510)은 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다. 그리고, 제1 상변화 접합층(510)은 구리(Cu)와 주석(Sn)의 중량비의 합이 98 중량% 이상일 수 있다. 제1 상변화 접합층(510)의 중앙으로 갈수록 주석(Sn)의 중량비(중량%)는 증가하고, 제1 상변화 접합층(510)의 양단으로 갈수록 구리(Cu)의 중량비(중량%)는 증가할 수 있다.The first metal pillar 410 may include 90 wt% or more of copper (Cu), and the second lower metal pattern 220 may include 90 wt% or more of copper (Cu). In addition, the first phase change bonding layer 510 formed by the phase change bonding process may include 30 wt% to 90 wt% copper (Cu) and 20 wt% to 80 wt% tin (Sn). . In addition, in the first phase change bonding layer 510 , the sum of the weight ratio of copper (Cu) and tin (Sn) may be 98 wt% or more. The weight ratio (weight %) of tin (Sn) increases toward the center of the first phase change junction layer 510, and the weight ratio (weight %) of copper (Cu) increases toward both ends of the first phase change junction layer 510 . can increase.

주석(Sn)의 녹는점은 최대 250℃이나, 이러한 제1 상변화 접합층(510)의 녹는점(re-melting temperature)은 300℃ 이상으로 주석(Sn)의 녹는점보다 높을 수 있다. 따라서, 제1 상변화 접합층(510)은 후속의 상변화 접합 공정이나 후속의 솔더링 또는 신터링 공정 시 재용융(re-melting)되지 않으므로, 온도 피로에 의한 파괴가 최소화되어 제2 방열 기판(200)과 제1 금속 기둥(410) 간의 접합력을 향상시킬 수 있어서 반도체 패키지의 신뢰성을 향상시킬 수 있다.The melting point of tin (Sn) is at most 250° C., but the re-melting temperature of the first phase change bonding layer 510 is 300° C. or higher, which may be higher than the melting point of tin (Sn). Therefore, since the first phase change bonding layer 510 is not re-melted during a subsequent phase change bonding process or a subsequent soldering or sintering process, destruction due to temperature fatigue is minimized and the second heat dissipation substrate ( 200 ) and the first metal pillar 410 may improve the bonding force, thereby improving the reliability of the semiconductor package.

제2 금속 기둥(420)은 제1 방열 기판(100)과 제2 방열 기판(200)을 연결할 수 있다. 즉, 제2 금속 기둥(420)의 하단은 제1 방열 기판(100)의 제1 상부 금속 패턴(130)과 접합되며, 제2 금속 기둥(420)의 상단은 제2 방열 기판(200)의 제2 하부 금속 패턴(220)과 접합될 수 있다. 이때, 제2 금속 기둥(420)의 하단과 제1 상부 금속 패턴(130) 사이에는 전도성 접합층(600)이 형성되며, 제2 금속 기둥(420)의 상단과 제2 하부 금속 패턴(220) 사이에는 제2 상변화 접합층(520)이 형성될 수 있다.The second metal pillar 420 may connect the first heat dissipation substrate 100 and the second heat dissipation substrate 200 to each other. That is, the lower end of the second metal pillar 420 is bonded to the first upper metal pattern 130 of the first heat dissipation substrate 100 , and the upper end of the second metal pillar 420 is the second heat dissipation substrate 200 . It may be bonded to the second lower metal pattern 220 . At this time, a conductive bonding layer 600 is formed between the lower end of the second metal pillar 420 and the first upper metal pattern 130 , and the upper end of the second metal pillar 420 and the second lower metal pattern 220 . A second phase change bonding layer 520 may be formed therebetween.

제2 금속 기둥(420)은 90 중량% 이상의 구리(Cu)를 포함하며, 제2 하부 금속 패턴(220)은 90 중량% 이상의 구리(Cu)를 포함할 수 있다. 그리고, 상변화 접합 공정에 의해 형성되는 제2 상변화 접합층(520)은 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다. 그리고, 제2 상변화 접합층(520)은 구리(Cu)와 주석(Sn)의 중량비의 합이 98 중량% 이상일 수 있다. 제2 상변화 접합층(520)의 중앙으로 갈수록 주석(Sn)의 중량비(중량%)는 증가하고, 제2 상변화 접합층(520)의 양단으로 갈수록 구리(Cu)의 중량비(중량%)는 증가할 수 있다.The second metal pillar 420 may include 90 wt% or more of copper (Cu), and the second lower metal pattern 220 may include 90 wt% or more of copper (Cu). In addition, the second phase change bonding layer 520 formed by the phase change bonding process may include 30 wt% to 90 wt% copper (Cu) and 20 wt% to 80 wt% tin (Sn). . In addition, in the second phase change bonding layer 520 , the sum of the weight ratio of copper (Cu) and tin (Sn) may be 98 wt% or more. The weight ratio (% by weight) of tin (Sn) increases toward the center of the second phase change bonding layer 520 , and the weight ratio (% by weight) of copper (Cu) toward both ends of the second phase change bonding layer 520 . can increase.

주석(Sn)의 녹는점은 최대 250℃이나, 이러한 제2 상변화 접합층(520)의 녹는점(re-melting temperature)은 300℃ 이상으로 주석(Sn)의 녹는점보다 높을 수 있다. 따라서, 제2 상변화 접합층(520)은 후속의 상변화 접합 공정이나 후속의 솔더링 또는 신터링 공정 시 재용융(re-melting)되지 않으므로, 온도 피로에 의한 파괴가 최소화되어 제2 방열 기판(200)과 제2 금속 기둥(420) 간의 접합력을 향상시킬 수 있어서 반도체 패키지의 신뢰성을 향상시킬 수 있다.The melting point of tin (Sn) is at most 250°C, but the re-melting temperature of the second phase change bonding layer 520 may be 300°C or higher, which may be higher than the melting point of tin (Sn). Therefore, since the second phase change bonding layer 520 is not re-melted during a subsequent phase change bonding process or a subsequent soldering or sintering process, destruction due to temperature fatigue is minimized and the second heat dissipation substrate ( Since the bonding force between the 200 ) and the second metal pillar 420 may be improved, the reliability of the semiconductor package may be improved.

또한, 제1 금속 기둥(410) 및 제2 금속 기둥(420)을 이용하여 제1 방열 기판(100) 및 제2 방열 기판(200)을 서로 연결함으로써, 반도체 칩(300)에서 발생한 열을 이용하여 제1 방열 기판(100) 및 제2 방열 기판(200)을 통해 외부로 방출할 수 있으므로, 방열 효과를 향상시킬 수 있다. In addition, heat generated from the semiconductor chip 300 is used by connecting the first heat dissipation substrate 100 and the second heat dissipation substrate 200 to each other using the first metal pillar 410 and the second metal pillar 420 . Thus, the heat dissipation effect can be improved because the heat dissipation effect can be improved through the first heat dissipation substrate 100 and the second heat dissipation substrate 200 .

리드 프레임(700)은 연결 부재(10)를 통해 반도체 칩(300)과 연결되며 반도체 칩(300)을 외부와 전기적으로 연결시킬 수 있다.The lead frame 700 may be connected to the semiconductor chip 300 through the connection member 10 and may electrically connect the semiconductor chip 300 to the outside.

리드 프레임(700)은 제1 방열 기판(100)에 연결되는 제1 리드 프레임(710), 그리고 제2 방열 기판(200)에 연결되는 제2 리드 프레임(720)을 포함할 수 있다. 제1 리드 프레임(710)은 제1 방열 기판(100)의 제1 상부 금속 패턴(130)에 접합될 수 있고, 제2 리드 프레임(720)은 제2 방열 기판(200)의 제2 하부 금속 패턴(220)에 접합될 수 있다. 이 때, 제1 리드 프레임(710)과 제1 상부 금속 패턴(130) 사이에는 제3 상변화 접합층(530)이 형성될 수 있다. 그리고, 제2 리드 프레임(720)과 제2 하부 금속 패턴(220) 사이에도 제3 상변화 접합층(530)이 형성될 수 있다. The lead frame 700 may include a first lead frame 710 connected to the first heat dissipation substrate 100 and a second lead frame 720 connected to the second heat dissipation substrate 200 . The first lead frame 710 may be bonded to the first upper metal pattern 130 of the first heat dissipation substrate 100 , and the second lead frame 720 is the second lower metal of the second heat dissipation substrate 200 . It may be bonded to the pattern 220 . In this case, a third phase change bonding layer 530 may be formed between the first lead frame 710 and the first upper metal pattern 130 . Also, a third phase change bonding layer 530 may be formed between the second lead frame 720 and the second lower metal pattern 220 .

제1 리드 프레임(710) 및 제2 리드 프레임(720) 각각은 90 중량% 이상의 구리(Cu)를 포함하며, 제1 상부 금속 패턴(130) 및 제2 하부 금속 패턴(220) 각각은 90 중량% 이상의 구리(Cu)를 포함할 수 있다. 그리고, 상변화 접합 공정에 의해 형성되는 제3 상변화 접합층(530)은 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다. 그리고, 제3 상변화 접합층(530)은 구리(Cu)와 주석(Sn)의 중량비의 합이 98 중량% 이상일 수 있다. 제3 상변화 접합층(530)의 중앙으로 갈수록 주석(Sn)의 중량비(중량%)는 증가하고, 제3 상변화 접합층(530)의 양단으로 갈수록 구리(Cu)의 중량비(중량%)는 증가할 수 있다.Each of the first lead frame 710 and the second lead frame 720 includes 90% by weight or more of copper (Cu), and each of the first upper metal pattern 130 and the second lower metal pattern 220 includes 90% by weight of copper (Cu). % or more of copper (Cu). In addition, the third phase change bonding layer 530 formed by the phase change bonding process may include 30% to 90% by weight of copper (Cu) and 20% to 80% by weight of tin (Sn) by weight. . In addition, in the third phase change bonding layer 530 , the sum of the weight ratio of copper (Cu) and tin (Sn) may be 98 wt% or more. The weight ratio (% by weight) of tin (Sn) increases toward the center of the third phase change bonding layer 530 , and the weight ratio (% by weight) of copper (Cu) toward both ends of the third phase change bonding layer 530 . can increase.

패키지 몸체(800)는 제1 방열 기판(100), 제2 방열 기판(200) 및 반도체 칩(300)을 보호하기 위해 제1 방열 기판(100)과 제2 방열 기판(200) 사이를 채울 수 있다. 이러한 패키지 몸체(800)은 에폭시 몰딩 컴파운드 (Epoxy Molding Compound, EMC), 폴리부틸렌 테레프탈레이트(polybutylene terephthalate, PBT), 폴리페닐렌 설파이드(PolyPhenylene Sulfide, PPS) 중에서 선택된 어느 하나로 이루어질 수 있다. 이때, 제1 방열 기판(100), 제2 방열 기판(200), 또는 제1 방열 기판(100)과 제2 방열 기판(200) 모두는 패키지 몸체(800)으로부터 일부 또는 전부가 노출되는 구조로 형성될 수 있다.The package body 800 may fill a space between the first heat dissipation substrate 100 and the second heat dissipation substrate 200 to protect the first heat dissipation substrate 100 , the second heat dissipation substrate 200 , and the semiconductor chip 300 . have. The package body 800 may be formed of any one selected from an epoxy molding compound (EMC), polybutylene terephthalate (PBT), and polyphenylene sulfide (PPS). At this time, the first heat dissipation substrate 100 , the second heat dissipation substrate 200 , or both the first heat dissipation substrate 100 and the second heat dissipation substrate 200 are partially or entirely exposed from the package body 800 . can be formed.

한편, 도 1에 기재된 실시예에서는 제2 방열 기판(200)이 제2 절연 기판(210), 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)을 포함하였으나, 제2 방열 기판(200)이 금속 기판으로 형성되는 다른 실시예도 가능하다. Meanwhile, in the embodiment illustrated in FIG. 1 , the second heat dissipation substrate 200 includes the second insulating substrate 210 , the second lower metal pattern 220 , and the second upper metal pattern 230 , but the second heat dissipation substrate Other embodiments in which 200 is formed of a metal substrate are possible.

이하에서, 도 3을 참고하여, 본 발명의 다른 실시예에 따른 반도체 패키지에 대해 상세히 설명한다.Hereinafter, a semiconductor package according to another embodiment of the present invention will be described in detail with reference to FIG. 3 .

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.3 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.

도 3에 도시된 다른 실시예는 도 1에 도시된 일 실시예와 비교하여 제2 방열기판의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.The other embodiment shown in FIG. 3 is substantially the same as that of the embodiment shown in FIG. 1 except for the structure of the second heat dissipation substrate, and thus repeated description will be omitted.

도 3에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지는 제1 방열 기판(100), 제2 방열 기판(200), 하나 이상의 반도체 칩(300), 제1 금속 기둥(410), 제2 금속 기둥(420), 제1 상변화 접합층(510), 제2 상변화 접합층(520), 제3 상변화 접합층(530), 전도성 접합층(600), 하나 이상의 리드 프레임(700), 그리고 패키지 몸체(800)를 포함한다.3 , a semiconductor package according to another embodiment of the present invention includes a first heat dissipation substrate 100 , a second heat dissipation substrate 200 , one or more semiconductor chips 300 , and a first metal pillar 410 . , second metal pillar 420 , first phase change bonding layer 510 , second phase change bonding layer 520 , third phase change bonding layer 530 , conductive bonding layer 600 , one or more lead frames 700 , and a package body 800 .

제2 방열 기판(200)은 금속 기판으로 형성될 수 있다. 금속 기판은 90 중량% 이상의 구리(Cu)를 포함할 수 있다. 따라서, 방열율이 높은 금속으로만 이루어지므로, 방열 효과를 향상시킬 수 있다. The second heat dissipation substrate 200 may be formed of a metal substrate. The metal substrate may include 90 wt% or more of copper (Cu). Therefore, since it is made of only a metal having a high heat dissipation rate, the heat dissipation effect can be improved.

상기 도 3에 도시된 다른 실시예는 제2 방열 기판(200)만을 금속 기판으로 형성하였으나, 반드시 이에 한정되는 것은 아니며, 제1 방열 기판(100)만을 금속 기판으로 형성하거나 제1 방열 기판(100)과 제2 방열 기판(200) 모두 금속 기판으로 형성하는 다른 실시예도 가능하다. In another embodiment illustrated in FIG. 3 , only the second heat dissipation substrate 200 is formed of a metal substrate, but is not limited thereto, and only the first heat dissipation substrate 100 is formed of a metal substrate or the first heat dissipation substrate 100 ) and the second heat dissipation substrate 200 are also possible in another embodiment in which both are formed of a metal substrate.

한편, 도 1에 기재된 실시예에서는 반도체 칩(300)이 제1 방열 기판(100) 위에 형성되고, 제1 금속 기둥(410)과 제2 방열 기판(200) 사이에 제1 상변화 접합층(510)이 형성되었으나, 제1 반도체 칩(310)이 제1 방열 기판(100) 위에 형성되고, 제2 반도체 칩(320)이 제2 방열 기판(200) 위에 형성되고, 제3 금속 기둥과 제1 방열 기판 사이에 제4 상변화 접합층이 형성되는 다른 실시예도 가능하다. On the other hand, in the embodiment described in FIG. 1 , the semiconductor chip 300 is formed on the first heat dissipation substrate 100 , and a first phase change bonding layer ( Although the 510 is formed, the first semiconductor chip 310 is formed on the first heat dissipation substrate 100 , the second semiconductor chip 320 is formed on the second heat dissipation substrate 200 , and the third metal pillar and the second semiconductor chip 320 are formed on the second heat dissipation substrate 200 . Another embodiment in which the fourth phase change bonding layer is formed between the first heat dissipation substrates is also possible.

이하에서, 도 4를 참고하여, 본 발명의 다른 실시예에 따른 반도체 패키지에 대해 상세히 설명한다.Hereinafter, a semiconductor package according to another embodiment of the present invention will be described in detail with reference to FIG. 4 .

도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.4 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.

도 4에 도시된 다른 실시예는 도 1에 도시된 일 실시예와 비교하여 반도체 칩의 형성 위치, 제3 금속 기둥, 그리고 제4 상변화 접합층의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.The other embodiment shown in FIG. 4 is substantially the same as that of the embodiment shown in FIG. 1 except for the formation position of the semiconductor chip, the third metal pillar, and the structure of the fourth phase change junction layer. is omitted.

도 4에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지는 제1 방열 기판(100), 제2 방열 기판(200), 하나 이상의 반도체 칩(300), 제1 금속 기둥(410), 제2 금속 기둥(420), 제3 금속 기둥(430), 제1 상변화 접합층(510), 제2 상변화 접합층(520), 제3 상변화 접합층(530), 제4 상변화 접합층(540), 전도성 접합층(600), 하나 이상의 리드 프레임(700), 그리고 패키지 몸체(800)를 포함한다.As shown in FIG. 4 , a semiconductor package according to another embodiment of the present invention includes a first heat dissipation substrate 100 , a second heat dissipation substrate 200 , one or more semiconductor chips 300 , and a first metal pillar 410 . , second metal pillar 420 , third metal pillar 430 , first phase change bonding layer 510 , second phase change bonding layer 520 , third phase change bonding layer 530 , fourth phase a change bonding layer 540 , a conductive bonding layer 600 , one or more lead frames 700 , and a package body 800 .

제1 방열 기판(100)은 제1 절연 기판(110), 그리고 제1 절연 기판(110)의 하부 및 상부에 각각 형성되는 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)을 포함할 수 있다. 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)은 각각 90 중량% 이상의 구리(Cu)를 포함할 수 있다. The first heat dissipation substrate 100 includes a first insulating substrate 110 , and a first lower metal pattern 120 and a first upper metal pattern 130 formed on the lower and upper portions of the first insulating substrate 110 , respectively. may include Each of the first lower metal pattern 120 and the first upper metal pattern 130 may include 90 wt% or more of copper (Cu).

제2 방열 기판(200)은 제2 절연 기판(210), 그리고 제2 절연 기판(210)의 하부 및 상부에 각각 형성되는 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)을 포함할 수 있다. 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)은 각각 90 중량% 이상의 구리(Cu)를 포함할 수 있다.The second heat dissipation substrate 200 includes a second insulating substrate 210 , and a second lower metal pattern 220 and a second upper metal pattern 230 formed on the lower and upper portions of the second insulating substrate 210 , respectively. may include Each of the second lower metal pattern 220 and the second upper metal pattern 230 may include 90 wt% or more of copper (Cu).

반도체 칩(300)은 제1 방열 기판(100) 위에 위치하는 제1 반도체 칩(310), 그리고 제2 방열 기판(200) 위에 위치하는 제2 반도체 칩(320)을 포함할 수 있다. 즉, 제1 반도체 칩(310)은 제1 방열 기판(100)의 제1 상부 금속 패턴(130) 위에 형성되고, 제2 반도체 칩(320)은 제2 방열 기판(200)의 제2 하부 금속 패턴(220) 위에 형성될 수 있다. 제1 반도체 칩(310)은 전도성 접합층(600)을 이용하여 제1 상부 금속 패턴(130)과 접합되고, 제2 반도체 칩(320)은 전도성 접합층(600)을 이용하여 제2 하부 금속 패턴(220)과 접합될 수 있다. The semiconductor chip 300 may include a first semiconductor chip 310 positioned on the first heat dissipation substrate 100 and a second semiconductor chip 320 positioned on the second heat dissipation substrate 200 . That is, the first semiconductor chip 310 is formed on the first upper metal pattern 130 of the first heat dissipation substrate 100 , and the second semiconductor chip 320 is the second lower metal of the second heat dissipation substrate 200 . It may be formed on the pattern 220 . The first semiconductor chip 310 is bonded to the first upper metal pattern 130 using the conductive bonding layer 600 , and the second semiconductor chip 320 is bonded to the second lower metal pattern 130 using the conductive bonding layer 600 . It may be bonded to the pattern 220 .

제1 금속 기둥(410)은 제1 반도체 칩(310)과 제2 방열 기판(200)을 연결할 수 있다. 즉, 제1 금속 기둥(410)의 하단은 제1 반도체 칩(310)과 접합되며, 제1 금속 기둥(410)의 상단은 제2 하부 금속 패턴(220)과 접합될 수 있다. 이 때, 제1 금속 기둥(410)의 하단과 제1 반도체 칩(310) 사이에는 전도성 접합층(600)이 형성되며, 제1 금속 기둥(410)의 상단과 제2 하부 금속 패턴(220) 사이에는 제1 상변화 접합층(510)이 형성될 수 있다. 상변화 접합 공정에 의해 형성되는 제1 상변화 접합층(510)은 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다. The first metal pillar 410 may connect the first semiconductor chip 310 and the second heat dissipation substrate 200 to each other. That is, a lower end of the first metal pillar 410 may be bonded to the first semiconductor chip 310 , and an upper end of the first metal pillar 410 may be bonded to the second lower metal pattern 220 . At this time, a conductive bonding layer 600 is formed between the lower end of the first metal column 410 and the first semiconductor chip 310 , and the upper end of the first metallic column 410 and the second lower metal pattern 220 . A first phase change bonding layer 510 may be formed therebetween. The first phase change bonding layer 510 formed by the phase change bonding process may include 30 wt% to 90 wt% copper (Cu) and 20 wt% to 80 wt% tin (Sn).

제2 금속 기둥(420)은 제1 방열 기판(100)과 제2 방열 기판(200)을 연결할 수 있다. 이 때, 제2 금속 기둥(420)의 하단과 제1 상부 금속 패턴(130) 사이에는 전도성 접합층(600)이 형성되며, 제2 금속 기둥(420)의 상단과 제2 하부 금속 패턴(220) 사이에는 제2 상변화 접합층(520)이 형성될 수 있다. 상변화 접합 공정에 의해 형성되는 제2 상변화 접합층(520)은 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다.The second metal pillar 420 may connect the first heat dissipation substrate 100 and the second heat dissipation substrate 200 to each other. At this time, a conductive bonding layer 600 is formed between the lower end of the second metal pillar 420 and the first upper metal pattern 130 , and the upper end of the second metal pillar 420 and the second lower metal pattern 220 . ), a second phase change bonding layer 520 may be formed. The second phase change bonding layer 520 formed by the phase change bonding process may include 30 wt% to 90 wt% copper (Cu) and 20 wt% to 80 wt% tin (Sn).

제3 금속 기둥(430)은 제2 반도체 칩(320)과 제1 방열 기판(100)을 연결할 수 있다. 즉, 제3 금속 기둥(430)의 상단은 제2 반도체 칩(320)과 접합되며, 제3 금속 기둥(430)의 하단은 제1 방열 기판(100)의 제1 상부 금속 패턴(130)과 접합될 수 있다. 이 때, 제3 금속 기둥(430)의 상단과 제2 반도체 칩(320) 사이에는 전도성 접합층(600)이 형성되며, 제3 금속 기둥(430)의 하단과 제1 상부 금속 패턴(130) 사이에는 제4 상변화 접합층(540)이 형성될 수 있다.The third metal pillar 430 may connect the second semiconductor chip 320 and the first heat dissipation substrate 100 . That is, the upper end of the third metal pillar 430 is bonded to the second semiconductor chip 320 , and the lower end of the third metal pillar 430 is bonded to the first upper metal pattern 130 of the first heat dissipation substrate 100 . can be joined. At this time, a conductive bonding layer 600 is formed between the upper end of the third metal column 430 and the second semiconductor chip 320 , and the lower end of the third metallic column 430 and the first upper metal pattern 130 . A fourth phase change bonding layer 540 may be formed therebetween.

제3 금속 기둥(430)은 90 중량% 이상의 구리(Cu)를 포함하며, 상변화 접합 공정에 의해 형성되는 제4 상변화 접합층(540)은 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다. 그리고, 제4 상변화 접합층(540)은 구리(Cu)와 주석(Sn)의 중량비의 합이 98 중량% 이상일 수 있다. 제4 상변화 접합층(540)의 중앙으로 갈수록 주석(Sn)의 중량비(중량%)는 증가하고, 제4 상변화 접합층(540)의 양단으로 갈수록 구리(Cu)의 중량비(중량%)는 증가할 수 있다.The third metal pillar 430 includes 90% by weight or more of copper (Cu), and the fourth phase change bonding layer 540 formed by the phase change bonding process contains 30 to 90% by weight of copper (Cu). and 20 wt% to 80 wt% of tin (Sn). In addition, in the fourth phase change bonding layer 540 , the sum of the weight ratio of copper (Cu) and tin (Sn) may be 98 wt% or more. The weight ratio (weight %) of tin (Sn) increases toward the center of the fourth phase change junction layer 540, and the weight ratio (weight %) of copper (Cu) toward both ends of the fourth phase change junction layer 540 (weight %) can increase.

주석(Sn)의 녹는점은 최대 250℃이나, 이러한 제4 상변화 접합층(540)의 녹는점(re-melting temperature)은 300℃ 이상으로 주석(Sn)의 녹는점보다 높을 수 있다. 따라서, 제4 상변화 접합층(540)은 후속의 상변화 접합 공정이나 후속의 솔더링 또는 신터링 공정 시 재용융(re-melting)되지 않으므로, 온도 피로에 의한 파괴가 최소화되어 제1 방열 기판(100)과 제3 금속 기둥(430) 간의 접합력을 향상시킬 수 있어서 반도체 패키지의 신뢰성을 향상시킬 수 있다.The melting point of tin (Sn) is at most 250°C, but the re-melting temperature of the fourth phase change bonding layer 540 may be 300°C or higher, which may be higher than the melting point of tin (Sn). Accordingly, since the fourth phase change bonding layer 540 is not re-melted during a subsequent phase change bonding process or a subsequent soldering or sintering process, destruction due to temperature fatigue is minimized and the first heat dissipation substrate ( Since the bonding force between the 100 ) and the third metal pillar 430 may be improved, the reliability of the semiconductor package may be improved.

한편, 도 4에 기재된 실시예에서는 제1 방열 기판(100)이 제1 절연 기판(110), 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)을 포함하고, 제2 방열 기판(200)이 제2 절연 기판(210), 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)을 포함하였으나, 제1 방열 기판(100) 또는 제2 방열 기판(200) 중 어느 하나만이 금속 기판으로 형성되거나, 제1 방열 기판(100)과 제2 방열 기판(200) 모두 금속 기판으로 형성되는 다른 실시예도 가능하다. Meanwhile, in the embodiment illustrated in FIG. 4 , the first heat dissipation substrate 100 includes the first insulating substrate 110 , the first lower metal pattern 120 , and the first upper metal pattern 130 , and the second heat dissipation substrate 200 includes the second insulating substrate 210 , the second lower metal pattern 220 , and the second upper metal pattern 230 , but either the first heat dissipation substrate 100 or the second heat dissipation substrate 200 . Another embodiment in which only one is formed of a metal substrate or that both the first heat dissipation substrate 100 and the second heat dissipation substrate 200 are formed of a metal substrate is also possible.

이하에서, 도 5 및 도 6을 참고하여, 본 발명의 다른 실시예에 따른 반도체 패키지에 대해 상세히 설명한다.Hereinafter, a semiconductor package according to another embodiment of the present invention will be described in detail with reference to FIGS. 5 and 6 .

도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.5 and 6 are cross-sectional views of a semiconductor package according to another embodiment of the present invention.

도 5에 도시된 다른 실시예는 도 4에 도시된 일 실시예와 비교하여 제1 방열기판의 구조만을 제외하고 실질적으로 동일하며, 도 6에 도시된 다른 실시예는 도 4에 도시된 일 실시예와 비교하여 제1 방열 기판 및 제2 방열 기판의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.The other embodiment shown in FIG. 5 is substantially the same as the embodiment shown in FIG. 4 except for the structure of the first heat dissipation substrate, and another embodiment shown in FIG. 6 is the embodiment shown in FIG. 4 . Compared with the example, the structure of the first heat dissipation substrate and the second heat dissipation substrate are substantially the same except for the structure, and thus repeated description will be omitted.

도 5에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지는 제1 방열 기판(100), 제2 방열 기판(200), 하나 이상의 반도체 칩(300), 제1 금속 기둥(410), 제2 금속 기둥(420), 제3 금속 기둥(430), 제1 상변화 접합층(510), 제2 상변화 접합층(520), 제3 상변화 접합층(530), 제4 상변화 접합층(540), 전도성 접합층(600), 하나 이상의 리드 프레임(700), 그리고 패키지 몸체(800)를 포함한다.5 , a semiconductor package according to another embodiment of the present invention includes a first heat dissipation substrate 100 , a second heat dissipation substrate 200 , one or more semiconductor chips 300 , and a first metal pillar 410 . , second metal pillar 420 , third metal pillar 430 , first phase change bonding layer 510 , second phase change bonding layer 520 , third phase change bonding layer 530 , fourth phase a change bonding layer 540 , a conductive bonding layer 600 , one or more lead frames 700 , and a package body 800 .

제1 방열 기판(100)은 금속 기판으로 형성될 수 있다. 금속 기판은 90 중량% 이상의 구리(Cu)를 포함할 수 있다. 따라서, 제1 방열 기판(100)은 방열율이 높은 금속으로만 이루어지므로, 방열 효과를 향상시킬 수 있다. The first heat dissipation substrate 100 may be formed of a metal substrate. The metal substrate may include 90 wt% or more of copper (Cu). Accordingly, since the first heat dissipation substrate 100 is made of only a metal having a high heat dissipation rate, the heat dissipation effect may be improved.

도 6에 도시한 바와 같이, 제1 방열 기판(100)과 제2 방열 기판(200) 모두 금속 기판으로 형성될 수 있다. 금속 기판은 90 중량% 이상의 구리(Cu)를 포함할 수 있다. 따라서, 제1 방열 기판(100)과 제2 방열 기판(200)은 방열율이 높은 금속으로만 이루어지므로, 방열 효과를 더욱 향상시킬 수 있다.As shown in FIG. 6 , both the first heat dissipation substrate 100 and the second heat dissipation substrate 200 may be formed of a metal substrate. The metal substrate may include 90 wt% or more of copper (Cu). Accordingly, since the first heat dissipation substrate 100 and the second heat dissipation substrate 200 are made of only a metal having a high heat dissipation rate, the heat dissipation effect may be further improved.

이하에서, 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 대해 도면을 참조하여 상세히 설명한다. Hereinafter, a method of manufacturing a semiconductor package according to an embodiment of the present invention shown in FIG. 1 will be described in detail with reference to the drawings.

도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 순서도이고, 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 일 단계로서, 제1 방열 기판에 제1 반도체 칩을 접합한 상태를 도시한 도면이고, 도 9는 도 8의 다음 단계로서, 제2 방열 기판에 제1 금속 기둥 및 제2 금속 기둥을 접합한 상태를 도시한 도면이며, 도 10은 도 9의 다음 단계로서, 제1 방열 기판과 제2 방열 기판을 서로 연결한 상태를 도시한 도면이다. 7 is a flowchart of a method of manufacturing a semiconductor package according to an embodiment of the present invention, and FIG. 8 is a first step of the method of manufacturing a semiconductor package according to an embodiment of the present invention, a first semiconductor chip on a first heat dissipation substrate 9 is a view showing a state in which the first metal pillar and the second metal pillar are bonded to the second heat dissipation substrate as the next step of FIG. 8 , and FIG. 10 is a view of FIG. As a next step, a diagram illustrating a state in which the first heat dissipation substrate and the second heat dissipation substrate are connected to each other.

도 7 및 도 8에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 우선, 제1 방열 기판(100) 위에 제1 반도체 칩(310)을 접합한다(S10). 즉, 솔더링 또는 신터링 공정을 이용하여 제1 방열 기판(100)의 제1 상부 금속 패턴(130)과 제1 반도체 칩(310) 사이에 전도성 접합층(600)을 형성한다. 솔더링 또는 신터링 공정의 온도는 상변화 접합 공정에 의한 상변화 접합층의 녹는점보다 낮을 수 있다. 7 and 8 , in the method of manufacturing a semiconductor package according to an embodiment of the present invention, first, a first semiconductor chip 310 is bonded on a first heat dissipation substrate 100 ( S10 ). That is, the conductive bonding layer 600 is formed between the first upper metal pattern 130 of the first heat dissipation substrate 100 and the first semiconductor chip 310 using a soldering or sintering process. The temperature of the soldering or sintering process may be lower than the melting point of the phase change bonding layer by the phase change bonding process.

이 때, 상변화 접합 공정을 이용하여 제1 리드 프레임(710)을 제1 방열 기판(100)의 제1 상부 금속 패턴(130)에 접합할 수 있다. 이러한 상변화 접합 공정에 의해 제1 방열 기판(100)의 제1 상부 금속 패턴(130)과 제1 리드 프레임(710) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제3 상변화 접합층(530)이 형성된다. In this case, the first lead frame 710 may be bonded to the first upper metal pattern 130 of the first heat dissipation substrate 100 using a phase change bonding process. Between the first upper metal pattern 130 and the first lead frame 710 of the first heat dissipation substrate 100 by the phase change bonding process 30 wt% to 90 wt% of copper (Cu) and 20 wt% to A third phase change bonding layer 530 including 80 wt% of tin (Sn) is formed.

다음으로, 도 7 및 도 9에 도시한 바와 같이, 상변화 접합 공정을 이용하여 제2 방열 기판(200) 위에 제1 금속 기둥(410) 및 제2 금속 기둥(420)을 접합한다(S20).Next, as shown in FIGS. 7 and 9 , the first metal pillar 410 and the second metal pillar 420 are bonded on the second heat dissipation substrate 200 using a phase change bonding process ( S20 ). .

상변화 접합 공정은 제2 하부 금속 패턴(220)과 제1 금속 기둥(410) 사이 또는 제2 하부 금속 패턴(220)과 제2 금속 기둥(420) 사이에 위치한 주석(Sn)을 솔더링 또는 신터링 공정으로 제2 하부 금속 패턴(220)과 제1 금속 기둥(410) 또는 제2 금속 기둥(420)을 접합시키고, 상변화를 일으키는 공정이다. 이러한 상변화 접합 공정은 소정 압력과 소정 온도 및 소정 시간의 조건으로 수행하며, 예를 들면, 1kgf 이상의 압력, 250℃ 이상의 온도, 그리고 5분 이상의 온도에서 진행할 수 있다.In the phase change bonding process, tin (Sn) positioned between the second lower metal pattern 220 and the first metal pillar 410 or between the second lower metal pattern 220 and the second metal pillar 420 is soldered or new This is a process in which the second lower metal pattern 220 and the first metal pillar 410 or the second metal pillar 420 are joined to each other by a turing process, and a phase change occurs. This phase change bonding process is performed under the conditions of a predetermined pressure, a predetermined temperature, and a predetermined time, for example, may be performed at a pressure of 1 kgf or more, a temperature of 250° C. or more, and a temperature of 5 minutes or more.

이러한 상변화 접합 공정에 의해 제1 금속 기둥(410)과 제2 하부 금속 패턴(220) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제1 상변화 접합층(510)이 형성된다. 또한, 동일한 상변화 접합 공정에 의해 제2 금속 기둥(420)과 제2 하부 금속 패턴(220) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제2 상변화 접합층(520)이 형성된다. 30 wt% to 90 wt% of copper (Cu) and 20 wt% to 80 wt% of tin (Sn) between the first metal pillar 410 and the second lower metal pattern 220 by this phase change bonding process A first phase change bonding layer 510 including In addition, between the second metal pillar 420 and the second lower metal pattern 220 by the same phase change bonding process 30 wt% to 90 wt% copper (Cu) and 20 wt% to 80 wt% tin ( A second phase change bonding layer 520 including Sn) is formed.

주석(Sn)의 녹는점은 최대 250℃이나, 이러한 제1 상변화 접합층(510) 및 제2 상변화 접합층(520)의 녹는점(re-melting temperature)은 300℃ 이상으로 주석(Sn)의 녹는점보다 높을 수 있다. 따라서, 제1 상변화 접합층(510) 및 제2 상변화 접합층(520)은 후속의 상변화 접합 공정이나 후속의 솔더링 또는 신터링 공정 시 재용융(re-melting)되지 않으므로, 온도 피로에 의한 파괴가 최소화되어 제2 방열 기판(200)과 제1 금속 기둥(410) 및 제2 금속 기둥(420) 간의 접합력을 향상시킬 수 있어서 반도체 패키지의 신뢰성을 향상시킬 수 있다.The melting point of tin (Sn) is at most 250° C., but the re-melting temperature of the first phase change bonding layer 510 and the second phase change bonding layer 520 is 300° C. or higher. ) may be higher than the melting point of Therefore, since the first phase change bonding layer 510 and the second phase change bonding layer 520 are not re-melted during a subsequent phase change bonding process or a subsequent soldering or sintering process, they are resistant to temperature fatigue. Destruction is minimized, so that bonding strength between the second heat dissipation substrate 200 and the first metal pillar 410 and the second metal pillar 420 can be improved, thereby improving the reliability of the semiconductor package.

이 때, 동일한 상변화 접합 공정을 이용하여 제2 리드 프레임(720)을 제2 방열 기판(200)의 제2 하부 금속 패턴(220)에 접합할 수 있다. 이러한 상변화 접합 공정에 의해 제2 방열 기판(200)의 제2 하부 금속 패턴(220)과 제2 리드 프레임(720) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제3 상변화 접합층(530)이 형성된다. In this case, the second lead frame 720 may be bonded to the second lower metal pattern 220 of the second heat dissipation substrate 200 using the same phase change bonding process. Between the second lower metal pattern 220 and the second lead frame 720 of the second heat dissipation substrate 200 by the phase change bonding process 30 wt% to 90 wt% of copper (Cu) and 20 wt% to A third phase change bonding layer 530 including 80 wt% of tin (Sn) is formed.

다음으로, 도 7 및 도 10에 도시한 바와 같이, 제2 방열 기판(200)을 뒤집어서 제1 방열 기판(100)과 대향하도록 한 후, 솔더링 또는 신터링 공정을 이용하여 제1 금속 기둥(410) 및 제2 금속 기둥(420)을 각각 제1 반도체 칩(310) 및 제1 방열 기판(100)과 접합한다(S30). 즉, 솔더링 또는 신터링 공정을 이용하여 제1 금속 기둥(410)과 제1 반도체 칩(310) 사이에 전도성 접합층(600)을 형성하고, 제2 금속 기둥(420)과 제1 상부 금속 패턴(130) 사이에 전도성 접합층(600)을 형성한다. 솔더링 또는 신터링 공정의 온도는 상변화 접합 공정에 의한 상변화 접합층의 녹는점보다 낮을 수 있다.Next, as shown in FIGS. 7 and 10 , the second heat dissipation substrate 200 is turned over to face the first heat dissipation substrate 100 , and then the first metal pillar 410 using a soldering or sintering process. ) and the second metal pillar 420 are bonded to the first semiconductor chip 310 and the first heat dissipation substrate 100, respectively (S30). That is, a conductive bonding layer 600 is formed between the first metal pillar 410 and the first semiconductor chip 310 using a soldering or sintering process, and the second metal pillar 420 and the first upper metal pattern are formed. A conductive bonding layer 600 is formed between the 130 . The temperature of the soldering or sintering process may be lower than the melting point of the phase change bonding layer by the phase change bonding process.

다음으로, 도 1 및 도 7에 도시한 바와 같이, 제1 방열 기판(100)과 제2 방열 기판(200) 사이에 패키지 몸체(800)를 형성한다(S40). 패키지 몸체(800)를 제1 방열 기판(100)과 제2 방열 기판(200) 사이를 채움으로써, 제1 방열 기판(100), 제2 방열 기판(200) 및 반도체 칩(300)을 보호할 수 있다. Next, as shown in FIGS. 1 and 7 , the package body 800 is formed between the first heat dissipation substrate 100 and the second heat dissipation substrate 200 ( S40 ). By filling the package body 800 between the first heat dissipation substrate 100 and the second heat dissipation substrate 200 , the first heat dissipation substrate 100 , the second heat dissipation substrate 200 , and the semiconductor chip 300 are protected. can

한편, 도 4에 도시된 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법에 대해 도면을 참조하여 상세히 설명한다. Meanwhile, a method of manufacturing a semiconductor package according to another embodiment of the present invention shown in FIG. 4 will be described in detail with reference to the drawings.

도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 순서도이고, 도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 일 단계로서, 제1 방열 기판에 제1 반도체 칩 및 제3 금속 기둥을 접합한 상태를 도시한 도면이고, 도 13은 도 12의 다음 단계로서, 제2 방열 기판에 제2 반도체 칩, 제1 금속 기둥 및 제2 금속 기둥을 접합한 상태를 도시한 도면이며, 도 14는 도 13의 다음 단계로서, 제1 방열 기판과 제2 방열 기판을 서로 연결한 상태를 도시한 도면이다. 11 is a flowchart of a method for manufacturing a semiconductor package according to another embodiment of the present invention, and FIG. 12 is a first step of the method for manufacturing a semiconductor package according to another embodiment of the present invention, which is a first semiconductor chip on a first heat dissipation substrate. and a state in which a third metal pole is bonded, and FIG. 13 is a diagram illustrating a state in which a second semiconductor chip, a first metal pole, and a second metal pole are bonded to a second heat dissipation substrate as the next step of FIG. 12 . It is a view, and FIG. 14 is a diagram illustrating a state in which the first heat dissipation substrate and the second heat dissipation substrate are connected to each other as the next step of FIG. 13 .

도 11 및 도 12에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 우선, 제1 방열 기판(100) 위에 제1 반도체 칩(310)을 접합한다(S100). 즉, 솔더링 또는 신터링 공정을 이용하여 제1 방열 기판(100)의 제1 상부 금속 패턴(130)과 제1 반도체 칩(310) 사이에 전도성 접합층(600)을 형성한다. 11 and 12 , in the method of manufacturing a semiconductor package according to another embodiment of the present invention, first, a first semiconductor chip 310 is bonded on a first heat dissipation substrate 100 ( S100 ). That is, the conductive bonding layer 600 is formed between the first upper metal pattern 130 of the first heat dissipation substrate 100 and the first semiconductor chip 310 using a soldering or sintering process.

이 때, 상변화 접합 공정을 이용하여 제3 금속 기둥(430)을 제1 방열 기판(100)의 제1 상부 금속 패턴(130)에 접합할 수 있다. 이러한 상변화 접합 공정에 의해 제3 금속 기둥(430)과 제1 방열 기판(100)의 제1 상부 금속 패턴(130) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제4 상변화 접합층(540)이 형성된다.In this case, the third metal pillar 430 may be bonded to the first upper metal pattern 130 of the first heat dissipation substrate 100 using a phase change bonding process. Between the third metal pillar 430 and the first upper metal pattern 130 of the first heat dissipation substrate 100 by this phase change bonding process, 30 wt% to 90 wt% of copper (Cu) and 20 wt% to A fourth phase change bonding layer 540 including 80 wt% of tin (Sn) is formed.

이 때, 동일한 상변화 접합 공정을 이용하여 제1 리드 프레임(710)을 제1 방열 기판(100)의 제1 상부 금속 패턴(130)에 접합할 수 있다. 이러한 상변화 접합 공정에 의해 제1 방열 기판(100)의 제1 상부 금속 패턴(130)과 제1 리드 프레임(710) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제3 상변화 접합층(530)이 형성된다. In this case, the first lead frame 710 may be bonded to the first upper metal pattern 130 of the first heat dissipation substrate 100 using the same phase change bonding process. Between the first upper metal pattern 130 and the first lead frame 710 of the first heat dissipation substrate 100 by the phase change bonding process 30 wt% to 90 wt% of copper (Cu) and 20 wt% to A third phase change bonding layer 530 including 80 wt% of tin (Sn) is formed.

다음으로, 도 11 및 도 13에 도시한 바와 같이, 상변화 접합 공정을 이용하여 제2 방열 기판(200) 위에 제1 금속 기둥(410) 및 제2 금속 기둥(420)을 접합하고, 솔더링 또는 신터링 공정을 이용하여 제2 방열 기판(200) 위에 제2 반도체 칩(320)을 접합한다(S200).Next, as shown in FIGS. 11 and 13 , the first metal pillar 410 and the second metal pillar 420 are bonded on the second heat dissipation substrate 200 using a phase change bonding process, and soldering or The second semiconductor chip 320 is bonded on the second heat dissipation substrate 200 by using a sintering process (S200).

솔더링 또는 신터링 공정을 이용하여 제2 방열 기판(200)의 제2 하부 금속 패턴(220)과 제2 반도체 칩(320) 사이에 전도성 접합층(600)을 형성한다.A conductive bonding layer 600 is formed between the second lower metal pattern 220 of the second heat dissipation substrate 200 and the second semiconductor chip 320 using a soldering or sintering process.

상변화 접합 공정은 제2 하부 금속 패턴(220)과 제1 금속 기둥(410) 사이 또는 제2 하부 금속 패턴(220)과 제2 금속 기둥(420) 사이에 위치한 주석(Sn)을 솔더링 또는 신터링 공정으로 제2 하부 금속 패턴(220)과 제1 금속 기둥(410) 또는 제2 금속 기둥(420)을 접합시키고, 상변화를 일으키는 공정이다. 이러한 상변화 접합 공정은 전술한 바와 같이, 1kgf 이상의 압력, 250℃ 이상의 온도, 그리고 5분 이상의 온도에서 진행할 수 있다.In the phase change bonding process, tin (Sn) positioned between the second lower metal pattern 220 and the first metal pillar 410 or between the second lower metal pattern 220 and the second metal pillar 420 is soldered or new This is a process in which the second lower metal pattern 220 and the first metal pillar 410 or the second metal pillar 420 are joined to each other by a turing process, and a phase change occurs. As described above, the phase change bonding process may be performed at a pressure of 1 kgf or more, a temperature of 250° C. or more, and a temperature of 5 minutes or more.

이러한 상변화 접합 공정에 의해 제1 금속 기둥(410)과 제2 하부 금속 패턴(220) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제1 상변화 접합층(510)이 형성된다. 또한, 동일한 상변화 접합 공정에 의해 제2 금속 기둥(420)과 제2 하부 금속 패턴(220) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제2 상변화 접합층(520)이 형성된다. 30 wt% to 90 wt% of copper (Cu) and 20 wt% to 80 wt% of tin (Sn) between the first metal pillar 410 and the second lower metal pattern 220 by this phase change bonding process A first phase change bonding layer 510 including In addition, between the second metal pillar 420 and the second lower metal pattern 220 by the same phase change bonding process 30 wt% to 90 wt% copper (Cu) and 20 wt% to 80 wt% tin ( A second phase change bonding layer 520 including Sn) is formed.

주석(Sn)의 녹는점은 최대 250℃이나, 이러한 제1 상변화 접합층(510) 및 제2 상변화 접합층(520)의 녹는점(re-melting temperature)은 300℃ 이상으로 주석(Sn)의 녹는점보다 높을 수 있다. 따라서, 제1 상변화 접합층(510) 및 제2 상변화 접합층(520)은 후속의 상변화 접합 공정이나 후속의 솔더링 또는 신터링 공정 시 재용융(re-melting)되지 않으므로, 온도 피로에 의한 파괴가 최소화되어 제2 방열 기판(200)과 제1 금속 기둥(410) 및 제2 금속 기둥(420) 간의 접합력을 향상시킬 수 있어서 반도체 패키지의 신뢰성을 향상시킬 수 있다.The melting point of tin (Sn) is at most 250° C., but the re-melting temperature of the first phase change bonding layer 510 and the second phase change bonding layer 520 is 300° C. or higher. ) may be higher than the melting point of Therefore, since the first phase change bonding layer 510 and the second phase change bonding layer 520 are not re-melted during a subsequent phase change bonding process or a subsequent soldering or sintering process, they are resistant to temperature fatigue. Destruction is minimized, so that bonding strength between the second heat dissipation substrate 200 and the first metal pillar 410 and the second metal pillar 420 can be improved, thereby improving the reliability of the semiconductor package.

이 때, 동일한 상변화 접합 공정을 이용하여 제2 리드 프레임(720)을 제2 방열 기판(200)의 제2 하부 금속 패턴(220)에 접합할 수 있다. 이러한 상변화 접합 공정에 의해 제2 방열 기판(200)의 제2 하부 금속 패턴(220)과 제2 리드 프레임(720) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제3 상변화 접합층(530)이 형성된다. In this case, the second lead frame 720 may be bonded to the second lower metal pattern 220 of the second heat dissipation substrate 200 using the same phase change bonding process. Between the second lower metal pattern 220 and the second lead frame 720 of the second heat dissipation substrate 200 by the phase change bonding process 30 wt% to 90 wt% of copper (Cu) and 20 wt% to A third phase change bonding layer 530 including 80 wt% of tin (Sn) is formed.

다음으로, 도 11 및 도 14에 도시한 바와 같이, 제2 방열 기판(200)을 뒤집어서 제1 방열 기판(100)과 대향하도록 한 후, 솔더링 또는 신터링 공정을 이용하여 제1 금속 기둥(410), 제2 금속 기둥(420), 및 제3 금속 기둥(430)을 각각 제1 반도체 칩(310), 제1 방열 기판(100), 제2 반도체 칩(320)과 접합한다(S300). 즉, 솔더링 또는 신터링 공정을 이용하여 제1 금속 기둥(410)과 제1 반도체 칩(310) 사이에 전도성 접합층(600)을 형성하고, 제2 금속 기둥(420)과 제1 상부 금속 패턴(130) 사이에 전도성 접합층(600)을 형성하며, 제3 금속 기둥(430)과 제2 반도체 칩(320) 사이에 전도성 접합층(600)을 형성한다. 솔더링 또는 신터링 공정의 온도는 상변화 접합 공정에 의한 상변화 접합층의 녹는점보다 낮을 수 있다.Next, as shown in FIGS. 11 and 14 , the second heat dissipation substrate 200 is turned over to face the first heat dissipation substrate 100 , and then the first metal pillars 410 using a soldering or sintering process. ), the second metal pillar 420 , and the third metal pillar 430 are bonded to the first semiconductor chip 310 , the first heat dissipation substrate 100 , and the second semiconductor chip 320 , respectively ( S300 ). That is, a conductive bonding layer 600 is formed between the first metal pillar 410 and the first semiconductor chip 310 using a soldering or sintering process, and the second metal pillar 420 and the first upper metal pattern are formed. A conductive bonding layer 600 is formed between the 130 , and a conductive bonding layer 600 is formed between the third metal pillar 430 and the second semiconductor chip 320 . The temperature of the soldering or sintering process may be lower than the melting point of the phase change bonding layer by the phase change bonding process.

다음으로, 도 1 및 도 7에 도시한 바와 같이, 제1 방열 기판(100)과 제2 방열 기판(200) 사이에 패키지 몸체(800)를 형성한다(S400). Next, as shown in FIGS. 1 and 7 , the package body 800 is formed between the first heat dissipation substrate 100 and the second heat dissipation substrate 200 ( S400 ).

이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications can be made within the scope of the claims, the detailed description of the invention, and the accompanying drawings, and this It goes without saying that it falls within the scope of the invention.

100: 제1 방열 기판 200: 제2 방열 기판
300: 반도체 칩 410: 제1 금속 기둥
420: 제2 금속 기둥 430: 제3 금속 기둥
510: 제1 상변화 접합층 520: 제2 상변화 접합층
530: 제3 상변화 접합층 540: 제4 상변화 접합층
600: 전도성 접합층 700: 리드 프레임
800: 패키지 몸체100: first heat dissipation substrate 200: second heat dissipation substrate
300: semiconductor chip 410: first metal pillar
420: second metal pillar 430: third metal pillar
510: first phase change bonding layer 520: second phase change bonding layer
530: third phase change bonding layer 540: fourth phase change bonding layer
600: conductive bonding layer 700: lead frame
800: package body

Claims (31)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1 방열 기판(100)을 준비하는 단계, 제2 방열 기판(200)을 준비하는 단계, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 접합하는 단계, 및 패키지 몸체(800)를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법으로서,
상기 제1 방열 기판(100)을 준비하는 단계는,
상기 제1 방열 기판(100) 위에 제1 솔더링 또는 제1 신터링 공정을 이용하여 제1 반도체 칩(310)을 접합하는 단계; 및
제1 상변화 접합 공정을 이용하여 제3 상변화 접합층(530)을 통해 상기 제1 방열 기판(100)에 제1 리드 프레임(710)을 접합하는 단계;를 포함하고,
상기 제2 방열 기판(200)을 준비하는 단계는,
제2 상변화 접합 공정을 이용하여 제1 상변화 접합층(510)을 통해 상기 제2 방열 기판(200) 위에 제1 금속 기둥(410)을 접합하는 단계;
상기 제2 상변화 접합 공정을 이용하여 제2 상변화 접합층(520)을 통해 상기 제2 방열 기판(200) 위에 제2 금속 기둥(420)을 접합하는 단계; 및
상기 제2 상변화 접합 공정을 이용하여 상기 제3 상변화 접합층(530)을 통해 상기 제2 방열 기판(200)에 제2 리드 프레임(720)을 접합하는 단계;를 포함하며,
상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 접합하는 단계는,
상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 대향하도록 배치하여, 제2 솔더링 또는 제2 신터링 공정을 이용하여 상기 제1 금속 기둥(410) 및 상기 제2 금속 기둥(420)을 각각 상기 제1 반도체 칩(310) 및 상기 제1 방열 기판(100)에 접합하는 단계를 포함하고,
상기 제1 솔더링 또는 제1 신터링 공정의 온도는 상기 제1 상변화 접합층(510), 상기 제2 상변화 접합층(520) 및 상기 제3 상변화 접합층(530)의 녹는점보다 낮으며,
상기 제2 솔더링 또는 제2 신터링 공정의 온도는 상기 제1 상변화 접합층(510), 상기 제2 상변화 접합층(520) 및 상기 제3 상변화 접합층(530)의 녹는점보다 낮고,
상기 제1 방열 기판(100)의 표면, 상기 제2 방열 기판(200)의 표면, 상기 제1 리드 프레임(710), 상기 제2 리드 프레임(720), 상기 제1 금속 기둥(410) 및 상기 제2 금속 기둥(420)은 구리(Cu)를 포함하며,
상기 제1 상변화 접합층(510), 상기 제2 상변화 접합층(520) 및 상기 제3 상변화 접합층(530)은 20 중량% 내지 80 중량%의 주석(Sn)과, 30 중량% 내지 90 중량%의 구리(Cu)를 포함하되, 중앙으로 갈수록 주석(Sn)의 중량%가 증가하고, 양단으로 갈수록 구리(Cu)의 중량%가 증가하는,
반도체 패키지의 제조 방법.Preparing a first heat dissipation substrate 100, preparing a second heat dissipation substrate 200, bonding the first heat dissipation substrate 100 and the second heat dissipation substrate 200, and a package body ( 800) comprising the step of forming a semiconductor package manufacturing method comprising:
The step of preparing the first heat dissipation substrate 100,
bonding a first semiconductor chip 310 to the first heat dissipation substrate 100 using a first soldering or a first sintering process; and
bonding a first lead frame 710 to the first heat dissipation substrate 100 through a third phase change bonding layer 530 using a first phase change bonding process;
The step of preparing the second heat dissipation substrate 200,
bonding a first metal pillar 410 on the second heat dissipation substrate 200 through a first phase change bonding layer 510 using a second phase change bonding process;
bonding a second metal pillar 420 on the second heat dissipation substrate 200 through a second phase change bonding layer 520 using the second phase change bonding process; and
bonding a second lead frame 720 to the second heat dissipation substrate 200 through the third phase change bonding layer 530 using the second phase change bonding process;
Bonding the first heat dissipation substrate 100 and the second heat dissipation substrate 200 includes:
By disposing the first heat dissipation substrate 100 and the second heat dissipation substrate 200 to face each other, the first metal pillar 410 and the second metal pillar ( bonding 420) to the first semiconductor chip 310 and the first heat dissipation substrate 100, respectively,
The temperature of the first soldering or first sintering process is lower than the melting points of the first phase change junction layer 510 , the second phase change junction layer 520 , and the third phase change junction layer 530 . and
The temperature of the second soldering or second sintering process is lower than the melting points of the first phase change junction layer 510 , the second phase change junction layer 520 , and the third phase change junction layer 530 , and ,
The surface of the first heat dissipation substrate 100 , the surface of the second heat dissipation substrate 200 , the first lead frame 710 , the second lead frame 720 , the first metal pillar 410 and the The second metal pillar 420 includes copper (Cu),
The first phase change bonding layer 510 , the second phase change bonding layer 520 , and the third phase change bonding layer 530 include 20 wt% to 80 wt% of tin (Sn), and 30 wt% to 90% by weight of copper (Cu), wherein the weight% of tin (Sn) increases toward the center, and the weight% of copper (Cu) increases toward both ends,
A method of manufacturing a semiconductor package. 제1 방열 기판(100)을 준비하는 단계, 제2 방열 기판(200)을 준비하는 단계, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 접합하는 단계, 및 패키지 몸체(800)를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법으로서,
상기 제1 방열 기판(100)을 준비하는 단계는,
상기 제1 방열 기판(100) 위에 제1 솔더링 또는 제1 신터링 공정을 이용하여 제1 반도체 칩(310)을 접합하는 단계;
제1 상변화 접합 공정을 이용하여 제3 상변화 접합층(530)을 통해 상기 제1 방열 기판(100)에 제1 리드 프레임(710)을 접합하는 단계; 및
상기 제1 상변화 접합 공정을 이용하여 제4 상변화 접합층(540)을 통해 상기 제1 방열 기판(100)에 제3 금속 기둥(430)을 접합하는 단계;를 포함하고,
상기 제2 방열 기판(200)을 준비하는 단계는,
상기 제2 방열 기판(200) 위에 제3 솔더링 또는 제3 신터링 공정을 이용하여 제2 반도체 칩(320)을 접합하는 단계;
제2 상변화 접합 공정을 이용하여 제1 상변화 접합층(510)을 통해 상기 제2 방열 기판(200) 위에 제1 금속 기둥(410)을 접합하는 단계;
상기 제2 상변화 접합 공정을 이용하여 제2 상변화 접합층(520)을 통해 상기 제2 방열 기판(200) 위에 제2 금속 기둥(420)을 접합하는 단계; 및
상기 제2 상변화 접합 공정을 이용하여 상기 제3 상변화 접합층(530)을 통해 상기 제2 방열 기판(200)에 제2 리드 프레임(720)을 접합하는 단계;를 포함하며,
상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 접합하는 단계는,
상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 대향하도록 배치하여, 제2 솔더링 또는 제2 신터링 공정을 이용하여 상기 제1 금속 기둥(410), 상기 제2 금속 기둥(420) 및 상기 제3 금속 기둥(430)을 각각 상기 제1 반도체 칩(310), 상기 제1 방열 기판(100) 및 상기 제2 반도체 칩(320)에 접합하는 단계를 포함하고,
상기 제1 솔더링 또는 제1 신터링 공정의 온도는 상기 제1 상변화 접합층(510), 상기 제2 상변화 접합층(520), 상기 제3 상변화 접합층(530) 및 상기 제4 상변화 접합층(540)의 녹는점보다 낮으며,
상기 제2 솔더링 또는 제2 신터링 공정의 온도는 상기 제1 상변화 접합층(510), 상기 제2 상변화 접합층(520), 상기 제3 상변화 접합층(530) 및 상기 제4 상변화 접합층(540)의 녹는점보다 낮고,
상기 제1 방열 기판(100)의 표면, 상기 제2 방열 기판(200)의 표면, 상기 제1 리드 프레임(710), 상기 제2 리드 프레임(720), 상기 제1 금속 기둥(410), 상기 제2 금속 기둥(420) 및 상기 제3 금속 기둥(430)은 구리(Cu)를 포함하며,
상기 제1 상변화 접합층(510), 상기 제2 상변화 접합층(520), 상기 제3 상변화 접합층(530) 및 상기 제4 상변화 접합층(540)은 20 중량% 내지 80 중량%의 주석(Sn)과, 30 중량% 내지 90 중량%의 구리(Cu)를 포함하되, 중앙으로 갈수록 주석(Sn)의 중량%가 증가하고, 양단으로 갈수록 구리(Cu)의 중량%가 증가하는,
반도체 패키지의 제조 방법.Preparing a first heat dissipation substrate 100, preparing a second heat dissipation substrate 200, bonding the first heat dissipation substrate 100 and the second heat dissipation substrate 200, and a package body ( 800) comprising the step of forming a semiconductor package manufacturing method comprising:
The step of preparing the first heat dissipation substrate 100,
bonding a first semiconductor chip 310 to the first heat dissipation substrate 100 using a first soldering or a first sintering process;
bonding a first lead frame 710 to the first heat dissipation substrate 100 through a third phase change bonding layer 530 using a first phase change bonding process; and
bonding a third metal pillar 430 to the first heat dissipation substrate 100 through a fourth phase change bonding layer 540 using the first phase change bonding process;
The step of preparing the second heat dissipation substrate 200,
bonding a second semiconductor chip 320 to the second heat dissipation substrate 200 using a third soldering or a third sintering process;
bonding a first metal pillar 410 on the second heat dissipation substrate 200 through a first phase change bonding layer 510 using a second phase change bonding process;
bonding a second metal pillar 420 on the second heat dissipation substrate 200 through a second phase change bonding layer 520 using the second phase change bonding process; and
bonding a second lead frame 720 to the second heat dissipation substrate 200 through the third phase change bonding layer 530 using the second phase change bonding process;
Bonding the first heat dissipation substrate 100 and the second heat dissipation substrate 200 includes:
By disposing the first heat dissipation substrate 100 and the second heat dissipation substrate 200 to face each other, the first metal pillar 410 and the second metal pillar ( 420) and bonding the third metal pillar 430 to the first semiconductor chip 310, the first heat dissipation substrate 100, and the second semiconductor chip 320, respectively,
The temperature of the first soldering or first sintering process is the first phase change junction layer 510 , the second phase change junction layer 520 , the third phase change junction layer 530 , and the fourth phase lower than the melting point of the change bonding layer 540,
The temperature of the second soldering or second sintering process is the first phase change junction layer 510 , the second phase change junction layer 520 , the third phase change junction layer 530 , and the fourth phase lower than the melting point of the change bonding layer 540,
The surface of the first heat dissipation substrate 100 , the surface of the second heat dissipation substrate 200 , the first lead frame 710 , the second lead frame 720 , the first metal pillar 410 , and the The second metal pillar 420 and the third metal pillar 430 include copper (Cu),
The first phase change bonding layer 510 , the second phase change bonding layer 520 , the third phase change bonding layer 530 , and the fourth phase change bonding layer 540 may be present in an amount of 20 wt% to 80 wt%. % of tin (Sn) and 30 wt% to 90 wt% of copper (Cu), but the weight % of tin (Sn) increases toward the center, and the weight % of copper (Cu) increases toward both ends doing,
A method of manufacturing a semiconductor package. 제 19 항 또는 제 20 항에 있어서,
상기 제1 상변화 접합 공정 또는 상기 제2 상변화 접합 공정은, 소정 압력 및 소정 온도를 소정 시간 지속하여 상변화를 일으키는,
반도체 패키지의 제조 방법.21. The method of claim 19 or 20,
In the first phase change bonding process or the second phase change bonding process, a predetermined pressure and a predetermined temperature are maintained for a predetermined time to cause a phase change;
A method of manufacturing a semiconductor package. 삭제delete 제 21 항에 있어서,
상기 제1 상변화 접합 공정 또는 상기 제2 상변화 접합 공정은, 1kgf 이상의 압력, 250℃ 이상의 온도, 그리고 5분 이상의 온도에서 진행하는,
반도체 패키지의 제조 방법.22. The method of claim 21,
The first phase change bonding process or the second phase change bonding process is performed at a pressure of 1 kgf or more, a temperature of 250 ° C. or more, and a temperature of 5 minutes or more,
A method of manufacturing a semiconductor package. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023106848A1 (en) * 2021-12-10 2023-06-15 파워마스터반도체 주식회사 Double-sided cooling semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015002187A (en) 2013-06-13 2015-01-05 株式会社明電舎 Semiconductor module
JP2017174837A (en) 2016-03-18 2017-09-28 富士電機株式会社 Semiconductor device and semiconductor device manufacturing method
JP2018098265A (en) 2016-12-08 2018-06-21 パナソニックＩｐマネジメント株式会社 Mounting structure
JP2018157173A (en) 2016-09-29 2018-10-04 株式会社クオルテック Method for manufacturing power module, power module, method for manufacturing electronic component, and electronic component
KR101899788B1 (en) * 2017-02-22 2018-11-05 제엠제코(주) Semiconductor package having double-sided heat dissipation structure and method of manufacturing the same
JP6429208B2 (en) 2014-11-21 2018-11-28 株式会社日立製作所 Semiconductor device and moving body
JP2018190930A (en) * 2017-05-11 2018-11-29 三菱電機株式会社 Power semiconductor module, method for manufacturing the same, and power conversion device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5588419B2 (en) * 2011-10-26 2014-09-10 株式会社東芝 package
KR101454078B1 (en) * 2012-11-16 2014-10-27 삼성전기주식회사 Power semiconductor device and method of manufacturing the same
JP2014207388A (en) * 2013-04-15 2014-10-30 株式会社東芝 Semiconductor package

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015002187A (en) 2013-06-13 2015-01-05 株式会社明電舎 Semiconductor module
JP6429208B2 (en) 2014-11-21 2018-11-28 株式会社日立製作所 Semiconductor device and moving body
JP2017174837A (en) 2016-03-18 2017-09-28 富士電機株式会社 Semiconductor device and semiconductor device manufacturing method
JP2018157173A (en) 2016-09-29 2018-10-04 株式会社クオルテック Method for manufacturing power module, power module, method for manufacturing electronic component, and electronic component
JP2018098265A (en) 2016-12-08 2018-06-21 パナソニックＩｐマネジメント株式会社 Mounting structure
KR101899788B1 (en) * 2017-02-22 2018-11-05 제엠제코(주) Semiconductor package having double-sided heat dissipation structure and method of manufacturing the same
JP2018190930A (en) * 2017-05-11 2018-11-29 三菱電機株式会社 Power semiconductor module, method for manufacturing the same, and power conversion device

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