KR102316535B1 - Three dimensional flash memory with bit line for cost reduction and manufacturing method thereof - Google Patents

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KR102316535B1
KR102316535B1 KR1020200053105A KR20200053105A KR102316535B1 KR 102316535 B1 KR102316535 B1 KR 102316535B1 KR 1020200053105 A KR1020200053105 A KR 1020200053105A KR 20200053105 A KR20200053105 A KR 20200053105A KR 102316535 B1 KR102316535 B1 KR 102316535B1
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송윤흡
송창은
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한양대학교 산학협력단
페디셈 주식회사
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    • H01L27/11565—
    • H01L27/1157—

Abstract

Disclosed are a three-dimensional flash memory having a cost-saving bit line structure and a manufacturing method thereof. According to one embodiment, the three-dimensional flash memory includes: a substrate; at least one string extending in one direction on the substrate; at least one plug wiring formed on the at least one string; and at least one bit line connected to the at least one string through the at least one plug wiring. The at least one bit line does not pass through components other than the at least one plug wiring, and is directly connected to the at least one string through only the at least one plug wiring.

Description

원가절감형 비트라인 구조를 갖는 3차원 플래시 메모리 소자 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY WITH BIT LINE FOR COST REDUCTION AND MANUFACTURING METHOD THEREOF}A three-dimensional flash memory device having a cost-reducing bit line structure and a manufacturing method thereof

아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 원가절감형 비트라인 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법에 대한 것이다.The following embodiments relate to a three-dimensional flash memory and a method of manufacturing the same, and more particularly, to a three-dimensional flash memory having a cost-saving bit line structure and a method of manufacturing the same.

플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.A flash memory element is an Electrically Erasable Programmable Read Only Memory (EEPROM), the memory of which is, for example, a computer, digital camera, MP3 player, game system, memory stick. ) can be commonly used. Such a flash memory device electrically controls input/output of data through Fowler-Nordheimtunneling or hot electron injection.

구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.Specifically, referring to FIG. 1 showing a conventional three-dimensional flash memory array, the three-dimensional flash memory array includes a common source line CSL, a bit line BL, and a common source line CSL and a bit line BL. ) may include a plurality of cell strings (CSTR) disposed between.

비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.The bit lines are two-dimensionally arranged, and a plurality of cell strings CSTR are connected in parallel to each of the bit lines. The cell strings CSTR may be commonly connected to the common source line CSL. That is, a plurality of cell strings CSTR may be disposed between the plurality of bit lines and one common source line CSL. In this case, there may be a plurality of common source lines CSL, and the plurality of common source lines CSL may be two-dimensionally arranged. Here, the same voltage may be applied to the plurality of common source lines CSL, or each of the plurality of common source lines CSL may be electrically controlled.

셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.Each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL, a string select transistor SST connected to the bit line BL, and ground and string select transistors GST and SST. ) may be formed of a plurality of memory cell transistors MCT disposed between. In addition, the ground select transistor GST, the string select transistor SST, and the memory cell transistors MCT may be connected in series.

공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.The common source line CSL may be commonly connected to sources of the ground select transistors GST. In addition, the ground select line GSL, the plurality of word lines WL0 - WL3 and the plurality of string select lines SSL disposed between the common source line CSL and the bit line BL are ground selectable. It may be used as electrode layers of the transistor GST, the memory cell transistors MCT, and the string select transistors SST, respectively. Hereinafter, the string selection line SSL may be expressed as an upper selection line (USL), and the ground selection line GSL may be expressed as a lower selection line (LSL).

여기서, 메모리 셀 트랜지스터들(MCT) 각각은 셀 스트링들 각각에 포함되는 전하 저장층에 포함되는 복수의 영역들과 같은 메모리 요소(memory element)를 포함하며, 복수 개의 워드라인들의 사이에는 복수의 절연층들이 개재될 수 있다.Here, each of the memory cell transistors MCT includes a memory element such as a plurality of regions included in a charge storage layer included in each of the cell strings, and a plurality of insulation elements are disposed between the plurality of word lines. Layers may be interposed.

이와 같은 기존의 3차원 플래시 메모리는 도 2에 도시된 바와 같이, 비트라인(210)과 스트링(220)을 연결시키는 플러그 배선(221)이 제조 공정상 한계로 인하여 얇은 굵기(예컨대, 10nm 내지 50nm의 굵기)로 제조되지 못하기 때문에, 스트링(220)을 선택 제어를 위하여 Strapping line(230), Strapping line(230)과 비트라인(210)을 연결시키기 위한 추가적인 플러그 배선(231)을 구비하게 되었다. 이에 따라, 기존의 3차원 플래시 메모리에서 비트라인(210)은 스트링(220)과 Strapping line(230), 두 개의 플러그 배선들(221, 231)을 통하여 연결되는 구조를 갖게 되고, 이는 배선 제작 Cost 상승의 문제점을 야기하였다.As shown in FIG. 2 , in such a conventional 3D flash memory, the plug wiring 221 connecting the bit line 210 and the string 220 has a thin thickness (eg, 10 nm to 50 nm) due to limitations in the manufacturing process. thickness), a strapping line 230 for selection control of the string 220, and an additional plug wire 231 for connecting the strapping line 230 and the bit line 210 were provided. . Accordingly, in the conventional 3D flash memory, the bit line 210 has a structure in which the string 220 and the strapping line 230 are connected through the two plug wires 221 and 231 , which leads to a wiring manufacturing cost. It caused the problem of ascent.

이에, 배선 제작 Cost를 절감하는 비트라인 연결 구조가 제안될 필요가 있다.Accordingly, there is a need to propose a bit line connection structure that reduces wiring manufacturing cost.

일 실시예들은 3차원 플래시 메모리에서 배선 제작 Cost를 절감하는 원가절감형 비트라인 연결 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.SUMMARY One embodiment proposes a three-dimensional flash memory having a cost-reducing bit line connection structure that reduces manufacturing cost of wiring in the three-dimensional flash memory, and a method of manufacturing the same.

보다 상세하게, 일 실시예들은, 비트라인이 하나의 플러그 배선만을 통하여 스트링과 직접적으로 연결되는 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.More specifically, the embodiments propose a three-dimensional flash memory having a structure in which a bit line is directly connected to a string through only one plug wiring and a method of manufacturing the same.

일 실시예에 따르면, 3차원 플래시 메모리는, 기판; 상기 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링; 상기 적어도 하나의 스트링의 상부에 형성되는 적어도 하나의 플러그 배선; 및 상기 적어도 하나의 플러그 배선을 통하여 상기 적어도 하나의 스트링과 연결되는 적어도 하나의 비트라인을 포함하고, 상기 적어도 하나의 비트라인은, 상기 적어도 하나의 플러그 배선 이외의 구성요소를 거치지 않고, 상기 적어도 하나의 플러그 배선만을 통하여 상기 적어도 하나의 스트링과 직접적으로 연결되는 것을 특징으로 한다.According to an embodiment, a three-dimensional flash memory includes: a substrate; at least one string extending in one direction on the substrate; at least one plug wiring formed on the at least one string; and at least one bit line connected to the at least one string through the at least one plug wiring, wherein the at least one bit line does not pass through components other than the at least one plug wiring, and the at least It is characterized in that it is directly connected to the at least one string through only one plug wire.

일측에 따르면, 상기 적어도 하나의 스트링의 상단에는, 컨택트용 메탈 패드가 형성되는 것을 특징으로 할 수 있다.According to one side, it may be characterized in that a contact metal pad is formed on the upper end of the at least one string.

다른 일측에 따르면, 상기 컨택트용 메탈 패드는, 상기 적어도 하나의 플러그 배선과의 접촉 저항을 낮추기 위해, 상기 적어도 하나의 스트링의 상단 전체 영역에 걸쳐 메탈 물질로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the contact metal pad may be formed of a metal material over the entire upper area of the at least one string in order to lower a contact resistance with the at least one plug wiring.

또 다른 일측에 따르면, 상기 메탈 물질은, Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나를 포함하는 것을 특징으로 할 수 있다.According to another side, the metal material is Co (cobalt), silicide (Silicide), Mo (molybdenum), Ce (cerium), W (tungsten), Ti (titanium), Ta (tantalum), Au (copper) Or it may be characterized in that it comprises at least one of Au (gold).

또 다른 일측에 따르면, 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치는, 상기 적어도 하나의 스트링과 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 적어도 하나의 다른 스트링의 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치에 기초하여 결정되는 것을 특징으로 할 수 있다.According to another aspect, a position at which the at least one plug wire is formed on the at least one string may include at least one other position in the same column or the same row as the at least one string. The at least one other plug wiring of the string may be determined based on a position formed on the at least one other string.

또 다른 일측에 따르면, 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치는, 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치가 상기 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치와 어긋나도록 결정되는 것을 특징으로 할 수 있다.According to another aspect, a position where the at least one plug wiring is formed on the at least one string is a position where the at least one plug wiring is formed on the at least one string is the at least one other It may be characterized in that the plug wiring is determined to be deviated from a position formed on the top of the at least one other string.

일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 포함되는 적어도 하나의 스트링의 상부에 적어도 하나의 플러그 배선을 형성하는 단계; 및 상기 적어도 하나의 플러그 배선을 통하여 상기 적어도 하나의 스트링과 연결되는 적어도 하나의 비트라인을 형성하는 단계를 포함하고, 상기 적어도 하나의 플러그 배선을 형성하는 단계는, 상기 적어도 하나의 비트라인이 상기 적어도 하나의 플러그 배선 이외의 구성요소를 거치지 않고, 상기 적어도 하나의 플러그 배선만을 통하여 상기 적어도 하나의 스트링과 직접적으로 연결되도록 상기 적어도 하나의 플러그 배선을 형성하는 것을 특징으로 할 수 있다.According to an embodiment, a method of manufacturing a 3D flash memory includes: preparing a semiconductor structure including at least one string extending in one direction on a substrate; forming at least one plug wiring on an upper portion of at least one string included in the semiconductor structure; and forming at least one bit line connected to the at least one string through the at least one plug wiring, wherein the forming of the at least one plug wiring comprises: the at least one bit line being connected to the at least one bit line. The at least one plug wiring may be formed to be directly connected to the at least one string through only the at least one plug wiring without passing through components other than the at least one plug wiring.

일측에 따르면, 상기 반도체 구조체를 준비하는 단계는, 상기 반도체 구조체에 포함되는 적어도 하나의 스트링의 상단에 컨택트용 메탈 패드를 형성하는 단계 또는 상기 적어도 하나의 스트링의 상단에 컨택트용 메탈 패드가 형성된 상기 반도체 구조체를 준비하는 단계 중 어느 하나의 단계를 더 포함하는 것을 특징으로 할 수 있다.According to one side, preparing the semiconductor structure may include forming a contact metal pad on an upper end of at least one string included in the semiconductor structure or forming a contact metal pad on an upper end of the at least one string. It may be characterized in that it further comprises any one of the steps of preparing the semiconductor structure.

다른 일측에 따르면, 상기 컨택트용 메탈 패드는, 상기 적어도 하나의 플러그 배선과의 접촉 저항을 낮추기 위해, 상기 적어도 하나의 스트링의 상단 전체 영역에 걸쳐 메탈 물질로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the contact metal pad may be formed of a metal material over the entire upper area of the at least one string in order to lower a contact resistance with the at least one plug wiring.

또 다른 일측에 따르면, 상기 적어도 하나의 플러그 배선을 형성하는 단계는, 상기 적어도 하나의 스트링과 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 적어도 하나의 다른 스트링의 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치 기초하여, 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치를 결정하는 단계; 및 상기 결정된 위치에 따라 상기 적어도 하나의 플러그 배선을 상기 적어도 하나의 스트링의 상부에 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.According to yet another aspect, the forming of the at least one plug wiring may include at least one other plug wiring of at least one other string located in the same column or same row as the at least one string. determining a position where the at least one plug wiring is formed on the at least one string based on the position formed on the at least one other string; and forming the at least one plug wiring on the at least one string according to the determined position.

또 다른 일측에 따르면, 상기 위치를 결정하는 단계는, 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치가 상기 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치와 어긋나도록 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치를 결정하는 것을 특징으로 할 수 있다.According to another aspect, in the determining of the position, a position at which the at least one plug wiring is formed on the at least one string is located on the top of the at least one other string, and the at least one other plug wiring is on the top of the at least one other string. The position at which the at least one plug wiring is formed on the at least one string may be determined to be shifted from the position at which it is formed.

일 실시예에 따르면, 상기 3차원 플래시 메모리는, 기판; 상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들은 동일한 컬럼(Column) 또는 동일한 로우(Row)에 배치됨-; 상기 복수의 스트링들의 상부에 각각 형성되는 복수의 플러그 배선들; 및 상기 복수의 플러그 배선들 각각을 통하여 상기 복수의 스트링들과 각각 연결되는 복수의 비트라인들을 포함하고, 상기 복수의 플러그 배선들이 상기 복수의 스트링들의 상부에 각각 형성되는 위치는, 상기 복수의 플러그 배선들 별로 어긋나는 것을 특징으로 할 수 있다.According to an embodiment, the three-dimensional flash memory may include: a substrate; a plurality of strings extending in one direction on the substrate, wherein the plurality of strings are arranged in the same column or in the same row; a plurality of plug wires respectively formed on the plurality of strings; and a plurality of bit lines respectively connected to the plurality of strings through each of the plurality of plug wires, wherein the plurality of plug wires are respectively formed on top of the plurality of strings, It may be characterized in that each of the wires is misaligned.

일측에 따르면, 상기 복수의 비트라인들은, 상기 복수의 플러그 배선들 이외의 구성요소를 거치지 않고, 상기 복수의 플러그 배선들만을 통하여 상기 복수의 스트링들과 각각 직접적으로 연결되는 것을 특징으로 할 수 있다.According to one side, the plurality of bit lines may be directly connected to the plurality of strings through only the plurality of plug wires without passing through components other than the plurality of plug wires. .

일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들은 동일한 컬럼(Column) 또는 동일한 로우(Row)에 배치됨-을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 포함되는 복수의 스트링들의 상부에 복수의 플러그 배선들을 각각 형성하는 단계; 및 상기 복수의 플러그 배선들을 통하여 상기 복수의 스트링들과 각각 연결되는 복수의 비트라인들을 형성하는 단계를 포함하고, 상기 복수의 플러그 배선들을 각각 형성하는 단계는, 상기 복수의 플러그 배선들이 상기 복수의 스트링들의 상부에 각각 형성되는 위치가 상기 복수의 플러그 배선들 별로 어긋나도록 상기 복수의 플러그 배선들을 각각 형성하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.According to an embodiment, a method of manufacturing a 3D flash memory includes a plurality of strings extending in one direction on a substrate, wherein the plurality of strings are arranged in the same column or in the same row. preparing a semiconductor structure; forming a plurality of plug wirings on each of the plurality of strings included in the semiconductor structure; and forming a plurality of bit lines respectively connected to the plurality of strings through the plurality of plug wires, wherein forming each of the plurality of plug wires includes: The method of manufacturing a three-dimensional flash memory, characterized in that the plurality of plug wires are respectively formed so that positions respectively formed on the strings are shifted for each of the plurality of plug wires.

일측에 따르면, 상기 복수의 플러그 배선들을 각각 형성하는 단계는, 상기 복수의 비트라인들이 상기 복수의 플러그 배선들 이외의 구성요소를 거치지 않고, 상기 복수의 플러그 배선들만을 통하여 상기 복수의 스트링들과 각각 직접적으로 연결되도록 상기 복수의 플러그 배선들을 각각 형성하는 것을 특징으로 할 수 있다.According to one side, in the step of forming each of the plurality of plug wires, the plurality of bit lines are connected to the plurality of strings through only the plurality of plug wires without passing through components other than the plurality of plug wires. The plurality of plug wires may be respectively formed to be directly connected to each other.

일 실시예들은 3차원 플래시 메모리에서 배선 제작 Cost를 절감하는 원가절감형 비트라인 연결 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.Embodiments may propose a three-dimensional flash memory having a cost-saving bit line connection structure that reduces manufacturing cost of wiring in the three-dimensional flash memory and a method of manufacturing the same.

보다 상세하게, 일 실시예들은, 비트라인이 하나의 플러그 배선만을 통하여 스트링과 직접적으로 연결되는 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.More specifically, embodiments may propose a 3D flash memory having a structure in which a bit line is directly connected to a string through only one plug wiring and a method of manufacturing the same.

도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리를 나타낸 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-z 단면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-y 평면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6e는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 x-z 단면도이다.
도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-z 단면도이다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-y 평면도이다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 10a 내지 10e는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 x-y 단면도이다.1 is a simplified circuit diagram illustrating an array of a conventional three-dimensional flash memory.
2 is a cross-sectional view illustrating a conventional three-dimensional flash memory.
3 is an xz cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
4 is an xy plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
5 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
6A to 6E are xz cross-sectional views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
7 is an xz cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.
8 is an xy plan view illustrating a 3D flash memory according to another exemplary embodiment.
9 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
10A to 10E are xy cross-sectional views illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. In addition, like reference numerals in each figure denote like members.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, the terms used in this specification are terms used to properly express the preferred embodiment of the present invention, which may vary according to the intention of a user or operator, or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the content throughout this specification.

도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-z 단면도이고, 도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-y 평면도이다.3 is an x-z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment, and FIG. 4 is an x-y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.

도 3 내지 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 기판(310), 기판(310) 상 일 방향(예컨대, z 방향)으로 연장 형성되는 적어도 하나의 스트링(320), 적어도 하나의 스트링(320)의 상부에 형성되는 적어도 하나의 플러그 배선(330) 및 적어도 하나의 플러그(330)을 통하여 적어도 하나의 스트링(320)과 연결되는 적어도 하나의 비트라인(340)을 포함할 수 있다.3 to 4 , the 3D flash memory 300 according to an embodiment includes a substrate 310 and at least one string 320 extending in one direction (eg, the z direction) on the substrate 310 . , at least one bit line 340 connected to the at least one string 320 through at least one plug wiring 330 formed on the at least one string 320 and at least one plug 330 , may include

이하, 3차원 플래시 메모리(300)는 기판(310), 적어도 하나의 스트링(320), 적어도 하나의 플러그 배선(330) 및 적어도 하나의 비트라인(340)을 필수적으로 포함하는 가운데, 복수의 워드라인들(미도시), 복수의 워드라인들 사이에 개재되는 복수의 절연층들(미도시) 등을 더 포함할 수 있다.Hereinafter, the 3D flash memory 300 essentially includes a substrate 310 , at least one string 320 , at least one plug wire 330 , and at least one bit line 340 , and a plurality of words It may further include lines (not shown) and a plurality of insulating layers (not shown) interposed between the plurality of word lines.

적어도 하나의 스트링(320)은 일 방향(예컨대, z 방향)으로 연장 형성되는 적어도 하나의 채널층(321) 및 적어도 하나의 채널층(321)을 감싸도록 형성되는 적어도 하나의 전하 저장층(322)을 포함할 수 있다. 적어도 하나의 전하 저장층(322)은 복수의 워드라인들을 통해 인가되는 전압에 의한 전하가 저장되는 구성요소로서, 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 하며, 일례로 ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 적어도 하나의 채널층(321)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성되며, 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 적어도 하나의 채널층(321)의 내부를 채우는 매립막(미도시)이 더 배치될 수 있다. 이에, 적어도 하나의 스트링(320)은 수직 방향으로 연결되는 복수의 워드라인들 각각에 대응하는 메모리 셀들을 구성할 수 있다. 또한, 적어도 하나의 스트링(320)의 상단에는 드레인 도핑(N+ 도핑)(323)이 형성될 수 있다.The at least one string 320 includes at least one channel layer 321 extending in one direction (eg, the z direction) and at least one charge storage layer 322 formed to surround the at least one channel layer 321 . ) may be included. The at least one charge storage layer 322 is a component that stores charges by voltage applied through a plurality of word lines, and serves as a data storage in the 3D flash memory 300, for example, ONO (Oxide- Nitride-Oxide). The at least one channel layer 321 is formed of single crystalline silicon or polysilicon, and may be disposed in a hollow tube shape therein. In this case, a buried film (not shown) filling the inside of the at least one channel layer 321 . ) may be further disposed. Accordingly, the at least one string 320 may constitute memory cells corresponding to each of the plurality of word lines connected in the vertical direction. Also, a drain doping (N+ doping) 323 may be formed on the upper end of the at least one string 320 .

적어도 하나의 비트라인(340)은 적어도 하나의 스트링(320)이 연장 형성되는 일 방향과 직교되는 방향(예컨대, y 방향)으로 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 연장 형성되어 적어도 하나의 스트링(320)으로 전압을 인가하는 기능을 수행할 수 있다.At least one bit line 340 is formed in a direction (eg, y-direction) perpendicular to one direction in which the at least one string 320 extends, W (tungsten), Ti (titanium), Ta (tantalum), Au ( Copper) or Au (gold) may be formed to extend and perform a function of applying a voltage to the at least one string 320 .

적어도 하나의 플러그 배선(330)은 Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 적어도 하나의 스트링(320)의 상부에 연결되도록 일 방향(예컨대, z 방향)으로 연장 형성되며, 적어도 하나의 스트링(320)의 단면 지름을 고려하여 미세한 굵기(예컨대, 10nm 내지 50nm의 굵기)로 제조될 수 있다. 이를 위해, 적어도 하나의 플러그 배선(330)은 극자외선(Ultraviolet)을 이용하는 리소그래피 공정인 EUV(Extreme ultraviolet) 공정을 통하여 적어도 하나의 스트링(320)의 상부에 형성될 수 있다. 일례로, 적어도 하나의 스트링(320)의 단면 지름이 120nm이고 적어도 하나의 스트링(320)과 동일한 컬럼(Column)(예컨대, y 방향으로 인접) 또는 동일한 로우(Row)(예컨대, x 방향으로 인접)에 위치하는 적어도 하나의 다른 스트링(미도시)이 두 개 구비되는 경우, 적어도 하나의 플러그 배선(330)은 20nm의 미세한 굵기로 형성될 수 있다.At least one plug wiring 330 is Co (cobalt), silicide (Silicide), Mo (molybdenum), Ce (cerium), W (tungsten), Ti (titanium), Ta (tantalum), Au (copper), or Au A conductive material such as (gold) is formed to extend in one direction (eg, z-direction) to be connected to the upper portion of the at least one string 320 , and has a fine thickness (eg, in consideration of the cross-sectional diameter of the at least one string 320 ). , 10 nm to 50 nm in thickness). To this end, the at least one plug wiring 330 may be formed on the at least one string 320 through an extreme ultraviolet (EUV) process, which is a lithography process using extreme ultraviolet rays. For example, the at least one string 320 has a cross-sectional diameter of 120 nm and the same column (eg, adjacent in the y direction) or the same row (eg, adjacent in the x direction) as the at least one string 320 . ), when two at least one other string (not shown) are provided, at least one plug wiring 330 may be formed to a fine thickness of 20 nm.

이 때, 적어도 하나의 플러그 배선(330)이 적어도 하나의 스트링(320)의 상부에 형성되는 위치는, 적어도 하나의 스트링(320)과 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 적어도 하나의 다른 스트링(미도시)의 적어도 하나의 다른 플러그 배선(미도시)이 적어도 하나의 다른 스트링의 상부에 형성되는 위치에 기초하여 결정될 수 있다.In this case, the position at which the at least one plug wiring 330 is formed on the at least one string 320 is at least located in the same column or the same row as the at least one string 320 . At least one other plug wire (not shown) of one other string (not shown) may be determined based on a position formed on the at least one other string.

이러한 경우, 적어도 하나의 스트링(320)과 동일한 컬럼 또는 동일한 로우에 위치하는 적어도 하나의 다른 스트링은, 적어도 하나의 스트링(320)과 연결되는 적어도 하나의 비트라인(340)과 동일한 높이에 위치하는 적어도 하나의 다른 비트라인(미도시)과 연결되어야 하기 때문에, 적어도 하나의 스트링(320)과 적어도 하나의 비트라인(340)을 연결하는 적어도 하나의 플러그 배선(320) 및 적어도 하나의 다른 스트링과 적어도 하나의 다른 비트라인을 연결하는 적어도 하나의 다른 플러그 배선은, 각각의 스트링에서 서로 어긋나도록 배치되어야 한다.In this case, at least one other string positioned in the same column or same row as the at least one string 320 is positioned at the same height as the at least one bit line 340 connected to the at least one string 320 . Since it must be connected to at least one other bit line (not shown), at least one plug wiring 320 connecting at least one string 320 and at least one bit line 340 and at least one other string At least one other plug wiring connecting at least one other bit line should be disposed to be displaced from each other in each string.

따라서, 적어도 하나의 플러그 배선(330)이 적어도 하나의 스트링(320)의 상부에 형성되는 위치는, 적어도 하나의 플러그 배선(330)이 적어도 하나의 스트링(320)의 상부에 형성되는 위치가 적어도 하나의 다른 플러그 배선이 적어도 하나의 다른 스트링의 상부에 형성되는 위치와 어긋나도록 결정될 수 있다.Accordingly, a position where the at least one plug wiring 330 is formed on the at least one string 320 is at least a position where the at least one plug wiring 330 is formed on the at least one string 320 . The one other plug wiring may be determined to deviate from a position formed on the at least one other string.

이에 대한 상세한 설명은 아래의 도 7 내지 8을 참조하여 기재하기로 한다.A detailed description thereof will be described with reference to FIGS. 7 to 8 below.

이와 같이 일 실시예에 따른 3차원 플래시 메모리(300)는, 적어도 하나의 비트라인(340)이 적어도 하나의 플러그 배선(330) 이외의 구성요소를 거치지 않고, 적어도 하나의 플러그 배선(330)만을 통하여 적어도 하나의 스트링(320)과 직접적으로 연결되는 구조를 갖게 됨으로써, 기존 구조와 같이 Strapping line을 포함하지 않아 배선 제작 Cost를 절감하는 효과를 도모할 수 있다.As described above, in the three-dimensional flash memory 300 according to an embodiment, the at least one bit line 340 does not pass through components other than the at least one plug wiring 330 , and only the at least one plug wiring 330 is used. By having a structure directly connected to at least one string 320 through the structure, a strapping line is not included as in the existing structure, thereby reducing the wiring manufacturing cost.

또한, 일 실시예에 따른 3차원 플래시 메모리(300)는 적어도 하나의 플러그 배선(330)과의 접촉 저항을 낮추기 위해, 적어도 하나의 스트링(320)의 상단에 형성되는 컨택트용 메탈 패드(324)를 더 포함할 수 있다. 예를 들어, 컨택트용 메탈 패드(324)는 도면과 같이 적어도 하나의 스트링(320)의 상단 전체 영역에 걸쳐 메탈 물질로 형성될 수 있다(정확하게는, 컨택트용 메탈 패드(324)는 적어도 하나의 스트링(320)의 상단에 형성된 드레인 도핑(323)의 상부에 형성됨). 여기서, 컨택트용 메탈 패드(324)를 형성하는 메탈 물질은 적어도 하나의 플러그 배선(330)을 구성하는 도전성 물질(Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금))과 동일한 물질일 수 있다.In addition, the three-dimensional flash memory 300 according to an embodiment has a contact metal pad 324 formed on the upper end of the at least one string 320 in order to lower the contact resistance with the at least one plug wiring 330 . may further include. For example, the contact metal pad 324 may be formed of a metal material over the entire top area of the at least one string 320 as shown in the drawing (to be precise, the contact metal pad 324 includes at least one formed on top of the drain doping 323 formed on top of the string 320). Here, the metal material forming the contact metal pad 324 is a conductive material constituting at least one plug wiring 330 (Co (cobalt), silicide (Silicide), Mo (molybdenum), Ce (cerium), W (tungsten), Ti (titanium), Ta (tantalum), Au (copper) or Au (gold)).

도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 6a 내지 6e는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 x-z 단면도이다.5 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment, and FIGS. 6A to 6E are cross-sectional views illustrating an x-z cross-sectional view illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.

이하, 도 5 내지 6e를 참조하여 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 4 내지 4를 참조하여 상술된 3차원 플래시 메모리(300)를 제조하는 방법을 의미한다.Hereinafter, the 3D flash memory manufacturing method described with reference to FIGS. 5 to 6E is premised on being performed by an automated and mechanized manufacturing system, and the 3D flash memory 300 described above with reference to FIGS. 4 to 4 is manufactured. means the manufacturing method.

우선, 제조 시스템은 단계(S510)에서, 도 6a와 같이 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링(610)-적어도 하나의 스트링(610)은 적어도 하나의 채널층(611) 및 적어도 하나의 채널층(611)을 감싸도록 형성되는 적어도 하나의 전하 저장층(612)을 포함함-을 포함하는 반도체 구조체를 준비할 수 있다. 이하, 도면에서는 반도체 구조체가 적어도 하나의 스트링(610)만을 포함하는 것으로 간략히 도시하나, 적어도 하나의 스트링(610)과 수직으로 연결되는 복수의 워드라인들(미도시), 복수의 절연층들(미도시)이 더 포함될 수 있다.First, in the manufacturing system in step S510 , at least one string 610 extending in one direction on the substrate as shown in FIG. 6A - at least one string 610 includes at least one channel layer 611 and at least one It is possible to prepare a semiconductor structure including - including at least one charge storage layer 612 formed to surround the channel layer 611 of the . Hereinafter, in the drawings, the semiconductor structure is briefly illustrated as including only at least one string 610 , but a plurality of word lines (not shown) vertically connected to the at least one string 610 and a plurality of insulating layers ( not shown) may be further included.

이어서, 제조 시스템은 단계(S520)에서, 도 6b와 같이 적어도 하나의 스트링(610)의 상단에 드레인 도핑(N+ 도핑)(613)을 형성할 수 있다.Subsequently, in step S520 , the manufacturing system may form a drain doping (N+ doping) 613 on the upper end of the at least one string 610 as shown in FIG. 6B .

제조 시스템은 드레인 도핑(613)을 형성하는 단계(S520)를 반도체 구조체를 준비하는 단계(S510)와 별도로 수행하는 대신에, 적어도 하나의 스트링(610)의 상단에 드레인 도핑(613)이 형성된 반도체 구조체를 준비하는 것과 같이 하나의 단계(S510)로 통합하여 수행할 수도 있다.Instead of performing the step ( S520 ) of forming the drain doping 613 separately from the step ( S510 ) of preparing the semiconductor structure, the manufacturing system is a semiconductor in which the drain doping 613 is formed on the top of the at least one string 610 . It may be performed by integrating it into one step (S510), such as preparing a structure.

그 다음, 제조 시스템은 단계(S530)에서, 도 6c와 같이 반도체 구조체에 포함되는 적어도 하나의 스트링(610)의 상단에 컨택트용 메탈 패드(620)를 형성할 수 있다. 여기서, 컨택트용 메탈 패드(620)는 후술되는 단계(S540)에서 형성될 적어도 하나의 플러그 배선(630)과의 접촉 저항을 낮추기 위해, 적어도 하나의 스트링(610)의 상단 전체 영역에 걸쳐 메탈 물질로 형성될 수 있다. 일례로, 컨택트용 메탈 패드(620)는 Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나를 포함하는 메탈 물질로 형성될 수 있다. 컨택트용 메탈 패드(620)가 형성되는 구체적인 공정으로는 Silicidation 공정 또는 CMP(Chemical mechanical polishing) 공정 등 다양한 공정이 활용될 수 있다.Next, in step S530 , the manufacturing system may form a contact metal pad 620 on the upper end of at least one string 610 included in the semiconductor structure as shown in FIG. 6C . Here, the contact metal pad 620 is formed of a metal material over the entire upper area of the at least one string 610 in order to lower the contact resistance with the at least one plug wiring 630 to be formed in step S540 to be described later. can be formed with For example, the contact metal pad 620 is Co (cobalt), silicide (Silicide), Mo (molybdenum), Ce (cerium), W (tungsten), Ti (titanium), Ta (tantalum), Au (copper) Alternatively, it may be formed of a metal material including at least one of Au (gold). As a specific process for forming the contact metal pad 620 , various processes such as a silicidation process or a chemical mechanical polishing (CMP) process may be used.

마찬가지로, 제조 시스템은 컨택트용 메탈 패드(620)를 형성하는 단계(S530)를 반도체 구조체를 준비하는 단계(S510)와 별도로 수행하는 대신에, 적어도 하나의 스트링(610)의 상단에 컨택트용 메탈 패드(620)가 형성된 반도체 구조체를 준비하는 것과 같이 하나의 단계(S510)로 통합하여 수행할 수 있다. 이러한 경우, 제조 시스템은 단계(S510)에서, 상단에 컨택트용 메탈 패드(620)가 형성된 적어도 하나의 스트링(610)(정확하게는, 적어도 하나의 스트링(610)의 드레인 도핑(613)의 상단에 컨택트용 메탈 패드(620)가 형성됨)을 포함하는 반도체 구조체를 준비할 수 있다.Similarly, instead of performing the step ( S530 ) of forming the metal pad 620 for the contact separately from the step ( S510 ) of preparing the semiconductor structure, the manufacturing system places the metal pad for the contact on the upper end of the at least one string 610 . Like preparing the semiconductor structure in which the 620 is formed, it may be integrated into one step ( S510 ). In this case, the manufacturing system in step S510, at least one string 610 (precisely, at least one string 610) in which a metal pad 620 for a contact is formed on the top of the drain doping 613 A semiconductor structure including a contact metal pad 620 may be prepared.

그 다음, 제조 시스템은 단계(S540)에서, 도 6d와 같이 반도체 구조체에 포함되는 적어도 하나의 스트링(610)의 상부에 적어도 하나의 플러그 배선(630)을 형성할 수 있다. 보다 상세하게, 제조 시스템은 후술되는 단계(S550)에서 형성될 적어도 하나의 비트라인(640)이 적어도 하나의 플러그 배선(630) 이외의 구성요소를 거치지 않고 적어도 하나의 플러그 배선(630)만을 통하여 적어도 하나의 스트링(610)과 직접적으로 연결되도록 적어도 하나의 플러그 배선(630)을 형성할 수 있다. 예를 들어, 제조 시스템은 Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 적어도 하나의 스트링(320)의 단면 지름을 고려하여 적어도 하나의 스트링(610)의 상부에 미세한 굵기(예컨대, 10nm 내지 50nm의 굵기)로 연결되도록 일 방향(예컨대, z 방향)으로 적어도 하나의 플러그 배선(630)을 연장 형성할 수 있다. 이를 위해, 적어도 하나의 플러그 배선(630)은 극자외선(Ultraviolet)을 이용하는 리소그래피 공정인 EUV(Extreme ultraviolet) 공정을 통하여 적어도 하나의 스트링(610)의 상부에 형성될 수 있다. 일례로, 적어도 하나의 스트링(610)의 단면 지름이 120nm이고 적어도 하나의 스트링(610)과 동일한 컬럼(Column)(예컨대, y 방향으로 인접) 또는 동일한 로우(Row)(예컨대, x 방향으로 인접)에 위치하는 적어도 하나의 다른 스트링(미도시)이 두 개 구비되는 경우, 적어도 하나의 플러그 배선(630)은 20nm의 미세한 굵기로 형성될 수 있다.Next, in operation S540 , the manufacturing system may form at least one plug wiring 630 on the at least one string 610 included in the semiconductor structure as shown in FIG. 6D . In more detail, in the manufacturing system, the at least one bit line 640 to be formed in step S550 to be described later does not pass through components other than the at least one plug wiring 630 but only through the at least one plug wiring 630 . At least one plug wiring 630 may be formed to be directly connected to the at least one string 610 . For example, the manufacturing system can be Co (cobalt), silicide (Silicide), Mo (molybdenum), Ce (cerium), W (tungsten), Ti (titanium), Ta (tantalum), Au (copper), or Au (gold). ) in one direction (eg, z-direction) so as to be connected to the upper portion of the at least one string 610 with a fine thickness (eg, a thickness of 10 nm to 50 nm) in consideration of the cross-sectional diameter of the at least one string 320 with a conductive material such as ) to extend at least one plug wiring 630 . To this end, the at least one plug wiring 630 may be formed on the upper portion of the at least one string 610 through an extreme ultraviolet (EUV) process, which is a lithography process using extreme ultraviolet rays. For example, the cross-sectional diameter of the at least one string 610 is 120 nm and the same column (eg, adjacent in the y direction) or the same row (eg, adjacent in the x direction) as the at least one string 610 . ), when two at least one other string (not shown) is provided, at least one plug wiring 630 may be formed to a fine thickness of 20 nm.

이 때, 단계(S540)에서, 제조 시스템은 적어도 하나의 플러그 배선(630)을 형성함에 있어, 적어도 하나의 스트링(610)과 동일한 컬럼 또는 동일한 로우에 위치하는 적어도 하나의 다른 스트링의 적어도 하나의 다른 플러그 배선을 고려할 수 있다. 구체적으로, 단계(S540)에서 제조 시스템은, 적어도 하나의 스트링(610)과 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 적어도 하나의 다른 스트링의 적어도 하나의 다른 플러그 배선이 적어도 하나의 다른 스트링의 상부에 형성되는 위치 기초하여, 적어도 하나의 플러그 배선(630)이 적어도 하나의 스트링(610)의 상부에 형성되는 위치를 결정한 뒤, 결정된 위치에 따라 적어도 하나의 플러그 배선(630)을 적어도 하나의 스트링(610)의 상부에 형성할 수 있다. 여기서, 적어도 하나의 플러그 배선(630)이 적어도 하나의 스트링(610)의 상부에 형성되는 위치를 결정하는 것은, 적어도 하나의 플러그 배선(630)이 적어도 하나의 스트링(610)의 상부에 형성되는 위치가 적어도 하나의 다른 플러그 배선이 적어도 하나의 다른 스트링의 상부에 형성되는 위치와 어긋나도록 수행될 수 있다.At this time, in step S540 , in forming the at least one plug wiring 630 , at least one of the at least one other string located in the same column or the same row as the at least one string 610 . Other plug wiring may be considered. Specifically, in step S540 , in the manufacturing system, at least one other plug wiring of at least one other string located in the same column or same row as the at least one string 610 is at least one A position where the at least one plug wiring 630 is formed on the top of the at least one string 610 is determined based on the position formed on the other string, and then, at least one plug wiring 630 is connected according to the determined position. It may be formed on the upper portion of the at least one string 610 . Here, determining the position at which the at least one plug wiring 630 is formed on the at least one string 610 is that the at least one plug wiring 630 is formed on the at least one string 610 . The position may be shifted from a position where the at least one other plug wiring is formed on top of the at least one other string.

그 후, 제조 시스템은 단계(S550)에서, 도 6e와 같이 적어도 하나의 플러그 배선(630)을 통하여 적어도 하나의 스트링(610)과 연결되는 적어도 하나의 비트라인(640)을 형성할 수 있다.Thereafter, in operation S550 , the manufacturing system may form at least one bit line 640 connected to at least one string 610 through at least one plug wiring 630 as shown in FIG. 6E .

도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-z 단면도이고, 도 8은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 x-y 평면도이다.7 is an x-z cross-sectional view illustrating a three-dimensional flash memory according to another exemplary embodiment, and FIG. 8 is an x-y plan view illustrating a three-dimensional flash memory according to another exemplary embodiment.

도 7 내지 8을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(700)는 기판(710), 기판(710) 상 일 방향(예컨대, z 방향)으로 연장 형성되는 복수의 스트링들(720, 730, 740), 복수의 스트링들(720, 730, 740)의 상부에 각각 형성되는 복수의 플러그 배선들(725, 735, 745) 및 복수의 플러그 배선들(725, 735, 745) 각각을 통하여 복수의 스트링들(720, 730, 740)과 각각 연결되는 복수의 비트라인들(750, 760, 770)을 포함할 수 있다.7 to 8 , a 3D flash memory 700 according to another exemplary embodiment includes a substrate 710 and a plurality of strings 720 extending in one direction (eg, the z direction) on the substrate 710 . , 730 , 740 , a plurality of plug wires 725 , 735 , 745 respectively formed on top of the plurality of strings 720 , 730 , and 740 , and a plurality of plug wires 725 , 735 , 745 respectively. It may include a plurality of bit lines 750 , 760 , and 770 respectively connected to the plurality of strings 720 , 730 , and 740 through each other.

이하, 3차원 플래시 메모리(700)는 기판(710), 복수의 스트링들(720, 730, 740), 복수의 플러그 배선들(725, 735, 745) 및 복수의 비트라인들(750, 760, 770)을 필수적으로 포함하는 가운데, 복수의 워드라인들(미도시), 복수의 워드라인들 사이에 개재되는 복수의 절연층들(미도시) 등을 더 포함할 수 있다.Hereinafter, the 3D flash memory 700 includes a substrate 710 , a plurality of strings 720 , 730 , 740 , a plurality of plug wires 725 , 735 , 745 , and a plurality of bit lines 750 , 760 , 770), a plurality of word lines (not shown) and a plurality of insulating layers (not shown) interposed between the plurality of word lines may be further included.

복수의 스트링들(720, 730, 740)은 동일한 컬럼(Column) 또는 동일한 로우(Row)에 배치되는 스트링들로서, 각각은 일 방향(예컨대, z 방향)으로 연장 형성되는 채널층(721) 및 채널층(721)을 감싸도록 형성되는 전하 저장층(722)을 포함할 수 있다. 전하 저장층(722)은 복수의 워드라인들을 통해 인가되는 전압에 의한 전하가 저장되는 구성요소로서, 3차원 플래시 메모리(700)에서 데이터 저장소의 역할을 하며, 일례로 ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 채널층(721)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성되며, 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(721)의 내부를 채우는 매립막(미도시)이 더 배치될 수 있다. 이에, 복수의 스트링들(720, 730, 740) 각각은 수직 방향으로 연결되는 복수의 워드라인들 각각에 대응하는 메모리 셀들을 구성할 수 있다. 또한, 복수의 스트링들(720, 730, 740) 각각의 상단에는 드레인 도핑(N+ 도핑)(723)이 형성될 수 있다.The plurality of strings 720 , 730 , and 740 are strings disposed in the same column or in the same row, and each of the channel layer 721 and the channel are formed to extend in one direction (eg, the z direction). A charge storage layer 722 formed to surround the layer 721 may be included. The charge storage layer 722 is a component that stores charges due to voltages applied through a plurality of word lines, and serves as a data storage in the three-dimensional flash memory 700, for example, oxide-nitride-oxide (ONO). ) can be formed in the structure of The channel layer 721 is formed of single crystalline silicon or polysilicon, and may be disposed in a hollow tubular shape therein. In this case, a buried film (not shown) filling the inside of the channel layer 721 may be further disposed. have. Accordingly, each of the plurality of strings 720 , 730 , and 740 may constitute memory cells corresponding to each of the plurality of word lines connected in the vertical direction. Also, a drain doping (N+ doping) 723 may be formed on an upper end of each of the plurality of strings 720 , 730 , and 740 .

복수의 비트라인들(750, 760, 770)은 복수의 스트링들(720, 730, 740)이 연장 형성되는 일 방향과 직교되는 방향(예컨대, y 방향)으로 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 연장 형성되어, 복수의 스트링들(720, 730, 740)으로 각각 전압을 인가하는 기능을 수행할 수 있다. 일례로, 복수의 비트라인들(750, 760, 770)은 복수의 스트링들(720, 730, 740) 중 각각에 대응되는 스트링으로 전압을 인가하도록 복수의 스트링들(720, 730, 740)과 대응되도록 형성될 수 있다.The plurality of bit lines 750 , 760 , and 770 are formed of W (tungsten) and Ti (titanium) in a direction (eg, y-direction) perpendicular to one direction in which the plurality of strings 720 , 730 , and 740 extend. , Ta (tantalum), Au (copper), or a conductive material such as Au (gold) is formed to extend to perform a function of applying a voltage to each of the plurality of strings 720 , 730 , and 740 . For example, the plurality of bit lines 750 , 760 , and 770 may include a plurality of strings 720 , 730 , and 740 to apply a voltage to a string corresponding to each of the plurality of strings 720 , 730 , 740 and It may be formed to correspond.

또한, 복수의 비트라인들(750, 760, 770)은 동일한 로우 또는 동일한 컬럼에 배치되는 복수의 스트링들(720, 730, 740)의 상부에 동일한 높이로 서로 이격된 채 배치될 수 있다.Also, the plurality of bit lines 750 , 760 , and 770 may be disposed on top of the plurality of strings 720 , 730 , and 740 arranged in the same row or the same column while being spaced apart from each other at the same height.

복수의 플러그 배선들(725, 735, 745)은 Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 복수의 스트링들(720, 730, 740)의 상부에 각각 연결되도록 일 방향(예컨대, z 방향)으로 연장 형성되며, 복수의 스트링들(720, 730, 740)의 단면 지름을 고려하여 미세한 굵기(예컨대, 10nm 내지 50nm의 굵기)로 제조될 수 있다. 이를 위해, 복수의 플러그 배선들(725, 735, 745)은 극자외선(Ultraviolet)을 이용하는 리소그래피 공정인 EUV(Extreme ultraviolet) 공정을 통하여 복수의 스트링들(720, 730, 740)의 상부에 각각 형성될 수 있다. 일례로, 복수의 스트링들(720, 730, 740) 각각의 단면 지름이 120nm이고 도면과 같이 한 로우에 3개의 스트링들이 구비되는 경우, 복수의 플러그 배선들(725, 735, 745) 각각은 20nm의 미세한 굵기로 형성될 수 있다.The plurality of plug wires 725 , 735 , and 745 are Co (cobalt), silicide, Mo (molybdenum), Ce (cerium), W (tungsten), Ti (titanium), Ta (tantalum), Au ( A conductive material such as copper) or Au (gold) is formed to extend in one direction (eg, z-direction) so as to be connected to the upper portions of the plurality of strings 720 , 730 , and 740 , respectively, and the plurality of strings 720 and 730 . , 740) may be manufactured with a fine thickness (eg, a thickness of 10 nm to 50 nm) in consideration of the cross-sectional diameter. To this end, the plurality of plug wires 725 , 735 , and 745 are respectively formed on the upper portions of the plurality of strings 720 , 730 , and 740 through an extreme ultraviolet (EUV) process, which is a lithography process using extreme ultraviolet rays. can be For example, when the cross-sectional diameter of each of the plurality of strings 720, 730, and 740 is 120 nm and three strings are provided in one row as shown in the drawing, each of the plurality of plug wires 725, 735, and 745 is 20 nm It can be formed with a fine thickness of

이 때, 복수의 플러그 배선들(725, 735, 745)이 복수의 스트링들(720, 730, 740)의 상부에 각각 형성되는 위치는, 서로 상보적으로 결정될 수 있다.In this case, positions at which the plurality of plug wires 725 , 735 , and 745 are respectively formed on the plurality of strings 720 , 730 , and 740 may be determined to be complementary to each other.

보다 구체적으로, 복수의 스트링들(720, 730, 740)은 서로 동일한 컬럼 또는 동일한 로우에 배치되는 가운데 동일한 높이에 위치하는 복수의 비트라인들(750, 760, 770)과 각각 연결되어야 하기 때문에, 복수의 플러그 배선들(725, 735, 745)은 서로 어긋나도록 배치되어야 한다.More specifically, since the plurality of strings 720, 730, and 740 should be respectively connected to the plurality of bit lines 750, 760, and 770 positioned at the same height while being disposed in the same column or same row, The plurality of plug wirings 725 , 735 , and 745 should be disposed to be shifted from each other.

따라서, 복수의 플러그 배선들(725, 735, 745)이 복수의 스트링들(720, 730, 740)의 상부에 각각 형성되는 위치는, 복수의 플러그 배선들(725, 735, 745) 별로 어긋나게 될 수 있다.Accordingly, positions at which the plurality of plug wires 725 , 735 , and 745 are respectively formed on the upper portions of the plurality of strings 720 , 730 , and 740 may be shifted for each of the plurality of plug wires 725 , 735 , and 745 . can

이하, 복수의 플러그 배선들(725, 735, 745)은 서로 어긋나도록 배치된다는 것과, 복수의 플러그 배선들(725, 735, 745)이 복수의 스트링들(720, 730, 740)의 상부에 각각 형성되는 위치가 복수의 플러그 배선들(725, 735, 745) 별로 어긋난다는 것은, 복수의 스트링들(720, 730, 740) 각각 상에서 복수의 플러그 배선들(725, 735, 745)이 서로 상이한 위치에 형성되는 것을 의미한다. 예를 들어, 제1 플러그 배선(725)는 제1 스트링(720)의 상부에서 좌측으로 편향된 위치에 형성되고, 제2 플러그 배선(735)는 제2 스트링(730)의 상부에서 중심 위치에 형성되며, 제3 플러그 배선(745)은 제3 스트링(740)의 상부에서 우측으로 편향된 위치에 형성될 수 있다.Hereinafter, the plurality of plug wires 725 , 735 , and 745 are disposed to be displaced from each other, and the plurality of plug wires 725 , 735 , 745 are disposed on top of the plurality of strings 720 , 730 and 740 , respectively. The fact that the formed positions are different for each of the plurality of plug wires 725 , 735 , and 745 means that the plurality of plug wires 725 , 735 , and 745 are different from each other on the plurality of strings 720 , 730 , and 740 , respectively. means to be formed in For example, the first plug wiring 725 is formed at a position biased to the left in the upper portion of the first string 720 , and the second plug wiring 735 is formed in a central position in the upper portion of the second string 730 . and the third plug wiring 745 may be formed at a position biased to the right from the top of the third string 740 .

이와 같이 다른 일 실시예에 따른 3차원 플래시 메모리(700)는, 복수의 비트라인들(720, 730, 740)이 복수의 플러그 배선들(725, 735, 745) 이외의 구성요소를 거치지 않고, 복수의 플러그 배선들(725, 735, 745)만을 통하여 복수의 스트링들(720, 730, 740)과 직접적으로 연결되는 구조(복수의 비트라인들(720, 730, 740)이 각각에 대응하는 플러그 배선만을 통하여 대응되는 스트링에 연결되는 구조)를 갖게 됨으로써, 기존 구조와 같이 Strapping line을 포함하지 않아 배선 제작 Cost를 절감하는 효과를 도모할 수 있다.As described above, in the three-dimensional flash memory 700 according to another embodiment, the plurality of bit lines 720, 730, and 740 do not pass through components other than the plurality of plug wires 725, 735, and 745, A structure in which the plurality of strings 720, 730, and 740 are directly connected through only the plurality of plug wires 725, 735, and 745 (the plurality of bit lines 720, 730, and 740 are plugs corresponding to each other) By having a structure that is connected to a corresponding string through only wiring), it is possible to reduce the manufacturing cost of wiring by not including a strapping line like the existing structure.

또한, 다른 일 실시예에 따른 3차원 플래시 메모리(700)는 복수의 플러그 배선들(725, 735, 745)과의 접촉 저항을 낮추기 위해, 복수의 스트링들(720, 730, 740) 각각의 상단에 형성되는 컨택트용 메탈 패드(726, 736, 746)를 더 포함할 수 있다. 예를 들어, 컨택트용 메탈 패드들(726, 736, 746) 각각은 도면과 같이 복수의 스트링들(720, 730, 740) 각각의 상단 전체 영역에 걸쳐 메탈 물질로 형성될 수 있다(정확하게는, 컨택트용 메탈 패드들(726, 736, 746) 각각은 복수의 스트링들(720, 730, 740) 각각의 상단에 형성된 드레인 도핑의 상부에 형성됨). 여기서, 컨택트용 메탈 패드들(726, 736, 746) 각각을 형성하는 메탈 물질은 복수의 플러그 배선들(725, 735, 745)을 구성하는 도전성 물질(Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금))과 동일한 물질일 수 있다.In addition, in the 3D flash memory 700 according to another embodiment, in order to lower the contact resistance with the plurality of plug wires 725 , 735 , and 745 , the upper end of each of the plurality of strings 720 , 730 , 740 . It may further include metal pads 726 , 736 , and 746 for contacts formed on the . For example, each of the contact metal pads 726 , 736 , and 746 may be formed of a metal material over the entire top area of each of the plurality of strings 720 , 730 , 740 as shown in the figure (to be precise, Each of the contact metal pads 726 , 736 , 746 is formed on top of the drain doping formed on top of each of the plurality of strings 720 , 730 , 740 ). Here, the metal material forming each of the contact metal pads 726 , 736 , and 746 is a conductive material (Co (cobalt), silicide, Mo (molybdenum), Ce (cerium), W (tungsten), Ti (titanium), Ta (tantalum), Au (copper) or Au (gold)).

도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 10a 내지 10e는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 x-y 단면도이다.9 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment, and FIGS. 10A to 10E are x-y cross-sectional views illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.

이하, 도 9 내지 10e를 참조하여 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 7 내지 8을 참조하여 상술된 3차원 플래시 메모리(700)를 제조하는 방법을 의미한다.Hereinafter, the 3D flash memory manufacturing method described with reference to FIGS. 9 to 10E is premised on being performed by an automated and mechanized manufacturing system, and the 3D flash memory 700 described above with reference to FIGS. 7 to 8 is manufactured. means the manufacturing method.

우선, 제조 시스템은 단계(S910)에서, 도 10a와 같이 기판 상 일 방향으로 연장 형성되는 복수의 스트링들(1010, 1020, 1030)을 포함하는 반도체 구조체를 준비할 수 있다. 이하, 도면에서는 반도체 구조체가 복수의 스트링들(1010, 1020, 1030)만을 포함하는 것으로 간략히 도시하나, 적어도 하나의 스트링(610)과 수직으로 연결되는 복수의 워드라인들(미도시), 복수의 절연층들(미도시)이 더 포함될 수 있다.First, in operation S910 , the manufacturing system may prepare a semiconductor structure including a plurality of strings 1010 , 1020 , and 1030 extending in one direction on a substrate as shown in FIG. 10A . Hereinafter, in the drawings, the semiconductor structure is briefly illustrated as including only the plurality of strings 1010 , 1020 , and 1030 , but a plurality of word lines (not shown) vertically connected to at least one string 610 , a plurality of Insulation layers (not shown) may be further included.

여기서, 복수의 스트링들(1010, 1020, 1030)은 동일한 로우 또는 동일한 컬럼(Column) 또는 동일한 로우(Row)에 배치되는 스트링들로서, 각각은 일 방향(예컨대, z 방향)으로 연장 형성되는 채널층(1011) 및 채널층(1011)을 감싸도록 형성되는 전하 저장층(1012)을 포함할 수 있다.Here, the plurality of strings 1010 , 1020 , and 1030 are strings disposed in the same row, the same column, or the same row, each of which is a channel layer extending in one direction (eg, the z direction). It may include a charge storage layer 1012 formed to surround the 1011 and the channel layer 1011 .

이어서, 제조 시스템은 단계(S920)에서, 도 10b와 같이 복수의 스트링들(1010, 1020, 1030) 각각의 상단에 드레인 도핑(N+ 도핑)(1013, 1021, 1031)을 형성할 수 있다.Subsequently, in step S920 , the manufacturing system may form drain doping (N+ doping) 1013 , 1021 , and 1031 on top of each of the plurality of strings 1010 , 1020 , 1030 as shown in FIG. 10B .

제조 시스템은 드레인 도핑(1013, 1021, 1031)을 형성하는 단계(S920)를 반도체 구조체를 준비하는 단계(S1010)와 별도로 수행하는 대신에, 복수의 스트링들(1010, 1020, 1030) 각각의 상단에 드레인 도핑(1013, 1021, 1031)이 형성된 반도체 구조체를 준비하는 것과 같이 하나의 단계(S910)로 통합하여 수행할 수도 있다.Instead of performing the step of forming the drain doping 1013 , 1021 , and 1031 ( S920 ) separately from the step of preparing the semiconductor structure ( S1010 ), the manufacturing system provides the upper end of each of the plurality of strings 1010 , 1020 , and 1030 . The same as preparing the semiconductor structure in which the drain doping 1013 , 1021 , and 1031 is formed, it may be integrated into one step S910 .

그 다음, 제조 시스템은 단계(S930)에서, 도 10c와 같이 반도체 구조체에 포함되는 복수의 스트링들(1010, 1020, 1030) 각각의 상단에 컨택트용 메탈 패드(1015, 1025, 1035)를 형성할 수 있다. 여기서, 컨택트용 메탈 패드들(1015, 1025, 1035)은 후술되는 단계(S940)에서 형성될 복수의 플러그 배선들(1040, 1050, 1060)과의 접촉 저항을 낮추기 위해, 복수의 스트링들(1010, 1020, 1030) 각각의 상단 전체 영역에 걸쳐 메탈 물질로 형성될 수 있다. 일례로, 컨택트용 메탈 패드들(1015, 1025, 1035) 각각은 Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나를 포함하는 메탈 물질로 형성될 수 있다. 컨택트용 메탈 패드들(1015, 1025, 1035)이 형성되는 구체적인 공정으로는 Silicidation 공정 또는 CMP(Chemical mechanical polishing) 공정 등 다양한 공정이 활용될 수 있다.Next, in the manufacturing system, in step S930, metal pads 1015, 1025, and 1035 for contacts are formed on top of each of the plurality of strings 1010, 1020, and 1030 included in the semiconductor structure as shown in FIG. 10C. can Here, the contact metal pads 1015 , 1025 , and 1035 are formed with a plurality of strings 1010 to reduce contact resistance with a plurality of plug wires 1040 , 1050 , and 1060 to be formed in operation S940 to be described later. , 1020, 1030) may be formed of a metal material over the entire upper area of each. For example, each of the contact metal pads 1015 , 1025 , and 1035 is Co (cobalt), silicide, Mo (molybdenum), Ce (cerium), W (tungsten), Ti (titanium), Ta (tantalum) ), Au (copper), and Au (gold) may be formed of a metal material including at least one. As a specific process for forming the contact metal pads 1015 , 1025 , and 1035 , various processes such as a silicidation process or a chemical mechanical polishing (CMP) process may be used.

마찬가지로, 제조 시스템은 컨택트용 메탈 패드들(1015, 1025, 1035)을 형성하는 단계(S930)를 반도체 구조체를 준비하는 단계(S910)와 별도로 수행하는 대신에, 복수의 스트링들(1010, 1020, 1030) 각각의 상단에 컨택트용 메탈 패드(1015, 1025, 1035)가 형성된 반도체 구조체를 준비하는 것과 같이 하나의 단계(S910)로 통합하여 수행할 수 있다. 이러한 경우, 제조 시스템은 단계(S910)에서, 상단에 컨택트용 메탈 패드들(1015, 1025, 1035)이 각각 형성된 복수의 스트링(1010, 1020, 1030)(정확하게는, 복수의 스트링들(1010, 1020, 1030) 각각의 드레인 도핑(1013, 1021, 1031)의 상단에 컨택트용 메탈 패드(1015, 1025, 1035)가 형성됨)을 포함하는 반도체 구조체를 준비할 수 있다.Similarly, instead of performing the step (S930) of forming the contact metal pads (1015, 1025, 1035) separately from the step (S910) of preparing the semiconductor structure, the manufacturing system includes a plurality of strings 1010, 1020, 1030) may be performed by integrating into one step (S910), such as preparing a semiconductor structure in which contact metal pads 1015, 1025, and 1035 are formed on top of each. In this case, in the manufacturing system in step S910, a plurality of strings 1010, 1020, 1030 (precisely, a plurality of strings 1010, A semiconductor structure including contact metal pads 1015 , 1025 , and 1035 are formed on top of the drain doping 1013 , 1021 , and 1031 of each of 1020 and 1030 ) may be prepared.

그 다음, 제조 시스템은 단계(S940)에서, 도 10d와 같이 반도체 구조체에 포함되는 복수의 스트링들(1010, 1020, 1030)의 상부에 복수의 플러그 배선들(1040, 1050, 1060)을 각각 형성할 수 있다. 보다 상세하게, 제조 시스템은 후술되는 단계(S950)에서 형성될 복수의 비트라인들(1045, 1055, 1065)이 복수의 플러그 배선들(1040, 1050, 1060) 이외의 구성요소를 거치지 않고 복수의 플러그 배선들(1040, 1050, 1060)만을 통하여 복수의 스트링들(1010, 1020, 1030)과 각각 직접적으로 연결되도록 복수의 플러그 배선들(1040, 1050, 1060)을 각각 형성할 수 있다. 예를 들어, 제조 시스템은 Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 복수의 스트링들(1010, 1020, 1030) 각각의 단면 지름을 고려하여 복수의 스트링들(1010, 1020, 1030) 각각의 상부에 미세한 굵기(예컨대, 10nm 내지 50nm의 굵기)로 연결되도록 일 방향(예컨대, z 방향)으로 복수의 플러그 배선들(1040, 1050, 1060)을 각각 연장 형성할 수 있다. 이를 위해, 복수의 플러그 배선들(1040, 1050, 1060)은 극자외선(Ultraviolet)을 이용하는 리소그래피 공정인 EUV(Extreme ultraviolet) 공정을 통하여 복수의 스트링들(1010, 1020, 1030)의 상부에 각각 형성될 수 있다. 일례로, 복수의 스트링들(1010, 1020, 1030) 각각의 단면 지름이 120nm이고 도면과 같이 한 로우에 3개의 스트링들(1010, 1020, 1030)이 구비되는 경우, 복수의 플러그 배선들(1040, 1050, 1060) 각각은 20nm의 미세한 굵기로 형성될 수 있다.Next, in step S940 , the manufacturing system forms a plurality of plug interconnections 1040 , 1050 , and 1060 on the plurality of strings 1010 , 1020 , and 1030 included in the semiconductor structure as shown in FIG. 10D , respectively. can do. In more detail, in the manufacturing system, the plurality of bit lines 1045 , 1055 , and 1065 to be formed in step S950 to be described later do not pass through components other than the plurality of plug wires 1040 , 1050 , and 1060 . The plurality of plug wires 1040 , 1050 , and 1060 may be formed to be directly connected to the plurality of strings 1010 , 1020 , and 1030 through only the plug wires 1040 , 1050 , and 1060 , respectively. For example, a manufacturing system can be Co (Cobalt), Silicide (Silicide), Mo (Molybdenum), Ce (Cerium), W (Tungsten), Ti (Titanium), Ta (Tantalum), Au (Copper), or Au (Gold). ), in consideration of the cross-sectional diameter of each of the plurality of strings 1010, 1020, and 1030 with a conductive material such as ), a fine thickness (eg, a thickness of 10 nm to 50 nm) on the upper portion of each of the plurality of strings 1010, 1020, 1030 A plurality of plug wirings 1040 , 1050 , and 1060 may be formed to extend in one direction (eg, the z direction) to be connected to each other. To this end, the plurality of plug wires 1040 , 1050 , and 1060 are respectively formed on the upper portions of the plurality of strings 1010 , 1020 , and 1030 through an extreme ultraviolet (EUV) process, which is a lithography process using extreme ultraviolet rays. can be For example, when the cross-sectional diameter of each of the plurality of strings 1010, 1020, and 1030 is 120 nm and three strings 1010, 1020, and 1030 are provided in one row as shown in the drawing, the plurality of plug wires 1040 , 1050, and 1060) may each be formed to a fine thickness of 20 nm.

이 때, 단계(S940)에서, 제조 시스템은 복수의 플러그 배선들(1040, 1050, 1060)을 형성함에 있어, 복수의 플러그 배선들(1040, 1050, 1060)의 복수의 스트링들(1010, 1020, 1030) 각각에서의 상대적인 위치를 고려할 수 있다. 즉, 복수의 플러그 배선들(1040, 1050, 1060)이 복수의 스트링들(1010, 1020, 1030)의 상부에 각각 형성되는 위치는 서로 상보적으로 결정될 수 있다. 구체적으로, 단계(S940)에서 제조 시스템은, 복수의 플러그 배선들(1040, 1050, 1060)이 복수의 스트링들(1010, 1020, 1030)의 상부 각각에서 서로 어긋나도록 복수의 플러그 배선들(1040, 1050, 1060) 각각의 위치를 결정한 뒤, 결정된 위치에 따라 복수의 플러그 배선들(1040, 1050, 1060)을 각각 형성할 수 있다. 즉, 단계(S940)에서 제조 시스템은, 복수의 플러그 배선들(1040, 1050, 1060)이 복수의 스트링들(1010, 1020, 1030)의 상부에 각각 형성되는 위치가 복수의 플러그 배선들(1040, 1050, 1060) 별로 어긋나도록 복수의 플러그 배선들(1040, 1050, 1060)을 각각 형성할 수 있다.At this time, in step S940 , the manufacturing system forms the plurality of plug wires 1040 , 1050 , and 1060 , and the plurality of strings 1010 and 1020 of the plurality of plug wires 1040 , 1050 and 1060 are formed. , 1030) can be considered relative to each other. That is, positions at which the plurality of plug wires 1040 , 1050 , and 1060 are respectively formed on the plurality of strings 1010 , 1020 , and 1030 may be determined to be complementary to each other. Specifically, in step S940 , the manufacturing system performs the plurality of plug wirings 1040 such that the plurality of plug wirings 1040 , 1050 , and 1060 are displaced from each other at the upper portions of the plurality of strings 1010 , 1020 , and 1030 , respectively. , 1050 , and 1060 , respectively, may be determined, and a plurality of plug wires 1040 , 1050 , and 1060 may be respectively formed according to the determined positions. That is, in step S940 , in the manufacturing system, the plurality of plug wires 1040 , 1050 , and 1060 are respectively formed on top of the plurality of strings 1010 , 1020 , and 1030 in the manufacturing system. A plurality of plug wires 1040 , 1050 , and 1060 may be formed to be shifted by , 1050 , and 1060 , respectively.

예를 들어, 제조 시스템은 복수의 스트링들(1010, 1020, 1030) 각각 상에서 복수의 플러그 배선들(1040, 1050, 1060)이 서로 상이한 위치에 배치되도록 복수의 플러그 배선들(1040, 1050, 1060)을 각각 형성할 수 있다. 예를 들어, 제조 시스템은 제1 플러그 배선(1040)을 제1 스트링(1010)의 상부에서 좌측으로 편향된 위치에 형성하고, 제2 플러그 배선(1050)을 제2 스트링(1020)의 상부에서 중심 위치에 형성하며, 제3 플러그 배선(1060)은 제3 스트링(1030)의 상부에서 우측으로 편향된 위치에 형성할 수 있다.For example, in the manufacturing system, the plurality of plug wires 1040 , 1050 , and 1060 are disposed at different positions on each of the plurality of strings 1010 , 1020 , and 1030 , respectively. ) can be formed respectively. For example, the manufacturing system forms the first plug wiring 1040 at a position biased to the left at the top of the first string 1010 , and centers the second plug wiring 1050 at the top of the second string 1020 . position, and the third plug wiring 1060 may be formed at a position deflected to the right from the top of the third string 1030 .

그 후, 제조 시스템은 단계(S950)에서, 도 10e와 같이 복수의 플러그 배선들(1040, 1050, 1060)을 통하여 복수의 스트링들(1010, 1020, 1030)과 각각 연결되는 복수의 비트라인들(1045, 1055, 1065)을 형성할 수 있다.Thereafter, in step S950 , the manufacturing system provides a plurality of bit lines respectively connected to the plurality of strings 1010 , 1020 , and 1030 through the plurality of plug wires 1040 , 1050 , and 1060 as shown in FIG. 10E . (1045, 1055, 1065) may be formed.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible from the above description by those skilled in the art. For example, the described techniques are performed in a different order than the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (15)

기판;
상기 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링;
상기 적어도 하나의 스트링의 상부에 형성되는 적어도 하나의 플러그 배선; 및
상기 적어도 하나의 플러그 배선을 통하여 상기 적어도 하나의 스트링과 연결되는 적어도 하나의 비트라인
을 포함하고,
상기 적어도 하나의 비트라인은,
상기 적어도 하나의 플러그 배선 이외의 구성요소를 거치지 않고, 상기 적어도 하나의 플러그 배선만을 통하여 상기 적어도 하나의 스트링과 직접적으로 연결되며,
상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 굵기는,
상기 적어도 하나의 스트링의 단면 지름 및 상기 적어도 하나의 스트링과 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 적어도 하나의 다른 스트링의 개수에 기초하여 결정되는 것을 특징으로 하는 3차원 플래시 메모리.Board;
at least one string extending in one direction on the substrate;
at least one plug wiring formed on the at least one string; and
at least one bit line connected to the at least one string through the at least one plug wiring
including,
the at least one bit line,
directly connected to the at least one string through only the at least one plug wiring without passing through components other than the at least one plug wiring,
The thickness at which the at least one plug wiring is formed on the at least one string is,
The 3D flash memory is determined based on a cross-sectional diameter of the at least one string and the number of at least one other string positioned in the same column or same row as the at least one string. 제1항에 있어서,
상기 적어도 하나의 스트링의 상단에는,
컨택트용 메탈 패드가 형성되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
At the upper end of the at least one string,
A three-dimensional flash memory, characterized in that the contact metal pad is formed. 제2항에 있어서,
상기 컨택트용 메탈 패드는,
상기 적어도 하나의 플러그 배선과의 접촉 저항을 낮추기 위해, 상기 적어도 하나의 스트링의 상단 전체 영역에 걸쳐 메탈 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.3. The method of claim 2,
The contact metal pad,
The three-dimensional flash memory is formed of a metal material over the entire upper area of the at least one string in order to lower a contact resistance with the at least one plug wiring. 제3항에 있어서,
상기 메탈 물질은,
Co(코발트), 실리사이드(Silicide), Mo(몰리브덴), Ce(세륨), W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나를 포함하는 것을 특징으로 하는 3차원 플래시 메모리.4. The method of claim 3,
The metal material is
Co (cobalt), silicide (Silicide), Mo (molybdenum), Ce (cerium), W (tungsten), Ti (titanium), Ta (tantalum), Au (copper) or Au (gold) containing at least one A three-dimensional flash memory, characterized in that. 제1항에 있어서,
상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치는,
상기 적어도 하나의 다른 스트링의 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치에 기초하여 결정되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
A position at which the at least one plug wiring is formed on the at least one string,
and the at least one other plug wiring of the at least one other string is determined based on a position where the at least one other plug wiring is formed on the at least one other string. 제5항에 있어서,
상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치는,
상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치가 상기 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치와 어긋나도록 결정되는 것을 특징으로 하는 3차원 플래시 메모리.6. The method of claim 5,
A position at which the at least one plug wiring is formed on the at least one string,
3D, characterized in that the position at which the at least one plug wiring is formed on the at least one string is determined to deviate from a position where the at least one other plug wiring is formed on the top of the at least one other string. flash memory. 기판 상 일 방향으로 연장 형성되는 적어도 하나의 스트링을 포함하는 반도체 구조체를 준비하는 단계;
상기 반도체 구조체에 포함되는 적어도 하나의 스트링의 상부에 적어도 하나의 플러그 배선을 형성하는 단계; 및
상기 적어도 하나의 플러그 배선을 통하여 상기 적어도 하나의 스트링과 연결되는 적어도 하나의 비트라인을 형성하는 단계
를 포함하고,
상기 적어도 하나의 플러그 배선을 형성하는 단계는,
상기 적어도 하나의 비트라인이 상기 적어도 하나의 플러그 배선 이외의 구성요소를 거치지 않고, 상기 적어도 하나의 플러그 배선만을 통하여 상기 적어도 하나의 스트링과 직접적으로 연결되도록 상기 적어도 하나의 플러그 배선을 형성하며,
상기 적어도 하나의 플러그 배선을 형성하는 단계는,
상기 적어도 하나의 스트링의 단면 지름 및 상기 적어도 하나의 스트링과 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 적어도 하나의 다른 스트링의 개수에 기초하여 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 굵기를 결정하는 단계; 및
상기 결정된 굵기에 따라 상기 적어도 하나의 플러그 배선을 상기 적어도 하나의 스트링의 상부에 형성하는 단계
를 포함하는 것을 특징으로 하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.preparing a semiconductor structure including at least one string extending in one direction on a substrate;
forming at least one plug wiring on an upper portion of at least one string included in the semiconductor structure; and
forming at least one bit line connected to the at least one string through the at least one plug wiring;
including,
Forming the at least one plug wiring comprises:
forming the at least one plug wiring so that the at least one bit line is directly connected to the at least one string through the at least one plug wiring without passing through components other than the at least one plug wiring;
Forming the at least one plug wiring comprises:
The at least one plug wiring is configured to be selected based on a cross-sectional diameter of the at least one string and the number of at least one other string located in the same column or same row as the at least one string. determining the thickness formed on the upper part of the string; and
forming the at least one plug wiring on the at least one string according to the determined thickness;
A method of manufacturing a three-dimensional flash memory, characterized in that it comprises a. 제7항에 있어서,
상기 반도체 구조체를 준비하는 단계는,
상기 반도체 구조체에 포함되는 적어도 하나의 스트링의 상단에 컨택트용 메탈 패드를 형성하는 단계 또는
상기 적어도 하나의 스트링의 상단에 컨택트용 메탈 패드가 형성된 상기 반도체 구조체를 준비하는 단계
중 어느 하나의 단계를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.8. The method of claim 7,
The step of preparing the semiconductor structure,
forming a contact metal pad on an upper end of at least one string included in the semiconductor structure; or
Preparing the semiconductor structure in which a contact metal pad is formed on an upper end of the at least one string
Method of manufacturing a three-dimensional flash memory, characterized in that it further comprises any one of the steps. 제8항에 있어서,
상기 컨택트용 메탈 패드는,
상기 적어도 하나의 플러그 배선과의 접촉 저항을 낮추기 위해, 상기 적어도 하나의 스트링의 상단 전체 영역에 걸쳐 메탈 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.9. The method of claim 8,
The contact metal pad,
The method of claim 1 , wherein the metal material is formed over the entire upper area of the at least one string in order to lower a contact resistance with the at least one plug wiring. 제7항에 있어서,
상기 적어도 하나의 플러그 배선을 형성하는 단계는,
상기 적어도 하나의 다른 스트링의 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치에 기초하여, 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치를 결정하는 단계; 및
상기 결정된 위치에 따라 상기 적어도 하나의 플러그 배선을 상기 적어도 하나의 스트링의 상부에 형성하는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.8. The method of claim 7,
Forming the at least one plug wiring comprises:
determine a position at which the at least one other plug wiring of the at least one other string is formed on the at least one other string based on a position where the at least one other plug wiring of the at least one other string is formed on the at least one other string to do; and
forming the at least one plug wiring on the at least one string according to the determined position;
A method of manufacturing a three-dimensional flash memory comprising a. 제10항에 있어서,
상기 위치를 결정하는 단계는,
상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치가 상기 적어도 하나의 다른 플러그 배선이 상기 적어도 하나의 다른 스트링의 상부에 형성되는 위치와 어긋나도록 상기 적어도 하나의 플러그 배선이 상기 적어도 하나의 스트링의 상부에 형성되는 위치를 결정하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.11. The method of claim 10,
Determining the location comprises:
The at least one plug wiring is configured such that a position where the at least one plug wiring is formed on the at least one string is different from a position where the at least one other plug wiring is formed on the at least one other string. A method of manufacturing a three-dimensional flash memory, comprising determining a position formed on an upper portion of at least one string. 기판;
상기 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들은 동일한 컬럼(Column) 또는 동일한 로우(Row)에 배치됨-;
상기 복수의 스트링들의 상부에 각각 형성되는 복수의 플러그 배선들; 및
상기 복수의 플러그 배선들 각각을 통하여 상기 복수의 스트링들과 각각 연결되는 복수의 비트라인들
을 포함하고,
상기 복수의 플러그 배선들이 상기 복수의 스트링들의 상부에 각각 형성되는 위치는,
상기 복수의 플러그 배선들 별로 어긋나며,
상기 복수의 플러그 배선들이 상기 복수의 스트링들의 상부에 각각 형성되는 굵기는,
상기 복수의 스트링들 각각의 단면 지름 및 상기 복수의 스트링들이 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 개수에 기초하여 결정되는 것을 특징으로 하는 3차원 플래시 메모리.Board;
a plurality of strings extending in one direction on the substrate, wherein the plurality of strings are arranged in the same column or in the same row;
a plurality of plug wires respectively formed on the plurality of strings; and
a plurality of bit lines respectively connected to the plurality of strings through each of the plurality of plug wirings
including,
Where the plurality of plug wires are respectively formed on the plurality of strings,
Displaced for each of the plurality of plug wires,
Thickness of each of the plurality of plug wires formed on the plurality of strings is,
The three-dimensional flash memory, characterized in that determined based on a cross-sectional diameter of each of the plurality of strings and the number of the plurality of strings located in the same column or row. 제12항에 있어서,
상기 복수의 비트라인들은,
상기 복수의 플러그 배선들 이외의 구성요소를 거치지 않고, 상기 복수의 플러그 배선들만을 통하여 상기 복수의 스트링들과 각각 직접적으로 연결되는 것을 특징으로 하는 3차원 플래시 메모리.13. The method of claim 12,
The plurality of bit lines are
The three-dimensional flash memory is characterized in that it is directly connected to the plurality of strings through only the plurality of plug wires without passing through components other than the plurality of plug wires. 기판 상 일 방향으로 연장 형성되는 복수의 스트링들-상기 복수의 스트링들은 동일한 컬럼(Column) 또는 동일한 로우(Row)에 배치됨-을 포함하는 반도체 구조체를 준비하는 단계;
상기 반도체 구조체에 포함되는 복수의 스트링들의 상부에 복수의 플러그 배선들을 각각 형성하는 단계; 및
상기 복수의 플러그 배선들을 통하여 상기 복수의 스트링들과 각각 연결되는 복수의 비트라인들을 형성하는 단계
를 포함하고,
상기 복수의 플러그 배선들을 각각 형성하는 단계는,
상기 복수의 플러그 배선들이 상기 복수의 스트링들의 상부에 각각 형성되는 위치가 상기 복수의 플러그 배선들 별로 어긋나도록 상기 복수의 플러그 배선들을 각각 형성하며,
상기 복수의 플러그 배선들을 각각 형성하는 단계는,
상기 복수의 스트링들 각각의 단면 지름 및 상기 복수의 스트링들이 동일한 컬럼(Column) 또는 동일한 로우(Row)에 위치하는 개수에 기초하여 상기 복수의 플러그 배선들이 상기 복수의 스트링들의 상부에 각각 형성되는 굵기를 결정하는 단계; 및
상기 결정된 굵기에 따라 상기 복수의 플러그 배선들을 상기 복수의 스트링들의 상부에 각각 형성하는 단계
를 포함하는 것을 특징으로 하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.preparing a semiconductor structure including a plurality of strings extending in one direction on a substrate, wherein the plurality of strings are disposed in the same column or in the same row;
forming a plurality of plug wirings on each of the plurality of strings included in the semiconductor structure; and
forming a plurality of bit lines respectively connected to the plurality of strings through the plurality of plug wires;
including,
Forming each of the plurality of plug wires comprises:
forming the plurality of plug wires so that positions at which the plurality of plug wires are respectively formed on top of the plurality of strings are shifted for each of the plurality of plug wires,
Forming each of the plurality of plug wires comprises:
A thickness at which the plurality of plug wires are respectively formed on top of the plurality of strings based on a cross-sectional diameter of each of the plurality of strings and the number of the plurality of strings positioned in the same column or same row determining a; and
forming the plurality of plug wires respectively on the upper portions of the plurality of strings according to the determined thickness;
A method of manufacturing a three-dimensional flash memory, characterized in that it comprises a. 제14항에 있어서,
상기 복수의 플러그 배선들을 각각 형성하는 단계는,
상기 복수의 비트라인들이 상기 복수의 플러그 배선들 이외의 구성요소를 거치지 않고, 상기 복수의 플러그 배선들만을 통하여 상기 복수의 스트링들과 각각 직접적으로 연결되도록 상기 복수의 플러그 배선들을 각각 형성하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.15. The method of claim 14,
Forming each of the plurality of plug wires comprises:
and forming each of the plurality of plug wires so that the plurality of bit lines are directly connected to the plurality of strings through only the plurality of plug wires without passing through components other than the plurality of plug wires. A method of manufacturing a three-dimensional flash memory comprising:
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