KR102302781B1 - Spin Logic Device Based on Spin-Charge Conversion and Spin Logic Array - Google Patents

Spin Logic Device Based on Spin-Charge Conversion and Spin Logic Array Download PDF

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홍종일
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Abstract

스핀-전하 변환 기반의 스핀 로직 소자 및 그를 이용한 스핀 로직 어레이를 개시한다.
본 발명의 실시예에 따른 재구성 가능한 스핀 로직 어레이는, 적어도 3 개의 전류 신호를 입력 받는 입력단; 상기 입력단과 연결되어 상기 전류 신호를 전달하고, 서로 교차하는 가로 배선 및 세로 배선을 포함하는 복수의 배선; 상기 배선을 통해 상기 입력단과 연결되고, 스핀 로직 소자를 기반으로 구현된 적어도 하나의 제1 다수결 게이트가 배열된 제1 게이트 어레이; 및 상기 배선을 통해 상기 제1 게이트 어레이와 연결되고, 상기 스핀 로직 소자를 기반으로 구현된 적어도 하나의 제2 다수결 게이트가 배열된 제2 게이트 어레이를 포함할 수 있다. Disclosed are a spin logic device based on spin-charge conversion and a spin logic array using the same.
A reconfigurable spin logic array according to an embodiment of the present invention includes an input terminal receiving at least three current signals; a plurality of wires connected to the input terminal to transmit the current signal and including horizontal wires and vertical wires crossing each other; a first gate array connected to the input terminal through the wiring and in which at least one first majority gate implemented based on a spin logic device is arranged; and a second gate array connected to the first gate array through the wiring and in which at least one second majority gate implemented based on the spin logic device is arranged.

Description

스핀-전하 변환 기반의 스핀 로직 소자 및 그를 이용한 스핀 로직 어레이{Spin Logic Device Based on Spin-Charge Conversion and Spin Logic Array}Spin Logic Device Based on Spin-Charge Conversion and Spin Logic Array

본 발명은 스핀-전하 변환 기반의 스핀 로직 소자 및 그를 이용한 스핀 로직 어레이에 관한 것이다. The present invention relates to a spin logic device based on spin-charge conversion and a spin logic array using the same.

이 부분에 기술된 내용은 단순히 본 발명의 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.The content described in this section merely provides background information on the embodiments of the present invention and does not constitute the prior art.

종래의 MESO(MagnetoElectric Spin-orbit) 로직 소자 구조는 단결정 다강체(multi-ferroic material)와 강자성체를 접합시킨 구조를 가지며, 다강체(multi-ferroic)/강자성체간의 자기전기 커플링(MagnetoElectric Coupling)과 스핀 간의 교환 결합(exchange coupling)을 이용하여 스핀을 스위칭 시킨다. 이론적으로 훌륭한 개념이지만 모두 섭씨 800도 이상의 고온에서 성장시킨 단결정 기판위에서 이루어진 결과로 트랜지스터와 강자성체가 집적된 백엔드(back-end) 공정에서 사용될 수 없다. 예를 들어, MESO 로직 소자 구조에 주로 사용된 비스무스철산화물(BiFeO3)은 자화와 전기적 분극이 결합되어 전기장에 의해 스핀이 스위칭되는 특성을 보인다. 그러나 이러한 특성을 관찰하기 위해서는 단결정이 필요하며, 성장을 위하여 700 °C의 고온 및 100 mTorr의 높은 산소압 분위기가 필요하며, 그 두께가 100 nm 이상이어야 한다. 이러한 특성은 기존의 반도체 백엔드(back-end) 공정 시 실행하기 어려운 공정조건이며 또한 박막화가 어려워 소자에 적용하기에 어려움이 있다. The conventional MESO (MagnetoElectric Spin-orbit) logic device structure has a structure in which a single crystal multi-ferroic material and a ferromagnetic material are joined, and a magneto-electrical coupling between a multi-ferroic/ferromagnetic material and a Spins are switched using exchange coupling between spins. Although it is a good concept in theory, it cannot be used in a back-end process where transistors and ferromagnetic materials are integrated as a result of all of them being made on a single crystal substrate grown at a high temperature of 800 degrees Celsius or more. For example, bismuth iron oxide (BiFeO3), which is mainly used in the structure of a MESO logic device, exhibits a characteristic in which magnetization and electrical polarization are combined, so that spin is switched by an electric field. However, in order to observe these characteristics, a single crystal is required, and a high temperature of 700 °C and a high oxygen pressure of 100 mTorr are required for growth, and the thickness must be at least 100 nm. These characteristics are difficult to implement in the conventional semiconductor back-end process, and also difficult to apply to devices due to the difficulty in thin film formation.

또한, 종래의 MESO 로직 소자 구조는 스위칭 시 발생되는 스트레인으로 피로현상이 일어나 로직 소자의 내구성(endurance)을 보장할 수 없다는 치명적 단점을 가지고 있다. 또한, 종래의 MESO 로직 소자 구조에서는 스핀-전하 변환층의 부호가 하나로 정해져 있어 인버터로만 쓰이며 버퍼는 만들 수 없다는 단점이 있다.In addition, the conventional MESO logic device structure has a fatal drawback in that the durability of the logic device cannot be guaranteed due to fatigue caused by strain generated during switching. In addition, in the conventional MESO logic device structure, since the sign of the spin-charge conversion layer is set to one, it is used only as an inverter and a buffer cannot be made.

본 발명은 입력 소스에 의해 생성된 스핀전류(IS)를 전하전류(IC)로 변환하고, 전하전류에 의해 유도되는 유도 자기장과 유효 전기장에 의하여 자성체층을 자화반전시켜 스핀전류를 출력하는 스핀-전하 변환 기반의 스핀 로직 소자와 그를 이용한 재구성 가능한 스핀 로직 어레이를 제공하는 데 주된 목적이 있다.The present invention for converting the spin current (I S) generated by the input source to the charge current (I C) and reverse the magnetization of the magnetic material layer by the induced magnetic field and an effective electric field which is induced by the charge current to output a spin current A main object is to provide a spin logic device based on spin-charge conversion and a reconfigurable spin logic array using the same.

본 발명의 일 측면에 의하면, 상기 목적을 달성하기 위한 재구성 가능한 스핀 로직 어레이는, 적어도 3 개의 전류 신호를 입력 받는 입력단; 상기 입력단과 연결되어 상기 전류 신호를 전달하고, 서로 교차하는 가로 배선 및 세로 배선을 포함하는 복수의 배선; 상기 배선을 통해 상기 입력단과 연결되고, 스핀 로직 소자를 기반으로 구현된 적어도 하나의 제1 다수결 게이트가 배열된 제1 게이트 어레이; 및 상기 배선을 통해 상기 제1 게이트 어레이와 연결되고, 상기 스핀 로직 소자를 기반으로 구현된 적어도 하나의 제2 다수결 게이트가 배열된 제2 게이트 어레이를 포함할 수 있다. According to one aspect of the present invention, a reconfigurable spin logic array for achieving the above object includes an input terminal receiving at least three current signals; a plurality of wires connected to the input terminal to transmit the current signal and including horizontal wires and vertical wires crossing each other; a first gate array connected to the input terminal through the wiring and in which at least one first majority gate implemented based on a spin logic device is arranged; and a second gate array connected to the first gate array through the wiring and in which at least one second majority gate implemented based on the spin logic device is arranged.

이상에서 설명한 바와 같이, 본 발명은 자연계에 존재하는 극소수의 상온동작 다강체 소재에 국한되어 있던 전압구동 강자성소자 분야에서 새로운 대안소자를 제시하며, 기존의 단결정 산화물 기판에만 증착 가능했던 페로브스카이트 강유전체를 대체하는 실리콘 기판에 제작 가능한 강유전체 초박막을 활용하여, 양산으로 직결 가능한 소자 구조를 제공하는 효과가 있다. As described above, the present invention proposes a new alternative device in the field of voltage-driven ferromagnetic devices, which has been limited to very few room-temperature operating multiferromagnetic materials existing in nature, and perovskite, which can only be deposited on conventional single-crystal oxide substrates. It has the effect of providing a device structure that can be directly connected to mass production by using a ferroelectric ultra-thin film that can be manufactured on a silicon substrate that replaces a ferroelectric.

또한, 본 발명은 Si CMOS의 한계를 극복하는 대안을 제공할 수 있는 효과가 있다. In addition, the present invention has an effect that can provide an alternative to overcome the limitations of Si CMOS.

또한, 스핀소자에 대한 기존 연구가 금속과 절연체가 구분되어 진행되어 왔는데, 본 발명은 금속과 절연체 두 가지를 융합함으로써 새로운 기술 창출을 기대할 수 있는 효과가 있다. In addition, existing research on spin devices has been conducted separately for metals and insulators, and the present invention has an effect that can be expected to create new technologies by fusing both metals and insulators.

또한, 본 발명의 스핀 로직 소자는 낮은 스위칭 에너지, 문턱전압과 독립적인 off-state 전력, 낮은 동작전압, 비휘발 특성으로 Beyond-CMOS 소자로 적용될 수 있으며, 전압제어 자기이방성 현상을 유도하여 고전력 소모에 대한 종래의 문제를 해결할 수 있는 효과가 있다. In addition, the spin logic device of the present invention can be applied as a Beyond-CMOS device with low switching energy, off-state power independent of threshold voltage, low operating voltage, and non-volatile characteristics, and consumes high power by inducing voltage-controlled magnetic anisotropy. There is an effect that can solve the problem of the prior art.

또한, 본 발명은 자연계에 존재하는 극소수의 상온동작 다강체(multiferroic) 소재에 주로 국한되어 있던 전압구동 강자성소자 분야에서 새로운 대안소자를 제시하고 있으며, 기존의 산화물 기판에만 증착 가능했던 페로브스카이트 강유전체를 대체하는 실리콘 기판에 제작 가능한 강유전체 초박막을 활용하여, 양산이 가능한 소자 구조라는 장점이 있다. In addition, the present invention proposes a new alternative device in the field of voltage-driven ferromagnetic devices, which was mainly limited to very few room-temperature operating multiferroic materials existing in nature, and perovskite, which could only be deposited on an existing oxide substrate. It has the advantage of a device structure that can be mass-produced by using a ferroelectric ultra-thin film that can be manufactured on a silicon substrate that replaces a ferroelectric.

또한, 본 발명은 유전체를 이용한 스핀스위칭 기술과 인공반강자성체를 이용하여 상온 동작하는 스핀 연산 로직 소자의 원천기술로 메모리 기술과의 융합된 시스템에 응용된다면 기존의 아키텍처에서 벗어나는 반도체 기술의 발전을 꾀할 수 있는 효과가 있다. In addition, the present invention is a spin switching technology using a dielectric and a spin operation logic device that operates at room temperature using an artificial antiferromagnetic material. If it is applied to a system fused with memory technology, it is possible to develop semiconductor technology that deviates from the existing architecture. can have an effect.

또한, 본 발명은 스핀 로직 회로를 사용함에 따라 종래의 트랜지스터 대비 면적 및 소요 에너지를 현저히 줄일 수 있는 효과가 있다. In addition, the present invention has the effect of remarkably reducing the area and energy required compared to the conventional transistor by using the spin logic circuit.

도 1은 본 발명의 실시예에 따른 스핀 로직 소자의 모식도를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 강자성체의 스위칭 시퀀스를 설명하기 위한 도면이다.
도 3는 본 발명의 실시예에서 인공반강자성체의 유무에 따른 스핀 로직 소자의 모식도를 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 스핀 로직 소자 기반의 스핀 인버터와 버퍼가 조합된 모식도를 나타낸 도면이다.
도 5은 본 발명의 실시예에 따른 스핀 로직 소자의 동작 방법을 설명하기 위한 순서도이다.
도 6은 본 발명의 실시예에 따른 스핀 로직 소자 기반의 인버터 단위 회로를 나타낸 예시도이다.
도 7a 내지 도 7c는 본 발명의 실시예에 따른 스핀 로직 소자를 적용한 반전 다수결 게이트의 구조를 나타낸 도면이다.
도 8은 본 발명의 실시예에 따른 스핀 로직 소자를 적용한 비반전 다수결 게이트의 구조를 나타낸 도면이다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 스핀 로직 소자를 이용하여 구현된 다수결 게이트 및 가산기의 연산회로를 나타낸 도면이다.
도 10a 내지 도 10d는 본 발명의 실시예에 따른 스핀 로직 소자를 이용하여 구현된 재구성 가능 스핀 로직 어레이를 나타낸 도면이다.
도 11a 및 도 11b는 본 발명의 실시예에 따른 스핀 로직 소자 내 스핀주입층에서 주입된 스핀전류를 자기터널접합 구조를 이용하여 검출한 실험결과를 나타낸 도면이다.
도 11c는 본 발명의 실시예에 따른 스핀 로직 소자 내 스핀주입층에서 주입된 스핀전류를 측정하기 위하여 만들어진 자기터널접합 구조에 대한 도면이다.
도 11d는 본 발명의 실시예에 따른 스핀 로직 소자 내 스핀주입층에서 주입된 스핀전류를 Ge 반도체에서 검출한 결과와 구조에 대한 도면이다.
도 11e는 본 발명의 실시예에서 가해진 전압으로 강자성층의 자기이방성 에너지를 낮추고 스핀 스위칭을 실시한 결과를 나타낸 도면이다. 1 is a diagram showing a schematic diagram of a spin logic device according to an embodiment of the present invention.
2 is a diagram for explaining a switching sequence of a ferromagnetic material according to an embodiment of the present invention.
3 is a diagram showing a schematic diagram of a spin logic device according to the presence or absence of an artificial antiferromagnetic material in an embodiment of the present invention.
4 is a diagram illustrating a combination of a spin inverter based on a spin logic element and a buffer according to an embodiment of the present invention.
5 is a flowchart illustrating a method of operating a spin logic device according to an embodiment of the present invention.
6 is an exemplary diagram illustrating an inverter unit circuit based on a spin logic device according to an embodiment of the present invention.
7A to 7C are diagrams illustrating the structure of an inverted majority gate to which a spin logic device according to an embodiment of the present invention is applied.
8 is a diagram illustrating the structure of a non-inverting majority gate to which a spin logic device according to an embodiment of the present invention is applied.
9A and 9B are diagrams illustrating an arithmetic circuit of a majority vote gate and an adder implemented using a spin logic device according to an embodiment of the present invention.
10A to 10D are diagrams illustrating a reconfigurable spin logic array implemented using a spin logic device according to an embodiment of the present invention.
11A and 11B are diagrams illustrating experimental results of detecting a spin current injected from a spin injection layer in a spin logic device according to an embodiment of the present invention using a magnetic tunnel junction structure.
11C is a diagram of a magnetic tunnel junction structure made to measure a spin current injected from a spin injection layer in a spin logic device according to an embodiment of the present invention.
11D is a diagram illustrating a result and structure of a Ge semiconductor detected by a spin current injected from a spin injection layer in a spin logic device according to an embodiment of the present invention.
11E is a view showing the result of performing spin switching while lowering the magnetic anisotropy energy of a ferromagnetic layer with an applied voltage in an embodiment of the present invention.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 바람직한 실시예를 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다. 이하에서는 도면들을 참조하여 본 발명에서 제안하는 스핀-전하 변환 기반의 스핀 로직 소자 및 그를 이용한 스핀 로직 어레이에 대해 자세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted. In addition, preferred embodiments of the present invention will be described below, but the technical spirit of the present invention is not limited thereto and may be variously implemented by those skilled in the art without being limited thereto. Hereinafter, a spin logic device based on a spin-charge conversion proposed by the present invention and a spin logic array using the same will be described in detail with reference to the drawings.

도 1은 본 발명의 실시예에 따른 스핀 로직 소자의 모식도를 나타낸 도면이다.1 is a diagram showing a schematic diagram of a spin logic device according to an embodiment of the present invention.

본 실시예에 따른 스핀 로직 소자(100)는 제1 변환 노드(101), 제2 변환 노드(102) 및 제1 변환 노드(101)와 제2 변환 노드(102)를 연결하는 커넥터(170)을 포함한다. The spin logic device 100 according to the present embodiment includes a first conversion node 101 , a second conversion node 102 , and a connector 170 connecting the first conversion node 101 and the second conversion node 102 . includes

본 실시예에 따른 따른 스핀 로직 소자(100)의 제1 변환 노드(101)는 입력 소스에 의해 스핀전류를 주입받고, 제1 변환층을 통해 상기 스핀전류를 전하전류로 변환하여 출력하는 노드로서, 제1 자성체층(110), 제1 변환층(120, 130) 및 커넥터(170) 등으로 구성된다. 여기서, 제1 변환층(120, 130)은 스핀 주입층(Spin Injection Layer, 120) 및 스핀-전하 변환층(Spin-Charge Conversion Layer, 130)을 포함한다. The first conversion node 101 of the spin logic device 100 according to this embodiment is a node that receives a spin current by an input source, converts the spin current into a charge current through the first conversion layer, and outputs it. , a first magnetic layer 110 , first conversion layers 120 and 130 , and a connector 170 , and the like. Here, the first conversion layers 120 and 130 include a spin injection layer 120 and a spin-charge conversion layer 130 .

제1 변환 노드(101)은 스핀 주입층(120)을 통해 상기 스핀전류를 주입받고, 스핀-전하 변환층(130)을 통해 스핀전류를 전하전류로 변환하여 출력하는 동작을 수행한다. The first conversion node 101 receives the spin current through the spin injection layer 120 , and converts the spin current into a charge current through the spin-charge conversion layer 130 and outputs it.

제1 변환 노드(101)은 스핀전류를 출력단의 위에서 아래로 공급한다. 스핀전류의 주입을 위하여 스핀 주입층(120)은 MgO 기반의 절연층으로 구현될 수 있으며, 스핀 터널링을 위한 스핀 필터일 수 있다. The first conversion node 101 supplies the spin current from top to bottom of the output stage. For injection of spin current, the spin injection layer 120 may be implemented as an MgO-based insulating layer, and may be a spin filter for spin tunneling.

스핀 로직 소자(100)의 제1 변환 노드(101)은 스핀 주입층을 통해 상기 스핀전류를 주입받고, 스핀-전하 변환층을 통해 상기 스핀전류를 전하전류로 변환하여 출력하는 동작을 수행한다. 여기서, 제1 변환 노드(101)은 인공반강자성체층, 상기 인공방강자성체층에 인접한 스핀 주입층, 스핀-전하 변환층 및 상기 출력단과 입력단을 연결하는 커넥터를 포함하는 구조일 수 있다. The first conversion node 101 of the spin logic device 100 receives the spin current through the spin injection layer, and converts the spin current into a charge current through the spin-charge conversion layer and outputs it. Here, the first conversion node 101 may have a structure including an artificial antiferromagnetic layer, a spin injection layer adjacent to the artificial ferromagnetic layer, a spin-charge conversion layer, and a connector connecting the output terminal and the input terminal.

제1 자성체층(110)은 소정의 자화 방향을 가지며, 입력 소스와 그 자화방향에 의해 스핀전류를 발생한다. 여기서, 제1 자성체층(110)은 강자성체(Ferromagnet)로 형성되는 것이 바람직하다. The first magnetic layer 110 has a predetermined magnetization direction, and generates a spin current by an input source and a magnetization direction thereof. Here, the first magnetic layer 110 is preferably formed of a ferromagnet.

제1 자성체층(110)은 단일 강자성체 또는 인공반자성체로 형성될 수 있다. The first magnetic layer 110 may be formed of a single ferromagnetic material or an artificial diamagnetic material.

제1 자성체층(110)이 단일 강자성체로 형성된 경우, 스핀 로직 소자(100)는 신호의 논리값 반전 기능의 수행하는 인버터(Inverter)로 구현된다. 한편, 제1 자성체층(110)이 인공반자성체로 형성된 경우, 스핀 로직 소자(100)는 신호의 논리값을 유지하면서 임피던스를 조정하는 기능의 수행하는 버퍼(Buffer)로 구현될 수 있다. 여기서, 인공반자성체는 서로 다른 자화 방향을 가지는 두 개의 강자성체가 그 사이에 위치한 비자성체로 떨어져서 구현된 스핀 밸브일 수 있으나 반드시 이에 한정되는 것은 아니다. When the first magnetic layer 110 is formed of a single ferromagnetic material, the spin logic device 100 is implemented as an inverter performing a function of inverting a logic value of a signal. Meanwhile, when the first magnetic layer 110 is formed of an artificial diamagnetic material, the spin logic device 100 may be implemented as a buffer that performs a function of adjusting an impedance while maintaining a logic value of a signal. Here, the artificial diamagnetic material may be a spin valve in which two ferromagnetic materials having different magnetization directions are separated from each other by a nonmagnetic material positioned therebetween, but is not necessarily limited thereto.

제1 변환층(120, 130)은 스핀전류를 전하전류로 변환한다. 스핀 주입층(120)은 소정의 자화 방향에 따라 결정되는 스핀전류를 스핀 필터를 이용하여 주입하며, 스핀-전하 변환층(130)은 주입받은 스핀전류를 전하전류로 변환한다. The first conversion layers 120 and 130 convert the spin current into a charge current. The spin injection layer 120 injects a spin current determined according to a predetermined magnetization direction using a spin filter, and the spin-charge conversion layer 130 converts the injected spin current into a charge current.

본 실시예에 따른 따른 스핀 로직 소자(100)의 제2 변환 노드(102)는 전하전류에 의해 유도되는 유도 자기장에 의하여 자성체층의 자화반전을 시켜 스핀전류를 출력하는 노드로서, 제2 자성체층(112), 유전체층(140), 클래딩 자성체층(150) 및 커넥터(170) 등으로 구성된다. The second conversion node 102 of the spin logic device 100 according to the present embodiment is a node that outputs a spin current by inverting the magnetization of the magnetic layer by an induced magnetic field induced by a charge current, and outputting a spin current. 112 , a dielectric layer 140 , a cladding magnetic layer 150 , and a connector 170 .

제2 변환 노드(102)는 입력된 전하전류에 의하여 유전체층(140)에 전기적 분극현상을 기반으로 전하를 축적하며, 축적된 전하가 자성체층(112)의 자기이방성 에너지를 감소시키는 유효 전기장과 클래딩 자성체(150)에서 또는 커넥터(170)의 전류에서 유도된 쓰기 자기장에 의해 자성체층(112)의 자화방향을 스위칭함으로써 제1 변환 노드(101)에서 생성된 스핀전류와는 다른 방향의 스핀전류를 생성하는 동작을 수행한다. The second conversion node 102 accumulates charges based on electrical polarization in the dielectric layer 140 by the input charge current, By switching the magnetization direction of the magnetic material layer 112 by an effective electric field in which electric charge reduces the magnetic anisotropy energy of the magnetic material layer 112 and a write magnetic field induced in the cladding magnetic material 150 or a current of the connector 170, the first An operation of generating a spin current in a direction different from the spin current generated by the conversion node 101 is performed.

스핀 로직 소자(100)의 제2 변환 노드(102)는 전하전류에 따라 유도되는 유도 자기장에 의하여 자화반전을 시키는 동작을 수행할 수 있다.The second conversion node 102 of the spin logic device 100 may perform an operation of inverting magnetization by an induced magnetic field induced according to a charge current.

제2 자성체층(112)은 소정의 자화 방향을 가지며, 자화반전에 의해 상기 스핀전류를 발생한다. 여기서, 제2 자성체층(112)은 강자성체(Ferromagnet)로 형성되는 것이 바람직하다. The second magnetic layer 112 has a predetermined magnetization direction and generates the spin current by magnetization reversal. Here, the second magnetic layer 112 is preferably formed of a ferromagnet.

유전체층(140)은 전하전류에 따라 유도된 전하를 축적하며, 축적된 전하들이 유효 전기장으로 작용하여 제2 자성체층의 자기이방성 에너지를 감소시킴으로써 자화반전이 되도록 한다. 여기서, 유전체층(140)은 강유전체(ferroelectric material)로 형성되는 것이 바람직하다. The dielectric layer 140 accumulates charges induced according to the charge current, and the accumulated charges act as an effective electric field to reduce the magnetic anisotropy energy of the second magnetic material layer, thereby causing magnetization reversal. Here, the dielectric layer 140 is preferably formed of a ferroelectric material.

구체적으로, 커넥터(170)에서 입력된 전하전류로 유전체층(140)은 전하를 축적하고, 전기적 분극현상으로 인해 제2 자성체층(112)과의 계면에 전하가 유도된다. 여기서, 유도된 전하에 의해 생기는 유효 전기장은 상기 제2 자성체층(112)의 자기이방성 에너지를 감소시켜 자화반전이 되도록 한다. Specifically, the dielectric layer 140 accumulates electric charges by the electric charge current input from the connector 170 , and electric charges are induced at the interface with the second magnetic material layer 112 due to electrical polarization. Here, the effective electric field generated by the induced charge reduces the magnetic anisotropy energy of the second magnetic layer 112 to become magnetization reversal.

클래딩 자성체층(150)은 전하전류가 흐르는 커넥터(170)를 감싸며, 연자성 클래딩(cladding) 도선 구조를 가진다. 여기서, 클래딩 자성체층(150)은 강자성체(Ferromagnet)로 형성되는 것이 바람직하다.The cladding magnetic layer 150 surrounds the connector 170 through which a charge current flows, and has a soft magnetic cladding conductive wire structure. Here, the cladding magnetic layer 150 is preferably formed of a ferromagnet.

클래딩 자성체층(150)은 커넥터(170)에 흐르는 전하전류에 의해 유도 자기장을 형성한다. 클래딩 자성체층(150)은 형성된 유도 자기장을 통해 제2 자성체층(112)을 자화반전시켜 자화 방향에 의해 방향이 결정되는 스핀전류가 출력되도록 한다. 이 때의 유도 자기장을 쓰기 자기장이라 명명할 수 있다.The cladding magnetic layer 150 forms an induced magnetic field by a charge current flowing through the connector 170 . The cladding magnetic layer 150 magnetizes and inverts the second magnetic layer 112 through the formed induced magnetic field to output a spin current whose direction is determined by the magnetization direction. The induced magnetic field at this time may be called a writing magnetic field.

제2 변환 노드(102)에서 출력되는 스핀전류는 변환 노드의 입력 소스로 사용될 수 있다. 여기서, 스핀전류를 입력 소스로 사용하는 변환 노드는 제1 변환 노드(101)일 수 있으나, 제2 변환 노드(102)와 캐스케이드(Cascade) 방식으로 연결된 신규 변환 노드일 수도 있다. The spin current output from the second conversion node 102 may be used as an input source of the conversion node. Here, the conversion node using the spin current as an input source may be the first conversion node 101 , but may also be a new conversion node connected to the second conversion node 102 in a cascade manner.

본 실시예에 따른 따른 스핀 로직 소자(100)의 제1 변환 노드(101)와 제2 변환 노드(102)는 커넥터(170)를 통해 연결될 수 있다. 여기서, 커넥터(170)는 전하전류가 흐르는 전극일 수 있으나 반드시 이에 한정되는 것은 아니다. The first conversion node 101 and the second conversion node 102 of the spin logic device 100 according to the present embodiment may be connected through a connector 170 . Here, the connector 170 may be an electrode through which a charge current flows, but is not limited thereto.

본 실시예에 따른 스핀 로직 소자(100)는 입력 전하로 유도된 강유전체/강자성체 표면전하에서 발생하는 유효 전기장과 쓰기 자기장을 이용하여 강자성체를 스위칭 시킨 후, 생성된 스핀전류를 스핀-전하 변환 효과를 이용하여 전하전류로 출력하는 소자로써, 강자성체의 큐리온도 이하에서 작동 가능한 단위 로직 소자이다. 예를 들어, 강자성체가 철(Fe)인 경우 큐리온도는 1044K 이다. The spin logic device 100 according to this embodiment switches the ferromagnetic material using an effective electric field and a write magnetic field generated from a ferroelectric/ferromagnetic surface charge induced by an input charge, and then converts the generated spin current into a spin-charge conversion effect. It is a device that outputs a charge current by using it, and is a unit logic device that can operate below the Curie temperature of a ferromagnetic material. For example, when the ferromagnetic material is iron (Fe), the Curie temperature is 1044K.

스핀 로직 소자(100)의 동작은 다음과 같이 수행된다. The operation of the spin logic device 100 is performed as follows.

스핀 로직 소자(100)는 전하전류(IC)로 전극/강유전체 계면에 전하를 축적한다. 여기서, 전하전류(IC)는 스핀-전하 변환 효과로 생성된 전류일 수 있으며, 입력단 전극으로 흘러 전극/강유전체 계면에 전하를 축적된다. The spin logic device 100 accumulates electric charges at the electrode/ferroelectric interface as a charge current I C . Here, the charge current (I C) is spin-may be a current generated by the charge conversion effect, it is storing an electric charge to flow in the electrode / ferroelectric interface between the input electrode.

스핀 로직 소자(100)는 강유전체의 전기적 분극현상을 기반으로 강자성체에서 자화반전(또는 스핀스위칭)이 수행된다. 구체적으로, 스핀 로직 소자(100)는 강유전체의 전기적 분극현상으로 강유전체/강자성체의 계면에 유도된 전하가 유효 전기장으로 작용하여 강자성체의 자기이방성 에너지를 낮추게 되며, 이 때 입력단에 흐르는 전하전류에 의해 유도된 쓰기 자기장에 의해 강자성체가 결정적으로 자화반전(또는 스핀스위칭)된다.In the spin logic device 100, magnetization reversal (or spin switching) is performed in a ferromagnetic material based on the electrical polarization phenomenon of the ferroelectric material. Specifically, in the spin logic device 100, due to the electrical polarization of the ferroelectric, the charge induced at the interface of the ferroelectric/ferromagnetic material acts as an effective electric field to lower the magnetic anisotropy energy of the ferromagnetic material, and at this time, it is induced by the charge current flowing through the input terminal The magnetic field of the ferromagnetic material is decisively reversed (or spin-switched) by the written magnetic field.

스핀 로직 소자(100)에서 강자성체에 의하여 생성된 스핀전류(IS)는 반대쪽에 위치한 스핀 주입 구조(출력단)로 주입된 후 스핀-전하 변환층에서 전하전류(IC)가 변환되어 출력될 수 있다. 여기서, 스핀 로직 소자(100)는 스핀-전하 변환층에서 변환된 전하전류(IC)를 다시 입력신호로 사용하여 연산 사이클이 구성되도록 한다. Generated by the ferromagnetic material in the spin-logic device 100 in the spin current (I S) it is then implanted by a spin injection structure (output terminal) located in the opposite spin-is a charge current (I C) converting in the charge conversion layer can be output have. Here, the spin logic device 100 uses the charge current I C converted in the spin-charge conversion layer again as an input signal to configure an operation cycle.

본 실시예에 따른 스핀 로직 소자(100)는 강자성체를 스위칭하는 기술, 스핀-전하를 변환하는 기술 및 스핀 로직 회로 기술 등을 기반으로 동작된다. The spin logic device 100 according to the present embodiment is operated based on a technology for switching a ferromagnetic material, a technology for converting spin-charge, and a technology for a spin logic circuit.

스핀 로직 소자(100)의 강자성체를 스위칭하는 기술은 고품질 강유전체 박막과 강자성 박막 접합 구조를 만들어 강유전체를 전기적으로 분극(electrical dipole polarization) 시키는 기술이다. 이때 강유전체/강자성체 계면에 유도된 전하는 유효 전기장으로 작용하여 강자성체의 자기이방성 에너지를 감소시키며 연자성 클래딩(cladding) 도선 구조에서 자동적으로 발생하는 쓰기 자기장과 함께 강자성체를 결정적으로 자화반전 또는 스핀을 스위칭시킨다. 강자성체를 스위칭하는 기술은 저전력화 기술에 해당한다. 강자성체를 스위칭하는 기술은 강유전체 합성기술, 연자성 클래딩(cladding) 구조를 이용한 자속 집중기술, 강자성체 자기이방성 제어기술 등을 포함할 수 있다. The technology of switching the ferromagnetic of the spin logic device 100 is a technology of electrically polarizing the ferroelectric by making a high-quality ferroelectric thin film and a ferromagnetic thin film junction structure. At this time, the charge induced at the ferroelectric/ferromagnetic interface acts as an effective electric field to reduce the magnetic anisotropy energy of the ferromagnetic material, and decisively switches the magnetization reversal or spin of the ferromagnetic material together with the write magnetic field automatically generated in the soft magnetic cladding conductor structure. . A technology for switching a ferromagnetic material corresponds to a low-power technology. The technology for switching the ferromagnetic material may include a ferroelectric synthesis technology, a magnetic flux concentration technology using a soft magnetic cladding structure, a ferromagnetic magnetic anisotropy control technology, and the like.

본 실시예에 따른 스핀 로직 소자(100)는 강유전체/강자성체 구조에서는 계면에 유도된 전하에 의하여 발생된 유효 전기장으로 계면 전자 구조가 변함에 따라 자기이방성 에너지의 감소가 가능하다. 여기서, 자기이방성 에너지를 감소시키는 것은 층간교환상호작용(interlayer exchange coupling)을 이용하는 원리와 다른 것으로 외부 자기장이 인가된 상태에서 강유전체의 분극방향이 바뀜에 따라 자화를 180° 스위칭시킬 수 있다. In the spin logic device 100 according to the present embodiment, in the ferroelectric/ferromagnetic structure, the magnetic anisotropy energy can be reduced as the electronic structure of the interface changes with an effective electric field generated by the charge induced at the interface. Here, reducing the magnetic anisotropy energy is different from the principle of using interlayer exchange coupling, and the magnetization can be switched 180° as the polarization direction of the ferroelectric is changed in a state where an external magnetic field is applied.

본 실시예에 따른 스핀 로직 소자(100)는 박막제작에 효과적인 원자층 증착법 또는 펄스레이저 증착법을 이용하여 최종적으로 10 nm 이하의 초박막에서 높은 잔류분극값과 상대적으로 낮은 작동전압 특성을 가진 고품질 (Hf,Zr)O2 박막을 포함하고, 자성초박막과의 이종접합구조에서 자기이방성을 제어하는 기술로 자화반전을 구현한다. 여기서, (Hf,Zr)O2 박막은 2010년대에 강유전성이 발견된 신소재로서, 20 nm이하에서도 높은 잔류분극(10~25 μC/cm2)을 갖는다. (Hf,Zr)O2는 주로 원자층 증착법을 활용하여 20 nm 이하의 초박막으로 증착했을 경우에도 강유전성을 가진다. The spin logic device 100 according to the present embodiment is a high-quality (Hf) having a high residual polarization value and a relatively low operating voltage in an ultra-thin film of 10 nm or less by using an atomic layer deposition method or a pulsed laser deposition method effective for thin film production. ,Zr)O2 thin film is included, and magnetization reversal is realized with a technology to control magnetic anisotropy in a heterojunction structure with a magnetic ultrathin film. Here, the (Hf,Zr)O2 thin film is a new material with ferroelectricity discovered in the 2010s, and has a high residual polarization (10-25 μC/cm2) even below 20 nm. (Hf,Zr)O2 has ferroelectricity even when deposited as an ultra-thin film of 20 nm or less using atomic layer deposition.

스핀 로직 소자(100)의 스핀-전하를 변환하는 기술은 강자성층의 자화방향에 따라 결정되는 스핀전류를 고효율로 주입한 후 이를 인버스 스핀-홀 효과(또는 Inverse Rashba-Edelstein 효과)에 의하여 스핀전류를 전하전류로 변화시키는 기술이다. 여기서, 스핀-전하를 변환하는 기술은 저전력화 및 고출력화 기술에 해당한다. 스핀-전하를 변환하는 기술은 자성층 또는 인공반강자성층의 합성기술, 절연층의 합성기술, 스핀 필터층을 이용한 고스핀전류 형성기술(저전력), 스핀-전하 변환 소재 형성기술(고출력) 등을 포함할 수 있다. The spin-charge conversion technology of the spin logic device 100 injects a spin current determined according to the magnetization direction of the ferromagnetic layer with high efficiency and then converts it into a spin current by the inverse spin-Hall effect (or the Inverse Rashba-Edelstein effect). It is a technology that converts the current into a charge current. Here, the technology for converting spin-charge corresponds to a technology for reducing power and increasing output. Spin-charge conversion technology includes magnetic layer or artificial antiferromagnetic layer synthesis technology, insulating layer synthesis technology, high spin current formation technology using spin filter layer (low power), spin-charge conversion material formation technology (high output), etc. can do.

본 실시예에 따른 스핀 로직 소자(100)는 저전력, 고 면적효율 응용분야에 사용되기 위해 전압으로 스핀을 스위칭하며 스핀-전하 변환을 이용한 인버터/버퍼/NAND/NOR/AND/OR 등의 불리언(Boolean) 함수를 실시간으로 재구성할 수 있는 회로를 구현하는데 사용될 수 있다. The spin logic device 100 according to the present embodiment switches the spin to a voltage to be used in a low-power, high-area-efficiency application field, and uses a spin-charge conversion to operate a Boolean (such as an inverter/buffer/NAND/NOR/AND/OR) ( Boolean) functions can be used to implement circuits that can be reconstructed in real time.

본 실시예에 따른 스핀 로직 소자(100)는 종래의 MESO(MagnetoElectric spin-orbit) 소자에 비해 다음과 같은 차별성이 존재한다. The spin logic device 100 according to the present embodiment has the following differences compared to the conventional magnetoelectric spin-orbit (MESO) device.

스핀 로직 소자(100)는 다강체(multi-ferroic material) 대신 강유전체를 사용하는 스위칭 구조를 포함하며, 이에 따라 기존의 실리콘 기반 공정기술이 적용될 수 있다. The spin logic device 100 includes a switching structure using a ferroelectric material instead of a multi-ferroic material, and thus an existing silicon-based process technology may be applied.

스핀 로직 소자(100)는 스핀전류 생성층의 구조를 인공반강자성체로 구현한 스핀-전하 변환 방식으로 동작할 수 있다. 스핀 로직 소자(100)는 인공반강자성체로 스핀전류 생성층을 구성하는 경우, 같은 스핀-전하 변환층을 쓰더라도 출력되는 전하전류의 부호를 양과 음 모두 구현할 수 있다. 즉, 스핀 로직 소자(100)는 인공반강자성체를 적용하여 전하전류의 부호를 양과 음 모두 구현할 수 있다. 이에, 스핀 로직 소자(100)는 인버터와 버퍼 모두로 구현할 수 있다. The spin logic device 100 may operate in a spin-charge conversion method in which the structure of the spin current generation layer is implemented with an artificial antiferromagnetic material. When the spin logic device 100 constitutes the spin current generating layer with an artificial antiferromagnetic material, even if the same spin-charge conversion layer is used, both positive and negative signs of the output charge current can be implemented. That is, the spin logic device 100 may implement both positive and negative signs of the charge current by applying an artificial antiferromagnetic material. Accordingly, the spin logic device 100 may be implemented with both an inverter and a buffer.

또한, 스핀 로직 소자(100)는 쓰기 자기장을 위한 클래딩(cladding) 전극 구조를 포함한다. 본 실시예에 따른 스핀 로직 소자(100)에서는 유전체의 계면전하에 의해 강자성체 자기이방성 에너지가 줄어든 셀에서만 자화반전이 이루어진다. 이에 따라, 인접한 셀들 간의 간섭 문제가 없으며, 쓰기 자기장을 위해 인가되는 전류는 외부에서 가해주는 전류가 아니고 입력단으로 들어오는 전하전류로 그 자체가 쓰기 자기장을 유도하게 된다. In addition, the spin logic device 100 includes a cladding electrode structure for a write magnetic field. In the spin logic device 100 according to the present embodiment, magnetization reversal occurs only in cells in which the magnetic anisotropy energy of the ferromagnetic material is reduced by the interfacial charge of the dielectric. Accordingly, there is no interference problem between adjacent cells, and the current applied for the write magnetic field itself induces the write magnetic field with the charge current flowing into the input terminal, not the current applied from the outside.

본 실시예에 따른 스핀 로직 소자(100)에서, 강유전체에 의한 자기이방성 에너지를 최대로 줄인 상태에서 쓰기 자기장은 스위칭 방향을 결정하는 역할만 하기 때문에 종래의 클래딩 구조와는 명확한 차별성을 가진다. 한편, 스핀 로직 소자(100)는 강유전체에 의한 자기이방성 에너지 감소가 충분치 않은 경우 이 자기장이 스위칭을 도와주기 위한 쓰기 자기장을 공급할 수도 있다. In the spin logic device 100 according to the present embodiment, since the write magnetic field only serves to determine the switching direction in a state in which the magnetic anisotropy energy due to the ferroelectric is reduced to the maximum, it has a clear differentiation from the conventional cladding structure. On the other hand, the spin logic device 100 may supply a write magnetic field to help the magnetic field switch when the magnetic anisotropy energy reduction by the ferroelectric is not sufficient.

스핀 로직 소자(100)는 입력단에서 강유전체를 적용하여 전하를 축척할 수 있다. 예를 들어, 스핀 로직 소자(100)는 (Hf,Zr)O2 강유전체로 사용할 수 있으며, 이로 인해 기존 반도체 공정과 접목하여 구현될 수 있다. 또한, 스핀 로직 소자(100)는 다강체를 대신하여 피로현상이 줄어든 강유전체를 사용함에 따라 쓰기 자기장에 의해 결정적 스위칭을 동작시킬 수 있다. The spin logic device 100 may accumulate charges by applying a ferroelectric at the input terminal. For example, the spin logic device 100 may be used as a (Hf,Zr)O2 ferroelectric, which may be implemented by grafting it with an existing semiconductor process. In addition, since the spin logic device 100 uses a ferroelectric having a reduced fatigue phenomenon instead of a multiferroelectric body, deterministic switching may be operated by a write magnetic field.

도 2는 본 발명의 실시예에 따른 강자성체의 스위칭 시퀀스를 설명하기 위한 도면이다.2 is a diagram for explaining a switching sequence of a ferromagnetic material according to an embodiment of the present invention.

도 2의 (a)는 초기상태로 전하전류(IC)가 아직 입력되지 않은 상태이다. 2 (a) shows the state that the charge current (I C) to the initial state has not yet been entered.

도 2의 (b)를 참조하면, 스핀 로직 소자(100)의 제2 변환 노드(102)는 제1 변환 노드(101)에서 출력된 전하전류(IC)로 전극/강유전체 계면에 전하를 축적한다. 여기서, 전하전류(IC)는 스핀-전하 변환 효과로 생성된 전류일 수 있으며, 입력단 전극으로 흘러 전극/강유전체 계면과 강유전체/강자성체 계면에 전하를 유도 시키게 된다. Referring to FIG. 2B , the second conversion node 102 of the spin logic device 100 accumulates charges at the electrode/ferroelectric interface with the charge current I C output from the first conversion node 101 . do. Here, the charge current (I C) is spin-may be a current generated by the charge conversion effect, thereby inducing a charge flow in the electrode / ferroelectric interface, and ferroelectric / ferromagnetic surface to the input electrode.

도 2의 (c)를 참조하면, 스핀 로직 소자(100)의 제2 변환 노드(102)는 강유전체의 전기적 분극현상을 기반으로 강자성체에서 자화반전(또는 스핀스위칭)이 수행된다. 구체적으로, 스핀 로직 소자(100)는 강유전체의 전기적 분극현상으로 강유전체/강자성체의 계면에 유도된 전하가 유효 전기장으로 작용하여 강자성체의 자기이방성 에너지를 낮추게 되며, 이 때 입력단에 흐르는 전하전류에 의해 유도된 쓰기 자기장에 의해 강자성체가 결정적으로 자화반전(또는 스핀스위칭)된다.Referring to FIG. 2C , in the second conversion node 102 of the spin logic device 100, magnetization reversal (or spin switching) is performed in a ferromagnetic material based on the electrical polarization phenomenon of the ferroelectric material. Specifically, in the spin logic device 100, due to the electrical polarization of the ferroelectric, the charge induced at the interface of the ferroelectric/ferromagnetic material acts as an effective electric field to lower the magnetic anisotropy energy of the ferromagnetic material, and at this time, it is induced by the charge current flowing through the input terminal The magnetic field of the ferromagnetic material is decisively reversed (or spin-switched) by the written magnetic field.

도 2의 (d)를 참조하면, 스핀 로직 소자(100)의 제2 변환 노드(102)는 강자성체에 의하여 생성된 스핀전류(IS)를 반대쪽에 위치한 제1 변환 노드(101)의 스핀 주입 구조(스핀 주입층)로 주입한다.Referring to FIG. 2D , the second conversion node 102 of the spin logic device 100 injects the spin current I S generated by the ferromagnetic material into the first conversion node 101 located on the opposite side. Inject into the structure (spin injection layer).

스핀 로직 소자(100)의 제1 변환 노드(101)은 주입된 스핀전류(IS)를 스핀-전하 변환층을 통해 전하전류(IC)로 변환하여 출력한다. 여기서, 스핀 로직 소자(100)의 제1 변환 노드(101)은 스핀-전하 변환층에서 변환된 전하전류(IC)를 다시 입력신호로 사용하여 연산 사이클이 구성되도록 한다. First conversion node logic of the spin element 100, 101 is a spin-injection current (I S) spin-converts the charge conversion layer via a charge current (I C). Here, the first conversion node 101 of the spin logic device 100 uses the charge current I C converted in the spin-charge conversion layer again as an input signal to configure an operation cycle.

스핀 로직 소자(100)는 제1 변환 노드(101)에 구비된 스핀 주입층을 단일 강자성체로 쓰게 되면 인버터로, 스핀 주입층을 인공반강자성층으로 쓰면 버퍼로 동작시킬 수 있으며, 논리 연산회로에 이용할 수 있다. The spin logic device 100 can operate as an inverter when the spin injection layer provided in the first conversion node 101 is used as a single ferromagnetic material, and as a buffer when the spin injection layer is used as an artificial antiferromagnetic layer, and is applied to a logic operation circuit. Available.

도 3는 본 발명의 실시예에 따른 인공반강자성체를 이용한 스핀 로직 소자의 모식도를 나타낸 도면이다.3 is a diagram showing a schematic diagram of a spin logic device using an artificial antiferromagnetic material according to an embodiment of the present invention.

본 실시예에 따른 스핀 로직 소자(100)는 스핀 주입을 위한 인공반강자성체(114) 구조를 가진다. 스핀 로직 소자(100)는 인공반강자성체(114)의 유무에 따라 스핀-전하 변환층을 바꾸지 않고 인버터 및 버퍼를 모두 구현할 수 있다. 도 3의 (a)는 인공반강자성체를 쓰지 않은 스핀 로직 소자인 인버터를 나타내고, 도 3의 (b)는 인공반강자성체(114)를 이용한 스핀 로직 소자인 버퍼를 도시한다. The spin logic device 100 according to the present embodiment has a structure of an artificial antiferromagnetic material 114 for spin injection. The spin logic device 100 may implement both an inverter and a buffer without changing the spin-charge conversion layer depending on the presence or absence of the artificial antiferromagnetic material 114 . 3A shows an inverter that is a spin logic device that does not use an artificial antiferromagnetic material, and FIG. 3B shows a buffer that is a spin logic device using an artificial antiferromagnetic material 114 .

종래의 스핀 로직 소자에서 스핀-전하 변환층의 부호가 정해지면 이에 따라 나오는 전하전류의 신호는 하나로 정해져 있으므로 인버터 또는 버퍼 둘 중 하나로 밖에 쓰일 수 없는 문제점을 해결하기 위하여 본 실시예에 따른 스핀 로직 소자(100)는 스핀전류 생성층(강자성체)의 구조를 인공반강자성체로 이용할 수 있다. In the conventional spin logic device, when the sign of the spin-charge conversion layer is determined, the signal of the charge current generated accordingly is set to one, and thus the spin logic device according to the present embodiment can be used only as either an inverter or a buffer. (100) can use the structure of the spin current generating layer (ferromagnetic material) as an artificial antiferromagnetic material.

스핀전류 생성층의 구조에 인공반강자성체(114)를 이용하는 경우, 스핀 로직 소자(100)는 같은 스핀-전하 변환층을 쓰더라도 변환된 전하전류의 부호를 양과 음 모두 구현할 수 있어 인버터와 버퍼 모두 구현할 수 있다. 여기서, 인공반강자성체(114)는 RKKY(Ruderman-Kittel-Kasuya-Yosida) 상호작용에 의하여 결합되어 있다. When the artificial antiferromagnetic material 114 is used for the structure of the spin current generating layer, the spin logic device 100 can implement both positive and negative signs of the converted charge current even if the same spin-charge conversion layer is used, so that both the inverter and the buffer can be implemented Here, the artificial antiferromagnetic material 114 is coupled by RKKY (Ruderman-Kittel-Kasuya-Yosida) interaction.

또한, 인공반강자성체(114)의 구조는 강자성체에서 스핀의 열적 안정성을 향상시킬 수 있다. 일반적으로, 스핀 로직소자는 80 °C 이상의 작동온도에서 스핀이 안정해야 하며, 통상적으로는 이를 위하여 강자성체의 자기이방성 에너지를 높이는 방법을 사용한다. 하지만 이 방법은 유전체의 전하와 쓰기 자기장에 의하여 강자성체의 스위칭이 어려워지는 단점이 있다. 이에, 본 실시예에 따른 스핀 로직 소자(100)는 자기이방성을 높이는 대신에 쓰기 자기장이 입력단에 항상 존재하게 되도록 하여 스위칭이 이루어지기 전까지 스핀을 안정화시킬 수 있다. 한편, 자성체를 인공반강자성체로 대체하는 경우 효과적으로 자성층의 유효 두께를 증가시키게 되어 자성층의 열적 안정성을 높이게 된다. In addition, the structure of the artificial antiferromagnetic material 114 may improve the thermal stability of spin in the ferromagnetic material. In general, a spin logic device should have a stable spin at an operating temperature of 80 °C or higher, and for this purpose, a method of increasing the magnetic anisotropy energy of a ferromagnetic material is generally used. However, this method has a disadvantage in that it becomes difficult to switch the ferromagnetic material due to the electric charge of the dielectric and the write magnetic field. Accordingly, the spin logic device 100 according to the present embodiment may stabilize the spin until switching is performed by allowing the write magnetic field to always exist at the input terminal instead of increasing the magnetic anisotropy. On the other hand, when the magnetic material is replaced with an artificial antiferromagnetic material, the effective thickness of the magnetic layer is effectively increased, thereby increasing the thermal stability of the magnetic layer.

도 4는 본 발명의 실시예에 따른 스핀 로직 소자 기반의 스핀 인버터의 모식도를 나타낸 도면이다.4 is a diagram showing a schematic diagram of a spin inverter based on a spin logic device according to an embodiment of the present invention.

도 4에서는 강자성체의 큐리온도 이하에서 동작 가능한 스핀 인버터의 모식도를 나타낸다. 예를 들어, 강자성체가 철(Fe)인 경우 큐리온도는 1044K 이다.4 shows a schematic diagram of a spin inverter capable of operating below the Curie temperature of a ferromagnetic material. For example, when the ferromagnetic material is iron (Fe), the Curie temperature is 1044K.

도 4을 참조하면, 본 실시예에 따른 스핀 로직 소자(100)는 입력전하로 유도된 강유전체/강자성체 표면전하에 의한 유효 전기장과 쓰기 자기장으로 강자성체를 스위칭시킨 후, 이 때 생성된 스핀전류를 스핀-전하 변환 효과를 이용하여 전하전류로 출력한다. Referring to FIG. 4 , the spin logic device 100 according to the present embodiment switches the ferromagnetic material into an effective electric field and a write magnetic field by a ferroelectric/ferromagnetic surface charge induced by an input charge, and then spins the generated spin current. - Using the charge conversion effect, it is output as a charge current.

도 4에서는 제1 노드(510) 및 제2 노드(520)의 결합에 의해 인버터를 구현할 수 있고, 제2 노드(520) 및 제3 노드(530)의 결합에 의해 버퍼를 구현할 수 있으며, 제1 노드(510), 제2 노드(520) 및 제3 노드(530)의 연결을 통해 인버터-버퍼 구조를 구현할 수 있다. In FIG. 4 , an inverter may be implemented by combining the first node 510 and the second node 520 , and a buffer may be implemented by combining the second node 520 and the third node 530 , The inverter-buffer structure may be implemented through the connection of the first node 510 , the second node 520 , and the third node 530 .

도 5은 본 발명의 실시예에 따른 스핀 로직 소자의 동작 방법을 설명하기 위한 순서도이다. 5 is a flowchart illustrating a method of operating a spin logic device according to an embodiment of the present invention.

스핀 로직 소자(100)의 제1 변환 노드(101)는 입력 소스에 의해 발생된 스핀전류를 주입하고(S710), 주입된 스핀전류를 스핀 필터, 스핀 궤도 상호작용 등을 통해 전하전류로 변환한다(S720). The first conversion node 101 of the spin logic device 100 injects a spin current generated by an input source (S710), and converts the injected spin current into a charge current through a spin filter, spin orbit interaction, etc. (S720).

제1 변환 노드(101)는 커넥터(170)를 통해 전하전류를 제2 변환 노드(102)로 전달한다. The first conversion node 101 transfers the charge current to the second conversion node 102 through the connector 170 .

스핀 로직 소자(100)의 제2 변환 노드(102)는 커넥터(170)에 흐르는 전하전류로 유전체의 전기적 분극 현상에 의해 전하를 유도한다(S740).The second conversion node 102 of the spin logic device 100 induces a charge by electric polarization of a dielectric with a charge current flowing through the connector 170 (S740).

제2 변환 노드(102)는 유도된 전하 및 연자성 클래딩 도선 구조의 클래딩 자성체층에서 유효 전기장을 형성한다(S750).The second conversion node 102 forms an effective electric field in the induced charge and the cladding magnetic layer of the soft magnetic cladding conductor structure (S750).

제2 변환 노드(102)는 유도된 전하에 의한 유효 전기장 및 형성된 쓰기 자기장을 통해 자성체를 자화반전 시키고(S760), 스핀전류를 생성한다(S770).The second conversion node 102 magnetizes the magnetic material through the effective electric field and the formed writing magnetic field by the induced charge (S760), and generates a spin current (S770).

도 5에서는 각 단계를 순차적으로 실행하는 것으로 기재하고 있으나, 반드시 이에 한정되는 것은 아니다. 다시 말해, 도 5에 기재된 단계를 변경하여 실행하거나 하나 이상의 단계를 병렬적으로 실행하는 것으로 적용 가능할 것이므로, 도 5은 시계열적인 순서로 한정되는 것은 아니다.Although it is described that each step is sequentially executed in FIG. 5 , the present invention is not limited thereto. In other words, since it may be applicable to changing and executing the steps described in FIG. 5 or executing one or more steps in parallel, FIG. 5 is not limited to a time-series order.

도 6은 본 발명의 실시예에 따른 스핀 로직 소자 기반의 인버터 단위 회로를 나타낸 예시도이다. 6 is an exemplary diagram illustrating an inverter unit circuit based on a spin logic device according to an embodiment of the present invention.

도 6에서는 강유전체(140)를 이용한 스핀 로직 소자(100)를 적용하여 구현된 인버터 단위 회로를 나타낸다. 6 shows an inverter unit circuit implemented by applying the spin logic element 100 using the ferroelectric 140 .

도 6을 참조하면, 인버터 단위 회로의 동작은 다음과 같다. Referring to FIG. 6 , the operation of the inverter unit circuit is as follows.

좌측 단의 스핀 로직 소자(100)에 전류가 입력되면, 강유전체(140)에서 분극 스위칭이 발생한다. 강유전체(140)의 내부 분극에 의해 양 단의 전극에 전하가 유도된다. When a current is input to the spin logic device 100 on the left end, polarization switching occurs in the ferroelectric 140 . Charges are induced in the electrodes at both ends by the internal polarization of the ferroelectric 140 .

강자성체(110)에 유도된 전하에 의해 자기이방성(VCMA: Voltage Controlled Magnetic Anisotropy) 효과로 인하여 자화 스위칭 에너지가 낮아지고, 클래딩(cladding)된 배선에 흐르는 전류 방향에 의해 자화 스위칭 발생한다. The magnetization switching energy is lowered due to the voltage controlled magnetic anisotropy (VCMA) effect by the charge induced in the ferromagnetic material 110 , and the magnetization switching occurs according to the direction of the current flowing through the cladded wiring.

Vsupp 신호에 의해 동작하는 트랜지스터에 의해 수직으로 공급되는 전류는 강자성체(110)로 인가되며, 인가된 전류는 스핀주입층(120)과 스핀-전하 변환층(130)을 거쳐 입력 전류와 반대 방향의 전류가 출력되게 된다. 이에, 좌측 단의 스핀 로직 소자(100)는 입력(+1/-1 방향)과 반대 값(-1/+1)을 출력하는 로직 인버터의 역할을 수행한다. The current supplied vertically by the transistor operating by the Vsupp signal is applied to the ferromagnetic material 110, and the applied current passes through the spin injection layer 120 and the spin-charge conversion layer 130 in the opposite direction to the input current. current is output. Accordingly, the spin logic device 100 on the left side serves as a logic inverter that outputs a value opposite to the input (+1/-1 direction) (−1/+1).

도 6에서, 좌측 단(앞 단)의 출력 전류는 우측 단(뒷 단)의 입력 전류가 되어, 로직 스테이지(Logic Stage)의 연쇄 연결 가능성(Concatenability)를 만족하는 형태로 구현될 수 있다.In FIG. 6 , the output current of the left end (front end) becomes the input current of the right end (rear end), and may be implemented in a form satisfying the concatenability of the logic stage.

도 7a 내지 도 7c는 본 실시예에 따른 스핀 로직 소자를 적용한 반전 다수결 게이트의 구조를 나타낸 도면이다. 7A to 7C are diagrams illustrating the structure of an inverted majority gate to which the spin logic device according to the present embodiment is applied.

도 7a는 제1 실시예에 따른 반전 다수결 게이트의 구조를 나타낸다. 7A shows the structure of an inverted majority gate according to the first embodiment.

제1 실시예에 따른 반전 다수결 게이트는 인버터로 구현된 제1 스핀 로직 소자(700) 및 트랜지스터를 포함한다. 여기서, 트랜지스터는 제1 스핀 로직 소자(700)의 공급 전류 제공 방식에 따라 푸터 트랜지스터(Footer Transistor)의 구조를 가진다. The inverting majority gate according to the first embodiment includes a first spin logic device 700 implemented as an inverter and a transistor. Here, the transistor has a structure of a footer transistor according to a supply current supply method of the first spin logic device 700 .

도 7a에 도시된 바와 같이, 반전 다수결 게이트에서 스핀 소자 레벨(710)은 인버터로 구현된 제1 스핀 로직 소자(700)로 구현된 로직 블록을 포함하고, 기판 레벨(720)은 푸터(Footer) 스위치 기능을 수행하는 트랜지스터를 포함한다. 여기서, 스핀 소자 레벨(710)은 백엔드(Back-End) 또는 프론트엔드(Front-End)에 위치할 수 있다. As shown in FIG. 7A , in the inverting majority gate, the spin element level 710 includes a logic block implemented with a first spin logic element 700 implemented with an inverter, and the substrate level 720 includes a footer. It includes a transistor that performs a switch function. Here, the spin element level 710 may be located at a back-end or a front-end.

제1 실시예에 따른 푸터 트랜지스터(Footer Transistor)는 제1 스핀 로직 소자(700)와 접지 전압원(Ground) 사이에 연결되며, 제1 스핀 로직 소자(700)와의 가상 접지 노드를 생성한다. 구체적으로, 제1 스핀 로직 소자(700)는 트랜지스터의 소스에 형성된 소스 전극을 통해 전원 전압원(VDD)과 연결되며, 트랜지스터의 드레인은 접지 전압원(Ground)과 연결된다. The footer transistor according to the first embodiment is connected between the first spin logic device 700 and the ground voltage source Ground, and generates a virtual ground node with the first spin logic device 700 . Specifically, the first spin logic device 700 is connected to the power supply voltage source VDD through a source electrode formed at the source of the transistor, and the drain of the transistor is connected to the ground voltage source Ground.

제1 실시예에 따른 반전 다수결 게이트는 3 개의 전류 입력단(A, B, C)을 통해 동작하는 제1 스핀 로직 소자(700)와 푸터 트랜지스터에 의해 동작하며, 이러한 반전 다수결 게이트의 동작은 도 9a의 (a)와 같이 NAND 또는 NOR 기능을 수행할 수 있다. The inverted majority gate according to the first embodiment is operated by the first spin logic device 700 and the footer transistor operated through three current input terminals A, B, and C, and the operation of the inverted majority gate is illustrated in FIG. 9A NAND or NOR function can be performed as in (a) of (a).

도 7b는 제2 실시예에 따른 반전 다수결 게이트의 구조를 나타낸다. 7B shows the structure of an inverted majority gate according to the second embodiment.

제2 실시예에 따른 반전 다수결 게이트는 인버터로 구현된 제1 스핀 로직 소자(700) 및 트랜지스터를 포함한다. 여기서, 트랜지스터는 제1 스핀 로직 소자(700)의 공급 전류 제공 방식에 따라 헤더 트랜지스터(Header Transistor)의 구조를 가진다. The inverted majority gate according to the second embodiment includes a first spin logic device 700 implemented as an inverter and a transistor. Here, the transistor has a structure of a header transistor according to a supply current supply method of the first spin logic device 700 .

도 7b에 도시된 바와 같이, 반전 다수결 게이트에서 스핀 소자 레벨(710)은 인버터로 구현된 제1 스핀 로직 소자(700)로 구현된 로직 블록을 포함하고, 기판 레벨(720)은 헤더(Header) 스위치 기능을 수행하는 트랜지스터를 포함한다. 여기서, 스핀 소자 레벨(710)은 백엔드(Back-End) 또는 프론트엔드(Front-End)에 위치할 수 있다.As shown in FIG. 7B , in the inverting majority gate, the spin element level 710 includes a logic block implemented with the first spin logic element 700 implemented with an inverter, and the substrate level 720 includes a header. It includes a transistor that performs a switch function. Here, the spin element level 710 may be located at a back-end or a front-end.

제2 실시예에 따른 헤더 트랜지스터(Header Transistor)는 제1 스핀 로직 소자(700)와 전원 전압원(VDD) 사이에 연결되며, 제1 스핀 로직 소자(700)와의 가상 전원 노드를 생성한다. 구체적으로, 제1 스핀 로직 소자(700)는 트랜지스터의 소스에 형성된 소스 전극을 통해 접지 전압원(Ground)과 연결되며, 트랜지스터의 드레인은 전원 전압원(VDD)과 연결된다. The header transistor according to the second embodiment is connected between the first spin logic device 700 and the power voltage source VDD, and creates a virtual power node with the first spin logic device 700 . Specifically, the first spin logic device 700 is connected to a ground voltage source Ground through a source electrode formed at the source of the transistor, and the drain of the transistor is connected to the power supply voltage source VDD.

제2 실시예에 따른 반전 다수결 게이트는 3 개의 전류 입력단(A, B, C)을 통해 동작하는 제1 스핀 로직 소자(700)와 헤더 트랜지스터에 의해 동작하며, 이러한 반전 다수결 게이트의 동작은 도 9a의 (a)와 같이 NAND 또는 NOR 기능을 수행할 수 있다.The inverted majority gate according to the second embodiment operates by the first spin logic device 700 and the header transistor operating through three current input terminals A, B, and C, and the operation of the inverted majority gate is illustrated in FIG. 9A . NAND or NOR function can be performed as in (a) of (a).

도 7c는 제3 실시예에 따른 반전 다수결 게이트의 구조를 나타낸다. 7C shows the structure of an inverted majority gate according to the third embodiment.

제3 실시예에 따른 반전 다수결 게이트는 인버터로 구현된 제1 스핀 로직 소자(700) 및 2 개의 트랜지스터를 포함한다. 여기서, 트랜지스터는 제1 스핀 로직 소자(700)의 공급 전류 제공 방식에 따라 헤더 트랜지스터(Header Transistor) 및 푸터 트랜지스터(Footer Transistor)의 구조를 가진다. The inverting majority gate according to the third embodiment includes a first spin logic device 700 implemented as an inverter and two transistors. Here, the transistor has a structure of a header transistor and a footer transistor according to a supply current supply method of the first spin logic device 700 .

도 7c에 도시된 바와 같이, 반전 다수결 게이트에서 스핀 소자 레벨(710)은 인버터로 구현된 제1 스핀 로직 소자(700)로 구현된 로직 블록을 포함하고, 기판 레벨(720)은 헤더(Header) 스위치 기능을 수행하는 트랜지스터 및 푸터(Footer) 스위치 기능을 수행하는 트랜지스터를 포함한다. 여기서, 스핀 소자 레벨(710)은 백엔드(Back-End) 또는 프론트엔드(Front-End)에 위치할 수 있다.As shown in FIG. 7C , in the inverting majority gate, the spin element level 710 includes a logic block implemented with a first spin logic element 700 implemented with an inverter, and the substrate level 720 includes a header. and a transistor performing a switch function and a transistor performing a footer switch function. Here, the spin element level 710 may be located at a back-end or a front-end.

제3 실시예에 따른 헤더 트랜지스터(Header Transistor)는 제1 스핀 로직 소자(700)와 전원 전압원(VDD) 사이에 연결되며, 푸터 트랜지스터(Footer Transistor)는 제1 스핀 로직 소자(700)와 접지 전압원(Ground) 사이에 연결된다. The header transistor according to the third embodiment is connected between the first spin logic device 700 and the power voltage source VDD, and the footer transistor is the first spin logic device 700 and the ground voltage source. (Ground) is connected between

제3 실시예에 따른 헤더 트랜지스터는 제1 스핀 로직 소자(700)와의 가상 전원 노드를 생성하고, 푸터 트랜지스터는 제1 스핀 로직 소자(700)와의 가상 접지 노드를 생성한다. 여기서, 헤더 트랜지스터의 드레인은 전원 전압원(VDD)과 연결되고, 푸터 트랜지스터의 드레인은 접지 전압원(Ground)과 연결된다. The header transistor according to the third embodiment creates a virtual power node with the first spin logic device 700 , and the footer transistor creates a virtual ground node with the first spin logic device 700 . Here, the drain of the header transistor is connected to the power supply voltage source VDD, and the drain of the footer transistor is connected to the ground voltage source Ground.

제3 실시예에 따른 반전 다수결 게이트는 3 개의 전류 입력단(A, B, C)을 통해 동작하는 제1 스핀 로직 소자(700)와 헤더 트랜지스터 및 푸터 트랜지스터에 의해 동작하며, 이러한 반전 다수결 게이트의 동작은 도 9a의 (a)와 같이 NAND 또는 NOR 기능을 수행할 수 있다.The inverted majority gate according to the third embodiment operates by the first spin logic element 700 operating through three current input terminals A, B, and C, and a header transistor and a footer transistor, and the operation of the inverted majority gate may perform a NAND or NOR function as shown in (a) of FIG. 9A .

도 7a 내지 도 7c의 반전 다수결 게이트는 3 개의 전류 입력단(A, B, C)과 3 개의 전류 입력을 하나의 입력으로 결합하는 결합부(3 개의 전류 입력단이 접하는 지점)를 포함하며, 3 개의 전류 입력단이 결합된 하나의 출력은 제1 스핀 로직 소자(700)의 일측 변환 노드의 입력이 된다. 여기서, 제1 스핀 로직 소자(700)의 일측 변환 노드는 도 1의 스핀 로직 소자(100)의 제2 변환 노드(102)일 수 있다. The inverted majority gate of FIGS. 7A to 7C includes three current input terminals (A, B, C) and a coupling unit (a point where the three current input terminals are in contact) for combining three current inputs into one input, and three One output to which the current input terminal is coupled becomes an input of one conversion node of the first spin logic device 700 . Here, the one-side conversion node of the first spin logic device 700 may be the second conversion node 102 of the spin logic device 100 of FIG. 1 .

제1 스핀 로직 소자(700)의 타측 변환 노드는 트랜지스터와 연결될 수 있다. 여기서, 트랜지스터는 푸터 트랜지스터(Footer Transistor), 헤더 트랜지스터(Header Transistor) 등일 수 있다. 제1 스핀 로직 소자(700)의 타측 변환 노드는 도 1의 스핀 로직 소자(100)의 제1 변환 노드(101)일 수 있다. 제1 스핀 로직 소자(700)의 타측 변환 노드는 트랜지스터의 종류에 따라 상단측 또는 하단측의 연결단으로 연결될 수 있다. The other conversion node of the first spin logic device 700 may be connected to a transistor. Here, the transistor may be a footer transistor, a header transistor, or the like. The other conversion node of the first spin logic device 700 may be the first conversion node 101 of the spin logic device 100 of FIG. 1 . The other conversion node of the first spin logic device 700 may be connected to a connection terminal of the upper side or the lower side according to the type of the transistor.

도 8은 본 발명의 제4 실시예에 따른 스핀 로직 소자를 적용한 비반전 다수결 게이트의 구조를 나타낸 도면이다. 8 is a diagram showing the structure of a non-inverting majority gate to which a spin logic device according to a fourth embodiment of the present invention is applied.

제4 실시예에 따른 비반전 다수결 게이트는 버퍼로 구현된 제2 스핀 로직 소자(800) 및 트랜지스터를 포함한다. 여기서, 트랜지스터는 푸터 트랜지스터일 수 있으나, 제2 스핀 로직 소자(800)의 공급 전류 제공 방식에 따라 달라질 수 있으며, 도 7a 내지 도 7c 중 하나의 트랜지스터 구조를 가질 수 있다. 여기서, 제2 스핀 로직 소자(800)는 인공반강자성체(140)을 적용하여 버퍼 형태로 구현된 스핀 로직 소자(100)를 의미한다. The non-inverting majority gate according to the fourth embodiment includes a second spin logic device 800 implemented as a buffer and a transistor. Here, the transistor may be a footer transistor, but may vary according to a method of providing a supply current of the second spin logic device 800 , and may have a structure of one of FIGS. 7A to 7C . Here, the second spin logic element 800 refers to the spin logic element 100 implemented in the form of a buffer by applying the artificial antiferromagnetic material 140 .

제4 실시예에 따른 비반전 다수결 게이트는 3 개의 전류 입력(A, B, C)을 통해 동작하는 제2 스핀 로직 소자(800)와 푸터 트랜지스터에 의해 동작하며, 이러한 반전 다수결 게이트의 동작은 도 9a의 (b)와 같이 AND 또는 OR 기능을 수행할 수 있다. The non-inverting majority gate according to the fourth embodiment is operated by the second spin logic element 800 and the footer transistor operated through three current inputs (A, B, C), and the operation of this inverting majority gate is shown in FIG. An AND or OR function can be performed as in (b) of 9a.

도 8의 반전 다수결 게이트는 3 개의 전류 입력단(A, B, C)과 3 개의 전류 입력을 하나의 입력으로 결합하는 결합부(3 개의 전류 입력단이 접하는 지점)를 포함하며, 3 개의 전류 입력단이 결합된 하나의 출력은 제2 스핀 로직 소자(800)의 일측 변환 노드의 입력이 된다. 여기서, 제2 스핀 로직 소자(800)의 일측 변환 노드는 도 1의 스핀 로직 소자(100)의 제2 변환 노드(102)일 수 있다. The inverted majority gate of FIG. 8 includes three current input terminals (A, B, C) and a coupling unit (a point where three current input terminals are in contact) for combining three current inputs into one input, and the three current input terminals are The combined output becomes an input of one side conversion node of the second spin logic element 800 . Here, the one-side conversion node of the second spin logic device 800 may be the second conversion node 102 of the spin logic device 100 of FIG. 1 .

제2 스핀 로직 소자(800)의 타측 변환 노드는 트랜지스터와 연결될 수 있다. 여기서, 트랜지스터는 푸터 트랜지스터(Footer Transistor), 헤더 트랜지스터(Header Transistor) 등일 수 있다. 제2 스핀 로직 소자(800)의 타측 변환 노드는 도 1의 스핀 로직 소자(100)의 제1 변환 노드(101)에 인공반자성체가 추가된 도 3의 (b)와 같은 변환 노드일 수 있다. 제2 스핀 로직 소자(800)의 타측 변환 노드는 트랜지스터의 종류에 따라 상단측 또는 하단측의 연결단으로 연결될 수 있다. The other conversion node of the second spin logic device 800 may be connected to a transistor. Here, the transistor may be a footer transistor, a header transistor, or the like. The other conversion node of the second spin logic element 800 may be a conversion node as shown in (b) of FIG. 3 in which an artificial diamagnetic material is added to the first conversion node 101 of the spin logic element 100 of FIG. 1 . The other conversion node of the second spin logic device 800 may be connected to a connection terminal of the upper side or the lower side according to the type of the transistor.

도 9a 및 도 9b는 본 발명의 실시예에 따른 스핀 로직 소자를 이용하여 구현된 다수결 게이트 및 가산기의 연산회로를 나타낸 도면이다.9A and 9B are diagrams illustrating an operation circuit of a majority vote gate and an adder implemented using a spin logic device according to an embodiment of the present invention.

도 9a의 (a)는 스핀 로직 소자(100)를 이용한 반전 다수결 게이트(Inverting Majority Gate)를 나타내고, 도 9a의 (b)는 스핀 로직 소자(100)를 이용한 비반전 다수결 게이트(Majority Gate)를 나타낸다. 9a (a) shows an inverting majority gate using the spin logic device 100, and FIG. 9a (b) shows a non-inverting majority gate using the spin logic device 100. indicates.

본 실시예에 따른 스핀 로직 소자(100)의 인버터 회로를 로직 회로로 확장하기 위하여 다수결 게이트로 구현될 수 있다. In order to extend the inverter circuit of the spin logic device 100 according to the present embodiment to a logic circuit, it may be implemented as a majority gate.

도 9a의 (a)를 참조하면, 다수결 게이트는 스핀 로직 소자(100)로 구현된 인버터에 세 개의 전류 입력으로 하여 반전 다수결 게이트를 구성할 수 있다. Referring to FIG. 9A (a) , the majority gate may constitute an inverted majority gate by inputting three currents to an inverter implemented as the spin logic device 100 .

반전 다수결 게이트는 세 개의 전류 입력이 한 노드에서 만날 경우, 전류 신호 3 개 중 다수 신호가 최종 인버터의 입력으로 쓰이게 된다. Tie-breaking 신호인 X의 극성(전류 방향)에 따라 반전 다수결 게이트는 NAND 또는 NOR 기능을 수행할 수 있다. In the inverting majority gate, when three current inputs meet at one node, the majority of the three current signals is used as the input of the final inverter. Depending on the polarity (current direction) of the tie-breaking signal X, the inverting majority gate can perform a NAND or NOR function.

도 9a의 (a)에서, 반전 다수결 게이트는 하나의 입력(input)을 0으로 고정하면, A, B를 입력으로 하는 NAND 게이트로 구현될 수 있다. 여기서, A, B 입력은 전류 방향으로 0과 1을 구분짓고, 출력 F 또한 전류 방향으로 0과 1의 값을 가진다. 한편, 반전 다수결 게이트는 하나의 입력(input)을 1으로 고정하면, A, B를 입력으로 하는 NOR 게이트로 구현될 수 있다. 여기서, A, B 입력은 전류 방향으로 0과 1을 구분짓고, 출력 F 또한 전류 방향으로 0과 1의 값을 가진다.In (a) of FIG. 9A , the inverted majority gate can be implemented as a NAND gate having A and B as inputs when one input is fixed to 0. Here, the inputs A and B distinguish 0 and 1 in the current direction, and the output F also has values 0 and 1 in the current direction. On the other hand, the inverted majority gate can be implemented as a NOR gate having A and B as inputs when one input is fixed to 1. Here, the inputs A and B distinguish 0 and 1 in the current direction, and the output F also has values 0 and 1 in the current direction.

도 9a의 (b)를 참조하면, 다수결 게이트는 스핀 로직 소자(100)로 구현된 버퍼에 세 개의 전류 입력으로 하여 비반전 다수결 게이트를 구성할 수 있다.Referring to (b) of FIG. 9A , the majority gate may constitute a non-inverting majority gate by inputting three currents to a buffer implemented as the spin logic device 100 .

비반전 다수결 게이트는 세 개의 전류 입력이 한 노드에서 만날 경우, 전류 신호 3 개 중 다수 신호가 최종 버퍼의 입력으로 쓰이게 된다. Tie-breaking 신호인 X의 극성(전류 방향)에 따라 최종 버퍼를 사용한 비반전 다수결 게이트는 AND 또는 OR 기능을 수행할 수 있다. In the non-inverting majority gate, when three current inputs meet at one node, the majority of the three current signals is used as the final buffer input. Depending on the polarity (current direction) of the tie-breaking signal X, the non-inverting majority gate using the final buffer can perform AND or OR functions.

도 9a의 (b)에서, 비반전 다수결 게이트는 하나의 입력(input)을 0으로 고정하면, A, B를 입력으로 하는 AND 게이트로 구현될 수 있다. 여기서, A, B 입력은 전류 방향으로 0과 1을 구분짓고, 출력 F 또한 전류 방향으로 0과 1의 값을 가진다. 한편, 비반전 다수결 게이트는 하나의 입력(input)을 1으로 고정하면, A, B를 입력으로 하는 OR 게이트로 구현될 수 있다. 여기서, A, B 입력은 전류 방향으로 0과 1을 구분짓고, 출력 F 또한 전류 방향으로 0과 1의 값을 가진다.In (b) of FIG. 9A , the non-inverting majority vote gate may be implemented as an AND gate using A and B as inputs when one input is fixed to 0. Here, the inputs A and B distinguish 0 and 1 in the current direction, and the output F also has values 0 and 1 in the current direction. On the other hand, the non-inverting majority vote gate can be implemented as an OR gate using A and B as inputs when one input is fixed to 1. Here, the inputs A and B distinguish 0 and 1 in the current direction, and the output F also has values 0 and 1 in the current direction.

도 9b는 스핀 로직 소자(100)를 이용한 1-bit 전가산기(Full Adder)를 나타낸다. 9B shows a 1-bit full adder using the spin logic device 100 .

도 9b에 도시된 바와 같이, 전가산기는 3 개의 스핀 로직 소자(100) 기반의 다수결 게이트를 활용하여 구현될 수 있다. 여기서, 전가산기는 1 개의 반전 다수결 게이트 및 2 개의 비반전 다수결 게이트를 연결하여 구현될 수 있다. 스핀 로직 소자(100)를 이용하여 전가산기 회로를 구성하는 경우, 디자인 룰(design rule)에 따라 CMOS 대비 5 배 내지 20 배로 면적 효율을 향상시킬 수 있다. As shown in FIG. 9B , the full adder may be implemented using a majority vote gate based on three spin logic devices 100 . Here, the full adder may be implemented by connecting one inverting majority gate and two non-inverting majority gate gates. When a full adder circuit is configured using the spin logic device 100 , the area efficiency may be improved by 5 to 20 times compared to CMOS according to a design rule.

도 10a 내지 도 10d는 본 발명의 실시예에 따른 스핀 로직 소자를 이용하여 구현된 재구성 가능한 스핀 로직 어레이를 나타낸 도면이다. 10A to 10D are diagrams illustrating a reconfigurable spin logic array implemented using a spin logic device according to an embodiment of the present invention.

일반적인 필드 프로그래머블 게이트 어레이(FPGA: Field Programmable Gate Array)는 CLB (combinational logic block), routing, I/O로 구성되어있고, CLB는 LUT (lookup table), DFF (D-flip flop), MUX (multiplexer)로 구성되어 있다. A typical field programmable gate array (FPGA) consists of a combination logic block (CLB), routing, and I/O, and the CLB is a lookup table (LUT), D-flip flop (DFF), and multiplexer (MUX). ) is composed of

본 실시예에 따른 재구성 가능한 스핀 로직 어레이(1000)는 스핀 로직 소자(100)를 이용하여 구현된 스핀 인버터, 스핀 버퍼, 다수결 게이트 등으로 필드 프로그래머블 게이트 어레이의 일부 구성을 대체하여 구현될 수 있다. The reconfigurable spin logic array 1000 according to the present embodiment may be implemented by replacing some configurations of the field programmable gate array with a spin inverter, a spin buffer, a majority gate, etc. implemented using the spin logic device 100 .

본 실시예에 따른 재구성 가능한 스핀 로직 어레이(1000)는 스핀 로직 소자(100)를 이용하여 구현된 스핀 인버터, 스핀 버퍼, 다수결 게이트 등을 이용하여 복수의 입력을 가진 복수의 불리언(Boolean) 함수를 표현하는 재구성 가능 로직을 설계할 수 있다. The reconfigurable spin logic array 1000 according to this embodiment uses a spin inverter, a spin buffer, a majority gate, etc. implemented using the spin logic device 100 to generate a plurality of Boolean functions having a plurality of inputs. You can design reconfigurable logic to express.

본 실시예에 따른 재구성 가능한 스핀 로직 어레이(1000)는 입력단, 복수의 배선, 제1 게이트 어레이 및 제2 게이트 어레이를 포함하여 구성될 수 있다. 구체적으로, 재구성 가능한 스핀 로직 어레이(1000)는 적어도 3 개의 전류 신호를 입력 받는 입력단, 입력단과 연결되어 전류 신호를 전달하고, 서로 교차하는 가로 배선 및 세로 배선을 포함하는 복수의 배선, 배선을 통해 상기 입력단과 연결되고, 스핀 로직 소자를 기반으로 구현된 적어도 하나의 제1 다수결 게이트가 배열된 제1 게이트 어레이 및 배선을 통해 상기 제1 게이트 어레이와 연결되고, 스핀 로직 소자를 기반으로 구현된 적어도 하나의 제2 다수결 게이트가 배열된 제2 게이트 어레이를 포함할 수 있다. The reconfigurable spin logic array 1000 according to the present embodiment may include an input terminal, a plurality of wires, a first gate array, and a second gate array. Specifically, the reconfigurable spin logic array 1000 includes an input terminal receiving at least three current signals, a plurality of wires including horizontal wires and vertical wires crossing each other, and a plurality of wires connected to the input terminals to transmit current signals. At least a first gate array connected to the input terminal, in which at least one first majority gate implemented based on a spin logic element is arranged, and a first gate array connected to the first gate array through a wiring, and implemented based on a spin logic element A second gate array in which one second majority gate is arranged may be included.

입력단은 적어도 3 개의 전류 신호를 입력 받으며, 도 10a 내지 도 10d에서 A, B, C 등의 인풋값을 입력 받는 단과 대응될 수 있다. The input terminal receives at least three current signals, and may correspond to a terminal that receives input values such as A, B, and C in FIGS. 10A to 10D .

입력단은, 하나의 입력에 대한 전류 신호를 전달하는 제1 가로 배선과 전류 신호의 전류 방향을 변경하기 위한 스핀 로직 소자 기반의 스핀 인버터가 배치된 제2 가로 배선으로 연결될 수 있다. The input terminal may be connected by a first horizontal wire for transmitting a current signal for one input and a second horizontal wire on which a spin logic element-based spin inverter for changing a current direction of a current signal is disposed.

복수의 배선은 입력단과 연결되어 전류 신호를 전달하고, 서로 교차하는 가로 배선 및 세로 배선을 포함한다. The plurality of wires are connected to the input terminal to transmit a current signal, and include horizontal and vertical wires crossing each other.

복수의 배선은, 제1 게이트 어레이 및 제2 게이트 어레이를 연결하는 배선을 포함한다. 가로 배선 또는 세로 배선에는, 배선 저항을 고려하여 전류값을 유지시켜주기 위한 리피터(Repeater) 역할을 수행하는 스핀 로직 소자 기반의 배선 스핀 버퍼가 배치될 수 있다. The plurality of wirings includes wirings connecting the first gate array and the second gate array. A spin logic element-based wiring spin buffer serving as a repeater for maintaining a current value in consideration of wiring resistance may be disposed in the horizontal wiring or the vertical wiring.

가로 배선 및 세로 배선에 의해 형성되는 교차 지점에는, 가로 배선 및 상기 세로 배선을 연결하는 형태로 스핀 로직 소자 기반의 스핀 버퍼가 배치될 수 있으며, 스핀 버퍼는 전류 신호의 경로를 라우팅(routing)하는 역할을 수행한다.A spin buffer based on a spin logic element may be disposed at the intersection formed by the horizontal wiring and the vertical wiring in the form of connecting the horizontal wiring and the vertical wiring, and the spin buffer is configured to route a path of a current signal. play a role

제1 게이트 어레이는 배선을 통해 입력단과 연결되고, 스핀 로직 소자를 기반으로 구현된 적어도 하나의 제1 다수결 게이트가 배열될 수 있다. The first gate array may be connected to an input terminal through a wiring, and at least one first majority gate implemented based on a spin logic device may be arranged.

제1 게이트 어레이는, 스핀 로직 소자를 기반으로 구현된 인버터를 적용한 반전 다수결 게이트 및 스핀 로직 소자를 기반으로 구현된 버퍼를 적용한 비반전 다수결 게이트 중 적어도 하나의 다수결 게이트를 이용하여 구현된 적어도 하나의 제1 다수결 게이트를 포함할 수 있다. 여기서, 제1 게이트 어레이는 도 10a 내지 도 10d에서 스핀 AND 어레이(1030)로 구현될 수 있으며, 제1 다수결 게이트는 스핀 AND 게이트(1032)로 구현될 수 있으며, 게이트의 연산자는 변경될 수 있다.The first gate array includes at least one majority vote gate implemented using at least one of an inverted majority gate to which an inverter implemented based on a spin logic element is applied and a non-inverted majority gate to which a buffer implemented based on a spin logic element is applied. A first majority gate may be included. Here, the first gate array may be implemented as the spin AND array 1030 in FIGS. 10A to 10D , the first majority gate may be implemented as the spin AND gate 1032 , and the operator of the gate may be changed .

제2 게이트 어레이는 배선을 통해 제1 게이트 어레이와 연결되고, 스핀 로직 소자를 기반으로 구현된 적어도 하나의 제2 다수결 게이트가 배열될 수 있다. The second gate array may be connected to the first gate array through wiring, and at least one second majority gate implemented based on a spin logic device may be arranged.

제2 게이트 어레이는, 스핀 로직 소자를 기반으로 구현된 인버터를 적용한 반전 다수결 게이트 및 스핀 로직 소자를 기반으로 구현된 버퍼를 적용한 비반전 다수결 게이트 중 적어도 하나의 다수결 게이트를 이용하여 구현된 적어도 하나의 제2 다수결 게이트를 포함할 수 있다. 여기서, 제2 게이트 어레이는 도 10a 내지 도 10d에서 스핀 OR 어레이(1040)로 구현될 수 있으며, 제2 다수결 게이트는 스핀 OR 게이트(1042)로 구현될 수 있으며, 게이트의 연산자는 변경될 수 있다.The second gate array includes at least one majority gate implemented using at least one of an inverted majority gate to which an inverter implemented based on a spin logic element is applied and a non-inverted majority gate to which a buffer implemented based on a spin logic element is applied. A second majority gate may be included. Here, the second gate array may be implemented as the spin OR array 1040 in FIGS. 10A to 10D , the second majority gate may be implemented as the spin OR gate 1042 , and the operator of the gate may be changed .

제2 게이트 어레이는, 제1 게이트 어레이의 출력을 입력 받아, 기 설정된 함수 처리 결과를 출력하되, 제1 다수결 게이트 및 제2 다수결 게이트의 조정을 통해 함수는 변경 가능하다. The second gate array receives the output of the first gate array and outputs a preset function processing result, but the function is changeable by adjusting the first majority gate and the second majority gate.

본 실시예에 따른 재구성 가능한 스핀 로직 어레이(1000)에서, 제1 다수결 게이트 및 제2 다수결 게이트 각각의 구현을 위하여 적용된 스핀 로직 소자는, 입력 소스에 의해 스핀전류를 주입받고, 제1 변환층을 통해 상기 스핀전류를 전하전류로 변환하여 출력하는 제1 변환 노드 및 전하전류에 의해 유도되는 유도 자기장과 유효 전기장에 의하여 자성체층을 자화반전시켜 스핀전류를 출력하는 제2 변환 노드를 포함할 수 있다. In the reconfigurable spin logic array 1000 according to the present embodiment, the spin logic device applied to implement each of the first majority gate and the second majority gate receives a spin current by an input source and generates a first conversion layer. It may include a first conversion node that converts the spin current into a charge current and outputs the first conversion node, and a second conversion node that outputs a spin current by inverting the magnetic layer by an induced magnetic field and an effective electric field induced by the charge current. .

도 10a 내지 도 10d에서는 AND 어레이와 OR 어레이로 구성된 재구성 가능한 스핀 로직 어레이(1000)의 실시예를 나타낸다. 10A to 10D show an embodiment of a reconfigurable spin logic array 1000 composed of an AND array and an OR array.

도 10a를 참조하면, 재구성 가능한 스핀 로직 어레이(1000)는 스핀 AND 어레이(1030)와 스핀 OR 어레이(1040)를 포함한다. Referring to FIG. 10A , the reconfigurable spin logic array 1000 includes a spin AND array 1030 and a spin OR array 1040 .

A, B, C 세 개의 인풋값은 전류의 방향으로 결정된다. A 인풋은 스핀 인버터(1020)를 거치면 전류 방향이 바뀐 A' 인풋이 된다. 가로 배선과 세로 배선이 만나는 지점마다 스핀 버퍼(1010)를 배치하고, 가로 배선과 세로 배선을 라우팅(routing)시키는 경우, 해당 스핀 버퍼(1010)의 공급(supply) 전압 및 전류를 인가하여 전류가 연결되게 한다. The three input values A, B, and C are determined by the direction of the current. The A input becomes an A' input whose current direction is changed through the spin inverter 1020 . When the spin buffer 1010 is disposed at each point where the horizontal wire and the vertical wire meet and the horizontal wire and the vertical wire are routed, the current is increased by applying the supply voltage and current of the corresponding spin buffer 1010 . make it connected

스핀 AND 어레이(1030)와 스핀 OR 어레이(1040) 각각에 포함된 복수의 AND 게이트 및 OR 게이트는 스핀 다수결 게이트를 이용한 스핀 AND 게이트(1032)와 스핀 OR 게이트(1042)이다. A plurality of AND gates and OR gates included in each of the spin AND array 1030 and the spin OR array 1040 are a spin AND gate 1032 and a spin OR gate 1042 using a spin majority vote gate.

도 10b를 참조하면, 재구성 가능한 스핀 로직 어레이(1000)는 가로 배선과 세로 배선이 교차하는 교차점(cross-section)마다 스핀 버퍼(110)가 배치된다. Referring to FIG. 10B , in the reconfigurable spin logic array 1000 , the spin buffer 110 is disposed at each cross-section where a horizontal wire and a vertical wire cross.

재구성 가능한 스핀 로직 어레이(1000)의 입력단에는 각각의 입력에 대한 전류방향을 변경하기 위한 스핀 인버터(1020)가 배치된다. 예를 들어, A 인풋은 스핀 인버터(1020)를 거치면 전류 방향이 바뀐 A' 인풋으로 변경된다. A spin inverter 1020 for changing a current direction for each input is disposed at the input end of the reconfigurable spin logic array 1000 . For example, the A input is changed to the A' input whose current direction is changed through the spin inverter 1020 .

재구성 가능한 스핀 로직 어레이(1000)의 입력단으로 입력된 인풋은 가로 배선과 세로 배선에 배치된 스핀 버퍼(1010)를 통해 라우팅(routing)되며, 라우팅된 인풋은 스핀 AND 어레이(1030)에 포함된 스핀 AND 게이트(1032)의 입력이 된다. 여기서, 재구성 가능한 스핀 로직 어레이(1000)는 A, B, C, A', B', C'의 조합으로 만들 수 있는 임의의 불리언(Boolean) 함수(F)를 구현하기 위하여 스핀 AND 어레이(1030)에 포함된 스핀 AND 게이트(1032)의 하나의 입력을 0으로 고정할 수 있으나 반드시 이에 한정되는 것은 아니다. An input input to the input terminal of the reconfigurable spin logic array 1000 is routed through the spin buffer 1010 disposed on horizontal and vertical wires, and the routed input is a spin included in the spin AND array 1030 . It becomes an input of the AND gate 1032 . Here, the reconfigurable spin logic array 1000 is a spin AND array 1030 to implement an arbitrary Boolean function (F) that can be made by a combination of A, B, C, A', B', and C'. ) may be fixed to one input of the spin AND gate 1032 included in 0, but is not limited thereto.

AND 어레이(1030)에 포함된 스핀 AND 게이트(1032)의 출력은 가로 배선과 세로 배선에 배치된 스핀 버퍼(1010)를 통해 라우팅(routing)되며, 라우팅된 스핀 AND 게이트(1032)의 출력은 스핀 OR 어레이(1040)에 포함된 스핀 OR 게이트(1042)의 입력이 된다. 여기서, 재구성 가능한 스핀 로직 어레이(1000)는 A, B, C, A', B', C'의 조합으로 만들 수 있는 임의의 불리언(Boolean) 함수(F)를 구현하기 위하여 스핀 OR 어레이(1040)에 포함된 스핀 OR 게이트(1042)의 하나의 입력을 1로 고정할 수 있으나 반드시 이에 한정되는 것은 아니다.The output of the spin AND gate 1032 included in the AND array 1030 is routed through the spin buffer 1010 disposed in the horizontal and vertical wires, and the output of the routed spin AND gate 1032 is the spin It is an input of the spin OR gate 1042 included in the OR array 1040 . Here, the reconfigurable spin logic array 1000 is a spin OR array 1040 to implement an arbitrary Boolean function (F) that can be made by a combination of A, B, C, A', B', C'. ) may fix one input of the spin OR gate 1042 included in 1, but is not limited thereto.

한편, 재구성 가능한 스핀 로직 어레이(1000)의 스핀 AND 게이트(1032) 및 스핀 OR 게이트(1042)는 3-인풋(input)으로 인해 서로 다른 두 개의 비반전 다수결 게이트(MAJ3)로 구현되는 것으로 도시하고 있으나 반드시 이에 한정되는 것은 아니다. On the other hand, the spin AND gate 1032 and the spin OR gate 1042 of the reconfigurable spin logic array 1000 are shown to be implemented as two different non-inverting majority vote gates (MAJ3) due to 3-input, However, the present invention is not necessarily limited thereto.

도 10c를 참고하면, 재구성 가능한 스핀 로직 어레이(1000)는 하나의 인풋이 고정된 경우 2-인풋(input)의 스핀 AND 게이트(1034) 및 스핀 OR 게이트(1044)로 구현될 수 있다. 예를 들어, 2-인풋의 스핀 AND 게이트(1034)는 3 개의 인풋 중 하나가 0으로 고정된 하나의 비반전 다수결 게이트(MAJ3)로 구현될 수 있고, 2-인풋의 스핀 OR 게이트(1044)는 3 개의 인풋 중 하나가 1으로 고정된 하나의 비반전 다수결 게이트(MAJ3)로 구현될 수 있다. Referring to FIG. 10C , the reconfigurable spin logic array 1000 may be implemented as a two-input spin AND gate 1034 and a spin OR gate 1044 when one input is fixed. For example, a two-input spin AND gate 1034 may be implemented as a single non-inverting majority gate (MAJ3) in which one of three inputs is fixed to zero, and a two-input spin OR gate 1044 can be implemented as one non-inverting majority gate (MAJ3) in which one of the three inputs is fixed to 1.

도 10c에 도시된 바와 같이, 재구성 가능한 스핀 로직 어레이(1000)는 서로 다른 개수의 인풋을 가지는 스핀 AND 게이트(1032, 1034), 스핀 OR 게이트(1042, 1044)를 혼합하여 구성될 수 있으며, 게이트의 인풋은 3 개 이상으로도 구현 가능하다. As shown in FIG. 10C , the reconfigurable spin logic array 1000 may be configured by mixing spin AND gates 1032 and 1034 and spin OR gates 1042 and 1044 having different numbers of inputs, and the gates 3 or more inputs can be implemented.

즉, 재구성 가능한 스핀 로직 어레이(1000)에서 n(n은 2 이상의 자연수) 개의 인풋을 가지는 스핀 AND 게이트 또는 스핀 OR 게이트를 구성하기 위해서는 n-1 개의 비반전 다수결 게이트(MAJ3)가 필요하며, 스핀 AND 게이트 또는 스핀 OR 게이트 각각에는 적어도 2 개 이상의 인풋을 위한 배선이 존재하는 것이 바람직하다. That is, in order to construct a spin AND gate or a spin OR gate having n (n is a natural number greater than or equal to 2) inputs in the reconfigurable spin logic array 1000, n-1 non-inverting majority vote gates (MAJ3) are required, Each of the AND gate or the spin OR gate preferably has wirings for at least two or more inputs.

재구성 가능한 스핀 로직 어레이(1000)는 배선 중간에 배선 스핀 버퍼(1050)를 추가로 배치할 수 있다. 여기서, 배선 스핀 버퍼(1050)는 전류값을 유지시켜주기 위한 리피터(Repeater) 역할을 수행한다. 예를 들어, A 인풋의 전류와 C 인풋의 전류가 스핀 AND 게이트(1032)에 도달하기 위한 배선의 길이가 다르므로, 배선 스핀 버퍼(1050)는 배선 저항을 고려하여 전류값을 유지시켜주기 위한 리피터(Repeater) 역할을 수행한다.In the reconfigurable spin logic array 1000 , a wire spin buffer 1050 may be additionally disposed in the middle of the wire. Here, the wiring spin buffer 1050 serves as a repeater for maintaining a current value. For example, since the length of the wiring for reaching the spin AND gate 1032 is different between the current of input A and the current of input C, the wiring spin buffer 1050 is used to maintain a current value in consideration of wiring resistance. It acts as a repeater.

다시 말해, 재구성 가능한 스핀 로직 어레이(1000)는 배선의 길이에 따라 저항이 달라지고, 신호의 세기가 A로부터 입력된 세기와 C로부터 입력된 세기가 달라질 수 있으므로, 배선 중간중간에 배선 스핀 버퍼(1050)을 배치시켜 신호 세기 약화를 방지할 수 있다. 여기서, 배선 스핀 버퍼(1050)의 배치 유무는 배선의 길이 또는 저항에 따라 결정될 수 있고, 배선 스핀 버퍼(1050)의 배치 간격 또한 조절할 수 있다. In other words, since the reconfigurable spin logic array 1000 has different resistance depending on the length of the wiring and the strength of the signal input from A and the strength input from C may be different, the wiring spin buffer ( 1050) to prevent signal strength degradation. Here, whether or not the wiring spin buffer 1050 is disposed may be determined according to the length or resistance of the wiring, and an arrangement interval of the wiring spin buffer 1050 may also be adjusted.

도 10d을 참조하면, 본 실시예에 따른 재구성 가능한 스핀 로직 어레이(1000)는 임의의 함수 F = A·B + B'·C를 구현하는 스핀 로직 회로를 나타낸다. Referring to FIG. 10D , the reconfigurable spin logic array 1000 according to the present embodiment represents a spin logic circuit implementing an arbitrary function F = A·B + B′·C.

재구성 가능한 스핀 로직 어레이(1000)는 A 인풋과 하나의 스핀 AND 게이트(1034)의 인풋 배선과 교차하는 지점의 버퍼에 공급(supply) 전류를 주입하여 A 인풋 배선과 스핀 AND 게이트(1034)의 인풋 배선의 전류를 연결하여, A 전류 신호가 스핀 AND 게이트(1034)에 입력되도록 라우팅(routing)한다. The reconfigurable spin logic array 1000 injects a supply current into a buffer at a point where the A input and the input wire of one spin AND gate 1034 intersect, thereby injecting a supply current into the A input wire and the input of the spin AND gate 1034 . By connecting the current of the wiring, the A current signal is routed to be input to the spin AND gate 1034 .

재구성 가능한 스핀 로직 어레이(1000)는 B 인풋과 하나의 스핀 AND 게이트(1034)의 인풋 배선과 교차하는 지점의 버퍼에 공급(supply) 전류를 주입하여 B 인풋 배선과 스핀 AND 게이트(1034)의 인풋 배선의 전류를 연결하여, B 전류 신호가 스핀 AND 게이트(1034)에 입력되도록 라우팅(routing)한다.The reconfigurable spin logic array 1000 injects a supply current into the buffer at the point where the B input and the input wire of one spin AND gate 1034 intersect, and the B input wire and the input of the spin AND gate 1034 are injected. By connecting the current of the wiring, the B current signal is routed to be input to the spin AND gate 1034 .

재구성 가능한 스핀 로직 어레이(1000)는 스핀 인버터(1020)를 거치면 전류 방향이 바뀐 B' 인풋의 B 반전 전류 신호와 C 인풋의 C 전류 신호를 다른 하나의 AND 게이트(1034)의 입력으로 라우팅(routing)한다.The reconfigurable spin logic array 1000 routes the B inverted current signal of the B' input and the C current signal of the C input whose current direction is changed through the spin inverter 1020 to the input of the other AND gate 1034 . )do.

이후, 재구성 가능한 스핀 로직 어레이(1000)는 두 개 스핀 AND 게이트(1034) 출력을 하나의 스핀 OR 게이트(1044)의 입력으로 라우팅(routing)하여 최종적인 함수(F)의 출력을 만들 수 있다. Thereafter, the reconfigurable spin logic array 1000 may route the outputs of the two spin AND gates 1034 to the inputs of one spin OR gate 1044 to create the final output of the function F.

재구성 가능한 스핀 로직 어레이(1000)는 라우팅에 사용되고 있는 스핀 버퍼(1010)의 공급(supply) 전류를 유지하는 동안 함수 값은 유지될 수 있다. 한편, 재구성 가능한 스핀 로직 어레이(1000)는 라우팅에 사용되고 있는 스핀 버퍼(1010)의 공급(supply) 전류를 변경하면, 다른 함수의 표현도 가능하다. The reconfigurable spin logic array 1000 may maintain a function value while maintaining the supply current of the spin buffer 1010 being used for routing. On the other hand, the reconfigurable spin logic array 1000 may express other functions by changing the supply current of the spin buffer 1010 used for routing.

즉, 재구성 가능한 스핀 로직 어레이(1000)는 스핀 AND 어레이(1030) 및 스핀 OR 어레이(1040)의 크기와 입력값의 개수에 따라 다양한 함수에 대한 출력을 만들 수 있고, 이에 대한 재구성이 가능하다. That is, the reconfigurable spin logic array 1000 can generate outputs for various functions according to the size of the spin AND array 1030 and the spin OR array 1040 and the number of input values, and can be reconfigured.

본 실시예에 따른 재구성 가능한 스핀 로직 어레이(1000)는 일반적인 필드 프로그래머블 게이트 어레이에 비해, LUT의 사전 프로그래밍이 필요 없고, 면적을 감소시킬 수 있다는 장점이 있다. 일반적인 필드 프로그래머블 게이트 어레이는 라우팅(routing) 지점마다 SRAM cell(6 개의 트랜지스터) 및 pass 트랜지스터가 필요한 것이 비해, 본 실시예에 따른 재구성 가능한 스핀 로직 어레이(1000)에서는 라우팅(routing) 지점을 하나의 스핀 버퍼(1010)로 대체하여 칩 구현 면적을 현저히 감소시킬 수 있다. Compared to a general field programmable gate array, the reconfigurable spin logic array 1000 according to the present embodiment does not require pre-programming of the LUT and has the advantage of reducing the area. A typical field programmable gate array requires an SRAM cell (six transistors) and a pass transistor for each routing point, whereas in the reconfigurable spin logic array 1000 according to the present embodiment, a routing point is one spin. By replacing it with the buffer 1010 , the area of the chip implementation can be significantly reduced.

도 11a 및 도 11b는 본 발명의 실시예에 따른 스핀 로직 소자 내 스핀주입층에서 주입된 스핀전류를 자기터널접합 구조를 이용하여 검출한 실험결과를 나타낸 도면이다. 11A and 11B are diagrams illustrating experimental results of detecting a spin current injected from a spin injection layer in a spin logic device according to an embodiment of the present invention using a magnetic tunnel junction structure.

도 11a는 2 ㎛급 자기터널접합의 터널자기저항비 변화에 대한 측정결과를 도시한다. 도 11a를 참고하면, 강자성체/MgO(터널배리어)/강자성체 자기터널접합(magnetic tunnel junction, MTJ)를 기반으로 하는 자기메모리(MRAM)의 단위소자를 제작하고 특성(터널자기저항비 변화)을 측정하였다. Photo lithography를 이용한 2 ㎛급 크기의 자기터널접합에서 203 %의 터널자기저항비와 30.7 Ω·㎛2 크기의 resistance area product(RA)를 얻었으며 이는 71 %의 스핀분극률(스핀전류에 해당)에 해당된다. 즉, 가해진 전류의 71 %가 스핀전류로 변환되어 MgO 터널배리어를 통하여 주입되었다는 것을 확인할 수 있다. 11A shows the measurement results for the change in the tunnel magnetoresistance ratio of a 2 μm class magnetic tunnel junction. Referring to FIG. 11A , a unit device of a magnetic memory (MRAM) based on a ferromagnetic material/MgO (tunnel barrier)/ferromagnetic magnetic tunnel junction (MTJ) is fabricated and characteristics (tunnel magnetoresistance ratio change) are measured. did. A tunnel magnetoresistance ratio of 203% and a resistance area product (RA) with a size of 30.7 Ω·㎛ 2 were obtained in a magnetic tunnel junction with a size of 2 μm using photo lithography. applies to That is, it can be confirmed that 71% of the applied current was converted into a spin current and injected through the MgO tunnel barrier.

도 11b는 100 nm급 자기터널접합 소자 사진과 100 nm급 원형 패턴의 SEM image (상) 및 자기터널저항비의 변화(하)를 도시한다. 도 11b를 참고하면, E-beam lithography를 이용하여 100 nm급 자기터널접합 제작이 가능하며, 열화에 의한 특성 감소 부분을 최대한 줄임으로써 185 %의 터널자기저항비와 26.6 Ω·㎛2 크기의 RA를 얻어 69%의 스핀분극률을 달성하였다. 즉, 가해진 전류의 69 %가 스핀전류로 변환되어 주입되었다는 것을 확인할 수 있다. 11B shows a 100 nm class magnetic tunnel junction device photograph, an SEM image of a 100 nm class circular pattern (top), and a change in the magnetic tunnel resistance ratio (bottom). Referring to FIG. 11B , it is possible to fabricate a 100 nm class magnetic tunnel junction using E-beam lithography, and by minimizing the characteristic decrease due to deterioration as much as possible, a tunnel magnetoresistance ratio of 185% and an RA of 26.6 Ω·㎛ 2 size to achieve a spin polarization of 69%. That is, it can be confirmed that 69% of the applied current was converted into a spin current and injected.

도 11c는 본 발명의 실시예에 따른 스핀 로직 소자 내 스핀주입층에서 주입된 스핀전류를 측정하기 위하여 만들어진 자기터널접합 구조에 대한 도면이다.11C is a diagram of a magnetic tunnel junction structure made to measure a spin current injected from a spin injection layer in a spin logic device according to an embodiment of the present invention.

본 실시예에 따른 스핀 로직 소자(100)에서, 스핀의존 터널링(spin dependent tunneling)을 위해서는 MgO 터널배리어를 사용하며, 강자성체와 MgO 터널배리어가 (001) texture로 결맞음 성장을 해야 한다. 이를 위하여, 스핀 로직 소자(100)에서는 MgO와 CoFeB 강자성체 사이에 원자 수준의 Mg 삽입층을 사용하여 수직 방향뿐만 아니라 수평 방향의 강한 조직((001) texture)을 갖는 CoFeB/MgO/CoFeB 구조를 적용할 수 있다(도 11c의 아래 전자현미경 사진).In the spin logic device 100 according to the present embodiment, an MgO tunnel barrier is used for spin dependent tunneling, and the ferromagnetic material and the MgO tunnel barrier must be coherently grown with a (001) texture. To this end, in the spin logic device 100, a CoFeB/MgO/CoFeB structure having a strong texture ((001) texture) in the horizontal direction as well as in the vertical direction is applied using an atomic-level Mg insertion layer between MgO and CoFeB ferromagnetic material. (bottom electron micrograph of FIG. 11c).

도 11c에서 Mg 삽입층 유무에 따라 CoFeB/MgO/CoFeB 구조가수직 방향 뿐만 아니라 수평 방향의 강한 조직((001) texture)을 갖는 것을 cross-sectional high-resolution transmission electron microscopy (XHRTEM)를 이용하여 확인할 수 있다.In Fig. 11c, it was confirmed using cross-sectional high-resolution transmission electron microscopy (XHRTEM) that the CoFeB/MgO/CoFeB structure had a strong structure ((001) texture) in the horizontal as well as the vertical direction depending on the presence or absence of the Mg intercalation layer in FIG. can

도 11d는 본 발명의 실시예에 따른 스핀 로직 소자 내 스핀주입층에서 주입된 스핀전류를 Ge 반도체에서 검출한 결과와 구조에 대한 도면이다. 11D is a diagram illustrating a structure and a result of detecting a spin current injected from a spin injection layer in a spin logic device in a Ge semiconductor according to an embodiment of the present invention.

도 11d의 (a)는 Ge/Mg/MgO/CoFeB 구조를 XRTEM을 이용하여 구조를 관찰한 도면이며, 도 11d의 (b)는 Ge으로의 주입된 스핀을 검출한 실험결과를 나타낸다. (a) of FIG. 11D is a view of observing the Ge/Mg/MgO/CoFeB structure using XRTEM, and (b) of FIG. 11D shows the experimental result of detecting the Ge implanted spin.

본 실시예에 따른 스핀분극된 전류를 반도체에 주입하는데 있어서, Mg층을 삽입하여 터널배리어인 MgO와 자성전극인 CoFeB 간의 epitaxial growth를 유도할 수 있다. 본 실시예에 따른 계면제어를 수행하는 경우, 열처리 등을 이용한 기존의 결정성 향상법보다 스핀 주입효율이 약 2.7배 향상될 수 있다. 또한, 이 기술을 이용하여 MgO의 수직방향 결정성뿐만 아니라 수평방향의 결정성 또한 향상됨에 따라 전자가 CoFeB에서 MgO를 터널링으로 통과할 때 전자의 스핀분극이 보존되고, 이를 통하여 반도체인 Ge에 스핀전류가 주입되는 효율이 증가된다. 또한, 스핀 주입 기술을 기반으로 하는 반도체 스핀트로닉스 분야에서 원자단위의 계면제어가 중요함을 확인할 수 있다. 도 11e는 본 발명의 실시예에 따른 전압제어 자기이방성의 측정결과를 나타낸 도면이다. In injecting the spin-polarized current into the semiconductor according to the present embodiment, an Mg layer may be inserted to induce epitaxial growth between MgO as a tunnel barrier and CoFeB as a magnetic electrode. When the interface control according to the present embodiment is performed, the spin injection efficiency may be improved by about 2.7 times compared to the conventional method for improving crystallinity using heat treatment or the like. In addition, as the horizontal crystallinity as well as the vertical crystallinity of MgO is improved by using this technology, the spin polarization of electrons is preserved when electrons pass through MgO in CoFeB by tunneling, and through this, the spin polarization of the semiconductor Ge The efficiency with which the current is injected is increased. In addition, it can be confirmed that atomic-level interface control is important in the field of semiconductor spintronics based on spin injection technology. 11E is a diagram showing measurement results of voltage-controlled magnetic anisotropy according to an embodiment of the present invention.

도 11e는 본 발명의 실시예에서 가해진 전압으로 강자성층의 자기이방성 에너지를 낮추고 스핀 스위칭을 실시한 결과를 나타낸 도면이다.11E is a view showing the result of performing spin switching while lowering the magnetic anisotropy energy of a ferromagnetic layer with an applied voltage in an embodiment of the present invention.

도 11e를 참고하면, 수직자기이방성을 갖는 CoFeB/MgO/CoFeB p-MTJ에서 원자층의 마그네슘을 CoFeB과 MgO 계면에 삽입하여 계면에서의 산소량과 인장응력 정도를 변화시켰으며 외부 전기장를 가했을 경우 자기이방성 에너지의 변화를 측정하였다. 특히, 마그네슘 삽입층은 계면의 상태를 과산화에서 적정한 산화상태로 변화시켜 CoFeB의 수직자기이방성 에너지를 2배 증가시키고, 전기장에 의한 자기이방성 에너지의 변화(감소)를 100 fJ/V·m 크기로 6배 향상시킨 것을 확인할 수 있다. 또한, CoFeB과 MgO의 격자이격에 의한 인장응력을 완화시킴으로서 전기장 효과의 에너지 감소 거동이 비대칭에서 대칭으로 변화됨을 확인할 수 있다. 이를 이용하여 159 Oe, -100 Oe 크기의 외부 자기장을 인가한 상태에서 600 mV 크기의 전압(임계 스위칭 전류밀도, Jc= 1.9×105 A/cm2)을 인가하여 반평행-평행 및 평행-반평행 자화 스위칭의 동작을 확인할 수 있다. 즉, 원자층의 마그네슘을 CoFeB과 MgO 계면에 삽입하여 계면에서의 산소량과 인장응력 정도를 변화시킴에 따라 소자의 쓰기 동작에 필요한 소비전력을 줄일 수 있다는 점을 확인할 수 있다. Referring to FIG. 11e, in CoFeB/MgO/CoFeB p-MTJ with perpendicular magnetic anisotropy, magnesium in the atomic layer was inserted into the CoFeB and MgO interface to change the amount of oxygen and tensile stress at the interface, and magnetic anisotropy when an external electric field was applied The change in energy was measured. In particular, the magnesium intercalation layer doubles the perpendicular magnetic anisotropy energy of CoFeB by changing the interface state from peroxidation to an appropriate oxidation state, and reduces the change (reduction) of the magnetic anisotropy energy due to the electric field to 100 fJ/V m. A 6-fold improvement can be seen. In addition, it can be confirmed that the energy reduction behavior of the electric field effect is changed from asymmetric to symmetric by relaxing the tensile stress caused by the lattice spacing of CoFeB and MgO. Using this, a voltage of 600 mV (critical switching current density, Jc= 1.9×10 5 A/cm 2 ) is applied in the state of applying an external magnetic field of 159 Oe and -100 Oe to antiparallel-parallel and parallel- The operation of antiparallel magnetization switching can be confirmed. That is, it can be confirmed that the amount of oxygen and the tensile stress level at the interface can be reduced by inserting magnesium in the atomic layer into the CoFeB and MgO interface, thereby reducing the power consumption required for the write operation of the device.

도 11e의 (a)는 외부 전기장 효과 자기터널접합 소자 및 Mg 삽입층 기술의 도식도를 나타내며, 도 11e의 (b)는 인가한 전기장에 의한 자기터널저항비를 나타낸다. 또한, 도 11e의 (c)는 인가한 전기장에 의한 자기이방성에너지 크기의 변화를 나타내고, 도 11e의 (d)는 150 Oe와 -100 Oe를 인가한 상태에서 600 mV의 전압을 가하여 자기이방성에너지가 낮아진 상태에서 자기터널접합의 반평행-평행 및 평행-반평행 자화 스위칭 결과를 나타낸다. (a) of FIG. 11e shows a schematic diagram of an external electric field effect magnetic tunnel junction device and a Mg insertion layer technology, and (b) of FIG. 11e shows a magnetic tunnel resistance ratio by an applied electric field. In addition, (c) of FIG. 11e shows the change in the magnitude of the magnetic anisotropy energy due to the applied electric field, and (d) of FIG. 11e shows the magnetic anisotropy energy by applying a voltage of 600 mV in a state where 150 Oe and -100 Oe are applied. Shows the results of antiparallel-parallel and parallel-antiparallel magnetization switching of the magnetic tunnel junction in a state where is lowered.

도 11e는 본 발명의 실시예에 따른 전하에 의하여 자성체의 자기이방성 에너지를 감소시킬 수 있는 결과를 반증한다. 여기서, 전하는 외부 전기장처럼 작용하는 유효 전기장을 발생시켜 강자성체의 전자구조를 변화시켜 자기이방성 에너지를 감소시킬 수 있도록 한다.11E disproves the result of reducing the magnetic anisotropy energy of a magnetic material by an electric charge according to an embodiment of the present invention. Here, the electric charge generates an effective electric field that acts like an external electric field to change the electronic structure of the ferromagnetic material to reduce the magnetic anisotropy energy.

이상의 설명은 본 발명의 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명의 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 실시예들은 본 발명의 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the embodiment of the present invention, and those of ordinary skill in the art to which the embodiment of the present invention pertains may modify various modifications and transformation will be possible. Accordingly, the embodiments of the present invention are not intended to limit the technical spirit of the embodiment of the present invention, but to explain, and the scope of the technical spirit of the embodiment of the present invention is not limited by these embodiments. The protection scope of the embodiment of the present invention should be interpreted by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the embodiment of the present invention.

Claims (15)

적어도 3 개의 전류 신호를 입력 받는 입력단;
상기 입력단과 연결되어 상기 전류 신호를 전달하고, 서로 교차하는 가로 배선 및 세로 배선을 포함하는 복수의 배선;
상기 배선을 통해 상기 입력단과 연결되고, 스핀 로직 소자를 기반으로 구현된 적어도 하나의 제1 다수결 게이트가 배열된 제1 게이트 어레이; 및
상기 배선을 통해 상기 제1 게이트 어레이와 연결되고, 상기 스핀 로직 소자를 기반으로 구현된 적어도 하나의 제2 다수결 게이트가 배열된 제2 게이트 어레이를 포함하되,
상기 제1 다수결 게이트 및 상기 제2 다수결 게이트의 구현을 위하여 적용된 상기 스핀 로직 소자는, 입력 소스에 의해 스핀전류를 주입받고, 제1 변환층을 통해 상기 스핀전류를 전하전류로 변환하여 출력하는 제1 변환 노드; 및 상기 전하전류에 의해 유도되는 유도 자기장과 유효 전기장에 의하여 자성체층을 자화반전시켜 스핀전류를 출력하는 제2 변환 노드를 포함하며,
상기 제1 변환 노드는 절연층으로 구현된 스핀 필터를 기반으로 상기 스핀전류를 주입하는 스핀전류 주입층; 및 인버스 스핀-홀 효과를 기반으로 상기 스핀전류를 상기 전하전류로 변환하는 스핀-전하 변환층을 포함하는 상기 제1 변환층을 포함하고, 상기 제2 변환 노드는 상기 전하전류에 따라 유도된 전하에 의하여 발생된 상기 유효 전기장에 의해 상기 자성체층의 자기이방성 에너지가 감소되도록 하고, 상기 전하전류에 의해 유도되는 상기 유도 자기장을 기반으로 상기 자성체층이 자화반전되도록 하는 유전체층을 포함하는 것을 특징으로 하는 재구성 가능한 스핀 로직 어레이.an input terminal receiving at least three current signals;
a plurality of wires connected to the input terminal to transmit the current signal and including horizontal wires and vertical wires crossing each other;
a first gate array connected to the input terminal through the wiring and in which at least one first majority gate implemented based on a spin logic device is arranged; and
a second gate array connected to the first gate array through the wiring and arranged with at least one second majority gate implemented based on the spin logic device;
The spin logic device applied to implement the first majority gate and the second majority gate is a first method that receives a spin current by an input source, converts the spin current into a charge current through a first conversion layer, and outputs it 1 transform node; and a second conversion node for outputting a spin current by magnetizing and reversing the magnetic layer by an induced magnetic field and an effective electric field induced by the charge current,
The first conversion node may include a spin current injection layer for injecting the spin current based on a spin filter implemented as an insulating layer; and a spin-charge conversion layer that converts the spin current into the charge current based on an inverse spin-Hall effect, wherein the second conversion node comprises a charge induced according to the charge current. and a dielectric layer that causes the magnetic anisotropy energy of the magnetic layer to be reduced by the effective electric field generated by Reconfigurable spin logic array. 제1항에 있어서,
상기 입력단은,
하나의 입력에 대한 상기 전류 신호를 전달하는 제1 가로 배선과 상기 전류 신호의 전류 방향을 변경하기 위한 스핀 로직 소자 기반의 스핀 인버터가 배치된 제2 가로 배선으로 연결되는 것을 특징으로 하는 재구성 가능한 스핀 로직 어레이.According to claim 1,
The input terminal is
Reconfigurable spin, characterized in that the first horizontal wiring for transferring the current signal for one input and the second horizontal wiring on which a spin logic element-based spin inverter for changing the current direction of the current signal is disposed. logic array. 제1항에 있어서,
상기 복수의 배선은,
상기 제1 게이트 어레이 및 상기 제2 게이트 어레이를 연결하는 배선을 포함하고,
상기 가로 배선 또는 상기 세로 배선에는, 배선 저항을 고려하여 전류값을 유지시켜주기 위한 리피터(Repeater) 역할을 수행하는 스핀 로직 소자 기반의 배선 스핀 버퍼가 배치되는 것을 특징으로 하는 재구성 가능한 스핀 로직 어레이.According to claim 1,
The plurality of wires,
a wiring connecting the first gate array and the second gate array;
A reconfigurable spin logic array, characterized in that a spin logic element-based wiring spin buffer serving as a repeater for maintaining a current value in consideration of wiring resistance is disposed on the horizontal wiring or the vertical wiring. 제3항에 있어서,
상기 가로 배선 및 상기 세로 배선에 의해 형성되는 교차 지점에는,
상기 가로 배선 및 상기 세로 배선을 연결하는 형태로 스핀 로직 소자 기반의 스핀 버퍼가 배치되고, 상기 스핀 버퍼는 상기 전류 신호의 경로를 라우팅(routing)하는 것을 특징으로 하는 재구성 가능한 스핀 로직 어레이.4. The method of claim 3,
At an intersection formed by the horizontal wiring and the vertical wiring,
A spin logic element-based spin buffer is disposed to connect the horizontal wiring and the vertical wiring, and the spin buffer routes a path of the current signal. 제1항에 있어서,
상기 제1 게이트 어레이는,
상기 스핀 로직 소자를 기반으로 구현된 인버터를 적용한 반전 다수결 게이트 및 상기 스핀 로직 소자를 기반으로 구현된 버퍼를 적용한 비반전 다수결 게이트 중 적어도 하나의 다수결 게이트를 이용하여 구현된 적어도 하나의 상기 제1 다수결 게이트를 포함하는 것을 특징으로 하는 재구성 가능한 스핀 로직 어레이.According to claim 1,
the first gate array,
At least one of the first majority vote implemented using at least one majority gate of an inverted majority gate to which an inverter implemented based on the spin logic element is applied and a non-inverted majority gate to which a buffer implemented based on the spin logic element is applied A reconfigurable spin logic array comprising a gate. 제1항에 있어서,
상기 제2 게이트 어레이는,
상기 스핀 로직 소자를 기반으로 구현된 인버터를 적용한 반전 다수결 게이트 및 상기 스핀 로직 소자를 기반으로 구현된 버퍼를 적용한 비반전 다수결 게이트 중 적어도 하나의 다수결 게이트를 이용하여 구현된 적어도 하나의 상기 제2 다수결 게이트를 포함하는 것을 특징으로 하는 재구성 가능한 스핀 로직 어레이.According to claim 1,
the second gate array,
At least one second majority vote implemented using at least one majority gate of an inverted majority gate to which an inverter implemented based on the spin logic element is applied and a non-inverted majority gate to which a buffer implemented based on the spin logic element is applied A reconfigurable spin logic array comprising a gate. 제6항에 있어서,
상기 제2 게이트 어레이는,
상기 제1 게이트 어레이의 출력을 입력 받아, 기 설정된 함수 처리 결과를 출력하되,
상기 제1 다수결 게이트 및 상기 제2 다수결 게이트의 조정을 통해 상기 함수는 변경 가능한 것을 특징으로 하는 재구성 가능한 스핀 로직 어레이.7. The method of claim 6,
the second gate array,
receiving the output of the first gate array and outputting a preset function processing result,
and the function is changeable through adjustment of the first majority gate and the second majority gate. 삭제delete 제1항에 있어서,
상기 제1 변환 노드는,
단일 강자성체 또는 인공반자성체로 구현되고, 소정의 자화 방향을 가지며, 상기 입력 소스에 의해 상기 스핀전류를 발생하는 제1 자성체층;
상기 스핀전류를 상기 전하전류로 변환하는 제1 변환층; 및
상기 전하전류를 상기 제2 변환 노드로 전달하는 커넥터
를 포함하는 것을 특징으로 하는 재구성 가능한 스핀 로직 어레이.According to claim 1,
The first transformation node,
a first magnetic layer implemented with a single ferromagnetic material or an artificial diamagnetic material, having a predetermined magnetization direction, and generating the spin current by the input source;
a first conversion layer converting the spin current into the charge current; and
a connector for transferring the charge current to the second conversion node
Reconfigurable spin logic array comprising a. 제9항에 있어서,
상기 제1 변환층은,
상기 소정의 자화 방향에 따라 결정되는 상기 스핀전류를 스핀 필터를 기반으로 주입하는 스핀전류 주입층; 및
인버스 스핀-홀 효과를 기반으로 상기 스핀전류를 상기 전하전류로 변환하는 스핀-전하 변환층을 포함하는 것을 특징으로 하는 재구성 가능한 스핀 로직 어레이.10. The method of claim 9,
The first conversion layer,
a spin current injection layer for injecting the spin current determined according to the predetermined magnetization direction based on a spin filter; and
A reconfigurable spin logic array comprising a spin-charge conversion layer that converts the spin current into the charge current based on the inverse spin-Hall effect. 제1항에 있어서,
상기 제2 변환 노드는,
소정의 자화 방향을 가지며, 상기 자화반전에 의해 상기 스핀전류를 발생하는 제2 자성체층;
상기 전하전류에 따라 유도된 전하를 축적하고, 상기 전하가 유효 전기장으로 작용하여 상기 제2 자성체층의 상기 자화반전이 되도록 하는 유전체층; 및
상기 제1 변환 노드에서 출력된 상기 전하전류를 인가 받기 위한 커넥터
를 포함하는 것을 특징으로 하는 재구성 가능한 스핀 로직 어레이.According to claim 1,
The second transformation node,
a second magnetic material layer having a predetermined magnetization direction and generating the spin current by the magnetization reversal;
a dielectric layer that accumulates charges induced according to the charge current, and causes the charges to act as an effective electric field to reverse the magnetization of the second magnetic layer; and
A connector for receiving the charge current output from the first conversion node
Reconfigurable spin logic array comprising a. 제11항에 있어서,
상기 유전체층은,
상기 커넥터와의 계면에 상기 전하를 축적하고, 전기적 분극현상으로 인해 상기 제2 자성체층과의 계면에 전하가 유도되며, 유도된 전하에 의해 상기 제2 자성체층의 자기이방성 에너지를 감소시켜 상기 자화반전이 되도록 하는 것을 특징으로 하는 재구성 가능한 스핀 로직 어레이.12. The method of claim 11,
The dielectric layer is
The electric charge is accumulated at the interface with the connector, the electric charge is induced in the interface with the second magnetic material layer due to the electrical polarization phenomenon, and the magnetic anisotropy energy of the second magnetic material layer is reduced by the induced charge to thereby increase the magnetization. A reconfigurable spin logic array characterized in that it is inverted. 제12항에 있어서,
상기 제2 변환 노드는,
상기 전하전류가 흐르는 상기 커넥터를 감싸며, 연자성 클래딩 도선 구조를 가지는 클래딩 자성체층을 추가로 포함하며,
상기 클래딩 자성체층은, 상기 커넥터에 흐르는 상기 전하전류에 의해 형성된 상기 유도 자기장을 통해 상기 제2 자성체층을 상기 자화반전시켜 상기 스핀전류가 출력되도록 하는 것을 특징으로 하는 재구성 가능한 스핀 로직 어레이.13. The method of claim 12,
The second transformation node,
and a cladding magnetic layer surrounding the connector through which the charge current flows and having a soft magnetic cladding conductor structure,
and the cladding magnetic layer is configured to invert the magnetization of the second magnetic layer through the induced magnetic field formed by the charge current flowing through the connector to output the spin current. 삭제delete 삭제delete
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