KR102300920B1 - Methods of fabricating device using InP substrate - Google Patents

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KR102300920B1
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이종원
김영수
임성규
노길선
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한국과학기술원
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Abstract

The present invention provides an element manufacturing method using an InP substrate which comprises the following steps of: preparing an InP substrate; forming an SiO_2 layer on the InP substrate; forming a Cr layer on the SiO_2 layer; forming a photoresist pattern on the Cr layer; forming a Cr pattern by etching the Cr layer by using the photoresist pattern as a mask; forming an SiO_2 pattern by etching the SiO_2 layer by using the Cr pattern as a mask; and forming via holes by etching the InP substrate by using the SiO_2 pattern as a mask.

Description

InP 기판을 이용한 소자 제조 방법{Methods of fabricating device using InP substrate} Methods of fabricating device using InP substrate

본 발명은 반도체 제조 방법에 대한 것으로서, 더 상세하게는 InP 기판을 이용한 소자 제조 방법에 관한 것이다.The present invention relates to a semiconductor manufacturing method, and more particularly, to a device manufacturing method using an InP substrate.

초고주파 시스템 수요에 대응하기 위하여 InP에 기반한 초저잡음 및 GaN에 기반한 고출력 RF 소자 제조 기술을 개발하고, TIV(Through-InP-Via) 집적화 연결 기술을 개발하여 3차원으로 적층된 InP/GaN 전자 소자 구현 및 W-band급 저잡음 증폭기와 전력 증폭기를 개발하기 위한 노력이 진행되고 있다. 이를 위하여 소자 집적화 및 각기 다른 기판을 집적화하는 기술의 개발이 시급하다. InP HEMT(high electron mobility transistor) 및 GaN HEMT 화합물반도체 전자소자 기반의 RF 소자의 시장 특성은 고도의 기술 중심의 다품종 소량 생산이 특징이다. 한편, InP계 HEMT는 GaAs계 HEMT보다 더욱 높은 고속특성을 갖는 우수한 디바이스로서 주목을 받고 있다.In order to respond to the demand for ultra-high frequency systems, we developed InP-based ultra-low noise and GaN-based high-power RF device manufacturing technology, and developed TIV (Through-InP-Via) integrated connection technology to realize 3-dimensional stacked InP/GaN electronic devices. and W-band-class low-noise amplifiers and power amplifiers are being developed. To this end, it is urgent to develop a technology for integrating devices and integrating different substrates. The market characteristics of RF devices based on InP HEMT (high electron mobility transistor) and GaN HEMT compound semiconductor electronic devices are characterized by high technology-oriented, small-lot production of various types. On the other hand, InP-based HEMTs are attracting attention as excellent devices having higher high-speed characteristics than GaAs-based HEMTs.

InP 기판과 타 기판 간의 3차원 이종 집적을 위해서는 InP 기판에 비아홀을 형성하고 비아홀을 충전(filling)하는 공정이 필요한데, InP 기판의 비아홀을 충전하는 공정에서 비아홀 패턴의 형상과 표면을 조절해야 할 필요성이 높아지고 있다. For 3D heterogeneous integration between the InP substrate and other substrates, a process of forming a via hole in the InP substrate and filling the via hole is required. The need to control the shape and surface of the via hole pattern in the process of filling the via hole of the InP substrate this is rising

한국특허공개번호 제2007-0112695호Korean Patent Publication No. 2007-0112695

본 발명은 비아홀 패턴의 형상과 표면을 조절할 수 있는 InP 기판을 이용한 소자 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.An object of the present invention is to provide a device manufacturing method using an InP substrate capable of controlling the shape and surface of a via hole pattern. However, these problems are exemplary, and the scope of the present invention is not limited thereto.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 InP 기판을 이용한 소자 제조 방법이 제공된다. To solve the above problems, there is provided a device manufacturing method using an InP substrate according to an embodiment of the present invention.

상기 InP 기판을 이용한 소자 제조 방법은 InP 기판을 준비하는 단계; 상기 InP 기판 상에 SiO2층을 형성하는 단계; 상기 SiO2층 상에 Cr층을 형성하는 단계; 상기 Cr층 상에 포토레지스트패턴을 형성하는 단계; 상기 포토레지스트패턴을 마스크로 이용하여 상기 Cr층을 식각하여 Cr패턴을 형성하는 단계; 상기 Cr패턴을 마스크로 이용하여 상기 SiO2층을 식각하여 SiO2패턴을 형성하는 단계; 및 상기 SiO2패턴을 마스크로 이용하여 상기 InP 기판을 식각하여 비아홀을 형성하는 단계;를 포함한다. The device manufacturing method using the InP substrate includes: preparing an InP substrate; forming a SiO 2 layer on the InP substrate; forming a Cr layer on the SiO 2 layer; forming a photoresist pattern on the Cr layer; forming a Cr pattern by etching the Cr layer using the photoresist pattern as a mask; forming a SiO 2 pattern by etching the SiO 2 layer using the Cr pattern as a mask; and forming via holes by etching the InP substrate using the SiO 2 pattern as a mask.

상기 InP 기판을 이용한 소자 제조 방법은, 상기 SiO2층을 식각하는 단계 동안 상기 포토레지스트패턴과 상기 SiO2층이 서로 반응하는 현상을 방지하기 위하여, 상기 Cr패턴을 형성하는 단계;와 상기 SiO2층을 식각하여 SiO2패턴을 형성하는 단계; 사이에 상기 포토레지스트패턴을 제거하는 단계;를 더 포함할 수 있다. Method device produced using the InP substrate, the step of forming the Cr pattern in order for etching the SiO 2 layer to prevent the phenomenon in which react with each other wherein the photoresist pattern and the SiO 2 layer, the SiO 2 and etching the layer to form a SiO 2 pattern; It may further include; removing the photoresist pattern in between.

상기 InP 기판을 이용한 소자 제조 방법에서, 상기 SiO2층을 식각하여 SiO2패턴을 형성하는 단계;는 상기 SiO2층을 건식 식각하여, 측면과 바닥면 사이의 각도가 45도 이상인 SiO2패턴을 형성하는 단계를 포함할 수 있다. 나아가, 상기 InP 기판을 식각하여 비아홀을 형성하는 단계;는 상기 InP 기판을 건식 식각하여, 하방으로 단면적이 작아지는 비아홀을 형성하되, 상기 비아홀의 측면과 수평면 사이의 예각이 80도 이상인 것을 특징으로 할 수 있다. In the device manufacturing method using the InP substrate, etching the SiO 2 layer to form a SiO 2 pattern; Dry etching the SiO 2 layer, an angle between the side surface and the bottom surface of 45 degrees or more SiO 2 pattern It may include the step of forming. Further, forming a via hole by etching the InP substrate; dry etching the InP substrate to form a via hole having a smaller cross-sectional area downward, wherein the acute angle between the side surface of the via hole and the horizontal plane is 80 degrees or more can do.

상기 InP 기판을 이용한 소자 제조 방법에서, 상기 SiO2층을 식각하여 SiO2패턴을 형성하는 단계;는 상기 SiO2층을 건식 식각과 습식 식각의 임의의 조합으로 순차적으로 수행하여, 측면과 바닥면 사이의 각도가 1 내지 45도인 SiO2패턴을 형성하는 단계를 포함할 수 있다. 나아가, 상기 SiO2패턴의 측면과 바닥면 사이의 각도는 상기 건식 식각과 상기 습식 식각의 상대적인 식각 비율에 의하여 조절될 수 있다. 상기 InP 기판을 식각하여 비아홀을 형성하는 단계;는 상기 InP 기판을 건식 식각하여, 하방으로 단면적이 작아지는 비아홀을 형성하되, 상기 비아홀의 측면과 수평면 사이의 예각이 50 내지 80도인 것을 특징으로 할 수 있다. 상기 SiO2층의 건식 식각의 상대적인 식각 비율이 높을수록 상기 비아홀의 측면과 수평면 사이의 예각이 더 커질 수 있다. In the device manufacturing method using the InP substrate, etching the SiO 2 layer to form a SiO 2 pattern; The SiO 2 layer is sequentially performed by an arbitrary combination of dry etching and wet etching, side and bottom surfaces The angle therebetween is 1 to 45 degrees SiO 2 It may include the step of forming a pattern. Furthermore, the angle between the side surface and the bottom surface of the SiO 2 pattern may be controlled by a relative etching ratio between the dry etching and the wet etching. etching the InP substrate to form a via hole; dry etching the InP substrate to form a via hole having a smaller cross-sectional area downward, wherein an acute angle between a side surface of the via hole and a horizontal plane is 50 to 80 degrees can An acute angle between a side surface of the via hole and a horizontal plane may be increased as the relative etching ratio of the dry etching of the SiO 2 layer is higher.

상기 InP 기판을 이용한 소자 제조 방법은 상기 비아홀을 도전성 물질로 충전(filling)하는 단계;를 더 포함할 수 있다. 상기 충전하는 단계;는 스퍼터링 공정으로 충전하는 단계를 포함할 수 있다. The method of manufacturing a device using the InP substrate may further include filling the via hole with a conductive material. The charging step; may include the step of charging by a sputtering process.

상기한 바와 같이 이루어진 본 발명의 실시예에 따르면, InP 기판 내 형성되는 비아홀 패턴의 형상과 표면을 조절할 수 있는 InP 기판을 이용한 소자 제조 방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to the embodiment of the present invention made as described above, it is possible to implement a device manufacturing method using an InP substrate capable of controlling the shape and surface of the via hole pattern formed in the InP substrate. Of course, the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 InP 기판을 이용한 소자 제조 방법을 도해하는 순서도이다.
도 2는 본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법을 순차적으로 도해하는 단면도들이다.
도 3은 본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법에서 SiO2층을 식각하여 형성된 SiO2패턴의 측면부를 관찰한 SEM(Scanning Electron Microscope) 사진이다.
도 4는 본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법에서 InP 기판을 식각하여 형성된 비아홀의 측면부 경계와 기울기를 관찰한 SEM 사진이다.
도 5는 본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법에서 비아홀을 도전성 물질로 충전하기 위하여 스퍼터링 공정을 수행한 후의 구조를 관찰한 SEM 사진이다.
도 6 내지 도 8은 본 발명의 제 1 실시예 또는 제 2 실시예에 따른 InP 기판을 이용한 소자 제조 방법을 도해하는 단면도들이다.
도 9는 본 발명의 제 1 실시예 또는 제 2 실시예에 따른 실시예에 따른 InP 기판을 이용한 소자 제조 방법에서 SiO2층을 식각하는 공정의 건식 식각과 습식 식각의 식각 비율에 따른 식각 구조물의 프로파일을 도해하는 단면도들이다.
도 10은 본 발명의 제 1 실시예에 따른 InP 기판을 이용한 소자 제조 방법에서 SiO2층을 식각하여 형성된 SiO2패턴의 측면부를 관찰한 SEM(Scanning Electron Microscope) 사진이다.
도 11은 본 발명의 제 1 실시예에 따른 InP 기판을 이용한 소자 제조 방법에서 InP 기판을 식각하여 형성된 비아홀의 측면부 경계와 기울기를 관찰한 SEM 사진이다.
도 12는 본 발명의 제 2 실시예에 따른 InP 기판을 이용한 소자 제조 방법에서 InP 기판을 식각하여 형성된 비아홀의 측면부 경계와 기울기를 관찰한 SEM 사진이다. 1 is a flowchart illustrating a device manufacturing method using an InP substrate according to an embodiment of the present invention.
2 is a cross-sectional view sequentially illustrating a device manufacturing method using an InP substrate according to a comparative example of the present invention.
FIG. 3 is a scanning electron microscope (SEM) photograph of observing a side portion of a SiO 2 pattern formed by etching a SiO 2 layer in a device manufacturing method using an InP substrate according to a comparative example of the present invention.
4 is an SEM photograph of observing the boundary and inclination of a side portion of a via hole formed by etching an InP substrate in a device manufacturing method using an InP substrate according to a comparative example of the present invention.
5 is an SEM photograph of observing a structure after performing a sputtering process to fill a via hole with a conductive material in a method of manufacturing a device using an InP substrate according to a comparative example of the present invention.
6 to 8 are cross-sectional views illustrating a device manufacturing method using an InP substrate according to the first or second embodiment of the present invention.
9 is an etching structure according to the etching ratio of dry etching and wet etching in the process of etching the SiO 2 layer in the device manufacturing method using the InP substrate according to the first or second embodiment of the present invention; Cross-sectional views illustrating the profile.
FIG. 10 is a scanning electron microscope (SEM) photograph of observing a side portion of a SiO 2 pattern formed by etching a SiO 2 layer in the device manufacturing method using an InP substrate according to the first embodiment of the present invention.
11 is an SEM photograph of observing the boundary and inclination of a side portion of a via hole formed by etching an InP substrate in the device manufacturing method using the InP substrate according to the first embodiment of the present invention.
12 is an SEM photograph of observing the boundary and inclination of a side portion of a via hole formed by etching an InP substrate in a device manufacturing method using an InP substrate according to a second embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면들에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms. It is provided to fully inform In addition, in the drawings for convenience of description, the size of at least some of the components may be exaggerated or reduced. In the drawings, like numbers refer to like elements.

도 1은 본 발명의 실시예에 따른 InP 기판을 이용한 소자 제조 방법을 도해하는 순서도이다. 1 is a flowchart illustrating a device manufacturing method using an InP substrate according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 InP 기판을 이용한 소자 제조 방법은 InP 기판을 준비하는 단계(S100); 상기 InP 기판 상에 SiO2층을 형성하는 단계(S200); 상기 SiO2층 상에 Cr층을 형성하는 단계(S300); 상기 Cr층 상에 포토레지스트패턴을 형성하는 단계(S400); 상기 포토레지스트패턴을 마스크로 이용하여 상기 Cr층을 식각하여 Cr패턴을 형성하는 단계(S500); 상기 Cr패턴을 마스크로 이용하여 상기 SiO2층을 식각하여 SiO2패턴을 형성하는 단계(S600); 및 상기 SiO2패턴을 마스크로 이용하여 상기 InP 기판을 식각하여 비아홀을 형성하는 단계(S700);를 포함한다. Referring to FIG. 1 , a device manufacturing method using an InP substrate according to an embodiment of the present invention includes preparing an InP substrate ( S100 ); forming a SiO 2 layer on the InP substrate (S200); forming a Cr layer on the SiO 2 layer (S300); forming a photoresist pattern on the Cr layer (S400); forming a Cr pattern by etching the Cr layer using the photoresist pattern as a mask (S500); forming a SiO 2 pattern by etching the SiO 2 layer using the Cr pattern as a mask (S600); and forming via holes by etching the InP substrate using the SiO 2 pattern as a mask (S700).

본 발명의 실시예에 따른 InP 기판을 이용한 소자 제조 방법은, 상기 SiO2층을 식각하는 단계 동안 상기 포토레지스트패턴과 상기 SiO2층이 서로 반응하는 현상을 방지하기 위하여, 상기 Cr패턴을 형성하는 단계(S500);와 상기 SiO2층을 식각하여 SiO2패턴을 형성하는 단계(S600); 사이에 상기 포토레지스트패턴을 제거하는 단계;를 더 포함할 수 있다. Device manufacturing method using an InP substrate in accordance with an embodiment of the present invention, in order for etching the SiO 2 layer to prevent the phenomenon in which react with each other wherein the photoresist pattern and the SiO 2 layer, which forms the Cr pattern Step (S500); and etching the SiO 2 layer to form a SiO 2 pattern (S600); It may further include; removing the photoresist pattern in between.

본 발명의 실시예에 따른 InP 기판을 이용한 소자 제조 방법에 따르면, InP 기판 내 형성되는 비아홀 패턴의 형상과 표면을 용이하게 조절할 수 있어 후속 공정으로 상기 비아홀을 충전하는 공정에서의 불량 발생을 방지할 수 있으며, 이에 의하여 InP 기판과 타 기판 간의 3차원 이종 집적 공정의 불량률을 감소시킬 수 있다. According to the method of manufacturing a device using an InP substrate according to an embodiment of the present invention, the shape and surface of the via hole pattern formed in the InP substrate can be easily controlled, so that defects in the process of filling the via hole in a subsequent process can be prevented. Therefore, it is possible to reduce the defect rate of the 3D heterogeneous integration process between the InP substrate and the other substrate.

이하에서는, 본 발명의 비교예 및 실시예에 따른 InP 기판을 이용한 소자 제조 방법을 상세하게 설명한다. Hereinafter, a method of manufacturing a device using an InP substrate according to Comparative Examples and Examples of the present invention will be described in detail.

도 2는 본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법을 순차적으로 도해하는 단면도들이다. 2 is a cross-sectional view sequentially illustrating a device manufacturing method using an InP substrate according to a comparative example of the present invention.

도 2를 참조하면, 본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법은 InP 기판(10)을 준비하는 단계; 상기 InP 기판(10) 상에 SiO2층(20)을 형성하는 단계; 상기 SiO2층(20) 상에 포토레지스트패턴(40)을 형성하는 단계; 상기 포토레지스트패턴(40)을 마스크로 이용하여 상기 SiO2층(20)을 식각하여 SiO2패턴(20a)을 형성하는 단계; 상기 SiO2패턴(20a)을 마스크로 이용하여 상기 InP 기판(10)을 식각하여 비아홀(15)을 형성하는 단계(S700);를 포함한다. Referring to FIG. 2 , a device manufacturing method using an InP substrate according to a comparative example of the present invention includes preparing an InP substrate 10 ; forming a SiO 2 layer 20 on the InP substrate 10; forming a photoresist pattern 40 on the SiO 2 layer 20; forming a SiO 2 pattern 20a by etching the SiO 2 layer 20 using the photoresist pattern 40 as a mask; and forming a via hole 15 by etching the InP substrate 10 using the SiO 2 pattern 20a as a mask (S700).

본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법은, 도 1의 단계(S300)를 수행하지 않는 점에서, 본 발명의 실시예에 따른 InP 기판을 이용한 소자 제조 방법과 본질적인 차이가 있다. The device manufacturing method using the InP substrate according to the comparative example of the present invention is essentially different from the device manufacturing method using the InP substrate according to the embodiment of the present invention in that step S300 of FIG. 1 is not performed.

도 3은 본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법에서 SiO2층을 식각하여 형성된 SiO2패턴의 측면부를 관찰한 SEM(Scanning Electron Microscope) 사진이며, 도 4는 본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법에서 InP 기판을 식각하여 형성된 비아홀의 측면부 경계와 기울기를 관찰한 SEM 사진이며, 도 5는 본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법에서 비아홀을 도전성 물질로 충전하기 위하여 스퍼터링 공정을 수행한 후의 단면을 관찰한 SEM 사진이다. 3 is a scanning electron microscope (SEM) photograph of observing a side portion of a SiO 2 pattern formed by etching a SiO 2 layer in a device manufacturing method using an InP substrate according to a comparative example of the present invention, and FIG. 4 is a comparative example of the present invention. It is an SEM photograph of observing the boundary and inclination of the side portion of the via hole formed by etching the InP substrate in the device manufacturing method using the InP substrate according to It is an SEM photograph of a cross section after performing a sputtering process to fill with a material.

본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법에서는, 포토레지스트패턴(40)을 마스크로 이용하여 상기 SiO2층(20)을 식각하여 SiO2패턴(20a)을 형성하는 단계에서, 포토레지스트패턴과 SiO2층이 반응하여 생성되는 폴리머들로 인하여 SiO2패턴 측면부가 러프(rough)하게 형성되는 문제점이 있다(도 3의 A1 참조). 이로 인하여, InP 기판(10) 내 구현된 비아홀(15)의 측면부도 러프(rough)하게 형성되는 문제점이 있다(도 4의 B1 참조). In the device manufacturing method using the InP substrate according to the comparative example of the present invention, the SiO 2 layer 20 is etched using the photoresist pattern 40 as a mask to form the SiO 2 pattern 20a, Due to the polymers generated by the reaction of the resist pattern and the SiO 2 layer, there is a problem in that the side surface of the SiO 2 pattern is formed to be rough (see A1 in FIG. 3 ). For this reason, there is a problem in that the side portion of the via hole 15 implemented in the InP substrate 10 is also formed to be rough (see B1 in FIG. 4 ).

또한, 본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법에서는, InP 기판 내 구현되는 비아홀(15)의 측면부 기울기를 조절하는 것이 불가하다는 문제점이 있다. In addition, in the device manufacturing method using the InP substrate according to the comparative example of the present invention, there is a problem in that it is impossible to adjust the slope of the side portion of the via hole 15 implemented in the InP substrate.

InP 기판과 타 기판(예를 들어, GaN 기판) 간의 3차원 이종 집적을 위해서는 InP 기판에 비아홀을 형성하고 비아홀을 충전(filling)하는 공정이 필요한데, 본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법에서는, 상술한 문제점들로 인하여, 비아홀(15)을 도전성 물질로 충전하는 공정에서 불량이 발생할 수 있다. For three-dimensional heterogeneous integration between an InP substrate and another substrate (eg, a GaN substrate), a process of forming a via hole in the InP substrate and filling the via hole is required. A device using an InP substrate according to a comparative example of the present invention In the manufacturing method, defects may occur in the process of filling the via hole 15 with a conductive material due to the above-described problems.

구체적으로, InP 기판(10) 내 구현된 비아홀(15)의 측면부도 러프(rough)하게 형성되면, 비아홀(15)을 도전성 물질로 충전하는 공정에서 비아홀(15)의 측면부에 도전성 물질이 증착되기 어려워 비아홀(15) 내 보이드(void)가 발생하는 등의 문제점이 발생할 수 있다. 또한, InP 기판 내 구현되는 비아홀(15)의 측면부 기울기가 80도를 초과하여 매우 가파르게 형성되어 있어 스퍼터링 공정으로 비아홀(15) 내 도전성 물질(80)의 증착이 불량하게 되는 문제점이 발생할 수 있다(도 5 참조). Specifically, if the side of the via hole 15 implemented in the InP substrate 10 is also formed to be rough, the conductive material is deposited on the side of the via hole 15 in the process of filling the via hole 15 with a conductive material. It is difficult, and problems such as generation of voids in the via hole 15 may occur. In addition, since the slope of the side of the via hole 15 implemented in the InP substrate exceeds 80 degrees and is formed very steeply, there may be a problem in that the deposition of the conductive material 80 in the via hole 15 is poor due to the sputtering process ( 5).

도 6과 도 7은 본 발명의 제 1 실시예에 따른 InP 기판을 이용한 소자 제조 방법을 순차적으로 도해하는 단면도들이다. 한편, 도 10은 본 발명의 제 1 실시예에 따른 InP 기판을 이용한 소자 제조 방법에서 SiO2층을 식각하여 형성된 SiO2패턴의 측면부를 관찰한 SEM(Scanning Electron Microscope) 사진이며, 도 11은 본 발명의 제 1 실시예에 따른 InP 기판을 이용한 소자 제조 방법에서 InP 기판을 식각하여 형성된 비아홀의 측면부 경계와 기울기를 관찰한 SEM 사진이다. 6 and 7 are cross-sectional views sequentially illustrating a device manufacturing method using an InP substrate according to the first embodiment of the present invention. On the other hand, FIG. 10 is a scanning electron microscope (SEM) photograph of observing the side of the SiO 2 pattern formed by etching the SiO 2 layer in the device manufacturing method using the InP substrate according to the first embodiment of the present invention, and FIG. This is an SEM photograph of observing the boundary and slope of the side portion of the via hole formed by etching the InP substrate in the device manufacturing method using the InP substrate according to the first embodiment of the present invention.

도 6 및 도 7을 순차적으로 참조하면, 본 발명의 제 1 실시예에 따른 InP 기판을 이용한 소자 제조 방법은 InP 기판(10)을 준비하는 단계(S100); 상기 InP 기판(10) 상에 SiO2층(20)을 형성하는 단계(S200); 상기 SiO2층(20) 상에 Cr층(30)을 형성하는 단계(S300); 상기 Cr층(30) 상에 포토레지스트패턴(40)을 형성하는 단계(S400); 상기 포토레지스트패턴(40)을 마스크로 이용하여 상기 Cr층(30)을 식각하여 Cr패턴(30a)을 형성하는 단계(S500); 상기 Cr패턴(30a)을 마스크로 이용하여 상기 SiO2층(20)을 식각하여 SiO2패턴(20a)을 형성하는 단계(S600); 및 상기 SiO2패턴(20a)을 마스크로 이용하여 상기 InP 기판(10)을 식각하여 비아홀(15)을 형성하는 단계(S700);를 포함한다. Referring sequentially to FIGS. 6 and 7 , the device manufacturing method using an InP substrate according to the first embodiment of the present invention includes the steps of preparing an InP substrate 10 ( S100 ); forming a SiO 2 layer 20 on the InP substrate 10 (S200); forming a Cr layer 30 on the SiO 2 layer 20 (S300); forming a photoresist pattern 40 on the Cr layer 30 (S400); forming a Cr pattern 30a by etching the Cr layer 30 using the photoresist pattern 40 as a mask (S500); forming a SiO 2 pattern 20a by etching the SiO 2 layer 20 using the Cr pattern 30a as a mask (S600); and forming via holes 15 by etching the InP substrate 10 using the SiO 2 pattern 20a as a mask (S700).

SiO2층(20)을 형성하는 단계(S200)는 CVD 공정 또는 확산(diffusion) 공정을 이용하여 수행될 수 있다. Cr층(30)을 형성하는 단계(S300)는 스퍼터링(sputtering) 공정 또는 증발(Evaporation) 공정을 이용하여 수행될 수 있다. 포토레지스트패턴(40)을 형성하는 단계(S400)는 포토레지스트층을 형성한 후에 포토리소그래피(photolithography) 공정을 이용하여 수행될 수 있다. 포토리소그래피 공정은 콘택-얼라이너(contact-aligner), 스테퍼(stepper) 또는 스캐너(scanner)를 이용할 수 있다. Cr패턴(30a)을 형성하는 단계(S500)에서 Cr층(30)을 식각하는 공정은 크롬 식각제(Cr etchant)를 이용하여 수행될 수 있다. 비아홀(15)을 형성하는 단계(S700) 후에 상기 SiO2패턴(20a)을 제거하는 단계가 수행될 수 있으며, 예를 들어, DHF 또는 BOE 공정을 이용하여 수행될 수 있다. Forming the SiO 2 layer 20 ( S200 ) may be performed using a CVD process or a diffusion process. Forming the Cr layer 30 ( S300 ) may be performed using a sputtering process or an evaporation process. Forming the photoresist pattern 40 ( S400 ) may be performed using a photolithography process after forming the photoresist layer. The photolithography process may use a contact-aligner, a stepper, or a scanner. In the step of forming the Cr pattern 30a ( S500 ), the process of etching the Cr layer 30 may be performed using a Cr etchant. After the forming of the via hole 15 ( S700 ), the step of removing the SiO 2 pattern 20a may be performed, for example, by using a DHF or BOE process.

본 발명의 제 1 실시예에 따른 InP 기판을 이용한 소자 제조 방법은, 상기 SiO2층(20)을 식각하는 단계 동안 상기 포토레지스트패턴(40)과 상기 SiO2층(20)이 서로 반응하는 현상을 방지하기 위하여, 상기 Cr패턴(30a)을 형성하는 단계(S500);와 상기 SiO2층(20)을 식각하여 SiO2패턴(20a)을 형성하는 단계(S600); 사이에 상기 포토레지스트패턴(40)을 제거하는 단계;를 더 포함할 수 있다. 즉, 상기 SiO2층(20)을 식각하여 SiO2패턴(20a)을 형성하는 단계 전에 상기 포토레지스트패턴(40)을 제거하는 단계를 수행하는 것을 특징으로 한다. Device manufacturing method using the InP substrate according to the first embodiment of the present invention, the SiO 2 layer phenomenon of the photoresist pattern 40 and the SiO 2 layer 20 react with each other during the step of etching the 20 In order to prevent , forming the Cr pattern 30a (S500); and etching the SiO 2 layer 20 to form a SiO 2 pattern 20a (S600); It may further include; removing the photoresist pattern 40 in between. That is, the step of removing the photoresist pattern 40 is performed before the step of etching the SiO 2 layer 20 to form the SiO 2 pattern 20a.

본 발명의 제 1 실시예에 따른 InP 기판을 이용한 소자 제조 방법에서, 상기 SiO2층(20)을 식각하여 SiO2패턴(20a)을 형성하는 단계(S600);는 상기 SiO2층(20)을 건식 식각(예를 들어, ICP-RIE 공정)하여, 측면과 바닥면 사이의 각도(θ1)가 45도 이상인 SiO2패턴(20a)을 형성하는 단계를 포함할 수 있다. In a device manufacturing method using the InP substrate according to the first embodiment of the present invention, the step (S600) of forming the SiO 2 pattern (20a) by etching the SiO 2 layer (20) is a SiO 2 layer 20 dry etching (eg, ICP-RIE process) to form a SiO 2 pattern 20a having an angle θ1 between the side surface and the bottom surface of 45 degrees or more.

나아가, 상기 InP 기판(10)을 식각하여 비아홀(15)을 형성하는 단계(S700);는 상기 InP 기판(10)을 건식 식각(예를 들어, ICP-RIE 공정)하여, 하방으로 단면적이 작아지는 비아홀(15)을 형성하되, 상기 비아홀(15)의 측면과 수평면 사이의 예각(θ2)이 80도 이상인 것을 특징으로 할 수 있다. Further, the step (S700) of etching the InP substrate 10 to form the via hole 15; dry etching the InP substrate 10 (eg, ICP-RIE process) to have a small cross-sectional area downward. The via hole 15 is formed, but the acute angle θ2 between the side surface of the via hole 15 and the horizontal plane may be 80 degrees or more.

InP 기판을 이용한 소자 제조 방법에서, SiO2패턴(20a)은 InP 기판(10)에 비아홀(15)을 형성할 때 건식 식각용 하드마스크로 사용될 수 있다. InP 기판(10)을 건식 식각할 때, SiO2는 InP와 유한한 선택비(예를 들어, 1:10 내지 1:50)를 가지기 때문에, InP 기판(10) 내 비아홀(15)의 기하학적 형상은 SiO2패턴(20a)의 기하학적 형상을 그대로 따르게 된다. 따라서, 도 3에 도시된 바와 같이, 포토레지스트와 SiO2가 반응하여 생성된 폴리머들로 유발되는 러프(rough)한 SiO2패턴(20a)의 측면부 경계는 InP 기판(10) 내 형성된 비아홀(15)의 측면부 경계도 러프(rough)하게 만들기에 반드시 개선되어야 한다. In the device manufacturing method using the InP substrate, the SiO 2 pattern 20a may be used as a hard mask for dry etching when the via hole 15 is formed in the InP substrate 10 . When the InP substrate 10 is dry-etched, SiO 2 has a finite selectivity with InP (eg, 1:10 to 1:50), so the geometry of the via hole 15 in the InP substrate 10 is The SiO 2 follows the geometric shape of the pattern 20a as it is. Therefore, as shown in FIG. 3 , the boundary of the side surface of the rough SiO 2 pattern 20a caused by polymers generated by the reaction of photoresist and SiO 2 is the via hole 15 formed in the InP substrate 10 . ) must be improved in order to make the side borders rough as well.

이를 개선하기 위하여, 본 발명의 제 1 실시예에 따른 InP 기판을 이용한 소자 제조 방법에서는, SiO2층(20)을 건식 식각 공정 시 포토레지스트와 SiO2가 서로 반응하는 현상을 방지하기 위하여 포토레지스트와 SiO2 사이에 Cr층을 삽입한다. 이를 통하여, SiO2패턴(20a)의 깔끔한 측면부가 형성되며(도 10의 A2 참조), InP 기판 내 비아홀(15)의 깔끔한 측면부가 형성될 수 있다(도 11 참조). In order to improve this, in the device manufacturing method using the InP substrate according to the first embodiment of the present invention, the photoresist and the SiO 2 photoresist to prevent the reaction between the photoresist and the SiO 2 during the dry etching process of the SiO 2 layer 20 . A Cr layer is inserted between and SiO 2 . Through this, a neat side part of the SiO 2 pattern 20a is formed (see A2 of FIG. 10 ), and a neat side part of the via hole 15 in the InP substrate can be formed (see FIG. 11 ).

도 6과 도 8은 본 발명의 제 2 실시예에 따른 InP 기판을 이용한 소자 제조 방법을 순차적으로 도해하는 단면도들이다. 도 6의 구성은 본 발명의 제 1 실시예와 제 2 실시예에서 공통적으로 수행되는 전반부 단계에 해당한다. 도 9는 본 발명의 제 2 실시예에 따른 InP 기판을 이용한 소자 제조 방법에서 SiO2층을 식각하는 공정의 건식 식각과 습식 식각의 식각 비율에 따른 식각 구조물의 프로파일을 도해하는 단면도들이다. 도 12는 본 발명의 제 2 실시예에 따른 InP 기판을 이용한 소자 제조 방법에서 InP 기판을 식각하여 형성된 비아홀의 측면부 경계와 기울기를 관찰한 SEM 사진이다. 6 and 8 are cross-sectional views sequentially illustrating a device manufacturing method using an InP substrate according to a second embodiment of the present invention. The configuration of FIG. 6 corresponds to the first half steps commonly performed in the first and second embodiments of the present invention. 9 is a cross-sectional view illustrating a profile of an etched structure according to an etch rate of dry etching and wet etching in a process of etching a SiO 2 layer in a method of manufacturing a device using an InP substrate according to a second embodiment of the present invention. 12 is an SEM photograph of observing the boundary and inclination of side portions of via holes formed by etching the InP substrate in the device manufacturing method using the InP substrate according to the second embodiment of the present invention.

도 6 및 도 8을 순차적으로 참조하면, 본 발명의 제 2 실시예에 따른 InP 기판을 이용한 소자 제조 방법은 InP 기판(10)을 준비하는 단계(S100); 상기 InP 기판(10) 상에 SiO2층(20)을 형성하는 단계(S200); 상기 SiO2층(20) 상에 Cr층(30)을 형성하는 단계(S300); 상기 Cr층(30) 상에 포토레지스트패턴(40)을 형성하는 단계(S400); 상기 포토레지스트패턴(40)을 마스크로 이용하여 상기 Cr층(30)을 식각하여 Cr패턴(30a)을 형성하는 단계(S500); 상기 Cr패턴(30a)을 마스크로 이용하여 상기 SiO2층(20)을 식각하여 SiO2패턴(20a)을 형성하는 단계(S600); 및 상기 SiO2패턴(20a)을 마스크로 이용하여 상기 InP 기판(10)을 식각하여 비아홀(15)을 형성하는 단계(S700);를 포함한다. 6 and 8 sequentially, the method for manufacturing a device using an InP substrate according to a second embodiment of the present invention includes the steps of preparing an InP substrate 10 (S100); forming a SiO 2 layer 20 on the InP substrate 10 (S200); forming a Cr layer 30 on the SiO 2 layer 20 (S300); forming a photoresist pattern 40 on the Cr layer 30 (S400); forming a Cr pattern 30a by etching the Cr layer 30 using the photoresist pattern 40 as a mask (S500); forming a SiO 2 pattern 20a by etching the SiO 2 layer 20 using the Cr pattern 30a as a mask (S600); and forming via holes 15 by etching the InP substrate 10 using the SiO 2 pattern 20a as a mask (S700).

상기 InP 기판을 이용한 소자 제조 방법은 상기 비아홀(15)을 도전성 물질로 충전(filling)하는 단계;를 더 포함할 수 있다. 상기 충전하는 단계;는 스퍼터링 공정으로 충전하는 단계를 포함할 수 있다The method of manufacturing a device using the InP substrate may further include filling the via hole 15 with a conductive material. The charging step; may include the step of charging by a sputtering process.

SiO2층(20)을 형성하는 단계(S200)는 CVD 공정 또는 확산(diffusion) 공정을 이용하여 수행될 수 있다. Cr층(30)을 형성하는 단계(S300)는 스퍼터링(sputtering) 공정 또는 증발(Evaporation) 공정을 이용하여 수행될 수 있다. 포토레지스트패턴(40)을 형성하는 단계(S400)는 포토레지스트층을 형성한 후에 포토리소그래피(photolithography) 공정을 이용하여 수행될 수 있다. 포토리소그래피 공정은 콘택-얼라이너(contact-aligner), 스테퍼(stepper) 또는 스캐너(scanner)를 이용할 수 있다. Cr패턴(30a)을 형성하는 단계(S500)에서 Cr층(30)을 식각하는 공정은 크롬 식각제(Cr etchant)를 이용하여 수행될 수 있다. 비아홀(15)을 형성하는 단계(S700) 후에 상기 SiO2패턴(20a)을 제거하는 단계가 수행될 수 있으며, 예를 들어, DHF 또는 BOE 공정을 이용하여 수행될 수 있다. Forming the SiO 2 layer 20 ( S200 ) may be performed using a CVD process or a diffusion process. Forming the Cr layer 30 ( S300 ) may be performed using a sputtering process or an evaporation process. Forming the photoresist pattern 40 ( S400 ) may be performed using a photolithography process after forming the photoresist layer. The photolithography process may use a contact-aligner, a stepper, or a scanner. In the step of forming the Cr pattern 30a ( S500 ), the process of etching the Cr layer 30 may be performed using a Cr etchant. After the forming of the via hole 15 ( S700 ), the step of removing the SiO 2 pattern 20a may be performed, for example, by using a DHF or BOE process.

본 발명의 제 2 실시예에 따른 InP 기판을 이용한 소자 제조 방법은, 상기 단계(S600)에서 상기 SiO2층(20)을 식각하는 단계 동안 상기 포토레지스트패턴(40)과 상기 SiO2층(20)이 서로 반응하는 현상을 방지하기 위하여, 상기 Cr패턴(30a)을 형성하는 단계(S500);와 상기 SiO2층(20)을 식각하여 SiO2패턴(20a)을 형성하는 단계(S600); 사이에 상기 포토레지스트패턴(40)을 제거하는 단계;를 더 포함할 수 있다. 즉, 상기 SiO2층(20)을 식각하여 SiO2패턴(20a)을 형성하는 단계 전에 상기 포토레지스트패턴(40)을 제거하는 단계를 수행하는 것을 특징으로 한다. In the device manufacturing method using an InP substrate according to the second embodiment of the present invention, the photoresist pattern 40 and the SiO 2 layer 20 are etched during the step of etching the SiO 2 layer 20 in step S600. ) to prevent the mutual reaction of each other, forming the Cr pattern 30a (S500); and etching the SiO 2 layer 20 to form a SiO 2 pattern 20a (S600); It may further include; removing the photoresist pattern 40 in between. That is, the step of removing the photoresist pattern 40 is performed before the step of etching the SiO 2 layer 20 to form the SiO 2 pattern 20a.

본 발명의 제 2 실시예에 따른 InP 기판을 이용한 소자 제조 방법에서, 상기 SiO2층(20)을 식각하여 SiO2패턴(20a)을 형성하는 단계;는 상기 SiO2층(20)을 건식 식각과 습식 식각의 임의의 조합으로 순차적으로 수행하여, 측면과 바닥면 사이의 각도(θ1)가 1 내지 45도인 SiO2패턴을 형성하는 단계를 포함할 수 있다. 건식 식각과 습식 식각의 임의의 조합으로 순차적으로 수행한다는 것은 건식 식각과 습식 식각을 각각 적어도 한 번씩 수행하되, 식각 순서는 임의의 조합으로 수행될 수 있다는 것을 의미한다. In the device manufacturing method using the InP substrate according to the second embodiment of the present invention, the SiO 2 layer 20 is etched to form a SiO 2 pattern 20a; Dry etching the SiO 2 layer 20 and sequentially performing an arbitrary combination of wet etching to form a SiO 2 pattern having an angle θ1 between the side surface and the bottom surface of 1 to 45 degrees. Sequentially performing dry etching and wet etching in any combination means that dry etching and wet etching are performed at least once, respectively, but the etching sequence may be performed in any combination.

상기 InP 기판(10)을 식각하여 비아홀을 형성하는 단계(S700);는 상기 InP 기판(10)을 건식 식각하여, 하방으로 단면적이 작아지는 비아홀(15)을 형성하되, 상기 비아홀(15)의 측면과 수평면 사이의 예각(θ2)이 50 내지 80도인 것을 특징으로 할 수 있다. 상기 SiO2층(20)의 습식 식각 대비 건식 식각의 상대적인 식각 비율(etch target 비율)이 높을수록 상기 비아홀(15)의 측면과 수평면 사이의 예각(θ2)이 더 커질 수 있다. In the step (S700) of etching the InP substrate 10 to form a via hole, the InP substrate 10 is dry-etched to form a via hole 15 having a smaller cross-sectional area downward, but the It may be characterized in that the acute angle θ2 between the side surface and the horizontal plane is 50 to 80 degrees. As the relative etch target ratio of the dry etching compared to the wet etching of the SiO 2 layer 20 is higher, the acute angle θ2 between the side surface of the via hole 15 and the horizontal plane may be increased.

구체적으로 살펴보면, 상기 SiO2패턴(20a)의 측면과 바닥면 사이의 각도는 SiO2층(20)을 식각하는 단계에서 건식 식각과 습식 식각의 상대적인 식각 비율에 의하여 조절될 수 있다. 상대적인 식각 비율은 SiO2층(20)을 식각함에 있어서 건식 식각과 습식 식각이 각각 담당하는 상대적인 비율을 의미한다. 예를 들어, 전체 두께가 1.2㎛인 SiO2층의 건식 식각과 습식 식각의 상대적인 식각 비율이 각각 (1/3)%와 (2/3)%라고 하면, 건식 식각에 의하여 SiO2층을 0.4㎛만큼 식각하고 습식 식각에 의하여 SiO2층을 0.8㎛만큼 식각하는 것을 의미한다. Specifically, the angle between the side surface and the bottom surface of the SiO 2 pattern 20a may be adjusted by a relative etching ratio between dry etching and wet etching in the step of etching the SiO 2 layer 20 . The relative etch rate refers to a relative rate in which the dry etch and the wet etch are respectively responsible for etching the SiO 2 layer 20 . For example, if the relative etching ratios of dry etching and wet etching of the SiO 2 layer having a total thickness of 1.2 μm are (1/3)% and (2/3)%, respectively, the SiO 2 layer is 0.4 It means to etch by μm and etch the SiO 2 layer by 0.8 μm by wet etching.

도 9의 (a)에서 건식 식각과 습식 식각의 상대적인 식각 비율은 각각 0% 및 100%이며, 도 9의 (b)에서 건식 식각과 습식 식각의 상대적인 식각 비율은 각각 (1/3)% 및 (2/3)%이며, 도 9의 (c)에서 건식 식각과 습식 식각의 상대적인 식각 비율은 각각 (2/3)% 및 (1/3)%이며, 도 9의 (d)에서 건식 식각과 습식 식각의 상대적인 식각 비율은 각각 100% 및 0%이다. In (a) of FIG. 9, the relative etching ratios of the dry etching and the wet etching are 0% and 100%, respectively, and in FIG. 9(b), the relative etching ratios of the dry etching and the wet etching are (1/3)% and (2/3)%, and the relative etch rates of dry etching and wet etching in FIG. 9(c) are (2/3)% and (1/3)%, respectively, and dry etching in FIG. 9(d) The relative etch rates of and wet etching are 100% and 0%, respectively.

즉, 도 9의 (a)는 습식 식각만으로 SiO2층을 식각하고, 도 9의 (d)는 건식 식각만으로 SiO2층을 식각하고, 도 9의 (a)에서 (d)로 갈수록 습식 식각 대비 건식 식각의 비율이 증가하는 것을 의미한다. 상기 SiO2층(20)을 식각하는 단계에서 습식 식각 대비 건식 식각의 상대적인 식각 비율이 높을수록 상기 비아홀(15)의 측면과 수평면 사이의 예각(θ2)이 더 커지는 것을 확인할 수 있다. That is, in (a) of FIG. 9, the SiO 2 layer is etched only by wet etching, in FIG. 9 (d), the SiO 2 layer is etched only by dry etching, and in FIGS. It means that the ratio of dry etching to contrast increases. It can be seen that, in the step of etching the SiO 2 layer 20 , the higher the relative etching ratio of the wet etching versus the dry etching, the greater the acute angle θ2 between the side surface of the via hole 15 and the horizontal plane.

앞에서 살펴본 바와 같이, 본 발명의 비교예에 따른 InP 기판을 이용한 소자 제조 방법에서는 InP 기판(10) 내 형성된 비아홀(15)의 측면부 기울기가 80도를 초과하여 매우 가파르게 형성되면 스퍼터링에 의한 도전성 물질 증착이 용이하지 않으므로, 이러한 현상은 InP 기판(10)과 타 기판 상에 각각 형성된 소자 및 회로들 간의 전기적 결선이 실패되는 결과를 초래할 수 있다. 따라서, InP 기판(10) 내 형성된 비아홀(15)의 측면부 기울기를 80도 이하로 조절하는 것이 필요할 수 있다. As described above, in the device manufacturing method using the InP substrate according to the comparative example of the present invention, when the side surface slope of the via hole 15 formed in the InP substrate 10 is formed very steeply exceeding 80 degrees, the conductive material is deposited by sputtering. Since this is not easy, this phenomenon may result in failure of electrical connection between devices and circuits respectively formed on the InP substrate 10 and other substrates. Accordingly, it may be necessary to adjust the inclination of the side surface of the via hole 15 formed in the InP substrate 10 to 80 degrees or less.

상술한 본 발명의 제 2 실시예에 따른 InP 기판을 이용한 소자 제조 방법에서 건식 식각와 습식 식각을 순차적으로 수행하되, 건식 식각 대비 습식 식각의 비율을 달리할 경우, SiO2패턴 측면부의 기울기 조절이 가능하다. 예를 들어, SiO2층(20)을 건식 식각만을 수행할 경우, InP 기판(10) 내 형성된 비아홀(15)의 측면부 기울기는 약 80도를 초과하며(도 11 참조), SiO2층(20)을 습식 식각만을 수행할 경우, InP 기판(10) 내 형성된 비아홀(15)의 측면부 기울기는 50도 미만(도 12 참조)인 것을 확인할 수 있다. SiO2층(20)의 건식 식각과 습식 식각의 비율을 달리하여 순차적으로 식각하면 InP 기판(10) 내 형성된 비아홀(15)의 측면부 기울기를 50 내지 80도 사이에서 조절 가능하여, 후속의 스퍼터링 공정에서 도전성 물질 증착이 가능하여, InP 기판(10)과 타 기판 상에 각각 형성된 소자 및 회로들 간의 전기적 결선이 실패되는 결과를 방지할 수 있다. In the device manufacturing method using the InP substrate according to the second embodiment of the present invention, dry etching and wet etching are sequentially performed, but when the ratio of wet etching to dry etching is different, the inclination of the SiO 2 pattern side part can be adjusted. do. For example, when only dry etching the SiO 2 layer 20 is performed, the slope of the side surface of the via hole 15 formed in the InP substrate 10 exceeds about 80 degrees (see FIG. 11 ), and the SiO 2 layer 20 ), it can be seen that the inclination of the side of the via hole 15 formed in the InP substrate 10 is less than 50 degrees (see FIG. 12 ). If the SiO 2 layer 20 is etched sequentially with different ratios of dry etching and wet etching, the inclination of the side surface of the via hole 15 formed in the InP substrate 10 can be adjusted between 50 and 80 degrees, so that the subsequent sputtering process Since the conductive material can be deposited in the InP substrate 10, it is possible to prevent the failure of electrical connection between devices and circuits respectively formed on the InP substrate 10 and other substrates.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, which are merely exemplary, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

Claims (10)

InP 기판을 준비하는 단계;
상기 InP 기판 상에 SiO2층을 형성하는 단계;
상기 SiO2층 상에 Cr층을 형성하는 단계;
상기 Cr층 상에 포토레지스트패턴을 형성하는 단계;
상기 포토레지스트패턴을 마스크로 이용하여 상기 Cr층을 식각하여 Cr패턴을 형성하는 단계;
상기 Cr패턴을 마스크로 이용하여 상기 SiO2층을 식각하여 SiO2패턴을 형성하는 단계; 및
상기 SiO2패턴을 마스크로 이용하여 상기 InP 기판을 식각하여 비아홀을 형성하는 단계;를 포함하는,
InP 기판을 이용한 소자 제조 방법.preparing an InP substrate;
forming a SiO 2 layer on the InP substrate;
forming a Cr layer on the SiO 2 layer;
forming a photoresist pattern on the Cr layer;
forming a Cr pattern by etching the Cr layer using the photoresist pattern as a mask;
forming a SiO 2 pattern by etching the SiO 2 layer using the Cr pattern as a mask; and
Forming via holes by etching the InP substrate using the SiO 2 pattern as a mask;
A device manufacturing method using an InP substrate. 제 1 항에 있어서,
상기 SiO2층을 식각하는 단계 동안 상기 포토레지스트패턴과 상기 SiO2층이 서로 반응하는 현상을 방지하기 위하여,
상기 Cr패턴을 형성하는 단계;와 상기 SiO2층을 식각하여 SiO2패턴을 형성하는 단계; 사이에 상기 포토레지스트패턴을 제거하는 단계;를 더 포함하는,
InP 기판을 이용한 소자 제조 방법.The method of claim 1,
In order for etching the SiO 2 layer to prevent the phenomenon in which react with each other wherein the photoresist pattern and the SiO 2 layer,
forming the Cr pattern; and etching the SiO 2 layer to form a SiO 2 pattern; Further comprising; removing the photoresist pattern between
A device manufacturing method using an InP substrate. 제 2 항에 있어서,
상기 SiO2층을 식각하여 SiO2패턴을 형성하는 단계;는
상기 SiO2층을 건식 식각하여, 측면과 바닥면 사이의 각도가 45도 이상인 SiO2패턴을 형성하는 단계를 포함하는,
InP 기판을 이용한 소자 제조 방법.3. The method of claim 2,
Forming a SiO 2 pattern by etching the SiO 2 layer;
Dry-etching the SiO 2 layer to form a SiO 2 pattern having an angle between a side surface and a bottom surface of 45 degrees or more,
A device manufacturing method using an InP substrate. 제 3 항에 있어서,
상기 InP 기판을 식각하여 비아홀을 형성하는 단계;는
상기 InP 기판을 건식 식각하여, 하방으로 단면적이 작아지는 비아홀을 형성하되, 상기 비아홀의 측면과 수평면 사이의 예각이 80도 이상인 것을 특징으로 하는,
InP 기판을 이용한 소자 제조 방법.4. The method of claim 3,
forming via holes by etching the InP substrate;
Dry etching the InP substrate to form a via hole having a smaller cross-sectional area downward, wherein an acute angle between a side surface of the via hole and a horizontal plane is 80 degrees or more,
A device manufacturing method using an InP substrate. 제 2 항에 있어서,
상기 SiO2층을 식각하여 SiO2패턴을 형성하는 단계;는
상기 SiO2층을 건식 식각과 습식 식각을 순차적으로 수행하여, 측면과 바닥면 사이의 각도가 1 내지 45도인 SiO2패턴을 형성하는 단계를 포함하는,
InP 기판을 이용한 소자 제조 방법.3. The method of claim 2,
Forming a SiO 2 pattern by etching the SiO 2 layer;
By sequentially performing dry etching and wet etching on the SiO 2 layer, an angle between the side surface and the bottom surface of 1 to 45 degrees SiO 2 comprising the step of forming a pattern,
A device manufacturing method using an InP substrate. 제 5 항에 있어서,
상기 SiO2패턴의 측면과 바닥면 사이의 각도는 상기 건식 식각과 상기 습식 식각의 상대적인 식각 비율에 의하여 조절되는 것을 특징으로 하는,
InP 기판을 이용한 소자 제조 방법.6. The method of claim 5,
An angle between a side surface and a bottom surface of the SiO 2 pattern is controlled by a relative etching ratio of the dry etching and the wet etching,
A device manufacturing method using an InP substrate. 제 6 항에 있어서,
상기 InP 기판을 식각하여 비아홀을 형성하는 단계;는
상기 InP 기판을 건식 식각하여, 하방으로 단면적이 작아지는 비아홀을 형성하되, 상기 비아홀의 측면과 수평면 사이의 예각이 50 내지 80도인 것을 특징으로 하는,
InP 기판을 이용한 소자 제조 방법.7. The method of claim 6,
forming via holes by etching the InP substrate;
Dry etching the InP substrate to form a via hole having a smaller cross-sectional area downward, wherein an acute angle between a side surface of the via hole and a horizontal plane is 50 to 80 degrees,
A device manufacturing method using an InP substrate. 제 7 항에 있어서,
상기 SiO2층의 습식 식각 대비 건식 식각의 상대적인 식각 비율이 높을수록 상기 비아홀의 측면과 수평면 사이의 예각이 더 커지는 것을 특징으로 하는,
InP 기판을 이용한 소자 제조 방법.8. The method of claim 7,
Characterized in that the higher the relative etching ratio of the dry etching compared to the wet etching of the SiO 2 layer, the greater the acute angle between the side surface of the via hole and the horizontal plane,
A device manufacturing method using an InP substrate. 제 1 항에 있어서,
상기 비아홀을 도전성 물질로 충전하는 단계;를 더 포함하는,
InP 기판을 이용한 소자 제조 방법.The method of claim 1,
Filling the via hole with a conductive material; further comprising
A device manufacturing method using an InP substrate. 제 9 항에 있어서,
상기 충전하는 단계;는 스퍼터링 공정을 이용하여 충전하는 단계를 포함하는,
InP 기판을 이용한 소자 제조 방법.


10. The method of claim 9,
The charging step comprises the step of charging using a sputtering process,
A device manufacturing method using an InP substrate.
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