KR102281010B1 - Display Device For Implementing High-Resolution - Google Patents

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Abstract

본 발명에 따른 표시장치는 표시패널과, 상기 표시패널의 데이터라인들에 인가될 데이터전압을 생성하는 데이터 구동회로와, 상기 데이터 구동회로의 2개의 출력 채널들마다 접속된 k+1(k는 3 이상의 홀수)개의 먹스 스위치들을 포함하고, 상기 먹스 스위치들의 스위칭 동작을 통해 상기 데이터전압을 시분할하여 k개의 데이터라인들에 분배하는 데이터 샘플링부와, 상기 먹스 스위치들의 턴-온 타임을 제어하기 위해 k+1개의 먹스 제어신호들을 생성하되, 상기 k+1개의 먹스 제어신호들 중 일부를 1 수평 기간 내에서 서로 중첩시켜 생성하는 제어신호 생성부를 구비한다.A display device according to the present invention includes a display panel, a data driving circuit for generating a data voltage to be applied to data lines of the display panel, and k+1 (k is an odd number of 3 or more) mux switches, a data sampling unit that time-divisions the data voltage through a switching operation of the mux switches and distributes them to k data lines, and to control turn-on times of the mux switches and a control signal generator that generates k+1 mux control signals and overlaps some of the k+1 mux control signals with each other within one horizontal period.

Description

고 해상도 구현을 위한 표시장치{Display Device For Implementing High-Resolution}Display Device For Implementing High-Resolution

본 발명은 표시장치에 관한 것으로, 특히 고 해상도 구현에 적합한 표시장치에 관한 것이다.
The present invention relates to a display device, and more particularly, to a display device suitable for realizing high resolution.

액티브 매트릭스(Active Matrix) 구동방식의 표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다.An active matrix driving type display device displays a moving picture using a thin film transistor (hereinafter referred to as "TFT") as a switching element.

표시장치는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 표시패널의 데이터라인들에 공급하기 위한 데이터 구동회로를 포함한다. 통상, 데이터 구동회로의 출력 채널들은 표시패널에 형성된 데이터라인들에 1:1로 접속된다. 그런데, 데이터 구동회로는 다른 부품들에 비해 고가이므로, 데이터 구동회로의 사이즈 및 제조 비용을 줄이기 위해 MUX 기술이 제안된 바 있다. MUX 기술은 데이터 구동회로의 출력 채널들과 데이터라인들을 1:2, 1:3, 1:4, 1:5 또는 그 이상의 비율로 접속시키는 시분할 기술이다.The display device includes a data driving circuit for converting digital video data into analog data voltages and supplying them to data lines of a display panel. In general, output channels of the data driving circuit are connected 1:1 to data lines formed on the display panel. However, since the data driving circuit is expensive compared to other components, the MUX technology has been proposed to reduce the size and manufacturing cost of the data driving circuit. The MUX technology is a time division technology that connects output channels and data lines of the data driving circuit in a ratio of 1:2, 1:3, 1:4, 1:5 or higher.

일 예로 3 MUX 기술은 도 1과 같이 게이트펄스에 의해 정의되는 1 수평기간(1H)을 먹스 제어신호들(MUX1~MUX3)을 이용하여 3개로 시분할 하고, 제1 먹스 제어신호(MUX1)가 온 되는 기간 동안 데이터 구동회로의 출력 채널로부터 제1 데이터라인에 제1 데이터전압을 공급하고, 제2 먹스 제어신호(MUX2)가 온 되는 기간 동안 데이터 구동회로의 상기 출력 채널로부터 제2 데이터라인에 제2 데이터전압을 공급하며, 제3 먹스 제어신호(MUX3)가 온 되는 기간 동안 데이터 구동회로의 상기 출력 채널로부터 제3 데이터라인에 제3 데이터전압을 공급한다. 이렇게 3 MUX 기술은 1개의 출력 채널을 통해 3개의 데이터라인들을 시분할 구동하기 때문에, 데이터라인 대비 출력 채널의 개수를 1/3배로 줄일 수 있어 데이터 구동회로의 사이즈와 제조 비용을 줄이는 데 효과적이다.For example, in the 3 MUX technology, as shown in FIG. 1 , one horizontal period 1H defined by a gate pulse is time-divided into three using the mux control signals MUX1 to MUX3, and the first mux control signal MUX1 is turned on. a first data voltage is supplied to the first data line from the output channel of the data driving circuit during the The second data voltage is supplied, and a third data voltage is supplied from the output channel of the data driving circuit to the third data line while the third mux control signal MUX3 is turned on. In this way, since the 3 MUX technology time-divisionally drives three data lines through one output channel, the number of output channels compared to the data lines can be reduced by one-third, which is effective in reducing the size and manufacturing cost of the data driving circuit.

그런데, 최근 표시패널의 해상도가 점점 높아짐에 따라 1 수평기간(1H) 즉, 1 프레임 기간을 수직 해상도로 나눈 값은 점점 줄어들고 있다. 따라서, 한 수평라인에 배치된 픽셀들은 해당 1 수평기간(1H) 내에서 데이터전압을 충전해야 하는데 고해상도 모델에서 충전 시간은 점점 줄어들고 있다. 특히, 고해상도 모델에 상기와 같은 MUX 기술을 적용하면 데이터전압의 충전 시간이 더욱 줄어들어 원하는 화상 구현이 어려워진다.
However, as the resolution of the display panel is recently increased, the value obtained by dividing one horizontal period (1H), ie, one frame period by the vertical resolution, is gradually decreasing. Accordingly, the pixels arranged in one horizontal line need to be charged with data voltage within the corresponding one horizontal period (1H), and the charging time is gradually decreasing in the high-resolution model. In particular, when the MUX technology as described above is applied to a high-resolution model, the charging time of the data voltage is further reduced, making it difficult to realize a desired image.

따라서, 본 발명의 목적은 MUX 기술을 이용하여 데이터 구동회로의 출력 채널수를 데이터라인의 개수보다 줄이되, 1 수평기간(1H) 내에서 데이터전압의 충전 시간을 최대한 확보할 수 있도록 한 표시장치를 제공하는 데 있다.
Accordingly, it is an object of the present invention to provide a display device in which the number of output channels of the data driving circuit is reduced compared to the number of data lines by using the MUX technology, and the charging time of the data voltage is secured as much as possible within one horizontal period (1H). is to provide

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 표시장치는 표시패널과, 상기 표시패널의 데이터라인들에 인가될 데이터전압을 생성하는 데이터 구동회로와, 상기 데이터 구동회로의 2개의 출력 채널들마다 접속된 k+1(k는 3 이상의 홀수)개의 먹스 스위치들을 포함하고, 상기 먹스 스위치들의 스위칭 동작을 통해 상기 데이터전압을 시분할하여 k개의 데이터라인들에 분배하는 데이터 샘플링부와, 상기 먹스 스위치들의 턴-온 타임을 제어하기 위해 k+1개의 먹스 제어신호들을 생성하되, 상기 k+1개의 먹스 제어신호들 중 일부를 1 수평 기간 내에서 서로 중첩시켜 생성하는 제어신호 생성부를 구비한다.In order to achieve the above object, a display device according to an embodiment of the present invention includes a display panel, a data driving circuit generating data voltages to be applied to data lines of the display panel, and two output channels of the data driving circuit. a data sampling unit including k+1 (k is an odd number of 3 or more) mux switches connected to each of the mux switches, time-dividing the data voltage through switching operations of the mux switches and distributing the data voltage to k data lines; and a control signal generator generating k+1 mux control signals to control turn-on times of the switches, and overlapping some of the k+1 mux control signals with each other within one horizontal period.

상기 2개의 출력 채널들이 제1 출력 채널과 제2 출력 채널로 구성될 때, 상기 k개의 데이터라인들 중 어느 하나는, 상기 1 수평 기간 내의 서로 다른 타이밍에 상기 제1 출력 채널과 상기 제2 출력 채널로부터 동일한 데이터전압을 인가받는 다.When the two output channels are composed of a first output channel and a second output channel, any one of the k data lines may be configured to have the first output channel and the second output channel at different timings within the one horizontal period. The same data voltage is applied from the channel.

상기 k가 3으로 선택될 때 상기 데이터 샘플링부는, 제1 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제1 데이터전압을 제1 데이터라인에 인가하는 제1 먹스 스위치와, 제2 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제2 데이터전압을 제2 데이터라인에 인가하는 제2 먹스 스위치와, 제3 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 상기 제2 데이터전압을 상기 제2 데이터라인에 인가하는 제3 먹스 스위치와, 제4 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 제3 데이터전압을 제3 데이터라인에 인가하는 제4 먹스 스위치를 구비한다.When k is selected as 3, the data sampling unit includes a first mux switch that is switched according to a first mux control signal to apply a first data voltage from the first output channel to a first data line; a second mux switch switched according to a control signal to apply a second data voltage from the first output channel to a second data line; and a second mux switch switched according to a third mux control signal to apply the second data voltage from the first output channel to the second output channel a third mux switch for applying a data voltage to the second data line; and a fourth mux switch for applying a third data voltage from the second output channel to a third data line by being switched according to a fourth mux control signal; be prepared

상기 1 수평 기간 내에서, 상기 제1 먹스 제어신호는 2/3 수평 기간만큼의 제1 구간 동안 온 레벨로 생성되고, 상기 제2 먹스 제어신호는 상기 제1 구간에 뒤이어 1/3 수평 기간만큼의 제2 구간 동안 온 레벨로 생성되며, 상기 제3 먹스 제어신호는 상기 제1 먹스 제어신호와 부분적으로 중첩되어 1/3 수평 기간만큼의 제3 구간 동안 온 레벨로 생성되고, 상기 제4 먹스 제어신호는 상기 제1 및 제2 먹스 제어신호와 부분적으로 중첩되며 상기 제3 구간에 뒤이어 2/3 수평 기간만큼의 제4 구간 동안 온 레벨로 생성된다.In the one horizontal period, the first mux control signal is generated at an on level for a first period equal to 2/3 horizontal period, and the second mux control signal is generated for a third horizontal period following the first period. is generated at an on level during a second period of , and the third mux control signal partially overlaps with the first mux control signal and is generated at an on level during a third period of 1/3 horizontal period, and the fourth mux control signal The control signal partially overlaps with the first and second mux control signals and is generated at an on level during a fourth period equal to a 2/3 horizontal period following the third period.

상기 k가 5로 선택될 때 상기 데이터 샘플링부는, 제1 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제1 데이터전압을 제1 데이터라인에 인가하는 제1 먹스 스위치와, 제2 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제2 데이터전압을 제2 데이터라인에 인가하는 제2 먹스 스위치와, 제3 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제3 데이터전압을 제3 데이터라인에 인가하는 제3 먹스 스위치와, 제4 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 상기 제3 데이터전압을 상기 제3 데이터라인에 인가하는 제4 먹스 스위치와, 제5 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 제4 데이터전압을 제4 데이터라인에 인가하는 제5 먹스 스위치와, 제6 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 제5 데이터전압을 제5 데이터라인에 인가하는 제6 먹스 스위치를 구비한다.When k is selected as 5, the data sampling unit includes a first mux switch that is switched according to a first mux control signal to apply a first data voltage from the first output channel to a first data line; a second mux switch switched according to a control signal to apply a second data voltage from the first output channel to a second data line; and a second mux switch switched according to a third mux control signal to apply third data from the first output channel a third mux switch for applying a voltage to a third data line; a fourth mux switch for applying the third data voltage from the second output channel to the third data line by being switched according to a fourth mux control signal; , a fifth mux switch that is switched according to a fifth mux control signal to apply a fourth data voltage from the second output channel to a fourth data line, and a fifth mux switch that is switched according to a sixth mux control signal from the second output channel and a sixth mux switch for applying a fifth data voltage of .

상기 1 수평 기간 내에서, 상기 제1 먹스 제어신호는 2/5 수평 기간만큼의 제1 구간 동안 온 레벨로 생성되고, 상기 제2 먹스 제어신호는 상기 제1 구간에 뒤이어 2/5 수평 기간 만큼의 제2 구간 동안 온 레벨로 생성되고, 상기 제3 먹스 제어신호는 상기 제2 구간에 뒤이어 1/5 수평 기간만큼의 제3 구간 동안 온 레벨로 생성되며, 상기 제4 먹스 제어신호는 상기 제1 먹스 제어신호와 부분적으로 중첩되어 1/5 수평 기간만큼의 제4 구간 동안 온 레벨로 생성되고, 상기 제5 먹스 제어신호는 상기 제1 및 제2 먹스 제어신호와 부분적으로 중첩되며 상기 제4 구간에 뒤이어 2/5 수평 기간만큼의 제5 구간 동안 온 레벨로 생성되고, 상기 제6 먹스 제어신호는 상기 제2 및 제3 먹스 제어신호와 부분적으로 중첩되며 상기 제5 구간에 뒤이어 2/5 수평 기간만큼의 제6 구간 동안 온 레벨로 생성된다.Within the 1 horizontal period, the first mux control signal is generated at an on level for a first period equal to 2/5 horizontal period, and the second mux control signal is generated for a 2/5 horizontal period following the first period. is generated at an on level during a second period of , the third mux control signal is generated at an on level for a third period equal to 1/5 horizontal period following the second period, and the fourth mux control signal is The first mux control signal is partially overlapped and the on level is generated for a fourth period equal to 1/5 horizontal period, and the fifth mux control signal is partially overlapped with the first and second mux control signals and the fourth The on-level is generated for a fifth period equal to a 2/5 horizontal period following the period, the sixth mux control signal partially overlaps the second and third mux control signals, and 2/5 following the fifth period The on level is generated during the sixth period equal to the horizontal period.

상기 k가 7로 선택될 때 상기 데이터 샘플링부는, 제1 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제1 데이터전압을 제1 데이터라인에 인가하는 제1 먹스 스위치와, 제2 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제2 데이터전압을 제2 데이터라인에 인가하는 제2 먹스 스위치와, 제3 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제3 데이터전압을 제3 데이터라인에 인가하는 제3 먹스 스위치와, 제4 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제4 데이터전압을 제4 데이터라인에 인가하는 제4 먹스 스위치와, 제5 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 상기 제4 데이터전압을 상기 제4 데이터라인에 인가하는 제5 먹스 스위치와, 제6 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 제5 데이터전압을 제5 데이터라인에 인가하는 제6 먹스 스위치와, 제7 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 제6 데이터전압을 제6 데이터라인에 인가하는 제7 먹스 스위치와, 제8 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 제7 데이터전압을 제7 데이터라인에 인가하는 제8 먹스 스위치를 구비한다.When k is selected as 7, the data sampling unit includes a first mux switch that is switched according to a first mux control signal to apply a first data voltage from the first output channel to a first data line; a second mux switch switched according to a control signal to apply a second data voltage from the first output channel to a second data line; and a second mux switch switched according to a third mux control signal to apply third data from the first output channel a third mux switch for applying a voltage to a third data line; a fourth mux switch switched according to a fourth mux control signal to apply a fourth data voltage from the first output channel to a fourth data line; a fifth mux switch that is switched according to a 5 mux control signal to apply the fourth data voltage from the second output channel to the fourth data line; and a fifth mux switch that is switched according to a sixth mux control signal and is switched from the second output channel a sixth mux switch for applying a fifth data voltage of ' to a fifth data line, and a seventh mux switch for applying a sixth data voltage from the second output channel to a sixth data line by being switched according to a seventh mux control signal a switch; and an eighth mux switch that is switched according to an eighth mux control signal and applies a seventh data voltage from the second output channel to a seventh data line.

상기 1 수평 기간 내에서, 상기 제1 먹스 제어신호는 2/7 수평 기간만큼의 제1 구간 동안 온 레벨로 생성되고, 상기 제2 먹스 제어신호는 상기 제1 구간에 뒤이어 2/7 수평 기간만큼의 제2 구간 동안 온 레벨로 생성되고, 상기 제3 먹스 제어신호는 상기 제2 구간에 뒤이어 2/7 수평 기간만큼의 제3 구간 동안 온 레벨로 생성되고, 상기 제4 먹스 제어신호는 상기 제3 구간에 뒤이어 1/7 수평 기간만큼의 제4 구간 동안 온 레벨로 생성되며, 상기 제5 먹스 제어신호는 상기 제1 먹스 제어신호와 부분적으로 중첩되어 1/7 수평 기간만큼의 제5 구간 동안 온 레벨로 생성되고, 상기 제6 먹스 제어신호는 상기 제1 및 제2 먹스 제어신호와 부분적으로 중첩되며 상기 제5 구간에 뒤이어 2/7 수평 기간만큼의 제6 구간 동안 온 레벨로 생성되고, 상기 제7 먹스 제어신호는 상기 제2 및 제3 먹스 제어신호와 부분적으로 중첩되며 상기 제6 구간에 뒤이어 2/7 수평 기간만큼의 제7 구간 동안 온 레벨로 생성되고, 상기 제8 먹스 제어신호는 상기 제3 및 제4 먹스 제어신호와 부분적으로 중첩되며 상기 제7 구간에 뒤이어 2/7 수평 기간만큼의 제8 구간 동안 온 레벨로 생성된다.
In the one horizontal period, the first mux control signal is generated at an on level for a first period equal to a 2/7 horizontal period, and the second mux control signal is generated for a 2/7 horizontal period following the first period. is generated at an on level during a second period of , the third mux control signal is generated at an on level for a third period equal to a 2/7 horizontal period following the second period, and the fourth mux control signal is After the third period, the on-level is generated for a fourth period equal to 1/7 horizontal period, and the fifth mux control signal partially overlaps with the first mux control signal and during a fifth period equal to 1/7 horizontal period generated at an on level, the sixth mux control signal partially overlaps with the first and second mux control signals, and is generated at an on level for a sixth period equal to a 2/7 horizontal period following the fifth period; The seventh mux control signal partially overlaps the second and third mux control signals and is generated at an on level during a seventh period equal to a 2/7 horizontal period following the sixth period, and the eighth mux control signal is partially overlapped with the third and fourth mux control signals and is generated at an on level during an eighth period equal to a 2/7 horizontal period following the seventh period.

본 발명은 1:1.5, 1:2.5, 또는 1:3.5 등의 MUX 기술을 이용함으로써, 데이터 구동회로의 출력 채널수를 데이터라인의 개수보다 줄이되, 1 수평기간(1H) 내에서 데이터전압의 충전 시간을 최대한 확보할 수 있다.
According to the present invention, the number of output channels of the data driving circuit is reduced than the number of data lines by using MUX technology such as 1:1.5, 1:2.5, or 1:3.5, and the data voltage is charged within one horizontal period (1H). You can make the most of your time.

도 1은 종래 1:3 MUX 기술에서 1 수평기간이 3개로 시분할 되는 것을 보여주는 도면.
도 2는 본 발명의 실시예에 따른 표시장치를 보여주는 블록도.
도 3은 본 발명의 일 실시예에 따른 2:3 MUX 기술을 보여주는 도면.
도 4는 도 3의 구동 타이밍을 보여주는 도면.
도 5는 본 발명의 일 실시예에 따른 2:5 MUX 기술을 보여주는 도면.
도 6은 도 5의 구동 타이밍을 보여주는 도면.
도 7은 본 발명의 일 실시예에 따른 2:7 MUX 기술을 보여주는 도면.
도 8은 도 7의 구동 타이밍을 보여주는 도면.
도 9는 종래 1:3 MUX 기술과 본 발명의 2:5 MUX 기술 간, 데이터전압의 충전 시간, 충전 전압 크기, 및 충전률을 비교하여 보여주는 도면.1 is a view showing that one horizontal period is time-divided into three in the conventional 1:3 MUX technique.
2 is a block diagram illustrating a display device according to an embodiment of the present invention;
3 is a diagram illustrating a 2:3 MUX technique according to an embodiment of the present invention.
FIG. 4 is a view showing a driving timing of FIG. 3 ;
5 is a diagram illustrating a 2:5 MUX technique according to an embodiment of the present invention.
6 is a view showing a driving timing of FIG. 5 ;
7 is a diagram illustrating a 2:7 MUX technique according to an embodiment of the present invention.
FIG. 8 is a view showing a driving timing of FIG. 7 ;
9 is a view showing a comparison between the charging time of data voltage, the size of the charging voltage, and the charging rate between the conventional 1:3 MUX technique and the 2:5 MUX technique of the present invention.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings. In the following description, if it is determined that a detailed description of a known function or configuration related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted.

도 2 본 발명의 실시예에 따른 표시장치를 나타내는 블록도이다.2 is a block diagram illustrating a display device according to an exemplary embodiment of the present invention.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 표시장치(Organic Light Emitting Display, OLED) 등의 평판 표시장치로 구현될 수 있다. The display device of the present invention is a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an organic light emitting display (Organic Light Emitting Display, OLED) may be implemented as a flat panel display device.

이하의 설명에서 표시장치는 액정표시장치를 일 예로서 설명되지만, 본 발명의 기술적 사상은 액정표시장치에 한정되지 않음에 주의하여야 한다.In the following description, the display device will be described with a liquid crystal display device as an example, but it should be noted that the technical spirit of the present invention is not limited to the liquid crystal display device.

도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 데이터 샘플링부(15), 데이터 구동회로(12), 게이트 구동회로(13), 타이밍 콘트롤러(11), 및 제어신호 생성부(16) 등을 구비한다.Referring to FIG. 2 , a display device according to an embodiment of the present invention includes a display panel 10 , a data sampling unit 15 , a data driving circuit 12 , a gate driving circuit 13 , a timing controller 11 , and A control signal generating unit 16 and the like are provided.

표시패널(10)은 두 장의 유리기판 사이에 배치된 액정분자들을 구비한다. 이 표시패널(10)에는 데이터라인들(18)과 게이트라인들(19)의 교차 구조에 의해 매트릭스 형태로 배치된 다수의 액정셀들(Clc)이 구비된다. The display panel 10 includes liquid crystal molecules disposed between two glass substrates. The display panel 10 is provided with a plurality of liquid crystal cells Clc arranged in a matrix form by an intersecting structure of data lines 18 and gate lines 19 .

표시패널(10)의 하부 유리기판에는 다수의 데이터라인들(18), 다수의 게이트라인들(19), TFT(Thin Film Transistor)들, 상기 TFT들에 각각 접속된 액정셀(Clc)의 화소전극(1), 화소전극(1)에 대향되는 공통전극(2), 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이(14)가 형성된다. 화소 어레이(14)에는 화상 표시를 위한 다수의 픽셀들이 구비된다. 픽셀들 각각은 적색 구현을 위한 R 액정셀과, 녹색 구현을 위한 G 액정셀과, 청색 구현을 위한 B 액정셀을 포함한다. On the lower glass substrate of the display panel 10, a plurality of data lines 18, a plurality of gate lines 19, thin film transistors (TFTs), and pixels of a liquid crystal cell Clc respectively connected to the TFTs A pixel array 14 including an electrode 1 , a common electrode 2 opposite to the pixel electrode 1 , and a storage capacitor Cst is formed. The pixel array 14 is provided with a plurality of pixels for image display. Each of the pixels includes an R liquid crystal cell for red implementation, a G liquid crystal cell for green implementation, and a B liquid crystal cell for blue implementation.

표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. A black matrix, a color filter, and a common electrode 2 are formed on the upper glass substrate of the display panel 10 . The common electrode 2 is formed on the upper glass substrate in a vertical electric field driving method such as TN (Twisted Nematic) mode and VA (Vertical Alignment) mode, IPS (In Plane Switching) mode and FFS (Fringe Field Switching) mode and It is formed on the lower glass substrate together with the pixel electrode 1 in the same horizontal electric field driving method.

표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. A polarizing plate having optical axes orthogonal to each other is attached to each of the upper and lower glass substrates of the display panel 10 , and an alignment layer for setting a pretilt angle of the liquid crystal is formed on the inner surface in contact with the liquid crystal.

데이터 구동회로(12)는 데이터라인(18)의 개수보다 작은 개수를 갖는 출력 채널들을 구비하며, 출력 채널들은 소스 버스라인들(17)을 통해 데이터 샘플링부(15)에 접속된다. 데이터 구동회로(12)는 타이밍 콘트롤러(11)의 제어하에 입력 디지털 비디오 데이터(R,G,B)를 아날로그 데이터전압으로 변환한다. 그리고, 데이터 구동회로(12)는 이 데이터전압을 출력 채널들을 통해 소스 버스라인들(17)에 공급한다.The data driving circuit 12 has output channels having a number smaller than the number of data lines 18 , and the output channels are connected to the data sampling unit 15 through source bus lines 17 . The data driving circuit 12 converts the input digital video data R, G, and B into analog data voltages under the control of the timing controller 11 . Then, the data driving circuit 12 supplies the data voltage to the source bus lines 17 through the output channels.

데이터 샘플링부(15)는 제1 개수의 소스 버스라인들(17)과 상기 제1 개수보다 많은 제2 개수의 데이터라인들(18) 사이에 접속되어 소스 버스라인들(17)로부터 입력되는 데이터전압을 시분할하여 데이터라인들(18)에 분배한다. 예컨대, 데이터 샘플링부(15)는 도 3과 같은 4개의 먹스 제어신호들에 응답하여 2:3 비율로 데이터전압을 분배하거나, 도 5와 같은 6개의 먹스 제어신호들에 응답하여 2:5 비율로 데이터전압을 분배할 수 있다. 또한, 데이터 샘플링부(15)는 도 7과 같은 8개의 먹스 제어신호들에 응답하여 2:7 비율로 데이터전압을 분배할 수 있다. 본 발명은 데이터전압의 분배 비율에 제한되지 않는다. 분배 비율에 따라 데이터 샘플링부(15)를 구성하는 먹스 스위치들의 개수가 정해진다. 데이터 샘플링부(15)는 상기 비율들만큼 데이터전압을 시분할 분배함으로써 데이터 구동회로(12)의 출력 채널 개수를 데이터라인들에 비해 2/3, 2/5, 또는 2/7만큼 줄일 수 있다.The data sampling unit 15 is connected between a first number of source bus lines 17 and a second number of data lines 18 greater than the first number to receive data input from the source bus lines 17 . The voltage is time-divided and distributed to the data lines 18 . For example, the data sampling unit 15 divides the data voltage at a 2:3 ratio in response to four multiplexer control signals as shown in FIG. 3 or at a 2:5 ratio in response to six multiplexer control signals as shown in FIG. 5 . to divide the data voltage. In addition, the data sampling unit 15 may divide the data voltage in a 2:7 ratio in response to eight MUX control signals as shown in FIG. 7 . The present invention is not limited to the distribution ratio of the data voltage. The number of mux switches constituting the data sampling unit 15 is determined according to the distribution ratio. The data sampling unit 15 may time-division the data voltage by the ratios, thereby reducing the number of output channels of the data driving circuit 12 by 2/3, 2/5, or 2/7 compared to the data lines.

이를 위해, 본 발명의 데이터 샘플링부(15)는 데이터 구동회로(12)의 2개의 출력 채널들마다 접속된 k+1(k는 3 이상의 홀수)개의 먹스 스위치들을 포함하고, 상기 먹스 스위치들의 스위칭 동작을 통해 데이터전압을 시분할하여 k개의 데이터라인들(18)에 분배할 수 있다.To this end, the data sampling unit 15 of the present invention includes k+1 (k is an odd number of 3 or more) mux switches connected to every two output channels of the data driving circuit 12, and the switching of the mux switches Through the operation, the data voltage may be time-divided and distributed to the k data lines 18 .

제어신호 생성부(16)는 타이밍 콘트롤러(11)의 제어하에 데이터 샘플링부(15)에 포함된 먹스 스위치들의 턴-온 타임을 제어하기 위해 k+1개의 먹스 제어신호들을 생성한다. 제어신호 생성부(16)는 1 수평기간(1H) 내에서 데이터전압의 충전 시간이 최대한 확보되도록 상기 k+1개의 먹스 제어신호들 중 일부를 1 수평 기간 내에서 서로 중첩시켜 생성한다.The control signal generator 16 generates k+1 MUX control signals to control turn-on times of the MUX switches included in the data sampling unit 15 under the control of the timing controller 11 . The control signal generator 16 overlaps some of the k+1 mux control signals with each other within one horizontal period so as to secure the maximum charging time of the data voltage within one horizontal period 1H.

또한, 데이터 구동회로(12)의 2개의 출력 채널들이 제1 출력 채널(SD1)과 제2 출력 채널(SD2)로 구성될 때, 1 수평기간(1H) 내에서 데이터전압의 충전 시간이 최대한 확보되도록,상기 k개의 데이터라인들 중 어느 하나는, 1 수평 기간 내의 서로 다른 타이밍에 상기 제1 출력 채널과 상기 제2 출력 채널로부터 동일한 데이터전압을 인가받는다.In addition, when the two output channels of the data driving circuit 12 are configured with the first output channel SD1 and the second output channel SD2 , the charging time of the data voltage is maximized within one horizontal period 1H. Preferably, one of the k data lines receives the same data voltage from the first output channel and the second output channel at different timings within one horizontal period.

게이트 구동회로(13)는 타이밍 콘트롤러(11)의 제어하에 스캔펄스를 발생하고, 이 스캔펄스를 게이트라인들(19)에 라인 순차 방식으로 공급하여 데이터전압이 공급되는 화소 어레이(14)의 수평 픽셀라인을 선택한다. 게이트 구동회로(13)는 스캔펄스를 생성하는 게이트 쉬프트 레지스터와, 스캔펄스의 전압을 액정셀의 구동에 적합한 레벨로 쉬프트시키기 위한 레벨 쉬프터 등을 포함한다. 게이트 구동회로(13)의 게이트 쉬프트 레지스터는 표시패널(10)에서 화소 어레이(14)의 바깥의 비 표시영역에 직접 형성될 수 있다. The gate driving circuit 13 generates scan pulses under the control of the timing controller 11 , and supplies the scan pulses to the gate lines 19 in a line-sequential manner in a horizontal manner of the pixel array 14 to which the data voltage is supplied. Select the pixel line. The gate driving circuit 13 includes a gate shift register for generating a scan pulse, a level shifter for shifting the voltage of the scan pulse to a level suitable for driving a liquid crystal cell, and the like. The gate shift register of the gate driving circuit 13 may be directly formed in the non-display area outside the pixel array 14 of the display panel 10 .

타이밍 콘트롤러(11)는 시스템(미도시)으로부터 공급되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블신호(DE) 및 클럭신호(DCLK) 등을 이용하여 데이터 구동회로(12), 게이트 구동회로(13) 및 제어신호 생성부(16)의 동작 타이밍을 제어한다. The timing controller 11 uses the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, the data enable signal DE, and the clock signal DCLK supplied from the system (not shown) to the data driving circuit 12 . ), the gate driving circuit 13 and the operation timing of the control signal generator 16 are controlled.

데이터 구동회로(12)를 제어하기 위한 데이터 제어신호(DDC)에는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 쉬프트 클럭(Source Shift Clock : SSC), 소스 출력 인이에블신호(Source Output Enable : SOE), 극성제어신호(Polarity : POL) 등이 포함된다. 게이트 구동회로(13)를 제어하기 위한 게이트 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등이 포함된다. The data control signal DDC for controlling the data driving circuit 12 includes a source start pulse (SSP), a source shift clock (SSC), and a source output enable signal (Source Output Enable: SOE), and a polarity control signal (Polarity: POL). The gate control signal GDC for controlling the gate driving circuit 13 includes a gate start pulse (GSP), a gate shift clock (GSC), and a gate output enable signal (Gate Output Enable: GOE). ), etc. are included.

타이밍 콘트롤러(11)는 시스템으로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(10)의 화소 어레이(14)에 맞게 정렬하여 데이터 구동회로(12)에 공급한다. 타이밍 콘트롤러(11)는 제어신호 생성부(16)를 제어하여, 먹스 제어신호들을 원하는 타이밍에 맞게 생성한다.
The timing controller 11 aligns the digital video data RGB input from the system to the pixel array 14 of the display panel 10 and supplies it to the data driving circuit 12 . The timing controller 11 controls the control signal generator 16 to generate mux control signals according to a desired timing.

[제1 실시예][First embodiment]

도 3은 본 발명의 일 실시예에 따른 2:3 MUX 기술을 보여준다. 그리고, 도 4는 도 3의 구동 타이밍을 보여준다.3 shows a 2:3 MUX technique according to an embodiment of the present invention. And, FIG. 4 shows the driving timing of FIG. 3 .

도 3을 참조하면, 본 발명의 일 실시예에 따른 데이터 샘플링부(15)는 제1 내지 제4 먹스 제어신호(MUX1,MUX2-1,MUX2-2,MUX3)에 따라 스위칭됨으로써, 제1 및 제2 출력 채널(SD1,SD2)로부터 출력되는 제1 내지 제3 데이터전압(D1,D2,D3)을 시분할하여 제1 내지 제3 데이터라인(181,182,183)에 출력한다. Referring to FIG. 3 , the data sampling unit 15 according to an embodiment of the present invention is switched according to first to fourth mux control signals MUX1, MUX2-1, MUX2-2, and MUX3, so that the first and fourth The first to third data voltages D1 , D2 , and D3 output from the second output channels SD1 and SD2 are time-divided and output to the first to third data lines 181 , 182 , and 183 .

이를 위해, 데이터 샘플링부(15)는 제1 내지 제4 먹스 스위치(T1~T4)를 구비한다. To this end, the data sampling unit 15 includes first to fourth mux switches T1 to T4.

제1 먹스 스위치(T1)는 제1 먹스 제어신호(MUX1)에 따라 스위칭되어 제1 출력 채널(SD1)로부터의 제1 데이터전압(D1)을 제1 데이터라인(181)에 인가한다. 제2 먹스 스위치(T2)는 제2 먹스 제어신호(MUX2-1)에 따라 스위칭되어 상기 제1 출력 채널(SD1)로부터의 제2 데이터전압(D2)을 제2 데이터라인(182)에 인가한다. 제3 먹스 스위치(T3)는 제3 먹스 제어신호(MUX2-2)에 따라 스위칭되어 상기 제2 출력 채널(SD2)로부터의 상기 제2 데이터전압(D2)을 상기 제2 데이터라인(182)에 인가한다. 그리고, 제4 먹스 스위치(T4)는 제4 먹스 제어신호(MUX3)에 따라 스위칭되어 상기 제2 출력 채널(SD2)로부터의 제3 데이터전압(D3)을 제3 데이터라인(183)에 인가한다.The first MUX switch T1 is switched according to the first MUX control signal MUX1 to apply the first data voltage D1 from the first output channel SD1 to the first data line 181 . The second MUX switch T2 is switched according to the second MUX control signal MUX2-1 to apply the second data voltage D2 from the first output channel SD1 to the second data line 182 . . The third mux switch T3 is switched according to the third mux control signal MUX2 - 2 to apply the second data voltage D2 from the second output channel SD2 to the second data line 182 . approve The fourth mux switch T4 is switched according to the fourth mux control signal MUX3 to apply the third data voltage D3 from the second output channel SD2 to the third data line 183 . .

이때, 1 수평기간(1H) 내에서 데이터전압의 충전 시간이 최대한 확보되도록 제1 내지 제4 먹스 제어신호(MUX1,MUX2-1,MUX2-2,MUX3) 중 일부는 도 4와 같이 1 수평 기간 내에서 서로 중첩되어 인가된다. At this time, some of the first to fourth mux control signals MUX1, MUX2-1, MUX2-2, and MUX3 are selected for one horizontal period as shown in FIG. 4 to ensure the maximum charging time of the data voltage within one horizontal period 1H. They are applied overlapping each other within.

구체적으로, 1 수평 기간(1H) 내에서, 제1 먹스 제어신호(MUX1)는 2/3 수평 기간(2H/3)만큼의 제1 구간(t1) 동안 온 레벨로 생성되고, 제2 먹스 제어신호(MUX2-1)는 상기 제1 구간에 뒤이어 1/3 수평 기간(1H/3)만큼의 제2 구간(t2) 동안 온 레벨로 생성된다. 그리고, 제3 먹스 제어신호(MUX2-2)는 상기 제1 먹스 제어신호(MUX1)와 부분적으로 중첩되어 1/3 수평 기간(1H/3)만큼의 제3 구간(t3) 동안 온 레벨로 생성되고, 제4 먹스 제어신호(MUX3)는 상기 제1 및 제2 먹스 제어신호(MUX1,MUX2-1)와 부분적으로 중첩되며 상기 제3 구간에 뒤이어 2/3 수평 기간(2H/3)만큼의 제4 구간(t4) 동안 온 레벨로 생성된다.Specifically, within one horizontal period 1H, the first mux control signal MUX1 is generated at an on level for the first period t1 for 2/3 horizontal period 2H/3, and the second mux control signal MUX1 The signal MUX2-1 is generated at an on level during the second period t2 for 1/3 horizontal period 1H/3 following the first period. In addition, the third mux control signal MUX2 - 2 partially overlaps the first mux control signal MUX1 and is generated at an on level during the third period t3 for 1/3 horizontal period 1H/3. and the fourth mux control signal MUX3 partially overlaps with the first and second mux control signals MUX1 and MUX2-1, and follows the third section for a 2/3 horizontal period (2H/3). The on-level is generated during the fourth period t4.

이러한 본 발명의 2:3 MUX 기술은 각 데이터전압의 충전 시간을 통상의 1:2 MUX 기술보다 늘릴 수 있는 장점이 있다. 통상의 1:2 MUX 기술이 1H/2 만큼의 데이터 충전 시간을 갖는데 반해, 본 발명의 2:3 MUX 기술은 2H/3 만큼의 데이터 충전 시간을 갖는다.
The 2:3 MUX technology of the present invention has an advantage in that the charging time of each data voltage can be increased compared to the general 1:2 MUX technology. A typical 1:2 MUX technique has a data charging time of 1H/2, whereas the 2:3 MUX technique of the present invention has a data charging time of 2H/3.

[제2 실시예][Second embodiment]

도 5는 본 발명의 일 실시예에 따른 2:5 MUX 기술을 보여준다. 그리고, 도 6은 도 5의 구동 타이밍을 보여준다.5 shows a 2:5 MUX technique according to an embodiment of the present invention. And, FIG. 6 shows the driving timing of FIG. 5 .

도 5를 참조하면, 본 발명의 일 실시예에 따른 데이터 샘플링부(15)는 제1 내지 제6 먹스 제어신호(MUX1,MUX2,MUX3-1,MUX3-2,MUX4,MUX5)에 따라 스위칭됨으로써, 제1 및 제2 출력 채널(SD1,SD2)로부터 출력되는 제1 내지 제5 데이터전압(D1~D5)을 시분할하여 제1 내지 제5 데이터라인(181~185)에 출력한다. Referring to FIG. 5 , the data sampling unit 15 according to an embodiment of the present invention is switched according to the first to sixth mux control signals MUX1, MUX2, MUX3-1, MUX3-2, MUX4, and MUX5. , first to fifth data voltages D1 to D5 output from the first and second output channels SD1 and SD2 are time-divided and output to the first to fifth data lines 181 to 185 .

이를 위해, 데이터 샘플링부(15)는 제1 내지 제6 먹스 스위치(T1~T6)를 구비한다. To this end, the data sampling unit 15 includes first to sixth mux switches T1 to T6.

제1 먹스 스위치(T1)는 제1 먹스 제어신호(MUX1)에 따라 스위칭되어 상기 제1 출력 채널(SD1)로부터의 제1 데이터전압(D1)을 제1 데이터라인(181)에 인가한다. 제2 먹스 스위치(T2)는 제2 먹스 제어신호(MUX2)에 따라 스위칭되어 상기 제1 출력 채널(SD1)로부터의 제2 데이터전압(D2)을 제2 데이터라인(182)에 인가한다. 제3 먹스 스위치(T3)는 제3 먹스 제어신호(MUX3-1)에 따라 스위칭되어 상기 제1 출력 채널(SD1)로부터의 제3 데이터전압(D3)을 제3 데이터라인(183)에 인가한다. 제4 먹스 스위치(T4)는 제4 먹스 제어신호(MUX3-2)에 따라 스위칭되어 상기 제2 출력 채널(SD2)로부터의 상기 제3 데이터전압(D3)을 상기 제3 데이터라인(183)에 인가한다. 제5 먹스 스위치(T5)는 제5 먹스 제어신호(MUX4)에 따라 스위칭되어 상기 제2 출력 채널(SD2)로부터의 제4 데이터전압(D4)을 제4 데이터라인(184)에 인가한다. 제6 먹스 스위치(T6)는 제6 먹스 제어신호(MUX5)에 따라 스위칭되어 상기 제2 출력 채널(SD2)로부터의 제5 데이터전압(D5)을 제5 데이터라인(185)에 인가한다.The first MUX switch T1 is switched according to the first MUX control signal MUX1 to apply the first data voltage D1 from the first output channel SD1 to the first data line 181 . The second mux switch T2 is switched according to the second mux control signal MUX2 to apply the second data voltage D2 from the first output channel SD1 to the second data line 182 . The third mux switch T3 is switched according to the third mux control signal MUX3 - 1 to apply the third data voltage D3 from the first output channel SD1 to the third data line 183 . . The fourth mux switch T4 is switched according to a fourth mux control signal MUX3 - 2 to apply the third data voltage D3 from the second output channel SD2 to the third data line 183 . approve The fifth mux switch T5 is switched according to the fifth mux control signal MUX4 to apply the fourth data voltage D4 from the second output channel SD2 to the fourth data line 184 . The sixth MUX switch T6 is switched according to the sixth MUX control signal MUX5 to apply the fifth data voltage D5 from the second output channel SD2 to the fifth data line 185 .

이때, 1 수평기간(1H) 내에서 데이터전압의 충전 시간이 최대한 확보되도록 제1 내지 제6 먹스 제어신호(MUX1,MUX2,MUX3-1,MUX3-2,MUX4,MUX5) 중 일부는 도 6과 같이 1 수평 기간 내에서 서로 중첩되어 인가된다. At this time, some of the first to sixth mux control signals MUX1, MUX2, MUX3-1, MUX3-2, MUX4, and MUX5 are shown in FIG. As such, they are applied overlapping each other within one horizontal period.

구체적으로, 1 수평 기간(1H) 내에서, 제1 먹스 제어신호(MUX1)는 2/5 수평 기간(2H/5)만큼의 제1 구간(t1) 동안 온 레벨로 생성되고, 제2 먹스 제어신호(MUX2)는 상기 제1 구간에 뒤이어 2/5 수평 기간(2H/5) 만큼의 제2 구간(t2) 동안 온 레벨로 생성되고, 제3 먹스 제어신호(MUX3-1)는 상기 제2 구간(t2)에 뒤이어 1/5 수평 기간(1H/5)만큼의 제3 구간(t3) 동안 온 레벨로 생성된다. 그리고, 제4 먹스 제어신호(MUX3-2)는 상기 제1 먹스 제어신호(MUX1)와 부분적으로 중첩되어 1/5 수평 기간(1H/5)만큼의 제4 구간(t4) 동안 온 레벨로 생성되고, 제5 먹스 제어신호(MUX4)는 상기 제1 및 제2 먹스 제어신호(MUX1,MUX2)와 부분적으로 중첩되며 상기 제4 구간(t4)에 뒤이어 2/5 수평 기간(2H/5)만큼의 제5 구간(t5) 동안 온 레벨로 생성되며, 제6 먹스 제어신호(MUX5)는 상기 제2 및 제3 먹스 제어신호(MUX2,MUX3-1)와 부분적으로 중첩되며 상기 제5 구간(t5)에 뒤이어 2/5 수평 기간(2H/5)만큼의 제6 구간(t6) 동안 온 레벨로 생성된다.Specifically, within one horizontal period 1H, the first mux control signal MUX1 is generated at an on level during the first period t1 for 2/5 horizontal periods 2H/5, and the second mux control signal MUX1 The signal MUX2 is generated at an on level during the second period t2 for 2/5 horizontal period 2H/5 following the first period, and the third mux control signal MUX3-1 is the second Following the period t2, the on-level is generated for a third period t3 equal to 1/5 horizontal period 1H/5. In addition, the fourth mux control signal MUX3 - 2 partially overlaps with the first mux control signal MUX1 and is generated at an on level for a fourth period t4 equal to 1/5 horizontal period 1H/5. and a fifth mux control signal MUX4 partially overlaps with the first and second mux control signals MUX1 and MUX2 and is followed by a 2/5 horizontal period (2H/5) following the fourth period t4. is generated at an on level during the fifth period t5 of , the sixth mux control signal MUX5 partially overlaps the second and third mux control signals MUX2 and MUX3-1, and the fifth period t5 ), the on-level is generated during the sixth period t6 for a 2/5 horizontal period (2H/5).

이러한 본 발명의 2:5 MUX 기술은 각 데이터전압의 충전 시간을 통상의 1:3 MUX 기술보다 늘릴 수 있는 장점이 있다. 통상의 1:3 MUX 기술이 1H/3 만큼의 데이터 충전 시간을 갖는데 반해, 본 발명의 2:5 MUX 기술은 2H/5 만큼의 데이터 충전 시간을 갖는다.
The 2:5 MUX technology of the present invention has an advantage in that the charging time of each data voltage can be increased compared to the general 1:3 MUX technology. A typical 1:3 MUX technology has a data charge time of 1H/3, whereas the 2:5 MUX technology of the present invention has a data charge time of 2H/5.

[제3 실시예][Third embodiment]

도 7은 본 발명의 일 실시예에 따른 2:7 MUX 기술을 보여준다. 그리고, 도 8은 도 7의 구동 타이밍을 보여준다.7 shows a 2:7 MUX technique according to an embodiment of the present invention. And, FIG. 8 shows the driving timing of FIG. 7 .

도 7을 참조하면, 본 발명의 일 실시예에 따른 데이터 샘플링부(15)는 제1 내지 제8 먹스 제어신호(MUX1,MUX2,MUX3,MUX4-1,MUX4-2,MUX5,MUX6,MUX7)에 따라 스위칭됨으로써, 제1 및 제2 출력 채널(SD1,SD2)로부터 출력되는 제1 내지 제7 데이터전압(D1~D7)을 시분할하여 제1 내지 제7 데이터라인(181~187)에 출력한다. Referring to FIG. 7 , the data sampling unit 15 according to an embodiment of the present invention includes first to eighth mux control signals (MUX1, MUX2, MUX3, MUX4-1, MUX4-2, MUX5, MUX6, MUX7). by switching in accordance with the time-division, the first to seventh data voltages D1 to D7 output from the first and second output channels SD1 and SD2 are time-divided and output to the first to seventh data lines 181 to 187 .

이를 위해, 데이터 샘플링부(15)는 제1 내지 제8 먹스 스위치(T1~T8)를 구비한다. To this end, the data sampling unit 15 includes first to eighth mux switches T1 to T8.

제1 먹스 스위치(T1)는 제1 먹스 제어신호(MUX1)에 따라 스위칭되어 상기 제1 출력 채널(SD1)로부터의 제1 데이터전압(D1)을 제1 데이터라인(181)에 인가한다. 제2 먹스 스위치(T2)는 제2 먹스 제어신호(MUX2)에 따라 스위칭되어 상기 제1 출력 채널(SD1)로부터의 제2 데이터전압(D2)을 제2 데이터라인(182)에 인가한다. 제3 먹스 스위치(T3)는 제3 먹스 제어신호(MUX3)에 따라 스위칭되어 상기 제1 출력 채널(SD1)로부터의 제3 데이터전압(D3)을 제3 데이터라인(183)에 인가한다. 제4 먹스 스위치(T4)는 제4 먹스 제어신호(MUX4-1)에 따라 스위칭되어 상기 제1 출력 채널(SD1)로부터의 제4 데이터전압(D4)을 제4 데이터라인(184)에 인가한다. 제5 먹스 스위치(T5)는 제5 먹스 제어신호(MUX4-2)에 따라 스위칭되어 상기 제2 출력 채널(SD2)로부터의 상기 제4 데이터전압(D4)을 상기 제4 데이터라인(184)에 인가한다. 제6 먹스 스위치(T6)는 제6 먹스 제어신호(MUX5)에 따라 스위칭되어 상기 제2 출력 채널(SD2)로부터의 제5 데이터전압(D5)을 제5 데이터라인(185)에 인가한다. 제7 먹스 스위치(T7)는 제7 먹스 제어신호(MUX6)에 따라 스위칭되어 상기 제2 출력 채널(SD2)로부터의 제6 데이터전압(D6)을 제6 데이터라인(186)에 인가한다. 제8 먹스 스위치(T8)제8 먹스 제어신호(MUX7)에 따라 스위칭되어 상기 제2 출력 채널(SD2)로부터의 제7 데이터전압(D7)을 제7 데이터라인(187)에 인가한다.The first MUX switch T1 is switched according to the first MUX control signal MUX1 to apply the first data voltage D1 from the first output channel SD1 to the first data line 181 . The second mux switch T2 is switched according to the second mux control signal MUX2 to apply the second data voltage D2 from the first output channel SD1 to the second data line 182 . The third mux switch T3 is switched according to the third mux control signal MUX3 to apply the third data voltage D3 from the first output channel SD1 to the third data line 183 . The fourth mux switch T4 is switched according to the fourth mux control signal MUX4 - 1 to apply the fourth data voltage D4 from the first output channel SD1 to the fourth data line 184 . . A fifth mux switch T5 is switched according to a fifth mux control signal MUX4 - 2 to apply the fourth data voltage D4 from the second output channel SD2 to the fourth data line 184 . approve The sixth MUX switch T6 is switched according to the sixth MUX control signal MUX5 to apply the fifth data voltage D5 from the second output channel SD2 to the fifth data line 185 . The seventh mux switch T7 is switched according to the seventh mux control signal MUX6 to apply the sixth data voltage D6 from the second output channel SD2 to the sixth data line 186 . The eighth mux switch T8 is switched according to the eighth mux control signal MUX7 to apply the seventh data voltage D7 from the second output channel SD2 to the seventh data line 187 .

이때, 1 수평기간(1H) 내에서 데이터전압의 충전 시간이 최대한 확보되도록 제1 내지 제8 먹스 제어신호(MUX1,MUX2,MUX3,MUX4-1,MUX4-2,MUX5,MUX6,MUX7) 중 일부는 도 8과 같이 1 수평 기간 내에서 서로 중첩되어 인가된다. At this time, some of the first to eighth mux control signals (MUX1, MUX2, MUX3, MUX4-1, MUX4-2, MUX5, MUX6, MUX7) to ensure the maximum charging time of the data voltage within one horizontal period (1H) are applied overlapping each other within one horizontal period as shown in FIG. 8 .

구체적으로, 1 수평 기간(1H) 내에서, 제1 먹스 제어신호(MUX1)는 2/7 수평 기간(2H/7)만큼의 제1 구간(t1) 동안 온 레벨로 생성되고, 제2 먹스 제어신호(MUX2)는 상기 제1 구간에 뒤이어 2/7 수평 기간(2H/7)만큼의 제2 구간(t2) 동안 온 레벨로 생성되고, 제3 먹스 제어신호(MUX3)는 상기 제2 구간(t2)에 뒤이어 2/7 수평 기간(2H/7)만큼의 제3 구간(t3) 동안 온 레벨로 생성되고, 제4 먹스 제어신호(MUX4-1)는 상기 제3 구간(t3)에 뒤이어 1/7 수평 기간(1H/7)만큼의 제4 구간(t4) 동안 온 레벨로 생성된다. 그리고, 제5 먹스 제어신호(MUX4-2)는 상기 제1 먹스 제어신호(MUX1)와 부분적으로 중첩되어 1/7 수평 기간(1H/7)만큼의 제5 구간(t5) 동안 온 레벨로 생성되고, 제6 먹스 제어신호(MUX5)는 상기 제1 및 제2 먹스 제어신호(MUX1,MUX2)와 부분적으로 중첩되며 상기 제5 구간(t5)에 뒤이어 2/7 수평 기간(2H/7)만큼의 제6 구간(t6) 동안 온 레벨로 생성되고, 제7 먹스 제어신호(MUX6)는 상기 제2 및 제3 먹스 제어신호(MUX2,MUX3)와 부분적으로 중첩되며 상기 제6 구간(t6)에 뒤이어 2/7 수평 기간(2H/7)만큼의 제7 구간(t7) 동안 온 레벨로 생성되고, 제8 먹스 제어신호(MUX7)는 상기 제3 및 제4 먹스 제어신호(MUX3,MUX4-1)와 부분적으로 중첩되며 상기 제7 구간(t7)에 뒤이어 2/7 수평 기간(2H/7)만큼의 제8 구간(t8) 동안 온 레벨로 생성된다.Specifically, within one horizontal period 1H, the first mux control signal MUX1 is generated at an on level for the first period t1 as long as the 2/7 horizontal period 2H/7, and the second mux control signal MUX1 The signal MUX2 is generated at an on level during the second period t2 for a 2/7 horizontal period (2H/7) following the first period, and the third mux control signal MUX3 is generated in the second period ( Following t2), the on level is generated for a third period t3 equal to 2/7 horizontal period 2H/7, and the fourth mux control signal MUX4-1 is 1 following the third period t3. The on level is generated during the fourth period t4 equal to the /7 horizontal period 1H/7. In addition, the fifth mux control signal MUX4-2 partially overlaps with the first mux control signal MUX1 and is generated at an on level for a fifth period t5 equal to 1/7 horizontal period 1H/7. and the sixth mux control signal MUX5 partially overlaps the first and second mux control signals MUX1 and MUX2 and is followed by the fifth period t5 by 2/7 horizontal period (2H/7). is generated at the on level during the sixth period t6 of , and the seventh mux control signal MUX6 partially overlaps the second and third mux control signals MUX2 and MUX3, and in the sixth period t6 Subsequently, the on level is generated during the seventh period t7 for the 2/7 horizontal period (2H/7), and the eighth mux control signal MUX7 is the third and fourth mux control signals MUX3 and MUX4-1. ) and is generated at an on level during the eighth period t8 for 2/7 horizontal period 2H/7 following the seventh period t7.

이러한 본 발명의 2:7 MUX 기술은 각 데이터전압의 충전 시간을 통상의 1:4 MUX 기술보다 늘릴 수 있는 장점이 있다. 통상의 1:4 MUX 기술이 1H/4 만큼의 데이터 충전 시간을 갖는데 반해, 본 발명의 2:7 MUX 기술은 2H/7 만큼의 데이터 충전 시간을 갖는다. The 2:7 MUX technology of the present invention has an advantage in that the charging time of each data voltage can be increased compared to the general 1:4 MUX technology. A typical 1:4 MUX technology has a data charge time of 1H/4, whereas the 2:7 MUX technology of the present invention has a data charge time of 2H/7.

도 9는 종래 1:3 MUX 기술과 본 발명의 2:5 MUX 기술 간, 데이터전압의 충전 시간, 충전 전압 크기, 및 충전률을 비교하여 보여준다.9 shows a comparison between the charging time of the data voltage, the size of the charging voltage, and the charging rate between the conventional 1:3 MUX technique and the 2:5 MUX technique of the present invention.

도 9를 참조하면, 실험에 의하면, 종래 1:3 MUX 기술이 0.75㎲의 충전 시간, 5.24V의 충전 전압 크기, 95.2%의 충전률을 보였다. 이에 반해 본 발명의 2:5 MUX 기술을 적용하면 충전 시간이 0.89㎲로 늘어 나고, 충전 전압의 크기가 5.35V로 증가하며, 충전률이 97.2%로 향상됨을 알 수 있었다.
Referring to FIG. 9 , according to the experiment, the conventional 1:3 MUX technology showed a charging time of 0.75 μs, a charging voltage of 5.24 V, and a charging rate of 95.2%. In contrast, when the 2:5 MUX technology of the present invention is applied, it can be seen that the charging time is increased to 0.89 μs, the magnitude of the charging voltage is increased to 5.35 V, and the charging rate is improved to 97.2%.

상술한 바와 같이 본 발명은 1:1.5, 1:2.5, 또는 1:3.5 등의 MUX 기술을 이용함으로써, 데이터 구동회로의 출력 채널수를 데이터라인의 개수보다 줄이되, 1 수평기간(1H) 내에서 데이터전압의 충전 시간을 최대한 확보할 수 있다.As described above, in the present invention, the number of output channels of the data driving circuit is reduced than the number of data lines by using MUX technology such as 1:1.5, 1:2.5, or 1:3.5, but within one horizontal period (1H) The charging time of the data voltage can be secured as much as possible.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art from the above description will be able to see that various changes and modifications can be made without departing from the technical spirit of the present invention. Accordingly, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동회로 13 : 게이트 구동회로
14 : 화소 어레이 15 : 데이터 샘플링부
16 : 제어신호 생성부10: display panel 11: timing controller
12: data driving circuit 13: gate driving circuit
14: pixel array 15: data sampling unit
16: control signal generator

Claims (8)

표시패널;
상기 표시패널의 데이터라인들에 인가될 데이터전압을 생성하는 데이터 구동회로;
상기 데이터 구동회로의 2개의 출력 채널들마다 접속된 k+1(k는 3 이상의 홀수)개의 먹스 스위치들을 포함하고, 상기 먹스 스위치들의 스위칭 동작을 통해 상기 데이터전압을 시분할하여 k개의 데이터라인들에 분배하는 데이터 샘플링부; 및
상기 먹스 스위치들의 턴-온 타임을 제어하기 위해 k+1개의 먹스 제어신호들을 생성하되, 상기 k+1개의 먹스 제어신호들 중 일부를 1 수평 기간 내에서 서로 중첩시켜 생성하는 제어신호 생성부를 구비하고,
상기 2개의 출력 채널들이 제1 출력 채널과 제2 출력 채널로 구성될 때,
상기 k개의 데이터라인들 중 어느 하나는, 상기 1 수평 기간 내의 서로 다른 타이밍에 상기 제1 출력 채널과 상기 제2 출력 채널로부터 동일한 데이터전압을 인가받는 것을 특징으로 하는 표시장치.display panel;
a data driving circuit for generating a data voltage to be applied to the data lines of the display panel;
k+1 (k is an odd number equal to or greater than 3) mux switches connected to each of the two output channels of the data driving circuit, and time division of the data voltage through switching operations of the mux switches to k data lines a data sampling unit that distributes; and
A control signal generator generating k+1 mux control signals to control turn-on times of the mux switches, and overlapping some of the k+1 mux control signals with each other within one horizontal period; do,
When the two output channels consist of a first output channel and a second output channel,
The display device according to claim 1, wherein the same data voltage is applied from the first output channel and the second output channel to any one of the k data lines at different timings within the one horizontal period. 삭제delete 제 1 항에 있어서,
상기 k가 3으로 선택될 때 상기 데이터 샘플링부는,
제1 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제1 데이터전압을 제1 데이터라인에 인가하는 제1 먹스 스위치;
제2 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제2 데이터전압을 제2 데이터라인에 인가하는 제2 먹스 스위치;
제3 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 상기 제2 데이터전압을 상기 제2 데이터라인에 인가하는 제3 먹스 스위치; 및
제4 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 제3 데이터전압을 제3 데이터라인에 인가하는 제4 먹스 스위치를 구비하는 것을 특징으로 하는 표시장치.The method of claim 1,
When k is selected as 3, the data sampling unit,
a first mux switch switched according to a first mux control signal to apply a first data voltage from the first output channel to a first data line;
a second mux switch switched according to a second mux control signal to apply a second data voltage from the first output channel to a second data line;
a third mux switch switched according to a third mux control signal to apply the second data voltage from the second output channel to the second data line; and
and a fourth mux switch that is switched according to a fourth mux control signal and applies a third data voltage from the second output channel to a third data line. 제 3 항에 있어서,
상기 1 수평 기간 내에서,
상기 제1 먹스 제어신호는 2/3 수평 기간만큼의 제1 구간 동안 온 레벨로 생성되고;
상기 제2 먹스 제어신호는 상기 제1 구간에 뒤이어 1/3 수평 기간만큼의 제2 구간 동안 온 레벨로 생성되며;
상기 제3 먹스 제어신호는 상기 제1 먹스 제어신호와 부분적으로 중첩되어 1/3 수평 기간만큼의 제3 구간 동안 온 레벨로 생성되고;
상기 제4 먹스 제어신호는 상기 제1 및 제2 먹스 제어신호와 부분적으로 중첩되며 상기 제3 구간에 뒤이어 2/3 수평 기간만큼의 제4 구간 동안 온 레벨로 생성되는 것을 특징으로 하는 표시장치.4. The method of claim 3,
within said 1 horizontal period,
the first mux control signal is generated at an on level for a first period equal to a 2/3 horizontal period;
the second mux control signal is generated at an on level for a second period equal to 1/3 horizontal period following the first period;
the third mux control signal partially overlaps with the first mux control signal and is generated at an on level for a third period of 1/3 horizontal period;
The display device of claim 1, wherein the fourth mux control signal partially overlaps the first and second mux control signals and is generated at an on level during a fourth period equal to a 2/3 horizontal period following the third period. 제 1 항에 있어서,
상기 k가 5로 선택될 때 상기 데이터 샘플링부는,
제1 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제1 데이터전압을 제1 데이터라인에 인가하는 제1 먹스 스위치;
제2 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제2 데이터전압을 제2 데이터라인에 인가하는 제2 먹스 스위치;
제3 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제3 데이터전압을 제3 데이터라인에 인가하는 제3 먹스 스위치;
제4 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 상기 제3 데이터전압을 상기 제3 데이터라인에 인가하는 제4 먹스 스위치;
제5 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 제4 데이터전압을 제4 데이터라인에 인가하는 제5 먹스 스위치; 및
제6 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 제5 데이터전압을 제5 데이터라인에 인가하는 제6 먹스 스위치를 구비하는 것을 특징으로 하는 표시장치.The method of claim 1,
When k is selected as 5, the data sampling unit,
a first mux switch switched according to a first mux control signal to apply a first data voltage from the first output channel to a first data line;
a second mux switch switched according to a second mux control signal to apply a second data voltage from the first output channel to a second data line;
a third mux switch switched according to a third mux control signal to apply a third data voltage from the first output channel to a third data line;
a fourth mux switch switched according to a fourth mux control signal to apply the third data voltage from the second output channel to the third data line;
a fifth mux switch switched according to a fifth mux control signal to apply a fourth data voltage from the second output channel to a fourth data line; and
and a sixth multiplexer switch switched according to a sixth multiplexer control signal to apply a fifth data voltage from the second output channel to a fifth data line. 제 5 항에 있어서,
상기 1 수평 기간 내에서,
상기 제1 먹스 제어신호는 2/5 수평 기간만큼의 제1 구간 동안 온 레벨로 생성되고;
상기 제2 먹스 제어신호는 상기 제1 구간에 뒤이어 2/5 수평 기간 만큼의 제2 구간 동안 온 레벨로 생성되고;
상기 제3 먹스 제어신호는 상기 제2 구간에 뒤이어 1/5 수평 기간만큼의 제3 구간 동안 온 레벨로 생성되며;
상기 제4 먹스 제어신호는 상기 제1 먹스 제어신호와 부분적으로 중첩되어 1/5 수평 기간만큼의 제4 구간 동안 온 레벨로 생성되고;
상기 제5 먹스 제어신호는 상기 제1 및 제2 먹스 제어신호와 부분적으로 중첩되며 상기 제4 구간에 뒤이어 2/5 수평 기간만큼의 제5 구간 동안 온 레벨로 생성되고;
상기 제6 먹스 제어신호는 상기 제2 및 제3 먹스 제어신호와 부분적으로 중첩되며 상기 제5 구간에 뒤이어 2/5 수평 기간만큼의 제6 구간 동안 온 레벨로 생성되는 것을 특징으로 하는 표시장치.6. The method of claim 5,
within said 1 horizontal period,
the first mux control signal is generated at an on level for a first period equal to 2/5 horizontal period;
the second mux control signal is generated at an on level for a second period equal to 2/5 horizontal period following the first period;
the third mux control signal is generated at an on level during a third period equal to 1/5 horizontal period following the second period;
the fourth mux control signal partially overlaps the first mux control signal and is generated at an on level for a fourth period equal to 1/5 horizontal period;
the fifth mux control signal partially overlaps the first and second mux control signals and is generated at an on level for a fifth period equal to 2/5 horizontal period following the fourth period;
and the sixth mux control signal partially overlaps the second and third mux control signals and is generated at an on level during a sixth period equal to 2/5 horizontal period following the fifth period. 제 1 항에 있어서,
상기 k가 7로 선택될 때 상기 데이터 샘플링부는,
제1 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제1 데이터전압을 제1 데이터라인에 인가하는 제1 먹스 스위치;
제2 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제2 데이터전압을 제2 데이터라인에 인가하는 제2 먹스 스위치;
제3 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제3 데이터전압을 제3 데이터라인에 인가하는 제3 먹스 스위치;
제4 먹스 제어신호에 따라 스위칭되어 상기 제1 출력 채널로부터의 제4 데이터전압을 제4 데이터라인에 인가하는 제4 먹스 스위치;
제5 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 상기 제4 데이터전압을 상기 제4 데이터라인에 인가하는 제5 먹스 스위치;
제6 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 제5 데이터전압을 제5 데이터라인에 인가하는 제6 먹스 스위치;
제7 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 제6 데이터전압을 제6 데이터라인에 인가하는 제7 먹스 스위치; 및
제8 먹스 제어신호에 따라 스위칭되어 상기 제2 출력 채널로부터의 제7 데이터전압을 제7 데이터라인에 인가하는 제8 먹스 스위치를 구비하는 것을 특징으로 하는 표시장치.The method of claim 1,
When k is selected as 7, the data sampling unit,
a first mux switch switched according to a first mux control signal to apply a first data voltage from the first output channel to a first data line;
a second mux switch switched according to a second mux control signal to apply a second data voltage from the first output channel to a second data line;
a third mux switch switched according to a third mux control signal to apply a third data voltage from the first output channel to a third data line;
a fourth mux switch switched according to a fourth mux control signal to apply a fourth data voltage from the first output channel to a fourth data line;
a fifth mux switch switched according to a fifth mux control signal to apply the fourth data voltage from the second output channel to the fourth data line;
a sixth mux switch switched according to a sixth mux control signal to apply a fifth data voltage from the second output channel to a fifth data line;
a seventh mux switch switched according to a seventh mux control signal to apply a sixth data voltage from the second output channel to a sixth data line; and
and an eighth mux switch that is switched according to an eighth mux control signal and applies a seventh data voltage from the second output channel to a seventh data line. 제 7 항에 있어서,
상기 1 수평 기간 내에서,
상기 제1 먹스 제어신호는 2/7 수평 기간만큼의 제1 구간 동안 온 레벨로 생성되고;
상기 제2 먹스 제어신호는 상기 제1 구간에 뒤이어 2/7 수평 기간만큼의 제2 구간 동안 온 레벨로 생성되고;
상기 제3 먹스 제어신호는 상기 제2 구간에 뒤이어 2/7 수평 기간만큼의 제3 구간 동안 온 레벨로 생성되고;
상기 제4 먹스 제어신호는 상기 제3 구간에 뒤이어 1/7 수평 기간만큼의 제4 구간 동안 온 레벨로 생성되며;
상기 제5 먹스 제어신호는 상기 제1 먹스 제어신호와 부분적으로 중첩되어 1/7 수평 기간만큼의 제5 구간 동안 온 레벨로 생성되고;
상기 제6 먹스 제어신호는 상기 제1 및 제2 먹스 제어신호와 부분적으로 중첩되며 상기 제5 구간에 뒤이어 2/7 수평 기간만큼의 제6 구간 동안 온 레벨로 생성되고;
상기 제7 먹스 제어신호는 상기 제2 및 제3 먹스 제어신호와 부분적으로 중첩되며 상기 제6 구간에 뒤이어 2/7 수평 기간만큼의 제7 구간 동안 온 레벨로 생성되고;
상기 제8 먹스 제어신호는 상기 제3 및 제4 먹스 제어신호와 부분적으로 중첩되며 상기 제7 구간에 뒤이어 2/7 수평 기간만큼의 제8 구간 동안 온 레벨로 생성되는 것을 특징으로 하는 표시장치.8. The method of claim 7,
within said 1 horizontal period,
the first mux control signal is generated at an on level for a first period equal to a 2/7 horizontal period;
the second mux control signal is generated at an on level for a second period equal to a 2/7 horizontal period following the first period;
the third mux control signal is generated at an on level for a third period equal to a 2/7 horizontal period following the second period;
the fourth mux control signal is generated at an on level during a fourth period equal to 1/7 horizontal period following the third period;
the fifth mux control signal partially overlaps with the first mux control signal and is generated at an on level for a fifth period equal to 1/7 horizontal period;
the sixth mux control signal partially overlaps the first and second mux control signals and is generated at an on level during a sixth period equal to a 2/7 horizontal period following the fifth period;
the seventh mux control signal partially overlaps the second and third mux control signals and is generated at an on level during a seventh period equal to a 2/7 horizontal period following the sixth period;
and the eighth mux control signal partially overlaps the third and fourth mux control signals and is generated at an on level during an eighth period equal to a 2/7 horizontal period following the seventh period.
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