KR102280623B1 - Field-effect transistor and fabricating method of the same - Google Patents

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Abstract

본 발명의 실시 예에 따른 전계효과 트랜지스터는 서로 마주하는 제1 면 및 제2 면을 포함하는 활성층; 상기 활성층의 상기 제1 면 상에 형성되고, 상기 활성층의 상기 제1 면을 노출하는 제1 개구영역을 포함하는 캡핑층; 상기 캡핑층 상에 형성된 소스 오믹 전극 및 드레인 오믹 전극; 상기 활성층의 상기 제1 면 상부에 배치되고, 상기 제1 개구영역 내부에 배치된 일부를 포함하는 전면 게이트; 상기 활성층의 상기 제2 면 상부에 배치되고, 상기 소스 오믹 전극 및 상기 드레인 오믹 전극 사이의 상기 활성층의 상기 제2 면을 노출하는 제2 개구영역을 포함하는 반도체 기판; 및 상기 활성층의 상기 제2 면 상부에 배치되고, 상기 제2 개구영역 내부에 배치되어 상기 전면 게이트에 중첩된 후면 게이트를 포함할 수 있다.A field effect transistor according to an embodiment of the present invention includes an active layer including a first surface and a second surface facing each other; a capping layer formed on the first surface of the active layer and including a first opening region exposing the first surface of the active layer; a source ohmic electrode and a drain ohmic electrode formed on the capping layer; a front gate disposed on the first surface of the active layer and including a portion disposed inside the first opening region; a semiconductor substrate disposed on the second surface of the active layer and including a second opening region exposing the second surface of the active layer between the source ohmic electrode and the drain ohmic electrode; and a rear gate disposed on the second surface of the active layer and disposed inside the second opening region to overlap the front gate.

Description

전계효과 트랜지스터 및 그 제조방법{FIELD-EFFECT TRANSISTOR AND FABRICATING METHOD OF THE SAME}Field effect transistor and manufacturing method thereof

본 발명은 전계효과 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 화합물 반도체를 포함하는 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a field effect transistor and a method for manufacturing the same, and more particularly, to a field effect transistor including a compound semiconductor and a method for manufacturing the same.

화합물 반도체를 포함하는 전계효과 트랜지스터는 화합물 반도체의 물성으로 인하여 고전압 동작 및 고주파 특성을 갖는다. 예를 들어, 화합물 반도체 트랜지스터인 고전자 이동도 트랜지스터(High Electron Mobility Transistor: HEMT) 또는 금속-반도체 전계효과 트랜지스터(MEtal-Semiconductor Field Effect Transistor: MESFET) 등과 같은 전계효과 트랜지스터(Field Effect Transistor: FET)는 고주파 대역에서 전송 특성이 양호하다.A field effect transistor including a compound semiconductor has high voltage operation and high frequency characteristics due to the properties of the compound semiconductor. For example, a field effect transistor (FET) such as a compound semiconductor transistor, a high electron mobility transistor (HEMT) or a metal-semiconductor field effect transistor (MESFET), etc. has good transmission characteristics in the high frequency band.

전계효과 트랜지스터의 높은 변조 동작과 게이트 저항 감소를 위해, 전계효과 트랜지스터의 게이트는 단면적이 넓은 형태를 가질 수 있다. 예를 들어, 게이트는 T형 단면을 가질 수 있다. 그러나, 게이트 형태의 변형으로 전계효과 트랜지스터의 채널층에서의 누설 전류를 감소시키기 어렵다. For a high modulation operation of the field effect transistor and a reduction in gate resistance, the gate of the field effect transistor may have a large cross-sectional area. For example, the gate may have a T-shaped cross-section. However, it is difficult to reduce the leakage current in the channel layer of the field effect transistor due to the deformation of the gate shape.

본 발명의 실시 예는 채널층에서의 누설 전류를 감소시킬 수 있는 전계효과 트랜지스터 및 그 제조방법을 제공한다.An embodiment of the present invention provides a field effect transistor capable of reducing leakage current in a channel layer and a method of manufacturing the same.

본 발명의 실시 예에 따른 전계효과 트랜지스터는 서로 마주하는 제1 면 및 제2 면을 포함하는 활성층; 상기 활성층의 상기 제1 면 상에 형성되고, 상기 활성층의 상기 제1 면을 노출하는 제1 개구영역을 포함하는 캡핑층; 상기 캡핑층 상에 형성된 소스 오믹 전극 및 드레인 오믹 전극; 상기 활성층의 상기 제1 면 상부에 배치되고, 상기 제1 개구영역 내부에 배치된 일부를 포함하는 전면 게이트; 상기 활성층의 상기 제2 면 상부에 배치되고, 상기 소스 오믹 전극 및 상기 드레인 오믹 전극 사이의 상기 활성층의 상기 제2 면을 노출하는 제2 개구영역을 포함하는 반도체 기판; 및 상기 활성층의 상기 제2 면 상부에 배치되고, 상기 제2 개구영역 내부에 배치되어 상기 전면 게이트에 중첩된 후면 게이트를 포함할 수 있다.A field effect transistor according to an embodiment of the present invention includes an active layer including a first surface and a second surface facing each other; a capping layer formed on the first surface of the active layer and including a first opening region exposing the first surface of the active layer; a source ohmic electrode and a drain ohmic electrode formed on the capping layer; a front gate disposed on the first surface of the active layer and including a portion disposed inside the first opening region; a semiconductor substrate disposed on the second surface of the active layer and including a second opening region exposing the second surface of the active layer between the source ohmic electrode and the drain ohmic electrode; and a rear gate disposed on the second surface of the active layer and disposed inside the second opening region to overlap the front gate.

본 발명의 실시 예에 따른 전계효과 트랜지스터의 제조방법은 서로 마주하는 제1 면 및 제2 면을 포함하는 활성층, 상기 활성층의 상기 제1 면 상에 배치된 캡핑층, 상기 캡핑층 상에 배치된 소스 오믹 전극 및 드레인 오믹 전극, 상기 소스 오믹 전극 및 상기 드레인 오믹 전극 사이의 상기 캡핑층을 관통하여 상기 활성층의 상기 제1 면을 노출하는 제1 개구영역, 및 상기 제1 개구영역 내부에 배치된 일부를 포함하고 상기 활성층의 상기 제1 면 상에 배치된 전면 게이트를 포함하는 전면 구조를, 반도체 기판의 전면 상에 형성하는 단계; 상기 전면 구조를 덮는 전면 구조 보호막 및 접착층을 순차로 형성하는 단계; 상기 반도체 기판의 배면이 노출되도록 상기 접착층을 캐리어 기판에 접착하는 단계; 상기 소스 오믹 전극 및 상기 드레인 오믹 전극 사이의 상기 반도체 기판의 일 영역을 식각하여 상기 활성층의 제2 면을 노출하는 제2 개구영역을 형성하는 단계; 및 상기 활성층의 상기 제2 면 상부에서 상기 제2 개구영역 내부에 배치되고 상기 전면 게이트에 중첩된 후면 게이트를 형성하는 단계를 포함할 수 있다.A method of manufacturing a field effect transistor according to an embodiment of the present invention includes an active layer including first and second surfaces facing each other, a capping layer disposed on the first surface of the active layer, and a capping layer disposed on the capping layer. a source ohmic electrode and a drain ohmic electrode, a first opening region penetrating the capping layer between the source ohmic electrode and the drain ohmic electrode to expose the first surface of the active layer, and disposed inside the first opening region forming a front surface structure on a front surface of a semiconductor substrate, the front structure including a portion and a front gate disposed on the first surface of the active layer; sequentially forming a front structure protective film and an adhesive layer covering the front structure; adhering the adhesive layer to a carrier substrate such that a rear surface of the semiconductor substrate is exposed; etching a region of the semiconductor substrate between the source ohmic electrode and the drain ohmic electrode to form a second opening region exposing a second surface of the active layer; and forming a rear gate disposed in the second opening region on the second surface of the active layer and overlapping the front gate.

본 발명의 실시 예는 활성층을 사이에 두고 마주하는 전면 게이트 및 후면 게이트를 포함하는 이중 게이트 구조를 통해 게이트 구동 특성을 개선할 수 있다.An embodiment of the present invention may improve gate driving characteristics through a double gate structure including a front gate and a rear gate facing each other with an active layer interposed therebetween.

또한, 본 발명의 실시 예는 소스 오믹 전극과 드레인 오믹 전극 사이의 활성층에 중첩되는 반도체 기판을 식각하여 개구영역을 형성함으로써 소스 오믹 전극과 드레인 오믹 전극 사이의 활성층 내부에 정의되는 채널층으로부터 반도체 기판을 경유하는 누설전류를 감소시킬 수 있다.In addition, in an embodiment of the present invention, an opening region is formed by etching the semiconductor substrate overlapping the active layer between the source ohmic electrode and the drain ohmic electrode, so that the semiconductor substrate is formed from the channel layer defined inside the active layer between the source ohmic electrode and the drain ohmic electrode. The leakage current passing through can be reduced.

도 1은 본 발명의 실시 예에 따른 전계효과 트랜지스터의 제조방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 전계효과 트랜지스터의 전면 구조 형성방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3h는 본 발명의 일 실시 예에 따른 전계효과 트랜지스터의 전면 구조 형성방법을 설명하기 위한 단면도들이다.
도 4a 및 도 4b는 전면 구조를 포함하는 반도체 기판을 캐리어 기판에 고정하는 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5d는 본 발명의 일 실시 예에 따른 전계효과 트랜지스터의 후면 구조 형성방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시 예에 따른 전계효과 트랜지스터의 단면도이다.1 is a flowchart illustrating a method of manufacturing a field effect transistor according to an embodiment of the present invention.
2A to 2D are cross-sectional views illustrating a method of forming a front surface structure of a field effect transistor according to an embodiment of the present invention.
3A to 3H are cross-sectional views illustrating a method of forming a front surface structure of a field effect transistor according to an embodiment of the present invention.
4A and 4B are cross-sectional views illustrating a method of fixing a semiconductor substrate including a front structure to a carrier substrate.
5A to 5D are cross-sectional views illustrating a method of forming a rear surface structure of a field effect transistor according to an embodiment of the present invention.
6 is a cross-sectional view of a field effect transistor according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those of ordinary skill in the scope of the invention, and the scope of the present invention should be understood by the claims of the present application.

도 1은 본 발명의 실시 예에 따른 전계효과 트랜지스터의 제조방법을 설명하기 위한 순서도이다.1 is a flowchart illustrating a method of manufacturing a field effect transistor according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시 예에 따른 전계효과 트랜지스터의 제조방법은 전면 구조 형성 단계(S1), 캐리어 기판에 반도체 기판을 고정시키는 단계(S3), 및 후면 구조 형성 단계(S5)를 포함할 수 있다. 전면 구조는 반도체 기판의 전면(front)에 형성되는 구조이며, 후면 구조는 반도체 기판의 배면(back)에 형성되는 구조이다. 캐리어 기판은 전계효과 트랜지스터 제조시, 반도체 기판을 운송하거나 지지하는데 이용될 수 있다.Referring to FIG. 1 , the method of manufacturing a field effect transistor according to an embodiment of the present invention includes a front structure forming step (S1), fixing a semiconductor substrate to a carrier substrate (S3), and a rear structure forming step (S5). may include The front structure is a structure formed on the front surface of the semiconductor substrate, and the rear structure is a structure formed on the back surface of the semiconductor substrate. The carrier substrate may be used to transport or support a semiconductor substrate in the manufacture of a field effect transistor.

이하, 전계효과 트랜지스터의 제조방법에 대해 보다 구체적으로 설명한다.Hereinafter, a method of manufacturing the field effect transistor will be described in more detail.

도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 전계효과 트랜지스터의 전면 구조 형성방법을 설명하기 위한 단면도들이다.2A to 2D are cross-sectional views illustrating a method of forming a front surface structure of a field effect transistor according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(11)의 전면 상에 제1 면(SR1) 및 제1 면(SR1)에 마주하는 제2 면(SR2)을 포함하는 활성층(13)을 형성한다. 제2 면(SR2)은 반도체 기판(11)의 전면에 접촉된 면일 수 있다. 이어서, 활성층(13)의 제1 면(SR1) 상에 캡핑층(15)을 형성할 수 있다.Referring to FIG. 2A , an active layer 13 including a first surface SR1 and a second surface SR2 facing the first surface SR1 is formed on the entire surface of the semiconductor substrate 11 . The second surface SR2 may be a surface in contact with the front surface of the semiconductor substrate 11 . Subsequently, a capping layer 15 may be formed on the first surface SR1 of the active layer 13 .

반도체 기판(11)은 갈륨나이트라이드(GaN), 실리콘(Si), 실리콘카바이드(SiC) 또는 갈륨비소(GaAs) 등과 같은 화합물 반도체를 포함할 수 있다. 이종 접합을 이용한 HEMT(High Electron Mobility Transistor)를 제작하고자 하는 경우, 활성층(13)으로서, 갈륨나이트라이트(GaN) 버퍼층(Buffer)과 알루미늄갈륨나이트라이드(AlGaN) 베리어층(Barrier)의 적층 구조로 형성될 수 있다. 그리고, 캡핑층(15)은 갈륨나이트라이드(GaN)로 형성될 수 있다. 본 발명의 실시 예는 이에 한정되지 않는다. 예를 들어, 활성층(13)은 다양한 물질로 구성된 베리어층과 버퍼층의 적층 구조로 형성될 수 있다. 베리어층은 인듐알루미늄나이트라이드(InAlN), 알루미늄나이트라이드(AlN), 알루미늄갈륨나이트라이드(AlGaN), 알루미늄갈륨아세나이드(AlGaAs), 인듐알루미늄아세나이드(InAlAs) 중 적어도 어느 하나를 포함할 수 있다. 버퍼층은 갈륨나이트라이드(GaN), 알루미늄나이트라이드(AlN), 갈륨아세나이드(GaAs), 인듐갈륨아세나이드(InGaAs) 중 적어도 어느 하나를 포함할 수 있다. 활성층(13)은 InAlN/GaN, AlN/GaN, AlGaN/AlN/GaN, AlGaAs/GaAs, AlGaAs/InGaAs, InAlAs/InGaAs의 적층 구조 중 어느 하나를 포함할 수 있다. 캡핑층(15)은 갈륨나이트라이드(GaN) 이외에 알루미늄갈륨나이트라이드(AlGaN) 또는 갈륨아세나이드(GaAs)를 포함할 수 있다. 즉, 캡핑층(15)은 GaN, AlGaN 및 GaAs 중 어느 하나를 포함할 수 있다.The semiconductor substrate 11 may include a compound semiconductor such as gallium nitride (GaN), silicon (Si), silicon carbide (SiC), or gallium arsenide (GaAs). In the case of manufacturing a HEMT (High Electron Mobility Transistor) using heterojunction, as the active layer 13, a gallium nitride (GaN) buffer layer and an aluminum gallium nitride (AlGaN) barrier layer have a stacked structure. can be formed. In addition, the capping layer 15 may be formed of gallium nitride (GaN). Embodiments of the present invention are not limited thereto. For example, the active layer 13 may be formed in a stacked structure of a barrier layer and a buffer layer made of various materials. The barrier layer may include at least one of indium aluminum nitride (InAlN), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), aluminum gallium arsenide (AlGaAs), and indium aluminum arsenide (InAlAs). . The buffer layer may include at least one of gallium nitride (GaN), aluminum nitride (AlN), gallium arsenide (GaAs), and indium gallium arsenide (InGaAs). The active layer 13 may include any one of a stacked structure of InAlN/GaN, AlN/GaN, AlGaN/AlN/GaN, AlGaAs/GaAs, AlGaAs/InGaAs, and InAlAs/InGaAs. The capping layer 15 may include aluminum gallium nitride (AlGaN) or gallium arsenide (GaAs) in addition to gallium nitride (GaN). That is, the capping layer 15 may include any one of GaN, AlGaN, and GaAs.

이후, 캡핑층(15) 상에 서로 이격된 소스 오믹 전극(17S) 및 드레인 오믹 전극(17D)을 형성한다. 소스 오믹 전극(17S) 및 드레인 오믹 전극(17D)을 형성하는 단계는 오믹 금속층을 캡핑층(15) 상에 형성하는 단계, 오믹 금속층을 급속 열처리(RTA: Rapid Thermal Annealing)등으로 열처리하는 단계, 및 감광막 패턴(미도시)을 이용하여 오믹 금속층을 패터닝 하는 단계를 포함할 수 있다. 갈륨나이트라이드(GaN)계열의 화합물반도체를 이용한 HEMT(High Electron Mobility Transistor)를 제작하고자 하는 경우, 오믹금속층으로서, Ti막, Al막, Ni막, Au막 등이 차례로 증착된 금속층이 이용될 수 있다. 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등을 제작하고자 하는 경우, 오믹금속층으로서 AuGe막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용될 수 있다.Thereafter, a source ohmic electrode 17S and a drain ohmic electrode 17D spaced apart from each other are formed on the capping layer 15 . Forming the source ohmic electrode 17S and the drain ohmic electrode 17D includes forming an ohmic metal layer on the capping layer 15, heat treating the ohmic metal layer by rapid thermal annealing (RTA), etc.; and patterning the ohmic metal layer using a photoresist pattern (not shown). In case of manufacturing HEMT (High Electron Mobility Transistor) using gallium nitride (GaN)-based compound semiconductor, a metal layer in which Ti film, Al film, Ni film, Au film, etc. are sequentially deposited as the ohmic metal layer may be used. there is. In case of manufacturing HEMT (High Electron Mobility Transistor), MESFET (MEtal Semi-conductor Field Effect Transistor), etc. using gallium arsenide (GaAs)-based compound semiconductor, AuGe film, Ni film, Au film, etc. are sequentially formed as an ohmic metal layer. A deposited metal layer may be used.

이어서, 캡핑층(15) 상에 전면 게이트가 형성될 게이트 영역(GR)을 정의하는 감광막 패턴들(21, 23, 25)을 형성할 수 있다. 감광막 패턴들(21, 23, 25)은 소스 오믹 전극(17S) 및 드레인 오믹 전극(17D)을 덮도록 형성될 수 있다. 전면 게이트를 T형으로 형성하고자 하는 경우, 캡핑층(15) 상에 게이트 영역(GR)을 서로 다른 폭으로 개구하는 감광막 패턴들(21, 23, 25)을 적층할 수 있다. 게이트 영역(GR)을 서로 다른 폭으로 개구하는 감광막 패턴들(21, 23, 25)은 캡핑층(15) 상에 다층의 감광막을 도포하고, 광리소그래피 또는 전자빔 리소그래피를 이용하여 다층의 감광막을 패터닝함으로써 형성될 수 있다. 전자빔 리소그라피를 이용하여 감광막 패턴을 제작하는 경우, 다층의 감광막은 PMMA(Poly Methyl Methacrylate)/코폴리머(Copolymer)/PMMA의 적층구조로 형성될 수 있다. 또는 다층의 감광막은 ZEP/PMGI(poly-dimethylgutarimide)/ZEP의 적층구조로 형성될 수 있다.Subsequently, photoresist patterns 21 , 23 , and 25 defining a gate region GR in which a front gate is to be formed may be formed on the capping layer 15 . The photoresist patterns 21 , 23 , and 25 may be formed to cover the source ohmic electrode 17S and the drain ohmic electrode 17D. When the front gate is to be formed in a T-shape, photoresist patterns 21 , 23 , and 25 opening the gate region GR with different widths may be stacked on the capping layer 15 . For the photoresist patterns 21 , 23 , and 25 opening the gate region GR with different widths, a multilayer photoresist layer is applied on the capping layer 15 , and the multilayer photoresist layer is patterned using photolithography or electron beam lithography. It can be formed by When a photoresist film pattern is manufactured using electron beam lithography, the multilayer photoresist film may be formed in a stacked structure of poly methyl methacrylate (PMMA)/copolymer/PMMA. Alternatively, the multilayer photoresist film may be formed in a stacked structure of ZEP/PMGI (poly-dimethylgutarimide)/ZEP.

상술한 구조의 다층의 감광막을 전자빔 리소그래피를 이용하여 패터닝함으로써, 제1 내지 제3 감광막 패턴들(21, 23, 25)을 형성할 수 있고, 제1 내지 제3 감광막 패턴들(21, 23, 24) 각각에 의해 개구되는 게이트 영역(GR)의 폭을 다르게 형성할 수 있다. T형 전면 게이트를 정의하고자 하는 경우, 제1 내지 제3 감광막 패턴들(21, 23, 25) 중 최하층의 제1 감광막 패턴(21)에 의해 개구된 게이트 영역(GR) 하단의 폭보다, 중간층의 제2 감광막 패턴(23) 및 최상층의 제3 감광막 패턴(25)에 의해 개구된 게이트 영역(GR) 상단의 폭을 더 넓게 형성할 수 있다. 또한, 제2 감광막 패턴(23)의 두께는 제1 및 제3 감광막 패턴(21, 25) 각각의 두께보다 두껍게 형성될 수 있다. 제1 내지 제3 감광막 패턴들(21, 23, 25)에 의해 정의된 게이트 영역(GR)은 소스 오믹 전극(17S) 및 드레인 오믹 전극(17D) 사이의 캡핑층(15) 일부 영역을 개구하도록 패터닝될 수 있다.By patterning the multilayer photoresist film having the above-described structure using electron beam lithography, first to third photoresist film patterns 21 , 23 , and 25 may be formed, and the first to third photoresist film patterns 21 , 23 , 24) The width of the gate region GR opened by each may be formed differently. In the case of defining the T-type front gate, the middle layer is wider than the lower end of the gate region GR opened by the lowermost first photoresist pattern 21 among the first to third photoresist patterns 21 , 23 , and 25 . The width of the upper end of the gate region GR opened by the second photoresist layer pattern 23 and the third photoresist layer pattern 25 of the uppermost layer may be formed to be wider. In addition, the thickness of the second photoresist layer pattern 23 may be thicker than the thickness of each of the first and third photoresist layer patterns 21 and 25 . The gate region GR defined by the first to third photoresist patterns 21 , 23 , and 25 opens a partial region of the capping layer 15 between the source ohmic electrode 17S and the drain ohmic electrode 17D. can be patterned.

도 2b를 참조하면, 게이트 영역(GR)을 통해 노출된 캡핑층(15)의 일부 영역을 식각하여 제1 개구 영역(OP1)을 형성한다. 제1 개구 영역(OP1)은 캡핑층(15)을 관통하여 활성층(13)의 제1 면(SR1)을 노출시킬 수 있다. 제1 개구 영역(OP1)은 제1 감광막 패턴(21) 하부에 언더컷이 정의될 수 있도록 제1 감광막 패턴(21)에 의해 정의된 게이트 영역(GR) 하단의 폭보다 넓게 형성될 수 있다.Referring to FIG. 2B , a portion of the capping layer 15 exposed through the gate region GR is etched to form a first opening region OP1 . The first opening region OP1 may penetrate the capping layer 15 to expose the first surface SR1 of the active layer 13 . The first opening region OP1 may be formed to be wider than a width of the lower end of the gate region GR defined by the first photoresist layer pattern 21 so that an undercut may be defined under the first photoresist layer pattern 21 .

상술한 구조의 제1 개구 영역(OP1)을 형성하기 위한 식각 공정은 전류를 측정하면서 수행될 수 있으며, 습식 식각을 이용하거나, 건식 식각을 이용하거나, 습식 및 건식 식각들의 조합으로 수행될 수 있다. 또한, 제1 개구 영역(OP1)을 형성하기 위한 식각 공정은 단일 식각 공정 또는 여러 단계의 식각 공정들을 포함할 수 있다. 예를 들어, 제1 개구 영역(OP1)을 형성하기 위한 식각 공정은 ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 CF4, BCl3, Cl2 및 SF6 등의 가스를 이용하여 수행될 수 있다. 제1 개구 영역(OP1)을 형성하기 위한 식각 공정은 H3PO4,H2O2 및 H2O등이 혼합된 인산계 습식 식각 용액을 이용하여 수행될 수 있다.The etching process for forming the first opening region OP1 having the above-described structure may be performed while measuring a current, and may be performed using wet etching, dry etching, or a combination of wet and dry etching. . Also, an etching process for forming the first opening region OP1 may include a single etching process or multiple etching processes. For example, the etching process for forming the first opening region OP1 may include CF 4 , BCl 3 , Cl 2 and SF 6 in dry etching equipment such as Electron Cyclotron Resonance (ECR) and Inductive Coupled Plasma (ICP). It can be carried out using gas. The etching process for forming the first opening region OP1 may be performed using a phosphoric acid-based wet etching solution in which H 3 PO 4 , H 2 O 2 and H 2 O are mixed.

도 2c를 참조하면, 제1 개구 영역(OP1) 내부에 배치된 일부를 포함하는 전면 게이트(41)를 활성층(13)의 제1 면(SR1) 상에 형성한다. 전면 게이트(41)는 T형일 수 있다. T형 전면 게이트(41)를 형성하는 단계는 도 2b에 도시된 제1 내지 제3 감광막 패턴들(21, 23, 25)에 의해 정의된 게이트 영역(GR)에 게이트 금속층을 증착하는 단계 및 리프트-오프(lift-off) 공정으로 제1 내지 제3 감광막 패턴들(21, 23, 25) 및 제1 내지 제3 감광막 패턴들(21, 23, 25) 상에 적층된 게이트 금속층의 일부를 제거하는 단계를 포함할 수 있다. 이 때, 도 2b에서 상술한 언더컷에 의해 전면 게이트(41)가 제1 개구 영역(OP1)을 완전히 채우지 않고, 캡핑층(15)의 측벽으로부터 이격되어 형성될 수 있다. Referring to FIG. 2C , the front gate 41 including a portion disposed inside the first opening area OP1 is formed on the first surface SR1 of the active layer 13 . The front gate 41 may be T-shaped. Forming the T-type front gate 41 includes depositing a gate metal layer in the gate region GR defined by the first to third photoresist patterns 21 , 23 , and 25 illustrated in FIG. 2B , and lift and lift. - A portion of the gate metal layer stacked on the first to third photoresist patterns 21 , 23 , and 25 and the first to third photoresist patterns 21 , 23 and 25 is removed by a lift-off process may include the step of In this case, the front gate 41 may be formed to be spaced apart from the sidewall of the capping layer 15 without completely filling the first opening region OP1 by the undercut described above in FIG. 2B .

갈륨나이트라이드(GaN) 계열의 화합물반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자를 제작하고자 하는 경우, 게이트 금속층으로서 Ni막과 Au막의 적층구조가 이용될 수 있다. 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자를 제작하고자 하는 경우, 게이트 금속층으로서, Ti막, Pt막 및 Au막 등의 적층구조가 이용될 수 있다.In the case of manufacturing a high electron mobility transistor (HEMT) device using a gallium nitride (GaN)-based compound semiconductor, a stacked structure of a Ni film and an Au film may be used as a gate metal layer. When manufacturing devices such as HEMT (High Electron Mobility Transistor) and MESFET (MEtal Semi-conductor Field Effect Transistor) using gallium arsenide (GaAs)-based compound semiconductors, Ti film, Pt film, and Au film as the gate metal layer A stacked structure such as these may be used.

전면 게이트(41)는 상술한 T형 외에도, Γ 형, 평면형(planar type)을 포함할 수 있다. 전면 게이트(41)가 T형 또는 Γ 형으로 형성된 경우, 전면 게이트(41)의 저항 증가없이 전면 게이트(41)의 다리부 폭을 축소할 수 있다.The front gate 41 may include a Γ type or a planar type in addition to the above-described T-type. When the front gate 41 is formed in a T-type or Γ shape, the width of the leg portion of the front gate 41 may be reduced without increasing the resistance of the front gate 41 .

도 2d를 참조하면, 전면 게이트(41)를 덮는 절연막(51)을 증착한다. 절연막(51)은 전면 게이트(41)와 캡핑층(15)의 측벽 사이를 완전히 채우며, 전면 게이트(41)와 캡핑층(15) 사이를 절연할 수 있다.Referring to FIG. 2D , an insulating layer 51 covering the front gate 41 is deposited. The insulating layer 51 may completely fill a space between the front gate 41 and the sidewalls of the capping layer 15 , and may insulate between the front gate 41 and the capping layer 15 .

이 후, 도면에 도시하진 않았으나, 절연막(51) 상에 전계 전극을 더 형성할 수 있다.After that, although not shown in the drawings, an electric field electrode may be further formed on the insulating layer 51 .

상술한 방법 이외에도 전면 구조는 다른 방법으로 형성될 수 있다. 그 일례를 도 3a 내지 도 3h를 참조하여 설명한다.In addition to the above-described method, the front structure may be formed by other methods. An example thereof will be described with reference to FIGS. 3A to 3H.

도 3a 내지 도 3h는 본 발명의 일 실시 예에 따른 전계효과 트랜지스터의 전면 구조 형성방법을 설명하기 위한 단면도들이다.3A to 3H are cross-sectional views illustrating a method of forming a front surface structure of a field effect transistor according to an embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(111)의 전면 상에 제1 면(SR1) 및 제1 면(SR1)에 마주하는 제2 면(SR2)을 포함하는 활성층(113)을 형성한다. 제2 면(SR2)은 반도체 기판(111)의 전면에 접촉된 면일 수 있다. 이어서, 활성층(113)의 제1 면(SR1) 상에 캡핑층(115)을 형성할 수 있다.Referring to FIG. 3A , an active layer 113 including a first surface SR1 and a second surface SR2 facing the first surface SR1 is formed on the entire surface of the semiconductor substrate 111 . The second surface SR2 may be a surface in contact with the front surface of the semiconductor substrate 111 . Subsequently, a capping layer 115 may be formed on the first surface SR1 of the active layer 113 .

반도체 기판(111), 활성층(113) 및 캡핑층(15)은 도 2a에서 상술한 물질들로 형성될 수 있다.The semiconductor substrate 111 , the active layer 113 , and the capping layer 15 may be formed of the materials described above with reference to FIG. 2A .

도 3b를 참조하면, 이후, 캡핑층(115) 상에 서로 이격된 소스 오믹 전극(117S) 및 드레인 오믹 전극(117D)을 형성한다. 소스 오믹 전극(117S) 및 드레인 오믹 전극(117D)을 형성하는 단계는 오믹 금속층을 캡핑층(115) 상에 형성하는 단계, 오믹 금속층을 급속 열처리(RTA: Rapid Thermal Annealing)등으로 열처리하는 단계, 및 감광막 패턴(미도시)을 이용하여 오믹 금속층을 패터닝하는 단계를 포함할 수 있다. 갈륨나이트라이드(GaN) 계열의 화합물반도체를 이용한 HEMT(High Electron Mobility Transistor)를 제작하고자 하는 경우, 오믹금속층으로서, Ti막, Al막, Ni막, Au막 등이 차례로 증착된 금속층이 이용될 수 있다. 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등을 제작하고자 하는 경우, 오믹금속층으로서 AuGe막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용될 수 있다. 오믹금속층은 RTA에 의해 형성된 다수의 금속막들의 합금일 수 있다.Referring to FIG. 3B , a source ohmic electrode 117S and a drain ohmic electrode 117D spaced apart from each other are formed on the capping layer 115 . Forming the source ohmic electrode 117S and the drain ohmic electrode 117D includes forming an ohmic metal layer on the capping layer 115, heat treating the ohmic metal layer by rapid thermal annealing (RTA), etc.; and patterning the ohmic metal layer using a photoresist pattern (not shown). In the case of manufacturing HEMT (High Electron Mobility Transistor) using gallium nitride (GaN)-based compound semiconductor, a metal layer in which Ti film, Al film, Ni film, Au film, etc. are sequentially deposited as the ohmic metal layer may be used. there is. In case of manufacturing HEMT (High Electron Mobility Transistor), MESFET (MEtal Semi-conductor Field Effect Transistor), etc. using gallium arsenide (GaAs)-based compound semiconductor, AuGe film, Ni film, Au film, etc. are sequentially formed as an ohmic metal layer. A deposited metal layer may be used. The ohmic metal layer may be an alloy of a plurality of metal films formed by RTA.

도 3c를 참조하면, 캡핑층(115) 상에 단층 또는 다층의 제1 절연막(119)을 형성할 수 있다. 제1 절연막(119)은 소스 오믹 전극(117S) 및 드레인 오믹 전극(117D)을 덮도록 형성될 수 있다. 제1 절연막(119)은 반도체 기판(111)의 표면보호기능을 할 수 있다. 제1 절연막(119)은 실리콘 질화물, 실리콘 산화물, 벤조시클로부텐(BenzoCycloButene: BCB), 및 다공성 실리카 박막 등을 포함할 수 있다.Referring to FIG. 3C , a single-layer or multi-layered first insulating layer 119 may be formed on the capping layer 115 . The first insulating layer 119 may be formed to cover the source ohmic electrode 117S and the drain ohmic electrode 117D. The first insulating layer 119 may function to protect the surface of the semiconductor substrate 111 . The first insulating layer 119 may include silicon nitride, silicon oxide, benzocyclobutene (BCB), and a porous silica thin film.

이어서, 제1 절연막(119) 상에 소스 오믹 전극(117S) 및 드레인 오믹 전극(117D) 사이의 영역을 개구하는 제1 마스크 패턴(121)을 형성한다. 제1 마스크 패턴(121)은 포토리소그래피 공정을 이용하여 형성된 감광막 패턴일 수 있다.Next, a first mask pattern 121 opening a region between the source ohmic electrode 117S and the drain ohmic electrode 117D is formed on the first insulating layer 119 . The first mask pattern 121 may be a photoresist pattern formed using a photolithography process.

도 3d를 참조하면, 제1 마스크 패턴(121)을 식각 마스크로 이용한 식각 공정으로 제1 절연막(119)을 식각한다. 이로써, 제1 절연막(119)을 관통하여 캡핑층(115)을 노출하는 게이트 영역의 하부(124)가 형성된다. 제1 절연막(119)의 식각 공정은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive coupled plasma) 등의 장비에서 건식 식각 공정으로 수행될 수 있다. 이 때, 식각 가스로서 CF4 가스가 이용되거나, CF4 가스와 CHF3 가스의 혼합 가스가 이용되거나, CF4 가스와 O2 가스의 혼합 가스를 이용할 수 있다. Referring to FIG. 3D , the first insulating layer 119 is etched by an etching process using the first mask pattern 121 as an etching mask. Accordingly, the lower portion 124 of the gate region penetrating through the first insulating layer 119 and exposing the capping layer 115 is formed. The etching process of the first insulating layer 119 may be performed as a dry etching process in equipment such as reactive ion etching (RIE), magnetically enhanced reactive ion etching (MERIE), or inductive coupled plasma (ICP). In this case, as the etching gas, CF 4 gas may be used, a mixed gas of CF 4 gas and CHF 3 gas may be used, or a mixed gas of CF 4 gas and O 2 gas may be used.

도 3e를 참조하면, 게이트 영역의 하부(124)를 형성한 후, 제1 마스크 패턴(121)을 제거한다.Referring to FIG. 3E , after the lower portion 124 of the gate region is formed, the first mask pattern 121 is removed.

도 3f를 참조하면, 게이트 영역의 상부(126)를 정의하는 감광막 패턴(125)을 제1 절연막(119) 상에 형성한다. 이로써, 감광막 패턴(125)에 의해 정의되는 상부(126)와 제1 절연막(119) 내부에 정의되는 하부(124)를 포함하는 게이트 영역(GR)이 정의된다. 전면 게이트를 T형 또는 Γ 형으로 형성하기 위해, 게이트 영역(GR)을 T형 또는 Γ 형으로 형성할 수 있다. 이를 위해 게이트 영역의 상부(126) 폭을 게이트 영역의 하부(124) 폭보다 넓게 형성할 수 있다.Referring to FIG. 3F , a photoresist layer pattern 125 defining an upper portion 126 of the gate region is formed on the first insulating layer 119 . Accordingly, the gate region GR including the upper portion 126 defined by the photoresist pattern 125 and the lower portion 124 defined inside the first insulating film 119 is defined. In order to form the front gate in a T-type or a Γ shape, the gate region GR may be formed in a T-type or a Γ shape. To this end, the width of the upper portion 126 of the gate region may be wider than the width of the lower portion 124 of the gate region.

T형 또는 Γ 형의 게이트 영역(GR)을 정의하기 위해 도 2a에서 상술한 바와 게이트 영역(GR)을 서로 다른 폭으로 정의하는 다층의 감광막 패턴들의 적층구조를 형성할 수 있다. 이 경우, 전자빔 리소그래피를 이용하여 PMMA/Copolymer/PMMA 또는 ZEP/PMGI/ZEP의 적층구조를 패터닝할 수 있다.In order to define the T-type or Γ-type gate region GR, a stacked structure of multi-layered photoresist film patterns defining the gate region GR with different widths as described above with reference to FIG. 2A may be formed. In this case, the stacked structure of PMMA/Copolymer/PMMA or ZEP/PMGI/ZEP can be patterned using electron beam lithography.

도 3g를 참조하면, 게이트 영역(GR)을 통해 노출된 소스 오믹 전극(117S) 및드레인 오믹 전극(117D) 사이의 캡핑층(115)의 일부 영역을 식각하여 제1 개구 영역(OP1)을 형성한다. 제1 개구 영역(OP1)은 캡핑층(15)을 관통하여 활성층(113)의 제1 면(SR1)을 노출시킬 수 있다. 제1 개구 영역(OP1)은 제1 절연막(119) 하부에 언더컷 영역(UC)이 정의될 수 있도록 제1 절연막(119)에 의해 정의되는 게이트 영역(GR) 하부의 폭보다 넓게 형성될 수 있다.Referring to FIG. 3G , a first opening region OP1 is formed by etching a portion of the capping layer 115 between the source ohmic electrode 117S and the drain ohmic electrode 117D exposed through the gate region GR. do. The first opening region OP1 may penetrate the capping layer 15 to expose the first surface SR1 of the active layer 113 . The first opening region OP1 may be formed to be wider than a width under the gate region GR defined by the first insulating layer 119 so that the undercut region UC can be defined under the first insulating layer 119 . .

상술한 구조의 제1 개구 영역(OP1)을 형성하기 위한 식각 공정은 전류를 측정하면서 수행될 수 있으며, 습식 식각을 이용하거나, 건식 식각을 이용하거나, 습식 및 건식 식각들의 조합으로 수행될 수 있다. 또한, 제1 개구 영역(OP1)을 형성하기 위한 식각 공정은 단일 식각 공정 또는 여러 단계의 식각 공정들을 포함할 수 있다. 예를 들어, 제1 개구 영역(OP1)을 형성하기 위한 식각 공정은 ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 CF4, BCl3, Cl2 및 SF6 등의 가스를 이용하여 수행될 수 있다. 제1 개구 영역(OP1)을 형성하기 위한 식각 공정은 H3PO4,H2O2 및 H2O등이 혼합된 인산계 습식 식각 용액을 이용하여 수행될 수 있다.The etching process for forming the first opening region OP1 having the above-described structure may be performed while measuring a current, and may be performed using wet etching, dry etching, or a combination of wet and dry etching. . Also, an etching process for forming the first opening region OP1 may include a single etching process or multiple etching processes. For example, the etching process for forming the first opening region OP1 may include CF 4 , BCl 3 , Cl 2 and SF 6 in dry etching equipment such as Electron Cyclotron Resonance (ECR) and Inductive Coupled Plasma (ICP). It can be carried out using gas. The etching process for forming the first opening region OP1 may be performed using a phosphoric acid-based wet etching solution in which H 3 PO 4 , H 2 O 2 and H 2 O are mixed.

도 3h를 참조하면, 제1 개구 영역(OP1) 내부에 배치된 일부를 포함하는 전면 게이트(141)를 활성층(113)의 제1 면(SR1) 상에 형성한다. 전면 게이트(141)를 형성하는 단계는 도 3g에 도시된 게이트 영역(GR) 내에 게이트 금속층을 형성하는 단계, 및 리프트-오프(lift-off) 공정으로 감광막 패턴(125)과 함께 게이트 영역(GR) 외부에서 감광막 패턴(125) 상에 배치된 게이트 금속층의 일부 영역을 제거하는 단계를 포함할 수 있다. 게이트 금속층은 내열성 금속으로 형성될 수 있다. 예를 들어, 게이트 금속층은 순차로 적층된 Ni막과 Au막을 포함하거나, 순차로 적층된 Ti막, Pt막 및 Au막을 포함할 수 있다.Referring to FIG. 3H , the front gate 141 including a portion disposed inside the first opening region OP1 is formed on the first surface SR1 of the active layer 113 . Forming the front gate 141 includes forming a gate metal layer in the gate region GR shown in FIG. 3G , and a lift-off process together with the photoresist pattern 125 in the gate region GR. ) removing a portion of the gate metal layer disposed on the photoresist pattern 125 from the outside. The gate metal layer may be formed of a heat-resistant metal. For example, the gate metal layer may include a Ni film and an Au film that are sequentially stacked, or a Ti film, a Pt film, and an Au film that are sequentially stacked.

언더컷 영역(UC)은 전면 게이트(141)로 채워지지 않는다. 이에 따라, 전면 게이트(141)는 캡핑층(115)의 측벽으로부터 이격될 수 있다. 상술한 공정에 따르면, 전면 게이트(141)는 T형 또는 Γ 형으로 형성될 수 있다.The undercut region UC is not filled with the front gate 141 . Accordingly, the front gate 141 may be spaced apart from the sidewall of the capping layer 115 . According to the above-described process, the front gate 141 may be formed in a T-type or a Γ-type.

도면에 도시하진 않았으나, 전면 게이트(141)는 평면형으로 형성될 수 있다.Although not shown in the drawings, the front gate 141 may be formed in a planar shape.

도 4a 및 도 4b는 전면 구조를 포함하는 반도체 기판을 캐리어 기판에 고정하는 방법을 설명하기 위한 단면도들이다.4A and 4B are cross-sectional views illustrating a method of fixing a semiconductor substrate including a front structure to a carrier substrate.

도 4a를 참조하면, 반도체 기판(SUB)의 전면 상에 전면 구조를 형성한 후, 전면 구조를 덮는 전면 구조 보호막(151) 및 접착층(153)을 순차로 형성할 수 있다. 전면 구조는 반도체 기판(SUB)의 전면 상에 형성된 활성층(ACT), 활성층(ACT) 상에 형성된 캡핑층(CAP), 캡핑층(CAP) 상에 이격되어 배치된 소스 오믹 전극(S) 및 드레인 오믹 전극(D) 및 소스 오믹 전극(S)과 드레인 오믹 전극(D) 사이의 활성층(ACT) 상에 배치된 전면 게이트(GF)를 포함할 수 있다. 활성층(ACT)은 서로 마주하는 제1 면(SR1) 및 제2 면(SR2)을 포함할 수 있다. 제2 면(SR2)은 반도체 기판(SUB)의 전면에 접촉하는 면이다. 캡핑층(CAP)은 활성층(ACT)의 제1 면(SR1) 상에 배치된다. 소스 오믹 전극(S) 및 드레인 오믹 전극(D) 사이의 캡핑층(CAP)은 제1 개구영역(OP1)에 의해 관통된다. 전면 게이트(GF)의 적어도 일부는 제1 개구 영역(OP1) 내에 배치될 수 있다. 전면 게이트(GF)는 활성층(ACT)의 제1 면(SR1) 상에 배치된다. 전면 게이트(GF)는 캡핑층(CAP)으로부터 이격된다. 전면 게이트(GF)는 T형 또는 Γ 형으로 형성되어 그 상부가 캡핑층(CAP)의 상면, 소스 오믹 전극(S)의 상면 및 드레인 오믹 전극(D)의 상면보다 높게 연장될 수 있다. 이 경우, 전면 게이트(GF)와 캡핑층(CAP) 사이에 절연막(GI)이 개재될 수 있다.Referring to FIG. 4A , after the front structure is formed on the front surface of the semiconductor substrate SUB, the front structure protective layer 151 and the adhesive layer 153 covering the front structure may be sequentially formed. The front structure includes an active layer ACT formed on the front surface of the semiconductor substrate SUB, a capping layer CAP formed on the active layer ACT, a source ohmic electrode S and a drain spaced apart from the capping layer CAP. The ohmic electrode D and the front gate GF disposed on the active layer ACT between the source ohmic electrode S and the drain ohmic electrode D may be included. The active layer ACT may include a first surface SR1 and a second surface SR2 facing each other. The second surface SR2 is a surface in contact with the front surface of the semiconductor substrate SUB. The capping layer CAP is disposed on the first surface SR1 of the active layer ACT. The capping layer CAP between the source ohmic electrode S and the drain ohmic electrode D is penetrated by the first opening region OP1. At least a portion of the front gate GF may be disposed in the first opening area OP1 . The front gate GF is disposed on the first surface SR1 of the active layer ACT. The front gate GF is spaced apart from the capping layer CAP. The front gate GF is formed in a T-type or a Γ shape, and an upper portion thereof may extend higher than the upper surface of the capping layer CAP, the upper surface of the source ohmic electrode S, and the upper surface of the drain ohmic electrode D. In this case, the insulating layer GI may be interposed between the front gate GF and the capping layer CAP.

이하의 도면에서 전면 구조는 도 3a 내지 도 3h에서 상술한 공정들을 이용하여 형성된 전면 구조와 동일한 구조로 도시되어 있으나, 전면 구조는 도 2a 내지 도 2d에서 상술한 공정들을 이용하여 형성된 구조로 형성될 수 있다.In the drawings below, the front structure is shown as the same structure as the front structure formed using the processes described above in FIGS. 3A to 3H, but the front structure is formed using the processes described above in FIGS. 2A to 2D. can

도 4b를 참조하면, 반도체 기판(SUB)의 배면이 노출되도록 접착층(153)을 캐리어 기판(161)에 접착한다. 이로써, 반도체 기판(SUB)이 캐리어 기판(161)에 고정된다. 또한, 반도체 기판(SUB)의 배면이 노출된다.Referring to FIG. 4B , the adhesive layer 153 is adhered to the carrier substrate 161 so that the rear surface of the semiconductor substrate SUB is exposed. Accordingly, the semiconductor substrate SUB is fixed to the carrier substrate 161 . In addition, the back surface of the semiconductor substrate SUB is exposed.

도 5a 내지 도 5d는 본 발명의 일 실시 예에 따른 전계효과 트랜지스터의 후면 구조 형성방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5d에서 도 4a에 도시된 도면부호와 동일한 도면부호는 도 4a에서 지칭하는 바와 동일하므로, 그에 대한 구체적인 설명을 생략한다.5A to 5D are cross-sectional views illustrating a method of forming a rear surface structure of a field effect transistor according to an embodiment of the present invention. In FIGS. 5A to 5D, the same reference numerals as those shown in FIG. 4A are the same as those in FIG. 4A, and detailed description thereof will be omitted.

도 5a를 참조하면, 캐리어 기판(161)에 고정된 반도체 기판(SUB)을 배면으로부터 일부 두께 식각할 수 있다. 반도체 기판(SUB)의 두께가 감소되면, 제2 개구 영역을 형성하기 위한 식각 공정을 용이하게 진행할 수 있다.Referring to FIG. 5A , the semiconductor substrate SUB fixed to the carrier substrate 161 may be partially etched from the rear surface. When the thickness of the semiconductor substrate SUB is reduced, an etching process for forming the second opening region may be easily performed.

이어서, 소스 오믹 전극(S) 및 드레인 오믹 전극(D) 사이의 반도체 기판(SUB)의 일 영역이 노출될 수 있도록, 반도체 기판(SUB)의 배면 상에 제2 마스크 패턴(171)을 형성한다. 제2 마스크 패턴(171)은 포토리소그래피 공정을 통해 형성된 감광막 패턴일 수 있다. 제2 마스크 패턴(171)은 리소그래피 공정, 마스크막 증착 공정 및 리프트-오프 공정을 순차로 실시하여 형성된 패턴일 수 있다. 마스크막은 금속, 감광물질, 또는 절연물일 수 있으며, 반도체 기판(SUB)의 물성에 따라 선택될 수 있다.Next, a second mask pattern 171 is formed on the rear surface of the semiconductor substrate SUB so that a region of the semiconductor substrate SUB between the source ohmic electrode S and the drain ohmic electrode D may be exposed. . The second mask pattern 171 may be a photoresist layer pattern formed through a photolithography process. The second mask pattern 171 may be a pattern formed by sequentially performing a lithography process, a mask layer deposition process, and a lift-off process. The mask layer may be a metal, a photosensitive material, or an insulating material, and may be selected according to physical properties of the semiconductor substrate SUB.

도 5b를 참조하면, 제2 마스크 패턴(171)을 식각 마스크로 이용한 식각 공정으로 반도체 기판(SUB)의 일 영역을 식각하여 반도체 기판(SUB)을 관통하는 제2 개구 영역(OP2)을 형성한다. 제2 개구 영역(OP2)은 활성층(ACT)의 제2 면(SR2)을 노출시킨다.Referring to FIG. 5B , a region of the semiconductor substrate SUB is etched by an etching process using the second mask pattern 171 as an etch mask to form a second opening region OP2 penetrating the semiconductor substrate SUB. . The second opening area OP2 exposes the second surface SR2 of the active layer ACT.

제2 개구 영역(OP2)을 형성하기 위한 식각 공정의 영향으로 활성층(ACT)이 일부 두께 식각되어, 활성층(ACT)의 제2 면(SR2)에 홈부가 형성될 수 있다. 이 후, 제2 마스크 패턴(171)을 제거할 수 있다.The active layer ACT may be partially etched to a thickness due to an etching process for forming the second opening region OP2 , so that a groove may be formed on the second surface SR2 of the active layer ACT. Thereafter, the second mask pattern 171 may be removed.

도 5c를 참조하면, 활성층(ACT)의 제2 면(SR2) 상에 전면 게이트(GF)에 중첩된 후면 게이트(GB)를 형성한다. 후면 게이트(GB)는 제2 개구 영역(OP2) 내부에 배치된다.Referring to FIG. 5C , the rear gate GB overlapping the front gate GF is formed on the second surface SR2 of the active layer ACT. The back gate GB is disposed inside the second opening area OP2 .

후면 게이트(GB)는 리소그래피 공정, 게이트 도전막 증착 공정 및 리프트-오프 공정을 이용하여 형성될 수 있다. 또는 후면 게이트(GB)의 형성 공정은 게이트 도전막 증착 공정 및 리소그래피 공정을 이용한 패터닝 공정을 포함할 수 있다.The back gate GB may be formed using a lithography process, a gate conductive layer deposition process, and a lift-off process. Alternatively, the process of forming the rear gate GB may include a gate conductive layer deposition process and a patterning process using a lithography process.

도 5d를 참조하면, 후면 게이트(GB)를 덮도록 활성층(ACT) 및 반도체 기판(SUB) 상에 후면 게이트 보호막(181)을 형성한다. 후면 게이트 보호막(181)은 절연물로 형성될 수 있다. 이 후, 후면 게이트 보호막(181) 상에 패키지 결합을 위한 금속층(183)을 형성할 수 있다. 도면에 도시되지 않았으나, 금속층(183)을 형성하기 전, 후면 게이트 보호막(181)의 일부 영역을 제거할 수 있다. Referring to FIG. 5D , a rear gate protection layer 181 is formed on the active layer ACT and the semiconductor substrate SUB to cover the rear gate GB. The rear gate passivation layer 181 may be formed of an insulating material. Thereafter, a metal layer 183 for package bonding may be formed on the rear gate passivation layer 181 . Although not shown in the drawings, a portion of the rear gate passivation layer 181 may be removed before the metal layer 183 is formed.

도 6은 본 발명의 실시 예에 따른 전계효과 트랜지스터의 단면도이다. 도 6에서 도 4a, 도 5a 내지 도 5d에 도시된 도면부호와 동일한 도면부호는 도 4a, 도 5a 내지 도 5d에서 지칭하는 바와 동일하므로, 그에 대한 구체적인 설명을 생략한다.6 is a cross-sectional view of a field effect transistor according to an embodiment of the present invention. In FIG. 6 , the same reference numerals as those shown in FIGS. 4A and 5A to 5D are the same as those in FIGS. 4A and 5A to 5D , and thus a detailed description thereof will be omitted.

도 5a 내지 도 5d에서 상술한 후면 구조 형성 완료 후, 접착층으로부터 캐리어 기판을 분리한다. 이 후, 접착층을 세정 공정등으로 제거할 수 있다. 이로써, 도 6에 도시된 바와 같이, 본 발명의 실시 예는 활성층(ACT)을 사이에 두고 중첩된 전면 게이트(GF) 및 후면 게이트(GB)를 포함하는 이중 게이트 구조에 의해 구동되는 전계효과 트랜지스터를 제공할 수 있다. 전계효과 트랜지스터의 게이트 구동 특성은 본 발명의 실시 예에 따른 이중 게이트 구조에 의해 개선될 수 있다.After the formation of the rear surface structure described above in FIGS. 5A to 5D is completed, the carrier substrate is separated from the adhesive layer. After that, the adhesive layer can be removed by a washing process or the like. Accordingly, as shown in FIG. 6, the embodiment of the present invention is a field effect transistor driven by a double gate structure including a front gate GF and a rear gate GB overlapped with the active layer ACT interposed therebetween. can provide The gate driving characteristics of the field effect transistor may be improved by the double gate structure according to the embodiment of the present invention.

본 발명의 실시 예에 따르면, 소스 오믹 전극(S)과 드레인 오믹 전극(D) 사이의 활성층(ACT) 내에 정의되는 채널층의 상/하부는 반도체 기판(SUB)에 중첩되지 않는다. 이에 따라, 본 발명의 실시 예는 채널층으로부터 반도체 기판(SUB)을 경유하는 누설 전류를 감소시킬 수 있다. 예를 들어, 반도체 기판(SUB)에 제2 개구 영역(OP2)이 형성되지 않은 경우, 반도체 기판(SUB)을 향하는 채널층 하부로의 누설전류가 발생할 수 있다. 본 발명의 실시 예는 누설전류를 줄임으로써 우수한 성능의 전계효과 트랜지스터를 제공할 수 있다.According to an embodiment of the present invention, upper and lower portions of the channel layer defined in the active layer ACT between the source ohmic electrode S and the drain ohmic electrode D do not overlap the semiconductor substrate SUB. Accordingly, according to the embodiment of the present invention, it is possible to reduce the leakage current passing through the semiconductor substrate SUB from the channel layer. For example, when the second opening region OP2 is not formed in the semiconductor substrate SUB, a leakage current may occur under the channel layer toward the semiconductor substrate SUB. An embodiment of the present invention can provide a field effect transistor with excellent performance by reducing leakage current.

본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been specifically recorded according to the above preferred embodiments, it should be noted that the above-described embodiments are for explanation and not for limitation. In addition, a person of ordinary skill in the art of the present invention will understand that various embodiments are possible within the scope of the technical spirit of the present invention.

11, 111, SUB: 반도체 기판 41, 141, GF: 전면 게이트
13, 113, ACT: 활성층 SR1: 제1 면
SR2: 제2 면 15, 115, CAP: 캡핑층
17S, 117S, S: 소스 오믹 전극 17D, 117D, D: 드레인 오믹 전극
OP1: 제1 개구영역 51, 119, GI: 절연막
151: 전면 구조 보호막 153: 접착층
161: 캐리어 기판 OP2: 제2 개구영역
GB:후면 게이트 181: 후면 게이트 보호막
183: 패키지 결합용 금속층11, 111, SUB: semiconductor substrate 41, 141, GF: front gate
13, 113, ACT: active layer SR1: first side
SR2: second side 15, 115, CAP: capping layer
17S, 117S, S: source ohmic electrode 17D, 117D, D: drain ohmic electrode
OP1: first opening regions 51, 119, GI: insulating film
151: front structure protective film 153: adhesive layer
161: carrier substrate OP2: second opening region
GB: rear gate 181: rear gate protective film
183: metal layer for package bonding

Claims (10)

서로 마주하는 제1 면 및 제2 면을 포함하는 활성층;
상기 활성층의 상기 제1 면 상에 형성되고, 상기 활성층의 상기 제1 면을 노출하는 제1 개구영역을 포함하는 캡핑층;
상기 캡핑층 상에 형성된 소스 오믹 전극 및 드레인 오믹 전극;
상기 활성층의 상기 제1 면 상부에 배치되고, 상기 제1 개구영역 내부에 배치된 일부를 포함하는 전면 게이트;
상기 활성층의 상기 제2 면 상부에 배치되고, 상기 소스 오믹 전극 및 상기 드레인 오믹 전극 사이의 상기 활성층의 상기 제2 면을 노출하는 제2 개구영역을 포함하는 반도체 기판; 및
상기 활성층의 상기 제2 면 상부에 배치되고, 상기 제2 개구영역 내부에 배치되어 상기 전면 게이트에 중첩된 후면 게이트를 포함하되,
상기 활성층의 상기 제2 면은 상기 소스 오믹 전극 및 상기 드레인 오믹 전극 사이에 형성된 홈부를 포함하는 전계효과 트랜지스터.an active layer including first and second surfaces facing each other;
a capping layer formed on the first surface of the active layer and including a first opening region exposing the first surface of the active layer;
a source ohmic electrode and a drain ohmic electrode formed on the capping layer;
a front gate disposed on the first surface of the active layer and including a portion disposed inside the first opening region;
a semiconductor substrate disposed on the second surface of the active layer and including a second opening region exposing the second surface of the active layer between the source ohmic electrode and the drain ohmic electrode; and
a rear gate disposed on the second surface of the active layer and disposed inside the second opening region to overlap the front gate;
and the second surface of the active layer includes a groove formed between the source ohmic electrode and the drain ohmic electrode. 제 1 항에 있어서,
상기 전면 게이트는 T형, Γ 형, 및 평면형(planar type) 중 하나의 형상을 포함하는 전계효과 트랜지스터.The method of claim 1,
The front gate is a field effect transistor comprising one of a T-type, a Γ-type, and a planar type (planar type). 제 1 항에 있어서,
상기 활성층은 인듐알루미늄나이트라이드(InAlN) 및 갈륨나이트라이드(GaN)의 적층 구조, 알루미늄나이트라이드(AlN) 및 갈륨나이트라이드(GaN)의 적층 구조, 알루미늄갈륨나이트라이드(AlGaN), 알루미늄나이트라이드(AlN), 및 갈륨나이트라이드(GaN)의 적층 구조, 알루미늄갈륨아세나이드(AlGaAs) 및 갈륨아세나이드(GaAs)의 적층 구조, 알루미늄갈륨아세나이드(AlGaAs) 및 인듐갈륨아세나이드(InGaAs)의 적층 구조 또는 인듐알루미늄아세나이드(InAlAs) 및 인듐갈륨아세나이드(InGaAs)의 적층 구조 중 어느 하나를 포함하고,
상기 캡핑층은 갈륨나이트라이드(GaN), 알루미늄갈륨나이트라이드(AlGaN), 갈륨아세나이드(GaAs) 중 어느 하나를 포함하는 전계효과 트랜지스터.The method of claim 1,
The active layer is a stacked structure of indium aluminum nitride (InAlN) and gallium nitride (GaN), a stacked structure of aluminum nitride (AlN) and gallium nitride (GaN), aluminum gallium nitride (AlGaN), aluminum nitride ( AlN) and gallium nitride (GaN) stacked structure, aluminum gallium arsenide (AlGaAs) and gallium arsenide (GaAs) stacked structure, aluminum gallium arsenide (AlGaAs) and indium gallium arsenide (InGaAs) stacked structure or indium aluminum arsenide (InAlAs) and indium gallium arsenide (InGaAs) including any one of the stacked structures,
The capping layer is a field effect transistor comprising any one of gallium nitride (GaN), aluminum gallium nitride (AlGaN), gallium arsenide (GaAs). 제 1 항에 있어서,
상기 캡핑층 상에 형성되고, 상기 소스 오믹 전극 및 상기 드레인 오믹 전극을 덮는 절연막을 더 포함하는 전계효과 트랜지스터.The method of claim 1,
The field effect transistor further comprising an insulating layer formed on the capping layer and covering the source ohmic electrode and the drain ohmic electrode. 서로 마주하는 제1 면 및 제2 면을 포함하는 활성층, 상기 활성층의 상기 제1 면 상에 배치된 캡핑층, 상기 캡핑층 상에 배치된 소스 오믹 전극 및 드레인 오믹 전극, 상기 소스 오믹 전극 및 상기 드레인 오믹 전극 사이의 상기 캡핑층을 관통하여 상기 활성층의 상기 제1 면을 노출하는 제1 개구영역, 및 상기 제1 개구영역 내부에 배치된 일부를 포함하고 상기 활성층의 상기 제1 면 상에 배치된 전면 게이트를 포함하는 전면 구조를, 반도체 기판의 전면 상에 형성하는 단계;
상기 전면 구조를 덮는 전면 구조 보호막 및 접착층을 순차로 형성하는 단계;
상기 반도체 기판의 배면이 노출되도록 상기 접착층을 캐리어 기판에 접착하는 단계;
상기 소스 오믹 전극 및 상기 드레인 오믹 전극 사이의 상기 반도체 기판의 일 영역을 식각하여 상기 활성층의 제2 면을 노출하는 제2 개구영역을 형성하는 단계; 및
상기 활성층의 상기 제2 면 상부에서 상기 제2 개구영역 내부에 배치되고 상기 전면 게이트에 중첩된 후면 게이트를 형성하는 단계를 포함하는 전계효과 트랜지스터의 제조방법.An active layer including first and second surfaces facing each other, a capping layer disposed on the first surface of the active layer, a source ohmic electrode and a drain ohmic electrode disposed on the capping layer, the source ohmic electrode, and the a first opening region penetrating through the capping layer between the drain ohmic electrodes to expose the first surface of the active layer, and a portion disposed inside the first opening region and disposed on the first surface of the active layer forming a front surface structure including a full surface gate on the front surface of the semiconductor substrate;
sequentially forming a front structure protective film and an adhesive layer covering the front structure;
adhering the adhesive layer to a carrier substrate such that a rear surface of the semiconductor substrate is exposed;
etching a region of the semiconductor substrate between the source ohmic electrode and the drain ohmic electrode to form a second opening region exposing a second surface of the active layer; and
and forming a rear gate disposed in the second opening region on the second surface of the active layer and overlapping the front gate. 제 5 항에 있어서,
상기 전면 구조는 상기 전면 게이트와 상기 캡핑층 사이를 절연하는 절연막을 더 포함하는 전계효과 트랜지스터의 제조방법.6. The method of claim 5,
The front surface structure further includes an insulating layer insulating between the front gate and the capping layer. 제 5 항에 있어서,
상기 제2 개구 영역을 형성하는 단계 이전,
상기 반도체 기판의 두께를 감소시키는 단계를 더 포함하는 전계효과 트랜지스터의 제조방법.6. The method of claim 5,
Before the step of forming the second opening region,
The method of manufacturing a field effect transistor further comprising reducing the thickness of the semiconductor substrate. 제 5 항에 있어서,
상기 제2 개구 영역을 형성하는 단계에서 상기 활성층이 일부 두께 식각되어 상기 제2 면에 홈부가 형성되는 전계효과 트랜지스터의 제조방법.6. The method of claim 5,
In the forming of the second opening region, the active layer is partially etched to form a groove on the second surface. 제 5 항에 있어서,
상기 후면 게이트를 덮는 후면 게이트 보호막을 형성하는 단계;
상기 후면 게이트 보호막 상에 패키지 결합용 금속층을 형성하는 단계;
상기 캐리어 기판을 상기 접착층으로부터 분리하는 단계; 및
상기 접착층을 제거하는 단계를 더 포함하는 전계효과 트랜지스터의 제조방법.6. The method of claim 5,
forming a rear gate passivation layer covering the rear gate;
forming a metal layer for package bonding on the rear gate passivation layer;
separating the carrier substrate from the adhesive layer; and
Method of manufacturing a field effect transistor further comprising the step of removing the adhesive layer. 제 5 항에 있어서,
상기 활성층은 인듐알루미늄나이트라이드(InAlN) 및 갈륨나이트라이드(GaN)의 적층 구조, 알루미늄나이트라이드(AlN) 및 갈륨나이트라이드(GaN)의 적층 구조, 알루미늄갈륨나이트라이드(AlGaN), 알루미늄나이트라이드(AlN), 및 갈륨나이트라이드(GaN)의 적층 구조, 알루미늄갈륨아세나이드(AlGaAs) 및 갈륨아세나이드(GaAs)의 적층 구조, 알루미늄갈륨아세나이드(AlGaAs) 및 인듐갈륨아세나이드(InGaAs)의 적층 구조 또는 인듐알루미늄아세나이드(InAlAs) 및 인듐갈륨아세나이드(InGaAs)의 적층 구조 중 어느 하나를 포함하고,
상기 캡핑층은 갈륨나이트라이드(GaN), 알루미늄갈륨나이트라이드(AlGaN), 갈륨아세나이드(GaAs) 중 어느 하나를 포함하는 전계효과 트랜지스터의 제조방법.6. The method of claim 5,
The active layer is a stacked structure of indium aluminum nitride (InAlN) and gallium nitride (GaN), a stacked structure of aluminum nitride (AlN) and gallium nitride (GaN), aluminum gallium nitride (AlGaN), aluminum nitride ( AlN) and gallium nitride (GaN) stacked structure, aluminum gallium arsenide (AlGaAs) and gallium arsenide (GaAs) stacked structure, aluminum gallium arsenide (AlGaAs) and indium gallium arsenide (InGaAs) stacked structure or indium aluminum arsenide (InAlAs) and indium gallium arsenide (InGaAs) including any one of the stacked structures,
The capping layer is a method of manufacturing a field effect transistor comprising any one of gallium nitride (GaN), aluminum gallium nitride (AlGaN), gallium arsenide (GaAs).
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