KR102270333B1 - Display apparatus - Google Patents

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Abstract

표시 장치는 복수의 게이트 제어 배선들을 통해 게이트 제어 신호를 출력하는 타이밍 컨트롤러, 상기 게이트 제어 배선들을 통해 제공받은 상기 게이트 제어 신호에 응답하여 게이트 신호들을 출력하는 게이트 구동부, 상기 게이트 신호들에 응답하여 데이터 전압들을 제공받는 복수의 화소들, 및 상기 게이트 제어 배선들에 병렬로 연결되어 정전기를 방전하는 제1 및 제2 정전기 방지부들을 포함하고, 상기 제1 및 제2 정전기 방지부들은 각각 상기 게이트 제어 배선들의 개수보다 작은 수의 전류 경로들을 형성하여 상기 정전기를 방전하고, 서로 다른 극성의 정전기를 방전한다.The display device includes a timing controller configured to output a gate control signal through a plurality of gate control lines, a gate driver configured to output gate signals in response to the gate control signal provided through the gate control lines, and data in response to the gate signals. a plurality of pixels receiving voltages, and first and second antistatic parts connected in parallel to the gate control lines to discharge static electricity, wherein the first and second antistatic parts respectively control the gate The number of current paths smaller than the number of wirings is formed to discharge the static electricity, and static electricity having different polarities is discharged.

Figure R1020140164596
Figure R1020140164596

Description

표시 장치{DISPLAY APPARATUS}display device {DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 정전기로부터 제어 배선 및 게이트 구동부의 손상을 방지하고 제조 비용을 절감할 수 있는 표시 장치에 관한 것이다. The present invention relates to a display device, and more particularly, to a display device capable of preventing damage to a control line and a gate driver from static electricity and reducing manufacturing cost.

일반적으로 표시장치는 영상을 표시하기 위한 복수의 화소들을 포함하는 표시 패널, 화소들에 게이트 신호들을 제공하는 게이트 구동부, 화소들에 데이터 전압들을 제공하는 데이터 구동부, 및 게이트 구동부 및 데이터 구동부를 제어하는 타이밍 컨트롤러를 포함한다. In general, a display device includes a display panel including a plurality of pixels for displaying an image, a gate driver providing gate signals to the pixels, a data driver providing data voltages to the pixels, and controlling the gate driver and the data driver. Includes timing controller.

게이트 구동부는 타이밍 컨트롤러로부터 제공받은 게이트 제어 신호에 응답하여 게이트 신호들을 출력한다. 데이터 구동부는 타이밍 컨트롤러로부터 제공받은 데이터 제어 신호에 응답하여 데이터 전압들을 출력한다.The gate driver outputs gate signals in response to the gate control signal provided from the timing controller. The data driver outputs data voltages in response to a data control signal provided from the timing controller.

게이트 제어 신호는 타이밍 컨트롤러와 게이트 구동부에 연결된 게이트 제어 배선들을 통해 게이트 구동부에 제공된다. 정전기에 의해 게이트 제어 배선이 손상됐을 경우, 게이트 제어 신호가 게이트 구동부에 제공되지 않아 표시 장치가 구동되지 않는다. 또한, 정전기기 게이트 제어 배선을 통해 게이트 구동부에 인가될 경우, 게이트 구동부의 소자들이 손상될 수 있다. The gate control signal is provided to the gate driver through gate control lines connected to the timing controller and the gate driver. When the gate control wiring is damaged by static electricity, the display device is not driven because the gate control signal is not provided to the gate driver. Also, when electrostatics is applied to the gate driver through the gate control wiring, elements of the gate driver may be damaged.

본 발명의 목적은 정전기로부터 제어 배선 및 게이트 구동부의 손상을 방지할 수 있는 표시 장치를 제공하는데 있다. SUMMARY OF THE INVENTION An object of the present invention is to provide a display device capable of preventing damage to a control wiring and a gate driver from static electricity.

본 발명의 다른 목적은 제조 비용을 절감할 수 있는 표시 장치를 제공하는데 있다.Another object of the present invention is to provide a display device capable of reducing manufacturing cost.

본 발명의 실시 예에 따른 표시 장치는 복수의 게이트 제어 배선들을 통해 게이트 제어 신호를 출력하는 타이밍 컨트롤러, 상기 게이트 제어 배선들을 통해 제공받은 상기 게이트 제어 신호에 응답하여 게이트 신호들을 출력하는 게이트 구동부, 상기 게이트 신호들에 응답하여 데이터 전압들을 제공받는 복수의 화소들, 및 상기 게이트 제어 배선들에 병렬로 연결되어 정전기를 방전하는 제1 및 제2 정전기 방지부들을 포함하고, 상기 제1 및 제2 정전기 방지부들은 각각 상기 게이트 제어 배선들의 개수보다 작은 수의 전류 경로들을 형성하여 상기 정전기를 방전하고, 서로 다른 극성의 정전기를 방전한다.A display device according to an embodiment of the present invention includes a timing controller outputting a gate control signal through a plurality of gate control lines, a gate driver outputting gate signals in response to the gate control signal provided through the gate control lines, and the a plurality of pixels receiving data voltages in response to gate signals; and first and second antistatic units connected in parallel to the gate control lines to discharge static electricity, the first and second static electricity The prevention units each form a number of current paths smaller than the number of the gate control wirings to discharge the static electricity and discharge static electricity of different polarities.

상기 제1 정전기 방지부는 정극성의 정전기를 방전한다.The first antistatic unit discharges positive static electricity.

상기 제1 정전기 방지부는, 상기 게이트 제어 배선들에 연결된 제1 다이오드부 및 상기 제1 다이오드부에 연결된 제1 및 제2 정전기 방지 회로들을 포함하고, 상기 제1 다이오드부의 애노드 단자는 상기 게이트 제어 배선들에 연결되고, 캐소드 단자는 상기 제1 및 제2 정전기 방지 회로들에 연결된다.The first antistatic unit may include a first diode unit connected to the gate control lines and first and second antistatic circuits connected to the first diode unit, wherein the anode terminal of the first diode unit is connected to the gate control line and a cathode terminal connected to the first and second antistatic circuits.

상기 제1 다이오드부는 상기 게이트 제어 배선들 및 상기 제1 및 제2 정전기 방지 회로들에 연결된 복수의 제1 다이오드 유닛들을 포함하고, 상기 각각의 제1 다이오드 유닛의 애노드 전극은 상기 게이트 제어 배선들 중 대응하는 게이트 제어 배선에 연결되고, 캐소드 전극은 상기 제1 및 제2 정전기 방지 회로들에 연결된다.The first diode unit includes a plurality of first diode units connected to the gate control wirings and the first and second antistatic circuits, and an anode electrode of each of the first diode units is one of the gate control wirings. connected to a corresponding gate control wiring, and a cathode electrode connected to the first and second antistatic circuits.

상기 제1 정전기 방지 회로는, 상기 제1 다이오드부의 상기 캐소드 단자에 연결된 제1 전극 및 제1 접지에 연결된 제2 전극을 갖는 제1 커패시터 및 상기 제1 접지에 연결된 게이트 전극, 상기 제1 다이오드부의 상기 캐소드 단자에 연결된 드레인 전극, 및 제2 접지에 연결된 소스 전극을 갖는 제1 트랜지스터를 포함한다.The first antistatic circuit may include a first capacitor having a first electrode connected to the cathode terminal of the first diode unit and a second electrode connected to a first ground, a gate electrode connected to the first ground, and the first diode unit and a first transistor having a drain electrode connected to the cathode terminal and a source electrode connected to a second ground.

상기 제1 커패시터는 2.2nF보다 작은 용량을 갖는다.The first capacitor has a capacitance less than 2.2nF.

상기 제1 트랜지스터는 N 타입의 전계 효과 트랜지스터를 포함한다.The first transistor includes an N-type field effect transistor.

상기 제1 접지가 연결된 접지 배선의 크기는 상기 제2 접지가 연결된 접지 배선의 크기보다 작다.The size of the ground wire to which the first ground is connected is smaller than the size of the ground wire to which the second ground is connected.

상기 제1 접지 및 상기 제2 접지는 동일한 접지 단자에 연결된다.The first ground and the second ground are connected to the same ground terminal.

상기 제2 정전기 방지 회로는 제2 및 제3 다이오드 유닛들을 포함하고, 상기 제2 다이오드 유닛의 애노드 전극은 상기 제1 다이오드부의 상기 캐소드 단자에 연결되고, 상기 제2 다이오드 유닛의 캐소드 전극은 상기 제3 다이오드유닛의 캐소드 전극과 연결되고, 상기 제3 다이오드 유닛의 애노드 전극은 상기 제2 접지에 연결된다.The second antistatic circuit includes second and third diode units, the anode electrode of the second diode unit is connected to the cathode terminal of the first diode unit, and the cathode electrode of the second diode unit is the second diode unit. 3 is connected to the cathode electrode of the diode unit, and the anode electrode of the third diode unit is connected to the second ground.

상기 제2 및 제3 다이오드 유닛들은 각각 제너 다이오드를 포함한다.Each of the second and third diode units includes a Zener diode.

상기 게이트 제어 신호의 전압 레벨은 상기 제너 다이오드의 제너 전압보다 작다.A voltage level of the gate control signal is less than a Zener voltage of the Zener diode.

상기 제2 정전기 방지부는 부극성의 정전기를 방전한다.The second antistatic unit discharges negative static electricity.

상기 제2 정전기 방지부는, 상기 게이트 제어 배선들에 연결된 제2 다이오드부 및 상기 제2 다이오드부에 연결된 제3 및 제4 정전기 방지 회로들을 포함하고, 상기 제2 다이오드부의 애노드 단자는 상기 제3 및 제4 정전기 방지 회로들에 연결되고, 상기 캐소드 단자는 상기 게이트 제어 배선들에 연결된다.The second antistatic part includes a second diode part connected to the gate control lines, and third and fourth antistatic circuits connected to the second diode part, and the anode terminal of the second diode part includes the third and fourth antistatic circuits connected to the second diode part. connected to fourth antistatic circuits, and the cathode terminal is connected to the gate control lines.

상기 제2 다이오드부는 상기 게이트 제어 배선들 및 상기 제3 및 제4 정전기 방지 회로들에 연결된 복수의 제4 다이오드 유닛들을 포함하고, 상기 각각의 제4 다이오드 유닛의 애노드 전극은 상기 제1 및 제2 정전기 방지 회로들에 연결되고, 캐소드 전극은 상기 게이트 제어 배선들 중 대응하는 게이트 제어 배선에 연결된다.The second diode part includes a plurality of fourth diode units connected to the gate control lines and the third and fourth antistatic circuits, and the anode electrode of each of the fourth diode units is connected to the first and second connected to antistatic circuits, and a cathode electrode connected to a corresponding one of the gate control wirings.

상기 제3 정전기 방지 회로는, 상기 제2 다이오드부의 캐소드 단자에 연결된 제1 전극 및 제1 접지에 연결된 제2 전극을 갖는 제2 커패시터 및 상기 제1 접지에 연결된 게이트 전극, 상기 제2 다이오드부의 상기 캐소드 단자에 연결된 드레인 전극, 및 제2 접지에 연결된 소스 전극을 갖는 제2 트랜지스터를 포함한다.The third antistatic circuit includes a second capacitor having a first electrode connected to a cathode terminal of the second diode unit and a second electrode connected to a first ground, a gate electrode connected to the first ground, and the second diode unit. and a second transistor having a drain electrode coupled to a cathode terminal and a source electrode coupled to a second ground.

상기 제2 커패시터는 2.2nF보다 작은 용량을 갖는다.The second capacitor has a capacitance of less than 2.2nF.

상기 제2 트랜지스터는 P 타입의 전계 효과 트랜지스터를 포함한다.The second transistor includes a P-type field effect transistor.

상기 제4 정전기 방지 회로는 제5 및 제6 다이오드 유닛들을 포함하고, 상기 제5 다이오드 유닛의 애노드 전극은 상기 제2 다이오드부의 상기 애노드 단자에 연결되고, 상기 제5 다이오드 유닛의 캐소드 전극은 상기 제6 다이오드유닛의 캐소드 전극과 연결되고, 상기 제6 다이오드 유닛의 애노드 전극은 상기 제2 접지에 연결된다.The fourth antistatic circuit includes fifth and sixth diode units, the anode electrode of the fifth diode unit is connected to the anode terminal of the second diode unit, and the cathode electrode of the fifth diode unit is the second diode unit. The sixth diode unit is connected to the cathode electrode, and the sixth diode unit's anode electrode is connected to the second ground.

상기 제5 및 제6 다이오드 유닛들은 각각 제너 다이오드를 포함한다.Each of the fifth and sixth diode units includes a Zener diode.

본 발명의 표시 장치는 정전기로부터 제어 배선 및 게이트 구동부의 손상을 방지하고 제조 비용을 절감할 수 있다. The display device of the present invention can prevent damage to the control wiring and the gate driver from static electricity and reduce manufacturing cost.

도 1은 본 발명의 실시 예에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 정전기 방지부의 구성을 보여주는 도면이다.
도 3은 게이트 제어 배선들에 정극성의 정전기가 인가될 경우, 제1 정전기 방지부의 동작을 설명하기 위한 도면이다.
도 4는 게이트 제어 배선들에 부극성의 정전기가 인가될 경우, 제2 정전기 방지부의 동작을 설명하기 위한 도면이다.
도 5는 도 1에 도시된 게이트 구동부의 구성을 보여주는 도면이다.1 is a block diagram of a display device according to an exemplary embodiment.
FIG. 2 is a view showing the configuration of the antistatic unit shown in FIG. 1 .
FIG. 3 is a view for explaining an operation of the first antistatic unit when positive static electricity is applied to gate control wires.
FIG. 4 is a diagram for explaining an operation of a second antistatic unit when negative static electricity is applied to gate control wires.
FIG. 5 is a view showing the configuration of the gate driver shown in FIG. 1 .

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and a method for achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and those of ordinary skill in the art to which the present invention pertains. It is provided to fully inform the person of the scope of the invention, and the present invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.Reference to an element or layer “on” or “on” another element or layer includes not only directly on the other element or layer, but also with intervening other layers or elements. include all On the other hand, reference to an element "directly on" or "immediately on" indicates that no intervening element or layer is interposed. “and/or” includes each and every combination of one or more of the recited items.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Spatially relative terms "below", "beneath", "lower", "above", "upper", etc. It can be used to easily describe a correlation between an element or components and other elements or components. The spatially relative terms should be understood as terms including different orientations of the device during use or operation in addition to the orientation shown in the drawings. Like reference numerals refer to like elements throughout.

비록 제 1, 제 2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 소자, 제 1 구성요소 또는 제 1 섹션은 본 발명의 기술적 사상 내에서 제 2 소자, 제 2 구성요소 또는 제 2 섹션일 수도 있음은 물론이다.Although first, second, etc. are used to describe various elements, components, and/or sections, it should be understood that these elements, components, and/or sections are not limited by these terms. These terms are only used to distinguish one element, component, or sections from another. Accordingly, it goes without saying that the first element, the first element, or the first section mentioned below may be the second element, the second element, or the second section within the spirit of the present invention.

본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. Embodiments described herein will be described with reference to a plan view and a cross-sectional view, which are ideal schematic views of the present invention. Accordingly, the form of the illustrative drawing may be modified due to manufacturing technology and/or tolerance. Accordingly, embodiments of the present invention are not limited to the specific form shown, but also include changes in the form generated according to the manufacturing process. Accordingly, the regions illustrated in the drawings have schematic properties, and the shapes of the illustrated regions in the drawings are intended to illustrate specific shapes of regions of the device, and not to limit the scope of the invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 표시 장치의 블록도이다.1 is a block diagram of a display device according to an exemplary embodiment.

도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 게이트 구동부(130), 데이터 구동부(140), 및 정전기 방지부(150)를 포함한다.Referring to FIG. 1 , a display device 100 according to an embodiment of the present invention includes a display panel 110 , a timing controller 120 , a gate driver 130 , a data driver 140 , and an antistatic unit 150 . includes

표시 패널(110)은 복수의 게이트 라인들(GL1~GLm), 복수의 데이터 라인들(DL1~DLn), 및 복수의 화소들(PX11~PXmn)을 포함한다.The display panel 110 includes a plurality of gate lines GL1 to GLm, a plurality of data lines DL1 to DLn, and a plurality of pixels PX11 to PXmn.

게이트 라인들(GL1~GLm)은 제1 방향(D1)으로 연장되어 게이트 구동부(130)에 연결된다. 데이터 라인들(DL1~DLn)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되어 데이터 구동부(140)에 연결된다. m 및 n은 자연수이다.The gate lines GL1 to GLm extend in the first direction D1 and are connected to the gate driver 130 . The data lines DL1 to DLn extend in a second direction D2 crossing the first direction D1 and are connected to the data driver 140 . m and n are natural numbers.

화소들(PX11~PXmn)은 서로 교차하는 게이트 라인들(GL1~GLm) 및 데이터 라인들(DL1~DLn)에 의해 구획된 영역들에 배치된다. 따라서, 화소들(PX11~PXmn)은 매트릭스 형태로 배열될 수 있다. The pixels PX11 to PXmn are disposed in regions partitioned by the gate lines GL1 to GLm and the data lines DL1 to DLn that cross each other. Accordingly, the pixels PX11 to PXmn may be arranged in a matrix form.

화소들(PX11~PXmn)은 대응하는 게이트 라인들(GL1~GLm) 및 대응하는 데이터 라인들(DL1~DLn)에 연결된다. 각 화소(PX11~PXmn)는 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트 색을 포함할 수 있다. 그러나, 이에 한정되지 않고, 주요색은 옐로우, 시안, 및 마젠타 등 다양한 색을 더 포함할 수 있다. The pixels PX11 to PXmn are connected to the corresponding gate lines GL1 to GLm and the corresponding data lines DL1 to DLn. Each of the pixels PX11 to PXmn may display one of primary colors. Primary colors may include red, green, blue, and white colors. However, the present invention is not limited thereto, and the primary color may further include various colors such as yellow, cyan, and magenta.

타이밍 컨트롤러(120)는 외부(예를 들어, 시스템 보드)로부터 영상 신호들(RGB) 및 제어 신호(CS)를 수신한다. 타이밍 컨트롤러(120)는 데이터 구동부(140)와의 인터페이스 사양에 맞도록 영상 신호들(RGB)의 데이터 포맷을 변환한다. 타이밍 컨트롤러(120)는 데이터 포맷이 변환된 영상 데이터들(DATAs)을 데이터 구동부(140)에 제공한다.The timing controller 120 receives the image signals RGB and the control signal CS from the outside (eg, a system board). The timing controller 120 converts the data format of the image signals RGB to meet the interface specification with the data driver 140 . The timing controller 120 provides the data format-converted image data DATAs to the data driver 140 .

타이밍 컨트롤러(120)는 제어 신호(CS)에 응답하여 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성한다. 게이트 제어 신호(GCS)는 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 제어 신호이다. 데이터 제어 신호(DCS)는 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 제어 신호이다. The timing controller 120 generates a gate control signal GCS and a data control signal DCS in response to the control signal CS. The gate control signal GCS is a control signal for controlling the operation timing of the gate driver 130 . The data control signal DCS is a control signal for controlling the operation timing of the data driver 140 .

타이밍 컨트롤러(120)는 게이트 제어 신호(GCS)를 게이트 구동부(130)에 제공하고, 데이터 제어 신호(DCS)를 데이터 구동부(140)에 제공한다. The timing controller 120 provides the gate control signal GCS to the gate driver 130 and provides the data control signal DCS to the data driver 140 .

제어 배선(CL)은 타이밍 컨트롤러(120)와 게이트 구동부(130)에 연결된다. 타이밍 컨트롤러(120)로부터 출력되는 게이트 제어 신호(GCS)는 제어 배선(CL)을 통해 게이트 구동부(130)에 제공된다.The control line CL is connected to the timing controller 120 and the gate driver 130 . The gate control signal GCS output from the timing controller 120 is provided to the gate driver 130 through the control line CL.

게이트 구동부(130)는 게이트 제어 신호(GCS)에 응답하여 게이트 신호들을 생성하여 출력한다. 게이트 구동부(130)는 게이트 신호들을 순차적으로 출력할 수 있다. 게이트 신호들은 게이트 라인들(GL1~GLm)을 통해 행 단위로 화소들(PX11~PXmn)에 제공된다. The gate driver 130 generates and outputs gate signals in response to the gate control signal GCS. The gate driver 130 may sequentially output gate signals. The gate signals are provided to the pixels PX11 to PXmn in a row unit through the gate lines GL1 to GLm.

데이터 구동부(140)는 데이터 제어 신호(DCS)에 응답하여 영상 데이터들(DATAs)에 대응하는 아날로그 형태의 데이터 전압들을 생성하여 출력한다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX11~PXmn)에 제공된다. The data driver 140 generates and outputs analog data voltages corresponding to the image data DATAs in response to the data control signal DCS. The data voltages are provided to the pixels PX11 to PXmn through the data lines DL1 to DLn.

화소들(PX11~PXmn)은 게이트 라인들(GL1~GLm)을 통해 제공받은 게이트 신호들에 응답하여 데이터 라인들(DL1~DLn)을 통해 데이터 전압들을 제공받는다. 화소들(PX11~PXmn)은 데이터 전압들에 대응하는 계조를 표시함으로써, 영상이 표시될 수 있다.The pixels PX11 to PXmn receive data voltages through the data lines DL1 to DLn in response to gate signals provided through the gate lines GL1 to GLm. The pixels PX11 to PXmn display grayscales corresponding to data voltages, so that an image may be displayed.

정전기 방지부(150)는 게이트 제어 신호(GCS)를 전송하는 제어 배선(CL)에 연결된다. 정전기 방지부(150)는 제어 배선(CL)을 통해 인가된 외부의 정전기를 방전할 수 있다. 정전기 방지부(150)의 구체적인 구성은 후술될 것이다.The antistatic unit 150 is connected to the control line CL that transmits the gate control signal GCS. The static electricity prevention unit 150 may discharge external static electricity applied through the control line CL. A specific configuration of the antistatic unit 150 will be described later.

타이밍 컨트롤러(120)는 집적 회로 칩의 형태로 인쇄 회로 기판(미 도시됨)상에 실장되어 게이트 구동부(130) 및 데이터 구동부(140)에 연결될 수 있다. The timing controller 120 may be mounted on a printed circuit board (not shown) in the form of an integrated circuit chip and may be connected to the gate driver 130 and the data driver 140 .

게이트 구동부(130) 및 데이터 구동부(140)는 복수의 구동 칩들로 형성되어 가요성 인쇄 회로 기판(미 도시됨)상에 실장되고, 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식으로 표시 패널(110)에 연결될 수 있다. The gate driver 130 and the data driver 140 are formed of a plurality of driving chips and mounted on a flexible printed circuit board (not shown), and the display panel 110 is formed using a tape carrier package (TCP) method. ) can be connected to

그러나, 이에 한정되지 않고, 게이트 구동부(130) 및 데이터 구동부(140)는 복수의 구동 칩들로 형성되어 표시 패널(110)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수 있다. 또한, 게이트 구동부(130)는 화소들(PX11~PXmn)의 트랜지스터들과 함께 동시에 형성되어 ASG(Amorphous Silicon TFT Gate driver circuit) 형태로 표시 패널(110)에 실장될 수 있다. However, the present invention is not limited thereto, and the gate driver 130 and the data driver 140 may be formed of a plurality of driving chips and mounted on the display panel 110 in a Chip on Glass (COG) method. Also, the gate driver 130 may be simultaneously formed together with the transistors of the pixels PX11 to PXmn and mounted on the display panel 110 in the form of an amorphous silicon TFT gate driver circuit (ASG).

도 2는 도 1에 도시된 정전기 방지부의 구성을 보여주는 도면이다.FIG. 2 is a view showing the configuration of the antistatic unit shown in FIG. 1 .

도 2를 참조하면, 제어 배선(CL)은 타이밍 컨트롤러(120)와 게이트 구동부(130)에 연결된 복수의 게이트 제어 배선들(CL1, CL2, CL3)을 포함한다. 게이트 제어 배선들(CL1, CL2, CL3)은 타이밍 컨트롤러(120)로부터 게이트 제어 신호(GCS)수신하여 게이트 구동부(130)에 제공한다. Referring to FIG. 2 , the control line CL includes a plurality of gate control lines CL1 , CL2 , and CL3 connected to the timing controller 120 and the gate driver 130 . The gate control lines CL1 , CL2 , and CL3 receive the gate control signal GCS from the timing controller 120 and provide it to the gate driver 130 .

게이트 제어 신호(GCS)는 수직 개시 신호(STV), 제1 클럭 신호(CKV), 및 제2 클럭 신호(CKVB)를 포함할 수 있다. 게이트 제어 배선들(CL1, CL2, CL3)은 수직 개시 신호(STV)를 수신하는 제1 게이트 제어 배선(CL1), 제1 클럭 신호(CKV)를 수신하는 제2 게이트 제어 배선(CL2), 및 제2 클럭 신호(CKVB)를 수신하는 제3 게이트 제어 배선(CL3)을 포함한다.The gate control signal GCS may include a vertical start signal STV, a first clock signal CKV, and a second clock signal CKVB. The gate control lines CL1 , CL2 , and CL3 include a first gate control line CL1 receiving the vertical start signal STV, a second gate control line CL2 receiving the first clock signal CKV, and and a third gate control line CL3 receiving the second clock signal CKVB.

예시적으로, 도 2에는 3 개의 게이트 제어 신호들(STV, CKV, CKVB)을 수신하는 3 개의 게이트 제어 배선들(CL1, CL2, CL3)이 도시되었다. 그러나 이에 한정되지 않고, 게이트 제어 신호들의 개수에 따라서 게이트 제어 신호들의 개수에 대응하는 게이트 제어 배선들이 표시 장치(100)에 구비될 수 있다.For example, three gate control lines CL1 , CL2 , and CL3 for receiving three gate control signals STV, CKV, and CKVB are illustrated in FIG. 2 . However, the present invention is not limited thereto, and gate control lines corresponding to the number of gate control signals may be provided in the display device 100 according to the number of gate control signals.

정전기 방지부(150)는 게이트 제어 배선들(CL1, CL2, CL3)에 병렬로 연결되어 정전기를 방전하는 제1 정전기 방지부(151) 및 제2 정전기 방지부(152)를 포함한다. The antistatic unit 150 includes a first antistatic unit 151 and a second antistatic unit 152 connected in parallel to the gate control lines CL1 , CL2 , and CL3 to discharge static electricity.

제1 정전기 방지부(151)는 정극성의 정전기를 방전할 수 있고, 제2 정전기 방지부(151)는 부극성의 정전기를 방전할 수 있다. 정극성 및 부극성의 정전기를 방전하기 위한 제1 및 제2 정전기 방지부들(151,152)의 구성은 이하 상세히 설명될 것이다. The first antistatic unit 151 may discharge static electricity of a positive polarity, and the second antistatic unit 151 may discharge static electricity of a negative polarity. The configuration of the first and second antistatic parts 151 and 152 for discharging positive and negative static electricity will be described in detail below.

제1 정전기 방지부(151)는 제1 다이오드부(11), 제1 정전기 방지 회로(12), 및 제2 정전기 방지 회로(13)를 포함한다. 제1 다이오드부(11)는 게이트 제어 배선들(CL1, CL2, CL3), 및 제1 및 제2 정전기 방지 회로들(12,13)에 순방향으로 연결된다. The first antistatic unit 151 includes a first diode unit 11 , a first antistatic circuit 12 , and a second antistatic circuit 13 . The first diode unit 11 is forwardly connected to the gate control lines CL1 , CL2 , and CL3 , and the first and second antistatic circuits 12 and 13 .

구체적으로, 제1 다이오드부(11)의 애노드 단자는 게이트 제어 배선들(CL1, CL2, CL3)에 연결된다. 제1 다이오드부(11)의 캐소드 단자는 제1 및 제2 정전기 방지 회로들(12,13)에 연결된다. Specifically, the anode terminal of the first diode unit 11 is connected to the gate control lines CL1 , CL2 , and CL3 . The cathode terminal of the first diode unit 11 is connected to the first and second antistatic circuits 12 and 13 .

제1 다이오드부(11)는 게이트 제어 배선들(CL1,CL2,CL3) 및 제1 및 제2 정전기 방지 회로들(12,13)에 순방향으로 연결된 복수의 제1 다이오드 유닛들(D1)을 포함한다.The first diode unit 11 includes a plurality of first diode units D1 connected in a forward direction to the gate control lines CL1 , CL2 , and CL3 and the first and second antistatic circuits 12 and 13 . do.

구체적으로, 제1 다이오드 유닛들(D1) 각각의 애노드 전극은 게이트 제어 배선들(CL1,CL2,CL3) 중 대응하는 게이트 제어 배선에 연결된다. 제1 다이오드 유닛들(D1) 각각의 캐소드 전극은 제1 및 제2 정전기 방지 회로들(12,13)에 연결된다. Specifically, an anode electrode of each of the first diode units D1 is connected to a corresponding gate control line among the gate control lines CL1 , CL2 and CL3 . A cathode electrode of each of the first diode units D1 is connected to the first and second antistatic circuits 12 and 13 .

제1 정전기 방지 회로(12)는 제1 다이오드부(11)의 캐소드 단자에 공통으로 연결된 제1 커패시터(C1) 및 제1 트랜지스터(T1)를 포함한다. The first antistatic circuit 12 includes a first capacitor C1 and a first transistor T1 commonly connected to the cathode terminal of the first diode unit 11 .

제1 커패시터(C1)는 제1 다이오드 유닛들(D1)의 캐소드 전극들에 연결된 제1 전극 및 제1 접지(GND1)에 연결된 제2 전극을 포함한다. 제1 트랜지스터(T1)는 제1 접지(GND1)에 연결된 게이트 전극, 제1 다이오드 유닛들(D1)의 캐소드 전극들에 연결된 드레인 전극, 및 제2 접지(GND2)에 연결된 소스 전극을 포함한다.The first capacitor C1 includes a first electrode connected to the cathode electrodes of the first diode units D1 and a second electrode connected to the first ground GND1 . The first transistor T1 includes a gate electrode connected to the first ground GND1 , a drain electrode connected to the cathode electrodes of the first diode units D1 , and a source electrode connected to the second ground GND2 .

제1 커패시터(C1)는 2.2nF보다 작은 용량을 가질 수 있다. 또한, 제1 트랜지스터는 N 타입의 전계 효과 트랜지스터(FET: Field Effect Transistor)를 포함할 수 있다.The first capacitor C1 may have a capacitance less than 2.2nF. Also, the first transistor may include an N-type Field Effect Transistor (FET).

제2 정전기 방지 회로(13)는 제2 및 제3 다이오드 유닛들(D2,D3)을 포함한다. 제2 다이오드 유닛(D2)의 애노드 전극은 제1 다이오드 유닛들(D1)의 캐소드 전극들에 연결된다. 제2 다이오드 유닛(D2)의 캐소드 전극은 제3 다이오드 유닛(D3)의 캐소드 전극에 연결된다. 제3 다이오드 유닛(D3)의 애노드 전극은 제2 접지(GND2)에 연결된다. 제2 및 제3 다이오드 유닛들(D2,D3)은 각각 제너 다이오드를 포함할 수 있다.The second antistatic circuit 13 includes second and third diode units D2 and D3. The anode electrode of the second diode unit D2 is connected to the cathode electrodes of the first diode units D1 . The cathode electrode of the second diode unit D2 is connected to the cathode electrode of the third diode unit D3. The anode electrode of the third diode unit D3 is connected to the second ground GND2. Each of the second and third diode units D2 and D3 may include a Zener diode.

도시하지 않았으나, 제1 접지(GND1) 및 제2 접지(GND2)는 각각 다른 접지 배선을 통해 동일한 접지 단자에 연결되어 동일한 접지 전압을 인가받을 수 있다. 또한, 제1 접지(GND1)가 연결된 접지 배선의 크기는 제2 접지(GND2)가 연결된 접지 배선의 크기보다 작다. Although not shown, the first ground GND1 and the second ground GND2 may be respectively connected to the same ground terminal through different ground wires to receive the same ground voltage. Also, the size of the ground wire connected to the first ground GND1 is smaller than the size of the ground wire connected to the second ground GND2 .

제2 정전기 방지부(152)는 제2 다이오드부(21), 제3 정전기 방지 회로(22), 및 제4 정전기 방지 회로(23)를 포함한다. 제2 다이오드부(21)는 게이트 제어 배선들(CL1, CL2, CL3) 및 제3 및 제4 정전기 방지 회로들(22,23)에 역방향으로 연결된다. The second antistatic unit 152 includes a second diode unit 21 , a third antistatic circuit 22 , and a fourth antistatic circuit 23 . The second diode unit 21 is connected in the reverse direction to the gate control lines CL1 , CL2 , and CL3 and the third and fourth antistatic circuits 22 and 23 .

구체적으로, 제2 다이오드부(21)의 애노드 단자는 제3 및 제4 정전기 방지 회로들(22,23)에 연결된다. 제2 다이오드부(21)의 캐소드 단자는 게이트 제어 배선들(CL1, CL2, CL3)에 연결된다. Specifically, the anode terminal of the second diode unit 21 is connected to the third and fourth antistatic circuits 22 and 23 . A cathode terminal of the second diode unit 21 is connected to the gate control lines CL1 , CL2 , and CL3 .

제2 다이오드부(21)는 게이트 제어 배선들(CL1,CL2,CL3), 및 제3 및 제4 정전기 방지 회로들(22,23)에 역방향으로 연결된 복수의 제4 다이오드 유닛들(D4)을 포함한다.The second diode unit 21 includes a plurality of fourth diode units D4 connected in the reverse direction to the gate control lines CL1 , CL2 and CL3 , and the third and fourth antistatic circuits 22 and 23 . include

구체적으로, 제4 다이오드 유닛들(D4) 각각의 애노드 전극은 제3 및 제4 정전기 방지 회로들(22,23)에 연결된다. 제4 다이오드 유닛들(D4) 각각의 캐소드 전극은 게이트 제어 배선들(CL1,CL2,CL3) 중 대응하는 게이트 제어 배선에 연결된다. Specifically, the anode electrode of each of the fourth diode units D4 is connected to the third and fourth antistatic circuits 22 and 23 . A cathode electrode of each of the fourth diode units D4 is connected to a corresponding gate control line among the gate control lines CL1 , CL2 , and CL3 .

제3 정전기 방지 회로(22)는 제2 다이오드부(21)의 애노드 단자에 공통으로 연결된 제2 커패시터(C2) 및 제2 트랜지스터(T2)를 포함한다.The third antistatic circuit 22 includes a second capacitor C2 and a second transistor T2 commonly connected to the anode terminal of the second diode unit 21 .

구체적으로, 제2 커패시터(C2)는 제4 다이오드 유닛들(D4)의 애노드 전극들에 연결된 제1 전극 및 제1 접지(GND1)에 연결된 제2 전극을 포함한다. 제2 트랜지스터(T2)는 제1 접지(GND1)에 연결된 게이트 전극, 제4 다이오드 유닛들(D4)의 애노드 전극들에 연결된 드레인 전극, 및 제2 접지(GND2)에 연결된 소스 전극을 포함한다.Specifically, the second capacitor C2 includes a first electrode connected to the anode electrodes of the fourth diode units D4 and a second electrode connected to the first ground GND1 . The second transistor T2 includes a gate electrode connected to the first ground GND1 , a drain electrode connected to the anode electrodes of the fourth diode units D4 , and a source electrode connected to the second ground GND2 .

제2 커패시터(C2)는 2.2nF보다 작은 용량을 가질 수 있다. 또한, 제2 트랜지스터(T2)는 P 타입의 전계 효과 트랜지스터(FET: Field Effect Transistor)를 포함할 수 있다.The second capacitor C2 may have a capacitance less than 2.2nF. Also, the second transistor T2 may include a P-type Field Effect Transistor (FET).

제4 정전기 방지 회로(23)는 제5 및 제6 다이오드 유닛들(D5,D6)을 포함한다. 제5 다이오드 유닛(D5)의 애노드 전극은 제4 다이오드 유닛들(D4)의 애노드 전극들에 연결된다. 제5 다이오드 유닛(D5)의 캐소드 전극은 제6 다이오드 유닛(D6)의 캐소드 전극에 연결된다. 제6 다이오드 유닛(D6)의 애노드 전극은 제2 접지(GND2)에 연결된다. 제5 및 제6 다이오드 유닛들(D5,D6)은 각각 제너 다이오드를 포함할 수 있다.The fourth antistatic circuit 23 includes fifth and sixth diode units D5 and D6. The anode electrode of the fifth diode unit D5 is connected to the anode electrodes of the fourth diode units D4 . The cathode electrode of the fifth diode unit D5 is connected to the cathode electrode of the sixth diode unit D6. The anode electrode of the sixth diode unit D6 is connected to the second ground GND2 . Each of the fifth and sixth diode units D5 and D6 may include a Zener diode.

도 3은 게이트 제어 배선들에 정극성의 정전기가 인가될 경우, 제1 정전기 방지부의 동작을 설명하기 위한 도면이다. 도 4는 게이트 제어 배선들에 부극성의 정전기가 인가될 경우, 제2 정전기 방지부의 동작을 설명하기 위한 도면이다.FIG. 3 is a view for explaining an operation of the first antistatic unit when positive static electricity is applied to gate control wires. FIG. 4 is a diagram for explaining an operation of a second antistatic unit when negative static electricity is applied to gate control wires.

도 3 및 4를 참조하면, 정전기는 제2 접지(GND2)의 접지 전압 레벨보다 높은 레벨을 갖는 정극성의 정전기(+ESD) 및 제2 접지(GND2)의 접지 전압 레벨보다 낮은 레벨을 갖는 부극성의 정전기(-ESD)를 포함한다. 예시적으로, 정전기는 수천 키로 볼트의 전압 레벨을 가질 수 있다. 3 and 4 , static electricity is positive static electricity (+ESD) having a level higher than the ground voltage level of the second ground (GND2) and negative polarity having a level lower than the ground voltage level of the second ground (GND2). of static electricity (-ESD). Illustratively, static electricity may have a voltage level of several thousand kilovolts.

도 3에 도시된 바와 같이, 게이트 제어 배선들(CL1,CL2,CL3)에 정극성의 정전기(+ESD)가 인가될 경우, 정극성의 정전기(+ESD)는 게이트 제어 배선들(CL1,CL2,CL3)에 연결된 제1 다이오드 유닛들(D1)에 의해 제1 및 제2 정전기 방지 회로들(12,13)에 인가된다. 3 , when positive static electricity (+ESD) is applied to the gate control wires CL1 , CL2 , and CL3 , positive static electricity (+ESD) is applied to the gate control wires CL1 , CL2 and CL3 ) is applied to the first and second antistatic circuits 12 and 13 by the first diode units D1 connected to each other.

순간적인 고전압인 정극성의 정전기(+ESD)에 의해 제1 접지(GND1)의 접지 전압 레벨이 안정화되지 못하고 일시적으로 상승될 수 있다. 구체적으로 제1 커패시터(C1)의 제1 전극에 정극성의 정전기(+ESD)가 인가되고, 제1 커패시터(C1)의 제2 전극에 제1 접지(GND1)의 접지 전압이 인가된다. 이때, 제1 커패시터(C1)의 제1 전극과 제2 전극 간의 커플링 현상에 의해 제1 접지(GND1)의 접지 전압의 레벨이 안정화되지 못하고 일시적으로 상승한다. The ground voltage level of the first ground GND1 may not be stabilized and may rise temporarily due to the positive static electricity (+ESD), which is an instantaneous high voltage. Specifically, positive static electricity (+ESD) is applied to the first electrode of the first capacitor C1 , and a ground voltage of the first ground GND1 is applied to the second electrode of the first capacitor C1 . At this time, the level of the ground voltage of the first ground GND1 is not stabilized and temporarily rises due to the coupling phenomenon between the first electrode and the second electrode of the first capacitor C1 .

즉, 제1 커패시터(C1)의 제1 전극의 전압이 정극성의 정전기(+ESD)와 같은 고전압으로 순간적으로 상승될 경우, 제1 커패시터(C1)의 제2 전극의 전압이 제1 커패시터(C1)의 제1 전극의 전압 상승에 따라서 순간적으로 상승될 수 있다.That is, when the voltage of the first electrode of the first capacitor C1 instantaneously increases to a high voltage equal to positive static electricity (+ESD), the voltage of the second electrode of the first capacitor C1 increases ) may be momentarily increased according to the voltage increase of the first electrode.

정극성의 정전기(+ESD)에 의해 제1 접지(GND1)의 접지 전압 레벨은 소정의 시간동안 소정의 레벨만큼 상승된다. 소정의 시간 경과 후 제1 접지(GND1)의 접지 전압 레벨은 다시 정상적인 접지 전압 레벨로 안정화된다.The ground voltage level of the first ground GND1 is increased by a predetermined level for a predetermined time due to the positive static electricity (+ESD). After a predetermined time has elapsed, the ground voltage level of the first ground GND1 is stabilized back to a normal ground voltage level.

제1 접지(GND1)의 접지 전압 레벨의 상승에 의해 제1 트랜지스터(T1)의 게이트 전극 및 소스 전극의 전압차는 제1 트랜지스터(T1)를 턴 온 시킬 수 있는 전압값을 가질 수 있다. A voltage difference between the gate electrode and the source electrode of the first transistor T1 may have a voltage value capable of turning on the first transistor T1 due to an increase in the ground voltage level of the first ground GND1 .

제1 접지(GND1)의 접지 전압 레벨이 다시 정상적인 접지 전압 레벨로 안정화될 경우, 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 간의 전압차가 없어지므로, 제1 트랜지스터(T1)는 턴 오프 된다. When the ground voltage level of the first ground GND1 is stabilized back to the normal ground voltage level, the voltage difference between the gate electrode and the source electrode of the first transistor T1 disappears, so that the first transistor T1 is turned off.

제1 트랜지스터(T1)가 턴 온되는 구간 동안 제1 다이오드 유닛들(D1) 및 턴 온된 제1 트랜지스터(T1)를 통해 제1 경로(P1)가 형성된다.A first path P1 is formed through the first diode units D1 and the turned-on first transistor T1 during a period in which the first transistor T1 is turned on.

커플링 현상에 따라서 변화될 수 있는 제1 접지(GND1)의 접지 전압의 레벨은 제1 커패시터(C1)의 제2 전극의 크기가 작을수록 민감하게 변화될 수 있다. 또한, 제1 트랜지스터(T1)가 턴 온될 수 있도록 접지 전압 레벨이 상승되어야 제1 경로(P1)가 형성된다. 실질적으로 제1 커패시터(C1)의 제2 전극은 제1 접지(GND1)가 연결된 접지 배선에 의해 형성된다. The level of the ground voltage of the first ground GND1 that may be changed according to the coupling phenomenon may be changed more sensitively as the size of the second electrode of the first capacitor C1 decreases. In addition, the first path P1 is formed only when the ground voltage level is increased so that the first transistor T1 can be turned on. Substantially, the second electrode of the first capacitor C1 is formed by a ground wire to which the first ground GND1 is connected.

따라서, 제1 접지(GND1)가 연결된 접지 배선의 크기를 다른 접지 배선보다 작게 형성하는 것이 바람직하다. 전술한 바와 같이, 본 발명의 실시 예에서, 제1 접지(GND1)가 연결된 접지 배선의 크기는 제2 접지(GND2)가 연결된 접지 배선의 크기보다 작다. Therefore, it is preferable to form the size of the ground wire connected to the first ground GND1 to be smaller than that of the other ground wires. As described above, in an embodiment of the present invention, the size of the ground wire to which the first ground GND1 is connected is smaller than the size of the ground wire to which the second ground GND2 is connected.

제너 다이오드인 제2 및 제3 다이오드 유닛들(D2,D3)은 30볼트의 제너 전압을 가질 수 있다. 따라서, 정극성의 정전기(+ESD)에 의해 제2 다이오드 유닛(D2)뿐만 아니라, 제3 다이오드 유닛(D3)도 턴 온된다. 그 결과 제1 다이오드 유닛들(D1) 및 제2 및 제3 다이오드 유닛들(D2,D3)에 의해 제2 경로(P2)가 형성된다. The second and third diode units D2 and D3 that are Zener diodes may have a Zener voltage of 30 volts. Accordingly, not only the second diode unit D2 but also the third diode unit D3 is turned on by the positive static electricity (+ESD). As a result, the second path P2 is formed by the first diode units D1 and the second and third diode units D2 and D3.

정극성의 정전기(+ESD)는 제1 경로(P1) 및 제2 경로(P2)를 통해 방전된다. 즉, 제1 정전기 방지부(151)는 게이트 제어 배선들(CL1,CL2,CL3)의 개수보다 작은 수의 전류 경로들(P1,P2)을 형성하여 정극성의 정전기(+ESD)를 방전할 수 있다. 따라서, 정극성의 정전기(+ESD)로부터 제어 배선(CL) 및 게이트 구동부(130)의 손상이 방지될 수 있다. The positive static electricity (+ESD) is discharged through the first path P1 and the second path P2 . That is, the first static electricity prevention unit 151 can discharge positive static electricity (+ESD) by forming the number of current paths P1 and P2 that is smaller than the number of the gate control wirings CL1 , CL2 , and CL3 . have. Accordingly, damage to the control line CL and the gate driver 130 from positive static electricity (+ESD) may be prevented.

제2 및 제3 다이오드 유닛들(D5,D6) 각각의 제너 전압은 게이트 제어 신호(GCS)의 전압 레벨보다 크다. 따라서, 게이트 제어 배선들(CL1,CL2,CL3)이 게이트 제어 신호(GCS)를 수신할 경우 제3 다이오드 유닛(D3)은 턴 오프 된다. A Zener voltage of each of the second and third diode units D5 and D6 is greater than a voltage level of the gate control signal GCS. Accordingly, when the gate control lines CL1 , CL2 , and CL3 receive the gate control signal GCS, the third diode unit D3 is turned off.

또한, 게이트 제어 신호(GCS)의 전압 레벨에 따라서 변화될 수 있는 제1 접지(GND1)의 접지 전압 레벨은 제1 트랜지스터(T1)를 턴 온 시킬 정도로 상승되지 않는다. 제1 접지(GND1)의 접지 전압 레벨은 수천 키로 볼트를 갖는 정전기에 의해 제1 트랜지스터(T1)를 턴 온 시킬 정도로 상승될 수 있다. Also, the ground voltage level of the first ground GND1 , which may be changed according to the voltage level of the gate control signal GCS, does not rise enough to turn on the first transistor T1 . The ground voltage level of the first ground GND1 may be increased enough to turn on the first transistor T1 by static electricity having a volt of several thousand kilovolts.

따라서, 게이트 제어 배선들(CL1,CL2,CL3)이 게이트 제어 신호(GCS)를 수신할 경우 제1 트랜지스터(T1)는 턴 오프 된다. 그 결과, 게이트 제어 배선들(CL1,CL2,CL3)이 게이트 제어 신호(GCS)를 수신할 경우 제1 경로(P1) 및 제2 경로(P2)가 형성되지 않아, 게이트 제어 신호(GCS)는 게이트 구동부(130)에 제공된다.Accordingly, when the gate control lines CL1 , CL2 , and CL3 receive the gate control signal GCS, the first transistor T1 is turned off. As a result, when the gate control lines CL1 , CL2 , and CL3 receive the gate control signal GCS, the first path P1 and the second path P2 are not formed, so that the gate control signal GCS is It is provided to the gate driver 130 .

제1 커패시터(C1)의 용량이 커질수록 시정수가 커지므로, 게이트 제어 신호(GCS)의 파형이 왜곡될 수 있다. 게이트 제어 신호(GCS)의 파형이 왜곡될 경우, 게이트 구동부(130)가 정상적으로 구동되지 않을 수 있다. Since the time constant increases as the capacitance of the first capacitor C1 increases, the waveform of the gate control signal GCS may be distorted. When the waveform of the gate control signal GCS is distorted, the gate driver 130 may not be driven normally.

따라서, 제1 커패시터(C1)의 용량을 소정의 용량 이하로 설정하여 게이트 제어 신호(GCS)의 왜곡을 줄이는 것이 요구된다. 본 발명의 실시 예에서, 게이트 구동부(130)가 정상적으로 구동되도록 하기 위해 제1 커패시터(C1)는 2.2nF보다 작은 용량을 가질 수 있다.Accordingly, it is required to reduce the distortion of the gate control signal GCS by setting the capacitance of the first capacitor C1 to be less than or equal to a predetermined capacitance. In an embodiment of the present invention, the first capacitor C1 may have a capacity smaller than 2.2nF so that the gate driver 130 is normally driven.

정극성의 정전기(+ESD)를 방전하기 위해 제2 정전기 방지 회로(13)가 게이트 제어 배선들(CL1,CL2,CL3)의 개수만큼 구비되어 대응하는 게이트 제어 배선들(CL1,CL2,CL3)에 각각 연결될 수 있다. 즉, 게이트 제어 배선들(CL1,CL2,CL3)에 대응하는 제2 정전기 방지 회로들에 의해 게이트 제어 배선들(CL1,CL2,CL3)의 개수에 대응하는 경로들이 형성되어 정전기가 방전될 수 있다. In order to discharge positive static electricity (+ESD), the second antistatic circuit 13 is provided as many as the number of gate control wirings CL1, CL2, and CL3 to the corresponding gate control wirings CL1, CL2, and CL3. Each can be connected. That is, paths corresponding to the number of the gate control lines CL1 , CL2 and CL3 are formed by the second antistatic circuits corresponding to the gate control lines CL1 , CL2 , and CL3 to discharge static electricity. .

이러한 경우, 일반적인 다이오드보다 고가인 제너 다이오드들의 개수가 많아져 표시 장치의 제조 비용이 증가 된다. 또한, 제너 다이오드들의 개수가 많아질수록, 제너 다이오드들을 배치하기 위한 영역이 커진다. In this case, the number of zener diodes, which are more expensive than general diodes, increases, and thus the manufacturing cost of the display device increases. Also, as the number of Zener diodes increases, an area for arranging the Zener diodes increases.

그러나, 본 발명의 실시 예에서, 정극성의 정전기(+ESD)를 방전하기 위해 하나의 제2 정전기 방지 회로(13)가 사용되므로, 표시 장치(100)의 제조 비용이 절감될 수 있다. However, in the exemplary embodiment of the present invention, since one second antistatic circuit 13 is used to discharge positive static electricity (+ESD), the manufacturing cost of the display device 100 may be reduced.

도 4에 도시된 바와 같이, 게이트 제어 배선들(CL1,CL2,CL3)에 부극성의 정전기(-ESD)가 인가될 경우, 부극성의 정전기(-ESD)는 게이트 제어 배선들(CL1,CL2,CL3)에 연결된 제4 다이오드 유닛들(D4)에 의해 제3 및 제4 정전기 방지 회로들(22,23)에 인가된다. As shown in FIG. 4 , when negative static electricity (-ESD) is applied to the gate control wirings CL1 , CL2 and CL3 , negative static electricity (-ESD) is applied to the gate control wirings CL1 and CL2 . , is applied to the third and fourth antistatic circuits 22 and 23 by the fourth diode units D4 connected to CL3 .

제2 커패시터(C2)의 제1 전극에 부극성의 정전기(-ESD)가 인가되고, 제2 커패시터(C2)의 제2 전극에 제1 접지(GND1)의 접지 전압이 인가된다. 제2 커패시터(C2)의 제1 전극의 전압이 부극성의 정전기(-ESD)에 의해 순간적으로 하강되므로, 제2 커패시터(C2)의 제2 전극의 전압은 제2 커패시터(C2)의 제1 전극의 전압 하강에 따라서 순간적으로 하강될 수 있다.A negative static electricity (-ESD) is applied to the first electrode of the second capacitor C2 , and a ground voltage of the first ground GND1 is applied to the second electrode of the second capacitor C2 . Since the voltage of the first electrode of the second capacitor C2 is momentarily lowered by the negative static electricity (-ESD), the voltage of the second electrode of the second capacitor C2 is changed to the first electrode of the second capacitor C2. It may be momentarily lowered according to the voltage drop of the electrode.

부극성의 정전기(-ESD)에 의해 제1 접지(GND1)의 접지 전압 레벨은 소정의 시간동안 소정의 레벨만큼 하강된 후, 다시 정상적인 접지 전압 레벨로 안정화된다.The ground voltage level of the first ground GND1 is lowered by a predetermined level for a predetermined time due to negative static electricity (-ESD), and then is stabilized back to a normal ground voltage level.

제1 접지(GND1)의 접지 전압 레벨의 하강에 의해 제2 트랜지스터(T2)의 게이트 전극 및 소스 전극의 전압차는 제2 트랜지스터(T2)를 턴 온 시킬 수 있는 전압값을 가질 수 있다. 제1 접지(GND1)의 접지 전압 레벨이 다시 정상적인 접지 전압 레벨로 안정화될 경우, 제2 트랜지스터(T2)는 턴 오프 된다. A voltage difference between the gate electrode and the source electrode of the second transistor T2 may have a voltage value capable of turning on the second transistor T2 due to the drop of the ground voltage level of the first ground GND1 . When the ground voltage level of the first ground GND1 is stabilized back to the normal ground voltage level, the second transistor T2 is turned off.

제2 트랜지스터(T2)가 턴 온되는 구간 동안 턴 온된 제2 트랜지스터(T2) 및 제4 다이오드 유닛들(D4)을 통해 제3 경로(P3)가 형성된다. During the period in which the second transistor T2 is turned on, a third path P3 is formed through the turned on second transistor T2 and the fourth diode units D4 .

제너 다이오드인 제5 및 제6 다이오드 유닛들(D5,D6)은 30볼트의 제너 전압을 가질 수 있다. 따라서, 부극성의 정전기(-ESD)에 의해 제6 다이오드 유닛(D6)뿐만 아니라, 제5 다이오드 유닛(D5)도 턴 온 된다. 그 결과 제5 및 제6 다이오드 유닛들(D5,D6) 및 제4 다이오드 유닛들(D4)에 의해 제4 경로(P4)가 형성된다. The fifth and sixth diode units D5 and D6 that are Zener diodes may have a Zener voltage of 30 volts. Accordingly, not only the sixth diode unit D6 but also the fifth diode unit D5 is turned on by negative static electricity (−ESD). As a result, the fourth path P4 is formed by the fifth and sixth diode units D5 and D6 and the fourth diode units D4.

부극성의 정전기(-ESD)는 제3 경로(P3) 및 제4 경로(P4)를 통해 방전된다. 즉, 제2 정전기 방지부(152)는 게이트 제어 배선들(CL1,CL2,CL3)의 개수보다 작은 수의 전류 경로들(P3,P4)을 형성하여 부극성의 정전기(-ESD)를 방전할 수 있다. 따라서, 부극성의 정전기(-ESD)로부터 제어 배선(CL) 및 게이트 구동부(130)의 손상이 방지될 수 있다. The negative static electricity -ESD is discharged through the third path P3 and the fourth path P4 . That is, the second antistatic unit 152 forms a number of current paths P3 and P4 that is smaller than the number of the gate control lines CL1 , CL2 , and CL3 to discharge negative static electricity (-ESD). can Accordingly, damage to the control line CL and the gate driver 130 from negative static electricity (-ESD) may be prevented.

제5 및 제6 다이오드 유닛들(D5,D6) 각각의 제너 전압은 게이트 제어 신호(GCS)의 전압 레벨보다 크다. 따라서, 게이트 제어 배선들(CL1,CL2,CL3)이 게이트 제어 신호(GCS)를 수신할 경우 제6 다이오드 유닛(D6)은 턴 오프 된다. A Zener voltage of each of the fifth and sixth diode units D5 and D6 is greater than a voltage level of the gate control signal GCS. Accordingly, when the gate control lines CL1 , CL2 , and CL3 receive the gate control signal GCS, the sixth diode unit D6 is turned off.

또한, 제1 트랜지스터(T1)의 동작과 유사하게 제2 트랜지스터(T2)도 게이트 제어 배선들(CL1,CL2,CL3)이 게이트 제어 신호(GCS)를 수신할 경우 턴 오프 된다. 그 결과, 게이트 제어 배선들(CL1,CL2,CL3)이 게이트 제어 신호(GCS)를 수신할 경우 제3 경로(P3) 및 제4 경로(P4)가 형성되지 않아, 게이트 제어 신호(GCS)는 게이트 구동부(130)에 제공된다.Also, similarly to the operation of the first transistor T1 , the second transistor T2 is also turned off when the gate control lines CL1 , CL2 , and CL3 receive the gate control signal GCS. As a result, when the gate control lines CL1 , CL2 , and CL3 receive the gate control signal GCS, the third path P3 and the fourth path P4 are not formed, so that the gate control signal GCS is It is provided to the gate driver 130 .

게이트 구동부(130)가 정상적으로 구동되도록 하기 위해 제2 커패시터(C2)는 2.2nF보다 작은 용량을 가질 수 있다.The second capacitor C2 may have a capacity smaller than 2.2nF so that the gate driver 130 is normally driven.

본 발명의 실시 예에서, 부극성의 정전기(-ESD)를 방전하기 위해 하나의 제4 정전기 방지 회로(23)가 사용되므로, 표시 장치(100)의 제조 비용이 절감될 수 있다. In an embodiment of the present invention, since one fourth antistatic circuit 23 is used to discharge negative static electricity (-ESD), the manufacturing cost of the display device 100 may be reduced.

결과적으로, 본 발명의 실시 예에 따른 표시 장치(100)는 정전기로부터 제어 배선(CL) 및 게이트 구동부(130)의 손상을 방지하고, 제조 비용을 절감할 수 있다.As a result, the display device 100 according to an embodiment of the present invention can prevent damage to the control line CL and the gate driver 130 from static electricity and reduce manufacturing costs.

도 5는 도 1에 도시된 게이트 구동부의 구성을 보여주는 도면이다.FIG. 5 is a view showing the configuration of the gate driver shown in FIG. 1 .

도 5를 참조하면, 게이트 구동부(130)는 종속적으로 연결된 제1 내지 제m+1 스테이지들(SRC1~SRCm+1)을 포함한다. 제1 내지 제m 스테이지(SRC1~SRCm)는 제1 내지 제m 게이트 라인(GL1,...,GLm)에 전기적으로 연결되어 게이트 신호들을 순차적으로 출력한다. 제m+1 스테이지(SRCm+1)는 더미(dummy) 스테이지로 정의될 수 있다. Referring to FIG. 5 , the gate driver 130 includes first to m+1-th stages SRC1 to SRCm+1 that are connected dependently. The first to m-th stages SRC1 to SRCm are electrically connected to the first to m-th gate lines GL1, ..., GLm to sequentially output gate signals. The m+1th stage SRCm+1 may be defined as a dummy stage.

스테이지(SRC1~SRCm+1)들은 각각 제1 클럭단자(CK1), 제2 클럭단자(CK2), 오프 전압 단자(VSS), 리셋 단자(RE), 제어단자(CT), 캐리 단자(CR), 출력 단자(OUT), 및 입력단자(IN)를 포함한다. The stages SRC1 to SRCm+1 have a first clock terminal CK1, a second clock terminal CK2, an off voltage terminal VSS, a reset terminal RE, a control terminal CT, and a carry terminal CR, respectively. , an output terminal OUT, and an input terminal IN.

제1 클럭단자(CK1) 및 제2 클럭단자(CK2)에는 서로 반대 위상의 클럭 신호가 제공된다. 예를 들어, 홀수 번째 스테이지들(SRC1, SRC3,..., SRCm-1)의 제1 클럭단자들(CK1)에는 제1 클럭신호(CKV)가 제공되고, 제2 클럭단자들(CK2)에는 제1 클럭신호(CKV)와 반대 위상인 제2 클럭신호(CKVB)가 제공된다. 반대로 짝수 번째 스테이지들(SRC2, SRC4,..., SRCm)의 제1 클럭단자들(CK1)에는 제2 클럭 신호(CKVB)가 제공되고, 제2 클럭단자들(CK2)에는 제1 클럭신호(CKV)가 제공된다.Clock signals having opposite phases are provided to the first clock terminal CK1 and the second clock terminal CK2 . For example, the first clock signal CKV is provided to the first clock terminals CK1 of the odd-numbered stages SRC1, SRC3, ..., SRCm-1, and the second clock terminals CK2 are provided. A second clock signal CKVB having an opposite phase to the first clock signal CKV is provided to Conversely, the second clock signal CKVB is provided to the first clock terminals CK1 of the even-numbered stages SRC2, SRC4, ..., SRCm, and the first clock signal is provided to the second clock terminals CK2. (CKV) is provided.

제1 스테이지(SRC1)의 입력단자(IN)와 더미 스테이지(SRCm+1)의 제어 단자(CT)에는 수직 개시 신호(STV)가 제공된다. 제2 내지 제m+1 스테이지들(SRC2~SRCm+1)의 입력 단자들(IN)에는 각각 이전 스테이지의 캐리 단자(CR)로부터 출력된 캐리 신호가 제공된다. 캐리 단자(CR)로부터 출력되는 캐리 신호는 다음 스테이지를 구동시키는 역할을 수행한다. The vertical start signal STV is provided to the input terminal IN of the first stage SRC1 and the control terminal CT of the dummy stage SRCm+1. The carry signal output from the carry terminal CR of the previous stage is provided to the input terminals IN of the second to m+1th stages SRC2 to SRCm+1, respectively. The carry signal output from the carry terminal CR serves to drive the next stage.

제1 내지 제m 스테이지들(SRC1~SRCm)의 제어 단자들(CT)에는 각각 다음 스테이지의 출력단자(OUT)를 통해 출력되는 게이트 신호가 제공된다. 스테이지들(SRC1~SRCm+1)의 오프 전압 단자들(VSS)에는 오프 전압(VOFF)이 제공된다. 스테이지들(SRC1~SRCm+1)의 리셋 단자들(RE)에는 더미 스테이지(SRCm+1)의 캐리 단자(CR)에서 출력되는 캐리 신호가 공통으로 제공된다. A gate signal output through an output terminal OUT of a next stage is provided to the control terminals CT of the first to mth stages SRC1 to SRCm, respectively. The off voltage VOFF is provided to the off voltage terminals VSS of the stages SRC1 to SRCm+1. The carry signal output from the carry terminal CR of the dummy stage SRCm+1 is commonly provided to the reset terminals RE of the stages SRC1 to SRCm+1.

제1 및 제2 클럭 신호들(CKV,CKVB)이 하이 레벨인 경우 화소를 구동할 수 있는 게이트 온 전압이고 로우 레벨인 경우 게이트 오프 전압일 수 있다. 스테이지들(SRC1~SRCm+1)의 출력단자들(OUT)은 제1 클럭단자(CK1)로 제공되는 클럭 신호의 하이 레벨 구간을 출력한다. When the first and second clock signals CKV and CKVB have a high level, they may be a gate-on voltage capable of driving a pixel, and may be a gate-off voltage if they are a low level. The output terminals OUT of the stages SRC1 to SRCm+1 output a high-level section of the clock signal provided to the first clock terminal CK1.

예를 들어, 홀수 번째 스테이지들(SRC1, SRC3,..., SRCm-1, SRCm+1)의 출력단자들(OUT)은 제1 클럭 신호(CKV)의 하이 레벨 구간을 출력하고, 짝수 번째 스테이지들(SRC2, SRC4,..., SRCm)의 출력단자들(OUT)은 제2 클럭 신호(CKVB)의 하이 레벨 구간을 출력할 수 있다. 스테이지들(SRC1~SRCm+1)의 캐리 단자들(CR)은 출력단자(OUT)로부터 출력되는 클럭 신호와 동일한 클럭 신호에 기초한 캐리 신호를 출력한다. For example, the output terminals OUT of the odd-numbered stages SRC1, SRC3, ..., SRCm-1, and SRCm+1 output a high-level section of the first clock signal CKV, and the even-numbered stages SRC1, SRC3, ..., SRCm-1, SRCm+1. The output terminals OUT of the stages SRC2, SRC4, ..., SRCm may output a high level section of the second clock signal CKVB. The carry terminals CR of the stages SRC1 to SRCm+1 output a carry signal based on the same clock signal as the clock signal output from the output terminal OUT.

이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although described with reference to the above embodiments, those skilled in the art will understand that various modifications and changes can be made to the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. will be able In addition, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, and all technical ideas within the scope of the following claims and their equivalents should be construed as being included in the scope of the present invention. .

100: 표시 장치 110: 표시 패널
120: 타이밍 컨트롤러 130: 게이트 구동부
140: 데이터 구동부 150: 정전기 방지부
151: 제1 정전기 방지부 152: 제2 정전기 방지부
11: 제1 다이오드부 12: 제1 정전기 방지 회로
13: 제2 정전기 방지 회로 21: 제2 다이오드부
22: 제3 정전기 방지 회로 23: 제4 정전기 방지 회로
D1~D6: 제1 내지 제6 다이오드 유닛
C1,C2: 제1 및 제2 커패시터
T1,T2: 제1 및 제2 트랜지스터100: display device 110: display panel
120: timing controller 130: gate driver
140: data driver 150: anti-static unit
151: first antistatic unit 152: second antistatic unit
11: first diode unit 12: first antistatic circuit
13: second antistatic circuit 21: second diode unit
22: third antistatic circuit 23: fourth antistatic circuit
D1 to D6: first to sixth diode units
C1, C2: first and second capacitors
T1, T2: first and second transistors

Claims (20)

복수의 게이트 제어 배선들을 통해 게이트 제어 신호를 출력하는 타이밍 컨트롤러;
상기 게이트 제어 배선들을 통해 제공받은 상기 게이트 제어 신호에 응답하여 게이트 신호들을 출력하는 게이트 구동부;
상기 게이트 신호들에 응답하여 데이터 전압들을 제공받는 복수의 화소들; 및
상기 게이트 제어 배선들에 병렬로 연결되어 정전기를 방전하는 제1 및 제2 정전기 방지부들을 포함하고,
상기 제1 및 제2 정전기 방지부들은 각각 상기 게이트 제어 배선들의 개수보다 작은 수의 전류 경로들을 형성하여 상기 정전기를 방전하고, 서로 다른 극성의 정전기를 방전하고,
상기 제1 정전기 방지부는 정극성의 정전기를 방전하고,
상기 제1 정전기 방지부는,
상기 게이트 제어 배선들에 연결된 제1 다이오드부; 및
상기 제1 다이오드부에 연결된 제1 및 제2 정전기 방지 회로들을 포함하고,
상기 제1 다이오드부의 애노드 단자는 상기 게이트 제어 배선들에 연결되고, 상기 제1 다이오드부의 캐소드 단자는 상기 제1 및 제2 정전기 방지 회로들에 연결된 표시 장치.a timing controller outputting a gate control signal through a plurality of gate control lines;
a gate driver outputting gate signals in response to the gate control signal provided through the gate control lines;
a plurality of pixels receiving data voltages in response to the gate signals; and
and first and second antistatic parts connected in parallel to the gate control wires to discharge static electricity;
The first and second antistatic parts each form a number of current paths smaller than the number of the gate control wires to discharge the static electricity and discharge static electricity of different polarities;
The first antistatic unit discharges static electricity of positive polarity,
The first antistatic unit,
a first diode unit connected to the gate control lines; and
and first and second antistatic circuits connected to the first diode unit,
The anode terminal of the first diode part is connected to the gate control lines, and the cathode terminal of the first diode part is connected to the first and second antistatic circuits. 삭제delete 삭제delete 제 1 항에 있어서,
상기 제1 다이오드부는 상기 게이트 제어 배선들 및 상기 제1 및 제2 정전기 방지 회로들에 연결된 복수의 제1 다이오드 유닛들을 포함하고,
상기 각각의 제1 다이오드 유닛의 애노드 전극은 상기 게이트 제어 배선들 중 대응하는 게이트 제어 배선에 연결되고, 상기 각각의 제1 다이오드 유닛의 캐소드 전극은 상기 제1 및 제2 정전기 방지 회로들에 연결되는 표시 장치.The method of claim 1,
The first diode unit includes a plurality of first diode units connected to the gate control lines and the first and second antistatic circuits,
an anode electrode of each first diode unit is connected to a corresponding one of the gate control wirings, and a cathode electrode of each first diode unit is connected to the first and second antistatic circuits display device. 제 1 항에 있어서,
상기 제1 정전기 방지 회로는,
상기 제1 다이오드부의 상기 캐소드 단자에 연결된 제1 전극 및 제1 접지에 연결된 제2 전극을 갖는 제1 커패시터; 및
상기 제1 접지에 연결된 게이트 전극, 상기 제1 다이오드부의 상기 캐소드 단자에 연결된 드레인 전극, 및 제2 접지에 연결된 소스 전극을 갖는 제1 트랜지스터를 포함하는 표시 장치.The method of claim 1,
The first antistatic circuit,
a first capacitor having a first electrode connected to the cathode terminal of the first diode unit and a second electrode connected to a first ground; and
and a first transistor having a gate electrode connected to the first ground, a drain electrode connected to the cathode terminal of the first diode unit, and a source electrode connected to a second ground. 제 5 항에 있어서,
상기 제1 커패시터는 2.2nF보다 작은 용량을 갖는 표시 장치.6. The method of claim 5,
The first capacitor has a capacitance of less than 2.2nF. 제 5 항에 있어서,
상기 제1 트랜지스터는 N 타입의 전계 효과 트랜지스터를 포함하는 표시 장치.6. The method of claim 5,
and the first transistor includes an N-type field effect transistor. 제 5 항에 있어서,
상기 제1 접지가 연결된 접지 배선의 크기는 상기 제2 접지가 연결된 접지 배선의 크기보다 작은 표시 장치.6. The method of claim 5,
A size of the ground wire connected to the first ground is smaller than a size of the ground wire connected to the second ground. 제 8 항에 있어서,
상기 제1 접지 및 상기 제2 접지는 동일한 접지 단자에 연결된 표시 장치.9. The method of claim 8,
The first ground and the second ground are connected to the same ground terminal. 제 5 항에 있어서,
상기 제2 정전기 방지 회로는 제2 및 제3 다이오드 유닛들을 포함하고,
상기 제2 다이오드 유닛의 애노드 전극은 상기 제1 다이오드부의 상기 캐소드 단자에 연결되고, 상기 제2 다이오드 유닛의 캐소드 전극은 상기 제3 다이오드유닛의 캐소드 전극과 연결되고, 상기 제3 다이오드 유닛의 애노드 전극은 상기 제2 접지에 연결되는 표시 장치.6. The method of claim 5,
the second antistatic circuit includes second and third diode units;
The anode electrode of the second diode unit is connected to the cathode terminal of the first diode unit, the cathode electrode of the second diode unit is connected to the cathode electrode of the third diode unit, and the anode electrode of the third diode unit is connected to the second ground. 제 10 항에 있어서,
상기 제2 및 제3 다이오드 유닛들은 각각 제너 다이오드를 포함하는 표시 장치.11. The method of claim 10,
The second and third diode units each include a Zener diode. 제 11 항에 있어서,
상기 게이트 제어 신호의 전압 레벨은 상기 제너 다이오드의 제너 전압보다 작은 표시 장치.12. The method of claim 11,
A voltage level of the gate control signal is less than a Zener voltage of the Zener diode. 제 5 항에 있어서,
상기 제2 정전기 방지부는 부극성의 정전기를 방전하는 표시 장치.6. The method of claim 5,
The second antistatic unit is configured to discharge negative static electricity. 제 13 항에 있어서,
상기 제2 정전기 방지부는,
상기 게이트 제어 배선들에 연결된 제2 다이오드부; 및
상기 제2 다이오드부에 연결된 제3 및 제4 정전기 방지 회로들을 포함하고,
상기 제2 다이오드부의 애노드 단자는 상기 제3 및 제4 정전기 방지 회로들에 연결되고, 상기 제2 다이오드부의 캐소드 단자는 상기 게이트 제어 배선들에 연결되는 표시 장치.14. The method of claim 13,
The second antistatic unit,
a second diode unit connected to the gate control lines; and
and third and fourth antistatic circuits connected to the second diode unit,
The anode terminal of the second diode part is connected to the third and fourth antistatic circuits, and the cathode terminal of the second diode part is connected to the gate control lines. 제 14 항에 있어서,
상기 제2 다이오드부는 상기 게이트 제어 배선들 및 상기 제3 및 제4 정전기 방지 회로들에 연결된 복수의 제4 다이오드 유닛들을 포함하고,
상기 각각의 제4 다이오드 유닛의 애노드 전극은 상기 제3 및 제4 정전기 방지 회로들에 연결되고, 상기 각각의 제4 다이오드 유닛의 캐소드 전극은 상기 게이트 제어 배선들 중 대응하는 게이트 제어 배선에 연결되는 표시 장치.15. The method of claim 14,
The second diode unit includes a plurality of fourth diode units connected to the gate control lines and the third and fourth antistatic circuits,
an anode electrode of each fourth diode unit is connected to the third and fourth antistatic circuits, and a cathode electrode of each fourth diode unit is connected to a corresponding one of the gate control wirings display device. 제 14 항에 있어서,
상기 제3 정전기 방지 회로는,
상기 제2 다이오드부의 상기 애노드 단자에 연결된 제1 전극 및 제1 접지에 연결된 제2 전극을 갖는 제2 커패시터; 및
상기 제1 접지에 연결된 게이트 전극, 상기 제2 다이오드부의 상기 애노드 단자에 연결된 드레인 전극, 및 제2 접지에 연결된 소스 전극을 갖는 제2 트랜지스터를 포함하는 표시 장치.15. The method of claim 14,
The third antistatic circuit,
a second capacitor having a first electrode connected to the anode terminal of the second diode unit and a second electrode connected to a first ground; and
and a second transistor having a gate electrode connected to the first ground, a drain electrode connected to the anode terminal of the second diode unit, and a source electrode connected to a second ground. 제 16 항에 있어서,
상기 제2 커패시터는 2.2nF보다 작은 용량을 갖는 표시 장치.17. The method of claim 16,
The second capacitor has a capacitance of less than 2.2nF. 제 16 항에 있어서,
상기 제2 트랜지스터는 P 타입의 전계 효과 트랜지스터를 포함하는 표시 장치.17. The method of claim 16,
and the second transistor includes a P-type field effect transistor. 제 14 항에 있어서,
상기 제4 정전기 방지 회로는 제5 및 제6 다이오드 유닛들을 포함하고,
상기 제5 다이오드 유닛의 애노드 전극은 상기 제2 다이오드부의 상기 애노드 단자에 연결되고, 상기 제5 다이오드 유닛의 캐소드 전극은 상기 제6 다이오드유닛의 캐소드 전극과 연결되고, 상기 제6 다이오드 유닛의 애노드 전극은 상기 제2 접지에 연결되는 표시 장치.15. The method of claim 14,
the fourth antistatic circuit includes fifth and sixth diode units;
The anode electrode of the fifth diode unit is connected to the anode terminal of the second diode unit, the cathode electrode of the fifth diode unit is connected to the cathode electrode of the sixth diode unit, and the anode electrode of the sixth diode unit is connected to the second ground. 제 19 항에 있어서,
상기 제5 및 제6 다이오드 유닛들은 각각 제너 다이오드를 포함하는 표시 장치.
20. The method of claim 19,
The fifth and sixth diode units each include a Zener diode.
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