KR102268435B1 - Gate Insulating film and Thin film transistor using the same - Google Patents

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Abstract

본 발명은, 게이트 전극과 반도체층 사이를 절연시키는 게이트 절연막에 있어서, 상기 게이트 절연막은 실리콘을 함유하는 물질로 구성된 제1 게이트 절연막 및 상기 제1 게이트 절연막 상에 형성된 알루미늄을 함유하는 물질로 구성된 제2 게이트 절연막으로 이루어지며, 상기 제1 게이트 절연막의 두께에 대한 상기 제2 게이트 절연막의 두께 비율이 0.35 내지 0.65의 범위인 것을 특징으로 하는 게이트 절연막. 및 그를 이용한 박막 트랜지스터에 관한 것으로서, 본 발명에 따른 게이트 절연막을 이용하면 박막 트랜지스터의 전자 이동도 특성이 향상될 수 있다. The present invention provides a gate insulating film that insulates between a gate electrode and a semiconductor layer, wherein the gate insulating film comprises a first gate insulating film made of a material containing silicon and a first gate insulating film made of a material containing aluminum formed on the first gate insulating film. A gate insulating film comprising two gate insulating films, wherein a ratio of the thickness of the second gate insulating film to the thickness of the first gate insulating film is in the range of 0.35 to 0.65. And to a thin film transistor using the same, the use of the gate insulating film according to the present invention can improve the electron mobility characteristics of the thin film transistor.

Description

게이트 절연막 및 그를 이용한 박막 트랜지스터{Gate Insulating film and Thin film transistor using the same}Gate insulating film and thin film transistor using the same

본 발명은 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 박막 트랜지스터를 구성하는 게이트 절연막에 관한 것이다. The present invention relates to a thin film transistor, and more particularly, to a gate insulating film constituting the thin film transistor.

박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광표시장치(Organic Light Emitting Display Device) 등과 같은 표시장치의 스위칭(switching) 소자로서 널리 이용되고 있다. The thin film transistor is widely used as a switching element of a display device such as a liquid crystal display device or an organic light emitting display device.

이와 같은 박막 트랜지스터는 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함하여 이루어지는데, 이하 도면을 참조로 종래의 박막 트랜지스터에 대해서 설명하기로 한다. Such a thin film transistor includes a gate electrode, a semiconductor layer, a source electrode, and a drain electrode. Hereinafter, a conventional thin film transistor will be described with reference to the drawings.

*도 1은 종래의 박막 트랜지스터의 개략적인 단면도이다. * Fig. 1 is a schematic cross-sectional view of a conventional thin film transistor.

도 1에서 알 수 있듯이, 종래의 박막 트랜지스터는 기판(10) 상에 형성된 게이트 전극(20), 게이트 절연막(30), 반도체층(40), 소스 전극(50) 및 드레인 전극(60)을 포함하여 이루어진다. As can be seen from FIG. 1 , the conventional thin film transistor includes a gate electrode 20 , a gate insulating film 30 , a semiconductor layer 40 , a source electrode 50 , and a drain electrode 60 formed on a substrate 10 . is done by

상기 게이트 전극(20)은 상기 기판(10) 상에 패턴 형성되어 있다. The gate electrode 20 is patterned on the substrate 10 .

상기 게이트 절연막(30)은 상기 게이트 전극(20) 상에 형성되어 상기 게이트 전극(20)과 반도체층(40)을 절연시킨다. The gate insulating layer 30 is formed on the gate electrode 20 to insulate the gate electrode 20 from the semiconductor layer 40 .

상기 반도체층(40)은 상기 게이트 절연막(30) 상에 패턴 형성되어 있다. 이와 같은 반도체층(40)은 전자(electron)가 이동하는 채널(channel)로서 기능한다. The semiconductor layer 40 is patterned on the gate insulating layer 30 . Such a semiconductor layer 40 functions as a channel through which electrons move.

상기 소스 전극(50)과 상기 드레인 전극(60)은 상기 반도체층(40) 상에서 서로 마주하면서 이격되도록 패턴 형성되어 있다. 도시하지는 않았지만, 상기 드레인 전극(60)에는 화소 전극이 연결된다. The source electrode 50 and the drain electrode 60 are patterned to face each other and spaced apart from each other on the semiconductor layer 40 . Although not shown, a pixel electrode is connected to the drain electrode 60 .

이와 같은 종래의 박막 트랜지스터의 동작은 다음과 같다. The operation of such a conventional thin film transistor is as follows.

상기 게이트 전극(20)에 게이트 전압이 인가되면 상기 반도체층(40)의 채널이 열린다. 그리하면, 상기 반도체층(40)의 채널을 통해서 상기 소스 전극(50)에서 상기 드레인 전극(60)으로 전자가 이동하게 된다. 따라서, 상기 소스 전극(50)을 통해 인가되는 데이터 전류가 상기 드레인 전극(60)을 통해서 화소 전극으로 전달되어 화상이 표시될 수 있다. When a gate voltage is applied to the gate electrode 20 , a channel of the semiconductor layer 40 is opened. Then, electrons move from the source electrode 50 to the drain electrode 60 through the channel of the semiconductor layer 40 . Accordingly, the data current applied through the source electrode 50 may be transferred to the pixel electrode through the drain electrode 60 to display an image.

액정표시장치 또는 유기 발광표시장치 등과 같은 표시장치의 특성은 이와 같은 박막 트랜지스터의 특성에 크게 영향을 받는다. 예로서, 표시장치의 응답속도는 박막 트랜지스터의 전자 이동도(electron mobility) 특성에 영향을 받는다. 즉, 박막 트랜지스터의 전자 이동도가 우수하면 표시장치의 응답속도가 향상될 수 있다. The characteristics of a display device such as a liquid crystal display device or an organic light emitting display device are greatly affected by the characteristics of such a thin film transistor. For example, the response speed of the display device is affected by the electron mobility characteristics of the thin film transistor. That is, when the electron mobility of the thin film transistor is excellent, the response speed of the display device may be improved.

종래에는 박막 트랜지스터의 전자 이동도 특성을 향상시키기 위한 많은 연구들이 있어왔는데, 그들은 주로 박막 트랜지스터의 반도체층(40)에 대한 것이었다. 즉, 종래에는 전자 이동도 특성이 우수한 반도체층(40) 재료에 대한 연구가 활발히 이루어졌고, 그에 따라 일반적인 실리콘계 반도체물질 대신에 산화물 반도체를 상기 반도체층(40)으로 적용하는 방안이 제안된 바 있다. Conventionally, there have been many studies to improve the electron mobility characteristics of the thin film transistor, and they mainly focused on the semiconductor layer 40 of the thin film transistor. That is, in the prior art, research on the material of the semiconductor layer 40 having excellent electron mobility has been actively conducted, and accordingly, a method of applying an oxide semiconductor as the semiconductor layer 40 instead of a general silicon-based semiconductor material has been proposed. .

이상과 같이, 종래에는 주로 반도체층(40)을 구성하는 재료에 대한 연구가 일반적이었고, 상기 게이트 전극(20)과 반도체층(40) 사이에 위치하는 게이트 절연막(30)에 대한 연구는 미흡한 실정이다. As described above, in the related art, research on the material constituting the semiconductor layer 40 has been generally conducted, and research on the gate insulating film 30 positioned between the gate electrode 20 and the semiconductor layer 40 is insufficient. to be.

본 발명은 전술한 종래의 상황을 감안하여 고안된 것으로서, 본 발명은 박막 트랜지스터의 전자 이동도 특성을 향상시킬 수 있는 게이트 절연막 및 그를 이용한 박막 트랜지스터를 제공하는 것을 목적으로 한다. The present invention has been devised in view of the above-described conventional situation, and an object of the present invention is to provide a gate insulating film capable of improving electron mobility characteristics of a thin film transistor and a thin film transistor using the same.

본 발명은 상기 목적을 달성하기 위해서, 게이트 전극과 반도체층 사이를 절연시키는 게이트 절연막에 있어서, 상기 게이트 절연막은 실리콘을 함유하는 물질로 구성된 제1 게이트 절연막 및 상기 제1 게이트 절연막 상에 형성된 알루미늄을 함유하는 물질로 구성된 제2 게이트 절연막으로 이루어지며, 상기 제1 게이트 절연막의 두께에 대한 상기 제2 게이트 절연막의 두께 비율이 0.35 내지 0.65의 범위인 것을 특징으로 하는 게이트 절연막을 제공한다. In order to achieve the above object, the present invention provides a gate insulating film that insulates between a gate electrode and a semiconductor layer, wherein the gate insulating film comprises a first gate insulating film made of a material containing silicon and aluminum formed on the first gate insulating film. Provided is a gate insulating film made of a second gate insulating film made of a material containing a material, wherein the ratio of the thickness of the second gate insulating film to the thickness of the first gate insulating film is in the range of 0.35 to 0.65.

본 발명은 또한, 게이트 전극과 반도체층 사이를 절연시키는 게이트 절연막에 있어서, 상기 게이트 절연막은 제1 게이트 절연막 및 상기 제1 게이트 절연막 상에 형성된 제2 게이트 절연막으로 이루어지고, 상기 제1 게이트 절연막의 유전율은 상기 제2 게이트 절연막의 유전율과 상이하며, 상기 제1 게이트 절연막의 두께에 대한 상기 제2 게이트 절연막의 두께 비율이 0.35 내지 0.65의 범위인 것을 특징으로 하는 게이트 절연막을 제공한다. The present invention also provides a gate insulating film that insulates between a gate electrode and a semiconductor layer, wherein the gate insulating film is made of a first gate insulating film and a second gate insulating film formed on the first gate insulating film, The dielectric constant is different from that of the second gate insulating layer, and a ratio of the thickness of the second gate insulating layer to the thickness of the first gate insulating layer is in the range of 0.35 to 0.65.

본 발명은 또한, 게이트 전극과 반도체층 사이를 절연시키는 게이트 절연막에 있어서, 상기 게이트 절연막은 알루미늄을 함유하는 물질로 구성된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 형성된 실리콘을 함유하는 물질로 구성된 제2 게이트 절연막 및 상기 제2 게이트 절연막 상에 형성된 알루미늄을 함유하는 물질로 구성된 제3 게이트 절연막으로 이루어지며, 상기 제2 게이트 절연막의 두께에 대한 상기 제1 게이트 절연막과 제3 게이트 절연막의 두께의 합의 비율이 3/7 내지 1의 범위인 것을 특징으로 하는 게이트 절연막을 제공한다. The present invention also provides a gate insulating film that insulates between a gate electrode and a semiconductor layer, wherein the gate insulating film is made of a first gate insulating film made of a material containing aluminum, and a material containing silicon formed on the first gate insulating film. a second gate insulating film and a third gate insulating film made of a material containing aluminum formed on the second gate insulating film, wherein the thickness of the first gate insulating film and the third gate insulating film is equal to the thickness of the second gate insulating film There is provided a gate insulating film, characterized in that the ratio of the sum is in the range of 3/7 to 1.

본 발명은 또한, 게이트 전극과 반도체층 사이를 절연시키는 게이트 절연막에 있어서, 상기 게이트 절연막은 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 형성된 제2 게이트 절연막 및 상기 제2 게이트 절연막 상에 형성된 제3 게이트 절연막으로 이루어지고, 상기 제1 게이트 절연막의 유전율은 상기 제2 게이트 절연막의 유전율과 상이하고, 상기 제3 게이트 절연막의 유전율은 상기 제2 게이트 절연막의 유전율과 상이하며, 상기 제2 게이트 절연막의 두께에 대한 상기 제1 게이트 절연막과 제3 게이트 절연막의 두께의 합의 비율이 3/7 내지 1의 범위인 것을 특징으로 하는 게이트 절연막을 제공한다. The present invention also provides a gate insulating film for insulating between a gate electrode and a semiconductor layer, wherein the gate insulating film includes a first gate insulating film, a second gate insulating film formed on the first gate insulating film, and a second gate insulating film formed on the second gate insulating film. three gate insulating layers, wherein the dielectric constant of the first gate insulating layer is different from that of the second gate insulating layer, the third gate insulating layer has a dielectric constant different from that of the second gate insulating layer, and the second gate insulating layer A ratio of the sum of the thicknesses of the first gate insulating layer and the third gate insulating layer to the thickness of the gate insulating layer is in the range of 3/7 to 1.

본 발명은 또한, 서로 오버랩되도록 패턴 형성된 게이트 전극과 반도체층; 상기 게이트 전극과 반도체층 사이를 절연시키는 게이트 절연막; 및 상기 반도체층과 연결되면서 서로 이격된 소스 전극과 드레인 전극을 포함하여 이루어지고, 상기 게이트 절연막은 전술한 게이트 절연막으로 이루어진 것을 특징으로 하는 박막 트랜지스터를 제공한다. The present invention also provides a gate electrode and a semiconductor layer patterned to overlap each other; a gate insulating film insulating the gate electrode and the semiconductor layer; and a source electrode and a drain electrode spaced apart from each other while being connected to the semiconductor layer, wherein the gate insulating layer is formed of the aforementioned gate insulating layer.

이상과 같은 본 발명에 따른 게이트 절연막을 이용하면 박막 트랜지스터의 전자 이동도 특성이 향상될 수 있다. By using the gate insulating film according to the present invention as described above, the electron mobility characteristics of the thin film transistor can be improved.

도 1은 종래의 박막 트랜지스터의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 3은 Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)에 따른 박막 트랜지스터의 전자 이동도 특성을 보여주는 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.1 is a schematic cross-sectional view of a conventional thin film transistor.
2 is a schematic cross-sectional view of a thin film transistor according to an embodiment of the present invention.
3 is a graph showing electron mobility characteristics of a thin film transistor according to a thickness ratio of Al 2 O 3 and SiO 2 (Al 2 O 3 thickness/SiO 2 thickness).
4 is a schematic cross-sectional view of a thin film transistor according to another embodiment of the present invention.
5 is a schematic cross-sectional view of a thin film transistor according to another embodiment of the present invention.
6 is a schematic cross-sectional view of a thin film transistor according to another embodiment of the present invention.

본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성과 직접 접촉하는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다. As used herein, the term “on” is meant to include not only cases in which one component is in direct contact with another component, but also a case in which a third component is interposed between these components.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the drawings.

도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다. 2 is a schematic cross-sectional view of a thin film transistor according to an embodiment of the present invention.

도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터는 기판(100), 게이트 전극(200), 게이트 절연막(300), 반도체층(400), 소스 전극(500) 및 드레인 전극(600)을 포함하여 이루어진다. As can be seen in FIG. 2 , the thin film transistor according to an embodiment of the present invention includes a substrate 100 , a gate electrode 200 , a gate insulating film 300 , a semiconductor layer 400 , a source electrode 500 , and a drain electrode ( 600) is included.

상기 게이트 전극(200)은 상기 기판(100) 상에 패턴 형성되어 있다. The gate electrode 200 is patterned on the substrate 100 .

상기 게이트 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The gate electrode 200 may include molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodium (Nd), copper (Cu), or their It may be made of an alloy, and may be made of a single layer or a multilayer of two or more layers of the metal or alloy, but is not necessarily limited thereto.

상기 게이트 전극(200)은 도시하지는 않았지만 게이트 배선과 연결되어 있어, 상기 게이트 배선을 통해서 게이트 전압이 상기 게이트 전극(200)에 인가될 수 있다. Although not shown, the gate electrode 200 is connected to a gate line, so that a gate voltage may be applied to the gate electrode 200 through the gate line.

상기 게이트 절연막(300)은 제1 게이트 절연막(310) 및 제2 게이트 절연막(320)으로 이루어진다. The gate insulating layer 300 includes a first gate insulating layer 310 and a second gate insulating layer 320 .

상기 제1 게이트 절연막(310)은 상기 게이트 전극(200) 상에 형성되고, 상기 제2 게이트 절연막(320)은 상기 제1 게이트 절연막(310) 상에 형성된다. 상기 제1 게이트 절연막(310)은 상기 게이트 전극(200)과 직접 접촉하고, 상기 제2 게이트 절연막(320)은 상기 반도체층(400)과 직접 접촉한다.The first gate insulating layer 310 is formed on the gate electrode 200 , and the second gate insulating layer 320 is formed on the first gate insulating layer 310 . The first gate insulating layer 310 directly contacts the gate electrode 200 , and the second gate insulating layer 320 directly contacts the semiconductor layer 400 .

상기 제1 게이트 절연막(310)과 상기 제2 게이트 절연막(320)은 유전율이 서로 상이한 절연물질로 이루어지며, 특히, 상기 제1 게이트 절연막(310)은 상기 제2 게이트 절연막(320)보다 유전율 낮은 절연물질로 이루어진다. The first gate insulating layer 310 and the second gate insulating layer 320 are made of insulating materials having different dielectric constants. In particular, the first gate insulating layer 310 has a lower dielectric constant than the second gate insulating layer 320 . made of insulating material.

상기 제1 게이트 절연막(310)은 실리콘을 함유하는 물질로 이루어질 수 있고, 구체적으로는 산화실리콘(SiO2), 질화실리콘, 산화질화실리콘, 및 질화산화실리콘으로 이루어진 군에서 선택될 수 있다. The first gate insulating layer 310 may be made of a material containing silicon, and specifically, may be selected from the group consisting of silicon oxide (SiO 2 ), silicon nitride, silicon oxynitride, and silicon nitride oxide.

상기 제2 게이트 절연막(320)은 알루미늄을 함유하는 물질로 이루어질 수 있고, 구체적으로는 산화알루미늄(Al2O3), 질화알루미늄, 산화질화알루미늄, 및 질화산화알루미늄으로 이루어진 군에서 선택될 수 있다. 상기 제2 게이트 절연막(320)은 산화하프늄 또는 산화갈륨으로 이루어질 수도 있다. The second gate insulating layer 320 may be made of a material containing aluminum, and specifically, it may be selected from the group consisting of aluminum oxide (Al 2 O 3 ), aluminum nitride, aluminum oxynitride, and aluminum nitride oxide. . The second gate insulating layer 320 may be made of hafnium oxide or gallium oxide.

이와 같은 제1 게이트 절연막(310)과 제2 게이트 절연막(320)은 서로 간의 두께 비율에 따라서 박막 트랜지스터의 전자 이동도 특성이 달라지는데, 이에 대해서는 도 3을 참조하여 설명하기로 한다. The electron mobility characteristics of the thin film transistors of the first gate insulating layer 310 and the second gate insulating layer 320 vary according to a thickness ratio between them, which will be described with reference to FIG. 3 .

도 3은 Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)에 따른 박막 트랜지스터의 전자 이동도 특성을 보여주는 그래프이다. 도 3에서, x축은 Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)이고, 그래프의 y축은 박막 트랜지스터의 전자 이동도를 나타낸다. 구체적으로, 도 3의 그래프는 Al2O3와 SiO2의 두께의 합을 1000Å으로 하되 Al2O3의 두께를 0에서부터 500Å으로 늘려가면서 실험한 결과를 도시한 것이다. 3 is a graph showing electron mobility characteristics of a thin film transistor according to a thickness ratio of Al 2 O 3 and SiO 2 (Al 2 O 3 thickness/SiO 2 thickness). In FIG. 3 , the x-axis is the thickness ratio of Al 2 O 3 and SiO 2 (Al 2 O 3 thickness/SiO 2 thickness), and the y-axis of the graph represents the electron mobility of the thin film transistor. Specifically, the graph of FIG. 3 shows the experimental results while increasing the thickness of Al 2 O 3 from 0 to 500 Å while the sum of the thicknesses of Al 2 O 3 and SiO 2 is 1000 Å.

도 3에서 알 수 있듯이, Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)이 0에서 0.2 근방까지는 박막 트랜지스터의 전자 이동도가 점차로 떨어지고, Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)이 0.2 근방에서 0.45 근방까지는 박막 트랜지스터의 전자 이동도가 점차로 증가하고, Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)이 0.45 근방 이후부터는 박막 트랜지스터의 전자 이동도가 다시 떨어짐을 알 수 있다. As can be seen in FIG. 3 , the electron mobility of the thin film transistor gradually decreases when the thickness ratio of Al 2 O 3 and SiO 2 (Al 2 O 3 thickness/SiO 2 thickness) is from 0 to around 0.2, and Al 2 O 3 and SiO 2, the thickness ratio of (Al 2 O 3 thickness / SiO 2 thickness) of 0.2 in the vicinity of up to 0.45 vicinity and the electron mobility of the thin film transistor is also gradually increases, Al 2 O 3 and the thickness ratio of the SiO 2 (Al 2 O 3 thickness / SiO 2 thickness) It can be seen that the electron mobility of the thin film transistor decreases again after about 0.45.

즉, SiO2의 두께에 비하여 Al2O3의 두께가 너무 얇거나 너무 두꺼우면 박막 트랜지스터의 전자 이동도가 떨어짐을 알 수 있다. 따라서, 박막 트랜지스터의 전자 이동도를 향상시키기 위해서는 SiO2의 두께에 대한 Al2O3의 두께를 최적화할 필요가 있다. That is, when the thickness of Al 2 O 3 is too thin or too thick compared to the thickness of SiO 2 , it can be seen that the electron mobility of the thin film transistor is decreased. Therefore, in order to improve the electron mobility of the thin film transistor, it is necessary to optimize the thickness of Al 2 O 3 with respect to the thickness of SiO 2 .

본 발명의 일 실시예에서는 박막 트랜지스터의 전자 이동도가 46 이상이 되도록 Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)을 설정하며, 구체적으로는 Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)을 0.35 내지 0.65 범위로 설정한다. 즉, Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)이 0.35 내지 0.65 범위가 되면 박막 트랜지스터의 전자 이동도가 46 이상이 될 수 있다. In one embodiment of the present invention, the thickness ratio of Al 2 O 3 and SiO 2 (Al 2 O 3 thickness/SiO 2 thickness) is set so that the electron mobility of the thin film transistor is 46 or more , specifically, Al 2 O 3 and a thickness ratio of SiO 2 (Al 2 O 3 thickness/SiO 2 thickness) is set in the range of 0.35 to 0.65. That is, when the thickness ratio of Al 2 O 3 and SiO 2 (Al 2 O 3 thickness/SiO 2 thickness) is in the range of 0.35 to 0.65, the electron mobility of the thin film transistor may be 46 or more.

결과적으로, 도 2에 따른 박막 트랜지스터에서, 제1 게이트 절연막(310)의 두께에 대한 제2 게이트 절연막(320)의 두께 비율은 0.35 내지 0.65 범위가 바람직하다. As a result, in the thin film transistor of FIG. 2 , the ratio of the thickness of the second gate insulating layer 320 to the thickness of the first gate insulating layer 310 is preferably in the range of 0.35 to 0.65.

한편, SiO2의 증착속도에 비하여 Al2O3의 증착속도가 상대적으로 느리다. 따라서, 생산성을 향상시키기 위해서 Al2O3의 두께를 줄이는 것이 바람직하다. 도 3에서 박막 트랜지스터의 전자 이동도가 46 이상이 되는 구간은 Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)이 0.35 내지 0.65 범위인데, 이때, Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)이 0.45인 지점을 기준으로 하여 그보다 낮거나 높으면 박막 트랜지스터의 전자 이동도가 떨어진다. 따라서, 비슷한 전자 이동도 특성을 보일 경우 Al2O3의 두께를 줄이는 것이 생산성 면에서 유리하므로, Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)이 0.35 내지 0.45인 범위인 경우가 전자 이동도 특성과 생산성 모두를 고려할 때 보다 바람직할 수 있다. On the other hand, the deposition rate of Al 2 O 3 is relatively slow compared to the deposition rate of SiO 2 . Therefore, in order to improve productivity, it is preferable to reduce the thickness of Al 2 O 3 . In the section in which the electron mobility of the thin film transistor is 46 or more in FIG. 3, the thickness ratio of Al 2 O 3 and SiO 2 (Al 2 O 3 thickness/SiO 2 thickness) is in the range of 0.35 to 0.65, in this case, Al 2 O 3 and the thickness ratio of the SiO 2 (Al 2 O 3 thickness / SiO 2 thickness) of the point of 0.45 on the basis of the low or high electron mobility of the thin film transistor is also less than that. Therefore, when exhibiting similar electron mobility characteristics , reducing the thickness of Al 2 O 3 is advantageous in terms of productivity, so the thickness ratio of Al 2 O 3 and SiO 2 (Al 2 O 3 thickness/SiO 2 thickness) is 0.35 to 0.45. The phosphorus range may be more preferable in consideration of both electron mobility characteristics and productivity.

한편, 실험결과 Al2O3의 두께는 200Å 근방에서 500Å 근방까지는 박막 트랜지스터의 전자 이동도가 점차로 증가하고, Al2O3의 두께가 500Å 근방에서 760Å 근방까지는 상대적으로 높은 기울기로 박막 트랜지스터의 전자 이동도가 떨어지고, Al2O3의 두께가 760Å 근방에서 900Å 근방까지는 박막 트랜지스터의 전자 이동도가 유지되고, Al2O3의 두께가 900Å 근방 이후부터는 상대적으로 낮은 기울기로 박막 트랜지스터의 전자 이동도가 떨어졌다. On the other hand, as a result of the experiment, the electron mobility of the thin film transistor gradually increased from the vicinity of 200 Å to the vicinity of 500 Å in the thickness of Al 2 O 3 , and the electron mobility of the thin film transistor was relatively high from the vicinity of 500 Å to the vicinity of 760 Å in the thickness of Al 2 O 3 . mobility is poor, the thickness of the Al 2 O 3 and the electron mobility of the thin-film transistor is maintained until the vicinity 900Å in 760Å vicinity of the electron mobility of the thin film transistors at a relatively low tilt thereafter the thickness of the Al 2 O 3 900Å vicinity Figure has fallen

즉, Al2O3의 두께가 너무 얇거나 너무 두꺼우면 박막 트랜지스터의 전자 이동도가 떨어짐을 알 수 있다. 따라서, 박막 트랜지스터의 전자 이동도를 향상시키기 위해서는 Al2O3의 두께를 최적화할 필요가 있다. That is, when the thickness of Al 2 O 3 is too thin or too thick, it can be seen that the electron mobility of the thin film transistor is decreased. Therefore, in order to improve the electron mobility of the thin film transistor, it is necessary to optimize the thickness of Al 2 O 3 .

본 발명의 일 실시예에서는 박막 트랜지스터의 전자 이동도가 46 이상이 되는 범위로 Al2O3의 두께를 설정할 수 있으며, 구체적으로는 Al2O3의 두께를 220Å 내지 1450Å의 범위로 설정할 수 있다. In an embodiment of the present invention, the thickness of Al 2 O 3 may be set in a range in which the electron mobility of the thin film transistor is 46 or more, and specifically, the thickness of Al 2 O 3 may be set in the range of 220 Å to 1450 Å. .

또한, 본 발명의 다른 실시예에서는 박막 트랜지스터의 전자 이동도가 85 이상이 되는 범위로 Al2O3의 두께를 설정할 수 있으며, 구체적으로는 Al2O3의 두께를 350Å 내지 760Å의 범위로 설정할 수 있다. In addition, in another embodiment of the present invention, the thickness of Al 2 O 3 may be set in a range in which the electron mobility of the thin film transistor is 85 or more, and specifically, the thickness of Al 2 O 3 may be set in the range of 350 Å to 760 Å. can

특히, 생산성 면을 고려할 때, Al2O3의 두께는 350Å 내지 500Å의 범위가 바람직하다. In particular, in consideration of productivity, the thickness of Al 2 O 3 is preferably in the range of 350 Å to 500 Å.

다시 도 2를 참조하면, 상기 반도체층(400)은 상기 게이트 절연막(300) 상에 패턴 형성되어 있다. 보다 구체적으로, 상기 반도체층(400)은 상기 게이트 절연막(300) 상에서 상기 게이트 전극(200)과 오버랩(overlap)되도록 패턴 형성되어 있다. 이와 같은 반도체층(400)은 전자(electron)가 이동하는 채널(channel)로서 기능한다. Referring back to FIG. 2 , the semiconductor layer 400 is patterned on the gate insulating layer 300 . More specifically, the semiconductor layer 400 is patterned to overlap the gate electrode 200 on the gate insulating layer 300 . Such a semiconductor layer 400 functions as a channel through which electrons move.

상기 반도체층(400)은 실리콘계 반도체 또는 In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어질 수 있으며, 그 외에 당업계에 공지된 다양한 반도체물질로 이루어질 수 있다. The semiconductor layer 400 may be formed of a silicon-based semiconductor or an oxide semiconductor such as In-Ga-Zn-O (IGZO), and other various semiconductor materials known in the art.

상기 소스 전극(500)과 상기 드레인 전극(600)은 상기 반도체층(400) 상에서 서로 마주하면서 이격되도록 패턴 형성되어 있다. 상기 소스 전극(500)과 상기 드레인 전극(600)은 상기 반도체층(400)과 직접 연결되어 있다. The source electrode 500 and the drain electrode 600 are patterned to face each other and spaced apart from each other on the semiconductor layer 400 . The source electrode 500 and the drain electrode 600 are directly connected to the semiconductor layer 400 .

상기 소스 전극(500)과 드레인 전극(600)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.The source electrode 500 and the drain electrode 600 may include molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodium (Nd), and copper. (Cu), or an alloy thereof, may be formed of a single layer or a multilayer of two or more layers of the metal or alloy, but is not necessarily limited thereto.

상기 소스 전극(500)은 도시하지는 않았지만 데이터 배선과 연결되어 있어, 상기 데이터 배선을 통해서 데이터 전압이 상기 소스 전극(500)에 인가될 수 있다. Although not shown, the source electrode 500 is connected to a data line, so that a data voltage may be applied to the source electrode 500 through the data line.

상기 드레인 전극(600)은 도시하지는 않았지만 화소 전극에 연결될 수 있다. Although not shown, the drain electrode 600 may be connected to a pixel electrode.

한편, 도시하지는 않았지만, 상기 반도체층(400) 상에는 에치 스톱퍼(etch stopper)가 추가로 형성되어 상기 반도체층(400)의 패터닝 공정시 채널 영역이 식각되는 것을 방지할 수 있다. 상기 에치 스톱퍼는 당업계에 공지된 무기절연막으로 이루어질 수 있다. Meanwhile, although not shown, an etch stopper is additionally formed on the semiconductor layer 400 to prevent the channel region from being etched during the patterning process of the semiconductor layer 400 . The etch stopper may be formed of an inorganic insulating film known in the art.

도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다. 도 4에 따른 박막 트랜지스터는 게이트 절연막(300)의 구조가 변경된 것을 제외하고 전술한 도 2에 따른 박막 트랜지스터와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다. 4 is a schematic cross-sectional view of a thin film transistor according to another embodiment of the present invention. The thin film transistor of FIG. 4 is the same as the thin film transistor of FIG. 2 described above except that the structure of the gate insulating layer 300 is changed. Accordingly, the same reference numerals are assigned to the same components, and only different components will be described below.

도 4에서 알 수 있듯이 본 발명의 다른 실시예에 따르면, 게이트 절연막(300)이 제1 게이트 절연막(310), 제2 게이트 절연막(320), 및 제3 게이트 절연막(330)으로 이루어진다. As can be seen from FIG. 4 , according to another embodiment of the present invention, the gate insulating layer 300 includes a first gate insulating layer 310 , a second gate insulating layer 320 , and a third gate insulating layer 330 .

상기 제1 게이트 절연막(310)은 상기 게이트 전극(200) 상에 형성되고, 상기 제2 게이트 절연막(320)은 상기 제1 게이트 절연막(310) 상에 형성되고, 상기 제3 게이트 절연막(330)은 상기 제2 게이트 절연막(320) 상에 형성된다. 상기 제1 게이트 절연막(310)은 상기 게이트 전극(200)과 직접 접촉하고, 상기 제3 게이트 절연막(330)은 상기 반도체층(400)과 직접 접촉한다.The first gate insulating layer 310 is formed on the gate electrode 200 , the second gate insulating layer 320 is formed on the first gate insulating layer 310 , and the third gate insulating layer 330 is formed on the first gate insulating layer 310 . is formed on the second gate insulating layer 320 . The first gate insulating layer 310 directly contacts the gate electrode 200 , and the third gate insulating layer 330 directly contacts the semiconductor layer 400 .

상기 제1 게이트 절연막(310)과 상기 제2 게이트 절연막(320)은 유전율이 서로 상이한 절연물질로 이루어지고, 상기 제3 게이트 절연막(330)과 상기 제2 게이트 절연막(320)도 유전율이 서로 상이한 절연물질로 이루어진다. 상기 제1 게이트 절연막(310)과 상기 제3 게이트 절연막(330)은 유전율이 서로 상이할 수도 있지만 서로 동일할 수도 있다. 특히, 상기 제1 게이트 절연막(310) 및 상기 제3 게이트 절연막(330)은 상기 제2 게이트 절연막(320)보다 유전율 높은 절연물질로 이루어진다. The first gate insulating layer 310 and the second gate insulating layer 320 are made of insulating materials having different dielectric constants, and the third gate insulating layer 330 and the second gate insulating layer 320 also have different dielectric constants. made of insulating material. The first gate insulating layer 310 and the third gate insulating layer 330 may have different dielectric constants or the same as each other. In particular, the first gate insulating layer 310 and the third gate insulating layer 330 are made of an insulating material having a higher dielectric constant than that of the second gate insulating layer 320 .

상기 제1 게이트 절연막(310)은 알루미늄을 함유하는 물질로 이루어질 수 있고, 구체적으로는 산화알루미늄(Al2O3), 질화알루미늄, 산화질화알루미늄, 및 질화산화알루미늄으로 이루어진 군에서 선택될 수 있다. 상기 제1 게이트 절연막(310)은 산화하프늄 또는 산화갈륨으로 이루어질 수도 있다. The first gate insulating layer 310 may be made of a material containing aluminum, and specifically, it may be selected from the group consisting of aluminum oxide (Al 2 O 3 ), aluminum nitride, aluminum oxynitride, and aluminum nitride oxide. . The first gate insulating layer 310 may be made of hafnium oxide or gallium oxide.

상기 제2 게이트 절연막(320)은 실리콘을 함유하는 물질로 이루어질 수 있고, 구체적으로는 산화실리콘(SiO2), 질화실리콘, 산화질화실리콘, 및 질화산화실리콘으로 이루어진 군에서 선택될 수 있다. The second gate insulating layer 320 may be made of a material containing silicon, and specifically, may be selected from the group consisting of silicon oxide (SiO 2 ), silicon nitride, silicon oxynitride, and silicon nitride oxide.

상기 제3 게이트 절연막(330)은 알루미늄을 함유하는 물질로 이루어질 수 있고, 구체적으로는 산화알루미늄(Al2O3), 질화알루미늄, 산화질화알루미늄, 및 질화산화알루미늄으로 이루어진 군에서 선택될 수 있다. 상기 제3 게이트 절연막(330)은 산화하프늄 또는 산화갈륨으로 이루어질 수도 있다. The third gate insulating layer 330 may be made of a material containing aluminum, and specifically, it may be selected from the group consisting of aluminum oxide (Al 2 O 3 ), aluminum nitride, aluminum oxynitride, and aluminum nitride oxide. . The third gate insulating layer 330 may be made of hafnium oxide or gallium oxide.

이와 같은 제1 게이트 절연막(310), 제2 게이트 절연막(320), 및 제3 게이트 절연막(330) 간의 두께 비율에 따라서 박막 트랜지스터의 전자 이동도 특성이 달라질 수 있다. Electron mobility characteristics of the thin film transistor may vary according to a thickness ratio between the first gate insulating layer 310 , the second gate insulating layer 320 , and the third gate insulating layer 330 .

본 발명자는 제1 게이트 절연막(310), 제2 게이트 절연막(320) 및 제3 게이트 절연막(330)의 두께 변화에 따른 박막 트랜지스터의 전자 이동도 특성 변화를 알아보기 위해서, 실험예 1 내지 실험예 10까지 총 10개의 실험예에 따른 전자 이동도 특성을 실험하였다. 실험예 1 내지 실험예 10 모두 제1 게이트 절연막(310) 및 제3 게이트 절연막(330)으로는 Al2O3를 이용하였고, 제2 게이트 절연막(320)으로는 SiO2을 이용하였다. In order to investigate the change in the electron mobility characteristics of the thin film transistor according to the thickness change of the first gate insulating film 310 , the second gate insulating film 320 , and the third gate insulating film 330 , the present inventors, Experimental Examples 1 to Experimental Examples Until 10, electron mobility characteristics according to a total of 10 experimental examples were tested. In all of Experimental Examples 1 to 10, Al 2 O 3 was used as the first gate insulating layer 310 and the third gate insulating layer 330 , and SiO 2 was used as the second gate insulating layer 320 .

실험예 1의 경우는 제1 게이트 절연막(310)을 100Å으로 하고 제2 게이트 절연막(320)을 800Å으로 하고 제3 게이트 절연막(330)을 100Å으로 하여 SiO2로 이루어진 제2 게이트 절연막(320)의 두께에 대한 Al2O3로 이루어진 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합의 비율을 0.25로 한 경우로서 전자이동도 값은 30.4이었다. In the case of Experimental Example 1, the first gate insulating film 310 was 100 Å, the second gate insulating film 320 was 800 Å, and the third gate insulating film 330 was 100 Å, and the second gate insulating film 320 made of SiO 2 . In the case where the ratio of the sum of the thicknesses of the first gate insulating layer 310 and the third gate insulating layer 330 made of Al 2 O 3 to the thickness of is 0.25, the electron mobility value was 30.4.

실험예 2의 경우는 제1 게이트 절연막(310)을 50Å으로 하고 제2 게이트 절연막(320)을 700Å으로 하고 제3 게이트 절연막(330)을 250Å으로 하여 SiO2로 이루어진 제2 게이트 절연막(320)의 두께에 대한 Al2O3로 이루어진 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합의 비율을 0.43으로 한 경우로서 전자이동도 값은 46.37이었다. In the case of Experimental Example 2, the first gate insulating film 310 was 50 Å, the second gate insulating film 320 was 700 Å, and the third gate insulating film 330 was 250 Å, and the second gate insulating film 320 made of SiO 2 . In the case where the ratio of the sum of the thicknesses of the first gate insulating layer 310 and the third gate insulating layer 330 made of Al 2 O 3 to the thickness of was 0.43, the electron mobility value was 46.37.

실험예 3의 경우는 제1 게이트 절연막(310)을 100Å으로 하고 제2 게이트 절연막(320)을 650Å으로 하고 제3 게이트 절연막(330)을 250Å으로 하여 SiO2로 이루어진 제2 게이트 절연막(320)의 두께에 대한 Al2O3로 이루어진 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합의 비율을 0.54로 한 경우로서 전자이동도 값은 52.98이었다. In the case of Experimental Example 3, the first gate insulating film 310 is 100 Å, the second gate insulating film 320 is 650 Å, and the third gate insulating film 330 is 250 Å, the second gate insulating film 320 made of SiO 2 . In the case where the ratio of the sum of the thicknesses of the first gate insulating layer 310 and the third gate insulating layer 330 made of Al 2 O 3 to the thickness of Al 2 O 3 was 0.54, the electron mobility value was 52.98.

실험예 4의 경우는 제1 게이트 절연막(310)을 150Å으로 하고 제2 게이트 절연막(320)을 650Å으로 하고 제3 게이트 절연막(330)을 200Å으로 하여 SiO2로 이루어진 제2 게이트 절연막(320)의 두께에 대한 Al2O3로 이루어진 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합의 비율을 0.54로 한 경우로서 전자이동도 값은 54.19이었다. In the case of Experimental Example 4, the first gate insulating film 310 was 150 Å, the second gate insulating film 320 was 650 Å, and the third gate insulating film 330 was 200 Å, and the second gate insulating film 320 made of SiO 2 . In the case where the ratio of the sum of the thicknesses of the first gate insulating layer 310 and the third gate insulating layer 330 made of Al 2 O 3 to the thickness of Al 2 O 3 was 0.54, the electron mobility value was 54.19.

실험예 5의 경우는 제1 게이트 절연막(310)을 150Å으로 하고 제2 게이트 절연막(320)을 600Å으로 하고 제3 게이트 절연막(330)을 250Å으로 하여 SiO2로 이루어진 제2 게이트 절연막(320)의 두께에 대한 Al2O3로 이루어진 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합의 비율을 0.67로 한 경우로서 전자이동도 값은 58.36이었다. In the case of Experimental Example 5, the first gate insulating film 310 was 150 Å, the second gate insulating film 320 was 600 Å, and the third gate insulating film 330 was 250 Å, and the second gate insulating film 320 made of SiO 2 . In the case where the ratio of the sum of the thicknesses of the first gate insulating layer 310 and the third gate insulating layer 330 made of Al 2 O 3 to the thickness of is 0.67, the electron mobility value was 58.36.

실험예 6의 경우는 제1 게이트 절연막(310)을 200Å으로 하고 제2 게이트 절연막(320)을 600Å으로 하고 제3 게이트 절연막(330)을 200Å으로 하여 SiO2로 이루어진 제2 게이트 절연막(320)의 두께에 대한 Al2O3로 이루어진 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합의 비율을 0.67로 한 경우로서 전자이동도 값은 56.07이었다. In the case of Experimental Example 6, the first gate insulating film 310 was 200 Å, the second gate insulating film 320 was 600 Å, and the third gate insulating film 330 was 200 Å, and the second gate insulating film 320 made of SiO 2 . In the case where the ratio of the sum of the thicknesses of the first gate insulating layer 310 and the third gate insulating layer 330 made of Al 2 O 3 to the thickness of is 0.67, the electron mobility value was 56.07.

실험예 7의 경우는 제1 게이트 절연막(310)을 200Å으로 하고 제2 게이트 절연막(320)을 550Å으로 하고 제3 게이트 절연막(330)을 250Å으로 하여 SiO2로 이루어진 제2 게이트 절연막(320)의 두께에 대한 Al2O3로 이루어진 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합의 비율을 0.82로 한 경우로서 전자이동도 값은 65.54이었다. In the case of Experimental Example 7, the first gate insulating film 310 was 200 Å, the second gate insulating film 320 was 550 Å, and the third gate insulating film 330 was 250 Å, and the second gate insulating film 320 made of SiO 2 . In the case where the ratio of the sum of the thicknesses of the first gate insulating layer 310 and the third gate insulating layer 330 made of Al 2 O 3 to the thickness of Al 2 O 3 was 0.82, the electron mobility value was 65.54.

실험예 8의 경우는 제1 게이트 절연막(310)을 250Å으로 하고 제2 게이트 절연막(320)을 550Å으로 하고 제3 게이트 절연막(330)을 200Å으로 하여 SiO2로 이루어진 제2 게이트 절연막(320)의 두께에 대한 Al2O3로 이루어진 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합의 비율을 0.82로 한 경우로서 전자이동도 값은 56.79이었다. In the case of Experimental Example 8, the first gate insulating film 310 was 250 Å, the second gate insulating film 320 was 550 Å, and the third gate insulating film 330 was 200 Å, and the second gate insulating film 320 made of SiO 2 . In the case where the ratio of the sum of the thicknesses of the first gate insulating layer 310 and the third gate insulating layer 330 made of Al 2 O 3 to the thickness of Al 2 O 3 was 0.82, the electron mobility value was 56.79.

실험예 9의 경우는 제1 게이트 절연막(310)을 250Å으로 하고 제2 게이트 절연막(320)을 500Å으로 하고 제3 게이트 절연막(330)을 250Å으로 하여 SiO2로 이루어진 제2 게이트 절연막(320)의 두께에 대한 Al2O3로 이루어진 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합의 비율을 1로 한 경우로서 전자이동도 값은 63.46이었다. In the case of Experimental Example 9, the first gate insulating film 310 was 250 Å, the second gate insulating film 320 was 500 Å, and the third gate insulating film 330 was 250 Å, and the second gate insulating film 320 made of SiO 2 . In the case where the ratio of the sum of the thicknesses of the first gate insulating layer 310 and the third gate insulating layer 330 made of Al 2 O 3 to the thickness of Al 2 O 3 was 1, the electron mobility value was 63.46.

실험예 10의 경우는 제1 게이트 절연막(310)을 200Å으로 하고 제2 게이트 절연막(320)을 450Å으로 하고 제3 게이트 절연막(330)을 350Å으로 하여 SiO2로 이루어진 제2 게이트 절연막(320)의 두께에 대한 Al2O3로 이루어진 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합의 비율을 1.22로 한 경우로서 전자이동도 값은 57.34이었다. In the case of Experimental Example 10, the first gate insulating film 310 was 200 Å, the second gate insulating film 320 was 450 Å, and the third gate insulating film 330 was 350 Å, and the second gate insulating film 320 made of SiO 2 . In the case where the ratio of the sum of the thicknesses of the first gate insulating layer 310 and the third gate insulating layer 330 made of Al 2 O 3 to the thickness of is 1.22, the electron mobility value was 57.34.

실험예 1부터 실험예 9까지 두께 비율(Al2O3/SiO2)이 점차로 커져서 1이 될 때까지는 박막 트랜지스터의 전자 이동도가 대체적으로 증가함을 알 수 있다. 이때, 전자 이동도가 46 이상이 되는 범위로 상기 두께 비율을 설정하는 것이 바람직하며, 따라서, 전자 이동도가 30.4인 실험예 1의 범위는 제외하고, 두께 비율(Al2O3/SiO2)이 3/7 이상인 것이 바람직하다. From Experimental Example 1 to Experimental Example 9, it can be seen that the electron mobility of the thin film transistor generally increases until the thickness ratio (Al 2 O 3 /SiO 2 ) is gradually increased to 1. At this time, it is preferable to set the thickness ratio in a range in which the electron mobility is 46 or more. Therefore, the thickness ratio (Al 2 O 3 /SiO 2 ) except for the range of Experimental Example 1 in which the electron mobility is 30.4 It is preferable that this is 3/7 or more.

한편, 실험예 9 및 실험예 10에서 알 수 있듯이, 두께 비율(Al2O3/SiO2)이 1인 실험예 9에 비하여 두께 비율(Al2O3/SiO2)이 1을 초과한 실험예 10의 경우가 박막 트랜지스터의 전자 이동도가 떨어짐을 알 수 있다. 또한, 전술한 바와 같이 Al2O3의 두께가 증가할 경우 생산성이 떨어지므로, 전자 이동도 특성과 함께 생산성 측면을 고려할 때 상기 두께 비율(Al2O3/SiO2)은 1 이하인 것이 바람직하다. On the other hand, as can be seen in Experimental Examples 9 and 10, the thickness ratio (Al 2 O 3 /SiO 2 ) compared to Experimental Example 9 in which the thickness ratio (Al 2 O 3 /SiO 2 ) exceeds 1 experiment In the case of Example 10, it can be seen that the electron mobility of the thin film transistor is lowered. In addition, as described above, when the thickness of Al 2 O 3 is increased, productivity is lowered. Therefore, in consideration of productivity along with electron mobility characteristics, the thickness ratio (Al 2 O 3 /SiO 2 ) is preferably 1 or less. .

결과적으로, SiO2로 이루어진 제2 게이트 절연막(320)의 두께에 대한 Al2O3로 이루어진 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합의 비율(Al2O3/SiO2)은 3/7 내지 1의 범위인 것이 바람직하다. As a result, the ratio of the sum of the thicknesses of the first gate insulating film 310 and the third gate insulating film 330 made of Al 2 O 3 to the thickness of the second gate insulating film 320 made of SiO 2 (Al 2 O 3 / SiO 2 ) is preferably in the range of 3/7 to 1.

*또한, 상기 두께 비율(Al2O3/SiO2)이 동일한 실험예 7 및 실험예 8을 참조하면, 제1 게이트 절연막(310)의 두께가 제3 게이트 절연막(330)의 두께보다 얇은 실험예 7이 제1 게이트 절연막(310)의 두께가 제3 게이트 절연막(330)의 두께보다 두꺼운 실험예 8보다 전자 이동도가 우수함을 알 수 있다. 또한, 상기 두께 비율(Al2O3/SiO2)이 동일한 실험예 5 및 실험예 6을 참조하면, 제1 게이트 절연막(310)의 두께가 제3 게이트 절연막(330)의 두께보다 얇은 실험예 5가 제1 게이트 절연막(310)의 두께가 제3 게이트 절연막(330)의 두께와 동일한 실험예 6보다 전자 이동도가 우수함을 알 수 있다. 따라서, 제1 게이트 절연막(310)의 두께가 제3 게이트 절연막(330)의 두께보다 얇은 것이 바람직하다. * Also, referring to Experimental Examples 7 and 8 in which the thickness ratio (Al 2 O 3 /SiO 2 ) is the same, the thickness of the first gate insulating layer 310 is thinner than the thickness of the third gate insulating layer 330 . It can be seen that Example 7 has better electron mobility than Experimental Example 8, in which the thickness of the first gate insulating layer 310 is thicker than that of the third gate insulating layer 330 . In addition, referring to Experimental Examples 5 and 6 in which the thickness ratio (Al 2 O 3 /SiO 2 ) is the same, the thickness of the first gate insulating layer 310 is thinner than the thickness of the third gate insulating layer 330 . It can be seen that the electron mobility is superior to that of Experimental Example 6 in which the thickness of the pentavalent first gate insulating layer 310 is the same as that of the third gate insulating layer 330 . Therefore, it is preferable that the thickness of the first gate insulating layer 310 is thinner than the thickness of the third gate insulating layer 330 .

또한, 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합(Al2O3)은 앞서 설명한 바와 같이 220Å 내지 1450Å의 범위, 보다 바람직하게는 350Å 내지 760Å의 범위, 더 바람직하게는 350Å 내지 500Å의 범위로 설정할 수 있다. In addition, the sum of the thicknesses of the first gate insulating film 310 and the third gate insulating film 330 (Al 2 O 3 ) is in the range of 220 Å to 1450 Å, more preferably in the range of 350 Å to 760 Å, more preferably in the range of 220 Å to 1450 Å as described above. For example, it can be set in the range of 350 Å to 500 Å.

도 5는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다. 전술한 도 2 및 도 4는 게이트 전극(200)이 반도체층(400)의 아래에 형성되는 바텀 게이트(Bottom gate) 구조의 박막 트랜지스터에 관한 것이다. 그에 반하여, 도 5 및 후술한 도 6에 따른 박막 트랜지스터는 게이트 전극(200)이 반도체층(400)의 위에 형성되는 탑 게이트(Top gate) 구조의 박막 트랜지스터에 관한 것이다.5 is a schematic cross-sectional view of a thin film transistor according to another embodiment of the present invention. 2 and 4 described above relate to a thin film transistor having a bottom gate structure in which the gate electrode 200 is formed under the semiconductor layer 400 . In contrast, the thin film transistor according to FIGS. 5 and 6 to be described later relates to a thin film transistor having a top gate structure in which the gate electrode 200 is formed on the semiconductor layer 400 .

도 5에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터는 기판(100), 반도체층(400), 게이트 절연막(300), 게이트 전극(200), 층간 절연막(700), 소스 전극(500) 및 드레인 전극(600)을 포함하여 이루어진다. 각 층의 재료 등과 관련하여 전술한 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다. As can be seen from FIG. 5 , the thin film transistor according to another embodiment of the present invention includes a substrate 100 , a semiconductor layer 400 , a gate insulating layer 300 , a gate electrode 200 , an interlayer insulating layer 700 , and a source electrode. 500 and a drain electrode 600 . A repeated description of the same configuration as in the above-described embodiment with respect to the material of each layer will be omitted.

상기 반도체층(400)은 상기 기판(100) 상에 패턴 형성되어 있다. 도시하지는 않았지만, 상기 기판(100)의 아래에서 유입되는 외부 광에 의해서 상기 반도체층(400)이 손상받는 것을 방지하기 위해서, 상기 기판(100)과 상기 반도체층(400) 사이에 차광층이 추가로 형성될 수 있다. The semiconductor layer 400 is patterned on the substrate 100 . Although not shown, a light blocking layer is added between the substrate 100 and the semiconductor layer 400 in order to prevent the semiconductor layer 400 from being damaged by external light flowing from below the substrate 100 . can be formed with

상기 게이트 절연막(300)은 상기 반도체층(400) 상에 형성되어, 상기 반도체층(400)과 상기 게이트 전극(200)을 절연시킨다. 상기 게이트 절연막(300)은 제1 게이트 절연막(310) 및 제2 게이트 절연막(320)으로 이루어진다. The gate insulating layer 300 is formed on the semiconductor layer 400 to insulate the semiconductor layer 400 from the gate electrode 200 . The gate insulating layer 300 includes a first gate insulating layer 310 and a second gate insulating layer 320 .

상기 제2 게이트 절연막(320)은 상기 반도체층(400) 상에 형성되고, 상기 제1 게이트 절연막(310)은 상기 제2 게이트 절연막(320) 상에 형성된다. 즉, 상기 제2 게이트 절연막(320)은 상기 반도체층(400)과 직접 접촉하고, 상기 제1 게이트 절연막(310)은 상기 게이트 전극(200)에 직접 접촉한다. The second gate insulating layer 320 is formed on the semiconductor layer 400 , and the first gate insulating layer 310 is formed on the second gate insulating layer 320 . That is, the second gate insulating layer 320 directly contacts the semiconductor layer 400 , and the first gate insulating layer 310 directly contacts the gate electrode 200 .

상기 제1 게이트 절연막(310)과 상기 제2 게이트 절연막(320)은 유전율이 서로 상이한 절연물질로 이루어지며, 특히, 상기 제1 게이트 절연막(310)은 상기 제2 게이트 절연막(320)보다 유전율 낮은 절연물질로 이루어진다. The first gate insulating layer 310 and the second gate insulating layer 320 are made of insulating materials having different dielectric constants. In particular, the first gate insulating layer 310 has a lower dielectric constant than the second gate insulating layer 320 . made of insulating material.

상기 제1 게이트 절연막(310)은 실리콘을 함유하는 물질로 이루어질 수 있고, 구체적으로는 산화실리콘(SiO2), 질화실리콘, 산화질화실리콘, 및 질화산화실리콘으로 이루어진 군에서 선택될 수 있다. The first gate insulating layer 310 may be made of a material containing silicon, and specifically, may be selected from the group consisting of silicon oxide (SiO 2 ), silicon nitride, silicon oxynitride, and silicon nitride oxide.

상기 제2 게이트 절연막(320)은 알루미늄을 함유하는 물질로 이루어질 수 있고, 구체적으로는 산화알루미늄(Al2O3), 질화알루미늄, 산화질화알루미늄, 및 질화산화알루미늄으로 이루어진 군에서 선택될 수 있다. 상기 제2 게이트 절연막(320)은 산화하프늄 또는 산화갈륨으로 이루어질 수도 있다. The second gate insulating layer 320 may be made of a material containing aluminum, and specifically, it may be selected from the group consisting of aluminum oxide (Al 2 O 3 ), aluminum nitride, aluminum oxynitride, and aluminum nitride oxide. . The second gate insulating layer 320 may be made of hafnium oxide or gallium oxide.

전술한 도 2에 따른 실시예와 마찬가지로, 본 발명의 또 다른 실시예에서는 박막 트랜지스터의 전자 이동도가 46 이상이 되도록 Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)을 설정하며, 구체적으로는 Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)을 0.35 내지 0.65 범위로 설정한다. 즉, 도 7에 따른 박막 트랜지스터에서, 제1 게이트 절연막(310)의 두께에 대한 제2 게이트 절연막(320)의 두께 비율은 0.35 내지 0.65 범위가 바람직하다. 특히, 전자 이동도 특성과 더불어 생산성 향상을 위해서 Al2O3과 SiO2의 두께 비율(Al2O3두께/SiO2두께)이 0.35 내지 0.45인 범위인 것이 바람직할 수 있다. As in the above-described embodiment according to FIG. 2, in another embodiment of the present invention, the thickness ratio of Al 2 O 3 and SiO 2 (Al 2 O 3 thickness/SiO 2 thickness) so that the electron mobility of the thin film transistor is 46 or more. ), and specifically, a thickness ratio of Al 2 O 3 and SiO 2 (Al 2 O 3 thickness/SiO 2 thickness) is set in the range of 0.35 to 0.65. That is, in the thin film transistor of FIG. 7 , the ratio of the thickness of the second gate insulating layer 320 to the thickness of the first gate insulating layer 310 is preferably in the range of 0.35 to 0.65. In particular, in order to improve productivity as well as electron mobility characteristics, it may be preferable that the thickness ratio of Al 2 O 3 and SiO 2 (Al 2 O 3 thickness/SiO 2 thickness) is in the range of 0.35 to 0.45.

또한, 상기 Al2O3의 두께는 220Å 내지 1450Å의 범위, 보다 바람직하게는 350Å 내지 760Å의 범위, 더 바람직하게는 350Å 내지 500Å의 범위로 설정할 수 있다. In addition, the thickness of the Al 2 O 3 may be set in the range of 220 Å to 1450 Å, more preferably in the range of 350 Å to 760 Å, more preferably in the range of 350 Å to 500 Å.

상기 게이트 전극(200)은 상기 게이트 절연막(300) 상에 패턴 형성되어 있다. 보다 구체적으로, 상기 게이트 전극(200)은 상기 게이트 절연막(300) 상에서 상기 반도체층(400)과 오버랩되도록 패턴 형성된다. The gate electrode 200 is patterned on the gate insulating layer 300 . More specifically, the gate electrode 200 is patterned to overlap the semiconductor layer 400 on the gate insulating layer 300 .

상기 층간 절연막(700)은 상기 게이트 전극(200) 상에 형성되어 있다. 상기 층간 절연막(700)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고 포토 아크릴과 같은 유기 절연물로 이루어질 수도 있다. The interlayer insulating layer 700 is formed on the gate electrode 200 . The interlayer insulating layer 700 may be formed of an inorganic insulating material such as silicon oxide or silicon nitride, but is not limited thereto, and may be formed of an organic insulating material such as photoacrylic.

상기 소스 전극(500) 및 드레인 전극(600)은 상기 층간 절연막(700) 상에서 서로 마주하면서 이격되도록 패턴형성되어 있다. The source electrode 500 and the drain electrode 600 are patterned to face each other and spaced apart from each other on the interlayer insulating layer 700 .

상기 소스 전극(500) 및 드레인 전극(600)은 상기 반도체층(400)과 연결되어 있다. 즉, 상기 게이트 절연막(300) 및 층간 절연막(700) 상에는 콘택홀이 형성되어 있어, 상기 콘택홀을 통해서 상기 소스 전극(500) 및 드레인 전극(600)이 상기 반도체층(400)과 연결된다. The source electrode 500 and the drain electrode 600 are connected to the semiconductor layer 400 . That is, a contact hole is formed on the gate insulating layer 300 and the interlayer insulating layer 700 , and the source electrode 500 and the drain electrode 600 are connected to the semiconductor layer 400 through the contact hole.

도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다. 도 6에 따른 박막 트랜지스터는 게이트 절연막(300)의 구조가 변경된 것을 제외하고 전술한 도 5에 따른 박막 트랜지스터와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다. 6 is a schematic cross-sectional view of a thin film transistor according to another embodiment of the present invention. The thin film transistor of FIG. 6 is the same as the thin film transistor of FIG. 5 , except that the structure of the gate insulating layer 300 is changed. Accordingly, the same reference numerals are assigned to the same components, and only different components will be described below.

도 6에서 알 수 있듯이 본 발명의 또 다른 실시예에 따르면, 게이트 절연막(300)이 제1 게이트 절연막(310), 제2 게이트 절연막(320), 및 제3 게이트 절연막(330)으로 이루어진다. As can be seen from FIG. 6 , according to another embodiment of the present invention, the gate insulating layer 300 includes a first gate insulating layer 310 , a second gate insulating layer 320 , and a third gate insulating layer 330 .

상기 제3 게이트 절연막(330)은 반도체층(400) 상에 형성되고, 상기 제2 게이트 절연막(320)은 상기 제3 게이트 절연막(330) 상에 형성되고, 상기 제1 게이트 절연막(310)은 상기 제2 게이트 절연막(320) 상에 형성된다. 상기 제1 게이트 절연막(310)은 게이트 전극(200)과 직접 접촉하고, 상기 제3 게이트 절연막(330)은 반도체층(400)과 직접 접촉한다.The third gate insulating layer 330 is formed on the semiconductor layer 400 , the second gate insulating layer 320 is formed on the third gate insulating layer 330 , and the first gate insulating layer 310 is It is formed on the second gate insulating layer 320 . The first gate insulating layer 310 directly contacts the gate electrode 200 , and the third gate insulating layer 330 directly contacts the semiconductor layer 400 .

상기 제1 게이트 절연막(310)과 상기 제2 게이트 절연막(320)은 유전율이 서로 상이한 절연물질로 이루어지고, 상기 제3 게이트 절연막(330)과 상기 제2 게이트 절연막(320)도 유전율이 서로 상이한 절연물질로 이루어진다. 상기 제1 게이트 절연막(310)과 상기 제3 게이트 절연막(330)은 유전율이 서로 상이할 수도 있지만 서로 동일할 수도 있다. 특히, 상기 제1 게이트 절연막(310) 및 상기 제3 게이트 절연막(330)은 상기 제2 게이트 절연막(320)보다 유전율 높은 절연물질로 이루어진다. The first gate insulating layer 310 and the second gate insulating layer 320 are made of insulating materials having different dielectric constants, and the third gate insulating layer 330 and the second gate insulating layer 320 also have different dielectric constants. made of insulating material. The first gate insulating layer 310 and the third gate insulating layer 330 may have different dielectric constants or the same as each other. In particular, the first gate insulating layer 310 and the third gate insulating layer 330 are made of an insulating material having a higher dielectric constant than that of the second gate insulating layer 320 .

상기 제1 게이트 절연막(310)은 알루미늄을 함유하는 물질로 이루어질 수 있고, 구체적으로는 산화알루미늄(Al2O3), 질화알루미늄, 산화질화알루미늄, 및 질화산화알루미늄으로 이루어진 군에서 선택될 수 있다. 상기 제1 게이트 절연막(310)은 산화하프늄 또는 산화갈륨으로 이루어질 수도 있다. The first gate insulating layer 310 may be made of a material containing aluminum, and specifically, it may be selected from the group consisting of aluminum oxide (Al 2 O 3 ), aluminum nitride, aluminum oxynitride, and aluminum nitride oxide. . The first gate insulating layer 310 may be made of hafnium oxide or gallium oxide.

상기 제2 게이트 절연막(320)은 실리콘을 함유하는 물질로 이루어질 수 있고, 구체적으로는 산화실리콘(SiO2), 질화실리콘, 산화질화실리콘, 및 질화산화실리콘으로 이루어진 군에서 선택될 수 있다. The second gate insulating layer 320 may be made of a material containing silicon, and specifically, may be selected from the group consisting of silicon oxide (SiO 2 ), silicon nitride, silicon oxynitride, and silicon nitride oxide.

상기 제3 게이트 절연막(330)은 알루미늄을 함유하는 물질로 이루어질 수 있고, 구체적으로는 산화알루미늄(Al2O3), 질화알루미늄, 산화질화알루미늄, 및 질화산화알루미늄으로 이루어진 군에서 선택될 수 있다. 상기 제3 게이트 절연막(330)은 산화하프늄 또는 산화갈륨으로 이루어질 수도 있다. The third gate insulating layer 330 may be made of a material containing aluminum, and specifically, it may be selected from the group consisting of aluminum oxide (Al 2 O 3 ), aluminum nitride, aluminum oxynitride, and aluminum nitride oxide. . The third gate insulating layer 330 may be made of hafnium oxide or gallium oxide.

제2 게이트 절연막(320)의 두께에 대한 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합의 비율(Al2O3/SiO2)은 3/7 내지 1의 범위인 것이 바람직하다. 또한, 제1 게이트 절연막(310)의 두께가 제3 게이트 절연막(330)의 두께보다 얇은 것이 바람직하다. The ratio of the sum of the thicknesses of the first gate insulating layer 310 and the third gate insulating layer 330 to the thickness of the second gate insulating layer 320 (Al 2 O 3 /SiO 2 ) is in the range of 3/7 to 1 desirable. In addition, the thickness of the first gate insulating layer 310 is preferably thinner than the thickness of the third gate insulating layer 330 .

또한, 제1 게이트 절연막(310)과 제3 게이트 절연막(330)의 두께의 합(Al2O3)은 220Å 내지 1450Å의 범위, 보다 바람직하게는 350Å 내지 760Å의 범위, 더 바람직하게는 350Å 내지 500Å의 범위로 설정할 수 있다. In addition, the sum of the thicknesses of the first gate insulating film 310 and the third gate insulating film 330 (Al 2 O 3 ) is in the range of 220 Å to 1450 Å, more preferably in the range of 350 Å to 760 Å, more preferably in the range of 350 Å to It can be set in the range of 500 Å.

이상은 본 발명의 다양한 실시예에 따른 박막 트랜지스터에 대해서 설명하였는데, 본 발명이 반드시 그에 한정되는 것은 아니고, 본 발명에 따른 기술적 특징인 게이트 절연막의 구성을 포함한 당업계에 공지된 다양한 구조의 박막 트랜지스터에 적용될 수 있다. The above has been described with respect to thin film transistors according to various embodiments of the present invention, but the present invention is not necessarily limited thereto, and thin film transistors having various structures known in the art, including the configuration of a gate insulating film, which is a technical feature according to the present invention. can be applied to

100: 기판 200: 게이트 전극
300: 게이트 절연막 400: 반도체층
500: 소스 전극 600: 드레인 전극
700: 층간 절연막100: substrate 200: gate electrode
300: gate insulating film 400: semiconductor layer
500: source electrode 600: drain electrode
700: interlayer insulating film

Claims (8)

게이트 전극과 반도체층 사이를 절연시키는 게이트 절연막에 있어서,
상기 게이트 절연막은 알루미늄을 함유하는 물질로 구성된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 형성된 실리콘을 함유하는 물질로 구성된 제2 게이트 절연막 및 상기 제2 게이트 절연막 상에 형성된 알루미늄을 함유하는 물질로 구성된 제3 게이트 절연막으로 이루어지며,
상기 제2 게이트 절연막의 두께에 대한 상기 제1 게이트 절연막과 제3 게이트 절연막의 두께의 합의 비율이 3/7 내지 1의 범위인 것을 특징으로 하는 게이트 절연막. In the gate insulating film to insulate between the gate electrode and the semiconductor layer,
The gate insulating film includes a first gate insulating film made of a material containing aluminum, a second gate insulating film composed of a material containing silicon formed on the first gate insulating film, and a material containing aluminum formed on the second gate insulating film. Consists of a third gate insulating film,
The gate insulating film, characterized in that the ratio of the sum of the thicknesses of the first gate insulating film and the third gate insulating film to the thickness of the second gate insulating film is in the range of 3/7 to 1. 삭제delete 제1항에 있어서,
상기 제1 게이트 절연막 및 제3 게이트 절연막은 각각 독립적으로 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 및 질화산화알루미늄으로 이루어진 군에서 선택되고,
상기 제2 게이트 절연막은 산화실리콘, 질화실리콘, 산화질화실리콘, 및 질화산화실리콘으로 이루어진 군에서 선택되는 것을 특징으로 하는 게이트 절연막. According to claim 1,
The first gate insulating film and the third gate insulating film are each independently selected from the group consisting of aluminum oxide, aluminum nitride, aluminum oxynitride, and aluminum nitride oxide,
wherein the second gate insulating layer is selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, and silicon nitride oxide. 게이트 전극과 반도체층 사이를 절연시키는 게이트 절연막에 있어서,
상기 게이트 절연막은 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 형성된 제2 게이트 절연막 및 상기 제2 게이트 절연막 상에 형성된 제3 게이트 절연막으로 이루어지고,
상기 제1 게이트 절연막의 유전율은 상기 제2 게이트 절연막의 유전율과 상이하고, 상기 제3 게이트 절연막의 유전율은 상기 제2 게이트 절연막의 유전율과 상이하며,
상기 제2 게이트 절연막의 두께에 대한 상기 제1 게이트 절연막과 제3 게이트 절연막의 두께의 합의 비율이 3/7 내지 1의 범위이고,
상기 제1 게이트 절연막 및 제3 게이트 절연막은 각각 독립적으로 산화하프늄 또는 산화갈륨으로 이루어지고,
상기 제2 게이트 절연막은 산화실리콘, 질화실리콘, 산화질화실리콘, 및 질화산화실리콘으로 이루어진 군에서 선택되는 것을 특징으로 하는 게이트 절연막. In the gate insulating film to insulate between the gate electrode and the semiconductor layer,
The gate insulating film is made of a first gate insulating film, a second gate insulating film formed on the first gate insulating film, and a third gate insulating film formed on the second gate insulating film,
a dielectric constant of the first gate insulating layer is different from that of the second gate insulating layer, and a dielectric constant of the third gate insulating layer is different from that of the second gate insulating layer;
A ratio of the sum of the thicknesses of the first gate insulating film and the third gate insulating film to the thickness of the second gate insulating film is in the range of 3/7 to 1,
The first gate insulating film and the third gate insulating film are each independently made of hafnium oxide or gallium oxide,
wherein the second gate insulating layer is selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, and silicon nitride oxide. 제1항 및 제3항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 게이트 절연막의 두께가 상기 제3 게이트 절연막의 두께보다 얇은 것을 특징으로 하는 게이트 절연막. 5. The method of any one of claims 1 and 3 to 4,
The gate insulating layer, characterized in that the thickness of the first gate insulating layer is thinner than the thickness of the third gate insulating layer. 제1항 및 제3항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 게이트 절연막과 상기 제3 게이트 절연막의 두께의 합은 220Å 내지 1450Å의 범위인 것을 특징으로 하는 게이트 절연막. 5. The method of any one of claims 1 and 3 to 4,
The gate insulating film, characterized in that the sum of the thickness of the first gate insulating film and the third gate insulating film is in the range of 220 angstroms to 1450 angstroms. 제1항 및 제3항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 게이트 절연막과 상기 제3 게이트 절연막의 두께의 합은 350Å 내지 760Å의 범위인 것을 특징으로 하는 게이트 절연막. 5. The method of any one of claims 1 and 3 to 4,
The sum of the thicknesses of the first gate insulating layer and the third gate insulating layer is in the range of 350 Å to 760 Å. 제1항 및 제3항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 게이트 절연막과 상기 제3 게이트 절연막의 두께의 합은 350Å 내지 500Å의 범위인 것을 특징으로 하는 게이트 절연막.5. The method of any one of claims 1 and 3 to 4,
The gate insulating film, characterized in that the sum of the thickness of the first gate insulating film and the third gate insulating film is in the range of 350Å to 500Å.
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