KR102252377B1

KR102252377B1 - 멀티 프로세서 시스템 및 이에 포함된 프로세서의 데이터 관리 방법

Info

Publication number: KR102252377B1
Application number: KR1020180143907A
Authority: KR
Inventors: 에릭 하거스튼; 안드레아 셈브란트
Original assignee: 삼성전자주식회사
Priority date: 2017-11-20
Filing date: 2018-11-20
Publication date: 2021-05-14
Also published as: EP3486787A1; US20190155732A1; TWI795470B; KR20190058356A; US10884925B2; CN109815168A; TW201928680A; EP3486787B1

Abstract

본 개시의 기술적 사상의 일측면에 따른 제1 캐시, 제2 캐시, 희생 버퍼(victim buffer) 및 메모리가 할당된 프로세서의 데이터 관리 방법에 있어서, 상기 제1 캐시로부터 축출되는 희생 캐시라인(victim cacheline)을 선택하는 단계, 상기 희생 캐시라인에 부합하는 희생 버퍼 위치를 상기 희생 버퍼의 세트(set)로부터 찾는(find) 단계, 상기 희생 버퍼 위치의 데이터 필드에 상기 희생 캐시라인의 데이터를 카피하고, 상기 희생 버퍼 위치의 백와드 포인터(backward pointer) 필드에는 상기 희생 캐시라인과 연관된 백와드 포인터를 카피하는 단계 및 상기 희생 버퍼를 이용하여 상기 제1 캐시의 희생 공간(victim space)을 리클레임하는 단계를 포함한다.

Description

멀티 프로세서 시스템 및 이에 포함된 프로세서의 데이터 관리 방법{A multi processor system and a method for managing data of processor included in the system}

본 개시의 기술적 사상은 멀티 프로세서 시스템에 관한 것으로, 구체적으로는 신속하고, 에너지를 덜 소모하면서 원하는 데이터에 대하여 접근하기 위한 멀티 프로세서 시스템 및 이에 포함된 프로세서의 데이터 관리 방법에 관한 것이다.

오늘날의 프로세서는 종종 대용량 메모리에 저장된 데이터 및 명령어의 사본을 저장할 수있는 캐시를 갖추고 있다. 이러한 대용량 메모리의 보편적 인 예는 다이나믹 랜덤 액세스 메모리 (DRAM)이다. 여기서, "메모리"라는 용어는 모든 기존 및 미래의 메모리 구현을 집합 적으로 지칭하는데 사용된다. 간략하게 캐시 메모리 또는 "캐시"는 다른 메모리 구현보다 훨씬 작고 훨씬 빠른 메모리로 만들어지며 이후에는 주 메모리 또는 보조 저장 장치에 저장된 데이터의 일부만을 특정 시점에 저장할 수 있다. 오늘날 캐시는 종종 SRAM을 사용하여 구현되며 대용량 캐시는 DRAM을 사용하여 구현 될 수 있다. 여기에 설명된 캐시는 임의의 기존 및 미래의 메모리 기술을 사용하여 구현 될 수 있다.

본 개시의 기술적 사상이 해결하려는 과제는, 신속하고, 에너지를 덜 소모하면서 원하는 데이터에 대한 관리를 수행할 수 있는 멀티 프로세서 시스템 및 이에 포함된 프로세서의 데이터 관리 방법을 제공하는 데에 있다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 제1 캐시, 제2 캐시, 희생 버퍼(victim buffer) 및 메모리가 할당된 프로세서의 데이터 관리 방법에 있어서, 상기 제1 캐시로부터 축출되는 희생 캐시라인(victim cacheline)을 선택하는 단계, 상기 희생 캐시라인에 부합하는 희생 버퍼 위치를 상기 희생 버퍼의 세트(set)로부터 찾는(find) 단계, 상기 희생 버퍼 위치의 데이터 필드에 상기 희생 캐시라인의 데이터를 카피하고, 상기 희생 버퍼 위치의 백와드 포인터(backward pointer) 필드에는 상기 희생 캐시라인과 연관된 백와드 포인터를 카피하는 단계 및 상기 희생 버퍼를 이용하여 상기 제1 캐시의 희생 공간(victim space)을 리클레임하는 단계를 포함한다.

본 개시의 기술적 사상의 일측면에 따른 멀티 프로세서 시스템은, 적어도 하나의 프로세서, 복수의 캐시들 및 복수의 캐시 위치 버퍼들이 각각 구비된 복수의 노드들, 적어도 하나의 희생 버퍼 및 메모리를 포함하고, 상기 노드들 중 제N 노드의 프로세서는, 상기 제N 노드의 상기 캐시들 중 제1 캐시로부터 축출되는 희생 캐시라인에 부합하는 희생 버퍼 위치를 상기 희생 버퍼로부터 찾고, 상기 희생 버퍼 위치의 필드들에 상기 희생 캐시라인의 데이터 및 상기 희생 캐시라인과 연관된 백와드 포인터를 카피하며, 상기 희생 버퍼를 이용하여 상기 제1 캐시의 희생 공간을 리클레임하는 것을 특징으로 한다.

본 개시의 기술적 사상의 일측면에 따른 프로세스를 수행하기 위해 컴퓨터에 의해 실행되는 프로그램이 기록된 컴퓨터 판독 가능한 기록 매체로서, 상기 명령들은, 제1 캐시, 제2 캐시, 희생 버퍼 및 메모리가 할당된 프로세서에 의해 실행되는 경우, 상기 프로세서는, 상기 제1 캐시로부터 축출되는 희생 캐시라인을 선택하고, 상기 희생 캐시라인에 부합하는 희생 버퍼 위치를 상기 희생 버퍼의 세트로부터 찾고, 상기 희생 버퍼 위치의 데이터 필드에 상기 희생 캐시라인의 데이터를 카피하고, 상기 희생 버퍼 위치의 백와드 포인터 필드에는 상기 희생 캐시라인과 연관된 백와드 포인터를 카피하며, 상기 희생 버퍼를 이용하여 상기 제1 캐시의 희생 공간을 리클레임하고, 상기 제2 캐시 또는 상기 메모리에 대한 라이트-백 동작을 제어한다.

본 개시의 기술적 사상에 따른 멀티 프로세서 시스템은, 태그리스 캐시 기반 컴퓨팅 동작을 수행하고, 희생 캐시 라인에 대하여 희생 버퍼를 이용함으로써 에너지 소모 측면에서 효율적인 희생 캐시 라인 관리를 수행할 수 있는 효과가 있다.

도 1은 각각의 CPU가 자신의 제1 레벨 프라이빗 캐시를 할당받는 컴퓨터 시스템을 나타내는 도면이다.
도 2는 CPU가 CPU 코어와 함께 커맨드 TLB 및 데이터 TLB와 같은 캐시형 구조를 포함하는 것으로 도 1에서 도시된 캐시의 구성보다 상세하게 나타낸 도면이다.
도 3은 CPU, DTLB, L1 캐시 및 L2 캐시를 포함하는 컴퓨터 시스템의 노드의 구현 예를 나타내는 도면이다.
도 4는 본 개시의 일 실시예에 따라 멀티 캐시 시스템의 다른 노드에 연결될 수 있는 태그리스 노드를 나타내는 도면이다.
도 5는 본 개시의 일 실시예에 따른 하나의 CLB1과 프라이빗 캐시 L1 캐시를 가진 자체 레벨 캐시 계층 내에 있는 두 개의 CPU 노드로 구축된 시스템을 나타내는 도면이다.
도 6은 본 개시의 일 실시예에 따른 태그리스 멀티 프로세서 메모리 시스템을 나타내는 도면이다.
도 7은 본 개시의 일 실시 예에 따른 희생 버퍼를 포함하는 태그리스 멀티 프로세서 시스템을 도시한 블록도이다.
도 8은 2-레벨 캐시 계층에 연결된 두 개의 CPU 및 희생 버퍼를 포함하는 2-레벨 CLB 계층을 포함하는 태그리스 멀티 프로세서 시스템을 도시한 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.

종종, 컴퓨터 시스템의 메모리 시스템은 메인 메모리에 가까우며, 용량이 크고 느린 캐시(이하, 하이 레벨 캐시) 및 프로세서에 가까우며, 용량이 작고 빠른 캐시(이하, 로우 레벨 캐시)를 포함할 수 있다. 이러한 캐시의 구성은 일반적으로 캐시 계층, 메모리 계층 또는 메모리 시스템이라고 지칭할 수 있다. 캐시 계층의 각 레벨은 캐시 레벨로 지칭할 수 있다.

도 1은 각각의 CPU가 자신의 제1 레벨 프라이빗 캐시를 할당받는 컴퓨터 시스템을 나타내는 도면이다.

도 1을 참조하면, 프라이빗 캐시는 데이터 유닛을 위한 공간이 있으며, 프라이빗 캐시가 할당된 CPU(또는 캐시와 동일한 노드에 있는 CPU, 프라이빗 캐시는 해당 노드에 대해 전용)의 CPU 활동들에 의해서 응답할 수 있는 캐시이다. 일 예로, 제2 레벨 캐시(103)는 모든 CPU(101)에 의해 공유되고 모든 CPU(101)에 의해 액세스되는 데이터 및 커맨드를 포함할 수 있다. 제2 레벨 캐시(103)은 글로벌 캐시로서 모든 CPU(101)의 활동들에 의해 응답하여 데이터 유닛을 위한 공간이 생성될 수 있다. 게다가, 제2 레벨 캐시(103)는 공유된 캐시이기 때문에 각각의 데이터 유닛은 하나의 공유된 카피(copy)에 존재할 수 있다. 반면 각 프라이빗 캐시는 각각 자신의 복제 카피를 가질 수 있다. 또한, 메모리(105)(또는, 메인 메모리)는 모든 CPU(101)에 액세스되는 데이터 및 커맨드를 저장할 수 있다. CPU(101)에 의해 생성된 어드레스는 가상 어드레스일 수 있으며, 메모리(105)는 물리적 어드레스에 의해 엑세스될 수 있다.

도 1에 도시된 바와 같이, 복수의 CPU(101) 및 프라이빗 캐시를 갖는 컴퓨터 시스템은 복수의 캐시들(102, 103) 중 어느 하나에서 요청된 데이터 유닛을 찾고, 상이한 노드들에 저장된 데이터의 다수의 카피들을 일관성있게 유지하기 위한 효율적인 메커니즘을 필요로 할 수 있다.

도 1의 컴퓨터 시스템은 또한 메인 메모리 및 캐시 메모리 외에도 하나 이상의 제2 저장 장치(또는, 보조 기억 장치)를 포함할 수 있다. 이러한 제2 저장 장치는 디스크(104)일 수 있으며, 디스크(104)는 하나 이상의 하드 드라이브, 광 드라이브, 플래시 드라이브 등을 포함할 수 있다. 디스크(104)는 메모리(105)보다 더 큰 데이터 용량을 가질 수 있으며, 다만, 메모리(105)와 같이 실제 주소를 사용하여 디스크(104)에 직접 액세스를 할 수 없다. CPU(101)가 디스크(104)에 저장된 데이터에 액세스하기를 원할 경우, 가상 메모리 시스템(미도시)은 페이지(page)라 불리는 데이터 청크(chunk)를 해당 페이지에 해당하는 가상 주소로부터 물리 주소로 변환할 수 있다. 일반적으로 "translation look-aside buffer" 또는 TLB라고하는 특별한 종류의 변환 캐시(그림 1에 표시되지 않음)는 가상 페이지에서 물리 페이지로의 변환 매핑을 캐시할 수 있다. 가상 메모리 시스템은 디스크(104)에 위치된 데이터의 일부를 메모리(105)에 저장하는 캐싱 시스템에 해당할 수 있다.

도 2는 CPU가 CPU 코어와 함께 커맨드 TLB 및 데이터 TLB와 같은 캐시형 구조를 포함하는 것으로 도 1에서 도시된 캐시의 구성보다 상세하게 나타낸 도면이다.

도 2를 참조하면, 도 1의 제1 레벨 캐시(102)는 CPU(204)와 제2 레벨 캐시들(207) 사이에 위치된 커맨드 캐시(200) 및 데이터 캐시(206)를 포함할 수 있다. CPU(204)가 캐시 히트(cache hit)인 경우, 캐시에 존재하는 데이터를 요청할 때의 상기 요청은 캐시 미스(cache miss)인 경우, 캐시에 존재하지 않는 데이터에 대한 액세스보다 훨씬 빠르게 서비스 될 수 있다. CPU (204)에 의해 실행되는 애플리케이션들 중 캐시 미스가 더 적게 발생하는 애플리케이션은 캐시 미스가 더 많은 애플리케이션보다 더 신속하게 실행되고 에너지를 덜 소비할 수 있다. 따라서, 컴퓨터 시스템에서 캐시 미스를 피하기 위한 기술이 연구되고 있으며, 액세스 지연과 메모리 트랜잭션에 의해 소모되는 에너지를 줄이기 위해 캐시 히트 및 캐시 미스를 효율적으로 구현할 수있는 구현을 설계에 관하여도 연구가 진행되고 있다.

일반적으로 데이터는 캐시 라인으로 알려진 프로세서의 워드 크기보다 큰 고정 청크로서 캐시에 설치될 수 있다. 오늘날의 일반적인 캐시 라인 크기는 예를 들어 32, 64 및 128 바이트(byte)이지만, 이에 국한되지 않고, 보다 많은 캐시 라인 크기 및 더 작은 캐시 라인 크기가 다양하게 구현될 수 있다. 또한, 캐시 라인 크기는 캐시 구현 방식에 따라 가변적일 수 있다.

메모리(208)에서 데이터 배치(placement)를 조직하는(organize) 방법은 각각의 데이터 워드가 하나의 특정 캐시 라인에 상주(reside)하도록 정적으로 매핑되는 방식이다. 각 캐시는 일반적으로 세트로 알려진 각 캐시 라인이 상주할 수 있는 캐시 부분을 식별하는 인덱싱 기능을 가질 수 있다. 세트는 동시에 하나 이상의 캐시 라인을 저장할 공간을 포함할 수 있다. 세트가 보유할 수 있는 캐시 라인의 개수는 연관성(associativity)이라 정의될 수 있다. 하나의 캐시의 모든 세트에 대한 연관성은 동일할 수 있다. 이러한 캐시는 종종 세트 연관 캐시라고 지칭될 수 있다. 연관성은 세트 간에 다를 수 있으며, 캐시 라인을 보유할 수 있는 세트의 각 공간을 웨이라고 정의할 수 있다.

각 세트에 저장된 각 캐시 라인의 신원(또는, 식별 정보)을 결정하기 위해 캐시의 캐시 라인에는 각각 연관된 일부 식별자가 있을 수 있다. 이러한 식별자의 일반적인 예로는 어드레스 태그가 있을 수 있다. 캐시에서 특정 캐시 라인을 찾을 때 캐시의 어드레스를 사용하여 캐시 세트를 결정할 수 있다. 대응하는 세트의 캐시 라인의 어드레스 태그는 캐시 라인을 식별하는데 사용되는 어드레스의 태그 부분(예를 들어, 후술될 도 3에 도시되고 아래에 설명된 TAG 및 ATAG를 참조)과 비교되어 원하는 캐시 라인이 어느 캐시에 상주하는지를 결정할 수 있다. 또한, 어드레스 태그는 어떤 방식으로 캐시 라인이 캐시에 상주하는지, 즉, 캐시 라인을 보유할 수 있는 세트의 공간 중 어느 공간에 있는지를 나타낼 수 있다.

각 캐시에는 세트에 유지할 캐시 라인과 축출(evict)(또는, 교체)시킬 캐시 라인을 결정하여 기본 캐시 라인을 교체 세트로 가져올 공간을 결정하는 빌트-인 전략들을 가질 수 있다. 교체된 캐시 라인은 희생된 캐시 라인으로 지칭될 수 있다. 캐시 메모리와 함께 사용되는 교체 정책에는 LRU(least-recently used), 의사 LRU 및 무작위 대체 정책이 포함될 수 있으며, 다만, 이에 국한되지는 않는다.

포괄적 캐시 계층은 하나의 캐시 레벨(예를 들어 L1 캐시)의 데이터 블록에 존재하는 데이터 블록(예를 들어, 캐시 라인)의 카피는 L1 캐시보다 더 높은 하이 캐시 레벨(예를 들 L2 및 L3 캐시)의 데이터 블록에도 존재할 수 있다. 배타적 캐시 계층은 전체 캐시 계층에 존재하는 데이터 블록(예를 들면, 캐시 라인)의 카피를 하나만 가지며 비포괄적 캐시 계층는 상기 두 가지 전략이 혼합될 수 있다. 배타적이고 비포괄적 캐시 계층에서는 주어진 캐시 레벨에서 캐시 라인이 축출될 때, 축출되는 캐시 라인의 카피는 더 높은 캐시 레벨의 캐시 라인이 설치될 수 있다.

캐시 및 캐시 라인에 관한이 위의 서술 내용을 기반으로 도 1 및 도 2에 도시된 캐시 계층 내에서 특정 캐시 위치를 식별하는 방법을 이하 서술한다.

도 3은 CPU, DTLB, L1 캐시 및 L2 캐시를 포함하는 컴퓨터 시스템의 노드의 구현 예를 나타내는 도면이다.

도 3을 참조하면, CPU(301)는 DTLB(303)에서 연관 룩업을 수행하는데 사용되는 가상 어드레스(VADDR; 302)를 포함하는 메모리 요청을 생성할 수 있다. 가상 어드레스(302)는 P-오프셋(P-OFFSE)(예를 들어, 가상 어드레스(302)의 하위 레벨 비트들로 구성), 태그(TAG) 및 인덱스(INDEX)로 구분될 수 있다. 가상 어드레스(302)의 인덱스(INDEX) 부분은 어드레스 변환이 저장될 수 있는 DTLB(303) 내의 세트를 식별하는데 사용될 수 있다.

도 3에서는 도시된 DTLB(303)는 식별된 세트의 2 개의 엔트리를 나타내는 양방향 연관 구성을 가질 수 있다. 각 엔트리는 어드레스 태그(ATAG; 304) 및 물리적 페이지 프레임(PPF; 305)으로 구성될 수 있다. 가상 어드레스(302)의 태그(TAG) 부분은 식별된 세트의 각 엔트리의 ATAG(304)와 비교될 수 있다. 로직 (318)은 엔트리들 중 어느 하나에 대하여 태그(TAG) 부분과 ATAG(304)의 일치가 존재하는지를 결정하고, 일치하는 경우에는 일치하는 ATAG(304)에 대응하는 PPF(305)를 선택하도록 MUX(306)를 제어할 수 있다. 물리 어드레스(PADDR) (316)는 MUX(306)에 의해 선택된 PPF(305)를 가상 어드레스(302)의 P-오프셋(P-OFFSET) 부분과 연결함으로써 구성될 수 있다. 식별된 세트의 엔트리들 중 모든 엔트리들이 가성 어드레스(302)의 태그(TAG) 부분과 일치하지 않으면, TLB 필(fill) 동작이 수행되고, 필요한 변환 엔트리가 DTLB(303)로 제공될 수 있다.

PADDR(316)은 L1 캐시(307)에서 룩업을 수행하는데 사용될 수 있다. 구체적으로, PADDR(316)의 인덱스(INDEX) 부분은 요청된 데이터를 포함하는 캐시 라인이 저장될 수있는 세트를 식별하는데 사용될 수 있다. 도시된 L1 캐시 (307)는 식별된 세트 내의 2 개의 엔트리를 갖는 2-웨이 연관 구조를 가질 수 있다. 각각의 엔트리는 어드레스 태그(ATAG; 308) 및 대응하는 캐시 라인의 데이터 (309)로 구성될 수 있다. PADDR(316)의 태그(TAG) 부분은 식별된 세트의 각 엔트리의 ATAG와 비교된다. 로직(319)은 엔트리들 중 어느 하나에 대한 매칭이 있는지를 결정하고, 대응하는 데이터를 선택하도록 MUX(310)를 제어할 수 있다. 엔트리들 중 어느 것도 일치하지 않으면(예를 들면, L1 MISS(317)인 때에), L2 캐시 (311)에서 룩업이 필요할 수 있다. L2 캐시 인덱싱을 위한 인덱스(INDEX) 및 태그(TAG) 부분으로의 PADDR(316)의 분할은 L1 캐시 인덱싱을 위한 분할과 다를 수 있지만 L2 캐시 인덱싱의 나머지 단계는 일반적으로 L1 캐시의 룩업을 위해 수행 된 것과 유사할 수 있다. L2 캐시의 미스가 결정되면 상위 캐시 또는 메모리 액세스에 대한 새로운 조회가 필요할 수 있다. L1 캐시에 의해 사용되는 PADDR (316)의 인덱스(INDEX) 부분이 P 오프셋(P_OFFSET) 비트들로 구성되면, MUX (306)로부터 출력되는 PPF 정보가 이용 가능하기 전에 L1 캐시(307)에 대한 액세스가 시작될 수 있음을 알 수 있다. 이는 종종 가상적으로 인덱싱된 물리적 태그 캐시(VIPT)라고 지칭될 수 있다.

당업자는 도 3에 도시된 것과 유사한 메모리 계층을 각각 갖는 다수의 "노드들"이 함께 접속되어 일관성있는(coherent) 멀티 프로세서 시스템을 형성할 수 있음을 이해할 것이다. 멀티 프로세서의 또 다른 예가 도 1에 나와 있으며 각 CPU에는 자체 L1 캐시가 있을 수 있다. 이것은 더 높은 다음 캐시 레벨에서 항상 데이터를 검색하는 것이 더 이상 충분하지 않기 때문에 요청된 데이터가 상주하는 위치를 찾는 작업을 더욱 복잡하게 만들 수 있다. 다른 노드의 캐시를 검색하고 다른 노드에 저장된 데이터의 복수의 카피들을 일관성있게 유지하는 메커니즘이 필요하다.

도 3의 캐시 계층의 구현 예는 요청된 캐시 라인의 위치 이전에 상이한 캐시 레벨들뿐만 아니라 TLB들에서 수행되는 많은 연관 룩업들이 필요할 수 있다. 또한, 각각의 변환 엔트리 및 캐시된 캐시 라인은 어드레스 태그를 수반할 필요가 있고, 이들 복수의 태그들은 이들 레벨의 각각에서 어드레스의 일부와 비교될 필요가 있다. 전반적으로, 도 3의 캐시 계층의 각 연관 검색에 사용되는 동적 에너지 측면에서 엄청난 비용이 들 수 있으며, 또한 비교를 수행하는 데 필요한 추가 태그 정보를 저장하기 위해 정적 에너지 및 메모리 용량에 상당한 오버 헤드가 필요할 수 있다. 또한 여러 개의 CPU 또는 여러 개의 노드가 포함 된 다중 프로세서는 자체 캐시 계층을 가지고 있기 때문에 비공개 캐시에 있는 데이터를 찾는데 비용이 많이 드는 검색 메커니즘이 필요할 수 있다.

따라서, 데이터에 대한 캐시 룩업과 관련된 문제점 및 결점을 피할 수 있는 본 개시의 일 실싱예에 따른 멀티 프로세서 시스템 및 이의 동작 방법을 제공하는 것이 필요하다.

일 실시 예에 따르면, 데이터 유닛은 적어도 하나의 프로세서(CPU), 상기 노드에 전용 인 적어도 하나의 캐시 및 상기 노드에 전용 인 적어도 하나의 캐시 위치 버퍼(CLB)를 포함하는 멀티 프로세서 시스템의 노드 내의 개인 캐시에 저장된다. 노드 각각의 CLB에 위치 정보 값이 저장되며, 각각의 위치 정보 값은 각각의 데이터 유닛과 관련된 위치를 나타내며, 주어진 CLB에 저장된 각 위치 정보 값은 동일한 노드에 배치된 프라이빗 캐시 내의 위치 주어진 CLB로서, 다른 노드들 중 하나의 위치이거나, 메인 메모리 내의 위치가 되도록 할 수 있다. 데이터 유닛의 값의 일관성은 캐시 일관성 프로토콜을 사용하여 유지된다. CLB에 저장된 위치 정보 값은 각각의 데이터 유닛의 움직임에 따라 캐시 일관성 프로토콜에 의해 갱신될 수 있다.

일 실시예에 따르면, 상술 한 방법을 구현하기위한 시스템이 고려되고 아래에서 설명된다.

일 실시예에 따르면, 방법은 멀티 프로세서 시스템의 노드, 글로벌 캐시 및 메모리의 프라이빗 캐시에 데이터 유닛을 저장하며, 각 노드는 적어도 하나의 프로세서(CPU), 노드에 전용인 적어도 하나의 캐시를 포함할 수 있다. 프라이빗 캐시 및 글로벌 캐시에 저장된 데이터 유닛의 값의 일관성은 데이터 유닛에 대한 영역 정보를 저장하는 디렉토리에서 룩업을 수행하는 캐시 일관성 프로토콜을 사용하여 유지될 수 있다. 위치 정보를 기반으로 데이터 유닛이 상주하는 위치를 노드, 글로벌 캐시 및 메모리 중 어느 하나인 것으로 식별할 수 있다.

일 실시예에 따르면, 상술한 방법을 구현하기 위한 시스템이 고려되고 아래에서 설명된다.

일 실시예에 따르면, 데이터 유닛은 멀티 프로세서 시스템의 노드, 글로벌 캐시 및 메모리의 프라이빗 캐시에 저장되며, 각 노드는 적어도 하나의 프로세서 (CPU), 노드에 전용인 적어도 하나의 캐시를 포함할 수 있다. 노드는 네트워크를 통해 연결될 수 있다. 캐시에 저장된 데이터 유닛의 일관성은 네트워크에서 일관성 메시지를 전송하는 분산 캐시 일관성 프로토콜에 의해 유지될 수 있다. 일부 일관성 메시지는 네트워크에서 전송되지 못하도록 차단될 수 있다. 전송되는 일관성 메시지는 다른 일관성 메시지가 일관성 메시지와 동일한 어드레스 영역에 대한 것이면 다른 일관성 메시지를 차단하도록 블로킹 기능을 활성화할 수 있다.

본 발명에 따른 실시예들은 이하 첨부된 도면들을 참조한다. 다음의 상세한 설명은 본 발명을 제한하지 않는다. 특정 캐시 계층 구조의 용어 및 구조 및 이러한 계층 구조에서 룩업을 수행하기 위한 방법과 관련하여, 이하의 실시 예들 중 일부가 간략하게 설명된다. 그러나, 다음에 논의 될 실시 예는 이들 구성에 한정되지 않고, 후술하는 다른 구성으로 확장될 수도 있다.

명세서 전체에 걸쳐 "일 실시예"또는 "실시예"는 하나의 실시예와 관련하여 기술된 특정한 특징, 구조 또는 특성이 개시된 주제의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 명세서 전체에 걸쳐 다양한 곳에서 "일 실시 예에서" 또는 "실시예에서"라는 문구의 출현은 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 피처(feature), 구조 또는 특성은 하나 이상의 실시 예에서 임의의 적합한 방식으로 결합될 수있다.

다음의 설명에서 많은 세부 사항들이 실시 예들의 완전한 이해를 제공한다. 이러한 세부 사항은 전통적인 캐시 태깅 방식의 효율적인 대안을 구현하기 위한 기능 블록 및 예시적인 캐시 위치 버퍼(Cache Location Buffer, CLB)를 포함할 수 있다. 또한, 일실시 예의 CLB 스킴이 특정 캐시 및 컴퓨터 아키텍처를 참조하여 설명되었지만, 실시 예는 광범위한 메모리 및 시스템 아키텍처에 적용 가능할 수 있다.

본 명세서에 설명된 다양한 실시 예들에 따른 멀티 프로세서 시스템 및 이의 동작 방법은 위치 정보(Location Information, 이하, LI와 혼용 가능)를 명시적으로 저장할 수 있는 캐시 핸들링 스킴(Cache Handling Scheme, 이하, CHS로 지칭)을 제공할 수 있다. LI는 메인 메모리 및 하나 이상의 프로세서를 갖는 컴퓨터 시스템(또는, 멀티 프로세서 시스템)의 멀티-방향 캐시에 효율적으로 액세스하는데 이용될 수 있다. CHS는 소위 캐시 계층 구조의 내용을 추적하지만 여기에 설명된 일부 기능의 특성으로 인해 메모리 시스템의 토폴로지는 반드시 계층 구조일 필요는 없다. 상기 추적 동작은 CLB 또는 CLB의 일부 계층에 의해 수행될 수 있다. 캐시는 웨이 수에 대응하는 복수의 세그먼트들로 분할된 복수의 캐시 라인들을 포함할 수 있다.

본 개시의 실시예들에 따르면, 캐시 라인이 계층 내의 레벨들 사이 및 노드들 사이에서 이동 될 때마다 사용되는 LI를 폐기하는 대신에, LI는 CHS에 저장 (예를 들어, 업데이트)되고 나중에 캐시 액세스에 사용될 수 있다. CLB는 연관성 있는 방식으로 조직될 수 있다. 따라서, 각 CLB 엔트리는 어드레스 태그 필드 및 어드레스 태그 필드와 관련된 복수의 LI들을 포함하지만, 다른 실시예에 따르면 LI를 저장하는 다른 기술이 적용 가능할 수 있다. 결과적으로 CLB에 저장된 LI를 사용하여 추가 연관 검색을 수행하지 않고도 요청된 데이터의 위치에 빠르게 액세스 할 수 있다. 보다 정확하게, CLB는 캐시 내의 임의의 어드레스 태그에 액세스할 필요 없이 올바른 캐시 식별 정보뿐만 아니라 캐시 내의 정확한 위치가 결정될 수 있는 LI를 제공할 수 있다. LI는 원격 노드를 관련 데이터의 위치로 식별 할 수도 있다. 따라서, 이러한 실시예에 따른 기술을 사용하여, 요청된 데이터는 캐시 계층에서 더 적은 에너지를 소비하는 방식으로 보다 신속하게 액세스할 수 있다. 또한, 설명된 기술을 사용하면 보다 유연하고 계층적이지 않은 캐시 토폴로지를 효율적으로 구현할 수 있다.

동일한 연관성을 갖는 세트 연관 캐시로 구성된 캐시 계층 구조의 경우, 각 LI의 비트 수는 웨이의 개수, 서로 다른 캐시의 개수 및 CLB에 의해 커버되는 노드의 개수에 따라 달라질 수 있다. 일부 LI 값은 하드 코딩된 특정 의미의 특정 패턴을 저장하도록 예약될 수 있다. 예를 들어, 하나의 LI 값은 메모리 패턴을 위해 예약될 수 있으며, 이는 데이터가 CHS에 의해 커버되는 메모리 계층 구조의 부분에 있지 않음을 의미한다. 일 실시예로, LI 비트의 수는 CLB에 의해 커버된 캐시의 개수 + 1 (즉, log2 (way + levels + 1))의 개수의 로그베이스 2와 동일할 수 있다. CLB에 의해 커버되는 노드의 개수는 식별된 캐시의 개수와 웨이의 개수를 곱한 값보다 작은 것으로 가정한다. 상이한 캐시 레벨의 방식의 개수가 변하는 경우 또는 세트 연관 캐시 이외의 캐시가 사용되는 경우, 당업자는 다른 LI 표현이 가능하다는 것을 알 것이다.

본 개시의 일 실시예에 따른 CHS에서의 CLB를 통한 캐시 액세스는 다음과 같이 수행 될 수 있다. CLB는 타겟 캐시 라인의 어드레스를 수신하면, 자신이 저장 한 캐시 위치 엔트리(Cache Location Entry, CLE) 중 어느 하나의 어드레스 필드를 어드레스의 TAG 부분과 비교할 수 있다. 비교 결과, 일치하는 것이 있으면, 어드레스의 LI 오프셋 부분을 사용하여 CLB 엔트리의 LI가 검색될 수 있다. CHS는 LI 값과 어드레스의 인덱스 부분을 사용하여 캐시의 하나의 캐시 라인으로 직접 인덱싱할 수 있다. 따라서 캐시는 별도의 어드레스 태그 정보를 저장할 필요가 없다.

따라서, 실시 예들에 따라, 도 1 및 도 2에 도시된 시스템들은 캐시 핸들링 스킴(CHS)을 포함할 수 있다. 이 방식에는 캐시 계층에 저장된 데이터 유닛의 위치를 추적하는 캐시 위치 버퍼(CLB) 또는 CLB 계층을 포함할 수 있다. 데이터 유닛이 캐시 계층에서 이동될 때마다, 새로운 위치는 CLB에 라이트될 수 있다.

본 개시의 일 실시예에 따른 CLB는 복수의 캐시 위치 엔트리(CLE)들을 저장하는 연관 조직(associative organization)으로서 구현될 수 있다. 각각의 CLE는 연관 검색을 위해 사용되는 어드레스 태그, 복수의 위치 정보(LI)들을 저장하는 캐시 위치 테이블(Cache Location Table, CLT)과 같은 일부 페이로드(payload)를 포함할 수 있다. 일 예로, CLB는 위치 정보(LI)를 저장하는 캐시에 해당할 수 있다.

다양한 실시예들의 이들 및 다른 특징들을 설명하기 위해, 이러한 실시 예들은 도 4 내지 도 15를 이용하여 설명될 것이다. 당업자는 이들 도면들이 실제 물리적 구현보다는 실시 예들의 논리적 구현을 도시함을 인식 할 수 있을 것이다. 따라서, 당업자는 이러한 다이어그램이 구현의 논리적인 표현을 나타내며 물리적 구현에 대해서는 실질적으로 다를 수 있다는 것을 이해할 것이다.

일 실시예에서, 추적되는 데이터 유닛들은 캐시 라인에 대응하고, 데이터 유닛들을 저장하는 캐시는 세트-연관(set-associative) 방식으로 구성될 수 있다.

일 실시예에서, 정합하는 캐시 위치 엔트리(CLE)의 요청된 캐시 라인에 대응하는 위치 정보(LI)는 요청된 캐시 라인이 어느 캐시에 존재하는지를 나타낼 수 있다. 위와 같은 실시예를 통해 다이렉트 캐시 룩업을 적절한 캐시에서 수행할 수 있다. 예를 들면, 도 4의 시스템(시스템은 멀티 프로세서 시스템 내의 노드)에서의 위치 정보는 L1 캐시와 L2 캐시 사이에서 구별될 수 있으며, 더 나아가, 도 4에 도시되지 않은 멀티 프로세서 시스템 내의 나머지 캐시들 사이에서도 구별될 수 있다.

도 4는 본 개시의 일 실시예에 따라 멀티 캐시 시스템의 다른 노드에 연결될 수 있는 태그리스(tag-less) 노드를 나타내는 도면이다. 멀티 캐시 시스템은 세트-연관 캐시들로 구성된 2-레벨 캐시 계층 및 L0 캐시가 구비된 CPU(401)를 포함할 수 있다.

도 4에는 세트-연관 CLB들로 구성된 2-레벨 CLB 계층이 도시되어 있으며, CLB1(410)과 CLB2(420)는 CPU(401)에 의해 생성되는 어드레스(402)에 의해 인덱싱될 수 있다. CLB1(410)은 적어도 하나의 어드레스 태그(AT, 411) 및 캐시 위치 테이블(CLT; 412)을 포함할 수 있다. CLT(412)는 영역(또는, 마이크로 페이지) 정보(Region Information, RI; 413)와 같은 부가적인 정보를 저장할 수 있다. 도 4에서는 일 실시예로서 영역당 4 개의 LI들을 도시하고 있으며, 연구에 따르면, 영역당 8 내지 16 개의 LI(즉, 영역 당 8 내지 16개의 데이터 유닛들(캐시 라인들))가 저비용, 고효율의 동작 성능을 가질 수 있을 것이다. LI는 멀티 프로세서 시스템에서 해당 캐시 라인을 찾을 수 있는 위치가 인코딩되어 생성된 것일 수 있다. 예를 들어, LI는 데이터 유닛이 발견될 수 있는 캐시의 식별 정보(identity)를 포함할 수 있다. 또한, LI는 데이터 유닛이 발견될 수 있는 캐시 내의 위치를 포함할 수 있다. 대안적으로, LI는 데이터 유닛이 발견될 수 있는 노드의 식별 정보를 포함하거나 노드의 위치에 관한 정보를 나타내는 심볼을 포함할 수도 있다. 예를 들어, 심볼 "MEM"은 데이터 유닛이 메모리에서 발견될 수 있음을 나타낼 수 있다. 일 실시예에서, "don't know"라는 심볼은 데이터 유닛의 위치가 해당 영역에 대응하는 CLT에 저장되어 있지 않음을 나타낸다.

MUX(416)는 ADDR(402)의 TAG 부분과 매칭되는 AT(411)를 갖는 CLT를 선택하고, MUX(415)는 ADDR(402)의 LI-OFFSET 부분에 기초하여 요청된 캐시 라인에 대응하는 LI(414)를 선택할 수 있다. 선택된 LI에 저장된 캐시 식별 정보가 L2 캐시(440)에 대응하는 경우에, L2 캐시(440) 내의 요청된 데이터 유닛을 액세스하기 위한 어드레스(417)는 어드레스(402)의 인덱스 부분 및 LI(414)의 일부에 기초하여 생성될 수 있다. 일 예로, 세트 연관 L2 캐시(440)의 부분은 요청된 데이터 유닛이 저장되는 연관 웨이(associative way)에 대응하는 정보를 포함할 수 있다. 선택된 LI에 저장된 캐시 식별 정보가 L1 캐시(430)에 대응하는 경우에, 요청된 데이터 유닛에 액세스하기 위한 어드레스(418)는 다른 어드레스(417)와 유사한 방식으로 생성될 수 있다.

L1 캐시(430) 및 L2 캐시(440)의 각각의 엔트리가 그 캐시 라인과 관련된 역방향(backwards) 포인터(BP; 432, 442) 및 데이터(431, 441)를 포함할 수 있다. 일 실시예로, 역방향 포인터는 CLB2(420)의 CLE(Cache Location Entry)들 중에서 연관된 CLE를 지시할 수 있다. CLB2(420)의 각각의 CLE는 어드레스 태그(AT, 421), CLT(422) 및 CLB1 포인터(CIP; 423)를 포함할 수 있다. CLB2 엔트리가 CLT1(410)에 대응하는 CLT를 포함하는 경우에, 그 CIP(423)는 해당 CLT가 포함된 엔트리를 가리킬 것이다. 위와 같은 경우, CLB1(410)는 해당 영역에 대한 최신 정보를 포함할 수 있다. 또한, CLB2(420) 내의 영역에 대한 CLB 엔트리는 패시브 CLB 엔트리(또는, 패시브 엔트리)로 정의될 수 있는 반면, CLB1(410) 내의 영역에 대한 CLB 엔트리는 액티브 CLB 엔트리(액티브 엔트리)라고 정의될 수 있다. 일 실시예에서, CLB1(410)이 영역에 대한 액티브 엔트리를 포함한다면, CLB2 (420)는 영역에 대한 패시브 엔트리를 포함할 수 있다.

일 실시예에서, CLB1(410)에서 어드레스(402)와 일치하는 CLE가 발견되지 않으면, 어드레스(402)에 대응하는 CLE가 CLB2(420)에서 검색되어 CLB1(410)에 카피(copy)되는 반면, CLB1(410) 내의 오래된 CLE는 CLB2(420)에 카피될 수 있으며, 이는 필(PILL) 및 스필(SPILL) 동작으로 지칭될 수 있다. 일 예로, 스필(SPILL)은 소정의 캐시가 데이터 유닛을 상이한 레벨 캐시로 축출(evict)하고, 상이한 레벨 캐시에서 가져올 수 있는 데이터 유닛을 위한 공간을 만들 때 수행될 수 있다. 캐시 계층 구조와 유사하게 CLB 레벨도 포괄적인 계층 구조를 형성하기 때문에 CLB 레벨 간에 CLB 엔트리가 이동할 때에 데이터 유닛에 대한 필/스필 동작과 유사한 필/스필 동작이 수행될 수 있다. 일 실시예에서, 디렉토리(DIR)는 CLB 계층 구조의 루트(root)에 있으며, 최상위 레벨 CLB로 필/스필할 수 있다.

필/스필 동작과 동시에 요청된 데이터 유닛에 대한 액세스를 시작할 수 있다.

멀티-레벨 CLB 구현 예에서 CLB들의 내용은 그들이 포함된 멀티- 레벨 캐시 시스템의 데이터 유닛들의 위치들과 일관되게 유지(또는, 관리)될 수 있다. 일 예로, CPU로부터 데이터 유닛 요청에 의한 데이터 유닛의 이동, 데이터 유닛의 축출, 데이터 유닛의 프리 페치 및 데이터 유닛에 대한 일관성 동작에 의한 캐시 계층에서 이동되는 데이터 유닛은 이에 대응하는 하나 또는 복수의 CLB들에서의 LI에 대한 업데이트를 야기할 수 있다. 예를 들어, 도 4에서, 캐시(440)로부터 데이터 유닛(441)을 축출시키는 단계는 데이터 유닛(441)과 대응되는 CLE(예를 들면, CLB2(420) 내에 포함된 CLE)를 찾기 위해 데이터 유닛(441)과 연관된 역방향 포인터(442)를 따르는 동작 및 데이터 유닛의 새로운 위치를 가르키는 LI를 업데이트하는 동작을 포함할 수 있다. 만약 CLB2(420)의 CLE에 포함된 CIP 포인터(423)가 유효한 경우에는, CLB1(410)의 데이터 유닛과 대응하는 CLE를 찾기 위해 CIP 포인터(423)를 따르고, 캐시 라인과 연관된 데이터 유닛의 LI를 업데이트할 수 있다. 일 실시예로, 유효한 CIP 포인터가 존재하면 CLB2(420)의 CLE는 업데이트되지 않으며, 액티브 CLT들만이 업데이트될 수 있다.

전술한 바와 같이, 이들 실시 예에 따른 태그리스(tag-less) 캐시 시스템, 즉 캐시에 저장된 데이터 유닛이 캐시와 연관된 어드레스 태그를 갖지 않는 캐시 시스템을 사용하면, 다른 저장 장치에 위치한 다양한 캐시 라인들이 CPU(401)에 의해 요청될 때 발생하는 다양한 종류의 트랜잭션들(transactions)을 야기할 수 있다. 도 4에 도시된 노드는 복수의 캐시 노드들로 구성된 보다 큰 멀티 프로세서 시스템의 서브 시스템(또는 노드)일 수있다. 복수의 노드들에서 캐시의 데이터를 일관성있게 유지하려면 캐시 일관성 프로토콜이 필요할 수 있다. 예를 들면, 캐시 일관성 프로토콜은 스누핑(snooping) 또는 디렉토리 기반 일관성으로 구현될 수 있다. 캐시 일관성 프로토콜은 도 4의 노드에 일관성 요청 또는 외부 요청(EXTERNAL REQUEST)을 전송할 수 있다. 이러한 외부 요청(EXTERNAL REQUEST)은 통상적으로 CLB2(420)로 우선적으로 전송될 것이며, CLB2(420)는 소정의 조건(예를 들면, CLB2 미스된 때 또는 인액티브(inactive)된 CIP 포인터 및 메모리 패턴 값을 홀딩하는 요청된 캐시 라인의 위치 정보를 포함하는 엔트리에 CLB2 히트된 때)에서 캐시 시스템이 요청한 캐시 라인을 갖지 않는다고 결정할 수 있다. L1 캐시 및 L2 캐시에 대하여 더 이상의 동작(예를 들면, 일관성 필터링(coherence filtering))이 필요하지 않은 경우에도 액티브 CLT에 대응하는 위치 정보(LI)는 데이터 유닛과 관련된 새로운 위치를 추적하기 위해 업데이트될 필요가 있다. 그렇지 않으면, CLB2 룩업은 요청된 위치 정보를 제공하거나 CLB1(410)가 관련된 위치 정보를 저장하는 것으로 결정할 수 있다. 후자의 경우에, 요청된 캐시 라인의 위치 또는 캐시 라인이 캐시 서브 시스템에 존재하지 않는다는 것을 결정하기 위해 CLB1(410)의 룩업이 필요할 수 있다. CLB1(410)의 해당 위치 정보는 메모리 패턴을 포함할 수 있다. 무효화 요청, 읽기 요청 또는 독점적 읽기 요청과 같은 일관성 요청의 성격에 따라, 일관성 프로토콜은 요청된 데이터 유닛에 대해 일부 작업을 수행하고 상태를 변경할 수 있다. 액티브 CLT 내의 대응하는 위치 정보(LI)는 데이터 유닛과 관련된 새로운 위치를 추적하기 위해 업데이트 될 필요가 있을 수 있다.

비록 도 4에 도시된 노드가 2개의 캐시 레벨로 구성된 것을 개시하고 있으나, 이는 예시적 실시예로서 이에 국한되지 않으며, 노드는 다양한 개수의 캐시 레벨로 구성될 수 있으며, 하나 이상의 CPU를 포함 할 수 있다. 또한, 노드의 캐시 레벨 개수와 CLB 레벨 개수가 동일 또는 상이할 수 있다. 일 실시예로 CLB에 의해 관리되는 캐시를 공유하는 여러 CPU를 갖는 시스템에도 적용될 수 있다.

도 5는 본 개시의 일 실시예에 따른 하나의 CLB1과 프라이빗 캐시 L1 캐시를 가진 자체 레벨 캐시 계층 내에 있는 두 개의 CPU 노드로 구축된 시스템을 나타내는 도면이다.

도 5를 참조하면, 시스템은 2개의 CPU(501, 511) 사이에서 공유되는 글로벌 공유 L2 캐시(523)(또는, 최종 레벨 캐시(Last-Level Cache; LLC)라 함)를 포함할 수 있다.

CLB1(513 또는 503)의 룩업은 전술한 CLB1(도4, 410)과 유사한 기술을 사용하여 각각의 CPU(501, 511)에 의해 생성된 어드레스를 기반으로 하나의 위치 정보(LI)를 선택할 수 있다. 도 5에 도시된 CLB1A(503) 및 CLB1B(513) 내의 2 개의 CLT 엔트리들에 의해 시작된 3개의 화살표들에 의해 지시된 바와 같이, 선택된 위치 정보(LI)는 L1 캐시(504, 514), L2 캐시(523) 또는 다른 노드(570, 571) 중 어느 하나가 될 위치를 식별할 수 있다. 이러한 예시에서, CLB1A(503)는 공유된 L2 캐시(523)의 데이터(505)를 액세스된 데이터로 식별하는 반면, CLB1B(513)는 자신의 L1 캐시(514)의 데이터를 액세스된 데이터로 식별할 수 있다.

도 6은 본 개시의 일 실시예에 따른 태그리스 멀티 프로세서 메모리 시스템을 나타내는 도면이다. 이하, 태그리스 멀티 프로세서 메모리 시스템은 메모리 시스템으로 지칭할 수 있다.

도 6을 참조하면, 메모리 시스템은 Node-1 (601)에서 Node-N (699)까지의 N 개의 노드들을 포함할 수 있다. 각 노드는 X 레벨의 CLB 및 Y 레벨의 프라이빗 캐시, 즉 노드에 전용인 캐시를 가질 수 있다. 노드들은 네트워크 온 칩 회로(NoC)(650)를 통해 서로 연결될 수 있다. 또한, NoC(650)는 노드를 디렉토리 (DIR; 660), 글로벌 최종 레벨 캐시(LLC; 670) 및 메모리(680)에 연결시킬 수 있다. DIR(660)은 CLB와 유사하게 구성되고 적어도 하나의 어드레스 태그 캐시 위치 테이블(CLT; 662)을 포함할 수 있다. 또한, 엔트리는 이하에서 상세하게 설명되는 영역 정보(RI; 663)와 같은 추가 정보를 더 포함할 수 있다. 노드의 최상위 CLB(CLB-X 630, 693)는 DIR(660)로부터/에 스필/필 동작을 수행할 수 있다. 또한, DIR(660)은 캐시와 CLB의 내용을 일관되게 유지하가 위한 일관성 프로토콜에서 핵심적인 역할을 수행할 수 있다.

CLB와 DIR은 데이터 캐시 계층 구조의 내용에 대한 정보로 메타 데이터를 캐싱하는 하나의 포괄적인 "캐시 계층 구조"를 형성할 수 있다. L-1에서 L-Ys까지의 L-1과 LLC를 포함하는 데이터 계층 구조는 인클루젼 프로퍼티들(inclusion properties)이 없는 개별 캐시 계층으로 보일 수 있다. 예를 들어, 데이터 계층 구조는 비포괄적 구조일 수 있다.

도 6에 도시된 실시예에서, 각각의 노드는 L0-D 및 L0-I로 도시된 아마도 0개, 1개 또는 복수의 태그 기반 캐시를 포함하는 하나의 CPU를 포함할 수 있다. 임의의 L0 캐시들에 의해 충족될 수 없는 메모리 요청들은 대응하는 CLB 엔트리 CLT를 검색하여 노드의 CLB-1(예를 들어, 610)에서 룩업을 생성할 수 있으며, 도 4의 CLB-1(410)과 유사한 방식을 사용할 수 있다. 대응하는 엔트리가 CLB-1(610)에서 발견되는 경우에, 요청된 데이터 유닛에 대응하는 위치 정보(LI)는 CLT 필드(612)에 위치될 수 있다. 위치 정보(LI)는 요청된 데이터 유닛을 찾을 수 있는 위치를 식별할 수 있다. 일 실시예에서, 노드-1(601)의 CLB(610)에 있는 위치 정보(LI)는 자신의 캐시들(L-1(620) 내지 L-Y(640)), LLC(670), 메모리(680) 또는 임의의 다른 노드들(690 내지 699)를 추적하는 데이터 유닛의 위치를 식별할 수 있다. 일 실시예에서, 위치 정보(LI)는 식별된 캐시 내의 데이터 유닛의 위치를 식별 할 수 있다. 일 실시예에서, 위치 정보(LI)는 데이터 유닛이 노드에 접속된 CPU(602)의 임의의 캐시들(L0-D 또는 L0-I)에 상주하는지 여부를 나타낼 수 있다.

캐시(또는 메모리) 위치가 요청된 데이터가 발견될 수 있는 위치로서 식별되면, 디렉토리(DIR; 660)를 참조하지 않고, 그 캐시를 직접 리드함으로써 데이터 요청을 만족시킬 수 있다. 노드가 요청된 데이터가 발견되면 해당 노드의 CLB-X로 요청이 전송되고 도 4에서 전술된 외부 요청과 마찬가지로 요청이 충족될 수 있다. 한편, 데이터를 찾기 위해 디렉토리(DIR; 660)를 참조할 필요가 없다. 이것은 디렉토리(DIR; 660)가 노드 외부의 데이터 액세스를 위해 참조되고, 업데이트되는 디렉토리 기반 일관성 체계와 다를 수 있다.

도 6은 각각의 노드에서 하나의 CPU를 도시하지만, 이는 예시적 실시예로서 이에 국한되지 않으며, 노드는 입출력 장치와 같은 메모리에 액세스 할 수 있는 CPU, GPU, 가속기 또는 기타 장치들을 포함할 수도 있다. 또한, 노드 별로 각 노드에 속한 CLB와 캐시의 구성과 크기는 동일 또는 상이할 수 있다.

일 실시예에서, 도 6의 포괄적인 CLB/DIR 계층 구조를 기반으로 레벨 별 엄격한 계층 검색이 수행될 수 있다. 위치 정보가 레벨 CLB-i에서 발견되지 않으면, 룩업은 다음 레벨 CLB- (i + 1)에서 수행될 수 있다. 노드의 최상위 레벨(CLB-X)에서 위치 정보를 찾을 수 없는 경우에는 DIR에서 검색이 수행될 수 있다. 위치 정보가 CLB 레벨 또는 DIR에서 발견되는 경우, 해당 레벨의 해당 위치 정보로 식별된 데이터 위치로 읽기 요청을 전송할 수 있으며, 요청된 영역에 해당하는 새 CLE가 CLB-1에 생성될 수 있다. 일 실시예에서, CLB/DIR 계층 구조는 포괄적일 수 있다. 이는 CLB-L 레벨에서 CLB 엔트리를 사용할 수 있는 경우, CLB-(L + 1) 레벨에 CLB 엔트리가 설치되어 있어야 함을 의미할 수 있다. CPU에 가장 가까운 CLB 엔트리는 액티브될 수 있다. 일 실시예에서, 캐시 레벨 K(뿐만 아니라 하부 캐시, 즉, 도 6의 상위 레벨)와 특정 CLB 레벨 C(뿐만 아니라 모든 상위 CLB 레벨, 즉. 도 6의 하위 CLB 레벨) 사이에 포함이 포함될 수 있다. 예를 들면, 데이터가 캐시 L-1(620) 내지 L-Y(640) 중 어느 캐시에서나 이용 가능하도록 CLB-X (630)에는 데이터에 대응하는 엔트리가 있어야 한다. CLB-X(630)의 해당 엔트리가 축출되는 경우, 해당 영역의 모든 데이터는 캐시 L-1(620)에서 L-Y(640)까지 축출되어야 한다. 이를 강제 퇴거 (forced eviction)라고 정의할 수 있다. 더 나아가, CLB-1(610)까지의 동일한 노드의 모든 CLB 엔트리도 축출될 수 있다.

하나의 노드 내의 캐시 레벨들 사이 또는 LLC 내의 하나의 노드 내의 LLC(660)와 캐시간에는 포함 요건(inclusion requirement)가 없을 수 있다. 예를 들어, 특정 어드레스에 대응하는 유효한 데이터는 L1 캐시(620)에 존재할 수 있지만, L-Y 캐시(640) 및 LLC 캐시(670) 모두에 존재할 수 없다. 이렇게 하면, 캐시 바이 패스의 최적화를 시작할 수 있다. 예를 들면, 스트리밍 데이터는 L1 캐시(620)에 설치하기만 하면 되고, 다른 레벨 캐시에는 설치하지 않아도 될 수 있다. 그러나, 스트리밍 데이터에 대응하는 CLB 엔트리는 모든 레벨 캐시에 설치해야 될 수 있다.

디렉토리(DIR; 660)는 어드레스 태그(AT; 661), 캐시 위치 테이블(CLT) 및 영역 정보(RI)와 같은 CLB 형 정보를 포함할 수 있다. DIR(660)의 필드들은 CLB(예를 들면, CLB-X(630))의 필드들과 동일한 이름을 갖지만 구체적인 필드들의 내용은 상이할 수 있다. 일 실시예에서, DIR(660)의 영역 정보 필드(663)는 어느 노드가 영역을 추적하고 있는지를 나타내는 N개의 존재(presence) 비트(PB)를 포함하며, N은 시스템 내의 노드의 개수에 대응할 수 있다. 일 예로, PB의 비트 K가 설정되는 경우, 이는 노드 K의 CLB-X에 해당 엔트리가 있음을 의미할 수 있다. 이는 또한, 노드 K의 캐시 레벨 L-1 내지 L-Y 중 임의의 캐시 레벨에 캐시된 데이터가 있을 수 있음을 의미하며, 노드 K의 CLB-1에서 대응하는 엔트리가 되어, 노드 K의 CPU가 대응하는 영역의 임의의 캐시 라인에 액세스 할 수 있게 한다. 다만, 이는 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, 존재 비트(PB)는 다양하게 구현될 수 있다.

존재 비트(PB)는 영역을 분류하는 데 사용될 수 있다. 영역은 디렉토리(660) 내의 대응하는 엔트리의 존재 비트들 중 하나가 설정되면 프라이빗 영역(PR)으로 분류될 수 있다. 연구에 따르면 모든 액세스 된 영역의 평균 약 80 %가 광범위한 벤치 마크에서 프라이빗 영역으로 나타날 수 있다. 영역 분류 프라이빗 영역은 해당 영역의 데이터가 해당 존재 비트 세트가 있는 하나의 노드에만 존재할 수 있으며, 이 시점에서 다른 노드가 해당 지역의 데이터에 액세스 할 수 없다는 것을 의미할 수 있다.

DIR에서 유일하게 설정된 비트인 존재 비트를 갖는 노드(601)는 해당 영역이 프라이빗 영역(PR)임을 통지받을 수 있고, CLB(예를 들어, CLB-1(610) 내지 CLB-X(630)) 내의 대응하는 영역 정보 (RI)에 영역 분류를 라이트할 수 있다. 프라이빗 영역(PR)은 많은 면에서 효율적으로 액세스 될 수 있다. 예를 들어, 노드가 현재 읽기 권한만을 가진 노드에 있는 데이터 유닛에 대한 쓰기 권한을 얻으려면 글로벌 일관성이 필요하지 않을 수 있다. 즉, DIR(660)에 대한 액세스가 필요하지 않을 수 있다. 이는 오직 하나의 노드만이 데이터의 캐시 카피를 가질 수 있고, 다른 노드는 해당 영역의 데이터 유닛들 중 임의의 것에 액세스 할 수 없기 때문이다. 또한 프라이빗 영역의 데이터 유닛의 이동은 효율적으로 구현될 수 있는데, 이는 노드 외부의 어떠한 구조를 알릴 필요 없이 데이터가 캐시 계층 전체를 위아래로 이동할 수 있기 때문이다. 예를 들면, L-X에서 LLC로의 축출 또는 LLC에서 L-1로의 데이터 이동이 가능하다. 또한, 데이터 이동은 노드(610~630)의 로컬 CLB에 라이트될 수 있다. 이는 노드(610 내지 630)의 CLB에 저장된 프라이빗 영역의 CLT 정보가 DIR(660)에 저장된 영역의 CLT 정보와 다를 수 있음을 의미할 수 있다.

두 번째 노드(690)가 프라이빗 영역에 액세스할 때에, 해당 노드(690)의 모든 CLB들(691~693)에서 CLB 엔트리들이 누락된 경우, 데이터에 액세스하기 위해 필요한 위치 정보 및 CLB들(691~693)의 자신의 CLB 엔트리들에 대한 생성을 허용하기 위한 요청을 DIR(660)에 할 수 있다. 위치 정보는 데이터에 액세스하고 CLB(691~693)에서 고유한 CLB 엔트리를 만들 수 있다. 이러한 요청은 프라이빗 영역에 대한 것이므로 DIR(660)에는 최신 정보가 없을 수 있고, 노드 (601)로부터의 최신 위치 정보를 수신하고, 노드(601)의 CLB가 더 이상 그 영역을 프라이빗 영역으로서 마크하지 않으며, 그 프라이빗 영역에 대한 자신의 CLT 정보를 갱신하고, 노드-2(690)에 대응하는 존재 비트를 설정하고, 노드-2(690)는 이제 해당 영역과 관련된 자신의 로컬 CLB 엔트리를 생성할 수 있다. 일 실시예에서, 노드(601)는 최신 위치 정보를 DIR(660)에 보내기 전에 해당 영역에 대한 모든 진행 중인 직접 데이터 메모리 요청을 완료해야 한다.

또 다른 노드(예를 들면, Node-N(699))가 영역에 액세스하는 경우, 해당 노드(699)에서 모든 CLB들의 CLB 엔트리들이 누락되어 있으면, DIR(660)에 소정의 요청을 보낼 수 있다. DIR(660)는 해당 영역에 대한 최신 정보를 포함하고, 노드(699)의 요청에 응답하여 적절한 정보를 제공할 수 있으며, 요청 노드(Node-N(699))에 대한 영역의 존재 비트를 설정할 수 있다.

둘 이상의 존재 비트 세트가 있는 영역은 공유 영역(Shared Region, SR)으로 분류될 수 있다. 이는 둘 이상의 노드가 이 영역의 위치 정보를 추적하는 CLB를 포함함을 의미할 수 있다. 또한, 해당 존재 비트 세트를 갖는 노드가 그들의 캐시 (예를 들어, 620 내지 640) 중 임의의 영역에 데이터 유닛을 저장할 수 있음을 의미할 수 있다. 예를 들어, 캐시 L-1 (620) 내지 캐시 L-Y(640)에 의해 노드 내에서 국부적으로 충족될 수 없는 데이터 유닛에 액세스 하기 위한 CPU(602)로부터 요청된 때에, 해당 영역이 공유 영역으로 분류된 경우에는 글로벌 일관성 트랜잭션(coherence transaction)을 시작해야 할 수 있다.

일 실시 예에서, 캐시 L-1(620) 내지 캐시 L-Y(640)으로부터 충족될 수 없는 읽기 동작에 대해서, 공유 영역 또는 프라이빗 영역에 대한 글로벌 일관성 읽기 트랜잭션은 그 로컬 CLB들(예를 들면, CLB-1(610)~CLB-X(630))로부터 획득한 위치 정보를 이용할 수 있다. 이와 같이 획득한 위치 정보를 이용하여 DIR(660)을 포함하지 않거나 위치 정보에 의해 식별될 수 있는 노드 이외의 임의의 노드와 통신하지 않고, 데이터에 직접 액세스할 수 있으며, 이를 다이렉트-투-마스터 액세스(direct-to-master access)라고 정의될 수 있다.

공유 영역에는 데이터 유닛의 위치를 추적하는 노드가 여러 개 있기 때문에 해당 데이터 유닛 이동을 해당 영역을 추적하는 모든 노드(해당 영역의 액티브 CLB 엔트리를 포함하는 노드) 및 이동된 데이터의 위치 정보가 반영되어야 한다. 데이터 유닛은 단위는 해당 노드에서 갱신될 수 있다. 일 실시예에서, 데이터 유닛을 추적하는 상이한 노드들의 CLB들의 위치 정보는 CLB들이 데이터가 상주하는 곳 (이하, 마스터 위치라 칭함)에 대해 일치하도록 일관된 방식으로 업데이트되어야 한다. 일 실시예에서, CLB로부터 검색된 위치 정보에 기초하여 액세스된 데이터 유닛의 위치가 정확한 데이터를 포함한다는 것을 보장할 수 있다.

이러한 데이터 유닛 이동에 대한 하나의 공통적인 이유는 글로벌 일관성 라이트 요청이다. 예를 들어, 현재 데이터 유닛에 대한 라이트 허가를 갖지 않는 요청 노드가 글로벌 일관성 요청, 예를 들어 무효화 요청 또는 독점적 읽기 요청을 통해 라이트 허가를 요청할 수 있다. 요청이 완료된 후 데이터 유닛는 요청 노드에만 상주할 수 있다.

일 실시예에서, 글로벌 일관성 라이트 요청은 요청 노드(예컨대, 601)에 의해 해당 디렉토리 엔트리를 위치시키는 디렉토리(660)로 보내지고, 해당 디렉토리 엔트리의 영역에 대한 대응하는 존재 비트를 검색하고, 해당 요청은 존재 비트 세트를 갖는 모든 노드들(요청 노드는 제외)에 전달될 수 있다. 이들 노드들은 슬레이브 노드(예를 들어, 노드(690 및 699))로 지칭될 수 있다. 슬레이브 노드는 슬레이브 노드에서 시작된 데이터 유닛에 대한 향후 요청이 요청 노드로 전달되도록 할 때 ACK 메시지를 보낼 수 있다. 이것은 예를 들어 CLB 내의 데이터 유닛에 대한 그들의 위치 정보를 새로운 마스터 노드가 될 요청 노드 (601)를 가리키도록 변경함으로써 수행할 수 있다. ACK 메시지는 DIR (660)에 전송 될 수 있으며, DIR(660)은 ACK 메시지들을 합하고(aggregate), 모든 ACK 메시지들이 일단 수신되면, ACK를 요청 노드(601)에 전송하거나, 요청 노드(601)에 직접 수신한 ACK 메시지들을 전송할 수있다. 일단 요청 노드가 모든 ACK 메시지들이 수신되었다는 것을 알게되면, 캐시 라인에 대한 독점 쓰기 권한을 획득하고 요청을 완료할 수 있다. 일 실시예에서, 요청 완료 메시지는 요청 완료시 DIR(660)에 전송될 수 있다.

데이터 이동의 또 다른 일반적인 이유는 축출(또는, 교체)이다. 캐시 L-1 (620)에서 캐시 L-Y(640)로의 축출과 같은 노드에 국부적인 축출은 국부적으로 처리되고 로컬 CLB 엔트리에 의해 추적되며 노드 외부에서는 인지할 수 없다. 그러나, 예를 들어, 캐시 L-Y(640)에서의 소정의 데이터가 위치(641)로부터 LLC (670)의 새로운 위치(671)로 마스터 데이터 유닛의 전역 축출은 그 영역을 추적하는 모든 노드들(즉, 그 영역에 대한 CLB 엔트리를 갖는 모든 노드)에 반영되어야 한다. 일 실시예에서, 글로벌 축출은 먼저 이전 위치(641)에 저장된 데이터를 유효하게 유지하면서 이전 위치(641)에 저장된 데이터 유닛의 값을 새로운 위치(671)에 카피함으로써 구현될 수 있다. 그런 다음, 새로운 위치(671)에 관한 정보를 갖는 글로벌 일관성 축출 요청이 요청 노드(601)로부터 DIR(660)로 보내지고, DIR(660)에 의해 글로벌 일관성 축출 요청이 슬레이브 노드들(690~699)에 전달될 수 있다. 슬레이브 노드들(690~699)은 대응 위치 정보를 새로운 위치(671)로 업데이트하면, 슬레이브 노드들(690~699)은 ACK 메시지를 요청 노드(601)에 전송할 수 있다. 요청 노드(601)는 모든 ACK 메시지들을 슬레이브 노드들(690~699)로부터 수신한 때에, 데이터 유닛에 대한 축출 권한을 획득하고, 이전 위치에 대한 정보를 다시 요청할 수 있으며, 이로써 글로벌 일관성 축출 요청이 완료될 수 있다. 일 실시예에서, 글로벌 일관성 축출 요청에 대한 완료 메시지는 요청 완료시 DIR(660)에 전송될 수 있다.

일 실시예에서, 슬레이브 노드는 요청된 캐시 라인에 대한 요청(예를 들어, 모든 다이렉트-투-마스터 요청)이 완료 될 때까지 ACK 메시지를 전송하지 않을 수 있다.

일 실시예에서, 디렉토리(660)는 각 데이터 유닛에 대해 특정 유형의 글로벌 요청이 하나로 유지될 수 있음을 보장하는 차단 메카니즘을 구현할 수 있다. 이러한 요청 유형의 예는 글로벌 일관성 쓰기 요청 및 글로벌 일관성 축출 요청일 수 있다. 캐시 라인에 대한 블로킹은 요청이 완료된 후 또는 일관성 프로토콜에 의해 달리 명시된 경우 종료될 수 있다. 블로킹 메커니즘은 정확하게 동작할 수 있다. 예를 들면, 디렉토리의 데이터 유닛 당 하나의 락(lcok)으로 구현되거나, 어드레스가 제한된 락들의 풀에 해시(hash)되고, 데이터 유닛의 차단은 동일한 락에 해쉬된 다른 데이터 유닛들에 대한 액세스가 차단될 수 있다.

일 실시예에서, 블로킹은 데이터 유닛의 세분성(granularity) 대신 영역 세분성(granularity)을 가지고 수행될 수 있으며, 일부 CLB/디렉토리 스필/필 요청들은 업데이트가 완료될 때까지 블록킹이 수행되어야 한다. 이는 노드 및 디렉토리가 CLB 정보를 스필/필 하는 동안 글로벌 일관성있는 쓰기 요청이 진행되지 않음을 보장할 수 있다.

또 다른 유용한 영역 분류는 DIR(660)에 설정되는 영역과 관련된 존재 비트가 없는 영역일 수 있다. 이는 영역 데이터 유닛이 노드의 캐시 L-1 내지 캐시 L-Y 중 어느 하나에도 존재할 수 없고, 현재 노드들 중 어느 것도 데이터 유닛에 액세스할 수 없음을 의미할 수 있다. 이와 같은 영역을 비추적 영역(Untracked Region, UR)으로 정의될 수 있다. 비추적 영역의 데이터 유닛은 여전히 LLC(670)에 캐시될 수 있다. 일 실시예에서, 비추적 영역의 데이터 유닛은 임의의 글로벌 일관성 요청없이 LLC(670)로부터 축출될 수있다. DIR(660)에 해당 엔트리가 없는 영역은 메모리 영역(Memory Region, MR)으로 분류될 수 있다. 메모리 영역의 데이터 유닛은 노드나 LLC(670)에서 캐시 될 수 없다. DIR(660)로부터 CLT 항목을 교체하는 것은 해당 영역의 모든 데이터 유닛들이 LLC(670)에서 강제로 축출되어야 함을 나타낼 수 있다.

일 실시 예에서, 도 6의 캐시 시스템은 태그리스 캐시 시스템, 즉 캐시(예를 들어, LLC 및 노드들의 캐시 L-1 내지 캐시 L-Y)에 저장된 데이터 유닛이 그것과 관련된 어드레스 태그 대신 존재하는 연관된 어드레스 태그가 있는 위치 정보를 통해 데이터 유닛이 저장된 위치를 식별할 수 있다. 다만, CPU(602, 696) 내의 캐시들(L0-I~L0-D)에는 여전히 캐시 데이터 유닛과 연관된 어드레스 태그가 존재할 수 있다.

도 3 내지 도 6의 태그리스 캐시에서는 CLB 엔트리를 가리키는 역방향 포인터를 이용하여 캐시 라인을 추적할 수 있다. 이하에서는, 캐시 라인을 캐시에서 신속하게 제거해야 하는 때에, 태그리스 캐시 계층 구조에서 효율적인 버퍼 기능을 제공하는 태그리스 멀티 프로세서 시스템 및 이의 데이터 관리 방법을 중심으로 서술한다.

도 7은 본 개시의 일 실시 예에 따른 희생 버퍼를 포함하는 태그리스 멀티 프로세서 시스템을 도시한 블록도이고, 도 8은 2-레벨 캐시 계층에 연결된 두 개의 CPU 및 희생 버퍼를 포함하는 2-레벨 CLB 계층을 포함하는 태그리스 멀티 프로세서 시스템을 도시한 블록도이다.

캐시에 존재하는 캐시 라인은 종종 다른 캐시 라인에 의해 대체되거나 축출될 수 있다. 이는 새로운 캐시 라인을 위한 공간을 확보하기 위해 축출된 캐시 라인을 캐시에서 제거해야함을 의미할 수 있으며, 축출된 캐시 라인은 해당 캐시 라인의 더티(dirty) 비트를 참조하여 해당 캐시 라인이 더티 캐시 라인인 때에 다음 레벨 캐시 또는 메모리에 다시 라이트될 수 있다. 도 4 및 도 5에서 서술한 바와 같이, 태그리스 캐시의 장점들 중 하나는 캐시 레벨들간에 중복되는 캐시 라인이 없을 수 있다. 일 예로, L1 캐시(430, 514)에 상주하는 캐시 라인을 저장하기 위해 다음 레벨인 L2 캐시(440, 523)에 공간을 할당할 필요가 없다. 또한, 도 6에서 서술한 바와 같이, 상기 캐시 라인을 저장하기 위해 다음 레벨(L3) 또는 LLC 캐시(670)에 공간을 할당할 필요가 없다. 따라서, 태그리스 L1 캐시로부터 축출된 캐시 라인은 메모리에 다시 라이트될 필요가 있을 수 있으며, 이 때, 태그리스 멀티 프로세서 시스템에서 L1 캐시에서 메모리로 더티 캐시 라인을 축출하는 동작은 세 단계로 수행될 수 있다. 먼저 캐시 라인이 메모리에 카피되고, 메모리로의 카피가 전역적으로 수행되었다는 것을 보증(guaranteed)할 수 있으면, 'NewMaster' 메시지는 메모리가 캐시 라인의 새로운 마스터 위치가 아니라는 것을 알리기 위해 해당 영역에 대한 CLB 엔트리와 함께 다른 노드들로 보내지고 마지막으로 L1 캐시에서의 캐시 라인 위치를 리클레임(reclaim)할 수 있다. 메모리가 상대적으로 느리고 일반적으로 프로세서에 멀리 떨어져 있기 때문에 L1 캐시에 대한 축출이 시작될 때까지 걸리는 시간이 L2 캐시에서 새 캐시 라인을 가져오는 데 걸리는 시간보다 훨씬 길 수 있다. 실행(execution)의 진행 상태를 오랫동안 유지하지 않으려면 축출된 캐시 라인을 처리하는 보다 효율적인 방법이 요구될 수 있다.

전형적으로, 컴퓨터 시스템들은 희생 버퍼를 이용하여 L1 캐시로부터 희생 캐시 라인을 신속하게 처리할 수 있다. 희생 버퍼(Victim Buffer)는 캐시 라인을 어드레스 태그와 함께 축출하기 위한 작고 연관적인 버퍼를 의미할 수 있다. 특정 리드 요청 및 나머지 시스템으로부터의 외부 요청에서, 희생 버퍼(VB) 내의 캐시 라인들의 어드레스 태그들은 일치하는 것으로 검색될 필요가 있을 수 있다. 일치의 경우, 대응하는 캐시 라인을 리드함으로써 리드 요청이 만족 될 수 있다. 희생 버퍼의 이점은 축출된 캐시 라인을 L1 캐시로부터 신속하게 제거할 수 있으며, 몇 주기 이내에 새로운 캐시 라인으로 위치를 재사용 할 수 있다. 그러나 태그리스 멀티 프로세서 시스템에서 모든 요청이 요청된 캐시 라인의 전체 어드레스를 전달하는 것은 아니므로 어드레스를 기반으로 하는 희생 버퍼 검색을 매번 수행할 수 없다. 또한, 태그리스 캐시는 에너지 소모 측면에서 효율적인 구현을 제공하기 위해 높은 코스트의 어드레스 기반 연관 검색을 피할 수 있다. 이에 따라, 새로운 태그리스 버퍼 솔루션이 필요하다.

도 8을 참조하면, 태그리스 세트 연관 희생 버퍼(860)는 L1 캐시 및 L2 캐시와 유사한 방식으로 인덱싱될 수 있다. 인덱스는 가상 ADDR 비트(802)를 사용하는 가상 인덱스에 의해 형성되거나(ADDR이 가상 어드레스라고 가정), ADDR (802)으로부터 물리적 인덱스로 형성되거나(ADDR이 물리적 어드레스라고 가정), 또는 각 영역과 관련된 영역 정보(RI)(813)의 일부로서 저장된 물리적 어드레스(PA) 로서 형성 될 수 있다. 또한, 세트 연관 버퍼에 대한 웨이 정보는 L1 캐시 및 L2 캐시에 대한 웨이 정보와 유사한 방식으로 생성될 수 있다. 인덱스는 위치 정보(LI)의 일부로서 저장될 수 있고, 레벨/웨이 정보(814)에 의해 운반될 수 있다. 정리하면, 희생 버퍼(860)는 CLB1에 대한 또 다른 세트 연관 캐시 레벨로 정의될 수 있다. 그러나, 희생 버퍼(860)의 연관성은 L1 캐시 및 L2 캐시와 다를 수 있으므로, 희생 버퍼(860)의 위치 정보(LI)에 대한 인코딩은 L1 캐시 및 L2 캐시와 다른 형식을 가질 수 있다.

일 실시 예에서, 희생 버퍼(860)의 각 엔트리는 적어도 세 부분, 즉 캐시 라인(DATA), 희생 버퍼(860)의 엔트리와 연관된 위치 정보(LI)를 저장하는 CLB 엔트리 및 희생 공간 식별자(VS) 중 하나를 저장하는 역방향 포인터(BP), 위치 정보(LI)는 희생 캐시 라인이 라이트되어야하는 상위 레벨 캐시 또는 희생 캐시 라인이 라이트되어야하는 메모리의 주소를 나타낼 수 있다. 특별한 상태 머신은 엔트리의 희생 버퍼(VB)를 소모하고 실제 라이트-백(write-back) 동작을 수행할 수 있다.

이하에서는, 일 실시 예에 따른 L1 캐시의 축출 기능을 중심으로 서술되나 이에 국한되지 않고, 희생 버퍼(860)는 더 높은 레벨 캐시들(L3 캐시 또는 LLC) 또는 메모리를 대상으로 하는 L1 캐시 및 L2 캐시로부터의 희생 캐시 라인을 홀드하는 데에 이용될 수 있다.

일 실시 예에서, 캐시 라인은 다음의 단계들에 의해 L1 캐시(830)로부터 축출될 수 있다. 먼저, 더티 캐시 라인(831)은 L1 캐시(830)로부터 축출되도록 선택될 수 있다. 웨이(way)가 W(way=W)인 희생 버퍼(860)의 프리(free) 위치는 선택된 캐시 라인에 부합하는 희생 버퍼 세트(또는, 희생 버퍼 위치) 내에서 발견될 수 있다. 데이터(831)는 희생 버퍼 위치의 데이터 필드에 카피되고, 희생 캐시 라인과 관련된 역방향 포인터(832)는 희생 버퍼 위치의 희생 버퍼 필드에 라이트될 수 있다. 역방향 포인터(832)는 데이터(831)를 트랙킹하는 캐시 위치 버퍼(CLB) 내의 해당 영역을 찾는 데 이용될 수 있다(해당 영역을 찾기 위해 어드레스 비교 동작이 필요 없음). 해당 영역 내의 위치 정보(LI)는 희생 버퍼 위치(레벨=VB, way=W)를 가리키도록 변경되고, 물리적 어드레스 부분이 영역의 영역 정보(813)로부터 리드될 수 있다. L1 캐시의 희생 공간은 이제 리클레임될 수 있다. 희생 캐시 라인이 메모리에 희생된 때에(또는, 메모리에 대한 희생화(victimization)인 때에), 메모리의 물리적 어드레스는 희생 버퍼 위치의 희생 공간 지시(victim space identifier)(VS) 필드에 라이트될 수 있다(그렇지 않으면(예를 들면, 다른 레벨 캐시에 대한 희생화인 때에)), 희생 캐시 라인이 저장된 목적지(예를 들면, 다른 레벨 캐시)에 대한 위치 정보(LI)가 희생 공간 지시 필드에 라이트될 수 있다). 상태 머신은 라이트-백 작업을 시작하고, 캐시 라인을 메모리 위치(또는, 상위 레벨 메모리)에 카피할 수 있다. 그리고, 'NewMaster'를 전송하고, 캐시 위치 버퍼(CLB)의 위치 정보(LI)가 메모리를 가르키도록 변경할 수 있다(즉, "Mem" 값을 위치 정보(LI) 값으로서 저장). 희생 버퍼(VB)에서의 희생 캐시 라인과 연관된 역방향 포인터(BP)를 사용하여 캐시 위치 버퍼(CLB)의 엔트리를 찾을 수 있다. 이후, 희생 버퍼 위치는 프리-업(free-up) 될 수 있다.

도 8에 도시된 바와 같이, 희생 버퍼는 2-레벨 캐시 계층 구조의 에지(edge)에서의 위치일 수 있고, 구체적으로, L1 캐시와 L2 캐시(미도시) 사이에 위치할 수 있거나, 도 7에 도시된 바와 같이, 멀티 프로세서 시스템(미도시) 내의 공유 캐시(770)와 멀티 프로세서 노드(701)의 개인 캐시 L-1 (720) 내지 L-Y (740) 사이에 위치할 수 있다. 도 7의 구성에서, 희생 버퍼는 도 8에서 논의된 바와 같이, 축출된 캐시 라인을 로컬의 캐시로부터 노드(701)에 신속하게 배치하는데 사용될 수 있지만, 노드(701)로부터의 강제 축출(forced eviction)이 가속화될 수 있다.

다시, 도 6을 참조하면, CLB-X(630) 내의 엔트리가 축출되면, 대응하는 영역의 모든 데이터는 캐시 L-1(620) 내지 L-Y(640)로부터 축출되어야 한다. 또한, CLB-1(610)까지의 동일한 노드의 모든 CLB 엔트리들 또한 축출될 필요가 있다. 이를 강제 축출이라고 지칭할 수 있다.

CLB-X(630)에 사용된 대체 알고리즘이 강제 축출을 상당히 희소하게 만들지만, 최악의 강제 축출은 최대 16개의 더티 캐시 라인들을 축출시킬 필요가 있을 수 있다. 강제 축출 동안 축출된 영역의 일부 캐시 라인이 이미 희생 버퍼에 있으며 이미 축출된 상태일 수 있다. 강제 축출이 조심스럽게 다루어지지 않으면 오랜 시간이 걸릴 수 있으며 캐시 라인을 잃어 시스템의 정확성을 위협할 수 있다.

일 실시 예에서, 강제 축출시, 노드(701) 영역 내의 더티 캐시 라인은 도 8의 희생 버퍼를 이용한 축출 프로세스에 대해 전술된 실시 예들을 통해 희생 버퍼 (771)로 신속하게 전송될 수 있다. 그런 다음 축출된 영역은 다른 영역의 CLB-X 공간을 확보해야된다. 이 단계에서 여전히 희생 버퍼(771) 위치를 가리키는 영역의 모든 위치 정보는 DIR의 해당 CLT(762)에서 대응하는 위치 정보(LI)와 노드들(790-799)의 해당 CLB 위치를 축출된 영역 앞의 해당 희생 버퍼 위치를 가리키도록 변경함으로써 축출을 완료 할 수 있다.

발명의 명료함을 위해, 여기서는 캐시 계층 구조의 데이터 처리를 기술하는 대부분의 설명이 배타적 캐시 계층 구조를 기준으로 설명된다. 다만, 당업자는 기술 된 실시예가 포괄적 메모리 계층 및 비배타적 메모리 계층을 포괄하도록 확장될 수 있다는 것을 이해할 수 있다.

특정 예시적인 컴퓨터 아키텍쳐와 관련하여 위에서 설명되었지만, 캐싱은 컴퓨터 시스템뿐만 아니라 외부의 많은 다른 설정들에 존재하며, 상기 실시 예들은 이러한 다른 상황들에 동일하게 적용 가능하다. 이러한 용도의 예로는 디스크 또는 플래시 메모리와 같은 저속 대용량 저장 장치의 데이터를 동적 RAM을 사용하여 구현할 수 있는 더 빠르고 작은 대용량 메모리로 캐시하는 가상 메모리 시스템이 있을 수 있다. 컴퓨터 시스템에서의 캐싱의 다른 예로는 디스크 캐싱, 웹 캐싱 및 이름 캐싱이 있다. 그러한 캐시의 구성 및 캐싱 메커니즘은 상술된 캐시의 구성 및 캐싱 메커니즘, 예를 들어, 세트의 크기의 차이, 세트 및 연관성의 구현 등의 측면에서 다를 수 있다. 캐싱 메커니즘 그 자체의 구현에 관계없이, 여기서는 다양한 캐싱 방식을 구현하는 데 동일하게 적용될 수있다.

개시된 실시 예들은, 예를 들어 다양한 캐시 계층 구조와 관련된 시스템 및 방법을 설명한다. 이 설명은 본 발명을 제한하려는 것이 아니라는 것을 이해해야 한다. 대조적으로, 예시적인 실시예는 본 발명의 사상 및 범위에 포함되는 대안, 수정 및 등가물을 포함하도록 의도된다. 또한, 예시적인 실시 예들의 상세한 설명에서, 본 발명의 포괄적 인 이해를 제공하기 위해 다수의 특정 세부 사항들이 설명된다. 그러나, 당업자는 다양한 실시 예가 그러한 특정 세부 사항없이 실시될 수 있음을 이해할 것이다.

본 실시 예의 특징 및 요소가 실시 예에서 특정 조합으로 기술되었지만, 각 특징 또는 요소는 실시 예의 다른 특징 및 요소없이 단독으로 또는 본원에 개시된 다른 특징 및 요소가 있거나 없는 다양한 조합으로 사용될 수 있다. 본 출원에 제공된 방법 또는 흐름도는 범용 컴퓨터 또는 프로세서에 의한 실행을 위해 컴퓨터 읽기 가능 저장 매체에 유형적으로 구현된 컴퓨터 프로그램, 소프트웨어 또는 펌웨어로 구현 될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims

제1 캐시, 제2 캐시, 희생 버퍼(victim buffer) 및 메모리가 할당된 프로세서의 데이터 관리 방법에 있어서,
상기 제1 캐시로부터 축출되는 희생 캐시라인(victim cacheline)을 선택하는 단계;
상기 희생 캐시라인에 부합하는 희생 버퍼 위치를 상기 희생 버퍼의 복수의 세트들 중 제1 세트(set)로부터 찾는(find) 단계;
상기 희생 버퍼 위치의 데이터 필드에 상기 희생 캐시라인의 데이터를 카피하는 단계;
상기 희생 버퍼 위치의 백와드 포인터(backward pointer) 필드에는 상기 희생 캐시라인과 연관된 백와드 포인터를 카피하는 단계; 및
상기 제1 캐시의 희생 공간(victim space)의 새로운 캐시라인에 데이터를 저장함으로써 상기 희생 공간을 리클레임하는 단계; 및
상기 제2 캐시 및 상기 메모리 중 적어도 하나에 상기 희생 캐시라인의 데이터를 라이트하여 라이트-백 동작을 수행하는 단계를 포함하고,
상기 희생 공간은, 상기 희생 캐시라인이 상기 제1 캐시로부터 축출되기 전에 상기 희생 캐시라인의 데이터가 저장되는 상기 제1 캐시의 위치인 것을 특징으로 하는 데이터 관리 방법.
제1항에 있어서,
상기 리클레임하는 단계는,
상기 백와드 포인터를 이용하여 상기 희생 캐시라인의 상기 데이터를 트랙킹하는 캐시 위치 버퍼(cache location buffer) 내의 영역(corresponding region)을 찾는 단계; 및
상기 희생 버퍼 위치를 가르키도록 상기 영역 내의 위치 정보를 변경하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
제2항에 있어서,
상기 메모리에 대한 희생화(victimization)인 때에,
상기 리클레임하는 단계는,
상기 영역의 영역 정보(RI)로부터 상기 메모리에 대한 물리 어드레스를 리드하는 단계; 및
상기 물리 어드레스를 상기 희생 버퍼 위치의 희생 공간 지시 필드에 라이트하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
제2항에 있어서,
상기 제2 캐시에 대한 희생화(victimization)인 때에,
상기 리클레임하는 단계는,
상기 영역의 영역 정보(RI)로부터 상기 제2 캐시에 대한 위치 정보를 리드하는 단계; 및
상기 제2 캐시에 대한 상기 위치 정보를 상기 희생 버퍼 위치의 희생 공간 지시 필드에 라이트하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
제4항에 있어서,
상기 제2 캐시는, 상기 제1 캐시보다 상위 레벨인 것을 특징으로 하는 데이터 관리 방법.
제1항에 있어서,
상기 데이터 관리 방법은,
상기 희생 버퍼를 이용하여 상기 메모리 또는 상기 제2 캐시에 대한 라이트-백(write-back) 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
제6항에 있어서,
상기 메모리에 대한 라이트-백 동작을 수행하는 단계는,
상기 희생 버퍼 위치의 희생 공간 지시 필드로부터 물리 어드레스를 리드하는 단계; 및
상기 데이터 필드에 카피된 상기 희생 캐시라인의 상기 데이터를 상기 물리 어드레스에 대응하는 상기 메모리의 공간에 카피하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
제6항에 있어서,
상기 메모리에 대한 라이트-백 동작을 수행하는 단계는,
상기 백와드 포인터 필드에 카피된 상기 백와드 포인터가 가르키는 캐시 위치 버퍼 내의 엔트리를 찾는 단계; 및
상기 엔트리의 위치 정보가 상기 라이트-백 동작이 수행되는 상기 메모리의 공간을 가르키도록 변경하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
제6항에 있어서,
상기 제2 캐시에 대한 라이트-백 동작을 수행하는 단계는,
상기 희생 버퍼 위치의 희생 공간 지시 필드로부터 위치 정보를 리드하는 단계; 및
상기 데이터 필드에 카피된 상기 희생 캐시라인의 상기 데이터를 상기 위치 정보에 대응하는 상기 제2 캐시의 엔트리에 카피하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
제6항에 있어서,
상기 데이터 관리 방법은,
상기 라이트-백 동작이 완료된 때에, 상기 희생 버퍼의 상기 희생 버퍼 위치를 프리-업하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
제1항에 있어서,
상기 희생 버퍼의 연관성(associativity)은,
상기 제1 및 제2 캐시의 연관성과 상이한 것을 특징으로 하는 데이터 관리 방법.
제1항에 있어서,
상기 데이터 관리 방법은,
상기 희생 캐시라인의 요청에 응답하여, 상기 요청에 포함된 어드레스를 상기 제1 캐시 및 상기 제2 캐시 중 적어도 하나에 연관된 캐시 위치 버퍼의 복수의 엔트리들과 매치하는 단계; 및
상기 매치 결과로부터 생성된 레벨/웨이 정보를 이용하여 상기 희생 버퍼에 카피된 상기 희생 캐시라인의 상기 데이터를 리드하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
멀티 프로세서 시스템은, 적어도 하나의 프로세서, 복수의 캐시들 및 복수의 캐시 위치 버퍼들이 각각 구비된 복수의 노드들, 적어도 하나의 희생 버퍼 및 메모리를 포함하고,
상기 노드들 중 제N 노드의 프로세서는,
상기 제N 노드의 복수의 캐시들 중 제1 캐시로부터 축출되는 희생 캐시라인에 부합하는 제1 희생 버퍼의 위치인 희생 버퍼 위치를 상기 적어도 하나의 희생 버퍼에서의 상기 제1 희생 버퍼로부터 찾고,
상기 희생 캐시라인의 데이터 및 상기 희생 캐시라인과 연관된 백와드 포인터를 상기 희생 버퍼 위치의 필드들에 카피하고,
상기 희생 캐시라인의 데이터가 상기 제1 캐시로부터 축출되기 전에 저장된 상기 제1 캐시의 위치에 해당하는 상기 제1 캐시의 희생 공간에 새로운 캐시 라인의 데이터를 저장함으로써 상기 희생 공간을 리클레임하며,
상기 희생 버퍼 위치의 데이터 필드에 카피된 상기 희생 캐시라인의 데이터를 상기 제N 노드의 복수의 캐시들 중 제2 캐시 또는 상기 메모리에 라이트함으로써 라이트-백 동작을 수행하는 것을 특징으로 하는 멀티 프로세서 시스템.
제13항에 있어서,
상기 제N 노드의 프로세서는,
상기 백와드 포인터를 이용하여 상기 희생 캐시라인의 상기 데이터를 트랙킹하는 상기 제N 노드 내의 캐시 위치 버퍼의 영역을 찾고, 상기 희생 버퍼 위치를 가르키도록 상기 영역 내의 위치 정보를 변경하는 것을 특징으로 하는 멀티 프로세서 시스템.
제14항에 있어서,
상기 제N 노드의 프로세서는,
상기 제N 노드의 상기 캐시들 중 상기 제1 캐시의 상위 레벨인 제2 캐시에 대한 위치 정보를 상기 영역의 영역 정보로부터 리드하고, 상기 제2 캐시에 대한 상기 위치 정보를 상기 희생 버퍼 위치의 필드에 라이트하며, 상기 희생 버퍼를 이용한 상기 제2 캐시에 대한 라이트-백 동작을 제어하는 것을 특징으로 하는 멀티 프로세서 시스템.
제14항에 있어서,
상기 제N 노드의 프로세서는,
상기 희생 캐시라인의 요청에 응답하여, 상기 요청에 포함된 어드레스를 상기 캐시 위치 버퍼들의 복수의 엔트리들과 각각 매치하고, 상기 매치 결과로부터 생성된 레벨/웨이 정보를 이용하여 상기 희생 버퍼에 카피된 상기 희생 캐시라인의 상기 데이터를 리드하는 것을 특징으로 하는 멀티 프로세서 시스템.
제13항에 있어서,
상기 복수의 노드들은, 상기 희생 버퍼를 공유하도록 구성된 것을 특징으로 하는 멀티 프로세서 시스템.
제13항에 있어서,
상기 복수의 노드들은, 상기 희생 버퍼를 각각 포함하도록 구성된 것을 특징으로 하는 멀티 프로세서 시스템.
제13항에 있어서,
상기 희생 버퍼의 위치 정보 인코딩 포맷은, 상기 캐시들의 위치 정보 인코딩 포맷과 상이한 것을 특징으로 하는 멀티 프로세서 시스템.
명령들을 포함하는 비일시적 프로세서 판독 가능 저장 매체로서,
상기 명령들은, 프로세서, 제1 캐시, 제2 캐시, 희생 버퍼 및 메모리를 포함하는 컴퓨터 시스템의 동작들을 수행하기 위해 상기 프로세서에 의해 실행되는 경우, 상기 프로세서는,
상기 제1 캐시로부터 축출되는 희생 캐시라인을 상기 제1 캐시에 저장된 캐시 라인들 중에서 선택하고,
상기 희생 버퍼의 제1 세트로부터 상기 희생 캐시라인에 대응하는 희생 버퍼 위치를 찾고,
상기 희생 버퍼 위치의 데이터 필드에 상기 희생 캐시라인의 데이터를 카피하고,
상기 희생 버퍼 위치의 백와드 포인터 필드에 상기 희생 캐시라인에 연관된 백와드 포인터를 카피하고,
상기 희생 캐시라인의 데이터가 상기 제1 캐시로부터 축출되기 전에 저장된 상기 제1 캐시의 위치에 해당하는 상기 제1 캐시의 희생 공간에 새로운 캐시 라인의 데이터를 저장함으로써 상기 희생 공간을 리클레임하며,
상기 희생 버퍼 위치의 데이터 필드에 카피된 상기 희생 캐시라인의 데이터를 상기 제2 캐시 또는 상기 메모리에 라이트함으로써 라이트-백 동작을 수행하며,
상기 희생 버퍼는 상기 제1 세트가 포함된 복수의 세트들로 구성된 세트-연관 버퍼인 것을 특징으로 하는 비일시적 프로세서 판독 가능 저장 매체.