KR102193689B1 - 예측에 기초하여 효율적으로 캐시 라인을 관리하는 시스템 및 방법 - Google Patents

Abstract

데이터를 관리하는 방법이 개시된다. 제1 캐시, 제2 캐시 및 행동 이력 테이블이 할당된 프로세서의 데이터 관리 방법은, 제1 캐시 및 제2 캐시 중 적어도 하나에 저장된 학습 캐시 라인 재사용 정보를 추적하는 단계, 재사용 정보를 행동 이력 테이블에 기록하는 단계, 및 행동 이력 테이블의 재사용 정보에 기초하여, 제1 캐시 및 제2 캐시에 저장된 복수의 캐시 라인들에 대해 수행될 미래의 동작에 대한 배치 정책을 결정하는 단계를 포함한다.

Description

예측에 기초하여 효율적으로 캐시 라인을 관리하는 시스템 및 방법{SYSTEMS AND METHODS FOR EFFICIENT CACHE LINE HANDLING BASED ON PREDICTIONS}

본 개시의 기술적 사상은 데이터에 액세스하는 시스템 및 방법에 관한 것으로, 구체적으로는 데이터 유닛의 행동을 예측하고, 예측에 기초하여 데이터의 최적화 또는 수정을 적용하기 위한 메커니즘에 관한 것이다.

오늘날의 프로세서는 종종 대용량 메모리에 저장된 데이터 및 명령어의 사본을 저장할 수있는 캐시를 갖추고 있다. 이러한 대용량 메모리의 보편적 인 예는 다이나믹 랜덤 액세스 메모리 (DRAM)이다. 여기서, "메모리"라는 용어는 모든 기존 및 미래의 메모리 구현을 집합 적으로 지칭하는데 사용된다. 캐시 메모리(간략하게 "캐시")는 다른 메모리 구현보다 훨씬 작고 훨씬 빠른 메모리로 만들어지며 이후에는 주 메모리 또는 보조 저장 장치에 저장된 데이터의 일부만을 특정 시점에 저장할 수 있다. 오늘날 캐시는 종종 SRAM을 사용하여 구현되며 대용량 캐시는 DRAM을 사용하여 구현될 수 있다. 여기에 설명된 캐시는 임의의 기존 및 미래의 메모리 기술을 사용하여 구현될 수 있다.

본 개시의 기술적 사상이 해결하려는 과제는, 신속하고, 전력를 덜 소모하면서 원하는 데이터에 대한 액세스 동작을 수행할 수 있는 멀티 프로세서 시스템 및 이에 포함된 프로세서의 데이터 관리 방법을 제공하는 데에 있다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 제1 캐시, 제2 캐시 및 행동 이력 테이블이 할당된 프로세서의 데이터 관리 방법은, 제1 캐시 및 제2 캐시 중 적어도 하나에 저장된 학습 캐시 라인 재사용 정보를 추적하는 단계, 재사용 정보를 행동 이력 테이블에 기록하는 단계, 및 행동 이력 테이블의 재사용 정보에 기초하여, 제1 캐시 및 제2 캐시에 저장된 복수의 캐시 라인들에 대해 수행될 미래의 동작에 대한 배치 정책을 결정하는 단계를 포함할 수 있다.

본 개시의 기술적 사상의 일측면에 따른 멀티 프로세서 시스템은, 각각에 대해 서로 다른 캐시 레벨을 갖는 제1 캐시 및 제2 캐시, 및 행동 이력 테이블에 기록된 재사용 정보에 기초하여, 제1 캐시 및 제2 캐시에 저장된 복수의 캐시 라인들에 대해 수행될 미래의 동작에 대한 배치 정책을 결정하도록 구성된 적어도 하나의 프로세서 코어를 포함하고, 재사용 정보는 제1 캐시 및 제2 캐시 중 적어도 하나에 저장된 학습 캐시 라인들의 재사용에 대한 정보일 수 있다.

본 개시의 기술적 사상의 일측면에 따른 프로세서에 의해 실행되는 명령들이 기록된 컴퓨터 판독 가능한 기록 매체에 있어서, 제1 캐시, 제2 캐시 및 행동 이력 테이블이 할당된 상기 프로세서에 의해 명령들이 실행될 때, 명령들은 프로세서가 동작들을 수행하게 하고, 동작들은 제1 캐시 및 제2 캐시 중 적어도 하나에 저장된 학습 캐시 라인 재사용 정보를 추적하고, 재사용 정보를 행동 이력 테이블에 기록하고, 행동 이력 테이블의 재사용 정보에 기초하여, 제1 캐시 및 제2 캐시에 저장된 복수의 캐시 라인들에 대해 수행될 미래의 동작에 대한 배치 정책을 결정할 수 있다.

본 개시의 기술적 사상에 따른 멀티 프로세서 시스템은, 데이터 라인의 미래의 행동(behavior)을 예측하여 배치함으로써, 상기 데이터 라인에 액세스 하는 데에 소모되는 전력을 감소시키는 동시에 상기 데이터 라인에 신속하게 액세스 할 수 있다.

도 1은 컴퓨터 시스템의 일부를 나타내는 블록도이다.
도 2는 컴퓨터 시스템의 캐시 계층의 예를 나타내는 도면이다.
도 3은 셋 연관 데이터 변환 주위 버퍼(translation look-aside buffer, TBL) 및 셋 연관 캐시를 포함하는 2-레벨 캐시 계층의 종래의 구성을 나타내는 블록도이다.
도 4는 본 개시의 일 실시예에 따라 태그리스 캐시의 구현 예를 나타내는 블록도이다.
도 5는 본 개시의 일 실시예에 따라 2-레벨 캐시 계층 및 2-레벨 캐시 위치 버퍼(cache location buffer, CLB)와 연결되는 2개의 CPU들을 포함하는 컴퓨터 시스템의 일부를 나타내는 블록도이다.
도 6은 본 개시의 일 실시예에 따른 싱글 모놀리식 최종 레벨 캐시를 갖는 태그리스 캐시 계층을 포함하는 컴퓨터 시스템의 일부를 나타내는 블록도이다.
도 7은 본 개시의 일 실시예에 따른 최종 레벨 캐시의 다수의 슬라이스들을 갖는 일반적인 태그리스 캐시 계층을 나타내는 블록도이다.
도 8은 본 개시의 일 실시예에 따른 미래 동작 예측(future behavior prediction, FBP)를 지원하도록 확장된 태그형 캐시 계층을 포함하는 컴퓨터 시스템의 일부를 나타내는 블록도이다.
도 9는 본 개시의 일 실시예에 따른 미래 동작 예측(future behavior prediction, FBP)를 지원하도록 확장된 태그 리스캐시 계층을 포함하는 컴퓨터 시스템의 일부를 나타내는 블록도이다.
도 10은 본 개시의 일 실시예들에 따른 3개의 행동 이력 테이블(behavior)을 나타내는 블록도이다.
도 11은 본 개시의 일 실시예에 따른 비균일 캐시인 L2 및 L3의 비균일 캐시 구조(non-uniform cache architecture, NUCA) 캐시 시스템을 포함하는 컴퓨팅 시스템의 일부를 나타내는 블록도이다.
도 12는 본 개시의 일 실시예에 따른 비균일 캐시 구조(NUCA)의 배치를 타겟으로 하는 행동 이력 테이블(BHT)을 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 컴퓨터 시스템의 일반적인 예측 및 수정, 또는 최적화를 타겟으로 하는 행동 이력 테이블(BHT)을 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.

종종, 컴퓨터 시스템의 메모리 시스템은 메인 메모리에 가까우며, 용량이 크고 느린 캐시(이하, 하이 레벨 캐시) 및 프로세서에 가까우며, 용량이 작고 빠른 캐시(이하, 로우 레벨 캐시)를 포함할 수 있다. 이러한 캐시의 구성은 일반적으로 캐시 계층, 메모리 계층 또는 메모리 시스템이라고 지칭할 수 있다. 캐시 계층의 각 레벨은 캐시 레벨로 지칭할 수 있다.

도 1은 컴퓨터 시스템의 일부를 나타내는 도면이다. 도 1에 예시적으로 도시된 컴퓨터 시스템은 각의 CPU(101)가 자신의 제1 레벨 프라이빗 캐시(102, L1 cache)를 할당받는 멀티 프로세서 시스템이다. CPU(101) 및 L1 캐시(102)에 대한 구체적인 실시예는 도 2를 참조하여, 후술하겠다.

도 1을 참조하면, 프라이빗 캐시는 데이터 유닛을 위한 공간이 있으며, 프라이빗 캐시가 할당된 CPU(또는 캐시와 동일한 노드에 있는 CPU, 프라이빗 캐시는 해당 노드에 대해 전용)의 CPU 활동들에 의해서 응답할 수 있는 캐시이다. 일 예로, 제2 레벨 캐시(103)는 모든 CPU(101)에 의해 공유되고 모든 CPU(101)에 의해 액세스되는 데이터 및 커맨드를 포함할 수 있다. 제2 레벨 캐시(103)는 글로벌 캐시로서 모든 CPU(101)의 활동들에 의해 응답하여 데이터 유닛을 위한 공간이 생성될 수 있다. 게다가, 제2 레벨 캐시(103)는 공유된 캐시이기 때문에 각각의 데이터 유닛은 하나의 공유된 카피(copy)에 존재할 수 있다. 반면 각 프라이빗 캐시는 각각 자신의 복제 카피를 가질 수 있다. 또한, 메모리(105)(또는, 메인 메모리)는 모든 CPU(101)에 액세스되는 데이터 및 커맨드를 저장할 수 있다. CPU(101)에 의해 생성된 어드레스는 가상 어드레스일 수 있으며, 메모리(105)는 물리적 어드레스에 의해 액세스될 수 있다.

도 1에 도시된 바와 같이, 복수의 CPU(101) 및 프라이빗 캐시를 갖는 컴퓨터 시스템은 복수의 캐시들(102, 103) 중 어느 하나에서 요청된 데이터 유닛을 찾고, 상이한 노드들에 저장된 데이터의 다수의 카피들을 일관성있게 유지하기 위한 효율적인 메커니즘을 필요로 할 수 있다.

도 1의 컴퓨터 시스템은 또한 메인 메모리 및 캐시 메모리 외에도 하나 이상의 제2 저장 장치(또는, 보조 기억 장치)를 포함할 수 있다. 이러한 제2 저장 장치는 디스크(104)일 수 있으며, 디스크(104)는 하나 이상의 하드 드라이브, 광 드라이브, 플래시 드라이브 등을 포함할 수 있다. 디스크(104)는 메모리(105)보다 더 큰 데이터 용량을 가질 수 있으며, 다만, 메모리(105)와 같이 실제 주소를 사용하여 디스크(104)에 직접 액세스를 할 수 없다. CPU(101)가 디스크(104)에 저장된 데이터에 액세스하기를 원할 경우, 가상 메모리 시스템(미도시)은 페이지(page)라 불리는 데이터 청크(chunk)를 해당 페이지에 해당하는 가상 주소로부터 물리 주소로 변환할 수 있다. 일반적으로 "translation look-aside buffer" 또는 TLB라고하는 특별한 종류의 변환 캐시(그림 1에 표시되지 않음)는 가상 페이지에서 물리 페이지로의 변환 매핑을 캐시할 수 있다. 가상 메모리 시스템은 디스크(104)에 위치된 데이터의 일부를 메모리(105)에 저장하는 캐싱 시스템에 해당할 수 있다.

도 2는 컴퓨터 시스템의 캐시 계층의 예를 나타내는 도면이다. 도 2는 CPU가 CPU 코어와 함께 커맨드 TLB 및 데이터 TLB와 같은 캐시형 구조를 포함하는 것으로 도 1에서 도시된 캐시의 구성보다 상세하게 나타낸 도면이다.

도 2를 참조하면, 도 1의 제1 레벨 캐시(102)는 CPU(204)와 제2 레벨 캐시들(207) 사이에 위치된 커맨드 캐시(200) 및 데이터 캐시(206)를 포함할 수 있다. 도 2의 컴퓨터 시스템은 유니-프로세서(하나의 프로세서)로서 도시되었으나, 도 2의 컴퓨터 시스템은 멀티 프로세서 시스템의 일부일 수 있다.

CPU(204)가 캐시 히트(cache hit)인 경우, 캐시에 존재하는 데이터를 요청할 때의 상기 요청은 캐시 미스(cache miss)인 경우, 캐시에 존재하지 않는 데이터에 대한 액세스보다 훨씬 빠르게 서비스 될 수 있다. CPU (204)에 의해 실행되는 애플리케이션들 중 캐시 미스가 더 적게 발생하는 애플리케이션은 캐시 미스가 더 많은 애플리케이션보다 더 신속하게 실행되고 에너지를 덜 소비할 수 있다. 따라서, 컴퓨터 시스템에서 캐시 미스를 피하기 위한 기술이 연구되고 있으며, 액세스 지연과 메모리 트랜잭션에 의해 소모되는 에너지를 줄이기 위해 캐시 히트 및 캐시 미스를 효율적으로 구현할 수있는 구현을 설계에 관하여도 연구가 진행되고 있다.

일반적으로 데이터는 캐시 라인으로 알려진 프로세서의 워드 크기보다 큰 고정 청크로서 캐시에 설치될 수 있다. 오늘날의 일반적인 캐시 라인 크기는 예를 들어 32, 64 및 128 바이트(byte)이지만, 이에 국한되지 않고, 보다 많은 캐시 라인 크기 및 더 작은 캐시 라인 크기가 다양하게 구현될 수 있다. 또한, 캐시 라인 크기는 캐시 구현 방식에 따라 가변적일 수 있다.

메모리(208)에서 데이터 배치(placement)를 조직하는(organize) 방법은 각각의 데이터 워드가 하나의 특정 캐시 라인에 상주(reside)하도록 정적으로 매핑되는 방식이다. 각 캐시는 일반적으로 세트로 알려진 각 캐시 라인이 상주할 수 있는 캐시 부분을 식별하는 인덱싱 기능을 가질 수 있다. 세트는 동시에 하나 이상의 캐시 라인을 저장할 공간을 포함할 수 있다. 세트가 보유할 수 있는 캐시 라인의 개수는 연관성(associativity)이라 정의될 수 있다. 하나의 캐시의 모든 세트에 대한 연관성은 동일할 수 있다. 이러한 캐시는 종종 세트 연관 캐시라고 지칭될 수 있다. 연관성은 세트 간에 다를 수 있으며, 캐시 라인을 보유할 수 있는 세트의 각 공간을 웨이라고 정의할 수 있다.

각 세트에 저장된 각 캐시 라인의 신원(또는, 식별 정보)을 결정하기 위해 캐시의 캐시 라인에는 각각 연관된 일부 식별자가 있을 수 있다. 이러한 식별자의 일반적인 예로는 어드레스 태그가 있을 수 있다. 캐시에서 특정 캐시 라인을 찾을 때 캐시의 어드레스를 사용하여 캐시 세트를 결정할 수 있다. 대응하는 세트의 캐시 라인의 어드레스 태그는 캐시 라인을 식별하는데 사용되는 어드레스의 태그 부분(예를 들어, 후술될 도 3에 도시되고 아래에 설명된 TAG 및 ATAG를 참조)과 비교되어 원하는 캐시 라인이 어느 캐시에 상주하는지를 결정할 수 있다. 또한, 어드레스 태그는 어떤 방식으로 캐시 라인이 캐시에 상주하는지, 즉, 캐시 라인을 보유할 수 있는 세트의 공간 중 어느 공간에 있는지를 나타낼 수 있다. 일반적으로 이러한 ADDR 어드레스 태그의 크기는 상대적으로 클 수 있고, 30~40 비트 범위에 포함될 수 있으며, 일반적인 캐시 라인 크기의 6~10%일 수 있다.

각 캐시에는 세트에 유지할 캐시 라인과 축출(evict)(또는, 교체)시킬 캐시 라인을 결정하여 기본 캐시 라인을 교체 세트로 가져올 공간을 결정하는 빌트-인 전략들을 가질 수 있다. 교체된 캐시 라인은 희생된 캐시 라인으로 지칭될 수 있다. 캐시 메모리와 함께 사용되는 교체 정책에는 LRU(least-recently used), 의사 LRU 및 무작위 대체 정책이 포함될 수 있으며, 다만, 이에 국한되지는 않는다.

포괄적 캐시 계층은 하나의 캐시 레벨(예를 들어 L1 캐시)의 데이터 블록에 존재하는 데이터 블록(예를 들어, 캐시 라인)의 카피는 L1 캐시보다 더 높은 하이 캐시 레벨(예를 들 L2 및 L3 캐시)의 데이터 블록에도 존재할 수 있다. 배타적 캐시 계층은 전체 캐시 계층에 존재하는 데이터 블록(예를 들면, 캐시 라인)의 카피를 하나만 가지며 비포괄적 캐시 계층는 상기 두 가지 전략이 혼합될 수 있다. 배타적이고 비포괄적 캐시 계층에서는 주어진 캐시 레벨에서 캐시 라인이 축출될 때, 축출되는 캐시 라인의 카피는 더 높은 캐시 레벨의 캐시 라인이 설치될 수 있다.

캐시 및 캐시 라인에 관한이 위의 서술 내용을 기반으로 도 1 및 도 2에 도시된 캐시 계층 내에서 특정 캐시 위치를 식별하는 방법을 이하 서술한다.

도 3은 셋 연관 데이터 변환 주위 버퍼(translation look-aside buffer, TBL) 및 셋 연관 캐시를 포함하는 2-레벨 캐시 계층의 종래의 구성을 나타내는 블록도이다. 도 3은 CPU(301), DTLB(303), L1 캐시(307) 및 L2 캐시(311)를 포함하는 컴퓨터 시스템의 노드의 구현 예를 나타내는 도면이다.

도 3을 참조하면, CPU(301)는 DTLB(303)에서 연관 룩업을 수행하는데 사용되는 가상 어드레스(VADDR, 302)를 포함하는 메모리 요청을 생성할 수 있다. 가상 어드레스(302)는 P-오프셋(P-OFFSET)(예를 들어, 가상 어드레스(302)의 하위 레벨 비트들로 구성), 태그(TAG) 및 인덱스(INDEX)로 구분될 수 있다. 가상 어드레스(302)의 인덱스(INDEX) 부분은 어드레스 변환이 저장될 수 있는 DTLB(303) 내의 세트를 식별하는데 사용될 수 있다.

도 3에서는 도시된 DTLB(303)는 식별된 세트의 2개의 엔트리를 나타내는 양방향 연관 구성을 가질 수 있다. 각 엔트리는 어드레스 태그(ATAG, 304) 및 물리적 페이지 프레임(PPF, 305)으로 구성될 수 있다. 가상 어드레스(302)의 태그(TAG) 부분은 식별된 세트의 각 엔트리의 ATAG(304)와 비교될 수 있다. 로직 (318)은 엔트리들 중 어느 하나에 대하여 태그(TAG) 부분과 ATAG(304)의 일치가 존재하는지를 결정하고, 일치하는 경우에는 일치하는 ATAG(304)에 대응하는 PPF(305)를 선택하도록 MUX(306)를 제어할 수 있다. 물리 어드레스(PADDR) (316)는 MUX(306)에 의해 선택된 PPF(305)를 가상 어드레스(302)의 P-오프셋(P-OFFSET) 부분과 연결함으로써 구성될 수 있다. 식별된 세트의 엔트리들 중 모든 엔트리들이 가상 어드레스(302)의 태그(TAG) 부분과 일치하지 않으면, TLB 필(fill) 동작이 수행되고, 필요한 변환 엔트리가 DTLB(303)로 제공될 수 있다.

PADDR(316)은 L1 캐시(307)에서 룩업을 수행하는데 사용될 수 있다. 구체적으로, PADDR(316)의 인덱스(INDEX) 부분은 요청된 데이터를 포함하는 캐시 라인이 저장될 수있는 세트를 식별하는데 사용될 수 있다. 도시된 L1 캐시 (307)는 식별된 세트 내의 2 개의 엔트리를 갖는 2-웨이 연관 구조를 가질 수 있다. 각각의 엔트리는 어드레스 태그(ATAG, 308) 및 대응하는 캐시 라인의 데이터 (309)로 구성될 수 있다. PADDR(316)의 태그(TAG) 부분은 식별된 세트의 각 엔트리의 ATAG와 비교된다. 로직(319)은 엔트리들 중 어느 하나에 대한 매칭이 있는지를 결정하고, 대응하는 데이터를 선택하도록 MUX(310)를 제어할 수 있다. 엔트리들 중 어느 것도 일치하지 않으면(예를 들면, L1 MISS(317)인 때에), L2 캐시 (311)에서 룩업이 필요할 수 있다. L2 캐시 인덱싱을 위한 인덱스(INDEX) 및 태그(TAG) 부분으로의 PADDR(316)의 분할은 L1 캐시 인덱싱을 위한 분할과 다를 수 있지만 L2 캐시 인덱싱의 나머지 단계는 일반적으로 L1 캐시의 룩업을 위해 수행 된 것과 유사할 수 있다. L2 캐시의 미스가 결정되면 상위 캐시 또는 메모리 액세스에 대한 새로운 조회가 필요할 수 있다. L1 캐시에 의해 사용되는 PADDR (316)의 인덱스(INDEX) 부분이 P 오프셋(P_OFFSET) 비트들로 구성되면, MUX (306)로부터 출력되는 PPF 정보가 이용 가능하기 전에 L1 캐시(307)에 대한 액세스가 시작될 수 있음을 알 수 있다. 이는 종종 가상적으로 인덱싱된 물리적 태그 캐시(VIPT)라고 지칭될 수 있다.

통상의 기술자는 도 3에 도시된 것과 유사한 메모리 계층을 각각 갖는 다수의 "노드들"이 함께 접속되어 일관성있는(coherent) 멀티 프로세서 시스템을 형성할 수 있음을 이해할 것이다. 멀티 프로세서의 또 다른 예가 도 1에 나와 있으며 각 CPU에는 자체 L1 캐시가 있을 수 있다. 이것은 더 높은 다음 캐시 레벨에서 항상 데이터를 검색하는 것이 더 이상 충분하지 않기 때문에 요청된 데이터가 상주하는 위치를 찾는 작업을 더욱 복잡하게 만들 수 있다. 다른 노드의 캐시를 검색하고 다른 노드에 저장된 데이터의 복수의 카피들을 일관성있게 유지하는 메커니즘이 필요하다.

도 4는 본 개시의 일 실시예에 따라 태그리스 캐시의 구현 예를 나타내는 블록도이다. 상기 캐시는, 요청된 캐시 라인이 속하는 캐시 라인 및 캐시 라인 내의 위치를 지시하는 매칭 캐시 테이블 엔트리(matching cache table entry, CTE, 때때로 영역 위치라고 불림)의 요청된 캐시 라인에 대응하는 위치 정보(location information, LI)에 의존한다. 위치 정보는 때때로 캐시 라인 포인터(cache line pointers, CP)로서 불릴 수 있다. 이는 컴퓨터 시스템이 적절한 캐시에서 직접 캐시 룩업을 수행한다. 도 4에 도시된 태그리스 캐시의 일 구현 예는 2-레벨 캐시 계층 및 2-레벨 캐시 위치 버퍼(cache location buffer, CLB) 계층을 포함한다. 이 때, 제1 레벨은 가상으로 액세스되고, 제2 레벨은 물리적으로 액세스된다.

예를 들면, 도 4의 시스템(시스템은 멀티 프로세서 시스템 내의 노드)에서의 위치 정보는 L1 캐시와 L2 캐시 사이에서 구별될 수 있으며, 더 나아가, 도 4에 도시되지 않은 멀티 프로세서 시스템 내의 나머지 캐시들 사이에서도 구별될 수 있다. 도 4는 본 개시의 일 실시예에 따라 멀티 캐시 시스템의 다른 노드에 연결될 수 있는 태그리스(tag-less) 노드를 나타내는 도면이다. 멀티 캐시 시스템은 세트-연관 캐시들로 구성된 2-레벨 캐시 계층 및 L0 캐시가 구비된 CPU(401)를 포함할 수 있다.

도 4에는 셋-연관 CLB들로 구성된 2-레벨 CLB 계층이 도시되어 있으며, 제1 레벨 CLB(410)와 제2 레벨 CLB(420)는 CPU(401)에 의해 생성되는 어드레스(402)에 의해 인덱싱될 수 있다. 본 명세서에서 사용되는 CLB1은 제1 레벨 CLB를 의미할 수 있고, CLB2는 제2 레벨 CLB를 의미할 수 있다.

CLB1(410)은 적어도 하나의 어드레스 태그(AT, 411) 및 캐시 위치 테이블(CLT, 412)을 포함할 수 있다. CLT(412)는 영역(또는, 마이크로 페이지) 정보(Region Information, RI, 413)와 같은 부가적인 정보를 저장할 수 있다. 도 4에서는 일 실시예로서 영역당 4개의 LI들을 도시하고 있으며, 연구에 따르면, 영역당 8 내지 16개의 LI(즉, 영역 당 8 내지 16개의 데이터 유닛들(캐시 라인들))가 저비용, 고효율의 동작 성능을 가질 수 있을 것이다. LI는 멀티 프로세서 시스템에서 해당 캐시 라인을 찾을 수 있는 위치가 인코딩되어 생성된 것일 수 있다. 예를 들어, LI는 데이터 유닛이 발견될 수 있는 캐시의 식별 정보(identity)를 포함할 수 있다. 또한, LI는 데이터 유닛이 발견될 수 있는 캐시 내의 위치를 포함할 수 있다. 대안적으로, LI는 데이터 유닛이 발견될 수 있는 노드의 식별 정보를 포함하거나 노드의 위치에 관한 정보를 나타내는 심볼을 포함할 수도 있다. 예를 들어, 심볼 "MEM"은 데이터 유닛이 메모리에서 발견될 수 있음을 나타낼 수 있다. 적어도 일부의 실시예들에서, "don’t know"라는 심볼은 데이터 유닛의 위치가 해당 영역에 대응하는 CLT(412)에 저장되어 있지 않음을 나타낼 수 있다.

MUX(416)는 ADDR(402)의 TAG 부분과 매칭되는 AT(411)를 갖는 캐시 위치 테이블(cache location table, CLT)를 선택하고, MUX(415)는 ADDR(402)의 LI-OFFSET 부분에 기초하여 요청된 캐시 라인에 대응하는 LI를 선택할 수 있다. 선택된 LI에 저장된 캐시 식별 정보가 L2 캐시(440)에 대응하는 경우에, L2 캐시(440) 내의 요청된 데이터 유닛을 액세스하기 위한 어드레스(417)는 어드레스(402)의 인덱스 부분 및 LI의 일부에 기초하여 생성될 수 있다. 일 예로, 세트 연관 L2 캐시(440)의 부분은 요청된 데이터 유닛이 저장되는 연관 웨이(associative way)에 대응하는 정보를 포함할 수 있다. 선택된 LI에 저장된 캐시 식별 정보가 L1 캐시(430)에 대응하는 경우에, 요청된 데이터 유닛에 액세스하기 위한 어드레스(418)는 다른 어드레스(417)와 유사한 방식으로 생성될 수 있다.

동일한 연관성을 갖는 셋 연관 캐시로 구성된 캐시 계층의 경우에, 각 LI의 비트 수는 CLB가 처리하는 캐시 계층의 웨이의 수 및 캐시의 수에 의존한다. 하나의 LI 값은 유효하지 않은 패턴(“MEM”)을 위해 남겨진다. 일 실시예로, LI 비트의 수는 CLB에 의해 커버된 캐시의 개수의 로그 베이스 2에 +1한 값(즉, log2 (way)+log2(levels)+1))와 동일할 수 있다. 상이한 캐시 레벨의 웨이의 개수가 변하는 경우 또는 세트 연관 캐시 이외의 캐시가 사용되는 경우, 통상의 기술자는 다른 LI 표현이 가능하다는 것을 알 것이다. 일반적으로 LI의 크기는 일반적인 어드레스 태그의 크기보다 작다. 각 레벨에서 16 웨이 연관 캐시를 갖는 2-레벨 캐시 계층은 6개의 LI 비트를 사용하여 인코드될 수 있다.

도 4의 일 실시예에 따라 L1 캐시(430) 및 L2 캐시(440)의 각각의 엔트리가 그 캐시 라인과 관련된 역방향(backwards) 포인터(BP, 432, 442) 및 데이터(431, 441)를 포함할 수 있다. 일 실시예로, 역방향 포인터는 CLB2(420)의 CLE(Cache Location Entry)들 중에서 연관된 CTE를 지시할 수 있다. CLB2(420)의 각각의 CTE는 어드레스 태그(AT, 421), CLT(422) 및 CLB1 포인터(CIP, 423)를 포함할 수 있다. CLB2 엔트리가 CLT1(410)에 대응하는 CLT를 포함하는 경우에, 그 CIP(423)는 해당 CLT가 포함된 엔트리를 가리킬 것이다. 위와 같은 경우, CLB1(410)는 해당 영역에 대한 최신 정보를 포함할 수 있다. 또한, CLB2(420) 내의 영역에 대한 CLB 엔트리는 패시브 CLB 엔트리(또는, 패시브 엔트리)로 정의될 수 있는 반면, CLB1(410) 내의 영역에 대한 CLB 엔트리는 액티브 CLB 엔트리(액티브 엔트리)라고 정의될 수 있다. 일 실시예에서, CLB1(410)이 영역에 대한 액티브 엔트리를 포함한다면, CLB2 (420)는 영역에 대한 패시브 엔트리를 포함할 수 있다.

본 개시의 적어도 하나의 일 실시예에서, CLB1(410)에서 어드레스(402)와 일치하는 CTE가 발견되지 않으면, 어드레스(402)에 대응하는 CTE가 CLB2(420)에서 검색되어 CLB1(410)에 카피(copy)되는 반면, CLB1(410) 내의 오래된 CTE는 CLB2(420)에 카피될 수 있으며, 이는 필(PILL) 및 스필(SPILL) 동작으로 지칭될 수 있다. 일 예로, 스필(SPILL)은 소정의 캐시가 데이터 유닛을 상이한 레벨 캐시로 축출(evict)하고, 상이한 레벨 캐시에서 가져올 수 있는 데이터 유닛을 위한 공간을 만들 때 수행될 수 있다. 캐시 계층과 유사하게 CLB 레벨도 포괄적인 계층 구조를 형성하기 때문에 CLB 레벨 간에 CLB 엔트리가 이동할 때에 데이터 유닛에 대한 필/스필 동작과 유사한 필/스필 동작이 수행될 수 있다. 일 실시예에서, 디렉토리(DIR)는 CLB 계층 구조의 루트(root)에 있으며, 최상위 레벨 CLB로 필/스필할 수 있다.

필/스필 동작과 동시에 요청된 데이터 유닛에 대한 액세스를 시작할 수 있다.

멀티-레벨 CLB 구현 예에서 CLB들의 내용은 그들이 포함된 멀티- 레벨 캐시 시스템의 데이터 유닛들의 위치들과 일관되게 유지(또는, 관리)될 수 있다. 일 예로, CPU로부터 데이터 유닛 요청에 의한 데이터 유닛의 이동, 데이터 유닛의 축출, 데이터 유닛의 프리 페치 및 데이터 유닛에 대한 일관성 동작에 의한 캐시 계층에서 이동되는 데이터 유닛은 이에 대응하는 하나 또는 복수의 CLB들에서의 LI에 대한 업데이트를 야기할 수 있다. 예를 들어, 도 4에서, 캐시(440)로부터 데이터 유닛(441)을 축출시키는 단계는 데이터 유닛(441)과 대응되는 CLE(예를 들면, CLB2(420) 내에 포함된 CLE)를 찾기 위해 데이터 유닛(441)과 연관된 역방향 포인터(442)를 따르는 동작 및 데이터 유닛의 새로운 위치를 가르키는 LI를 업데이트하는 동작을 포함할 수 있다. 만약 CLB2(420)의 CLE에 포함된 CIP 포인터(423)가 유효한 경우에는, CLB1(410)의 데이터 유닛과 대응하는 CLE를 찾기 위해 CIP 포인터(423)를 따르고, 캐시 라인과 연관된 데이터 유닛의 LI를 업데이트할 수 있다. 일 실시예로, 유효한 CIP 포인터가 존재하면 CLB2(420)의 CLE는 업데이트되지 않으며, 액티브 CLT들만이 업데이트될 수 있다.

전술한 바와 같이, 이들 실시 예에 따른 태그리스(tag-less) 캐시 시스템, 즉 캐시에 저장된 데이터 유닛이 캐시와 연관된 어드레스 태그를 갖지 않는 캐시 시스템을 사용하면, 다른 저장 장치에 위치한 다양한 캐시 라인들이 CPU(401)에 의해 요청될 때 발생하는 다양한 종류의 트랜잭션들(transactions)을 야기할 수 있다. 도 4에 도시된 노드는 복수의 캐시 노드들로 구성된 보다 큰 멀티 프로세서 시스템의 서브 시스템(또는 노드)일 수있다. 복수의 노드들에서 캐시의 데이터를 일관성있게 유지하려면 캐시 일관성 프로토콜이 필요할 수 있다. 예를 들면, 캐시 일관성 프로토콜은 스누핑(snooping) 또는 디렉토리 기반 일관성으로 구현될 수 있다. 캐시 일관성 프로토콜은 도 4의 노드에 일관성 요청 또는 외부 요청(EXTERNAL REQUEST)을 전송할 수 있다. 이러한 외부 요청(EXTERNAL REQUEST)은 통상적으로 CLB2(420)로 우선적으로 전송될 것이며, CLB2(420)는 소정의 조건(예를 들면, CLB2 미스된 때 또는 인액티브(inactive)된 CIP 포인터 및 메모리 패턴 값을 홀딩하는 요청된 캐시 라인의 위치 정보를 포함하는 엔트리에 CLB2 히트된 때)에서 캐시 시스템이 요청한 캐시 라인을 갖지 않는다고 결정할 수 있다. L1 캐시 및 L2 캐시에 대하여 더 이상의 동작(예를 들면, 일관성 필터링(coherence filtering))이 필요하지 않은 경우에도 액티브 CLT에 대응하는 위치 정보(LI)는 데이터 유닛과 관련된 새로운 위치를 추적하기 위해 업데이트될 필요가 있다. 그렇지 않으면, CLB2 룩업은 요청된 위치 정보를 제공하거나 CLB1(410)가 관련된 위치 정보를 저장하는 것으로 결정할 수 있다. 후자의 경우에, 요청된 캐시 라인의 위치 또는 캐시 라인이 캐시 서브 시스템에 존재하지 않는다는 것을 결정하기 위해 CLB1(410)의 룩업이 필요할 수 있다. CLB1(410)의 해당 위치 정보는 메모리 패턴을 포함할 수 있다. 무효화 요청, 읽기 요청 또는 독점적 읽기 요청과 같은 일관성 요청의 성격에 따라, 일관성 프로토콜은 요청된 데이터 유닛에 대해 일부 작업을 수행하고 상태를 변경할 수 있다. 액티브 CLT 내의 대응하는 위치 정보(LI)는 데이터 유닛과 관련된 새로운 위치를 추적하기 위해 업데이트 될 필요가 있을 수 있다.

비록 도 4에 도시된 노드가 2개의 캐시 레벨로 구성된 것을 개시하고 있으나, 이는 예시적 실시예로서 이에 국한되지 않으며, 노드는 다양한 개수의 캐시 레벨로 구성될 수 있으며, 하나 이상의 CPU를 포함 할 수 있다. 또한, 노드의 캐시 레벨 개수와 CLB 레벨 개수가 동일 또는 상이할 수 있다.

도 5는 본 개시의 일 실시예에 따라 2-레벨 캐시 계층 및 2-레벨 캐시 위치 버퍼(cache location buffer, CLB)와 연결되는 2개의 CPU들을 포함하는 컴퓨터 시스템의 일부를 나타내는 블록도이다. 예를 들어, 도 5의 컴퓨터 시스템은 하나의 CLB(CLB1A 503, CLB1B 513)과 프라이빗 캐시 L1 캐시(504, 514)를 가진 자체 1-레벨 캐시 계층 내에 있는 두 개의 CPU 노드들(580, 590)을 포함할 수 있다. 컴퓨터 시스템은 또한 2개의 CPU(501, 511) 사이에서 공유되는 글로벌 공유 L2 캐시(523)(또는, 최종 레벨 캐시(Last-Level Cache, LLC)라 함)를 포함할 수 있다.

CLB1(513 또는 503)의 룩업은 전술한 CLB1(도4, 410)과 유사한 기술을 사용하여 각각의 CPU(501, 511)에 의해 생성된 어드레스를 기반으로 하나의 위치 정보(LI)를 선택할 수 있다. 도 5에 도시된 CLB1A(503) 및 CLB1B(513) 내의 2 개의 CLT 엔트리들에 의해 시작된 3개의 화살표들에 의해 지시된 바와 같이, 선택된 위치 정보(LI)는 L1 캐시(504, 514), L2 캐시(523) 또는 다른 노드(570, 571) 중 어느 하나가 될 위치를 식별할 수 있다. 이러한 예시에서, CLB1A(503)는 공유된 L2 캐시(523)의 데이터(505)를 액세스된 데이터로 식별하는 반면, CLB1B(513)는 자신의 L1 캐시(514)의 데이터를 액세스된 데이터로 식별할 수 있다.

도 6은 본 개시의 일 실시예에 따른 싱글 모놀리식 최종 레벨 캐시를 갖는 태그리스 캐시 계층 구조를 포함하는 컴퓨터 시스템의 일부를 나타내는 블록도이다. 도 6은 태그리스 멀티 프로세서 메모리 시스템을 나타낸다. 이하, 태그리스 멀티 프로세서 메모리 시스템은 메모리 시스템으로 지칭할 수 있다.

도 6을 참조하면, 메모리 시스템은 Node-1 (601)에서 Node-N (699)까지의 N 개의 노드들을 포함할 수 있다. 각 노드는 X 레벨의 CLB 및 Y 레벨의 프라이빗 캐시, 즉 노드에 전용인 캐시를 가질 수 있다. 노드들은 네트워크 온 칩 회로(NoC)(650)를 통해 서로 연결될 수 있다. 또한, NoC(650)는 노드를 디렉토리 (DIR, 660), 글로벌 최종 레벨 캐시(LLC, 670) 및 메모리(680)에 연결시킬 수 있다. DIR(660)은 CLB와 유사하게 구성되고 적어도 하나의 어드레스 태그 캐시 위치 테이블(CLT, 662)을 포함할 수 있다. 또한, 엔트리는 이하에서 상세하게 설명되는 영역 정보(RI, 663)와 같은 추가 정보를 더 포함할 수 있다. 노드의 최상위 CLB(CLB-X 630, 693)는 DIR(660)로부터/에 스필/필 동작을 수행할 수 있다. 또한, DIR(660)은 캐시와 CLB의 내용을 일관되게 유지하가 위한 일관성 프로토콜에서 핵심적인 역할을 수행할 수 있다.

CLB와 DIR은 데이터 캐시 계층 구조의 내용에 대한 정보로 메타 데이터를 캐싱하는 하나의 포괄적인 "캐시 계층 구조"를 형성할 수 있다. L-1에서 L-Ys까지의 L-1과 LLC를 포함하는 데이터 계층 구조는 인클루젼 프로퍼티들(inclusion properties)이 없는 개별 캐시 계층으로 보일 수 있다. 예를 들어, 데이터 계층 구조는 비포괄적 구조, 포괄적 구조 또는 배타적 구조일 수 있다.

도 6에 도시된 실시예에서, 각각의 노드는 L0-D 및 L0-I로 도시된 0개, 1개 또는 복수의 태그 기반 캐시를 포함하는 하나의 CPU(예를 들어, CPU-1(600), CPU-2(696))를 포함할 수 있다. 임의의 L0 캐시들에 의해 충족될 수 없는 메모리 요청들은 대응하는 CLB 엔트리 CLT를 검색하여 노드의 CLB-1(예를 들어, 610)에서 룩업을 생성할 수 있으며, 도 4의 CLB-1(410)과 유사한 방식을 사용할 수 있다. 대응하는 엔트리가 CLB-1(610)에서 발견되는 경우에, 요청된 데이터 유닛에 대응하는 위치 정보(LI)는 CLT 필드(612)에 위치될 수 있다. 위치 정보(LI)는 요청된 데이터 유닛을 찾을 수 있는 위치를 식별할 수 있다. 일 실시예에서, 노드-1(601)의 CLB-1(610)에 있는 위치 정보(LI)는 자신의 캐시들(L-1(620) 내지 L-Y(640)), LLC(670), 메모리(680) 또는 임의의 다른 노드들(690 내지 699)를 추적하는 데이터 유닛의 위치를 식별할 수 있다. 일 실시예에서, 위치 정보(LI)는 식별된 캐시 내의 데이터 유닛의 위치를 식별 할 수 있다. 일 실시예에서, 위치 정보(LI)는 데이터 유닛이 노드에 접속된 CPU (610)의 임의의 캐시들(L0-D 또는 L0-I)에 상주하는지 여부를 나타낼 수 있다.

캐시(또는 메모리) 위치가 요청된 데이터가 발견될 수 있는 위치로서 식별되면, 디렉토리(DIR, 660)를 참조하지 않고, 그 캐시를 직접 리드함으로써 데이터 요청을 만족시킬 수 있다. 노드가 요청된 데이터가 발견되면 해당 노드의 CLB-X로 요청이 전송되고 도 4에서 전술된 외부 요청과 마찬가지로 요청이 충족될 수 있다. 한편, 데이터를 찾기 위해 디렉토리(DIR, 660)를 참조할 필요가 없다. 이것은 디렉토리(DIR, 660)가 노드 외부의 데이터 액세스를 위해 참조되고, 업데이트되는 디렉토리 기반 일관성 체계와 다를 수 있다.

도 6은 각각의 노드에서 하나의 CPU를 도시하지만, 이는 예시적 실시예로서 이에 국한되지 않으며, 노드는 입출력 장치와 같은 메모리에 액세스 할 수 있는 CPU, GPU, 가속기 또는 기타 장치들을 포함할 수도 있다. 또한, 노드 별로 각 노드에 속한 CLB와 캐시의 구성과 크기는 동일 또는 상이할 수 있다.

일 실시예에서, 도 6의 포괄적인 CLB/DIR 계층 구조를 기반으로 레벨 별 엄격한 계층 검색이 수행될 수 있다. 위치 정보가 레벨 CLB-i에서 발견되지 않으면, 룩업은 다음 레벨 CLB-(i+1)에서 수행될 수 있다. 노드의 최상위 레벨(CLB-X)에서 위치 정보를 찾을 수 없는 경우에는 DIR에서 검색이 수행될 수 있다. 위치 정보가 CLB 레벨 또는 DIR에서 발견되는 경우, 해당 레벨의 해당 위치 정보로 식별된 데이터 위치로 읽기 요청을 전송할 수 있으며, 요청된 영역에 해당하는 새 CLE가 CLB-1에 생성될 수 있다. 일 실시예에서, CLB/DIR 계층 구조는 포괄적일 수 있다. 이는 CLB-L 레벨에서 CLB 엔트리를 사용할 수 있는 경우, CLB-(L+1) 레벨에 CLB 엔트리가 설치되어 있어야 함을 의미할 수 있다. CPU에 가장 가까운 CLB 엔트리는 액티브될 수 있다. 일 실시예에서, 캐시 레벨 K(뿐만 아니라 하부 캐시, 즉, 도 6의 상위 레벨)와 특정 CLB 레벨 C(뿐만 아니라 모든 상위 CLB 레벨, 즉. 도 6의 하위 CLB 레벨) 사이에 포함이 포함될 수 있다. 예를 들면, 데이터가 캐시 L-1(620) 내지 L-Y(640) 중 어느 캐시에서나 이용 가능하도록 CLB-X (630)에는 데이터에 대응하는 엔트리가 있어야 한다. CLB-X(630)의 해당 엔트리가 축출되는 경우, 해당 영역의 모든 데이터는 캐시 L-1(620)에서 L-Y(640)까지 축출되어야 한다. 이를 강제 퇴거 (forced eviction)라고 정의할 수 있다. 더 나아가, CLB-1(610)까지의 동일한 노드의 모든 CLB 엔트리도 축출될 수 있다.

하나의 노드 내의 캐시 레벨들 사이 또는 LLC 내의 하나의 노드 내의 LLC(670)와 캐시간에는 포함 요건(inclusion requirement)가 없을 수 있다. 예를 들어, 특정 어드레스에 대응하는 유효한 데이터는 L1 캐시(620)에 존재할 수 있지만, L-Y 캐시(640) 및 LLC 캐시(670) 모두에 존재할 수 없다. 이렇게 하면, 캐시 바이 패스의 최적화를 시작할 수 있다. 예를 들면, 스트리밍 데이터는 L1 캐시(620)에 설치하기만 하면 되고, 다른 레벨 캐시에는 설치하지 않아도 될 수 있다. 그러나, 스트리밍 데이터에 대응하는 CLB 엔트리는 모든 레벨 캐시에 설치해야 될 수 있다.

디렉토리(DIR, 660)는 어드레스 태그(AT, 661), 캐시 위치 테이블(CLT) 및 영역 정보(RI)와 같은 CLB 형 정보를 포함할 수 있다. DIR(660)의 필드들은 CLB(예를 들면, CLB-X(630))의 필드들과 동일한 이름을 갖지만 구체적인 필드들의 내용은 상이할 수 있다. 일 실시예에서, DIR(660)의 영역 정보 필드(663)는 어느 노드가 영역을 추적하고 있는지를 나타내는 N개의 존재(presence) 비트(PB)를 포함하며, N은 시스템 내의 노드의 개수에 대응할 수 있다. 일 예로, PB의 비트 K가 설정되는 경우, 이는 노드 K의 CLB-X에 해당 엔트리가 있음을 의미할 수 있다. 이는 또한, 노드 K의 캐시 레벨 L-1 내지 L-Y 중 임의의 캐시 레벨에 캐시된 데이터가 있을 수 있음을 의미하며, 노드 K의 CLB-1에서 대응하는 엔트리가 되어, 노드 K의 CPU가 대응하는 영역의 임의의 캐시 라인에 액세스 할 수 있게 한다. 다만, 이는 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, 존재 비트(PB)는 다양하게 구현될 수 있다.

존재 비트(PB)는 영역을 분류하는 데 사용될 수 있다. 영역은 디렉토리(660) 내의 대응하는 엔트리의 존재 비트들 중 하나가 설정되면 프라이빗 영역(PR)으로 분류될 수 있다. 연구에 따르면 모든 액세스 된 영역의 평균 약 80 %가 광범위한 벤치 마크에서 프라이빗 영역으로 나타날 수 있다. 영역 분류 프라이빗 영역은 해당 영역의 데이터가 해당 존재 비트 세트가 있는 하나의 노드에만 존재할 수 있으며, 이 시점에서 다른 노드가 해당 지역의 데이터에 액세스 할 수 없다는 것을 의미할 수 있다.

DIR에서 유일하게 설정된 비트인 존재 비트를 갖는 노드(601)는 해당 영역이 프라이빗 영역(PR)임을 통지받을 수 있고, CLB(예를 들어, CLB-1 (610) 내지 CLB-X (630)) 내의 대응하는 영역 정보 (RI)에 영역 분류를 기록할 수 있다. 프라이빗 영역(PR)은 많은 면에서 효율적으로 액세스 될 수 있다. 예를 들어, 노드가 현재 읽기 권한만을 가진 노드에 있는 데이터 유닛에 대한 쓰기 권한을 얻으려면 글로벌 일관성이 필요하지 않을 수 있다. 즉, DIR(660)에 대한 액세스가 필요하지 않을 수 있다. 이는 오직 하나의 노드만이 데이터의 캐시 카피를 가질 수 있고, 다른 노드는 해당 영역의 데이터 유닛들 중 임의의 것에 액세스 할 수 없기 때문이다. 또한 프라이빗 영역의 데이터 유닛의 이동은 효율적으로 구현될 수 있는데, 이는 노드 외부의 어떠한 구조를 알릴 필요 없이 데이터가 캐시 계층 전체를 위아래로 이동할 수 있기 때문이다. 예를 들면, L-X에서 LLC로의 축출 또는 LLC에서 L-1로의 데이터 이동이 가능하다. 또한, 데이터 이동은 노드(610~630)의 로컬 CLB에 기록될 수 있다. 이는 노드(610 내지 630)의 CLB에 저장된 프라이빗 영역의 CLT 정보가 DIR(660)에 저장된 영역의 CLT 정보와 다를 수 있음을 의미할 수 있다.

두 번째 노드(690)가 프라이빗 영역에 액세스할 때에, 해당 노드(690)의 모든 CLB들(691~693)에서 CLB 엔트리들이 누락된 경우, 데이터에 액세스하기 위해 필요한 위치 정보 및 CLB들(691~693)의 자신의 CLB 엔트리들에 대한 생성을 허용하기 위한 요청을 DIR(660)에 할 수 있다. 위치 정보는 데이터에 액세스하고 CLB(691~693)에서 고유한 CLB 엔트리를 만들 수 있다. 이러한 요청은 프라이빗 영역에 대한 것이므로 DIR(660)에는 최신 정보가 없을 수 있고, 노드 (601)로부터의 최신 위치 정보를 수신하고, 노드(601)의 CLB가 더 이상 그 영역을 프라이빗 영역으로서 마크하지 않으며, 그 프라이빗 영역에 대한 자신의 CLT 정보를 갱신하고, 노드-2(690)에 대응하는 존재 비트를 설정하고, 노드-2(690)는 이제 해당 영역과 관련된 자신의 로컬 CLB 엔트리를 생성할 수 있다. 일 실시예에서, 노드(601)는 최신 위치 정보를 DIR(660)에 보내기 전에 해당 영역에 대한 모든 진행 중인 직접 데이터 메모리 요청을 완료해야 한다.

또 다른 노드(예를 들면, Node-N(699))가 영역에 액세스하는 경우, 해당 노드(699)에서 모든 CLB들의 CLB 엔트리들이 누락되어 있으면, DIR(660)에 소정의 요청을 보낼 수 있다. DIR(660)는 해당 영역에 대한 최신 정보를 포함하고, 노드(699)의 요청에 응답하여 적절한 정보를 제공할 수 있으며, 요청 노드(Node-N(699))에 대한 영역의 존재 비트를 설정할 수 있다.

둘 이상의 존재 비트 세트가 있는 영역은 공유 영역(Shared Region, SR)으로 분류될 수 있다. 이는 둘 이상의 노드가 이 영역의 위치 정보를 추적하는 CLB를 포함함을 의미할 수 있다. 또한, 해당 존재 비트 세트를 갖는 노드가 그들의 캐시 (예를 들어, 620 내지 640) 중 임의의 영역에 데이터 유닛을 저장할 수 있음을 의미할 수 있다. 예를 들어, 캐시 L-1 (620) 내지 캐시 L-Y(640)에 의해 노드 내에서 국부적으로 충족될 수 없는 데이터 유닛에 액세스 하기 위한 CPU(600)로부터 요청된 때에, 해당 영역이 공유 영역으로 분류된 경우에는 글로벌 일관성 트랜잭션(coherence transaction)을 시작해야 할 수 있다.

일 실시 예에서, 캐시 L-1(620) 내지 캐시 L-Y(640)으로부터 충족될 수 없는 읽기 동작에 대해서, 공유 영역 또는 프라이빗 영역에 대한 글로벌 일관성 읽기 트랜잭션은 그 로컬 CLB들(예를 들면, CLB-1(610)~CLB-X(630))로부터 획득한 위치 정보를 이용할 수 있다. 이와 같이 획득한 위치 정보를 이용하여 DIR(660)을 포함하지 않거나 위치 정보에 의해 식별될 수 있는 노드 이외의 임의의 노드와 통신하지 않고, 데이터에 직접 액세스할 수 있으며, 이를 다이렉트-투-마스터 액세스(direct-to-master access)라고 정의될 수 있다.

공유 영역에는 데이터 유닛의 위치를 추적하는 노드가 여러 개 있기 때문에 해당 데이터 유닛 이동을 해당 영역을 추적하는 모든 노드(해당 영역의 액티브 CLB 엔트리를 포함하는 노드) 및 이동된 데이터의 위치 정보가 반영되어야 한다. 데이터 유닛은 단위는 해당 노드에서 갱신될 수 있다. 일 실시예에서, 데이터 유닛을 추적하는 상이한 노드들의 CLB들의 위치 정보는 CLB들이 데이터가 상주하는 곳 (이하, 마스터 위치라 칭함)에 대해 일치하도록 일관된 방식으로 업데이트되어야 한다. 일 실시예에서, CLB로부터 검색된 위치 정보에 기초하여 액세스된 데이터 유닛의 위치가 정확한 데이터를 포함한다는 것이 보장될 수 있다.

이러한 데이터 유닛 이동에 대한 하나의 공통적인 이유는 글로벌 일관성 쓰기 기록 요청이다. 예를 들어, 현재 데이터 유닛에 대한 기록 허가를 갖지 않는 요청 노드가 글로벌 일관성 요청, 예를 들어 무효화 요청 또는 독점적 읽기 요청을 통해 기록 허가를 요청할 수 있다. 요청이 완료된 후 데이터 유닛는 요청 노드에만 상주할 수 있다.

일 실시예에서, 글로벌 일관성 기록 요청은 요청 노드(예컨대, 601)에 의해 해당 디렉토리 엔트리를 위치시키는 디렉토리(660)로 보내지고, 해당 디렉토리 엔트리의 영역에 대한 대응하는 존재 비트를 검색하고, 해당 요청은 존재 비트 세트를 갖는 모든 노드들(요청 노드는 제외)에 전달될 수 있다. 이들 노드들은 슬레이브 노드(예를 들어, 노드(690 및 699))로 지칭될 수 있다. 슬레이브 노드는 슬레이브 노드에서 시작된 데이터 유닛에 대한 향후 요청이 요청 노드로 전달되도록 할 때 ACK 메시지를 보낼 수 있다. 이것은 예를 들어 CLB 내의 데이터 유닛에 대한 그들의 위치 정보를 새로운 마스터 노드가 될 요청 노드 (601)를 가리키도록 변경함으로써 수행할 수 있다. ACK 메시지는 DIR (660)에 전송 될 수 있으며, DIR(660)은 ACK 메시지들을 합하고(aggregate), 모든 ACK 메시지들이 일단 수신되면, ACK를 요청 노드(601)에 전송하거나, 요청 노드(601)에 직접 수신한 ACK 메시지들을 전송할 수있다. 일단 요청 노드가 모든 ACK 메시지들이 수신되었다는 것을 알게되면, 캐시 라인에 대한 독점 쓰기 권한을 획득하고 요청을 완료할 수 있다. 일 실시예에서, 요청 완료 메시지는 요청 완료시 DIR(660)에 전송될 수 있다.

데이터 이동의 또 다른 일반적인 이유는 축출(또는, 교체)이다. 캐시 L-1 (620)에서 캐시 L-Y(640)로의 축출과 같은 노드에 국부적인 축출은 국부적으로 처리되고 로컬 CLB 엔트리에 의해 추적되며 노드 외부에서는 인지할 수 없다. 그러나, 예를 들어, 캐시 L-Y(640)에서의 소정의 데이터가 위치(641)로부터 LLC (670)의 새로운 위치(671)로 마스터 데이터 유닛의 전역 축출은 그 영역을 추적하는 모든 노드들(즉, 그 영역에 대한 CLB 엔트리를 갖는 모든 노드)에 반영되어야 한다. 일 실시예에서, 글로벌 축출은 먼저 이전 위치(641)에 저장된 데이터를 유효하게 유지하면서 이전 위치(641)에 저장된 데이터 유닛의 값을 새로운 위치(671)에 복사함으로써 구현될 수 있다. 그런 다음, 새로운 위치(671)에 관한 정보를 갖는 글로벌 일관성 축출 요청이 요청 노드(601)로부터 DIR(660)로 보내지고, DIR(660)에 의해 글로벌 일관성 축출 요청이 슬레이브 노드들(690~699)에 전달될 수 있다. 슬레이브 노드들(690~699)은 대응 위치 정보를 새로운 위치(671)로 업데이트하면, 슬레이브 노드들(690~699)은 ACK 메시지를 요청 노드(601)에 전송할 수 있다. 요청 노드(601)는 모든 ACK 메시지들을 슬레이브 노드들(690~699)로부터 수신한 때에, 데이터 유닛에 대한 축출 권한을 획득하고, 이전 위치에 대한 정보를 다시 요청할 수 있으며, 이로써 글로벌 일관성 축출 요청이 완료될 수 있다. 일 실시예에서, 글로벌 일관성 축출 요청에 대한 완료 메시지는 요청 완료시 DIR(660)에 전송될 수 있다.

일 실시예에서, 슬레이브 노드는 요청된 캐시 라인에 대한 요청(예를 들어, 모든 다이렉트-투-마스터 요청)이 완료 될 때까지 ACK 메시지를 전송하지 않을 수 있다.

일 실시예에서, 디렉토리(660)는 각 데이터 유닛에 대해 특정 유형의 글로벌 요청이 하나로 유지될 수 있음을 보장하는 차단 메카니즘을 구현할 수 있다. 이러한 요청 유형의 예는 글로벌 일관성 쓰기 요청 및 글로벌 일관성 축출 요청일 수 있다. 캐시 라인에 대한 블로킹은 요청이 완료된 후 또는 일관성 프로토콜에 의해 달리 명시된 경우 종료될 수 있다. 블로킹 메커니즘은 정확하게 동작할 수 있다. 예를 들면, 디렉토리의 데이터 유닛 당 하나의 락(lcok)으로 구현되거나, 어드레스가 제한된 락들의 풀에 해시(hash)되고, 데이터 유닛의 차단은 동일한 락에 해쉬된 다른 데이터 유닛들에 대한 액세스가 차단될 수 있다.

일 실시예에서, 블로킹은 데이터 유닛의 세분성(granularity) 대신 영역 세분성(granularity)을 가지고 수행될 수 있으며, 일부 CLB/디렉토리 스필/필 요청들은 업데이트가 완료될 때까지 블록킹이 수행되어야 한다. 이는 노드 및 디렉토리가 CLB 정보를 스필/필 하는 동안 글로벌 일관성있는 쓰기 요청이 진행되지 않음을 보장할 수 있다.

또 다른 유용한 영역 분류는 DIR(660)에 설정되는 영역과 관련된 존재 비트가 없는 영역일 수 있다. 이는 영역 데이터 유닛이 노드의 캐시 L-1 내지 캐시 L-Y 중 어느 하나에도 존재할 수 없고, 현재 노드들 중 어느 것도 데이터 유닛에 액세스할 수 없음을 의미할 수 있다. 이와 같은 영역을 비추적 영역(Untracked Region, UR)으로 정의될 수 있다. 비추적 영역의 데이터 유닛은 여전히 LLC(670)에 캐시될 수 있다. 일 실시예에서, 비추적 영역의 데이터 유닛은 임의의 글로벌 일관성 요청없이 LLC(670)로부터 축출될 수있다. DIR(660)에 해당 엔트리가 없는 영역은 메모리 영역(Memory Region, MR)으로 분류될 수 있다. 메모리 영역의 데이터 유닛은 노드나 LLC(670)에서 캐시 될 수 없다. DIR(660)로부터 CLT 항목을 교체하는 것은 해당 영역의 모든 데이터 유닛들이 LLC(670)에서 강제로 축출되어야 함을 나타낼 수 있다.

일 실시 예에서, 도 6의 캐시 시스템은 태그리스 캐시 시스템, 즉 캐시(예를 들어, LLC 및 노드들의 캐시 L-1 내지 캐시 L-Y)에 저장된 데이터 유닛이 그것과 관련된 어드레스 태그 대신 존재하는 연관된 어드레스 태그가 있는 위치 정보를 통해 데이터 유닛이 저장된 위치를 식별할 수 있다. 다만, CPU(600, 696) 내의 캐시들(L0-I~L0-D)에는 여전히 캐시 데이터 유닛과 연관된 어드레스 태그가 존재할 수 있다.

도 7은 본 개시의 일 실시예에 따른 최종 레벨 캐시의 다수의 슬라이스들을 갖는 일반적인 태그리스 캐시 계층 구조를 나타내는 블록도이다.

도 7은 도 6과 다른 구성의 LLC(Last-Level Cache)를 포함하고, LLC는 LLC 슬라이스(LLC-1(771), LLC-2(772) 및 LLC-N(779))로 슬라이스되어, 노드에 가까운 네트워크 온 칩(NoC, 750)의 일측에 배치될 수 있다. 각 LLC 슬라이스는 대체 카운터(Replacement Counter, RC, 775, 776 및 777)를 포함할 수 있다. 대체 카운터는 각 LLC 슬라이스의 캐시 교체 횟수를 계산할 수 있다. LLC 슬라이스는 각 노드 외부에 배치될 수 있다. 각각의 LLC 슬라이스(예를 들어, 771)는 각 노드에 인접하고 노드의 CPU(예를 들어, CPU-1(700))로부터 매우 짧은 레이턴시로 액세스될 수 있지만, 여전히 LLC의 조각으로 여겨질 수 있다. CLB-X(예를 들어, 730)로부터의 영역 엔트리를 축출하는 것은 강제적으로 축출되도록 노드(예를 들어, 771)에 가까운 LLC 슬라이스 내의 해당 영역 데이터를 반드시 요구하지 않는다. 또한, 노드 (예를 들어, 701)는 원격 노드(예를 들어, 772에서의 위치)에 인접한 원격 LLC 슬라이스 내의 위치를 바로 가르키는(pointing) 위치 정보를 노드(701)의 CLB(예를 들어, 710)에 저장할 수 있고, 데이터에 액세스할 때에, DIR(760)이나 그 노드의 CLB들(790)을 통한 우회 경로가 필요하지 않을 수 있다.

일 실시예들에 따라 기술된 위치 정보에 관한 포인터에 기초한 캐시 액세스 기술은 데이터 유닛의 배치에 대한 완전한 유연성을 허용하고 잠재적으로 LLC 히트의 로컬 부분을 증가시킬 수 있는 데이터 유닛의 어드레스에 의존하지 않는다. 하나의 옵션은 액세스되는 모든 LLC 슬라이스들의 모든 공유 데이터를 복제하는 것일 수 있다. 그러나, 모든 LLC 슬라이스들의 모든 공유 데이터를 복제하면 LLC 용량이 소비될 수 있으므로, 일부 영역만이 일반적으로 공유될 수 있다. 모든 공유 영역을 모든 노드에서 복제해야한다고 가정하면, 4- 노드 시스템은 복제된 LLC 데이터를 저장하는 LLC 용량의 80%를 사용하게 되며, 이러한 동작은 효율적인 LLC 할당/복제 결정의 필요성을 요구할 수 있다.

데이터 유닛이 처음으로 LLC 슬라이스에 할당되면 항상 액세스하는 CPU에 인접한 LLC 슬라이스에 데이터 유닛을 배치하는 것이 유리할 수 있다. 그러나, 서로 다른 CPU에서 실행되는 스레드는 서로 다른 LLC 용량 요구 사항을 가질 수 있으므로 때때로 데이터 유닛을 원격 LLC 슬라이스에 배치함으로써 로컬 LLC 용량의 일부를 사용할 수 있다. 일 실시예에서, 할당 결정은 LLC 슬라이스 캐시 프레셔(pressure)에 기초하여 이루어질 수 있다. 각각의 LLC 슬라이스는 슬라이스에서 일어나는 교체 횟수를 등록하는 교체 카운터(775, 776, 777)를 포함할 수 있다. 일 실시예에서, 이들 교체 카운터는 주기적으로 모니터링되어 각각의 LLC 슬라이스에 대한 캐시 프레셔를 결정할 수 있으며, 여기서 더 높은 카운트는 더 높은 프레셔를 나타낼 수 있다. 데이터 유닛에 대한 LLC 공간을 할당할 때, 공간은 항상 캐시 프레셔가 가장 낮은 경우에, 로컬 LLC 슬라이스에 할당될 수 있다. 그렇지 않은 경우, 할당의 구성 가능한 부분은 현재 가장 낮은 프레셔를 갖는 원격 LLC 슬라이스로 이루어지며 나머지 할당은 로컬 LLC 슬라이스에서 수행될 수 있다. 일 실시예에서, 원격 LLC 슬라이스에서 공간의 할당은 로컬 LLC 슬라이스의 캐시 프레셔가 특정 임계 값 이상인 경우에만 발생할 수 있다.

LLC가 도 1의 L2 캐시(103) 또는 도 6의 LLC (670)와 같은 여러 노드들에 의해 공유되는 종래의 캐시 토폴로지에서, LLC 내에 상주하는 각각의 데이터 유닛의 카피는 일반적으로 하나만 존재할 수 있다. 도 1의 L1 캐시(102)와 같이 하나의 노드에 종속되는 프라이빗 캐시들은 각각 동일한 데이터 유닛의 복제된 카피들(replicated copies)을 저장할 수 있다. 도 7의 LLC 슬라이스는 LLC 슬라이스 중 하나에 데이터 유닛의 하나의 카피를 저장하고, 모든 노드가 동일한 위치 정보를 사용하여 액세스하거나, 여러 개의 데이터 유닛의 복제된 카피들이 여러 LLC들에 저장될 수 있다.

예를 들어, LLC의 위치(774)에 저장된 데이터 유닛에 대한 유일한 LLC 카피 일 수 있고, CLB-1(710)의 CLT(712) 및 CLB-1(791)의 CLT는 데이터 유닛(774)의 위치를 가리키는 관련 위치 정보를 포함할 수 있다. 데이터 유닛을 복제하기로 결정한 후, 데이터 유닛의 카피를 위치(773)에 넣을 수 있고, CLT (712)의 관련 위치 정보를 위치(773)를 가리키도록 변경할 수 있다. 위치(773)에 저장된 데이터 유닛은 로컬 LLC 데이터 유닛으로 정의될 수 있다. 위치(773)에 저장된 로컬 데이터 유닛은 노드 1(701)에 포함된 CLB에서의 룩업을 통해서 간접적으로만 액세스 될 수 있는 반면, 위치(774)에 저장된 글로벌 데이터 유닛은 예를 들어 임의의 노드(799)에 의해 직접적으로 액세스될 수 있다.

일 실시예에서, 명령 미스(예를 들어, 명령 캐시(L0-I)에서의 미스)에 의한 원격 LLC 슬라이스로의 액세스는 데이터 유닛을 복제하게 하고, 또한, 요구하는 CPU의 노드에 인접한 LLC 슬라이스에 상주하게 할 수 있다. 이는 명령에 대한 캐시 미스가 일반적으로 데이터 미스보다 성능 저하를 초래한다는 사실에 기인할 수 있다.

일 실시예에서, 원격 LLC 슬라이스 내의 소위 "핫 (hot)"데이터 유닛에 대한 액세스는 데이터 유닛이 복제되고, 또한, 데이터 유닛을 요청한 CPU의 노드에 인접한 LLC 슬라이스에 상주할 수 있다. 핫 데이터 유닛은 자주 액세스되는 데이터 유닛이다. 최신 데이터는 데이터가 마지막으로 액세스된 이후의 지속 기간을 측정함으로써 검출될 수있다. 예를 들어, 데이터 유닛과 연관된 또는 위치 정보와 연관된 "액세스 타임 스탬프"를 제공함으로써 구현 될 수 있다. 최근 데이터 유닛에 액세스했는지 여부를 감지 할 수있는 LRU 또는 의사 LRU 알고리즘과 같은 캐시 교체 알고리즘을 통해 최신 데이터를 감지할 수도 있다. 일 실시예에서, 세트의 가장 최근에 사용된 데이터 유닛으로 표시된 액세스된 데이터 유닛은 핫 데이터 유닛으로 분류되어 카피될 수 있다.

일 실시 예에서, 원격 LLC 슬라이스에 대한 액세스는 데이터 유닛이 데이터 유닛을 요청한 CPU의 노드에 인접한 LLC 슬라이스로 이동하게 할 수 있다. 마이그레이션 결정은 해당 지역의 카테고리를 기반으로 할 수 있다. 예를 들어 프라이빗 영역에 액세스하면 데이터 단위가 데이터 유닛을 요청한 CPU 노드 옆에 있는 LLC 슬라이스로 마이그레이션될 수 있다. 보다 구체적으로, 액세스된 영역이 프라이빗 영역으로 분류되면 명령 액세스 또는 핫 데이터에 대한 액세스로 인해 마이그레이션이 발생할 수 있다.

일 실시예에서, 도 7의 캐시 시스템은 태그리스 캐시 시스템, 즉 캐시에 저장된 데이터 유닛(예를 들어, 노드들 및 LLC의 캐시들 L-1 내지 캐시 L-Y)이 데이터 유닛과 관련된 어드레스 태그 대신 연관된 어드레스 태그가 있는 위치 정보는 데이터 유닛이 저장된 위치를 식별할 수 있다. 도 7의 기존의 캐시(L0-I 및 L0-D)에는 여전히 캐시 데이터 유닛과 연관된 어드레스 태그가 있을 수 있다.

도 3 내지 도 7과 관련된 논의를 요약하면, 캐시 계층 구조의 동시 구현은 데이터 유닛의 이동 및 데이터 유닛에 대한 고비용의 동작을 요구할 수 있음이 통상의 기술자에 의해 인식될 수 있다. 상기 동작들의 일부의 비용은 이전 데이터 유닛에 적용된 동작에 따라 달라질 수 있다. 예를 들어, 데이터 유닛이 기입할 수 있는 상태의 L1 캐시로부터 독출된다면 데이터 유닛에 대한 독출 요청은 데이터 유닛에 대한 연속적인 기입 요청보다 비용이 적을 수 있다. 또한 데이터 이동으로 인한 비용은 이전 동작으로 인한 배치 결정에 의존된다. 따라서, 미래 동작을 예측하고 현재 동작에 대해 보다 최적의 선택을 할 수 있게 하는 시스템 및 방법을 제공하는 것이 요구될 수 있다.

본 개시와 관련된 분야에서 본 개시의 실시예 들은 기능 블록들, 유닛들 및/또는 모듈들의 용어를 통해 기술되고 설명된다. 통상의 기술자는, 상기 기능 블록들, 유닛들 및/또는 모듈들이 반도체 기반 제조 기술 또는 다른 제조 기술을 통해 형성되는 논리 회로, 개별 구성 요소들, 마이크로 프로세서들, 하드-와이어드 회로들, 메모리 요소들, 와이어링 연결들, 및 이와 유사한 것들과 같은 전기적인(또는 광학적) 회로들에 의해 물리적으로 구현되는 것을 이해할 것이다. 마이크로 프로세서들 또는 유사한 것에 의하여 이러한 기능 블록들, 유닛들 및/또는 모듈들이 구현되는 경우에, 이들은 여기에서 논의되는 다양한 기능들을 수행하기 위해 소프트웨어(예를 들어, 마이크로코드)를 사용하여 프로그램될 수 있고, 선택적으로, 펌웨어 및/또는 소프트웨어로 구동될 수 있다. 또는, 각각의 블록, 유닛, 및/또는 모듈은 전용 하드웨어에 의해, 또는 일부의 기능을 수행하는 전용 하드웨어 및 다른 기능을 수행하는 프로세서(예를 들어, 하나 또는 그 이상의 프로그램된 마이크로 프로세서들 및 연관된 회로)에 의해 구현될 수 있다. 또한, 본 개시의 각각의 블록, 유닛 및/또는 모듈은 본 발명의 개념들의 범위를 벗어나지 않으면서, 상호 작용하고 분리되는 2개, 또는 그 이상으로 물리적으로 분리될 수 있다. 또한, 실시 예들의 블록들, 유닛들 및/또는 모듈들은 본 발명의 개념들의 범위를 벗어나지 않으면서 복잡한 블록들, 유닛들 및/또는 모듈들로 물리적으로 결합될 수 있다.

어플리케이션을 실행하는 동안, 데이터유닛에 많은 비용이 드는 동작들 및 이동이 수행될 수 있다. 상기 동작들의 일부의 비용은 이전 데이터 유닛에 적용된 동작에 따라 달라질 수 있다. 예를 들어, 데이터 유닛이 기입할 수 있는 상태의 L1 캐시로부터 독출된다면 데이터 유닛에 대한 독출 요청은 데이터 유닛에 대한 연속적인 기입 요청보다 비용이 적을 수 있다. 또한, 프라이빗 영역에 적용된 동작들은 해당 영역이 미래에 프라이빗한 상태가 유지될 가능성이 있는 것으로 알려진 경우에 더 바람직하게 또는 최적으로 처리될 수 있다. 또한, 데이터 이동의 비용은 이전 동작으로 인한 배치 결정에 따라 달라질 수 있다. 예를 들어, 재사용될 가능성이 있는 데이터가 재사용될 가능성이 낮은 데이터 보다 빠른 캐시에 배치되는 경우, 미래의 동작은 빠른 캐시에서 요청된 데이터를 찾을 가능성이 높아질 수 있다. 따라서, 미래 동작을 예측하고 현재 동작에 대해 보다 바람직한 또는 대안으로 최적의 선택을 할 수 있게 하는 시스템 및 방법을 제공하는 것이 바람직할 것이다.

본 개시의 적어도 일부 실시예에 따르면, 미래 행동 예측(future behavior prediction, FBP) 메커니즘은 이러한 미래 동작을 예측하는데 사용될 수 있다. 본 개시의 적어도 일부 실시예에 따르면, FBP는 이들 5가지 구성 요소의 일부 또는 전부의 조합으로부터 구현될 수 있다.

1. 데이터 셋 식별: 동작은 각각의 개별 캐시 라인에 대해 추적될 수 있다. 또 다른 예에서, 여기서 데이터 셋으로 언급되는 유사한 동작을 수행할 것으로 예측되는 캐시 라인들의 그룹에 대한 동작을 추적할 수 있다. 본 개시의 적어도 하나의 예시적 실시예에 따르면, 어드레스 공간에서 서로 가깝게 위치된 데이터 유닛들은 동일한 데이터 셋에 포함되도록 결정될 수 있다. 일 실시예에 따르면, 어드레스 공간은 인접한 어드레스들의 서로 다른 N개의 어드레스 그룹들로 나눠질 수 있다. 또한, 어드레스들의 N개 그룹들은 각각, 특정 어드레스 그룹에 포함된 어드레스들을 가진 데이터 유닛의 N개의 데이터 셋에 대응될 수 있다. 이 때, N개의 어드레스 그룹들 중 특정 그룹에 포함된 어드레스들을 포함하는 데이터 유닛들은 N개의 데이터 셋들 중 상기 특정 그룹에 대응되는 하나의 데이터 셋에 포함되는 것으로 고려될 수 있다. 본 개시의 일 실시예에 따르면, 각각의 데이터 셋은 프로그래머, 컴파일러 및/또는 런타임 시스템으로부터의 지원에 의해 식별될 수 있다. 일 실시예에 따르면, 메모리로부터, 또는 특정 FBP레벨 임계값보다 높은 레벨의 캐시로부터 캐시 계층으로 캐시 라인을 가져오는 명령을 식별하는 프로그램 카운터(PC) 값(즉, PC에 저장된 값 또는 명령 어드레스)은 캐시 라인이 속한 데이터 셋을 식별하는 데에 사용될 수 있다. 다른 실시예에 따르면, 데이터가 저장된 페이지에 대한 TLB 결함을 야기한 PC 값은 상기 페이지의 데이터 셋을 식별하는 데에 사용될 수 있다. 다른 실시예에 따르면, 데이터가 저장된 영역에 특정 CLB 레벨에서 CLB 미스를 야기한 PC 값은, 그 영역의 데이터 셋을 식별하는 데에 사용될 수 있다. 다른 실시예에 따르면, 하드웨어 프리페치 스트림(hardware prefetch stream)을 시작하는 “캐시 라인 요청들” 중 적어도 하나를 생성한 명령의 PC 값은, 데이터 셋을 식별하는 데에 사용될 수 있다. 다른 실시예에 따르면, 콜 스택 정보(예를 들어, 마지막 함수 호출의 PC 값의 식별 정보)는 데이터 셋을 식별하는 데에 사용될 수 있다. 본 개시의 일 실시예에 따르면, 상기 방식들의 2개 혹은 그 이상의 조합을 통해 데이터 셋이 식별될 수 있다. 통상의 기술자는 저장 공간을 절약하기 위해 콜 스택 및 PC 값이 그 어드레스의 비트의 일부 서브 셋 또는 입력으로써 그들의 어드레스 비트들을 사용하는 다른 변환 함수에 의해 표현될 수 있음을 알 것이다. 일 실시예에 따르면, 데이터 셋은 데이터 셋 식별자(dataset identifier, DID)에 의해 식별될 수 있다. 일 실시예에 따르면, DID는 CP의 일부 비트들, 일부 콜 스택 정보 및/또는 어드레스 범위에서의 일부 어드레스 비트들로 적어도 일부가 구성될 수 있다.

2. 특별한 사용의 검출: 캐시 라인에 대한 하나 또는 여러 유형의 특별한 사용이 검출되고, 기록될 수 있다. 일 실시예에서, 캐시 라인 또는 데이터 셋에 대한 특별한 사용이 발생되는 횟수를 카운팅하는 카운터에 의해, 캐시 라인 또는 데이터 셋의 특정 유형(예를 들어, 독출 액세스)의 특별한 사용의 횟수가 추적되고, 기록될 수 있다. 가능한 모든 유형의 개시 라인 사용이 특별한 사용으로 기록될 수 있다. 추적되고 기록되는 이러한 특별한 사용의 유형은 독출 액세스, 기입 액세스, 캐시 할당, 캐시 축출, 재사용되지 않는 캐시 라인의 캐시 축출, 프라이빗 영역에서 공유 영역으로의 변환, 오직 독출될 수 있는 캐시 라인에서 기입될 수 있는 캐시 라인으로의 변환, 캐시 계층에 현재 저장된 캐시 라인의 수, 또는 캐시 계층에 형재 저장된 페이지 또는 영역의 수를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에 따르면, 재사용 정보는 캐시 라인, 영역, 또는 페이지가 특정 레벨에서 그것의 초기 설치(또는 저장) 후에 액세스 되었는지를 기록하는 싱글 재사용 비트로 구성될 수 있다. 일 실시예에 따르면, 특정 캐시 레벨에서 캐시 라인에 대한 재사용은 캐시 라인이 대체될 때 캐시 라인의 재사용 정보를 관찰함으로써 결정될 수 있다. 통상의 기술자는 다양한 특별한 사용 유형에 대한 추적 및 기록이 가능하고 전체 목록이 열거되는 것이 불필요함을 이해할 것이다. 일 실시예에 따르면, 캐시 라인들의 일부 특별한 사용은 코어당 기록될 수 있고, 반면 다른 특별한 사용은 전체 시스템에 대해 기록될 수도 있다. 컴퓨터에는 서로 다른 하드 웨어에서 발생하는 이벤트들을 카운팅할 수 있는 다양한 카운터들이 장착될 수 있따. 이러한 이벤트들은 설명된 메커니즘에 의해 기록될 수 있다.

3. 선택적 학습: 때때로, 모든 캐시 라인에 대한 모든 특별한 사용을 기록하는 것은 많은 비용이 소모될 수 있다. 일 실시예에 따르면, 복수의 캐시 라인들 중 학습 캐시 라인들이 선택될 수 있고, 이러한 캐시 라인에 대해서만 특별한 사용이 기록될 수 있다. 일 실시예에 따르면, 학습 캐시 라인들은 임의로 선택될 수 있다. 일 실시예에 따르면, 특정 페이지, 영역 또는 다른 유형의 어드레스 범위(예를 들어, 학습 페이지들, 학습 영역들, 또는 학습 어드레스 범위들)에 속하는 캐시 라인이 학습 캐시 라인일 수 있다. 일 실시예에 따르면, 학습 페이지들, 학습 영역들, 또는 학습 어드레스 범위들은 임의로 선택될 수 있다. 일 실시예에 따르면, 각각의 이러한 페이지, 영역 또는 어드레스 범위는 학습 어드레스로서 표시될 수 있다. 학습 캐시 라인들은 또한 그들이 속한 데이터 셋(DID)에 기초하여 선택될 수 있다. 일 실시예에 따르면, 모든 캐시 라인들은 학습 캐시 라인일 수도 있다. 위에서 설명된 여러 선택 방법들은 결합될 수 있다.

일 실시예에 따르면, 학습 캐시 라인은 특별한 방식으로 연산될 수 있다. 예를 들어, 학습 캐시 라인은 모든 캐시 레벨에 저장될 수 있고, 반면 남은 캐시 라인들은 특정 배치 정책, 예를 들어, 남은 캐시 라인들의 DID와 연관된 특정 배치 정책에 의해 식별된 레벨에 저장될 수 있다. 일 실시예에 따르면, 특별한 사용은 학습 캐시 라인에 대한 2. 특별한 사용 검출에서 설명된 바에 따라 검출될 수 있다.

4. 특별한 재사용의 기록: 학습 캐시 라인에 대한 특별한 사용이 검출될 때, 상기 검출은 행동 이력 테이블(BHT)에 기록될 수 있다. 일 실시예에 다르면, 행동 이력 테이블(BHT)은 데이터 재사용을 기록하기 위해 사용될 수 있다. BHT는 서로 다른 캐시 레벨에서 학습 캐시 라인들의 재사용 정보를 수집할 수 있다. 일 실시예에 따르면, BHT의 각 엔트리는 BHT 식별자(BHTI)와 관련되며, 각 BHT에는 BHT 엔트리와 연관되는 데이터 셋의 대응하는 특별한 사용이 기록될 때 마다 업데이트되는 행동 카운터들(behavior counters, BC)을 포함할 수 있다. BHT는 BHTI 비트 중 일부에 의해 인덱싱되고, BHTI 비트 중 일부에 의해 태그되는 연관 스토리지로 조직될 수 있다. BHT는 또한, 일부 BHTI의 비트에 의해 인덱스되나, 태그는 없을 수 있다.

학습 캐시 라인의 특별한 사용이 검출될 때, 연관된 DID를 적어도 부분적으로 사용함으로써 연관된 BHT 엔트리가 선택될 수 있다. 검출된 특별한 사용에 대응하는 선택된 BHT 엔트리의 행동 카운터(BC)가 증가 또는 감소될 수 있다.

5. 히스토리 기반 정책: BHT에서 수집된 재사용 정보를 기초로 하여, 특정 캐시 라인, 영역, 페이지 또는 다른 어드레스 범위들의 미래의 동작들을 위한 정책이 결정될 수 있다. 정책은 예를 들어, 데이터 셋에 대해 수집된 카운터 값이 데이터 셋의 미래의 행동을 대표한다는 가정에 기초할 수 있다. 예를 들어, 하나 또는 다수의 BHT 엔트리들을 위한 카운터는 주기적으로 검사하고, BHT 엔트리 또는 몇몇의 BHT 엔트리들에 대응하는 데이터 셋들에 대한 미래 액세스 정책들이 결정될 수 있다. 예를 들어, 캐시 레벨 Y가 아닌 캐시 레벨 X에서의 양호한 재사용(예를 들어, 경험 분석에 의해 설정된 임계 값 이상의 재사용)을 나타내는 DID에 의해 식별된 데이터 셋 Z에 대해서, 대응하는 미래 정책은 캐시 레벨 Y가 아닌 캐시 레벨 X에서 데이터 셋 Z을 설정할 수 있다. 다른 예를 들면, 다양한 레이턴시(예를 들어, 비균일 캐시 아키텍쳐(non-uniform cache architecture, NUCA))로 캐시에 액세스할 때, DID에 의해 식별되는 데이터 셋 A은 다른 DID에 의해 식별되는 데이터 셋 B 보다 자주 액세스되고, 또한, 미래 정책은 캐시의 상대적으로 빠른 부분에 데이터 셋 A를 설치하고, 캐시의 상대적으로 느린 부분에 데이터 셋 B를 설치(install)할 수 있다. 반면, 다른 예에 따르면, DID에 의해 식별되는 데이터 셋 C는 다른 DID에 의해 식별되는 데이터 셋 D 보다 우수한 재사용을 보이고, 데이터 셋 C는 거의 CPU P에 의해 액세스되어 식별될 때, 미래 정책은 CPU P에 관한 상대적으로 짧은 액세스의 캐시의 일부 또는 캐시에 설정할 수 있고, 이후에 데이터 셋 D의 적절한 배치가 결정될 수 있다.

각 BHT 엔트리에 대한 가장 최근의 정책 결정은 BHT와 함께 저장될 수 있다. 예를 들어, 특정 DID에 의해 식별되는 데이터 셋 A의 캐시 라인에 대한 설정 결정을 수행하기 전에, 상기 DID는 BHT에서 대응하는 엔트리를 찾는데에 이용될 수 있고, 가장 최근의 정책은 캐시 라인의 설정을 안내하는데 이용될 수 있다.

도 8은 본 개시의 일 실시예에 따른 미래 동작 예측(future behavior prediction, FBP)을 지원하도록 확장된 태그형 캐시 계층을 포함하는 컴퓨터 시스템의 일부를 나타내는 블록도이다. 도 8은 도 3의 확장으로서, 태그리스 캐시가 아닌 태그형 캐시인 캐시 계층의 미래 동작 예측(FBP)의 구현의 일 실시예를 도시한 것이다. 도 8에서는 2개의 캐시 레벨이 도시되었으나, 본 개시는 기술적으로 2개이상의 캐시 레벨들로 확장될 수 있다. 도 8에 도시된 2-레벨 캐시 계층은 또한, 다수의 노드들로부터 형성된 멀티 프로세서 시스템의 하나의 노드를 형성할 수 있다.

도 8을 참조하면, L1 캐시(810) 및 L2 캐시(820)의 각각의 캐시 라인은 재사용 정보 필드 R(813, 823)로 확장될 수 있고, 재사용 정보 필드 R(813, 823)에는 캐시 라인이 캐시에 저장되어 있는 동안 캐시 라인의 재사용 행동의 기록될 수 있다. 또한 L1 캐시(810) 및 L2 캐시(820)의 각각의 캐시 라인은 대응하는 캐시 라인이 학습 캐시 라인인지를 표시하는 학습 비트 L(811, 821) 및 대응하는 캐시 라인의 데이터 셋을 식별하는 데이터 셋 DID 필드(812, 822)로 확장될 수 있다. 도 8의 일부 구성 요소들은 도 3에 도시된 대응하는 구성 요소와 동일한 방식으로 동작할 수 있고, 도 3에서 전술한 설명을 참조할 수 있다.

컴퓨터 시스템은 행동 이력 테이블(BHT, 870)을 포함할 수 있다. 테이블(870)의 각각의 엔트리는 데이터 셋 식별자 DID(871) 및 상기 데이터 셋에 대해 수집된 일부 재사용 정보를 포함할 수 있다. 데이터 셋 식별자 DID(871)는 각각의 테이블 엔트리와 연관된 데이터 셋을 식별할 수 있고, 예를 들어, BHT(870) 구조에서 연관된 룩업을 허용하는 어드레스 태그로서 사용될 수 있다. 일 실시예에서, 각 레벨(1R, 2R, 3R, ???)에서 재사용되는 학습 캐시 라인의 수(873, 875)를 카운팅하는 카운터가 도시된다. 또한, 사용되지 않은 학습 캐시 라인들의 수(874, 876)를 카운팅하는 카운터들을 포함할 수 있다. 카운터의 값에 기초하여, 데이터 셋에 대한 배치 정책이 선택될 수 있다. 현재의 배치 정책은 정책 필드 POL(872)에 저장될 수 있다. 일 실시예에 따르면, 정책은, DID(871)에 의해 식별된 데이터 셋이 해당 캐시 레벨에 설정되어야 하는지 여부를 나타내는 캐시 계층의 각 레벨에 대해 하나의 비트로 표현될 수 있다. 통상의 기술자는 도 10의 일부 실시예를 포함하여 다수의 상이한 구현 예를 사용하여 유사한 동작이 수행될 수 있음을 이해할 것이며, 이는 이하의 도 10에서 후술하겠다.

도 9는 본 개시의 일 실시예에 따른 미래 동작 예측(future behavior prediction, FBP)를 지원하도록 확장된 태그 리스캐시 계층을 포함하는 컴퓨터 시스템의 일부를 나타내는 블록도이다. 도 9는 태그 리스 캐시 계층의 FBP의 구현 예를 도시한 것으로, 도 4의 확장으로서 도시된다. 도 9에서는 2개의 캐시 레벨이 도시되었으나, 본 개시는 기술적으로 2개이상의 캐시 레벨들로 확장될 수 있다.

도 9를 참조하면, L1 캐시(930) 및 L2 캐시(920)의 각각의 캐시 라인은 재사용 정보 필드 R(934, 944)로 확장될 수 있고, 재사용 정보 필드 R(934, 944)에는 캐시 라인이 캐시에 저장되어 있는 동안 캐시 라인의 재사용 행동의 기록될 수 있다. 또한 L1 캐시(930) 및 L2 캐시(920)의 각각의 캐시 라인은 캐시 라인의 데이터 셋을 식별하는 데이터 셋 DID 필드를 포함할 수 있다. 예를 들어, 데이터 셋 식별자(DID)는 L1 캐시(930) 및 L2 캐시(920)의 각각의 캐시 라인에 포함되지 않을 수도 있다. CLB1(910) 및 CLB2(920)의 각각의 엔트리는 대신에 각각의 엔트리와 관련된 DID 정보(914, 915)로 확장될 수 있다. L1 캐시(930) 및 L2 캐시(920)의 각각의 캐시 라인의 C2P 포인터들(932, 942)은 CLB2(920)의 엔트리들을 가리킬 수 있다. (또는 CLB1(910)을 가리킬 수도 있다.) CLB2의 엔트리와 연관된 DID(915)는 L1 캐시(930) 및 L2 캐시(920)의 각각의 캐시 라인에 대한 데이터 셋 ID를 결정할 수 있다. 도 9와 관련하여, 도 8에 대해 상술한 것과 동일한 방식이 사용될 수 있고, 간결성을 위해 도 8의 설명을 참조할 수 있다.

도 8에 도시된 것과 유사한 행동 이력 테이블(BHT, 970)은 도 9의 시스템에도 포함될 수 있다. 테이블의 각 엔트리는 각 테이블 엔트리와 연관된 데이터 셋을 식별하는 데이터 셋 DID(971), 및 상기 데이터 셋을 위해 수집된 재 사용 정보의 일부를 포함할 수 있다. 예를 들어, 각 레벨(1R, 2R, 3R, …)에서 재사용되는 횟수를 카운팅하는 카운터들(973, 975, 977) 각각이 도시된다. 또한, 사용되지 않은 캐시 라인들(1U, 2U, 3U, …) 수를 카운팅하는 카운터들(974, 976) 각각이 도시된다. 카운터 값에 기초하여, 데이터 셋에 대한 배치 정책(972)이 도시된다. 통상의 기술자는 다수의 상이한 구현 방식을 통해 유사한 기능이 달성될 수 있음을 이해할 것이다.

도 8 및 도 9에 도시된 BHT들은 멀티 프로세서 구성의 일부일 수 있다. 이 때, 도면들에 도시된 CPU 및 캐시는 2개 또는 그 이상의 그러한 노드들로부터 형성된 멀티 코어 구성의 일부인 노드를 형성할 수 있다. 이러한 구성에서, BHT는 로컬한 노드들에 대한 특별한 사용에 대한 수집 정보를 포함하거나, 글로벌한 멀티 프로세서에서 노드들을 가로지르는 특별한 사용에 대한 정보를 포함할 수 있다. 일 실시예에 따르면, 멀티 프로세서는 로컬 BHT들 및 글로벌 BHT들을 모두 포함할 수 있다.

전술한 바와 같이 데이터 셋은 명령의 PC 값의 적어도 일부에 의해 식별될 수 있다. 이 때, 명령은 하드웨어 프리펫지 스트림을 시작하게 하는 “캐시 라인 요청” 중 적어도 하나를 생성하는 것일 수 있다. 이 데이터 셋은 임의의 다른 데이터 셋과 같은 학습 액세스를 선택할 수 있고, 선택된 데이터 셋에 대한 캐시 레벨들을 가로지르는 최상의 배치 전략을 학습할 수 있다.

도 10은 본 개시의 일 실시예들에 따른 3개의 행동 이력 테이블(behavior)을 나타내는 블록도이다.

도 10을 참조하면, (A)의 테이블은, DID의 일부분에 기초한 일부 인덱스 기능은 하나의 셋((A)에 도시된 최상위 셋)을 선택하는 셋 연관 BHT(1000)을 나타낸다. 또한, 히트를 결정하기 위하여 일부 룩업 키와 상기 셋의 모든 어드레스 태그들이 비교될 수 있다. DID의 일부는 BHT(1000)에서 셋 연관 엔트리를 식별하기 위한 어드레스 태그들(1001, 1004)로서 DID의 일부가 사용될 수 있다. 이 예에서, 어드레스 태그(1001)에 대한 히트를 가정할 수 있다. 도 8에서 전술한 바와 같이 그 BHT 엔트리는 카운터들의 셋, 및 이전 카운터 값에 의해 결정된 일부 정책 POL(1002)을 포함할 수 있다.

(B)의 테이블에서, DID의 일부분이 BHT에 액세스 하기 위한 인덱스를 선택하기 위해 사용될 수 있다. 선택된 싱글 엔트리는 해당 DID 및 비교 동작 없이 동일한 인덱스 기능을 포함하는 다른 DID들을 대표할 수 있다. 예를 들어, (B)에 도시된 최상위 엔트리는 DID를 사용하여 인덱스될 수 있고, 상기 엔트리는, 예를 들어, 정책을 결정하기 위해 POL(1012)가 사용되는 것과 같이 사용될 수 있다.

(C)의 테이블은, 하나의 BHT(1020)와 복수의 정책 테이블들 PT(1022, 1023)을 포함할 수 있고, BHT(1020)와 복수의 정책 테이블들 PT(1022, 1023)은 각각의 CPU 코어에 가깝게 배치되도록 분배될 수 있다.

일 실시예에 따르면, FBP는 4개의 캐시 레벨들(4kB, 32kB, 256kB, 8MB)을 갖는 각각의 캐시 계층에 대한 배치 결정을 하기 위해 이용될 수 있다. 각 캐시 엔트리는 학습 비트(L), 하나 또는 그 이상의 재사용 비트, 및 데이터 셋 식별자를 저장하도록 확장될 수 있다. 이 때, 데이터 셋 식별자는, 캐시 라인을 메모리로부터 캐시 계층으로 가져오는 PC 값의 최하위 비트 12개로 구성될 수 있다. BHT는 각각 4개의 웨이들의 256 셋들의 셋 연관 개시로서 구성될 수 있다. 예를 들어, BHT 엔트리는 6 비트의 DID 태그, 4비트의 정책 필드(4개의 캐시 레벨들에 각각 대응), 및 각각의 캐시 레벨에 대한 6비트의 두개의 카운터들(U, R)을 포함할 수 있다. 두 카운터 중 하나가 최대 값 또는 임계 값에 도달하면, 대응하는 R 카운터 값이 예를 들어, 48인 임계 값보다 높아지는 경우, 대응하는 캐시 레벨에 데이터를 설정하도록 결정될 수 있다. 광범위한 애플리케이션 셋에 걸쳐서 이러한 실시예에 따른 FBP는 각각의 캐시 레벨에서 실질적으로 더 적은 설정을 하는 것으로 도시되어 있다. 평균적으로, FBP는 배치 정책을 수행하지 않는 표준 캐시 계층에 비하여 50%의 보다 적은 설정 동작을 수행할 수 있다.

소위 비균일 캐시 아키텍쳐(non-uniform cache architectures, NUCA)는 보편화되고 있다. NUCA는, 하나 이상의 캐시 레벨이 코어 간에 논리적으로 공유되지만, 상기 코어들이 물리적으로 분리되는 멀티 프로세서를 의미할 수 있다. NUCA 시스템에서, 코어는 NUCA 공유 캐시의 다른 일부 슬라이스에 대한 액세스 시간보다, 공유된 NUCA의 “특정 슬라이스”에 대한 액세스 시간이 짧을 수 있다. 도 11은 본 개시의 일 실시예에 따른 비균일 캐시인 L2 및 L3의 비균일 캐시 구조(non-uniform cache architecture, NUCA) 캐시 시스템을 포함하는 컴퓨팅 시스템의 일부를 나타내는 블록도이다.

도 11을 참조하면, NUCA 멀티 코어 시스템에서 CPU들(1101, 1120)은 각각 대응하는 프라이빗 L1 캐시들(1102, 1122)을 포함할 수 있다. L2 캐시는, 스위치(1140)를 통해 CPU와 연결되는 개별적인 L2 슬라이스들(예를 들어, 1103, 1123)로 구현되고, L2 슬라이스들(예를 들어, 1103, 1123)은 논리적으로 공유된 NUCA 캐시일 수 있다. CPU(예를 들어, 1101, 1120) 각각은 모든 L2 슬라이스들에 액세스 할 수 있으나, 각각의 CPU은 대응되는 L2 슬라이스에 액세스 하는 시간이 다른 L2 슬라이스에 액세스 하는 시간보다 짧을 수 있다. 각 L2 슬라이스는 또한 인접한 L3 슬라이스들을 가질 수 있다. L3 슬라이스들은 논리적으로 공유된 NUCA 캐시를 형성할 수 있다. 예를 들어, CPU(1101)는 CPU(1101)에 대응하는 L3(1104)에 액세스 하는 시간이 다른 L3 슬라이스에 액세스 하는 시간보다 짧을 수 있다. 그러나, L3에 대한 액세스 타임은, L3에 인접한 L2에 대한 액세스 타임보다 실질적으로 길 수 있다. 2- 레벨의 NUCA 캐시를 포함하는 이 L2/L3 NUCA 구조는 2D(1-dimensional) NUCA 어레이로 참조될 수 있다.

캐시 라인에 액세스하는 코어 가까이에 상기 캐시 라인을 배치한다면 효율적일 수 있다. 또한, 가장 빈번하게 재사용도는 캐시 라인을 L3 캐시 대신 L2 캐시에 배치하는 것이 효율적일 수 있다. 도 11에 도시된 NUCA에서, 각각의 L2 슬라이스 및 L3 슬라이스에 대한 액세스 비용은, 각 CPU가 액세스를 시작하고 L2 슬라이스 및 L3 슬라이스 각각에 액세스 하는 레이턴시 비용, 통신 비용 및 에너지 비용에 기초하여 결정될 수 있다.

NUCA 인식 배치 알고리즘(NUCA aware placement algorithm, NAP)은 NUCA 시스템에서 바람직한 또는 대안적으로 최적의 캐시 라인 배치를 타겟으로 특수화하여 구현된 FBP일 수 있다. 초기 NAP 설명은 태그 리스 NUCA 시스템을 타겟으로 한다. 예를 들어, 태그 리스 NUCA 시스템은 NUCA L2 및 L3 NUCA 캐시들을 갖도록 수정되고, 태그 리스 NUCA 시스템은 도 12에서 구체적으로 후술되는 NUCA 이력 테이블(NUCA history table, NHT, 1210)에 의해 대체되는 BHT 테이블(970)을 포함하도록 수정된 도 6, 도 7, 및 도 9의 시스템일 수 있다. 유사한 NAP 알고리즘은 또한 태그를 기반으로 하는 NUCA 시스템들에 적용될 수 있다. 예를 들어, NUCA 시스템들은 L2 및 L3 NUCA 캐시들을 갖도록 수정되고, 도 12에서 구체적으로 후술되는 NUCA 이력 테이블(NUCA history table, NHT, 1210)에 의해 대체되는 BHT 테이블(870)을 포함하도록 수정된 도 8의 시스템일 수 있다.

NAP는 도 9에 도시된 바와 같이 DID(914, 915)를 포함하는 각 영역의 데이터 셋을 식별할 수 있다. 또한, NAP는 영역 정보 필드(913) 내에 전용 L 비트(도시되지 않음)로 표시되는 특별히 할당된 학습 영역들을 포함할 수 있다.

도 12는 본 개시의 일 실시예에 따른 비균일 캐시 구조(NUCA)의 배치를 타겟으로 하는 행동 이력 테이블(BHT)을 나타내는 블록도이다.

도 12를 참조하면, NUCA 이력 테이블 NHT(1210)은 NAP 배치 매커니즘에 사용될 수 있다. FBP와 유사하게, 상기 테이블은 다양한 방식으로 표현될 수 있다. 도 12에 도시된 NHT는 도 10의 (B)의 테이블(1010)과 유사할 수 있다. NAP의 목적은 NHT 엔트리의 인덱스로 이용되는 연관된 DID를 위한 정책 POL(1211)를 결정하는 것일 수 있다. 정책 결정을 돕기 위해, 각각의 NHT 엔트리는 엔트리와 관련된 캐시 라인에 대한 특별한 사용에 의해 업데이트 되는 다수의 카운터들을 저장할 수 있다.

일 실시예에 따르면, 도 12의 C1, C2, C3, 및 C4(각각 1212, 1213, 1214, 1215)으로 도시된 각 코어 당 하나의 재사용 카운터가 있을 수 있다. 이 때, 시스템에 4개의 CPU들(코어들)이 있다고 가정한다. 일 실시예에 따르면, NHT 엔트리와 관련된 데이터 구조에 대한 크기를 추정하기 위해 크기 카운터 S(1217)가 이용될 수 있다. 일 실시예에 따르면, “미사용 카운터”는 캐시 라인으로의 싱글 재 사용이 발생하기 전에 교체되는 캐시 라인의 수를 카운트할 수 있다.

NAP 엔트리의 코어 별 재사용 카운터는 엔트리와 관련된 L2 또는 L3의 학습 캐시 라인이 대응하는 코어에 의해 액세스될 때마다 증가될 수 있다. 일 실시예에 따르면, 각 카운터들은 특정 타입의 액세스들, 예를 들어, 오직 독출 액세스, 일 때 증가될 수 있다. 일 실시예에 따르면, 각 카운터들은 학습 캐시 라인들에 대한 것뿐만 아니라 모든 액세스들에 대해 증가될 수 있다.

NAP 엔트리의 크기 가운터들은 엔트리와 관련된 데이터 유닛이 캐시 시스템으로 이동될 때마다 증가할 수 있고, 캐시 시스템으로부터 데이터 유닛이 축출될 때마다 감소될 수 있다. 일 실시예에 따르면, NAP 엔트리의 크기 카운터는 인트리와 관련된 CLB 영역이 CLB 계층의 특정 레벨에서 할당/축출 될 때마다 증가/감소될 수 있다. 일 실시예에 따르면, NAP 엔트리의 크기 카운터는 엔트리와 관련된 페이지가 TLB 계층의 특정 레벨에서 할당/축출 될 때마다 증가/감소될 수 있다. 일 실시예에 따르면, 엔트리와 관련된 다른 데이터 엔티티의 할당/축출은 크기 카운터를 증가/감소시킬 수 있다.

일 실시예에 따르면, NHT 엔트리는 “미사용” 카운터 U(1216)를 포함할 수 있다. “미사용” 카운터(1216)는 특정 캐시 레벨에서 재사용되지 않은 데이터 유닛이 그 캐시 레벨로부터 축출될 때마다 증가될 수 있다. 일 실시예에 따르면, 미사용 카운터는 특정 캐시 레벨에서 재사용되지 않은 데이터 유닛이 특정 캐시 레벨을 지나서 축출될 때마다 증가될 수 있다. 예를 들어, 데이터 유닛은 L2 또는 L3 레벨에서 재사용되지 않을 수 있고, L3보다 더 높은 캐시 레벨 또는 메모리로 축출될 수 있다. 미사용 카운터(1216)는 데이터 셋이 L2/L3 캐시를 우회하여 L1 캐시에만 설정되어야하는지를 결정할 수 있다.

주기적으로, NUCA 계층의 배치 정책은 NHT(1210)에 수집된 데이터에 기초하여 재추정될 수 있다. 예를 들어, 특정 수의 명령이 수행된 후, 다수의 메모리 액세스가 수행된 후, 특정 수의 실 사이클 이후에, 또는 일부 카운터가 임계 값 또는 대안적으로 미리 결정된 값에 도달한 때에 재추정될 수 있다. 통상의 기술자는 다음 배치를 추정하기 위하여 다른 방식이 이용될 수 있음을 알 수 있을 것이다.

배치 재추정 중에, NHT 엔트리는 우선 순위에 따라 정렬될 수 있다. 일 실시예에 따르면, NHT 엔트리는 그들의 사이즈의 관계르와 관련된 그들의 총 재사용 카운트에 의해 정렬될 수 있다. 예를 들어, 그들의 총 재사용 카운트를 그들의 크기 카운트 또는 관계를 추정하기 위한 다른 방식에 의해 나눔으로써, 관계를 추정할 수 있다. 일 실시예에 따르면, 전체 재사용 카운트는 개별 코어 별 재사용 카운터들(1211, 1212, 1213, 1214)를 합산함으로써 계산될 수 있다. 일 실시예에 따르면, 총 재사용 횟수는 각 NHT 엔트리의 별도의 카운터에 기록될 수 있다.

배치 재추정 동안, NHT 내의 각 데이터 세트에 대한 배치 정책은 일부 우선 순위 순서로 결정되며, 여기서 각 데이터 세트는 NHT 엔트리에 대응할 수 있다. 가장 우선 순위가 높은 데이터 셋은 데이터 셋에 액세스하는 코어들 또는 코어와 관련하여 가장 낮은 비용이 소모되는(가장 낮은 비용 함수를 갖는) 캐시에 배치될 수 있다. 일 실시예에 따르면, 비용 함수는 코어로부터 캐시로의 레이턴시 및 / 또는 통신 비용을 고려할 수 있다. 일 실시 예에 따르면, 코어로부터 캐시로의 액세스에 대한 전력 추정이 고려될 수 있다. 일 실시 예에 따르면, 데이터 셋의 추정된 크기가 고려될 수 있다. 데이터 셋 크기가 선택된 캐시에 적합하다고 판단되면, 데이터 세트 크기에 비례하여 해당 캐시의 일부가 사용되는 것으로 표시될 수 있다. 데이터 집합 크기가 너무 커서 선택한 캐시에 맞지 않는 경우 전체 캐시가 사용되는 것으로 표시되고, 남은 데이터 셋의 부분은 두번째로 낮은 비용 함수를 갖는 캐시에 맞춰질 수 있다. 이러한 동작은 전체 데이터 셋이 모두 캐시들에 맞춰질 때까지 수행될 수 있다. 일 실시 예에 따르면, 각 캐시에 장착 된 데이터 셋의 일부분은 데이터 셋에 대한 배치 정책으로서 기록되고, 예를 들어 데이터 셋의 25%가 CPU1의 슬라이스의 L2 캐시에 배치되고, 데이터 셋의 25%는 CPU2의 슬라이스의 L2 캐시에 배치되고 데이터 셋의 50%가 CPU1의 슬라이스의 L3 캐시에 배치될 수 있다. 우선 순위가 가장 높은 데이터 집합이 배치되면 두 번째로 높은 데이터 집합이 사용된 것으로 아직 표시되지 않은 캐시들에 배치될 수 있고, 상기 동작은, L2 / L3을 우회하는 것으로 간주되지 않는 모든 데이터 셋이 배치 될 때까지 수행될 수 있다.

일 실시예에 따르면, 일부 데이터 셋은 L2 / L3 NUCA 캐시를 우회하도록 결정될 수 있고, 임의의 캐시에 배치되지 않을 수 있다. 일 실시 예에 따르면, 나머지 데이터 셋은 캐시들 사이에서 일부 데이터 셋 크기 분포에 따라 배치될 수 있다. 일 실시 예에 따르면, 배치는 각각의 캐시에 배치된 데이터 셋 크기와 실제 크기 사이에서 동일한 비율을 달성하도록 노력할 수 있다. 일 실시 예에 따르면, 배치는, 캐시 슬라이스들 사이에서 동일한 캐시 압력을 갖는 것을 달성하기 위해 노력할 수 있다. 예를 들어, 캐시 압력은 그 캐시 슬라이스의 크기와 관련하여, 이용되는 시간 마다 캐시로부터 축출되는 수로서 측정될 수 있다. 일 실시 예에 따르면, 배치는 하나의 레벨 (예를 들어, L2) 및 일부 다른 레벨 (예를 들어, L3)에서 캐시에 대한 캐시 압력 사이의 원하는 또는 대안적으로 미리 정해진 관계를 갖도록 구성될 수 있다. 일 실시 예에 따르면, 배치는 모든 캐시로부터 대체 된 캐시 라인들은 서로 동일한 대체 나이를 갖도록 구성될 수 있다. 이 때, 대체 나이는, 캐시 라인이 대체 될 때까지 캐시에서 캐시 라인이 얼마나 오랜 시간 동안 사용되지 않았는지로 정의될 수 있다. 본 발명의 개념의 적어도 하나의 예시적인 실시 예에 따르면, 배치는 하나의 레벨 (예를 들어, L2) 및 일부 다른 레벨 (예를 들어, L3)에서의 캐시에 대한 캐시의 대체 나이 사이의 원하는 또는 대안적으로 미리 정해진 관계를 갖도록 구성될 수 있다.

새로 결정된 배치는 새로운 배치 정책으로서 기록될 수 있고, 각 데이터 셋에 관련된 정책으로서 기록될 수 있다. 예를 들어, 새로 결정된 배치는 대응하는 데이터 셋의 NHT 엔트리의 정책 필드(1211)에 및/또는 도 10의 (C) 테이블에서 도시된 1022 또는 1023와 같이 개별적인 정책 테이블들에 기록될 수 있다. NUCA 계층으로의 데이터의 미래의 설정에는 배치 정책이 사용될 수 있다. 예를 들어, 데이터 셋의 25%가 CPU1의 슬라이스의 L2 캐시에 설치(install)될 수 있고, 데이터 셋의 25%가 CPU2의 슬라이스의 L2 캐시에 설치될 수 있고, 데이터 셋의 50%가 CPU1의 슬라이스의 L3 캐시에 설치될 수 있다.

일 실시예에 따르면, 각가의 데이터 셋에 대한 크기 및 재사용 빈도는 추정될 수 있다. 주기적으로, 새로운 글로벌 배치 결정이 수행될 수 있다. 우선, 크기당 재사용 률이 가장 높은 데이터 셋이 가장 액세스가 유리한 위치에 배치될 수 있다. 이 후, 크기당 두번째로 높은 재사용 빈도를 갖는 데이터 셋에 대한 배치가 수행될 수 있고, 모든 알려진 셋이 심플 이거 패킹 알고리즘(simple eager packing algorithm)을 사용하여 배치될 때까지 상기 동작이 수행될 수 있다. 배치의 목표는 재사용 가능성이 가장 높은 데이터 셋을 상기 데이터 셋을 사용하는 코어에 가장 가까운 위치에 배치하는 것일 수 있다.

상기 논의는, 데이터 셋에 대한 미래의 액세스 패턴을 예측하고, 도 11의 캐시 계층과 유사한 캐시 계층과 관련된 효율적인 NUCA 배치를 달성하기 위하여 상기 예측을 사용하는 것을 특징으로 하고, 통상의 기술자는, 전술된 설명들이 다른 방식을 이용한 미래 행동 예측 및 미래의 동작을 위해 수정 또는 대안 적으로 최적화하는 정책에 적용될 수 있음을 알 수 있을 것이다.

도 13은 본 개시의 예시적 실시예에 따른 컴퓨터 시스템의 일반적인 예측 및 수정, 또는 최적화를 타겟으로 하는 행동 이력 테이블(BHT)을 나타내는 블록도이다.

도 13을 참조하면, 일반화된 일반 이력 테이블(general history table, GHT)의 엔트리와, DID에 의해 식별되는 데이터 셋을 연관짓기 위해 DID가 이용될 수 있다. GHT 엔트리는 카운터들을 포함할 수 있고, 상기 카운터들은 예를 들어, 여러 다른 이벤트들 중 하나를 카운트하도록 구성된 대부분의 최신 컴퓨터 시스템에 있는 소위 하드웨어 카운터 중 하나를 카운트할 수 있다. 기존의 또는 향후의 카운터의 카운트 이벤트는 이러한 카운터로 사용될 수 있다. 도 13에 도시된 바와 같이, 이러한 이벤트들의 카운팅은, 이벤트가 발생한 데이터 셋 DID에 연관된 이벤트를 카운트 하도록 구성될 수 있다. 본 도면에는 2개의 카운터들(CTR1, CTR2)이 도시되어 있으나, GHT 엔트리당 카운터의 수는 2개에 한정되지 않는다. 카운터들은 데이터 셋에 대한 정책들을 결정하는 데에 사용될 수 있다. 예를 들어, 결정된 정책들은 GHT 엔트리(1311)에 저장될 수 있다. 그러나, 데이터 셋 별 카운터는 다양한 방식으로 구현될 수 있고, 도 10에 도시된 테이블에 한정되는 것은 아니다. 예를 들어, 통상의 기술자는 전술한 방법들을 사용하여 미래의 행동이 예측될 수 있는지를 이해할 수 있을 것이다. 예를 들어, 주로 독출되는 캐시 라인들, 주로 프라이빗 영역들, 주로 기입 캐시 라인들, 주로 이동되고 공유되는 캐시 라인들, 주로 생산자-소비자 캐시 라인들, 주로 한번 독출되는 캐시 라인들, 주로 캐시 라인 액세스에 있는 영역들 또는 페이지들, 주로 희소 캐시 라인들, 주로 압출 가능한 캐시 라인들은 상기 설명된 방법이 이용될 수 있으나, 본 개시는 이에 한정되는 것은 아니다. 이러한 미래 행동의 대부분은 각각의 데이터 셋의 미래의 사용에 적용될 수 있는 수정 또는 대안적인 최적화에 해당할 수 있다.

명확하게 설명하기 위해 본 명세서에서 대부분의 설명은 일반적으로 캐시 라인이 어떻게 배치되고, CPU의 요구에 따라 어떻게 복귀되는 지에 대한 기술을 설명하였다. 캐시 라인 내에 포함된 요청된 워드가 선택되어 CPU로 복귀되는 다양한 방법에 대해 본 명세서에서는 자세하게 설명하지는 않았으나, 캐시 라인 내에 포함된 요청된 워드가 선택되어 CPU로 복귀되는 다양한 방법은 통상의 기술자에게 알려져 있다.

명확하게 설명하기 위해, 본 명세서에서, 캐시 계층 구조의 데이터 처리를 기술하는 대부분의 설명이 배타적 캐시 계층 구조를 기준으로 설명된다. 다만, 통상의 기술자는 기술 된 실시예가 포괄적 메모리 계층 및 비배타적 메모리 계층을 포괄하도록 확장될 수 있다는 것을 이해할 수 있다.

특정 예시적인 컴퓨터 아키텍쳐와 관련하여 위에서 설명되었지만, 캐싱은 도 8 내지 도 13의 컴퓨터 시스템뿐만 아니라 외부의 많은 다른 설정들에 존재하며, 상기 실시 예들은 이러한 다른 상황들에 동일하게 적용 가능하다. 이러한 용도의 예로는 디스크 또는 플래시 메모리와 같은 저속 대용량 저장 장치의 데이터를 동적 RAM을 사용하여 구현할 수 있는 더 빠르고 작은 대용량 메모리로 캐시하는 가상 메모리 시스템이 있을 수 있다. 컴퓨터 시스템에서의 캐싱의 다른 예로는 디스크 캐싱, 웹 캐싱 및 이름 캐싱이 있다. 그러한 캐시의 구성 및 캐싱 메커니즘은 상술된 캐시의 구성 및 캐싱 메커니즘, 예를 들어, 세트의 크기의 차이, 세트 및 연관성의 구현 등의 측면에서 다를 수 있다. 캐싱 메커니즘 그 자체의 구현에 관계없이, 여기서는 다양한 캐싱 방식을 구현하는 데 동일하게 적용될 수있다.

본 실시 예의 특징 및 요소가 실시 예에서 특정 조합으로 기술되었지만, 각 특징 또는 요소는 실시 예의 다른 특징 및 요소없이 단독으로 또는 본원에 개시된 다른 특징 및 요소가 있거나 없는 다양한 조합으로 사용될 수 있다. 본 출원에 제공된 방법 또는 흐름도는 범용 컴퓨터 또는 프로세서에 의한 실행을 위해 컴퓨터 읽기 가능 저장 매체에 유형적으로 구현된 컴퓨터 프로그램, 소프트웨어 또는 펌웨어로 구현 될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

1. 복수의 프로세서 코어들, 제1 캐시 레벨의 제1 캐시들, 상기 제1 캐시 레벨보다 상위 레벨인 제2 캐시 레벨의 제2 캐시들 및 행동 이력 테이블을 포함하는 멀티 프로세서 시스템의 데이터 관리 방법에 있어서,
   상기 제1 캐시들 및 상기 제2 캐시들 중 적어도 하나의 캐시에 저장된 학습 캐시 라인들의 재사용 정보를 추적하는 단계;
   상기 재사용 정보를 상기 행동 이력 테이블에 기록하는 단계; 및
   상기 행동 이력 테이블의 상기 재사용 정보에 기초하여, 상기 제1 캐시들 또는 상기 제2 캐시들에 저장된 복수의 캐시 라인들에 대해 수행될 미래의 동작에 대한 배치 정책을 결정하는 단계;를 포함하고,
   상기 재사용 정보는 상기 복수의 프로세서 코어들 각각에 대응하는 재사용 카운터들을 포함하고,
   상기 제1 캐시들 각각은 상기 복수의 프로세서 코어들 중 대응하는 하나의 프로세서 코어에 전용되고, 상기 제2 캐시들은 상기 복수의 프로세서 코어들에 공유되고,
   상기 재사용 카운터들 각각은 상기 학습 캐시 라인들 중 상기 제2 캐시들에 저장된 학습 캐시 라인이 대응하는 프로세서 코어에 의해 액세스될 때 마다 증가하도록 구성되고,
   상기 복수의 프로세서 코어들 각각의 재사용 카운터들을 합산한 총 재사용 횟수는 상기 행동 이력 테이블의 별도의 카운터에 기록되는 것을 특징으로 하는 데이터 관리 방법.
2. 제1항에 있어서,
   상기 데이터 관리 방법은,
   적어도 하나의 행동 카운터에 대응하는 사용 유형이 상기 학습 캐시 라인들 중 적어도 하나에 대해 발생할 때마다, 상기 복수의 행동 카운터들 중 상기 적어도 하나의 행동 카운터를 업데이트하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
3. 제2항에 있어서,
   상기 데이터 관리 방법은,
   상기 학습 캐시 라인들 중 적어도 하나가 독출 요청에 의해 액세스 될 때마다, 상기 복수의 행동 카운터 중 적어도 하나의 행동 카운터를 업데이트하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
4. 제1항에 있어서,
   상기 데이터 관리 방법은,
   상기 결정된 배치 정책을 상기 행동 이력 테이블에 저장하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
5. 제1항에 있어서,
   상기 데이터 관리 방법은,
   상기 제1 캐시들 및 상기 제2 캐시들에 저장된 상기 복수의 캐시 라인들 중에서 적어도 일부의 캐시 라인을 임의로 상기 학습 캐시 라인들로 선택하는 단계를 더 포함하는 것을 특징으로 하는 데이터 관리 방법.
6. 삭제
7. 삭제
8. 제1항에 있어서,
   상기 복수의 프로세서 코어들은 제1 코어 및 제2 코어를 포함하고,
   상기 제1 코어는 상기 제2 코어보다 상기 제2 캐시들 중 일부의 캐시에 대한 접근 시간이 짧고, 상기 제2 코어는 상기 제1 코어보다 상기 제2 캐시들 중 다른 일부의 캐시에 대한 접근 시간이 짧은 것을 특징으로 하는 데이터 관리 방법.
9. 복수의 프로세서 코어들;
   복수의 캐시들; 및
   행동 이력 테이블을 포함하고,
   상기 복수의 캐시들은 제1 캐시 레벨의 제1 캐시들 및 상기 제1 캐시 레벨보다 상위 레벨인 제2 캐시 레벨의 제2 캐시들을 포함하고,
   상기 복수의 프로세서 코어들 중 적어도 하나의 프로세서 코어는, 상기 행동 이력 테이블에 기록된 재사용 정보에 기초하여, 상기 제1 캐시들 및 상기 제2 캐시들 중 적어도 하나의 캐시에 저장된 복수의 캐시 라인들에 대해 수행될 미래의 동작에 대한 배치 정책을 결정하고,
   상기 재사용 정보는 상기 제1 캐시들 및 상기 제2 캐시들 중 적어도 하나의 캐시에 저장된 학습 캐시 라인들의 재사용에 대한 정보이고,
   상기 재사용 정보는 상기 복수의 프로세서 코어들 각각에 대응하는 재사용 카운터들을 포함하고,
   상기 제1 캐시들 각각은 상기 복수의 프로세서 코어들 중 대응하는 하나의 프로세서 코어에 전용되고, 상기 제2 캐시들은 상기 복수의 프로세서 코어들에 공유되고,
   상기 재사용 카운터들 각각은, 상기 학습 캐시 라인들 중 상기 제2 캐시들에 저장된 학습 캐시 라인이 대응하는 프로세서 코어에 의해 액세스될 때 마다 증가하도록 구성되고,
   상기 복수의 프로세서 코어들 각각의 재사용 카운터들을 합산한 총 재사용 횟수는 상기 행동 이력 테이블의 별도의 카운터에 기록되는 것을 특징으로 하는 멀티 프로세서 시스템.
10. 제9항에 있어서,
    상기 적어도 하나의 프로세서 코어는, 상기 학습 캐시 라인들 중 적어도 하나에 대하여 적어도 하나의 재사용 카운터에 대응하는 사용 타입이 사용될 때마다 상기 재사용 카운터들 중에서 상기 적어도 하나의 재사용 카운터를 업데이트하도록 구성되는 것을 특징으로 하는 멀티 프로세서 시스템.
11. 제9항에 있어서,
    상기 행동 이력 테이블은 복수의 미사용 카운터들을 포함하고,
    상기 적어도 하나의 프로세서 코어는, 상기 학습 캐시 라인들의 단일 재사용이 발생하기 전에 상기 학습 캐시 라인들 중 적어도 하나가 대체될 때마다 상기 복수의 미사용 카운터들 중에서 적어도 하나의 미사용 카운터를 업데이트하도록 구성되는 것을 특징으로 하는 멀티 프로세서 시스템.
12. 제9항에 있어서,
    상기 행동 이력 테이블은 상기 적어도 하나의 프로세서 코어에 의해 결정된 배치 정책에 일치하는 정책을 저장하는 정책 필드를 포함하는 것을 특징으로 하는 멀티 프로세서 시스템.
13. 제9항에 있어서,
    상기 행동 이력 테이블은 상기 학습 캐시 라인들에 대응하는 어드레스 태그를 나타내는 데이터 셋 식별자를 포함하는 것을 특징으로 하는 멀티 프로세서 시스템.
14. 제9항에 있어서,
    상기 학습 캐시 라인들 각각은 상기 학습 캐시 라인들의 재사용 정보를 저장하도록 구성된 재사용 정보 필드로 확장되는 것을 특징으로 하는 멀티 프로세서 시스템.
15. 삭제
16. 제9항에 있어서,
    상기 학습 캐시 라인들 각각은 학습 캐시 라인임을 나타내는 학습 비트로 확장되는 것을 특징으로 하는 멀티 프로세서 시스템.
17. 삭제
18. 삭제
19. 삭제
20. 복수의 프로세서 코어들에 의해 실행되는 명령들이 기록된 컴퓨터 판독 가능한 기록 매체에 있어서,
    제1 캐시 레벨의 제1 캐시, 상기 제1 캐시 레벨보다 상위 레벨인 제2 캐시 레벨의 제2 캐시 및 행동 이력 테이블이 각각 할당된 상기 프로세서 코어들에 의해 상기 명령들이 실행될 때, 상기 명령들은 상기 프로세서 코어들이 동작들을 수행하게 하고,
    상기 동작들은,
    상기 제1 캐시 및 상기 제2 캐시 중 적어도 하나에 저장된 학습 캐시 라인 재사용 정보를 추적하고,
    상기 재사용 정보를 상기 행동 이력 테이블에 기록하고,
    상기 행동 이력 테이블의 상기 재사용 정보에 기초하여, 상기 제1 캐시 및 상기 제2 캐시에 저장된 복수의 캐시 라인들에 대해 수행될 미래의 동작에 대한 배치 정책을 결정하고,
    상기 재사용 정보는 상기 복수의 프로세서 코어들 각각에 대응하는 재사용 카운터들을 포함하고,
    상기 제1 캐시들 각각은 상기 복수의 프로세서 코어들 중 대응하는 하나의 프로세서 코어에 전용되고, 상기 제2 캐시들은 상기 복수의 프로세서 코어들에 공유되고,
    상기 재사용 카운터들 각각은 상기 학습 캐시 라인들 중 상기 제2 캐시들에 저장된 학습 캐시 라인이 대응하는 프로세서 코어에 의해 액세스될 때 마다 증가하도록 구성되고,
    상기 복수의 프로세서 코어들 각각의 재사용 카운터들을 합산한 총 재사용 횟수는 상기 행동 이력 테이블의 별도의 카운터에 기록되는 것을 특징으로 하는 컴퓨터 판독 가능한 기록 매체.

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