KR102251043B1 - Memory device, operating method of the memory device, and memory system including the same - Google Patents
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Abstract
Description
본 발명은 메모리 장치, 메모리 장치의 동작 방법, 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 상세하게는 복수의 멤리스터 어레이들을 포함하는 메모리 구조를 통하여 입력 데이터에 포함된 제1속성 입력정보와 제2속성 입력정보에 상응하는 인식 결과를 효과적으로 획득할 수 있는 메모리 장치, 메모리 장치의 동작 방법, 및 이를 포함하는 메모리 시스템에 관한 것이다.The present invention relates to a memory device, a method of operating a memory device, and a memory system including the same, and more particularly, to first attribute input information and first attribute input information included in input data through a memory structure including a plurality of memristor arrays. A memory device capable of effectively obtaining a recognition result corresponding to two-attribute input information, a method of operating the memory device, and a memory system including the same.
종래에는 저항기, 인덕터, 그리고 커패시터와 같은 세가지 유형의 회로부품만이 존재해왔으나, 1972년 UC 버클리대 연구원인 레온 추아(Leon Chua)는 4번째 유형의 회로부품인 멤리스터가 존재할 수 있음을 이론화했다.Conventionally, only three types of circuit components existed: resistors, inductors, and capacitors, but in 1972, UC Berkeley researcher Leon Chua theorized that a fourth type of circuit component, a memristor, could exist. did.
멤리스터(memristor)는 메모리(memory)와 레지스터(registor)의 합성어로써, 멤리스터는 얼마나 많은 양의 전류가 통과했는지를 기억할 수 있다.Memristor is a compound word of memory and resistor, and the memristor can remember how much current has passed through it.
멤리스터의 특징은 전원 공급이 중단된 상태에서도 직전에 통과한 전류의 방향과 양을 기억할 수 있다는 점이고, 이 점이 오늘날의 플래시 메모리를 대체할 수 있는 차세대 소자로 주목받는 이유이다.The memristor's characteristic is that it can memorize the direction and amount of the current passed just before even when the power supply is interrupted, which is why it is attracting attention as a next-generation device that can replace today's flash memory.
멤리스터는 가격이 싸고, 데이터 처리 속도가 빠르며, 높은 밀도로 구성되어 저장용량이 큰 메모리를 만드는 데에 활용될 수 있다.Memristor is low in price, fast data processing, and high density, so it can be used to create a memory with a large storage capacity.
(특허문헌 1) 한국 공개특허공보 제10-2011-0020973호(2011.03.04)(Patent Document 1) Korean Patent Application Publication No. 10-2011-0020973 (2011.03.04)
본 발명이 이루고자 하는 기술적 과제는 복수의 멤리스터 어레이들을 포함하는 메모리 구조를 통하여 입력 데이터에 포함된 제1속성 입력정보와 제2속성 입력정보에 상응하는 인식 결과를 효과적으로 획득할 수 있는 메모리 장치, 메모리 장치의 동작 방법, 및 이를 포함하는 메모리 시스템을 제공하는 것이다.The technical problem to be achieved by the present invention is a memory device capable of effectively obtaining a recognition result corresponding to the first attribute input information and the second attribute input information included in input data through a memory structure including a plurality of memristor arrays, A method of operating a memory device, and a memory system including the same are provided.
본 발명의 일 실시 예에 따른 메모리 장치는 입력 데이터에 포함된 제1속성 입력정보에 상응하는 입력 신호와, 저장된 제1저장 데이터에 따라, 제1멤리스터 신호를 출력하는 제1멤리스터 어레이 회로, 상기 입력 데이터에 포함된 제2속성 입력정보에 상응하는 입력 신호와, 저장된 제2저장 데이터에 따라, 제2멤리스터 신호를 출력하는 제2멤리스터 어레이 회로 및 상기 제1멤리스터 신호와 상기 제2멤리스터 신호에 기초하여, 상기 제1멤리스터 신호 및 상기 제2멤리스터 신호에 상응하는 제3멤리스터 신호를 출력하는 제3멤리스터 어레이 회로를 포함할 수 있다.A memory device according to an embodiment of the present invention includes an input signal corresponding to first attribute input information included in input data and a first memristor array circuit that outputs a first memristor signal according to stored first storage data. , A second memristor array circuit for outputting a second memristor signal according to an input signal corresponding to the second attribute input information included in the input data and the stored second storage data, and the first memristor signal and the A third memristor array circuit for outputting the first memristor signal and a third memristor signal corresponding to the second memristor signal based on the second memristor signal may be included.
일부 실시 예에서, 상기 제1멤리스터 신호는 상기 제1멤리스터 어레이 회로에 포함된 멤리스터 셀들 중에서 LRS(Low Resistance State)로 프로그램된(programed) 셀에 상응하는 로우(row) 또는 컬럼(column)을 통하여 출력되고, 상기 제2멤리스터 신호는 상기 제2멤리스터 어레이 회로에 포함된 멤리스터 셀들 중에서 LRS로 프로그램된 셀에 상응하는 로우 또는 컬럼을 통하여 출력되고, 상기 제3멤리스터 신호는 상기 제3멤리스터 어레이 회로에 포함된 멤리스터 셀들 중에서 LRS로 프로그램된 셀에 상응하는 로우 또는 컬럼을 통하여 출력될 수 있다.In some embodiments, the first memristor signal is a row or column corresponding to a cell programmed with a low resistance state (LRS) among memristor cells included in the first memristor array circuit. ), and the second memristor signal is output through a row or column corresponding to a cell programmed as an LRS among memristor cells included in the second memristor array circuit, and the third memristor signal is Among the memristor cells included in the third memristor array circuit, it may be output through a row or column corresponding to a cell programmed with an LRS.
일부 실시 예에서, 상기 제1속성 입력정보는 감각 정보(sensory information)에 대한 SDR(Sparse Distributed Representation)이고, 상기 제2속성 입력정보는 시간 정보(temporal information) 또는 공간 정보(location information)에 대한 SDR일 수 있다.In some embodiments, the first attribute input information is SDR (Sparse Distributed Representation) for sensory information, and the second attribute input information is for temporal information or location information. May be SDR.
일부 실시 예에서, 상기 메모리 장치는, 상기 제1멤리스터 신호와 상기 제2멤리스터 신호를 입력받고, 입력된 상기 제1멤리스터 신호와 상기 제2멤리스터 신호를 처리하여 복수의 입력처리신호들을 출력하는 입력 처리 회로를 더 포함할 수 있다.In some embodiments, the memory device receives the first memristor signal and the second memristor signal, processes the input first memristor signal and the second memristor signal, and processes a plurality of input processing signals. It may further include an input processing circuit for outputting.
일부 실시 예에서, 상기 제1멤리스터 신호와 상기 제2멤리스터 신호는 전류 신호일 수 있다.In some embodiments, the first memristor signal and the second memristor signal may be current signals.
일부 실시 예에서, 상기 입력 처리 회로는, 상기 제1멤리스터 어레이 회로의 복수의 로우들 또는 복수의 컬럼들에 상응하는 복수의 제1입력 감지 회로들을 더 포함하고, 상기 복수의 제1입력 감지 회로들 각각은, 상기 제1멤리스터 신호를 전류-전압 변환시키는 제1변환 회로, 전류-전압 변환된 상기 제1멤리스터 신호의 부호를 반전시키는 제1반전 회로 및 부호가 반전된 상기 제1멤리스터 신호와 기준전압의 비교결과를 출력하는 제1비교 회로를 포함할 수 있다.In some embodiments, the input processing circuit further includes a plurality of first input sensing circuits corresponding to a plurality of rows or a plurality of columns of the first memristor array circuit, and the plurality of first inputs are sensed. Each of the circuits includes a first conversion circuit for converting the first memristor signal to current-voltage, a first inversion circuit for inverting a sign of the current-voltage converted first memristor signal, and the first inverting sign. A first comparison circuit for outputting a comparison result of the memristor signal and the reference voltage may be included.
일부 실시 예에서, 상기 입력 처리 회로는, 상기 제2멤리스터 어레이 회로의 복수의 로우들 또는 복수의 컬럼들에 상응하는 복수의 제2입력 감지 회로들을 더 포함하고, 상기 복수의 제2입력 감지 회로들 각각은, 상기 제2멤리스터 신호를 전류-전압 변환시키는 제2변환 회로, 전류-전압 변환된 상기 제2멤리스터 신호의 부호를 반전시키는 제2반전 회로 및 부호가 반전된 상기 제2멤리스터 신호와 기준전압의 비교결과를 출력하는 제2비교 회로를 더 포함할 수 있다.In some embodiments, the input processing circuit further includes a plurality of second input detection circuits corresponding to a plurality of rows or a plurality of columns of the second memristor array circuit, and the plurality of second inputs are sensed. Each of the circuits includes a second conversion circuit for converting the second memristor signal to current-voltage, a second inversion circuit for inverting a sign of the current-voltage converted second memristor signal, and the second inverting sign. A second comparison circuit for outputting a comparison result of the memristor signal and the reference voltage may be further included.
일부 실시 예에서, 상기 입력 처리 회로는, 각각이, 서로 다른 제1입력 감지 회로에 포함된 제1비교 회로의 출력과 서로 다른 제2입력 감지 회로에 포함된 제2비교 회로의 출력을 논리곱 연산하여 출력하는 복수의 AND 게이트들을 더 포함할 수 있다.In some embodiments, each of the input processing circuits logically multiplies an output of a first comparison circuit included in a different first input detection circuit and an output of a second comparison circuit included in a different second input detection circuit. A plurality of AND gates that are calculated and output may be further included.
일부 실시 예에서, 상기 입력 처리 회로는, 각각이 상기 복수의 AND 게이트들 각각과 연결되어, 각각이 상기 복수의 AND 게이트들 각각의 출력을 딜레이시켜 출력하는 복수의 래치들(latchs)을 더 포함할 수 있다.In some embodiments, the input processing circuit further includes a plurality of latches, each of which is connected to each of the plurality of AND gates, each of which delays and outputs the output of each of the plurality of AND gates. can do.
일부 실시 예에서, 상기 복수의 래치들 각각은, 펄스 타입의 SR 래치로 구현될 수 있다.In some embodiments, each of the plurality of latches may be implemented as a pulse type SR latch.
일부 실시 예에서, 상기 복수의 래치들 각각은, 활성화 신호에 응답하여, 적어도 2 이상의 AND 게이트들의 출력 신호들을 동시에 출력할 수 있다.In some embodiments, each of the plurality of latches may simultaneously output output signals of at least two AND gates in response to an activation signal.
일부 실시 예에서, 상기 복수의 래치들 각각은, 리셋(reset) 신호에 응답하여, 동시에 리셋될 수 있다.In some embodiments, each of the plurality of latches may be reset at the same time in response to a reset signal.
일부 실시 예에서, 상기 제3멤리스터 어레이 회로는, 상기 복수의 래치들로부터 출력된 래치 신호들에 상응하는 상기 제3멤리스터 신호를 출력할 수 있다.In some embodiments, the third memristor array circuit may output the third memristor signal corresponding to latch signals output from the plurality of latches.
일부 실시 예에서, 상기 제3멤리스터 신호는 전류 신호일 수 있다.In some embodiments, the third memristor signal may be a current signal.
일부 실시 예에서, 상기 메모리 장치는, 상기 제3멤리스터 신호를 감지하는 출력 감지 회로를 더 포함하고, 상기 출력 감지 회로는, 상기 제3멤리스터 신호를 전류-전압 변환시키는 제3변환 회로, 전류-전압 변환된 상기 제3멤리스터 신호의 부호를 반전시키는 제3반전 회로 및 부호가 반전된 상기 제3멤리스터 신호와 기준전압의 비교결과를 출력하는 제3비교 회로를 포함할 수 있다.In some embodiments, the memory device further includes an output sensing circuit for sensing the third memristor signal, the output sensing circuit, a third conversion circuit for converting the third memristor signal to current-voltage, A third inversion circuit for inverting a sign of the current-voltage converted third memristor signal, and a third comparison circuit for outputting a comparison result of the third memristor signal inverted with the reference voltage.
일부 실시 예에서, 상기 제1멤리스터 어레이 회로, 상기 제2멤리스터 어레이 회로, 및 상기 제3멤리스터 어레이 회로 각각은 복수의 멤리스터 셀들을 포함할 수 있다.In some embodiments, each of the first memristor array circuit, the second memristor array circuit, and the third memristor array circuit may include a plurality of memristor cells.
본 발명의 일 실시 예에 따른 메모리 시스템은 입력 데이터를 출력하는 프로세서 및 상기 입력 데이터에 상응하는 인식 결과를 출력하는 메모리 장치를 포함하고, 상기 메모리 장치는, 상기 입력 데이터에 포함된 제1속성 입력정보에 상응하는 입력 신호와, 저장된 제1저장 데이터에 따라, 제1멤리스터 신호를 출력하는 제1멤리스터 어레이 회로, 상기 입력 데이터에 포함된 제2속성 입력정보에 상응하는 입력 신호와, 저장된 제2저장 데이터에 따라, 제2멤리스터 신호를 출력하는 제2멤리스터 어레이 회로 및 상기 제1멤리스터 신호와 상기 제2멤리스터 신호에 기초하여, 상기 제1멤리스터 신호 및 상기 제2멤리스터 신호에 상응하는 상기 인식 데이터를 출력하는 제3멤리스터 어레이 회로를 포함할 수 있다.A memory system according to an embodiment of the present invention includes a processor that outputs input data and a memory device that outputs a recognition result corresponding to the input data, wherein the memory device inputs a first attribute included in the input data. An input signal corresponding to the information, a first memristor array circuit for outputting a first memristor signal according to the stored first stored data, an input signal corresponding to the second attribute input information included in the input data, and stored A second memristor array circuit for outputting a second memristor signal according to second stored data, and the first memristor signal and the second memristor signal based on the first memristor signal and the second memristor signal. It may include a third memristor array circuit for outputting the recognition data corresponding to the lister signal.
본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법은, 입력 데이터에 포함된 제1속성 입력정보에 상응하는 입력 신호와, 저장된 제1저장 데이터에 따라, 제1멤리스터 신호를 출력하는 단계, 상기 입력 데이터에 포함된 제2속성 입력정보에 상응하는 입력 신호와, 저장된 제2저장 데이터에 따라, 제2멤리스터 신호를 출력하는 단계 및 상기 제1멤리스터 신호와 상기 제2멤리스터 신호에 기초하여, 상기 제1멤리스터 신호 및 상기 제2멤리스터 신호에 상응하는 제3멤리스터 신호를 출력하는 단계를 포함할 수 있다.A method of operating a memory device according to an embodiment of the present invention includes outputting a first memristor signal according to an input signal corresponding to first attribute input information included in input data and stored first stored data, Outputting a second memristor signal according to an input signal corresponding to second attribute input information included in the input data and stored second stored data, and to the first memristor signal and the second memristor signal. On the basis of, the step of outputting a third memristor signal corresponding to the first memristor signal and the second memristor signal may be included.
본 발명의 실시 예에 따른 방법과 장치들은 복수의 멤리스터 어레이들을 포함하는 메모리 구조를 통하여 입력 데이터에 포함된 제1속성 입력정보와 제2속성 입력정보에 상응하는 인식 결과를 효과적으로 획득할 수 있다.The method and apparatus according to an embodiment of the present invention can effectively obtain a recognition result corresponding to the first attribute input information and the second attribute input information included in the input data through a memory structure including a plurality of memristor arrays. .
또한, 본 발명의 실시 예에 따른 방법과 장치들은 입력 데이터에 포함된 제1속성 입력정보와 제2속성 입력정보에 상응하는 인식 결과를 획득하는 데에 소요되는 에너지를 절감할 수 있는 효과가 있다.In addition, the method and apparatus according to an embodiment of the present invention have an effect of reducing energy required to obtain a recognition result corresponding to the first attribute input information and the second attribute input information included in the input data. .
또한, 본 발명의 실시 예에 따른 방법과 장치들은 비순서 예측(out-of order prediction)이 가능하다는 장점이 있다.In addition, the method and apparatus according to an embodiment of the present invention have an advantage in that out-of order prediction is possible.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 일 실시 예에 따른 회로도이다.
도 2는 도 1의 메모리 장치에 포함된 입력 감지 회로의 일 실시 예에 따른 회로도이다.
도 3은 도 1의 메모리 장치에 포함된 래치(latch)의 일 실시 예에 따른 회로도이다.
도 4는 도 1의 메모리 장치에서 입,출력되는 신호들의 파형도를 나타낸 타이밍도이다.
도 5는 도 1의 메모리 장치에 포함된 멤리스터 셀(memrister cell)의 소자 특성을 나타낸 그래프이다.
도 6은 도 1의 메모리 장치에 적용될 수 있는 헤비안 학습(Hebbian Learning)의 순서도이다.
도 7은 손글씨의 EMNIST(Extention of Modified National Institute of Standards and Technology)데이터 셋을 공간 풀링(spatial-pooling)하는 과정을 나타낸 도면이다.
도 8은 SDR(Sparse Distributed Representation) 당 비트수의 변화에 따른 도 1의 메모리 장치의 단어와 문장의 인식률을 나타낸 그래프이다.
도 9는 SDR에 부가된 노이즈의 변화에 따른 도 1의 메모리 장치의 인식률을 나타낸 그래프이다.
도 10은 멤리스턴스(memristance)의 분산에 따른 도 1의 메모리 장치의 인식률을 나타낸 그래프이다.
도 11은 문장에서 센싱된 단어들의 개수에 따른 도 1의 메모리 장치의 순서(ordinal) 예측과 비순서(out-of-order) 예측 각각에 대한 예측율을 나타낸 그래프이다.
도 12는 기존의 순차적인 멤리스터 크로스바와 도 1의 메모리 장치의 멤리스터 크로스바의 성능을 비교한 표이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 블록도이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작방법의 플로우차트이다.A brief description of each drawing is provided in order to more fully understand the drawings cited in the detailed description of the present invention.
1 is a circuit diagram of a memory device according to an embodiment of the present invention.
FIG. 2 is a circuit diagram of an input sensing circuit included in the memory device of FIG. 1, according to an exemplary embodiment.
3 is a circuit diagram of a latch included in the memory device of FIG. 1 according to an exemplary embodiment.
4 is a timing diagram illustrating waveforms of signals input and output from the memory device of FIG. 1.
5 is a graph showing device characteristics of a memrister cell included in the memory device of FIG. 1.
6 is a flowchart of Hebbian Learning applicable to the memory device of FIG. 1.
7 is a diagram showing a process of spatial-pooling a handwritten EMNIST (Extention of Modified National Institute of Standards and Technology) data set.
8 is a graph showing a recognition rate of words and sentences in the memory device of FIG. 1 according to a change in the number of bits per SDR (Sparse Distributed Representation).
9 is a graph showing a recognition rate of the memory device of FIG. 1 according to a change in noise added to the SDR.
10 is a graph showing a recognition rate of the memory device of FIG. 1 according to dispersion of memristance.
FIG. 11 is a graph showing prediction rates for ordinal prediction and out-of-order prediction of the memory device of FIG. 1 according to the number of words sensed in a sentence.
12 is a table comparing the performance of the conventional sequential memristor crossbar and the memristor crossbar of the memory device of FIG. 1.
13 is a block diagram of a memory system according to an embodiment of the present invention.
14 is a flowchart of a method of operating a memory device according to an embodiment of the present invention.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 이를 상세히 설명하고자 한다. 그러나, 이는 본 발명의 기술적 사상을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 기술적 사상의 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The technical idea of the present invention is that various changes may be made and various embodiments may be provided, and specific embodiments will be illustrated in the drawings and described in detail. However, this is not intended to limit the technical idea of the present invention to a specific embodiment, it should be understood to include all changes, equivalents, and substitutes included in the scope of the technical idea of the present invention.
본 발명의 기술적 사상을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.In describing the technical idea of the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted. In addition, numbers (eg, first, second, etc.) used in the description of the present specification are merely identification symbols for distinguishing one component from other components.
또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.In addition, in the present specification, when one component is referred to as "connected" or "connected" to another component, the one component may be directly connected or directly connected to the other component, but specially It should be understood that as long as there is no opposite substrate, it may be connected or may be connected via another component in the middle.
또한, 본 명세서에 기재된 "~부", "~기", "~자", "~모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 프로세서(Processor), 마이크로 프로세서(Micro Processer), 마이크로 컨트롤러(Micro Controller), CPU(Central Processing Unit), GPU(Graphics Processing Unit), APU(Accelerate Processor Unit), DSP(Drive Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 등과 같은 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있으며, 적어도 하나의 기능이나 동작의 처리에 필요한 데이터를 저장하는 메모리(memory)와 결합되는 형태로 구현될 수도 있다.In addition, terms such as "~ unit", "~ group", "~ character", and "~ module" described in the present specification mean a unit that processes at least one function or operation, which is a processor or a microcomputer. Processor (Micro Processer), Micro Controller, CPU (Central Processing Unit), GPU (Graphics Processing Unit), APU (Accelerate Processor Unit), DSP (Drive Signal Processor), ASIC (Application Specific Integrated Circuit), FPGA It may be implemented in hardware or software such as (Field Programmable Gate Array), or a combination of hardware and software, and may be implemented in a form combined with a memory that stores data necessary for processing at least one function or operation. .
그리고 본 명세서에서의 구성부들에 대한 구분은 각 구성부가 담당하는 주기능 별로 구분한 것에 불과함을 명확히 하고자 한다. 즉, 이하에서 설명할 2개 이상의 구성부가 하나의 구성부로 합쳐지거나 또는 하나의 구성부가 보다 세분화된 기능별로 2개 이상으로 분화되어 구비될 수도 있다. 그리고 이하에서 설명할 구성부 각각은 자신이 담당하는 주기능 이외에도 다른 구성부가 담당하는 기능 중 일부 또는 전부의 기능을 추가적으로 수행할 수도 있으며, 구성부 각각이 담당하는 주기능 중 일부 기능이 다른 구성부에 의해 전담되어 수행될 수도 있음은 물론이다.In addition, it is intended to clarify that the division of the constituent parts in the present specification is merely divided by the main function that each constituent part is responsible for. That is, two or more constituent parts to be described below may be combined into one constituent part, or one constituent part may be divided into two or more for each more subdivided function. In addition, each of the constituent units to be described below may additionally perform some or all of the functions of other constituent units in addition to its own main function, and some of the main functions of each constituent unit are different. It goes without saying that it can also be performed exclusively by.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 일 실시 예에 따른 회로도이다. 도 2는 도 1의 메모리 장치에 포함된 입력 감지 회로의 일 실시 예에 따른 회로도이다. 도 3은 도 1의 메모리 장치에 포함된 래치(latch)의 일 실시 예에 따른 회로도이다. 도 4는 도 1의 메모리 장치에서 입,출력되는 신호들의 파형도를 나타낸 타이밍도이다. 1 is a circuit diagram of a memory device according to an embodiment of the present invention. FIG. 2 is a circuit diagram of an input sensing circuit included in the memory device of FIG. 1, according to an exemplary embodiment. 3 is a circuit diagram of a latch included in the memory device of FIG. 1 according to an exemplary embodiment. 4 is a timing diagram illustrating waveforms of signals input and output from the memory device of FIG. 1.
도 1을 참조하면, 메모리 장치(10)는 입력 회로(input circuit, 100), 제1멤리스터 어레이 회로(1st memrister array circuit, 110), 제2멤리스터 어레이 회로(120), 입력 처리 회로(130), 제3멤리스터 어레이 회로(140), 및 출력 처리 회로(150)를 포함할 수 있다.Referring to FIG. 1, the
입력 회로(100)는 입력 데이터(IN)를 수신하고, 수신된 입력 데이터(IN)에 포함된 제1속성 입력정보에 상응하는 입력 신호(예컨대, IS1 내지 IS3)를 출력할 수 있다.The
입력 회로(100)는 입력 데이터(IN)를 수신하고, 수신된 입력 데이터(IN)에 포함된 제2속성 입력정보에 상응하는 입력 신호(예컨대, IT1 내지 IT3)를 출력할 수 있다.The
실시 예에 따라, 제1속성 입력정보는 제1속성 입력정보는 감각 정보(sensory information)에 대한 SDR(Sparse Distributed Representation)일 수 있다.According to an embodiment, the first attribute input information may be SDR (Sparse Distributed Representation) for sensory information.
실시 예에 따라, 제2속성 입력정보는 시간 정보(temporal information) 또는 공간 정보(location information)에 대한 SDR일 수 있다.According to an embodiment, the second attribute input information may be SDR for temporal information or location information.
실시 예에 따라, 입력 데이터(IN)는 이미지 벡터 형태로 입력될 수 있다.According to an embodiment, the input data IN may be input in the form of an image vector.
실시 예에 따라, 입력 처리 회로(100)는 입력 데이터(IN)를 처리하기 위한 별도의 프로세서를 포함하거나, 메모리 장치(10)와 별도로 구현되는 프로세서의 일 기능의 형태로 구현될 수도 있다.Depending on the embodiment, the
제1멤리스터 어레이 회로(110)는 복수의 제1멤리스터 셀들(MS11~MS31, MS12~MS32)을 포함할 수 있다.The first
실시 예에 따라, 제1멤리스터 셀들(MS11~MS31, MS12~MS32)은 2가지 상태로 프로그램될 수 있는 바이너리(binary) 멤리스터 어레이로 구현될 수 있다. 예컨대, 복수의 멤리스터 어레이 셀들(MS11~MS31, MS12~MS32) 각각은 "0"에 상응하는 입력 데이터를 저장할 수 있는 고 저항 상태(High Resistance State(HRS)) 또는 "1"에 상응하는 입력 데이터를 저장할 수 있는 저 저항 상태(Low Resistance State(LRS))로 프로그램 될 수 있다.According to an embodiment, the first memristor cells MS11 to MS31 and MS12 to MS32 may be implemented as a binary memristor array that can be programmed in two states. For example, each of the plurality of memristor array cells (MS11 to MS31, MS12 to MS32) is a high resistance state (HRS) capable of storing input data corresponding to "0" or an input corresponding to "1" It can be programmed into a low resistance state (LRS) that can store data.
실시 예에 따라, 제1멤리스터 셀들(MS11~MS31, MS12~MS32)은 입력 데이터(IN)가 입력되기 이전에, 감각 정보(sensory information)에 대한 SDR에 대한 값들을 저장하고 있을 수 있다. 예컨대, 'A'라는 문자에 대한 감각 정보는 첫번째 컬럼(column)에 위치한 멤리스터들(MS11~MS31) 각각이 순서대로 LRS, HRS, HRS의 패턴으로 프로그램됨으로써 저장될 수 있다. 예컨대, 'B'라는 문자에 대한 감각 정보는 두번째 컬럼에 위치한 멤리스터들(MS12~MS32) 각각이 순서대로 HRS, HRS, LRS의 패턴으로 프로그램됨으로써 저장될 수 있다.According to an embodiment, the first memristor cells MS11 to MS31 and MS12 to MS32 may store SDR values for sensory information before input data IN is input. For example, the sensory information on the letter'A' may be stored by programming each of the memristors MS11 to MS31 located in the first column in order in a pattern of LRS, HRS, and HRS. For example, the sensory information on the letter'B' may be stored by programming each of the memristors MS12 to MS32 located in the second column in order in a pattern of HRS, HRS, and LRS.
실시 예에 따라, 제1멤리스터 셀들(MS11~MS31, MS12~MS32)은 입력 신호들(IS1, IS2, IS3)의 패턴과 제1멤리스터 셀들(MS11~MS31, MS12~MS32)에 프로그램되어 저장된 데이터가 일치하는 정도에 따라 컬럼 방향으로 제1멤리스터 신호(s1, s2)를 출력할 수 있다. 예컨대, 입력 신호들(IS1, IS2, IS3)의 패턴이 첫번째 컬럼의 제1멤리스터 셀들(MS11~MS31)에 프로그램되어 저장된 데이터와 일치하는 정도가 높은 경우 제1멤리스터 신호(s1)의 크기가 큰 값을 가지고, 입력 신호들(IS1, IS2, IS3)의 패턴이 두번째 컬럼의 제1멤리스터 셀들(MS12~MS32)에 프로그램되어 저장된 데이터와 일치하는 정도가 높은 경우 제1멤리스터 신호(s2)의 크기가 큰 값을 가질 수 있다.According to an embodiment, the first memristor cells MS11 to MS31 and MS12 to MS32 are programmed in the pattern of the input signals IS1, IS2, and IS3 and the first memristor cells MS11 to MS31 and MS12 to MS32. The first memristor signals s1 and s2 may be output in the column direction according to the degree of matching of the stored data. For example, when the pattern of the input signals IS1, IS2, IS3 is programmed in the first memristor cells MS11 to MS31 of the first column and the degree of coincidence with the stored data is high, the size of the first memristor signal s1 Has a large value, and when the pattern of the input signals IS1, IS2, IS3 is programmed in the first memristor cells MS12 to MS32 of the second column and the degree of coincidence with the stored data is high, the first memristor signal ( The size of s2) may have a large value.
제2멤리스터 어레이 회로(120)는 복수의 제2멤리스터 셀들(MT11~MT31, MT12~MS32)을 포함할 수 있다.The second
실시 예에 따라, 제2멤리스터 셀들(MT11~MT31, MT12~MT32)은 2가지 상태로 프로그램될 수 있는 바이너리(binary) 멤리스터 어레이로 구현될 수 있다. 예컨대, 복수의 멤리스터 어레이 셀들(MT11~MT31, MT12~MT32) 각각은 "0"에 상응하는 입력 데이터를 저장할 수 있는 고 저항 상태(High Resistance State(HRS)) 또는 "1"에 상응하는 입력 데이터를 저장할 수 있는 저 저항 상태(Low Resistance State(LRS))로 프로그램 될 수 있다.According to an embodiment, the second memristor cells MT11 to MT31 and MT12 to MT32 may be implemented as a binary memristor array that can be programmed into two states. For example, each of the plurality of memristor array cells MT11 to MT31 and MT12 to MT32 is a high resistance state (HRS) capable of storing input data corresponding to "0" or an input corresponding to "1" It can be programmed into a low resistance state (LRS) that can store data.
실시 예에 따라, 제2멤리스터 셀들(MT11~MT31, MT12~MT32)은 입력 데이터(IN)가 입력되기 이전에, 시간 정보(temporal information)에 대한 SDR 또는 공간 정보(location information)에 대한 SDR에 대한 값들을 저장하고 있을 수 있다. 예컨대, 첫번째 순서(#1)에 대한 시/공간 정보는 첫번째 로우(row)에 위치한 멤리스터들(MT11~MS13) 각각이 순서대로 LRS, HRS, HRS의 패턴으로 프로그램됨으로써 저장될 수 있다. 예컨대, 두번째 순서(#2)에 대한 시/공간 정보는 두번째 로우에 위치한 멤리스터들(MT21~MS23) 각각이 순서대로 HRS, HRS, LRS의 패턴으로 프로그램됨으로써 저장될 수 있다. 예컨대, 세번째 순서(#3)에 대한 시/공간 정보는 세번째 로우에 위치한 멤리스터들(MT31~MS33) 각각이 순서대로 HRS, LRS, HRS의 패턴으로 프로그램됨으로써 저장될 수 있다.According to an embodiment, the second memristor cells MT11 to MT31 and MT12 to MT32 are SDR for temporal information or SDR for location information before input data IN is input. It may be storing values for. For example, the temporal/spatial information for the
실시 예에 따라, 제2멤리스터 셀들(MT11~MT13, MT21~MT23, MT31~MT33)은 입력 신호들(IT1, IT2, IT3)의 패턴과 제2멤리스터 셀들(MT11~MT13, MT21~MT23, MT31~MT33)에 프로그램되어 저장된 데이터가 일치하는 정도에 따라 로우 방향으로 제2멤리스터 신호(t1, t2, t3)를 출력할 수 있다. 예컨대, 입력 신호들(IT1, IT2, IT3)의 패턴이 첫번째 로우의 제2멤리스터 셀들(MT11~MT13)에 프로그램되어 저장된 데이터와 일치하는 정도가 높은 경우 제2멤리스터 신호(t1)의 크기가 큰 값을 가지고, 입력 신호들(IT1, IT2, IT3)의 패턴이 두번째 로우의 제2멤리스터 셀들(MT21~MT23)에 프로그램되어 저장된 데이터와 일치하는 정도가 높은 경우 제2멤리스터 신호(t2)의 크기가 큰 값을 가지고, 입력 신호들(IT1, IT2, IT3)의 패턴이 세번째 로우의 제2멤리스터 셀들(MT31~MT33)에 프로그램되어 저장된 데이터와 일치하는 정도가 높은 경우 제2멤리스터 신호(t3)의 크기가 큰 값을 가질 수 있다.According to an embodiment, the second memristor cells MT11 to MT13, MT21 to MT23, and MT31 to MT33 are the patterns of the input signals IT1, IT2, and IT3 and the second memristor cells MT11 to MT13, MT21 to MT23. , MT31 to MT33) may output the second memristor signals t1, t2, and t3 in the row direction according to the degree of correspondence between the data stored in the program. For example, when the pattern of the input signals IT1, IT2, IT3 is programmed in the second memristor cells MT11 to MT13 of the first row and has a high degree of coincidence with the stored data, the size of the second memristor signal t1 Has a large value, and when the pattern of the input signals IT1, IT2, IT3 is programmed in the second memristor cells MT21 to MT23 of the second row and the degree of coincidence with the stored data is high, the second memristor signal ( When the size of t2) has a large value, and the pattern of the input signals IT1, IT2, IT3 is programmed in the second memristor cells MT31 to MT33 of the third row and the degree of coincidence with the stored data is high, the second The memristor signal t3 may have a large size.
실시 예에 따라, 제1멤리스터 어레이 회로(110)와 제2멤리스터 어레이 회로(120)의 배치는 서로 바뀔 수 있으며, 이 경우 감각 정보에 대한 SDR은 동일한 로우에 위치하는 제1멤리스터 셀들에 저장되고, 시/공간 정보에 대한 SDR은 동일한 컬럼에 위치하는 제2멤리스터 셀들에 저장될 수 있다. Depending on the embodiment, the arrangement of the first
입력 처리 회로(130)는 복수의 입력 감지 회로들(C0~C4), 복수의 AND 게이트들(A0~A5), 및 복수의 래치들(L0~L5)을 포함할 수 있다.The
복수의 입력 감지 회로들(예컨대, C0, C1) 각각은 제1멤리스터 어레이(110)로부터 출력되는 제1멤리스터 어레이 신호(예컨대, s1, s2)를 감지하여, 감지 결과에 따른 감지 신호(예컨대, sc1, sc2)를 출력할 수 있다. Each of the plurality of input sensing circuits (e.g., C0, C1) detects a first memristor array signal (e.g., s1, s2) output from the first
복수의 입력 감지 회로들(예컨대, C2, C3, C4) 각각은 제2멤리스터 어레이(120)로부터 출력되는 제2멤리스터 어레이 신호(예컨대, t1, t2, t3)를 감지하여, 감지 결과에 따른 감지 신호(예컨대, tc1, tc2, tc3)를 출력할 수 있다. Each of the plurality of input sensing circuits (e.g., C2, C3, C4) detects the second memristor array signal (e.g., t1, t2, t3) output from the second
도 2를 함께 참조하면, 입력 감지 회로는 변환 회로(OP1), 반전 회로(OP2), 및 비교 회로(OP3)를 포함할 수 있다.Referring to FIG. 2 together, the input sensing circuit may include a conversion circuit OP1, an inverting circuit OP2, and a comparison circuit OP3.
입력되는 멤리스터 신호(예컨대, 제1멤리스터 신호(t1))는 전류 신호일 수 있다.The input memristor signal (eg, the first memristor signal t1) may be a current signal.
변환 회로(OP1)는 입력되는 멤리스터 신호(예컨대, 제1멤리스터 신호(t1))를 전압 신호로 전류-전압 변환시킬 수 있다.The conversion circuit OP1 may convert an input memristor signal (eg, the first memristor signal t1) into a voltage signal from current to voltage.
실시 예에 따라, 변환 회로(OP1)는 멤리스터 신호(예컨대, 제1멤리스터 신호(t1))를 전압 신호로 전류-전압 변환하여, 출력단에 -R1*t1의 전압 값을 갖는 전압 신호를 출력할 수 있다.According to an embodiment, the conversion circuit OP1 converts the memristor signal (eg, the first memristor signal t1) into a voltage signal and converts the current-voltage to a voltage signal having a voltage value of -R1*t1 at the output terminal. Can be printed.
반전 회로(OP2)는 변환 회로(OP1)에 의해 전류-전압 변환되어 출력된 멤리스터 신호(예컨대, -R1*t1)의 부호를 반전시켜 출력할 수 있다.The inverting circuit OP2 may invert and output a sign of the memristor signal (eg, -R1*t1) output by current-voltage conversion by the conversion circuit OP1.
비교 회로(OP3)는 반전 회로(OP2)에 의해 부호가 반전되어 출력된 멤리스터 신호(예컨대, R1*t1)와 기준 전압(Vref)를 비교하여 비교결과에 따른 입력 감지 신호(예컨대, tc1)를 출력할 수 있다.The comparison circuit OP3 compares the memristor signal (e.g., R1*t1) output by inverting the sign by the inversion circuit OP2 and the reference voltage Vref, and an input detection signal (e.g., tc1) according to the comparison result. Can be printed.
실시 예에 따라, 입력 감지 신호(예컨대, tc1)는 비교 회로(OP3)의 +입력단에 입력된 멤리스터 신호가 기준 전압(Vref) 보다 큰 경우에는 하이(high) 레벨을 갖는 신호를 출력하고, +입력단에 입력된 멤리스터 신호가 기준 전압(Vref) 보다 작은 경우에는 로우(low) 레벨을 갖는 신호를 출력할 수 있다.According to an embodiment, the input detection signal (eg, tc1) outputs a signal having a high level when the memristor signal input to the + input terminal of the comparison circuit OP3 is greater than the reference voltage Vref, When the memristor signal input to the + input terminal is smaller than the reference voltage Vref, a signal having a low level may be output.
도 2의 입력 감지 회로의 구조와 동작은 도 1의 입력 감지 회로들(C0~C4) 각각에 동일하게 적용될 수 있다.The structure and operation of the input sensing circuit of FIG. 2 may be equally applied to each of the input sensing circuits C0 to C4 of FIG. 1.
도 1로 돌아와서, 제1속성 입력정보에 상응하는 입력 신호(예컨대, IS1 내지 IS3)가 제1멤리스터 어레이 회로(110)의 첫번째 컬럼에 위치한 멤리스터들(MS11~MS31)에 저장된 값과 일치하는 경우(감각 정보가 "A"인 경우)에는 제1입력 감지 회로(C0)로부터 출력되는 제1입력 감지 신호(sc1)가 하이 레벨을 가질 수 있다.Returning to FIG. 1, the input signals (eg, IS1 to IS3) corresponding to the first attribute input information match the values stored in the memristors (MS11 to MS31) located in the first column of the first
제1속성 입력정보에 상응하는 입력 신호(예컨대, IS1 내지 IS3)가 제1멤리스터 어레이 회로(110)의 두번째 컬럼에 위치한 멤리스터들(MS12~MS32)에 저장된 값과 일치하는 경우(감각 정보가 "B"인 경우)에는 제2입력 감지 회로(C1)로부터 출력되는 제2입력 감지 신호(sc2)가 하이 레벨을 가질 수 있다.When the input signals (eg, IS1 to IS3) corresponding to the first attribute input information match the values stored in the memristors MS12 to MS32 located in the second column of the first memristor array circuit 110 (sensory information Is "B"), the second input detection signal sc2 output from the second input detection circuit C1 may have a high level.
제2속성 입력정보에 상응하는 입력 신호(예컨대, IT1 내지 IT3)가 제2멤리스터 어레이 회로(120)의 첫번째 로우에 위치한 멤리스터들(MT11~MT13)에 저장된 값과 일치하는 경우(시/공간 정보가 "#1"인 경우)에는 제3입력 감지 회로(C2)로부터 출력되는 제3입력 감지 신호(tc1)가 하이 레벨을 가질 수 있다.When input signals (eg, IT1 to IT3) corresponding to the second attribute input information match the values stored in the memristors MT11 to MT13 located in the first row of the second memristor array circuit 120 (hour/ When the spatial information is "#1"), the third input detection signal tc1 output from the third input detection circuit C2 may have a high level.
제2속성 입력정보에 상응하는 입력 신호(예컨대, IT1 내지 IT3)가 제2멤리스터 어레이 회로(120)의 두번째 로우에 위치한 멤리스터들(MT21~MT23)에 저장된 값과 일치하는 경우(시/공간 정보가 "#3"인 경우)에는 제4입력 감지 회로(C3)로부터 출력되는 제4입력 감지 신호(tc2)가 하이 레벨을 가질 수 있다.When input signals (eg, IT1 to IT3) corresponding to the second attribute input information match the values stored in the memristors MT21 to MT23 located in the second row of the second memristor array circuit 120 (hour/ When the spatial information is "#3"), the fourth input detection signal tc2 output from the fourth input detection circuit C3 may have a high level.
제2속성 입력정보에 상응하는 입력 신호(예컨대, IT1 내지 IT3)가 제2멤리스터 어레이 회로(120)의 세번째 로우에 위치한 멤리스터들(MT31~MT33)에 저장된 값과 일치하는 경우(시/공간 정보가 "#2"인 경우)에는 제5입력 감지 회로(C4)로부터 출력되는 제5입력 감지 신호(tc3)가 하이 레벨을 가질 수 있다.When input signals (eg, IT1 to IT3) corresponding to the second attribute input information match the values stored in the memristors MT31 to MT33 located in the third row of the second memristor array circuit 120 (hour/ When the spatial information is "#2"), the fifth input detection signal tc3 output from the fifth input detection circuit C4 may have a high level.
복수의 AND 게이트들(A0~A5) 각각은 제1멤리스터 어레이 회로(110)로부터 출력되는 입력 감지 신호들(sc1, sc2) 각각과 제2멤리스터 어레이 회로(120)로부터 출력되는 입력 감지 신호들(tc1, tc2, tc3) 각각에 대하여 논리곱 연산하여 출력할 수 있다.Each of the plurality of AND gates A0 to A5 is each of the input detection signals sc1 and sc2 output from the first
실시 예에 따라, 제1AND 게이트(A0)는 제1입력 감지 신호(sc1)와 제3입력 감지 신호(tc1)에 대하여 논리곱 연산을 하고, 제2AND 게이트(A1)는 제1입력 감지 신호(sc1)와 제4입력 감지 신호(tc2)에 대하여 논리곱 연산을 하고, 제3AND 게이트(A2)는 제1입력 감지 신호(sc1)와 제5입력 감지 신호(tc3)에 대하여 논리곱 연산을 하고, 제4AND 게이트(A3)는 제2입력 감지 신호(sc2)와 제3입력 감지 신호(tc1)에 대하여 논리곱 연산을 하고, 제5AND 게이트(A4)는 제2입력 감지 신호(sc2)와 제4입력 감지 신호(tc2)에 대하여 논리곱 연산을 하고, 제6AND 게이트(A5)는 제2입력 감지 신호(sc2)와 제5입력 감지 신호(tc3)에 대하여 논리곱 연산을 할 수 있다.According to an embodiment, the first AND gate A0 performs an AND operation on the first input detection signal sc1 and the third input detection signal tc1, and the second AND gate A1 is the first input detection signal ( An AND operation is performed on sc1) and the fourth input detection signal tc2, and the third AND gate A2 performs an AND operation on the first input detection signal sc1 and the fifth input detection signal tc3. , The fourth AND gate A3 performs an AND operation on the second input detection signal sc2 and the third input detection signal tc1, and the fifth AND gate A4 is An AND operation is performed on the four input detection signal tc2, and the sixth AND gate A5 may perform an AND operation on the second input detection signal sc2 and the fifth input detection signal tc3.
복수의 AND 게이트들(A0~A5) 중에서 제1속성 입력정보에 상응하는 입력 신호와 제2속성 입력정보에 상응하는 입력 신호가 모두 일치한 경우에, 상응하는 위치의 AND 게이트만 "1" 값을 출력할 수 있다.If the input signal corresponding to the first attribute input information and the input signal corresponding to the second attribute input information are all matched among the plurality of AND gates (A0 to A5), only the AND gate at the corresponding position has a value of "1" Can be printed.
예컨대, 제1속성 입력정보에 상응하는 입력 신호들이 'A'라는 문자에 대한 감각 정보를 포함하고, 제2속성 입력정보에 상응하는 입력 신호들이 3번째 순서(#3)에 대한 시/공간 정보를 포함하는 경우에, 복수의 AND 게이트들(A0~A5) 중에서 제2AND 게이트(A1)만 "1" 값을 출력할 수 있다.For example, input signals corresponding to the first attribute input information include sensory information for the letter'A', and input signals corresponding to the second attribute input information are temporal/spatial information for the third order (#3). In the case of including, only the second AND gate A1 among the plurality of AND gates A0 to A5 may output a value of “1”.
복수의 래치들(L0~L5)은 복수의 AND 게이트들(A0~A5)의 출력을 활성화 신호(EOW_P)에 응답하여 동시에 출력하고, 리셋 신호(RESET)에 응답하여 신호 출력을 동시에 중단시킬 수 있다.The plurality of latches (L0 to L5) can simultaneously output the outputs of the plurality of AND gates (A0 to A5) in response to the activation signal (EOW_P), and simultaneously stop the signal output in response to the reset signal (RESET). have.
도 3을 함께 참조하면, 복수의 래치들(L0~L5) 각각은 도 3에 도시된 바와 같이 펄스 타입의 SR 래치로 구현될 수 있다.Referring to FIG. 3 together, each of the plurality of latches L0 to L5 may be implemented as a pulse type SR latch as shown in FIG. 3.
복수의 래치들(L0~L5) 각각은 활성화 신호(EOW_P)가 하이(HIGH) 상태일 때 복수의 AND 게이트들(A0~A5) 각각의 출력 신호들(I0~I5)을 래치 신호(Q0~Q5)로서 출력할 수 있다.When the activation signal EOW_P is high, each of the plurality of latches L0 to L5 converts the output signals I0 to I5 of each of the AND gates A0 to A5 to a latch signal Q0 to Q5) can be output.
활성화 신호(EOW_P)는 딜레이 시간(τ) 동안 딜레이되어 리셋 신호(RESET)로 입력될 수 있다.The activation signal EOW_P may be delayed for a delay time τ and input as a reset signal RESET.
복수의 래치들(L0~L5) 각각은 리셋 신호(RESET)가 하이(HIGH) 상태일 때 복수의 AND 게이트들(A0~A5) 각각의 출력 신호들(I0~I5)의 출력을 중단시킬 수 있다.Each of the plurality of latches L0 to L5 can stop the output of the output signals I0 to I5 of each of the plurality of AND gates A0 to A5 when the reset signal RESET is high. have.
도 1로 돌아와서, 제3멤리스터 어레이 회로(140)는 복수의 제3멤리스터 셀들(MO11~MO16, MO21~MO26)을 포함할 수 있다.Returning to FIG. 1, the third
제3멤리스터 어레이 회로(140)는 제1속성 입력정보와 제2속성 입력정보의 조합이 복수 개로 구성되는 경우, 복수 개로 구성되는 제1속성 입력정보와 제2속성 입력정보의 조합의 순서 정보까지 반영한 데이터를 저장할 수 있다.When the third
실시 예에 따라, 제3멤리스터 어레이 회로(140)의 첫번째 로우에 위치한 멤리스터 셀들(MO11~MO16)은 제1속성 입력정보와 제2속성 입력정보의 조합이 A#3인 데이터와 제1속성 입력정보와 제2속성 입력정보의 조합이 B#2인 데이터의 순서로 데이터가 입력된 경우에 대한 데이터를 저장할 수 있다.According to an exemplary embodiment, the memristor cells MO11 to MO16 located in the first row of the third
실시 예에 따라, 제3멤리스터 어레이 회로(140)의 두번째 로우에 위치한 멤리스터 셀들(MO21~MO26)은 제1속성 입력정보와 제2속성 입력정보의 조합이 A#2인 데이터와 제1속성 입력정보와 제2속성 입력정보의 조합이 B#1인 데이터의 순서로 데이터가 입력된 경우에 대한 데이터를 저장할 수 있다.Depending on the embodiment, the memristor cells MO21 to MO26 located in the second row of the third
제3멤리스터 어레이 회로(140)는 제1멤리스터 어레이 회로(110)로부터 출력된 제1멤리스터 신호(s1, s2)와 제2멤리스터 어레이 회로(120)로부터 출력된 제2멤리스터 신호(t1, t2, t3)에 기초하여, 제1멤리스터 신호(s1, s2)와 제2멤리스터 신호(t1, t2, t3)에 상응하는 제3멤리스터 신호(ko, k1)를 출력할 수 있다.The third
실시 예에 따라, 제3멤리스터 신호(k0, k1)의 크기는 입력 회로(100)로부터 복수 개로 구성되어 입력된 제1속성 입력정보와 제2속성 입력정보의 조합의 순서 정보까지 반영한 데이터가 제3멤리스터 어레이 회로(140)에 저장된 데이터와 일치하는 정도에 따라 달라질 수 있다.According to an embodiment, the size of the third memristor signal k0 and k1 is composed of plural numbers from the
실시 예에 따라, 제1속성 입력정보와 제2속성 입력정보의 조합이 A#3인 데이터와 제1속성 입력정보와 제2속성 입력정보의 조합이 B#2인 데이터의 순서로 데이터가 순차적으로 입력된 경우, 제3멤리스터 어레이 회로(140)의 첫번째 로우로부터 출력된 제3멤리스터 신호(k0)는 하이 레벨을 가질 수 있다.Depending on the embodiment, the data is sequentially arranged in the order of data in which the combination of the first attribute input information and the second attribute input information is A#3, and the data in which the combination of the first attribute input information and the second attribute input information is
다른 실시 예에 따라, 제1속성 입력정보와 제2속성 입력정보의 조합이 A#2인 데이터와 제1속성 입력정보와 제2속성 입력정보의 조합이 B#1인 데이터의 순서로 데이터가 순차적으로 입력된 경우, 제3멤리스터 어레이 회로(140)의 두번째 로우로부터 출력된 제3멤리스터 신호(k1)는 하이 레벨을 가질 수 있다.According to another embodiment, the data is in the order of data in which the combination of the first attribute input information and the second attribute input information is A#2 and the data in which the combination of the first attribute input information and the second attribute input information is
이 때, 출력 처리 회로(150)에 포함된 출력 감지 회로(예컨대, C5, C6)는 제3멤리스터 신호(예컨대, k0, K1)의 레벨을 감지하여, 감지 결과에 따른 출력 감지 신호(O0, O1)를 출력할 수 있다.At this time, the output detection circuit (eg, C5, C6) included in the
실시 예에 따라, 출력 감지 회로(C5, C6)는 도 2의 입력 감지 회로와 실질적으로 동일한 형태로 구현될 수 있다. 이 경우, 출력 감지 회로(C5, C6)는 변환 회로를 통하여 제3멤리스터 신호(k0, k1)를 전류-전압 변환하고, 반전 회로를 통하여 부호를 반전하여, 비교 회로를 통하여 기준 전압과의 비교결과를 출력 감지 신호(O0, O1)로써 출력할 수 있다.According to an embodiment, the output sensing circuits C5 and C6 may be implemented in substantially the same form as the input sensing circuit of FIG. 2. In this case, the output detection circuits C5 and C6 current-voltage converts the third memristor signals k0 and k1 through a conversion circuit, inverts the sign through an inverting circuit, and compares with the reference voltage through a comparison circuit. The comparison result can be output as output detection signals O0 and O1.
도 4를 함께 참조하면, 10~20 시간구간 동안 제1속성 입력정보에 상응하는 입력 신호(예컨대, IS1)와 제2속성 입력정보에 상응하는 입력 신호(예컨대, IT3)가 하이 레벨의 값으로 입력되고, 30~40 시간구간 동안 제1속성 입력정보에 상응하는 입력 신호(예컨대, IS3)와 제2속성 입력정보에 상응하는 입력 신호(예컨대, IT2)가 하이 레벨의 값으로 입력되는 경우를 가정한다.Referring to FIG. 4 together, an input signal (eg, IS1) corresponding to the first attribute input information and an input signal (eg, IT3) corresponding to the second attribute input information are high-level values for a period of 10 to 20. When the input signal is input, the input signal corresponding to the first attribute input information (eg, IS3) and the input signal (eg, IT2) corresponding to the second attribute input information are input at a high level during the 30 to 40 time period. I assume.
10~20 시간구간 동안의 입력 신호에 의하여, 제1입력 감지 신호(sc1)와 제4입력 감지 신호(tc2)가 하이 레벨로 출력되며, 제2AND 게이트(A1)의 출력 값이 "1"값을 출력될 수 있다. 제2래치(L1)의 래치 신호(Q1)는 활성화 신호(EOW_P)가 하이(HIGH) 상태일 때 하이 레벨로 출력될 수 있다.The first input detection signal sc1 and the fourth input detection signal tc2 are output at a high level by the input signal for the 10-20 time period, and the output value of the second AND gate A1 is "1". Can be output. The latch signal Q1 of the second latch L1 may be output at a high level when the activation signal EOW_P is in a high state.
30~40 시간구간 동안의 입력 신호에 의하여, 제2입력 감지 신호(sc2)와 제5입력 감지 신호(tc3)가 하이 레벨로 출력되며, 제6AND 게이트(A5)의 출력 값이 "1"값을 출력될 수 있다. 제6래치(L5)의 래치 신호(Q5)는 활성화 신호(EOW_P)가 하이(HIGH) 상태일 때 하이 레벨로 출력될 수 있다.The second input detection signal sc2 and the fifth input detection signal tc3 are output at a high level by the input signal during the 30 to 40 time period, and the output value of the 6 AND gate A5 is "1". Can be output. The latch signal Q5 of the sixth latch L5 may be output at a high level when the activation signal EOW_P is in a high state.
제2래치(L1)의 래치 신호(Q1)와 제6래치(L5)의 래치 신호(Q5)가 동시에 하이 레벨의 값을 가짐에 따라, 제3멤리스터 어레이 회로(140)의 첫번째 로우를 통하여 출력되는 제3멤리스터 신호(k0)의 레벨이 높아지며, 제1출력 감지 신호(O0)가 하이 레벨로 출력될 수 있다.As the latch signal Q1 of the second latch L1 and the latch signal Q5 of the sixth latch L5 have a high level value at the same time, through the first row of the third
도 5는 도 1의 메모리 장치에 포함된 멤리스터 셀(memrister cell)의 소자 특성을 나타낸 그래프이다.5 is a graph showing device characteristics of a memrister cell included in the memory device of FIG. 1.
도 1과 도 5를 참조하면, 본 발명의 실시 예에 따른 제1멤리스터 어레이 회로(110), 제2멤리스터 어레이 회로(120), 및 제3멤리스터 어레이 회로(140) 각각에 포함된 멤리스터 셀들은 Pt/LaAlO3/Nb-doped SrTiO의 적층된 필름 구조로 구현될 수 있다.1 and 5, included in each of the first
이 때, 인가되는 전압에 따라 멤리스터 셀을 통하여 흐르는 전류의 값의 측정값(Experiment)과 계산값(Model)은 도 5의 그래프와 같이 나타날 수 있다.In this case, a measured value (Experiment) and a calculated value (Model) of the value of the current flowing through the memristor cell according to the applied voltage may be displayed as shown in the graph of FIG. 5.
도 6은 도 1의 메모리 장치에 적용될 수 있는 헤비안 학습(Hebbian Learning)의 순서도이다.6 is a flowchart of Hebbian Learning applicable to the memory device of FIG. 1.
도 1의 메모리 장치(10)에 적용될 수 있는 헤비안 학습은 첫번째 단계로 멤리스터 크로스바(즉, 멤리스터 어레이 회로(110, 120, 140))를 초기화시키는 단계(S601)를 포함할 수 있다.Hebian learning applicable to the
두번째 단계로, 멤리스터 어레이 회로로 입력된 입력 벡터와 멤리스터 어레이 회로(예컨대, 제1멤리스터 어레이 회로(110) 및 제2멤리스터 어레이 회로(120))의 컬럼 또는 로우가 오버랩(overlap)되는 값을 계산하는 단계(S602)를 포함할 수 있다.In the second step, the input vector input to the memristor array circuit and the column or row of the memristor array circuit (eg, the first
S602 단계에서 입력 벡터와 멤리스터 어레이 회로(예컨대, 제1멤리스터 어레이 회로(110) 및 제2멤리스터 어레이 회로(120))의 컬럼 또는 로우에 저장된 데이터가 오버랩(overlap)되는 정도에 따라 멤리스터 어레이 회로(예컨대, 제1멤리스터 어레이 회로(110) 및 제2멤리스터 어레이 회로(120))로부터 출력되는 멤리스터 신호(예컨대, 제1멤리스터 신호(s1, s2) 또는 제2멤리스터 신호(t1, t2, t3))의 크기가 달라질 수 있다. 예컨대, 오버랩(overlap)되는 정도가 클수록 멤리스터 신호(예컨대, 제1멤리스터 신호(s1, s2) 또는 제2멤리스터 신호(t1, t2, t3))의 크기는 커질 수 있다.In step S602, the input vector and the memristor array circuit (e.g., the first
세번째 단계로, S602 단계에서 출력된 멤리스터 어레이 회로 신호들이 기준값을 넘는지에 따라 해당 컬럼 또는 로우의 신호를 활성화(activation) 또는 비활성화(deactivation)시킬 수 있다(S603).As a third step, a signal of a corresponding column or row may be activated or deactivated according to whether the memristor array circuit signals output in step S602 exceed a reference value (S603).
예컨대, S602 단계에서 출력된 멤리스터 어레이 회로 신호들이 기준값을 넘는 경우에는 해당 컬럼 또는 로우의 신호를 활성화하고, S602 단계에서 출력된 멤리스터 어레이 회로 신호들이 기준값을 넘지 못하는 경우에는 해당 컬럼 또는 로우의 신호를 비활성화시킬 수 있다.For example, when the memristor array circuit signals output in step S602 exceed the reference value, the corresponding column or row signal is activated, and when the memristor array circuit signals output in step S602 do not exceed the reference value, The signal can be deactivated.
네번째 단계로, S603 단계에서의 결과를 이용하여 활성화된 컬럼 또는 로우에서 매칭된, 즉 데이터 값이 일치하는 멤리스터 셀의 퍼머넌스(permanence) 값은 증가시키고, 매칭되지 않는, 즉 데이터 값이 일치하지 않는 멤리스터 셀의 퍼머넌스 값은 감소시킬 수 있다(S604).In the fourth step, the persistence value of the memristor cell that is matched in the activated column or row using the result in step S603, that is, the data value matches, is increased, and the data value does not match, that is, the data value is matched. The permanent value of the memristor cell that is not used may be decreased (S604).
도 7은 손글씨의 EMNIST(Extention of Modified National Institute of Standards and Technology)데이터 셋을 공간 풀링(spatial-pooling)하는 과정을 나타낸 도면이다.7 is a diagram illustrating a process of spatial-pooling a handwritten EMNIST (Extention of Modified National Institute of Standards and Technology) data set.
도 7을 참조하면, 본 발명의 실시 예에서는 손글씨의 EMNIST "c", "o", "m", "e"의 이미지를 랜덤화(randomize)하고, 랜덤화된 이미지에 대하여 공간 풀링하여 SDR(16x16)을 획득하였다. Referring to FIG. 7, in an embodiment of the present invention, images of EMNIST "c", "o", "m", and "e" of handwritten characters are randomized, and spatial pooling of the randomized images is performed to perform SDR. (16x16) was obtained.
도 7의 네번째 도면은 100 EMNIST 입력 벡터들을 나타내며, 마지막 도면은 100 EMNIST 입력 벡터들로부터 획득한 100 SDR(16x16)을 나타낸다.The fourth drawing of FIG. 7
본 발명의 공간 풀링을 통하여 16x16 비트 중에서 2%의 비트들만 활성화시킴으로써 에너지 소모와 스니크 리키지(sneak leakage)를 줄일 수 있다.Energy consumption and sneak leakage can be reduced by activating only 2% of the 16x16 bits through spatial pooling according to the present invention.
도 8은 SDR(Sparse Distributed Representation) 당 비트수의 변화에 따른 도 1의 메모리 장치의 단어와 문장의 인식률을 나타낸 그래프이다.8 is a graph showing a recognition rate of words and sentences in the memory device of FIG. 1 according to a change in the number of bits per SDR (Sparse Distributed Representation).
도 8을 참조하면, 본 발명의 실시 예에 따르면, SDR 당 비트수가 증가함에 따라, 256-bit SDR, 1024-bit SDR, 4096-bit SDR 각각에서 단어의 인식률은 95.6%, 99.1%, 99.3%로 증가함을 확인할 수 있다.Referring to FIG. 8, according to an embodiment of the present invention, as the number of bits per SDR increases, the recognition rates of words in each of 256-bit SDR, 1024-bit SDR, and 4096-bit SDR are 95.6%, 99.1%, and 99.3%. It can be seen that it increases to.
또한, 본 발명의 실시 예에 따르면, SDR 당 비트수가 증가함에 따라, 256-bit SDR, 1024-bit SDR, 4096-bit SDR 각각에서 문장의 인식률은 96.5%, 99.3%, 99.7%로 증가함을 확인할 수 있다.In addition, according to an embodiment of the present invention, as the number of bits per SDR increases, the recognition rate of sentences in each of 256-bit SDR, 1024-bit SDR, and 4096-bit SDR increases to 96.5%, 99.3%, and 99.7%. I can confirm.
도 9는 SDR에 부가된 노이즈의 변화에 따른 도 1의 메모리 장치의 인식률을 나타낸 그래프이다.9 is a graph showing a recognition rate of the memory device of FIG. 1 according to a change in noise added to the SDR.
도 9를 참조하면, 본 발명의 실시 예에 따르면, 위치 SDR(location SDR)에 부가된 노이즈가 40%일 때에는 인식률이 45.3%에 불과하지만, 감각 SDR(sensory SDR)에 부가된 노이즈가 40%일 때에는 인식률이 92.5%에 달하여 감각 SDR에 노이즈가 부가되는 경우에 특히 높은 인식률을 유지함을 확인할 수 있다.Referring to FIG. 9, according to an embodiment of the present invention, when the noise added to the location SDR is 40%, the recognition rate is only 45.3%, but the noise added to the sensory SDR is 40%. In the case of, the recognition rate reaches 92.5%, indicating that a particularly high recognition rate is maintained when noise is added to the sensory SDR.
도 10은 멤리스턴스(memristance)의 분산에 따른 도 1의 메모리 장치의 인식률을 나타낸 그래프이다.10 is a graph showing a recognition rate of the memory device of FIG. 1 according to dispersion of memristance.
도 10을 참조하면, 본 발명의 실시 예에 따르면, 멤리스턴스의 분산이 0%에서 15%까지 변하는 경우에 인식률은 다소 감소하지만, 감소된 인식률이 13.2%에 불과하여 멤리스턴스의 분산 증가에도 인식률이 크게 저하되지 않음을 확인할 수 있다.Referring to FIG. 10, according to an embodiment of the present invention, when the variance of memristence changes from 0% to 15%, the recognition rate slightly decreases, but the reduced recognition rate is only 13.2%, thereby increasing the variance of memristence. It can be seen that the recognition rate is not significantly lowered.
도 11은 문장에서 센싱된 단어들의 개수에 따른 도 1의 메모리 장치의 순서(ordinal) 예측과 비순서(out-of-order) 예측 각각에 대한 예측율을 나타낸 그래프이다.FIG. 11 is a graph showing prediction rates for ordinal prediction and out-of-order prediction of the memory device of FIG. 1 according to the number of words sensed in a sentence.
도 11을 참조하면, 본 발명의 실시 예에 따르면, 단어들이 절반이 주어졌을 때(그래프에서 문장에서 5개의 단어가 센싱되었을 때) 순서 예측은 79.8%의 예측율을 보이고, 비순서 예측은 54.2%의 예측율을 보임을 확인할 수 있다. 즉, 비순서 예측에서도 순서 예측과 예측률의 큰 차이 없이 예측 가능함을 확인할 수 있다.Referring to FIG. 11, according to an embodiment of the present invention, when half of words are given (when 5 words are sensed in a sentence in a graph), order prediction shows a prediction rate of 79.8%, and non-order prediction is 54.2%. It can be seen that the prediction rate of is shown. That is, it can be seen that even out of order prediction can be predicted without a significant difference between the ordered prediction and the prediction rate.
도 12는 기존의 순차적인 멤리스터 크로스바와 도 1의 메모리 장치의 멤리스터 크로스바의 성능을 비교한 표이다.12 is a table comparing the performance of the conventional sequential memristor crossbar and the memristor crossbar of the memory device of FIG. 1.
도 12를 참조하면, 본 발명의 실시 예에 따르면 기존의 순차적인 멤리스터 크로스바에 비하여 멤리스터의 개수, 전력 소모를 줄일 수 있을 뿐 아니라, 비순서 예측에도 활용될 수 있다는 측면에서 장점을 가진다.Referring to FIG. 12, compared to a conventional sequential memristor crossbar, according to an exemplary embodiment of the present invention, the number of memristors and power consumption can be reduced, and may be used for out-of-order prediction.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 블록도이다.13 is a block diagram of a memory system according to an embodiment of the present invention.
도 13에 도시된 메모리 시스템(1000)의 구성은 일 실시 예에 불과하며, 일부 구성이 생략되거나, 일부 구성이 추가되는 형태로 구현될 수 있다.The configuration of the
프로세서(1010)는 메모리 시스템(1000) 내의 전반적인 동작을 제어하며, 메모리 시스템(1000) 내의 데이터 처리를 수행할 수 있다.The
메모리 장치(1020)는 메모리 시스템(1000)에서 수집된 데이터와 프로세서(1010)에 의한 데이터 처리 과정에서 생성되는 데이터를 저장할 수 있다.The
실시 예에 따라, 메모리 장치(1020)는 본 발명의 실시 예에 따른 메모리 장치(예컨대, 도 1의 10)와 같은 형태로 구현될 수 있다.According to an embodiment, the
센서 장치(1030)는 다양한 형태의 센서들(예컨대 이미지 센서, 온도 센서, 습도 센서, 초음파 센서, 가속도 센서, 적외선 센서, 바이오 센서 등)을 포함하는 형태로 구현될 수 있다.The
센서 장치(1030)는 다양한 종류의 센싱 데이터를 수집하고, 수집된 센싱 데이터를 메모리 장치(1020)로 전달하여 저장할 수 있다.The
뉴럴네트워크 시스템(1040)은 센싱 데이터를 학습하기 위한 별도의 시스템으로 구현될 수도 있고, 메모리 장치(1020)와 결합되어 센싱 데이터의 저장 과정에서 센싱 데이터를 직접 학습시킬 수도 있다.The
유저 인터페이스(1050)는 사용자가 메모리 시스템(1000)을 조작하기 위한 구성으로, 실시 예에 따라 물리적 버튼 등으로 구현되거나 디스플레이를 통하여 터치 입력을 받을 수 있는 형태로 구현될 수 있다.The
통신 인터페이스(1060)는 메모리 시스템(1000)에 의해 저장, 처리, 또는 학습된 데이터를 타 전자 장치와 송신하거나 또는 타 전자 장치로부터의 데이터 또는 제어 명령을 수신하기 위한 구성으로, 통신 수행을 위한 안테나를 포함하여 구성될 수 있다.The
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작방법의 플로우차트이다.14 is a flowchart of a method of operating a memory device according to an embodiment of the present invention.
도 1 내지 도 14를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(10)는 입력 데이터에 포함된 제1속성 입력정보에 상응하는 입력 신호와, 저장된 제1저장 데이터에 따라 제1멤리스터 신호를 출력할 수 있다(S10).1 to 14, a
실시 예에 따라, 제1멤리스터 신호는 입력 데이터에 포함된 제1속성 입력정보에 상응하는 입력 신호와, 저장된 제1저장 데이터가 일치하는 정도에 따라 크기가 달라질 수 있으며, 그 크기에 따라 입력 데이터에 포함된 제1속성 입력정보를 감지할 수 있다.Depending on the embodiment, the size of the first memristor signal may vary depending on the degree to which the input signal corresponding to the first attribute input information included in the input data and the stored first stored data match. The first attribute input information included in the data may be detected.
실시 예에 따라, 제1속성 입력정보는 감각 정보(sensory information)에 대한 SDR(Sparse Distributed Representation)일 수 있다.According to an embodiment, the first attribute input information may be SDR (Sparse Distributed Representation) for sensory information.
메모리 장치(10)는 입력 데이터에 포함된 제2속성 입력정보에 상응하는 입력 신호와, 저장된 제2저장 데이터에 따라 제2멤리스터 신호를 출력할 수 있다(S20).The
실시 예에 따라, 제2멤리스터 신호는 입력 데이터에 포함된 제2속성 입력정보에 상응하는 입력 신호와, 저장된 제2저장 데이터가 일치하는 정도에 따라 크기가 달라질 수 있으며, 그 크기에 따라 입력 데이터에 포함된 제2속성 입력정보를 감지할 수 있다.Depending on the embodiment, the size of the second memristor signal may vary depending on the degree to which the input signal corresponding to the second attribute input information included in the input data and the stored second stored data match. The second attribute input information included in the data may be detected.
실시 예에 따라, 제2속성 입력정보는 시간 정보(temporal information) 또는 공간 정보(location information)에 대한 SDR일 수 있다.According to an embodiment, the second attribute input information may be SDR for temporal information or location information.
메모리 장치(10)는 제1멤리스터 신호와 제2멤리스터 신호에 기초하여, 제1멤리스터 신호 및 제2멤리스터 신호에 상응하는 제3멤리스터 신호를 출력할 수 있다(S30).The
메모리 장치(10)의 제3멤리스터 어레이 회로(140)는 복수 개로 구성되어 입력된 제1속성 입력정보와 제2속성 입력정보의 조합들의 순서 정보를 반영한 데이터를 저장할 수 있다.The third
실시 예에 따라, 제3멤리스터 신호(k0, k1)의 크기는 입력 회로(100)로부터 복수 개로 구성되어 입력된 제1속성 입력정보와 제2속성 입력정보의 조합들의 순서 정보까지 반영한 데이터가 제3멤리스터 어레이 회로(140)에 저장된 데이터와 일치하는 정도에 따라 달라질 수 있다. 예컨대, 제3멤리스터 신호는 복수의 제1멤리스터 신호 및 제2멤리스터 신호의 조합들의 데이터 값과 순서가 제3멤리스터 어레이 회로(140)에 저장된 데이터와 일치하는 정도에 따라 크기가 달라질 수 있으며, 그 크기에 따라 제1속성 입력정보와 제2속성 입력정보의 조합들에 순서 정보를 반영한 데이터를 감지, 예측할 수 있다.According to an embodiment, the size of the third memristor signal k0 and k1 is composed of plural numbers from the
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.Above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes by those of ordinary skill in the art within the spirit and scope of the present invention This is possible.
10 : 메모리 장치
100 : 입력 회로
110, 120, 140 : 멤리스터 어레이 회로
130 : 입력 처리 회로
150 : 출력 처리 회로10: memory device
100: input circuit
110, 120, 140: memristor array circuit
130: input processing circuit
150: output processing circuit
Claims (18)
상기 입력 데이터에 포함된 제2속성 입력정보에 상응하는 입력 신호와, 저장된 제2저장 데이터에 따라, 제2멤리스터 신호를 출력하는 제2멤리스터 어레이 회로; 및
상기 제1멤리스터 신호와 상기 제2멤리스터 신호에 기초하여, 상기 제1멤리스터 신호 및 상기 제2멤리스터 신호에 상응하는 제3멤리스터 신호를 출력하는 제3멤리스터 어레이 회로를 포함하며,
상기 제1속성 입력정보는 감각 정보(sensory information)에 대한 SDR(Sparse Distributed Representation)이고,
상기 제2속성 입력정보는 시간 정보(temporal information) 또는 공간 정보(location information)에 대한 SDR인, 메모리 장치.
A first memristor array circuit for outputting a first memristor signal according to an input signal corresponding to the first attribute input information included in the input data and the stored first stored data;
A second memristor array circuit for outputting a second memristor signal according to an input signal corresponding to second attribute input information included in the input data and stored second storage data; And
And a third memristor array circuit for outputting a third memristor signal corresponding to the first memristor signal and the second memristor signal based on the first memristor signal and the second memristor signal, and ,
The first attribute input information is SDR (Sparse Distributed Representation) for sensory information,
The second attribute input information is SDR for temporal information or location information.
상기 제1멤리스터 신호는 상기 제1멤리스터 어레이 회로에 포함된 멤리스터 셀들 중에서 LRS(Low Resistance State)로 프로그램된(programed) 셀에 상응하는 로우(row) 또는 컬럼(column)을 통하여 출력되고,
상기 제2멤리스터 신호는 상기 제2멤리스터 어레이 회로에 포함된 멤리스터 셀들 중에서 LRS로 프로그램된 셀에 상응하는 로우 또는 컬럼을 통하여 출력되고,
상기 제3멤리스터 신호는 상기 제3멤리스터 어레이 회로에 포함된 멤리스터 셀들 중에서 LRS로 프로그램된 셀에 상응하는 로우 또는 컬럼을 통하여 출력되는, 메모리 장치.
The method of claim 1,
The first memristor signal is output through a row or column corresponding to a cell programmed with a low resistance state (LRS) among memristor cells included in the first memristor array circuit, and ,
The second memristor signal is output through a row or column corresponding to a cell programmed with LRS among memristor cells included in the second memristor array circuit,
The third memristor signal is output through a row or column corresponding to a cell programmed with an LRS among memristor cells included in the third memristor array circuit.
상기 메모리 장치는,
상기 제1멤리스터 신호와 상기 제2멤리스터 신호를 입력받고, 입력된 상기 제1멤리스터 신호와 상기 제2멤리스터 신호를 처리하여 복수의 입력처리신호들을 출력하는 입력 처리 회로를 더 포함하는, 메모리 장치.
The method of claim 1,
The memory device,
Further comprising an input processing circuit for receiving the first memristor signal and the second memristor signal, processing the inputted first memristor signal and the second memristor signal, and outputting a plurality of input processing signals. , Memory device.
상기 제1멤리스터 신호와 상기 제2멤리스터 신호는 전류 신호인, 메모리 장치.
The method of claim 4,
The first memristor signal and the second memristor signal are current signals.
상기 입력 처리 회로는,
상기 제1멤리스터 어레이 회로의 복수의 로우들 또는 복수의 컬럼들에 상응하는 복수의 제1입력 감지 회로들을 더 포함하고,
상기 복수의 제1입력 감지 회로들 각각은,
상기 제1멤리스터 신호를 전류-전압 변환시키는 제1변환 회로;
전류-전압 변환된 상기 제1멤리스터 신호의 부호를 반전시키는 제1반전 회로; 및
부호가 반전된 상기 제1멤리스터 신호와 기준전압의 비교결과를 출력하는 제1비교 회로를 포함하는, 메모리 장치.
The method of claim 5,
The input processing circuit,
Further comprising a plurality of first input sensing circuits corresponding to a plurality of rows or a plurality of columns of the first memristor array circuit,
Each of the plurality of first input sensing circuits,
A first conversion circuit for converting the first memristor signal to a current-voltage;
A first inversion circuit for inverting a sign of the current-voltage converted first memristor signal; And
And a first comparison circuit for outputting a comparison result of the first memristor signal whose sign is inverted and a reference voltage.
상기 입력 처리 회로는,
상기 제2멤리스터 어레이 회로의 복수의 로우들 또는 복수의 컬럼들에 상응하는 복수의 제2입력 감지 회로들을 더 포함하고,
상기 복수의 제2입력 감지 회로들 각각은,
상기 제2멤리스터 신호를 전류-전압 변환시키는 제2변환 회로;
전류-전압 변환된 상기 제2멤리스터 신호의 부호를 반전시키는 제2반전 회로; 및
부호가 반전된 상기 제2멤리스터 신호와 기준전압의 비교결과를 출력하는 제2비교 회로를 더 포함하는, 메모리 장치.
The method of claim 6,
The input processing circuit,
Further comprising a plurality of second input sensing circuits corresponding to a plurality of rows or a plurality of columns of the second memristor array circuit,
Each of the plurality of second input sensing circuits,
A second conversion circuit for converting the second memristor signal to current-voltage;
A second inversion circuit for inverting a sign of the current-voltage converted second memristor signal; And
And a second comparison circuit for outputting a comparison result of the second memristor signal whose sign is inverted and a reference voltage.
상기 입력 처리 회로는,
각각이, 서로 다른 제1입력 감지 회로에 포함된 제1비교 회로의 출력과 서로 다른 제2입력 감지 회로에 포함된 제2비교 회로의 출력을 논리곱 연산하여 출력하는 복수의 AND 게이트들을 더 포함하는, 메모리 장치.
The method of claim 7,
The input processing circuit,
Each further comprises a plurality of AND gates for logical multiplication and output of an output of a first comparison circuit included in a different first input detection circuit and an output of a second comparison circuit included in a different second input detection circuit. That, the memory device.
상기 입력 처리 회로는,
각각이 상기 복수의 AND 게이트들 각각과 연결되어, 각각이 상기 복수의 AND 게이트들 각각의 출력을 딜레이시켜 출력하는 복수의 래치들(latchs)을 더 포함하는, 메모리 장치.
The method of claim 8,
The input processing circuit,
The memory device further comprising a plurality of latches, each of which is connected to each of the plurality of AND gates, each of which delays and outputs an output of each of the plurality of AND gates.
상기 복수의 래치들 각각은,
펄스 타입의 SR 래치로 구현되는, 메모리 장치.
The method of claim 9,
Each of the plurality of latches,
A memory device implemented with a pulse type SR latch.
상기 복수의 래치들 각각은,
활성화 신호에 응답하여, 적어도 2 이상의 AND 게이트들의 출력 신호들을 동시에 출력하는, 메모리 장치.
The method of claim 10,
Each of the plurality of latches,
In response to the activation signal, output signals of at least two or more AND gates are simultaneously output.
상기 복수의 래치들 각각은,
리셋(reset) 신호에 응답하여, 동시에 리셋되는, 메모리 장치.
The method of claim 11,
Each of the plurality of latches,
A memory device that is simultaneously reset in response to a reset signal.
상기 제3멤리스터 어레이 회로는,
상기 복수의 래치들로부터 출력된 래치 신호들에 상응하는 상기 제3멤리스터 신호를 출력하는, 메모리 장치.
The method of claim 12,
The third memristor array circuit,
Outputting the third memristor signal corresponding to latch signals output from the plurality of latches.
상기 제3멤리스터 신호는 전류 신호인, 메모리 장치.
The method of claim 13,
The third memristor signal is a current signal.
상기 메모리 장치는,
상기 제3멤리스터 신호를 감지하는 출력 감지 회로를 더 포함하고,
상기 출력 감지 회로는,
상기 제3멤리스터 신호를 전류-전압 변환시키는 제3변환 회로;
전류-전압 변환된 상기 제3멤리스터 신호의 부호를 반전시키는 제3반전 회로; 및
부호가 반전된 상기 제3멤리스터 신호와 기준전압의 비교결과를 출력하는 제3비교 회로를 포함하는, 메모리 장치.
The method of claim 14,
The memory device,
Further comprising an output detection circuit for sensing the third memristor signal,
The output detection circuit,
A third conversion circuit for converting the third memristor signal to current-voltage;
A third inversion circuit for inverting a sign of the current-voltage converted third memristor signal; And
And a third comparison circuit for outputting a comparison result of the third memristor signal whose sign is inverted and a reference voltage.
상기 제1멤리스터 어레이 회로, 상기 제2멤리스터 어레이 회로, 및 상기 제3멤리스터 어레이 회로 각각은 복수의 멤리스터 셀들을 포함하는, 메모리 장치.
The method of claim 1,
Each of the first memristor array circuit, the second memristor array circuit, and the third memristor array circuit includes a plurality of memristor cells.
상기 입력 데이터에 상응하는 인식 결과를 출력하는 메모리 장치를 포함하고,
상기 메모리 장치는,
상기 입력 데이터에 포함된 제1속성 입력정보에 상응하는 입력 신호와, 저장된 제1저장 데이터에 따라, 제1멤리스터 신호를 출력하는 제1멤리스터 어레이 회로;
상기 입력 데이터에 포함된 제2속성 입력정보에 상응하는 입력 신호와, 저장된 제2저장 데이터에 따라, 제2멤리스터 신호를 출력하는 제2멤리스터 어레이 회로; 및
상기 제1멤리스터 신호와 상기 제2멤리스터 신호에 기초하여, 상기 제1멤리스터 신호 및 상기 제2멤리스터 신호에 상응하는 인식 데이터를 출력하는 제3멤리스터 어레이 회로를 포함하며,
상기 제1속성 입력정보는 감각 정보(sensory information)에 대한 SDR(Sparse Distributed Representation)이고,
상기 제2속성 입력정보는 시간 정보(temporal information) 또는 공간 정보(location information)에 대한 SDR인, 메모리 시스템.
A processor that outputs input data; And
Including a memory device for outputting a recognition result corresponding to the input data,
The memory device,
A first memristor array circuit for outputting a first memristor signal according to an input signal corresponding to first attribute input information included in the input data and stored first stored data;
A second memristor array circuit for outputting a second memristor signal according to an input signal corresponding to second attribute input information included in the input data and stored second storage data; And
A third memristor array circuit configured to output recognition data corresponding to the first memristor signal and the second memristor signal, based on the first memristor signal and the second memristor signal,
The first attribute input information is SDR (Sparse Distributed Representation) for sensory information,
The second attribute input information is SDR for temporal information or location information.
상기 입력 데이터에 포함된 제2속성 입력정보에 상응하는 입력 신호와, 저장된 제2저장 데이터에 따라, 제2멤리스터 신호를 출력하는 단계; 및
상기 제1멤리스터 신호와 상기 제2멤리스터 신호에 기초하여, 상기 제1멤리스터 신호 및 상기 제2멤리스터 신호에 상응하는 제3멤리스터 신호를 출력하는 단계를 포함하며,
상기 제1속성 입력정보는 감각 정보(sensory information)에 대한 SDR(Sparse Distributed Representation)이고,
상기 제2속성 입력정보는 시간 정보(temporal information) 또는 공간 정보(location information)에 대한 SDR인, 메모리 장치의 동작 방법.
Outputting a first memristor signal according to an input signal corresponding to the first attribute input information included in the input data and the stored first stored data;
Outputting a second memristor signal according to an input signal corresponding to second attribute input information included in the input data and stored second stored data; And
And outputting a third memristor signal corresponding to the first memristor signal and the second memristor signal based on the first memristor signal and the second memristor signal,
The first attribute input information is SDR (Sparse Distributed Representation) for sensory information,
The second attribute input information is SDR for temporal information or location information.
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|---|---|---|---|
| KR1020200005840A KR102251043B1 (en) | 2020-01-16 | 2020-01-16 | Memory device, operating method of the memory device, and memory system including the same |
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| WO2016153513A1 (en) * | 2015-03-26 | 2016-09-29 | Hewlett Packard Enterprise Development Lp | Code comparators |
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2020
- 2020-01-16 KR KR1020200005840A patent/KR102251043B1/en active IP Right Grant
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