KR102244835B1 - Array substrate for liquid crystal display device - Google Patents

Array substrate for liquid crystal display device Download PDF

Info

Publication number
KR102244835B1
KR102244835B1 KR1020140194300A KR20140194300A KR102244835B1 KR 102244835 B1 KR102244835 B1 KR 102244835B1 KR 1020140194300 A KR1020140194300 A KR 1020140194300A KR 20140194300 A KR20140194300 A KR 20140194300A KR 102244835 B1 KR102244835 B1 KR 102244835B1
Authority
KR
South Korea
Prior art keywords
common
shorting
array substrate
liquid crystal
crystal display
Prior art date
Application number
KR1020140194300A
Other languages
Korean (ko)
Other versions
KR20160083345A (en
Inventor
최성욱
송종훈
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020140194300A priority Critical patent/KR102244835B1/en
Publication of KR20160083345A publication Critical patent/KR20160083345A/en
Application granted granted Critical
Publication of KR102244835B1 publication Critical patent/KR102244835B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 표시 불량을 방지할 수 있는 액정표시장치용 어레이 기판을 제공하기 위하여, 기판 상의 각 화소영역 경계에 배치되는 제1 및 제2공통배선과 상기 제1 및 제2공통배선 상부 및 상기 기판 전면에 배치되는 게이트 절연막과 상기 게이트 절연막 상부에 상기 제1공통배선과 중첩되며 배치되는 데이터 배선과 상기 게이트 절연막 상부에 상기 제1공통배선과 중첩되고, 상기 데이터 배선과 이격되는 양단에 각각 배치되는 제1 및 제2쇼팅바와 상기 데이터 배선과 상기 제1 및 제2쇼팅바 상부에 배치되는 보호과 상기 보호층 상부에 상기 제1 및 제2공통배선을 경계로 각각 일정 간격 이격되며, 상기 제1 또는 제2공통배선과 각각 일부 중첩하며 배치되는 제1 내지 제3화소전극을 포함하는 액정표시장치용 어레이 기판을 제공한다.In order to provide an array substrate for a liquid crystal display device capable of preventing display defects, the present invention includes first and second common wirings disposed at the boundary of each pixel area on the substrate, and the first and second common wirings and the upper and the substrate. A gate insulating film disposed on the front side and a data wire disposed on the gate insulating film and overlapping with the first common line, and the first common wire disposed on the gate insulating film, and disposed at both ends spaced apart from the data wire. The first and second shorting bars, the data wires, the protection disposed on the first and second shorting bars, and the first and second common wires on the protective layer are spaced apart by a predetermined interval, respectively, and the first or An array substrate for a liquid crystal display device including first to third pixel electrodes disposed to partially overlap with a second common wiring, respectively, is provided.

Description

액정표시장치용 어레이 기판{Array substrate for liquid crystal display device}Array substrate for liquid crystal display device

본 발명은 액정표시장치에 관한 것으로, 특히 표시 불량을 방지할 수 있는 액정표시장치용 어레이 기판에 관한 것이다.
The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device capable of preventing display defects.

일반적으로 액정표시장치는 박막트랜지스터 및 화소전극을 형성하는 어레이 기판 제조 공정과 컬러필터 및 공통 전극을 형성하는 컬러필터 기판 제조 공정을 통해 각각 어레이 기판 및 컬러필터 기판을 형성하고, 이들 두 기판 사이에 액정을 개재하는 셀 공정을 거쳐 완성된다.In general, a liquid crystal display device forms an array substrate and a color filter substrate, respectively, through an array substrate manufacturing process for forming a thin film transistor and a pixel electrode, and a color filter substrate manufacturing process for forming a color filter and a common electrode, and between the two substrates. It is completed through a cell process through a liquid crystal.

구체적으로, 액정층을 사이에 두고 어레이 기판과 컬러필터 기판이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판은 교차 배열되어 다수의 화소영역을 정의하는 복수개의 게이트 배선과 데이터 배선을 포함하며, 이들 두 배선의 교차지점에는 박막트랜지스터가 구비되어 각 화소영역에 마련된 화소전극과 일대일 대응 접속되어 있다.Specifically, the array substrate and the color filter substrate are bonded face-to-face with a liquid crystal layer interposed therebetween, and the lower array substrate includes a plurality of gate wirings and data wirings that are cross-arranged to define a plurality of pixel regions, A thin film transistor is provided at the intersection of these two wires, and is connected to the pixel electrode provided in each pixel region in a one-to-one correspondence.

또한, 어레이 기판과 마주보는 컬러필터 기판은 게이트 배선과 데이터 배선 그리고 박막트랜지스터 등의 비표시영역을 가리도록 각 화소영역을 포획하는 격자 형상의 블랙매트릭스가 형성되어 있으며, 이들 격자 내부에서 각 화소영역에 대응되게 순차적으로 반복 배열된 적, 녹, 청색 컬러필터층이 형성되어 있으며, 블랙매트릭스와 적, 녹, 청색 컬러필터층의 전면에 걸쳐 공통전극이 구비되어 있다.In addition, the color filter substrate facing the array substrate has a grid-shaped black matrix that captures each pixel region to cover non-display regions such as gate wires, data wires, and thin film transistors. Red, green, and blue color filter layers are sequentially repeatedly arranged corresponding to each other, and a common electrode is provided over the entire surface of the black matrix and the red, green, and blue color filter layers.

전술한 구성을 갖는 액정표시장치에 있어서, 최근에는 데이터 드라이브 IC의 수를 줄여 제조 원가를 저감할 수 있는 더블 레이트 드라이브(Double Rate Drive : DRD) 구조가 제안되었다.In the liquid crystal display device having the above-described configuration, in recent years, a double rate drive (DRD) structure capable of reducing manufacturing cost by reducing the number of data drive ICs has been proposed.

도 1은 일반적인 DRD구조의 액정표시장치용 어레이 기판의 표시영역 일부를 개략적으로 구성한 평면도이다.1 is a plan view schematically illustrating a part of a display area of an array substrate for a liquid crystal display device having a general DRD structure.

도면에 도시한 바와 같이, 일반적인 DRD구조의 액정표시장치용 어레이 기판(10)은 제1간격 이격되며 평행하게 일 방향으로 형성된 제1 및 2게이트 배선(53a, 53b)이 하나의 쌍을 이루며, 이러한 쌍을 이루는 제1 및 제2게이트 배선(53a, 53b)이 제2간격으로 이격되며 나란하게 다수 형성되어 있다.As shown in the drawing, the array substrate 10 for a liquid crystal display device having a general DRD structure is spaced apart at first intervals, and first and second gate wirings 53a and 53b formed in one direction in parallel form a pair, A plurality of first and second gate wirings 53a and 53b forming such a pair are spaced apart at a second interval and are formed in parallel.

이 때, 제1간격은 제1 및 제2게이트 배선(53a, 53b)이 쇼트 되지 않을 정도의 이격 간격으로 수 ㎛정도이고, 제2간격은 하나의 화소영역의 장축크기의 간격이다.In this case, the first interval is about several µm at a distance such that the first and second gate wirings 53a and 53b are not short-circuited, and the second interval is an interval of the major axis size of one pixel area.

또한, 쌍으로 이루어진 다수의 제1 및 제2게이트 배선(53a, 53b)과 교차하여 다수의 데이터 배선(70)이 형성되어 있다.In addition, a plurality of data wires 70 are formed by crossing the plurality of paired first and second gate wires 53a and 53b.

이때, 서로 교차하는 한 쌍의 제1 및 제2게이트 배선(53a, 53b)과 데이터 배선(70)에 의해 둘러싸인 영역은 서로 이웃한 2개의 화소영역을 이룬다.In this case, an area surrounded by the pair of first and second gate wirings 53a and 53b and the data line 70 crossing each other forms two adjacent pixel areas.

또한, 공통배선(56a 내지 56c)은 데이터 배선(70), 제1게이트 배선(53a), 2개의 화소영역의 경계 및 제2게이트 배선(53b)을 따라 각 화소영역을 둘러싸며 지그재그 형태로 형성됨으로써, 동일 화소라인(PL)에 대해서는 모두 연결된 형태가 되며, 게이트 배선(53)과 동일 층 및 동일 물질로 형성되어 있다.In addition, the common wirings 56a to 56c surround each pixel area along the data line 70, the first gate line 53a, the boundary between the two pixel areas and the second gate line 53b, and are formed in a zigzag shape. As a result, all of the same pixel lines PL are connected, and are formed of the same layer and the same material as the gate wiring 53.

또한, 이웃한 화소라인(PL)의 공통배선(56a 내지 56c)끼리는 공통연결패턴(97)에 의해 연결되는데, 공통연결패턴(97)은 공통콘택홀(87)을 통해 노출된 각 공통배선(56a 내지 56c)과 접촉하며, 화소전극(93a 내지 93d)을 이루는 투명 도전성 물질로 이루어진다.In addition, common wirings 56a to 56c of neighboring pixel lines PL are connected to each other by a common connection pattern 97, and the common connection pattern 97 is each of the common wirings exposed through the common contact hole 87. It is made of a transparent conductive material that contacts the 56a to 56c and forms the pixel electrodes 93a to 93d.

이 때, 공통연결패턴(97)은 제1및 제2게이트 배선(53a, 53b)과 교차하여 각 화소라인(PL)에 걸쳐 형성되어 있다.In this case, the common connection pattern 97 crosses the first and second gate wirings 53a and 53b and is formed over each pixel line PL.

또한, 각 화소영역에는 순차 적층된 형태로 게이트 전극(63)과 게이트 절연막(도 2의 35)과 반도체층(미도시)과 서로 이격하는 소스 및 드레인 전극(73, 76)으로 구성된 박막트랜지스터(Tr)가 구비되고 있으며, 화소전극(93a 내지 93d)은 드레인 콘택홀(85)을 통해 각각 박막트랜지스터(Tr)의 드레인 전극(76)과 접촉하며 각 화소영역 별로 형성되고 있다.In addition, in each pixel region, a thin film transistor comprising a gate electrode 63, a gate insulating film (35 in FIG. 2), a semiconductor layer (not shown), and source and drain electrodes 73 and 76 spaced apart from each other in a sequentially stacked form ( Tr) is provided, and the pixel electrodes 93a to 93d contact the drain electrode 76 of the thin film transistor Tr through the drain contact hole 85, respectively, and are formed for each pixel region.

도 2는 도 1의 Ⅱ-Ⅱ를 따라 절단한 부분에 대한 단면도이고, 도 3은 도 2에서 고온 및 고전압 시 누설전류패스가 형성되는 것을 설명하기 위한 도면이다.FIG. 2 is a cross-sectional view of a portion cut along II-II of FIG. 1, and FIG. 3 is a view for explaining the formation of a leakage current path in FIG.

도면에 도시한 바와 같이, 어레이 기판(10) 상에 하나의 화소영역 간격으로 이격되며 제1 및 제2공통배선(56a, 56b)이 배치되고, 제1 및 제2공통배선(56a, 56b) 상부 및 어레이 기판(10) 전면에 게이트 절연막(35)이 배치되고, 게이트 절연막(35) 상부에 제1공통배선(56a)과 중첩되는 데이터 배선(70)이 배치되고, 데이터 배선(70) 상부 및 어레이 기판(10) 전면에 보호층(37)이 배치되고, 보호층(37) 상부에 제1 및 제2공통배선(56a, 56b)을 경계로 각각 일정 간격 이격하며, 제1 및 제2공통배선(56a, 56b)의 일부와 각각 중첩하는 제1 내지 제3화소전극(93a 내지 93c)이 형성된다.As shown in the drawing, the first and second common wirings 56a and 56b are disposed on the array substrate 10 at intervals of one pixel area, and the first and second common wirings 56a and 56b The gate insulating film 35 is disposed on the upper side and the entire surface of the array substrate 10, the data line 70 overlapping the first common line 56a is disposed on the gate insulating film 35, and the data line 70 is And a protective layer 37 is disposed on the entire surface of the array substrate 10, the first and second common wirings 56a and 56b are spaced apart from each other by a predetermined interval on the upper surface of the protective layer 37, respectively, and the first and second First to third pixel electrodes 93a to 93c respectively overlapping with portions of the common wirings 56a and 56b are formed.

이 때, 제1 및 제2공통배선(56a, 56b)과 각각 중첩되는 제1 내지 제3화소전극(93a 내지 93c)과 제1 및 제2공통배선(56a, 56b)과 이들 사이에 개재된 보호층(37) 및 게이트 절연막(35)은 각각 스토리지 커패시터(Cst)를 이룬다.At this time, the first to third pixel electrodes 93a to 93c overlapping the first and second common wirings 56a and 56b, respectively, and the first and second common wirings 56a and 56b, and interposed therebetween. The protective layer 37 and the gate insulating layer 35 form a storage capacitor Cst, respectively.

한편, 게이트 절연막(35) 및 보호층(37) 형성 시, 제1 및 제2공통배선(56a, 56b) 양 끝단의 단차부 영역 상의 게이트 절연막(35) 및 보호층(37)의 두께는 제1 및 제2공통배선(56a, 56b) 양 끝단의 단차로 인해 타 영역보다 얇은 두께로 형성된다.On the other hand, when the gate insulating film 35 and the protective layer 37 are formed, the thickness of the gate insulating film 35 and the protective layer 37 on the stepped regions at both ends of the first and second common wirings 56a and 56b is zero. The first and second common wirings 56a and 56b are formed to have a thickness thinner than that of the other regions due to a step difference between both ends of the first and second common wirings 56a and 56b.

이 때, 고온 및 고전압 시 제1 및 제2공통배선(56a, 56b)과 제1 내지 제3화소전극(93a 내지 93c) 사이에 개재되어, 제1 및 제2공통배선(56a, 56b)과 제1 내지 제3화소전극(93a 내지 93c)을 전기적으로 절연시키는 게이트 절연막(35) 및 보호층(37)의 두께는 얇아지는데, 특히 단차부 영역의 두께는 더 얇아진 두께가 된다.At this time, at high temperature and high voltage, the first and second common wirings 56a and 56b and the first to third pixel electrodes 93a to 93c are interposed between the first and second common wirings 56a and 56b. The thickness of the gate insulating layer 35 and the protective layer 37 that electrically insulates the first to third pixel electrodes 93a to 93c is reduced, and in particular, the thickness of the stepped region becomes thinner.

또한, 제1 내지 제3화소전극(93a 내지 93c)과 제1 및 제2공통배선(56a, 56b) 사이에 형성되는 전계는 제1 내지 제3화소전극(93a 내지 93c)과 제1 및 제2공통배선(56a, 56b)이 중첩되는 영역 중 상대적으로 이들 사이의 거리가 짧은 단차부 영역에 집중되게 되고, 이러한 전계에 의해 누설전류가 흘러 단차부 영역의 게이트 절연막(35) 및 보호층(37)에 미세 균열이 생길 수 있다.In addition, the electric field formed between the first to third pixel electrodes 93a to 93c and the first and second common wirings 56a and 56b is 2 Among the areas where the common wirings 56a and 56b overlap, the distance between them is concentrated in the stepped area, and a leakage current flows by this electric field, and the gate insulating film 35 and the protective layer ( 37) may cause microcracks.

또한, 미세 균열 사이로 누설전류 패스(Current leakage path : CLP)가 형성됨으로써, 제1공통배선(56a)과 제1 및 제2화소전극(93a 및 93b)이 쇼트(short)되거나, 제2공통배선(56b)과 제2 및 제3화소전극(93b, 93c)이 쇼트(short)되어 액정표시장치 구동 시 표시 불량을 일으키는 문제점이 있다.
In addition, by forming a current leakage path (CLP) between the microcracks, the first common wiring 56a and the first and second pixel electrodes 93a and 93b are shorted or the second common wiring (56b) and the second and third pixel electrodes 93b and 93c are shorted, causing display defects when driving the liquid crystal display device.

본 발명은 전술한 바와 같은 문제를 해결하기 위해 안출된 것으로, 고온 및 고전압 시 공통배선과 화소전극이 쇼트(short)됨으로써 발생되는 표시 불량 현상을 방지할 수 있는 액정표시장치용 어레이 기판을 제공하는 것을 그 목적으로 한다.
The present invention has been conceived to solve the above-described problems, and provides an array substrate for a liquid crystal display device capable of preventing a display defect phenomenon caused by a short circuit between a common wiring and a pixel electrode at high temperature and high voltage. For that purpose.

전술한 바와 같은 목적을 달성하기 위하여, 기판 상의 각 화소영역 경계에 배치되는 제1 및 제2공통배선과 상기 제1 및 제2공통배선 상부 및 상기 기판 전면에 배치되는 게이트 절연막과 상기 게이트 절연막 상부에 상기 제1공통배선과 중첩되며 배치되는 데이터 배선과 상기 게이트 절연막 상부에 상기 제1공통배선과 중첩되고, 상기 데이터 배선과 이격되는 양단에 각각 배치되는 제1 및 제2쇼팅바과 상기 데이터 배선과 상기 제1 및 제2쇼팅바 상부에 배치되는 보호층과 상기 보호층 상부에 상기 제1 및 제2공통배선을 경계로 각각 일정 간격 이격되며, 상기 제1 또는 제2공통배선과 각각 일부 중첩하며 배치되는 제1 내지 제3화소전극을 포함하는 액정표시장치용 어레이 기판을 제공한다.In order to achieve the above-described object, the first and second common wirings disposed at the boundary of each pixel region on the substrate, the first and second common wirings, and the gate insulating film disposed on the entire surface of the substrate, and the gate insulating film The first and second shorting bars and the data lines respectively disposed at both ends of the data line overlapping the first common line and overlapping the first common line over the gate insulating layer and spaced apart from the data line. The protective layer disposed on the first and second shorting bars and the protective layer on the protective layer are spaced apart by a predetermined distance from the first and second common wirings, respectively, partially overlapping with the first or second common wirings, An array substrate for a liquid crystal display device including first to third pixel electrodes disposed is provided.

또한, 상기 보호층은 상기 제1 및 제2쇼팅바 일부를 각각 노출시키는 제1 및 제2쇼팅 콘택홀을 구비하고, 상기 제1 및 제2화소전극은 상기 제1 및 제2쇼팅 콘택홀을 통해 상기 제1 및 제2쇼팅바와 각각 연결된다.In addition, the protective layer includes first and second shorting contact holes respectively exposing portions of the first and second shorting bars, and the first and second pixel electrodes form the first and second shorting contact holes. It is connected to the first and second shorting bars, respectively.

또한, 상기 게이트 절연막 상부에 상기 제2공통배선과 중첩되고 서로 일정간격 이격되며 각각 배치되는 제3 및 제4쇼팅바를 더 포함한다.In addition, third and fourth shorting bars overlapped with the second common wiring and spaced apart from each other by a predetermined distance and disposed on the gate insulating layer, respectively, are further included.

또한, 상기 보호층은 상기 제3 및 제4쇼팅바 상부에 상기 제3 및 제4쇼팅바 일부를 각각 노출시키는 제3 및 제4쇼팅 콘택홀을 더 구비하고, 상기 제2 및 제3화소전극은 상기 제3 및 제4쇼팅 콘택홀을 통해 상기 제3 및 제4쇼팅바와 각각 연결된다.In addition, the protective layer further includes third and fourth shorting contact holes respectively exposing portions of the third and fourth shorting bars on the third and fourth shorting bars, and the second and third pixel electrodes Are connected to the third and fourth shorting bars through the third and fourth shorting contact holes, respectively.

또한, 상기 제1 및 제2공통배선을 연결하며 상기 제2화소전극과 중첩되는 제3공통배선 및 상기 게이트 절연막 상부에 상기 제3공통배선과 중첩되며 배치되는 제5쇼팅바를 더 포함한다.Further, a third common wiring connecting the first and second common wirings and overlapping the second pixel electrode, and a fifth shorting bar disposed on the gate insulating layer and overlapping with the third common wiring are further included.

또한, 상기 보호층은 상기 제5쇼팅바 상부에 상기 제5쇼팅바 일부를 노출시키는 제5쇼팅 콘택홀을 더 구비하고, 상기 제2화소전극은 상기 제5쇼팅 콘택홀을 통해 상기 제5쇼팅바와 연결된다.In addition, the protective layer further includes a fifth shorting contact hole exposing a part of the fifth shorting bar on the fifth shorting bar, and the second pixel electrode includes the fifth shorting contact hole through the fifth shorting contact hole. It is connected to the bar.

또한, 상기 제1 내지 제4쇼팅바의 길이는 각각 상기 제1 및 제2공통배선과 대응되는 길이이고, 상기 제5쇼팅바의 길이는 상기 제3공통배선과 대응되는 길이이다.In addition, the lengths of the first to fourth shorting bars are respectively corresponding to the first and second common wirings, and the fifth shorting bar is a length corresponding to the third common wirings.

또한, 상기 제2 및 제3쇼팅바와, 상기 제1 및 제4쇼팅바 각각은 상기 제5쇼팅바를 통해 연결된다.In addition, each of the second and third shorting bars and the first and fourth shorting bars are connected through the fifth shorting bar.

또한, 상기 제1 내지 제5쇼팅바는 상기 데이터 배선과 동일층 및 동일물질로 이루어진다.In addition, the first to fifth shorting bars are made of the same layer and the same material as the data line.

또한, 상기 제1 및 제2쇼팅바는 상기 데이터배선과 1㎛ 내지 5㎛ 이격된다.
In addition, the first and second shorting bars are spaced apart from the data line by 1 μm to 5 μm.

본 발명은 고온 및 고전압 시 공통배선과 화소전극이 쇼트(short)됨으로써 발생되는 표시 불량 현상을 방지할 수 있는 효과가 있다.The present invention has an effect of preventing a display defect phenomenon caused by a short circuit between a common wiring and a pixel electrode at high temperature and high voltage.

또한, 스토리지 커패시터의 용량을 늘릴 수 있어, 킥백 전압(△Vp)을 낮춰 플리커, 잔상, 색편차 등을 방지할 수 있는 효과가 있다.
In addition, since the capacity of the storage capacitor can be increased, there is an effect of reducing the kickback voltage (ΔVp) to prevent flicker, afterimages, and color deviation.

도 1은 일반적인 DRD구조의 액정표시장치용 어레이 기판의 표시영역 일부를 개략적으로 구성한 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ를 따라 절단한 부분에 대한 단면도이다.
도 3은 도 2에서 고온 및 고전압 시 누설전류패스가 형성되는 것을 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예에 따른 DRD구조의 액정표시장치용 어레이 기판의 표시영역 일부를 개략적으로 구성한 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이다.
도 6은 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도이다.1 is a plan view schematically illustrating a part of a display area of an array substrate for a liquid crystal display device having a general DRD structure.
FIG. 2 is a cross-sectional view of a portion cut along II-II of FIG. 1.
FIG. 3 is a cross-sectional view illustrating formation of a leakage current path at high temperature and high voltage in FIG. 2.
4 is a plan view schematically illustrating a part of a display area of an array substrate for a liquid crystal display device having a DRD structure according to an exemplary embodiment of the present invention.
5 is a cross-sectional view of a portion cut along V-V of FIG. 4.
6 is a cross-sectional view of a portion cut along VI-VI.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 4는 본 발명의 실시예에 따른 DRD구조의 액정표시장치용 어레이 기판의 표시영역 일부를 개략적으로 구성한 평면도이다.4 is a plan view schematically illustrating a part of a display area of an array substrate for a liquid crystal display device having a DRD structure according to an exemplary embodiment of the present invention.

도면에 도시한 바와 같이, 본 발명의 실시예에 따른 DRD구조의 액정표시장치용 어레이 기판(100)은 제1간격 이격되며 평행하게 일 방향으로 형성된 제1 및 2게이트 배선(153a, 153b)이 하나의 쌍을 이루며, 이러한 쌍을 이루는 제1 및 제2게이트 배선(153a, 153b)이 제2간격으로 이격되며 나란하게 다수 형성되어 있다.As shown in the drawing, the array substrate 100 for a liquid crystal display device having a DRD structure according to an embodiment of the present invention has first and second gate wirings 153a and 153b spaced apart from each other and formed in one direction in parallel. A pair of first and second gate wires 153a and 153b forming a pair are spaced apart at a second interval and are formed in parallel.

이 때, 제1간격은 제1 및 제2게이트 배선(153a, 153b)이 쇼트 되지 않을 정도의 이격 간격으로 수 ㎛정도이고, 제2간격은 하나의 화소영역의 장축크기의 간격이다.In this case, the first interval is about several μm at a distance such that the first and second gate wirings 153a and 153b are not short-circuited, and the second interval is an interval of the major axis size of one pixel area.

또한, 쌍으로 이루어진 다수의 제1 및 제2게이트 배선(153a, 153b)과 교차하여 다수의 데이터 배선(170)이 형성되어 있다.In addition, a plurality of data wires 170 are formed by crossing the plurality of paired first and second gate wires 153a and 153b.

이때, 서로 교차하는 한 쌍의 제1및 제2게이트 배선(153a, 153b)과 데이터 배선(170)에 의해 둘러싸인 영역은 서로 이웃한 2개의 화소영역을 이룬다.In this case, the area surrounded by the pair of first and second gate wirings 153a and 153b and the data line 170 crossing each other forms two adjacent pixel areas.

또한, 공통배선(156a 내지 156c)은 데이터 배선(170), 제1게이트 배선(153a), 2개의 화소영역의 경계 및 제2게이트 배선(153b)을 따라 각 화소영역을 둘러싸며 지그재그 형태로 형성됨으로써, 동일 화소라인(PL)에 대해서는 모두 연결된 형태가 되며, 게이트 배선(153)과 동일 층 및 동일 물질로 형성되어 있다.In addition, the common wirings 156a to 156c surround each pixel area along the data line 170, the first gate line 153a, the boundary between the two pixel areas, and the second gate line 153b and are formed in a zigzag shape. Accordingly, all of the same pixel lines PL are connected, and are formed of the same layer and the same material as the gate wiring 153.

또한, 이웃한 화소라인(PL)의 공통배선(156a 내지 156c) 끼리는 공통연결패턴(197)에 의해 연결되는데, 공통연결패턴(197)은 공통콘택홀(187)을 통해 노출된 각 공통배선(156a 내지 156c)과 접촉하며 화소전극(193a 내지 193d)을 이루는 투명 도전성 물질로 이루어진다.In addition, common wirings 156a to 156c of neighboring pixel lines PL are connected by a common connection pattern 197, which is each of the common wirings exposed through the common contact hole 187. It is made of a transparent conductive material that contacts the 156a to 156c and forms the pixel electrodes 193a to 193d.

이 때, 공통연결패턴(197)은 제1 및 제2게이트 배선(153a, 153b)과 교차하여 각 화소라인(PL)에 걸쳐 형성되어 있다.In this case, the common connection pattern 197 crosses the first and second gate wirings 153a and 153b and is formed over each pixel line PL.

또한, 각 화소영역에는 순차 적층된 형태로 게이트 전극(163)과 게이트 절연막(도 5의 135)과 반도체층(미도시)과 서로 이격하는 소스 및 드레인 전극(173, 176)으로 구성된 박막트랜지스터(Tr)가 구비되고 있으며, 화소전극(193a 내지 193d)은 드레인 콘택홀(185)을 통해 각각 박막트랜지스터(Tr)의 드레인 전극(176)과 접촉하며 각 화소영역 별로 형성되고 있다.In addition, in each pixel region, a thin film transistor composed of a gate electrode 163, a gate insulating film (135 in FIG. 5), a semiconductor layer (not shown), and source and drain electrodes 173 and 176 spaced apart from each other in a sequentially stacked form ( Tr) is provided, and the pixel electrodes 193a to 193d contact the drain electrode 176 of the thin film transistor Tr through the drain contact hole 185, respectively, and are formed for each pixel region.

특히, 본 발명의 실시예에 따른 액정표시장치용 어레이기판(100)은, 제1 내지 제4화소전극(193a 내지 193d)과 제1공통배선(156a)이 각각 중첩되는 영역에 데이터 배선(170)과 이격되는 양단에 제1 및 제2쇼팅바(180a, 180b)가 각각 배치되며, 제1 및 제2쇼팅바(180a, 180b)는 제1 및 제2쇼팅 코택홀(181a, 181b)을 통해 각각 제1 내지 제4화소전극(193a 내지 193d)과 연결된다.In particular, the array substrate 100 for a liquid crystal display according to an embodiment of the present invention includes a data line 170 in an area where the first to fourth pixel electrodes 193a to 193d and the first common wiring 156a overlap, respectively. ) And the first and second shorting bars 180a and 180b are disposed at both ends spaced apart from each other, and the first and second shorting bars 180a and 180b have first and second shorting contact holes 181a and 181b. It is connected to the first to fourth pixel electrodes 193a to 193d, respectively.

또한, 제2 및 제3화소전극(193b, 193c)과 제2공통배선(156b)이 중첩되는 영역에 제3 및 제4쇼팅바(180c, 180d)가 각각 배치되며, 제3 및 제4쇼팅바(180c, 180d)는 제3 및 제4쇼팅 콘택홀(181c, 181d)을 통해 각각 제2 및 제3화소전극(193b, 193c)과 연결된다.In addition, third and fourth shorting bars 180c and 180d are respectively disposed in regions where the second and third pixel electrodes 193b and 193c and the second common wiring 156b overlap, respectively. The setting bars 180c and 180d are connected to the second and third pixel electrodes 193b and 193c through third and fourth shorting contact holes 181c and 181d, respectively.

또한, 제1 및 제2공통배선(156a, 156b)을 연결하며 제2 또는 제3화소전극(193b, 193c)과 중첩되는 제3공통배선(156c)과 중첩되는 제5쇼팅바(180e)가 배치되며, 제5쇼팅바(180e)는 제5쇼팅 콘택홀(181e)을 통해 제2 또는 제3화소전극(193b, 193c)과 연결된다.In addition, a fifth shorting bar 180e connecting the first and second common wirings 156a and 156b and overlapping with the third common wiring 156c overlapping with the second or third pixel electrodes 193b and 193c is provided. The fifth shorting bar 180e is connected to the second or third pixel electrodes 193b and 193c through the fifth shorting contact hole 181e.

이 때, 제1 내지 제4쇼팅바(180a 내지 180d)의 길이는 각각 제1 및 제2공통배선(156a, 156b)과 대응되는 길이이고, 제5쇼팅바(180e)의 길이는 제3공통배선(156c)과 대응되는 길이이며, 제2 및 제3쇼팅바(180b, 180c)는 제5쇼팅바(180e)를 통해 연결되고, 제1 및 제4쇼팅바(180a, 180d)는 제5쇼팅바(180e)와 연결될 수 있다.At this time, the lengths of the first to fourth shorting bars 180a to 180d are respectively corresponding to the first and second common wirings 156a and 156b, and the length of the fifth shorting bar 180e is the third common It is a length corresponding to the wiring 156c, the second and third shorting bars 180b and 180c are connected through the fifth shorting bar 180e, and the first and fourth shorting bars 180a and 180d are It may be connected to the shorting bar 180e.

이 때, 데이터 배선(170)과 제1 내지 제5쇼팅바(180a 내지 180e)는 동일층에 형성되고, 이들 각각은 소스 및 드레인 전극(173, 176)과 동일층 및 동일물질로 형성된다.In this case, the data line 170 and the first to fifth shorting bars 180a to 180e are formed on the same layer, and each of them is formed of the same layer and the same material as the source and drain electrodes 173 and 176.

이에 따라, 제1 및 제2쇼팅바(180a, 180b)는 인접한 데이터 배선(170)과 쇼트되지 않도록 충분히 이격되게 예를들면 1㎛ 내지 5㎛ 이격되게 형성되는 것이 바람직하다.Accordingly, the first and second shorting bars 180a and 180b are preferably formed to be sufficiently separated from each other so as not to be shorted with the adjacent data line 170, for example, 1 μm to 5 μm.

도 5는 도 4의 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이고, 도6은 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도이다.5 is a cross-sectional view of a portion cut along V-V of FIG. 4, and FIG. 6 is a cross-sectional view of a portion cut along VI-VI.

도면에 도시한 바와 같이, 어레이 기판(100) 상에 하나의 화소영역의 단축 간격으로 이격되며 제1 및 제2공통배선(156a, 156b)이 배치되고, 제1 및 제2공통배선(156a, 156b) 상부 및 어레이 기판(100) 전면에 게이트 절연막(135)이 배치되고, 게이트 절연막(135) 상부에 제1공통배선(156a)과 중첩되는, 데이터 배선(170)과 데이터 배선(170) 양측과 이격되는 제1 및 제2쇼팅바(180a, 180b)가 각각 배치되고, 게이트 절연막(135) 상부에 제2공통배선(156b)과 중첩되는 제3 및 제4쇼팅바(180c, 180d)가 각각 배치되고, 데이터 배선(170)과 제1 내지 제4쇼팅바(180a 내지 180d) 상부에 제1 내지 제4쇼팅바(180a 내지 180d) 일부를 각각 노출시키는 제1 내지 제4쇼팅 콘택홀(181a 내지 181d)을 구비하는 보호층(137)이 배치되고, 보호층(137) 상부에 제1 및 제2공통배선(156a, 156b)을 경계로 각각 일정 간격 이격하며, 제1 및 제2공통배선(156a, 156b)과 각각 일부 중첩하고, 제1 내지 제4쇼팅 콘택홀(181a 내지 181d)을 통해 제1 내지 제4쇼팅바(180a 내지 180d)와 각각 연결되는 제1 내지 제3화소전극(193a 내지 193c)이 배치된다.As shown in the drawing, the first and second common wirings 156a and 156b are disposed on the array substrate 100 and spaced apart at short distances of one pixel area, and the first and second common wirings 156a, 156b) On both sides of the data line 170 and the data line 170, the gate insulating film 135 is disposed on the upper part and the entire surface of the array substrate 100, and overlaps the first common wire 156a on the gate insulating film 135 First and second shorting bars 180a and 180b spaced apart from each other are disposed, and third and fourth shorting bars 180c and 180d overlapping with the second common wiring 156b are disposed on the gate insulating layer 135. First to fourth shorting contact holes respectively disposed and exposing portions of the first to fourth shorting bars 180a to 180d on the data line 170 and the first to fourth shorting bars 180a to 180d, respectively. A protective layer 137 having 181a to 181d) is disposed, and the first and second common wirings 156a and 156b are separated from each other by a predetermined interval on the upper part of the protective layer 137, and the first and second common First to third pixel electrodes partially overlapping each of the wirings 156a and 156b and respectively connected to the first to fourth shorting bars 180a to 180d through the first to fourth shorting contact holes 181a to 181d (193a to 193c) are placed.

한편, 게이트 절연막(135) 상부에 제3공통배선(156c)과 중첩되며 제5쇼팅바(180e) 배치되고, 제5쇼팅바(180e) 상부에 제5쇼팅바(180e) 일부를 노출시키는 제5쇼팅 콘택홀(181e)을 더 구비하는 보호층(137)이 배치되고, 제5쇼팅 콘택홀(181e)을 통해 제5쇼팅바(180e)와 제2 또는 제3화소전극(193b, 193c)이 연결된다.Meanwhile, the fifth shorting bar 180e is disposed on the gate insulating layer 135 and overlaps with the third common wiring 156c, and a portion of the fifth shorting bar 180e is exposed above the fifth shorting bar 180e. The protective layer 137 further including the 5 shorting contact holes 181e is disposed, and the fifth shorting bar 180e and the second or third pixel electrodes 193b and 193c are disposed through the fifth shorting contact hole 181e. Is connected.

또한, 데이터 배선(170)과 제1 내지 제5쇼팅바(180a 내지 180e)는 동일층에 형성되고, 이들 각각은 소스 및 드레인 전극(173, 176)과 동일층 및 동일물질로 형성된다.In addition, the data line 170 and the first to fifth shorting bars 180a to 180e are formed on the same layer, and each of them is formed of the same layer and the same material as the source and drain electrodes 173 and 176.

이에 따라, 제1 및 제2쇼팅바(180a, 180b)는 데이터 배선(170)과 쇼트되지 않도록 충분히 이격되게 예를들면 1㎛ 내지 5㎛ 이격되게 형성되는 것이 바람직하다.Accordingly, the first and second shorting bars 180a and 180b are preferably formed to be sufficiently spaced apart from the data line 170 so as not to be shorted, for example, 1 μm to 5 μm.

한편, 게이트 절연막(135) 및 보호층(137) 형성 시, 제1 내지 제3공통배선(156a 내지 156c) 양 끝단의 단차부 영역 상의 게이트 절연막(135) 및 보호층(137)의 두께는 제1 내지 제3공통배선(156a 내지 156c) 양 끝단의 단차로 인해 타 영역보다 얇은 두께로 형성된다.Meanwhile, when the gate insulating layer 135 and the protective layer 137 are formed, the thickness of the gate insulating layer 135 and the protective layer 137 on the stepped regions at both ends of the first to third common wirings 156a to 156c is zero. The first to third common wirings 156a to 156c are formed to have a thickness thinner than that of the other regions due to the step difference between both ends of the first to third common wirings 156a to 156c.

본 발명의 액정표시장치용 어레이 기판은, 제1 내지 제3공통배선(156a 내지 156c)과 중첩되는 영역에 제1 내지 제5쇼팅바(180a 내지 180e)를 배치함으로써, 단차부 영역의 제1 내지 제3화소전극(193a 내지 193c)과 제1 내지 제3공통배선(156a 내지 156c) 사이의 거리를 넓혀, 게이트 절연막(135) 및 보호층(137)이 얇은 두께로 형성되더라도, 제1 내지 제3화소전극(193a 내지 193c)과 제1 내지 제3공통배선(156a 내지 156c) 사이에 각각 형성되는 전계로부터의 영향을 최소화 할 수 있다.The array substrate for a liquid crystal display according to the present invention is provided with first to fifth shorting bars 180a to 180e in a region overlapping with the first to third common wirings 156a to 156c. To increase the distance between the third pixel electrodes 193a to 193c and the first to third common wirings 156a to 156c, even if the gate insulating layer 135 and the protective layer 137 are formed to have a thin thickness, the first to An influence from an electric field formed between the third pixel electrodes 193a to 193c and the first to third common wirings 156a to 156c can be minimized.

또한, 제1 내지 제3화소전극(193a 내지 193c)이 제1 내지 제5쇼팅바(180a 내지 180e)와 각각 연결됨으로써, 제1 내지 제3화소전극(193a 내지 193c)과 제1 내지 제3공통배선(156a 내지 156c) 사이에 각각 형성되는 전계를 단차부영역 보다 상대적으로 거리가 가까운 제1 내지 제5쇼팅바(180a 내지 180e)와 제1 내지 제3공통배선(156a 내지 156c) 사이의 게이트 절연막(135)으로 집중시켜, 누설전류를 방지하고 단차부 영역의 게이트 절연막(135) 및 보호층(137)의 미세 균열을 방지할 수 있다.In addition, by connecting the first to third pixel electrodes 193a to 193c to the first to fifth shorting bars 180a to 180e, respectively, the first to third pixel electrodes 193a to 193c and the first to third pixel electrodes 193a to 193c The electric field formed between the common wirings 156a to 156c is between the first to fifth shorting bars 180a to 180e and the first to third common wirings 156a to 156c, which are relatively close to the stepped region. By focusing on the gate insulating layer 135, leakage current can be prevented and micro cracks in the gate insulating layer 135 and the protective layer 137 in the stepped region can be prevented.

따라서, 미세 균열 사이로 누설전류 패스(Current leakage path : CLP)가 형성됨으로써, 제1공통배선(156a)과 제1 및 제2화소전극(193a 및 193b)이 쇼트(short)되거나, 제2공통배선(156b)과 제2 및 제3화소전극(193b, 193c)이 쇼트(short)되거나, 제3공통배선(156b)과 제2 또는 제3화소전극(193b, 193c)이 쇼트(short)되어 발생되는 표시 불량을 방지할 수 있다.Accordingly, by forming a current leakage path (CLP) between the microcracks, the first common wiring 156a and the first and second pixel electrodes 193a and 193b are shorted or the second common wiring Occurs because the (156b) and the second and third pixel electrodes 193b and 193c are shorted, or the third common wiring 156b and the second or third pixel electrodes 193b and 193c are shorted. Display defects can be prevented.

구체적으로, 제1 및 제2쇼팅바(180a, 180b) 각각이 제1공통배선(156a)과 제1 및 제2화소전극(193a, 193b)이 쇼트(short)되는 것을 방지하고, 제3 및 제4쇼팅바(180c, 180d) 각각이 제2공통배선(156b)과 제2 및 제3화소전극(193b, 193c)이 쇼트(short)되는 것을 방지하고, 제5쇼팅바(180e)가 제3공통배선(156c)과 제2 또는 제3화소전극(193b, 193c)이 쇼트(short)되는 것을 방지하고 한다.Specifically, each of the first and second shorting bars 180a and 180b prevents the first common wiring 156a and the first and second pixel electrodes 193a and 193b from being shorted, and the third and Each of the fourth shorting bars 180c and 180d prevents the second common wiring 156b and the second and third pixel electrodes 193b and 193c from being shorted, and the fifth shorting bar 180e is A short circuit between the three common wiring 156c and the second or third pixel electrodes 193b and 193c is prevented.

한편, 킥백전압(Kickback Voltage, 또는 Feed Through Voltage, △Vp)이 크면 표시 불량을 야기하는데, 킥백전압(△Vp)은 스토리지 커패시터(Cst) 용량에 반비례한다.On the other hand, if the kickback voltage (or Feed Through Voltage, ΔVp) is large, display defects are caused, and the kickback voltage (ΔVp) is inversely proportional to the capacity of the storage capacitor (Cst).

이 때, 제1 및 제2쇼팅바(180a, 180b)는 제1 및 제2화소전극(193a, 193b)과 연결되어, 제1 및 제2쇼팅바(180a, 180b)와 제1공통배선(156a)과 이들 사이에 개재된 게이트 절연막(135)은 각각 스토리지 커패시터(Cst)를 이룬다.At this time, the first and second shorting bars 180a and 180b are connected to the first and second pixel electrodes 193a and 193b, so that the first and second shorting bars 180a and 180b and the first common wiring ( 156a) and the gate insulating layer 135 interposed therebetween each form a storage capacitor Cst.

또한, 제3 및 제4쇼팅바(180c, 180d)는 제2 및 제3화소전극(193b, 193c)과 연결되어, 제3 및 제4쇼팅바(180c, 180d)와 제2공통배선(156b)과 이들 사이에 개재된 게이트 절연막(135)은 각각 스토리지 커패시터(Cst)를 이룬다.In addition, the third and fourth shorting bars 180c and 180d are connected to the second and third pixel electrodes 193b and 193c, so that the third and fourth shorting bars 180c and 180d and the second common wiring 156b are connected. ) And the gate insulating layer 135 interposed therebetween each form a storage capacitor Cst.

또한, 제5쇼팅바(180e)는 제2 또는 제3화소전극(193b, 193c)과 연결되어, 제5쇼팅바(180e)와 제3공통배선(156c)과 이들 사이에 개재된 게이트 절연막(135)은 각각 스토리지 커패시터(Cst)를 이룬다.In addition, the fifth shorting bar 180e is connected to the second or third pixel electrodes 193b and 193c, the fifth shorting bar 180e and the third common wiring 156c, and a gate insulating layer interposed therebetween ( Each of 135) forms a storage capacitor Cst.

이에 따라, 제1 및 제2공통배선(도2의 56a, 56b)과 각각 중첩되는 제1 내지 제3화소전극(도2의 93a 내지 93c)과 제1 및 제2공통배선(도2의 56a, 56b)과 이들 사이에 개재된 보호층(도2의 37) 및 게이트 절연막(도2의 35)이 각각 스토리지 커패시터(Cst)를 이루는 종래의 어레이 기판에 비해, 스토리지 커패시터(Cst) 용량이 증가되어 킥백전압(Kickback Voltage, 또는 Feed Through Voltage, △Vp)이 감소되고, 이에 따라, 플리커, 잔상, 색편차 등을 방지할 수 있다.
Accordingly, the first to third pixel electrodes (93a to 93c in Fig. 2) and the first and second common wirings (56a in Fig. 2) overlapping with the first and second common wirings (56a and 56b in Fig. 2), respectively. , 56b) and a protective layer (37 in FIG. 2) and a gate insulating film (35 in FIG. 2) interposed therebetween, respectively, as compared to a conventional array substrate in which the storage capacitor Cst is formed, the capacity of the storage capacitor Cst is increased. As a result, the kickback voltage (or Feed Through Voltage, ΔVp) is reduced, and accordingly, flicker, afterimage, color deviation, etc. can be prevented.

본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
The present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the present invention.

100 : 어레이 기판
135 : 게이트 절연막
137 : 보호층
170 : 데이터 배선
156a, 156b : 제1 및 제2공통배선
180a~180d : 제1 내지 제4쇼팅바
181a~181d : 제1 내지 제4쇼팅콘택홀
193a~193c : 제1 내지 제3화소전극100: array substrate
135: gate insulating film
137: protective layer
170: data wiring
156a, 156b: 1st and 2nd common wiring
180a~180d: 1st to 4th shorting bar
181a~181d: first to fourth shorting contact holes
193a to 193c: first to third pixel electrodes

Claims (12)

제1방향을 따라 연장되어 기판 상의 각 화소영역 경계에 배치되는 제1 및 제2공통배선;
상기 제1 및 제2공통배선 상부 및 상기 기판 전면에 배치되는 게이트 절연막;
상기 게이트 절연막 상부에 상기 제1방향을 따라 연장되어 상기 제1공통배선과 중첩되며 배치되는 데이터 배선;
상기 게이트 절연막 상부에 상기 제1공통배선과 중첩되고, 상기 데이터 배선과 이격되는 양단에 각각 배치되는 제1 및 제2쇼팅바;
상기 데이터 배선과 상기 제1 및 제2쇼팅바 상부에 배치되는 보호층; 및
상기 보호층 상부에 상기 제1 및 제2공통배선을 경계로 각각 일정 간격 이격되며, 상기 제1 또는 제2공통배선과 각각 일부 중첩하며 배치되는 제1 내지 제3화소전극
을 포함하고,
상기 제1공통배선은 상기 제1방향에 수직한 제2방향을 따라 상기 데이터 배선보다 넓은 폭을 가지며 상기 제2방향을 따라 마주 대하는 상기 데이터 배선의 양측이 상기 제1공통배선 상에 놓이도록 상기 데이터 배선과 중첩하고, 상기 제1공통배선과 상기 데이터 배선이 중첩하는 영역의 제1방향으로의 길이는 제2방향으로의 길이보다 긴 액정표시장치용 어레이 기판.
First and second common wirings extending along the first direction and disposed at the boundary of each pixel area on the substrate;
A gate insulating layer disposed above the first and second common wirings and on the entire surface of the substrate;
A data line extending along the first direction on the gate insulating layer to overlap the first common line and disposed on the gate insulating layer;
First and second shorting bars overlapping the first common wiring on the gate insulating layer and disposed at both ends spaced apart from the data wiring;
A protective layer disposed on the data line and the first and second shorting bars; And
First to third pixel electrodes disposed on the passivation layer at a predetermined distance apart from the first and second common wirings, respectively, and partially overlapping with the first or second common wirings
Including,
The first common wiring has a wider width than the data wiring in a second direction perpendicular to the first direction, and both sides of the data wiring facing along the second direction are placed on the first common wiring. An array substrate for a liquid crystal display device in which a length in a first direction of a region overlapping a data line and overlapping the first common line and the data line is longer than a length in a second direction.
 제 1 항에 있어서,
상기 보호층은 상기 제1 및 제2쇼팅바 일부를 각각 노출시키는 제1 및 제2쇼팅 콘택홀을 구비하고, 상기 제1 및 제2화소전극은 상기 제1 및 제2쇼팅 콘택홀을 통해 상기 제1 및 제2쇼팅바와 각각 연결되는 액정표시장치용 어레이 기판.
The method of claim 1,
The protective layer includes first and second shorting contact holes respectively exposing portions of the first and second shorting bars, and the first and second pixel electrodes are provided with the first and second shorting contact holes. An array substrate for a liquid crystal display device connected to the first and second shorting bars, respectively.
 제 2 항에 있어서,
상기 게이트 절연막 상부에 상기 제2공통배선과 중첩되고 서로 일정간격 이격되며 각각 배치되는 제3 및 제4쇼팅바
를 더 포함하는 액정표시장치용 어레이 기판.
The method of claim 2,
Third and fourth shorting bars overlapping the second common wiring and spaced apart from each other at a predetermined interval on the gate insulating layer, respectively
An array substrate for a liquid crystal display device further comprising a.
 제 3 항에 있어서,
상기 보호층은 상기 제3 및 제4쇼팅바 상부에 상기 제3 및 제4쇼팅바 일부를 각각 노출시키는 제3 및 제4쇼팅 콘택홀을 더 구비하고, 상기 제2 및 제3화소전극은 상기 제3 및 제4쇼팅 콘택홀을 통해 상기 제3 및 제4쇼팅바와 각각 연결되는 액정표시장치용 어레이 기판.
The method of claim 3,
The protective layer further includes third and fourth shorting contact holes respectively exposing portions of the third and fourth shorting bars on the third and fourth shorting bars, and the second and third pixel electrodes include the An array substrate for a liquid crystal display device connected to the third and fourth shorting bars through third and fourth shorting contact holes, respectively.
 제 4 항에 있어서,
상기 제1 및 제2공통배선을 연결하며 상기 제2화소전극과 중첩되는 제3공통배선; 및
상기 게이트 절연막 상부에 상기 제3공통배선과 중첩되며 배치되는 제5쇼팅바
를 더 포함하는 액정표시장치용 어레이 기판.
The method of claim 4,
A third common wiring connecting the first and second common wirings and overlapping the second pixel electrode; And
A fifth shorting bar disposed on the gate insulating layer and overlapping with the third common wiring
An array substrate for a liquid crystal display device further comprising a.
 제 5 항에 있어서,
상기 보호층은 상기 제5쇼팅바 상부에 상기 제5쇼팅바 일부를 노출시키는 제5쇼팅 콘택홀을 더 구비하고, 상기 제2화소전극은 상기 제5쇼팅 콘택홀을 통해 상기 제5쇼팅바와 연결되는 액정표시장치용 어레이 기판.
The method of claim 5,
The protective layer further includes a fifth shorting contact hole exposing a part of the fifth shorting bar on the fifth shorting bar, and the second pixel electrode is connected to the fifth shorting bar through the fifth shorting contact hole. An array substrate for a liquid crystal display device.
 제 6 항에 있어서,
상기 제1 내지 제4쇼팅바의 길이는 각각 상기 제1 및 제2공통배선과 대응되는 길이이고, 상기 제5쇼팅바의 길이는 상기 제3공통배선과 대응되는 길이인 액정표시장치용 어레이 기판.
The method of claim 6,
The length of the first to fourth shorting bars is a length corresponding to the first and second common wiring, respectively, and the length of the fifth shorting bar is a length corresponding to the third common wiring. .
 제 7 항에 있어서,
상기 제2 및 제3쇼팅바와, 상기 제1 및 제4쇼팅바 각각은 상기 제5쇼팅바를 통해 연결된 액정표시장치용 어레이 기판.
The method of claim 7,
The second and third shorting bars, and each of the first and fourth shorting bars are connected to each other through the fifth shorting bar.
 제 8 항에 있어서,
상기 제1 내지 제5쇼팅바는 상기 데이터 배선과 동일층 및 동일물질로 이루어지는 액정표시장치용 어레이 기판.
The method of claim 8,
The first to fifth shorting bars are an array substrate for a liquid crystal display made of the same layer and the same material as the data wiring.
 제 9 항에 있어서,
상기 제1 및 제2쇼팅바는 상기 데이터배선과 1㎛ 내지 5㎛ 이격되는 액정표시장치용 어레이 기판.The method of claim 9,
The first and second shorting bars are an array substrate for a liquid crystal display device spaced apart from the data line by 1 μm to 5 μm. 제 1 항에 있어서,
상기 제2방향을 따라 연장되는 제1 및 제2게이트 배선과;
상기 제2방향을 따라 연장되어 상기 제1 및 제2공통배선을 연결하는 제3공통배선; 및
상기 제1 및 제2게이트 배선과 교차하여 상기 제1방향을 따라 이웃한 화소라인의 상기 제1 내지 제3공통배선을 연결하는 공통연결패턴
을 더 포함하며,
상기 공통연결패턴은 상기 제1 내지 제3화소전극을 이루는 투명 도전성 물질로 이루어지는 액정표시장치용 어레이 기판.
The method of claim 1,
First and second gate wirings extending along the second direction;
A third common wiring extending along the second direction and connecting the first and second common wirings; And
A common connection pattern crossing the first and second gate wirings to connect the first to third common wirings of adjacent pixel lines along the first direction
It further includes,
The common connection pattern is an array substrate for a liquid crystal display made of a transparent conductive material constituting the first to third pixel electrodes.
 제 1 항에 있어서,
상기 제1 및 제2쇼팅바 사이의 거리는 상기 제1 및 제2화소전극 사이의 거리보다 큰 액정표시장치용 어레이 기판.The method of claim 1,
An array substrate for a liquid crystal display device in which a distance between the first and second shorting bars is greater than a distance between the first and second pixel electrodes.
KR1020140194300A 2014-12-30 2014-12-30 Array substrate for liquid crystal display device KR102244835B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140194300A KR102244835B1 (en) 2014-12-30 2014-12-30 Array substrate for liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140194300A KR102244835B1 (en) 2014-12-30 2014-12-30 Array substrate for liquid crystal display device

Publications (2)

Publication Number Publication Date
KR20160083345A KR20160083345A (en) 2016-07-12
KR102244835B1 true KR102244835B1 (en) 2021-04-27

Family

ID=56504903

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140194300A KR102244835B1 (en) 2014-12-30 2014-12-30 Array substrate for liquid crystal display device

Country Status (1)

Country Link
KR (1) KR102244835B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115202117B (en) * 2022-07-29 2023-06-16 惠科股份有限公司 Array substrate, display device and driving circuit

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532087B1 (en) * 2003-06-20 2005-11-30 엘지.필립스 엘시디 주식회사 Liquid crystal display device
KR101107679B1 (en) * 2004-12-28 2012-01-25 엘지디스플레이 주식회사 Liquid crystal display device and method for fabricating the same

Also Published As

Publication number Publication date
KR20160083345A (en) 2016-07-12

Similar Documents

Publication Publication Date Title
US9691314B2 (en) Display panel and display device including the same
KR101484022B1 (en) Array Substrate for Liquid Crystal Display and Method for Fabricating The Same
JP6510779B2 (en) Thin film transistor panel
US8780309B2 (en) Mother panel of liquid crystal display and method of manufacturing liquid crystal display using the same
JP2016057344A (en) Display device
JP2006030627A (en) Substrate for display device, and liquid crystal display device using the same
JP2014130321A (en) Display device
KR20100105935A (en) Display panel
US10401698B2 (en) Display device comprising a plurality of common wirings each having an associated connecting portion disposed in a common plane with one another
US20120287366A1 (en) Method for correcting defect in display device, display device and method for manufacturing display device
JP5936839B2 (en) Array substrate, manufacturing method thereof, and liquid crystal display
KR101413577B1 (en) Display panel
JP2007219046A (en) Liquid crystal display panel
TW200813540A (en) Liquid crystal display
KR100610994B1 (en) Liquid crystal display unit
KR20150019593A (en) Thin film transistor panel and manufacturing method thereof
JP5585102B2 (en) Active matrix display panel substrate and liquid crystal display panel using the same
KR102244835B1 (en) Array substrate for liquid crystal display device
JP2012226156A (en) Liquid crystal display device and mother board
JP2008241801A (en) Substrate for electrooptical device, electrooptical device using same substrate, and electronic equipment in which same electrooptical device is mounted
KR20110105893A (en) Array substrate for double rate drive type liquid crystal display device
JP5121809B2 (en) Display device substrate and liquid crystal display device using the same
JP2007219047A (en) Liquid crystal display panel
KR100516067B1 (en) Panel for liquid crystal display
JPH11119257A (en) Tft substrate and its production

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant