KR102244604B1 - Solar cell - Google Patents

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Abstract

본 발명은 태양 전지에 관한 것이다.
본 발명의 일례에 따른 태양 전지는 제 1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판의 후면에 배치되며, 제 1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 에미터부; 반도체 기판의 후면에 에미터부와 이격되어 배치되며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부; 반도체 기판의 후면 중에서 에미터부와 후면 전계부 사이의 이격된 공간에 배치되는 진성 반도체층; 진성 반도체층과 에미터부의 측면이 서로 접합되는 제1 접합면 위에 배치되는 제1 패시베이션층; 에미터부에 연결되는 제1 전극; 및 후면 전계부에 연결되는 제2 전극;을 포함하고, 제1 패시베이션층은 제1 도전성과 동일한 극성의 고정 전하(Qf, fixed charge)를 갖는다.
The present invention relates to a solar cell.
A solar cell according to an example of the present invention includes a semiconductor substrate containing impurities of a first conductivity type; An emitter unit disposed on the rear surface of the semiconductor substrate and having a second conductivity type opposite to the first conductivity type; A rear electric field portion disposed on the rear surface of the semiconductor substrate to be spaced apart from the emitter portion and containing an impurity of a first conductivity type at a higher concentration than that of the semiconductor substrate; An intrinsic semiconductor layer disposed in a space spaced apart between the emitter part and the back electric field part of the back surface of the semiconductor substrate; A first passivation layer disposed on a first bonding surface on which side surfaces of the intrinsic semiconductor layer and the emitter portion are bonded to each other; A first electrode connected to the emitter unit; And a second electrode connected to the rear electric field, wherein the first passivation layer has a fixed charge (Qf) having the same polarity as the first conductivity.

Description

태양 전지{SOLAR CELL}Solar cell {SOLAR CELL}

본 발명은 태양 전지에 관한 것이다.The present invention relates to a solar cell.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다. Recently, as the depletion of existing energy resources such as oil and coal is predicted, interest in alternative energy to replace them is increasing, and accordingly, solar cells that produce electric energy from solar energy are attracting attention.

일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.A typical solar cell includes a semiconductor portion forming a p-n junction by different conductivity types, such as a p-type and an n-type, and electrodes connected to the semiconductor portions of different conductivity types, respectively.

이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 p형의 반도체부와 n형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결하여 전력을 얻는다.When light is incident on such a solar cell, a plurality of electron-hole pairs are generated in the semiconductor, and the generated electron-hole pairs are separated into electrons and holes, which are electric charges, so that the electrons move toward the n-type semiconductor part and the holes are p-type. It moves toward the semiconductor part. The transferred electrons and holes are collected by different electrodes connected to the p-type semiconductor portion and the n-type semiconductor portion, respectively, and power is obtained by connecting these electrodes with wires.

본 발명은 효율이 향상된 태양 전지를 제공하는데 그 목적이 있다.An object of the present invention is to provide a solar cell with improved efficiency.

본 발명의 일례에 따른 태양 전지는 제 1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판의 후면에 배치되며, 제 1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 에미터부; 반도체 기판의 후면에 에미터부와 이격되어 배치되며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부; 반도체 기판의 후면 중에서 에미터부와 후면 전계부 사이의 이격된 공간에 배치되는 진성 반도체층; 진성 반도체층과 에미터부의 측면이 서로 접합되는 제1 접합면 위에 배치되는 제1 패시베이션층; 에미터부에 연결되는 제1 전극; 및 후면 전계부에 연결되는 제2 전극;을 포함하고, 제1 패시베이션층은 제1 도전성과 동일한 극성의 고정 전하(Qf, fixed charge)를 갖는다.A solar cell according to an example of the present invention includes a semiconductor substrate containing impurities of a first conductivity type; An emitter unit disposed on the rear surface of the semiconductor substrate and having a second conductivity type opposite to the first conductivity type; A rear electric field portion disposed on the rear surface of the semiconductor substrate to be spaced apart from the emitter portion and containing an impurity of a first conductivity type at a higher concentration than the semiconductor substrate; An intrinsic semiconductor layer disposed in a space spaced apart between the emitter portion and the rear electric field portion of the rear surface of the semiconductor substrate; A first passivation layer disposed on a first bonding surface on which side surfaces of the intrinsic semiconductor layer and the emitter portion are bonded to each other; A first electrode connected to the emitter unit; And a second electrode connected to the rear electric field, wherein the first passivation layer has a fixed charge (Qf) having the same polarity as the first conductivity.

여기서, 제1 패시베이션층은 후면 전계부와 중첩되지 않을 수 있고, 제1 패시베이션층은 제1 접합면을 포함한 진성 반도체층의 일부 및 에미터부의 일부와 중첩될 수 있다.Here, the first passivation layer may not overlap with the rear electric field portion, and the first passivation layer may overlap a portion of the intrinsic semiconductor layer including the first junction surface and a portion of the emitter portion.

일례로, 제1 패시베이션층은 진성 반도체층의 후면 영역 중에서 제1 접합면으로부터 후면 전계부까지의 거리 중 1/5 ~ 4/5 되는 지점까지 위치할 수 있다.For example, the first passivation layer may be located up to a point 1/5 to 4/5 of the distance from the first junction surface to the rear electric field in the rear region of the intrinsic semiconductor layer.

이때, 제1 패시베이션층의 두께는 150nm ~ 250nm 사이일 수 있다.In this case, the thickness of the first passivation layer may be between 150 nm and 250 nm.

보다 구체적으로, 제1 도전성 타입이 n형인 경우, 제1 패시베이션층은 (-) 고정 전하를 갖는 유전체층일 수 있고, 일례로, 제1 패시베이션층은 알루미늄 옥사이드(AlOx)로 형성될 수 있다.More specifically, when the first conductivity type is n-type, the first passivation layer may be a dielectric layer having a (-) fixed charge, and for example, the first passivation layer may be formed of aluminum oxide (AlOx).

그리고, 제1 도전성 타입이 p형이고, 제1 패시베이션층은 (+) 고정 전하를 갖는 유전체층일 수 있고, 일례로, 제1 패시베이션층은 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성될 수 있다.And, the first conductivity type is p-type, the first passivation layer may be a dielectric layer having a (+) fixed charge, for example, the first passivation layer is formed of silicon nitride (SiNx) or silicon oxide (SiOx) Can be.

또한, 진성 반도체층 및 제1 패시베이션층 위에는 제1 패시베이션층의 고정 전하와 반대 극성의 고정 전하를 갖는 제2 패시베이션층;이 더 배치될 수 있다.In addition, a second passivation layer having a fixed charge having a polarity opposite to that of the first passivation layer may be further disposed on the intrinsic semiconductor layer and the first passivation layer.

보다 구체적으로, 제2 패시베이션층은 진성 반도체층에서 제1 패시베이션층이 배치되지 않은 나머지 영역과 제1 패시베이션층을 전부 덮도록 배치될 수 있다.More specifically, the second passivation layer may be disposed to cover all of the first passivation layer and the remaining regions of the intrinsic semiconductor layer in which the first passivation layer is not disposed.

또한, 에미터부 및 후면 전계부의 두께는 100nm ~ 300nm 사이일 수 있다.In addition, the thickness of the emitter portion and the rear electric field portion may be between 100 nm and 300 nm.

또한, 후면 전계부, 진성 반도체층 및 에미터부가 형성된 층과 반도체 기판 사이에는 유전체 재질을 포함하고, 반도체 기판에서 생성되는 캐리어를 통과시키는 터널층;이 더 배치될 수 있고, 이와 같은 터널층은 SiC 또는 SiO로 형성되는 유전체층일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 터널층은 이외에도 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON으로 형성이 가능하다.In addition, a tunnel layer including a dielectric material and passing carriers generated in the semiconductor substrate between the semiconductor substrate and the layer in which the rear electric field part, the intrinsic semiconductor layer, and the emitter part are formed; may be further disposed, and such a tunnel layer It may be a dielectric layer formed of SiC or SiO. However, it is not necessarily limited thereto, and the tunnel layer may be formed of silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON), or hydrogenerated SiON.

이때, 터널층은 0.5nm ~ 2.5nm 사이의 두께를 가질 수 있다.In this case, the tunnel layer may have a thickness of 0.5 nm to 2.5 nm.

본 발명에 따른 태양 전지는 진성 반도체층과 상기 에미터부의 측면이 서로 접합된 제1 접합면 위에 반도체 기판의 도전성과 동일한 극성의 고정 전하를 갖는 제1 패시베이션층을 배치함으로써, 진성 반도체층과 에미터부 사이에서 일부 캐리어가 재결합되는 정션 리키지(junction leakage)를 개선할 수 있다.In the solar cell according to the present invention, by disposing a first passivation layer having a fixed charge having the same polarity as the conductivity of the semiconductor substrate on the first bonding surface in which the side surfaces of the intrinsic semiconductor layer and the emitter part are bonded to each other, the intrinsic semiconductor layer and the emitter part are Junction leakage in which some carriers are recombined between taboos can be improved.

도 1 내지 도 3은 본 발명에 따른 태양 전지의 제1 실시예에 대하여 설명하기 위한 도이다.
도 4a 내지 도 4b는 본 발명의 태양 전지 구조와 다르게 제1 패시베이션층(191)이 없는 비교예를 설명하기 위한 도이다.
도 5는 도 1 내지 도 3에서 설명한 제1 패시베이션층이 (-) 고정 전하로 형성된 경우의 효과를 설명하기 위한 도이다.
도 6은 도 1 내지 도 3에서 설명한 제1 패시베이션층이 (+) 고정 전하로 형성된 경우의 효과를 설명하기 위한 도이다.
1 to 3 are diagrams for explaining a first embodiment of a solar cell according to the present invention.
4A to 4B are diagrams for explaining a comparative example without the first passivation layer 191 unlike the solar cell structure of the present invention.
FIG. 5 is a diagram for explaining the effect of the case where the first passivation layer described in FIGS. 1 to 3 is formed with a (-) fixed charge.
FIG. 6 is a diagram for explaining the effect of the case where the first passivation layer described in FIGS. 1 to 3 is formed of positive fixed charge.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art may easily implement the present invention. However, the present invention may be implemented in various different forms and is not limited to the embodiments described herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and similar reference numerals are attached to similar parts throughout the specification.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.In the drawings, the thicknesses are enlarged in order to clearly express various layers and regions. Like reference numerals are attached to similar parts throughout the specification. When a part such as a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the case where the other part is "directly above", but also the case where there is another part in between. Conversely, when one part is "directly above" another part, it means that there is no other part in the middle. In addition, when a part is "overall" formed on another part, it means that it is formed not only on the entire surface (or the entire surface) of the other part, but also not formed on a part of the edge.

아울러, 이하에서, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.In addition, hereinafter, the front surface may be a surface of the semiconductor substrate to which direct sunlight is incident, and the rear surface may be a surface opposite to the semiconductor substrate to which direct sunlight is not incident or reflected light other than direct sunlight may be incident.

도 1 내지 도 3은 본 발명에 따른 태양 전지의 제1 실시예에 대하여 설명하기 위한 도이다.1 to 3 are diagrams for explaining a first embodiment of a solar cell according to the present invention.

구체적으로 도 1은 본 발명에 따른 태양 전지의 일부 사시도이고, 도 2의 (a)는 도 1에서 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이고, 도 3은 도 1에 따른 태양 전지에서 제1 패시베이션층(191)의 평면 패턴을 설명하기 위한 도이다.Specifically, FIG. 1 is a partial perspective view of a solar cell according to the present invention, FIG. 2 (a) is a cross-sectional view of the solar cell shown in FIG. 1 taken along line II-II, and FIG. 3 is A diagram for explaining a planar pattern of the first passivation layer 191 in a solar cell.

도 1 및 도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 태양 전지는 반도체 기판(110), 터널층(120), 에미터부(121), 후면 전계부(172), 진성 반도체층(150), 제1 패시베이션층(191), 제2 패시베이션층(192), 제1 전극(141) 및 제2 전극(142)을 포함할 수 있다.1 and 2, the solar cell according to the first embodiment of the present invention includes a semiconductor substrate 110, a tunnel layer 120, an emitter part 121, a rear electric field part 172, and an intrinsic semiconductor. A layer 150, a first passivation layer 191, a second passivation layer 192, a first electrode 141 and a second electrode 142 may be included.

이와 같은 태양 전지에서 반도체 기판(110)의 전면 위에는 도시되지는 않았지만, 반사 방지막(미도시)과 전면 전계부(미도시)가 더 형성될 수도 있다.In such a solar cell, although not shown on the front surface of the semiconductor substrate 110, an antireflection film (not shown) and a front electric field unit (not shown) may be further formed.

아울러, 도 1 및 도 2에서는 터널층(120) 및 제2 패시베이션층(192)이 구비된 경우를 일례로 도시하였으나, 이들은 생략될 수도 있다. 그러나, 도 1 및 도 2에 도시된 바와 같이, 구비된 경우 태양 전지의 효율을 더욱 향상시킬 수 있으므로 구비된 경우를 일례로 설명한다.In addition, in FIGS. 1 and 2, a case in which the tunnel layer 120 and the second passivation layer 192 are provided is illustrated as an example, but these may be omitted. However, as shown in FIGS. 1 and 2, since it is possible to further improve the efficiency of the solar cell when provided, the provided case will be described as an example.

반도체 기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 불순물이 도핑된 단결정 실리콘 재질로 형성될 수 있다. 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다. The semiconductor substrate 110 may be formed of a single crystal silicon material doped with impurities of a first conductivity type, for example, an n-type conductivity type. When the semiconductor substrate 110 has an n-type conductivity type, impurities of pentavalent elements such as phosphorus (P), arsenic (As), and antimony (Sb) may be doped into the semiconductor substrate 110.

하지만, 이와는 달리, 반도체 기판(110)은 p형 도전성 타입일 수 있고, 이와 같은 경우, 반도체 기판(110)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다. However, unlike this, the semiconductor substrate 110 may be a p-type conductivity type, and in this case, the semiconductor substrate 110 is an impurity of a trivalent element such as boron (B), gallium (Ga), indium (In), etc. The semiconductor substrate 110 may be doped.

이러한 반도체 기판(110)은 입사면이 텍스처링(texturing)되어 요철면을 갖는다. 편의상 도 1에서, 반도체 기판(110)의 가장자리 부분만 요철면으로 도시하였지만, 실질적으로 반도체 기판(110)의 전면 전체가 요철면을 가질 수 있다.The semiconductor substrate 110 has an uneven surface by texturing the incident surface. For convenience, in FIG. 1, only the edge portion of the semiconductor substrate 110 is illustrated as an uneven surface, but substantially the entire front surface of the semiconductor substrate 110 may have an uneven surface.

다음, 터널층(120)은 반도체 기판(110)의 후면 전체에 배치되며, 유전체 재질을 포함할 수 있다. Next, the tunnel layer 120 is disposed on the entire rear surface of the semiconductor substrate 110 and may include a dielectric material.

즉, 터널층(120)은 도 1 및 도 2에 도시된 바와 같이, 단결정 실리콘 재질로 형성되는 반도체 기판(110)과 후면 전계부(172), 진성 반도체층(150) 및 에미터부(121)가 형성되는 다결정 실리콘 재질의 층 사이에 형성될 수 있다.That is, the tunnel layer 120 is a semiconductor substrate 110 formed of a single crystal silicon material, a rear electric field part 172, an intrinsic semiconductor layer 150, and an emitter part 121, as shown in FIGS. 1 and 2 It may be formed between layers of a polycrystalline silicon material in which is formed.

보다 구체적으로 터널층(120)은 반도체 기판(110)의 후면 전체면에 형성될 수 있으며, 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.More specifically, the tunnel layer 120 may be formed on the entire rear surface of the semiconductor substrate 110, passes the carriers generated in the semiconductor substrate 110, and performs a passivation function for the rear surface of the semiconductor substrate 110. can do.

이와 같은, 터널층(120)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성이 가능하다.As such, the tunnel layer 120 may be formed of a dielectric material made of SiCx or SiOx, which is durable even in a high temperature process of 600°C or higher. However, it can also be formed with silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) or hydrogenerated SiON.

만약 이와 다르게 터널층(120)으로 비정질 실리콘(a-Si)이 포함된 재질을 사용하는 경우에는 비정질 실리콘(a-Si)이 600℃ 이상의 고온 공정에 취약하여 원하는 터널링 효과를 기대하기 어려울 수 있다.If a material containing amorphous silicon (a-Si) is used as the tunnel layer 120 differently, it may be difficult to expect a desired tunneling effect because amorphous silicon (a-Si) is vulnerable to a high temperature process of 600°C or higher. .

보다 구체적으로, 터널층(120)이 SiOx로 형성된 경우, 반도체 기판(110)과 터널층(120) 사이의 밴드 오프셋(Band offset) 전압 차이가 커서, 터널층(120)의 두께(T120)는 0.8nm ~ 1.2nm 사이로 형성될 수 있으며, 터널층(120)이 SiCx로 형성되는 경우, 반도체 기판(110)과 터널층(120) 사이의 밴드 오프셋(Band offset) 전압 차이가 상대적으로 터널층(120)의 두께(T120)는 0.5nm ~ 2.5nm까지 형성될 수 있다.More specifically, when the tunnel layer 120 is formed of SiOx, the difference in the band offset voltage between the semiconductor substrate 110 and the tunnel layer 120 is large, and the thickness T120 of the tunnel layer 120 is It may be formed between 0.8nm ~ 1.2nm, when the tunnel layer 120 is formed of SiCx, the band offset voltage difference between the semiconductor substrate 110 and the tunnel layer 120 is relatively the tunnel layer ( The thickness T120 of 120) may be formed from 0.5 nm to 2.5 nm.

에미터부(121)는 터널층(120)의 후면의 일부에 복수 개가 일정 방향으로 길게 배치되며, 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 다결정 실리콘 재질로 형성될 수 있으며, 에미터부(121)는 터널층(120)을 사이에 두고 반도체 기판(110)과 p-n 접합을 형성할 수 있다.A plurality of emitter units 121 are disposed on a part of the rear surface of the tunnel layer 120 in a predetermined direction, and may be formed of a polycrystalline silicon material having a second conductivity type opposite to the first conductivity type. 121 may form a pn junction with the semiconductor substrate 110 with the tunnel layer 120 interposed therebetween.

따라서, 반도체 기판(110)과 복수의 에미터부(121) 간에 형성된 p-n 접합에 의해, 반도체 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. 따라서, 반도체 기판(110)이 n형이고 복수의 에미터부(121)가 p형일 경우, 분리된 정공은 각 에미터부(121)쪽으로 이동하고 분리된 전자는 반도체 기판(110)보다 불순물 농도가 높은 복수의 후면 전계부(172) 쪽으로 이동할 수 있다.Therefore, by the pn junction formed between the semiconductor substrate 110 and the plurality of emitter units 121, the electron-hole pair, which is the charge generated by the light incident on the semiconductor substrate 110, is separated into electrons and holes, so that the electrons are It moves toward the n-type and the hole moves toward the p-type. Therefore, when the semiconductor substrate 110 is n-type and the plurality of emitter parts 121 are p-type, separated holes move toward each emitter part 121 and the separated electrons have a higher impurity concentration than the semiconductor substrate 110. It can move toward a plurality of rear electric field units 172.

각 에미터부(121)는 반도체 기판(110)과 p-n접합을 형성하므로, 본 실시예와 달리, 반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(121)는 n형의 도전성 타입을 가진다. 이 경우, 분리된 전자는 복수의 에미터부(121)쪽으로 이동하고 분리된 정공은 복수의 후면 전계부(172)쪽으로 이동할 수 있다.Since each emitter part 121 forms a pn junction with the semiconductor substrate 110, unlike the present embodiment, when the semiconductor substrate 110 has a p-type conductivity type, the emitter part 121 has n-type conductivity. It has a type. In this case, the separated electrons may move toward the plurality of emitter units 121 and the separated holes may move toward the plurality of rear electric field units 172.

복수의 에미터부(121)가 p형의 도전성 타입을 가질 경우 에미터부(121)에는 3가 원소의 불순물이 도핑될 수 있고, 반대로 복수의 에미터부(121)가 n형의 도전성 타입을 가질 경우, 에미터부(121)에는 5가 원소의 불순물이 도핑될 수 있다.When the plurality of emitter parts 121 have a p-type conductivity type, the emitter part 121 may be doped with an impurity of a trivalent element. Conversely, when the plurality of emitter parts 121 have an n-type conductivity type. , The emitter part 121 may be doped with an impurity of a pentavalent element.

이와 같은 에미터부(121)는 반도체 기판(110)의 후면에 다결정 재질의 진성 반도체층(150)을 형성시킨 이후, 다결정 재질의 진성 반도체층(150) 내에 제2 도전성 타입의 불순물을 주입시켜 형성될 수 있다. The emitter part 121 is formed by forming an intrinsic semiconductor layer 150 made of a polycrystalline material on the rear surface of the semiconductor substrate 110 and then implanting a second conductive type impurity into the intrinsic semiconductor layer 150 made of a polycrystalline material. Can be.

후면 전계부(172)는 터널층(120)의 후면 중에서 전술한 복수의 에미터부(121)가 형성되지 않은 일부 영역에 복수 개가 에미터부(121)와 동일한 방향으로 길게 배치되어 형성될 수 있다. 이와 같은 후면 전계부(172)는 제1 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 도핑되는 다결정 실리콘 재질로 형성될 수 있다. 따라서, 예를 들어, 기판이 n형 타입의 불순물로 도핑되는 경우, 복수의 후면 전계부(172)는 n+의 불순물 영역일 수 있다.A plurality of rear electric field units 172 may be formed by being longly disposed in the same direction as the emitter unit 121 in a portion of the rear surface of the tunnel layer 120 in which the plurality of emitter units 121 are not formed. The rear electric field 172 may be formed of a polycrystalline silicon material in which impurities of the first conductivity type are doped at a higher concentration than the semiconductor substrate 110. Thus, for example, when the substrate is doped with an n-type impurity, the plurality of rear electric field portions 172 may be n+ impurity regions.

이러한 후면 전계부(172)는 반도체 기판(110)과 후면 전계부(172)와의 불순물 농도 차이로 인한 전위 장벽에 의해 전자의 이동 방향인 후면 전계부(172) 쪽으로의 정공 이동을 방해하는 반면, 후면 전계부(172) 쪽으로의 전하(예, 전자) 이동을 용이하게 한다. 따라서, 후면 전계부(172) 및 그 부근 또는 제1 및 제2 전극(141, 142)에서 전자와 정공의 재결합으로 손실되는 전하의 양을 감소시키고 전자 이동을 가속화시켜 후면 전계부(172)로의 전자 이동량을 증가시킬 수 있다. The rear electric field part 172 prevents the movement of holes toward the rear electric field part 172, which is the direction of movement of electrons, due to a potential barrier due to the difference in impurity concentration between the semiconductor substrate 110 and the rear electric field part 172, It facilitates the movement of electric charges (eg, electrons) toward the rear electric field part 172. Accordingly, the amount of charge lost due to the recombination of electrons and holes in the rear electric field unit 172 and its vicinity or the first and second electrodes 141 and 142 is reduced, and electron transfer is accelerated to the rear electric field unit 172. The amount of electron movement can be increased.

이와 같은 후면 전계부(172)와 에미터부(121)는 도 1 및 도 2에 도시된 바와 같이, 서로 이격될 수 있다.The rear electric field unit 172 and the emitter unit 121 may be spaced apart from each other, as shown in FIGS. 1 and 2.

여기서, 에미터부(121) 및 후면 전계부(172)의 두께는 100nm ~ 300nm 사이로 형성될 수 있다. Here, the thickness of the emitter part 121 and the rear electric field part 172 may be formed between 100 nm and 300 nm.

아울러, 도 1 및 도 2에서는 에미터부(121)와 후면 전계부(172)의 두께가 동일한 것으로 도시하였으나, 에미터부(121)와 후면 전계부(172)의 두께는 서로 다를 수 있으며, 에미터부(121)와 후면 전계부(172)는 단위 면적당 50Ω ~ 300 Ω 사이의 저항값을 가질 수 있다.In addition, in FIGS. 1 and 2, the emitter portion 121 and the rear electric field portion 172 have the same thickness, but the emitter portion 121 and the rear electric field portion 172 may have different thicknesses. The 121 and the rear electric field 172 may have resistance values between 50 Ω and 300 Ω per unit area.

진성 반도체층(150)은 터널층(120)의 후면 중에서 에미터부(121)와 후면 전계부(172) 사이의 이격된 공간에 형성될 수 있고, 이와 같은 진성 반도체층(150)은 에미터부(121) 및 후면 전계부(172)와 다르게 p형이나 n형 불순물이 도핑되지 않은 다결정 실리콘 재질로 형성될 수 있다.The intrinsic semiconductor layer 150 may be formed in a space spaced apart between the emitter unit 121 and the rear electric field unit 172 among the rear surface of the tunnel layer 120, and such an intrinsic semiconductor layer 150 is an emitter unit ( 121) and the rear electric field portion 172 may be formed of a polycrystalline silicon material that is not doped with p-type or n-type impurities.

이와 같은 진성 반도체층(150)은 에미터부(121)와 후면 전계부(172) 사이의 이격된 공간에 형성되므로, 진성 반도체층(150)은 진성 반도체층(150)의 일측면이 에미터부(121)의 측면과 접합되는 제1 접합면(JIE)과 다른 일측면이 후면 전계부(172)의 측면과 접합되는 제2 접합면(JIB)을 포함할 수 있다.Since the intrinsic semiconductor layer 150 is formed in a space spaced apart between the emitter part 121 and the rear electric field part 172, the intrinsic semiconductor layer 150 has one side of the intrinsic semiconductor layer 150 The first bonding surface JIE bonded to the side surface of 121) and the other side surface may include a second bonding surface JIB bonded to the side surface of the rear electric field part 172.

제1 패시베이션층(191)은 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 배치될 수 있다. 이와 같은 제1 패시베이션층(191)에 대해서는 제1 전극(141)과 제2 전극(142)에 대해 설명한 이후에 설명한다.The first passivation layer 191 may be disposed on the first bonding surface JIE where side surfaces of the intrinsic semiconductor layer 150 and the emitter unit 121 are bonded to each other. The first passivation layer 191 will be described after the first electrode 141 and the second electrode 142 are described.

제2 패시베이션층(192)은 진성 반도체층(150) 및 제1 패시베이션층(191) 위에 배치될 수 있다. 이와 같은 제2 패시베이션층(192)에 대해서는 제1 패시베이션층(191)에 대하여 상세하게 설명한 이후에 설명한다. The second passivation layer 192 may be disposed on the intrinsic semiconductor layer 150 and the first passivation layer 191. The second passivation layer 192 will be described in detail after the first passivation layer 191 is described in detail.

제1 전극(141)은 복수 개일 수 있고, 복수의 에미터부(121) 위에 위치하여 복수의 에미터부(121)를 따라서 연장되어 있고, 복수의 에미터부(121)와 전기적 및 물리적으로 연결될 수 있다. 따라서, 각 제1 전극(141)은 해당 에미터부(121)쪽으로 이동한 전하, 예를 들어, 정공을 수집할 수 있다.The first electrode 141 may be plural, positioned on the plurality of emitter units 121 and extending along the plurality of emitter units 121, and may be electrically and physically connected to the plurality of emitter units 121 . Accordingly, each of the first electrodes 141 may collect charges, for example, holes, which have moved toward the emitter unit 121.

제2 전극(142)도 복수 개 일 수 있으며, 복수의 후면 전계부(172) 위에 위치하여 복수의 후면 전계부(172)를 따라서 길게 연장되어 있고, 복수의 후면 전계부(172)와 전기적 및 물리적으로 연결될 수 있다. 따라서, 각 제2 전극(142)은 해당 후면 전계부(172)쪽으로 이동하는 전하, 예를 들어, 전자를 수집할 수 있다.The second electrode 142 may also be plural, located on the plurality of rear electric field units 172 and extending along the plurality of rear electric field units 172, and the plurality of rear electric field units 172 and electrical and Can be physically connected. Accordingly, each second electrode 142 may collect electric charges, for example, electrons moving toward the corresponding rear electric field unit 172.

이와 같은 복수의 제1 및 제2 전극(141, 142)은 도전성 금속 물질로 형성될 수 있다. 예를 들어, 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 이루어질 수도 있고, 이와 다르게, 투명 도전성 금속, 예를 들어 TCO를 포함하여 형성될 수도 있다. The plurality of first and second electrodes 141 and 142 may be formed of a conductive metal material. For example, nickel (Ni), copper (Cu), silver (Ag), aluminum (Al), tin (Sn), zinc (Zn), indium (In), titanium (Ti), gold (Au) and these It may be made of at least one conductive material selected from the group consisting of a combination of, or alternatively, may be formed of a transparent conductive metal, for example, TCO.

이와 같은 구조를 갖는 본 실시예에 따른 태양 전지의 동작은 다음과 같다.The operation of the solar cell according to the present embodiment having such a structure is as follows.

태양 전지로 빛이 조사되어 반도체 기판(110)으로 입사되면 빛 에너지에 의해 반도체 기판(110)에서 전자-정공 쌍이 발생한다. 이들 전자-정공 쌍은 반도체 기판(110)과 에미터부(121)의 p-n 접합에 의해 서로 분리되어 정공은 p형의 도전성 타입을 갖는 에미터부(121)쪽으로 이동하고, 전자는 n형의 도전성 타입을 갖는 후면 전계부(172)쪽으로 이동하여, 각각 제1 전극(141)과 제2 전극(142)으로 전달되어 제1 및 제2 전극(141, 142)에 의해 수집된다. 이러한 제1 전극(141)과 제2 전극(142)을 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용할 수 있다.When light is irradiated to the solar cell and incident on the semiconductor substrate 110, electron-hole pairs are generated in the semiconductor substrate 110 by light energy. These electron-hole pairs are separated from each other by the pn junction of the semiconductor substrate 110 and the emitter part 121, so that the holes move toward the emitter part 121 having a p-type conductivity type, and the electrons are of the n-type conductivity type. It moves toward the rear electric field part 172 having a, is transferred to the first electrode 141 and the second electrode 142, respectively, and is collected by the first and second electrodes 141 and 142. When the first electrode 141 and the second electrode 142 are connected with a conductive line, a current flows, which can be used as electric power from the outside.

한편, 본 발명에 따른 태양 전지는 전술한 바와 같이, 도 1 내지 도 3에 도시된 바와 같이, 제1 패시베이션층(191)이 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 배치될 수 있다. Meanwhile, as described above, in the solar cell according to the present invention, as shown in FIGS. 1 to 3, the first passivation layer 191 is bonded to the side surfaces of the intrinsic semiconductor layer 150 and the emitter unit 121. It may be disposed on the first bonding surface JIE.

아울러, 제1 패시베이션층(191)은 진성 반도체층(150)과 후면 전계부(172)의 측면이 서로 접합되는 제2 접합면(JIB) 위에는 배치되지 않고, 반도체 기판(110)의 후면에서 보았을 때, 제1 패시베이션층(191)과 후면 전계부(172)는 서로 중첩되지 않고 이격될 수 있다.In addition, the first passivation layer 191 is not disposed on the second bonding surface JIB where the side surfaces of the intrinsic semiconductor layer 150 and the rear electric field part 172 are bonded to each other, but as viewed from the rear surface of the semiconductor substrate 110. At this time, the first passivation layer 191 and the rear electric field part 172 may not overlap each other and may be spaced apart.

구체적으로 본 발명에 따른 태양 전지를 반도체 기판(110)의 후면에서 바라본 도 3을 참조하여 설명하면 다음과 같다. 도 3에서는 전술한 태양 전지의 구성 요소 중 제2 패시베이션층(192)을 제1 전극(141) 및 제2 전극(142)을 생략한 반도체 기판(110)의 후면의 일부 모습이다. Specifically, the solar cell according to the present invention will be described with reference to FIG. 3 viewed from the rear side of the semiconductor substrate 110. 3 is a partial view of the rear surface of the semiconductor substrate 110 in which the second passivation layer 192 is omitted from the first electrode 141 and the second electrode 142 among the constituent elements of the solar cell described above.

도 2 및 도 3에 도시된 바와 같이, 반도체 기판(110)의 후면에서 보았을 때에, 제1 패시베이션층(191)은 제1 접합면(JIE)을 중심으로 진성 반도체층(150)의 일부 및 에미터부(121)의 일부와 중첩될 수 있다. 2 and 3, when viewed from the rear surface of the semiconductor substrate 110, the first passivation layer 191 is a part of the intrinsic semiconductor layer 150 and the emitter of the first bonding surface JIE. It may overlap with a part of the tab 121.

보다 구체적으로, 도 2 및 도 3에 도시된 바와 같이, 진성 반도체층(150)의 일부와 중첩되는 제1 패시베이션층(191)은, 제1 패시베이션층(191)의 후면 전계부(172) 방향으로의 끝단(191EB)이 진성 반도체층(150)의 후면 영역 중에서 제1 접합면(JIE)으로부터 후면 전계부(172)(또는 제2 접합면(JIB))까지의 거리(DBE) 중 1/5 ~ 4/5 되는 지점까지 위치하도록 형성될 수 있다.More specifically, as shown in FIGS. 2 and 3, the first passivation layer 191 overlapping with a part of the intrinsic semiconductor layer 150 is in the direction of the rear electric field part 172 of the first passivation layer 191. 1/ of the distance (DBE) from the first junction surface (JIE) to the rear electric field part 172 (or the second junction surface (JIB)) in the rear area of the intrinsic semiconductor layer 150 at the end 191EB of the intrinsic semiconductor layer 150 It can be formed to be located up to the point of 5 to 4/5.

여기서, 제1 패시베이션층(191)이 제1 접합면(JIE)으로부터 후면 전계부(172)(또는 제2 접합면(JIB))까지의 거리(DBE) 중 1/5이 되는 지점보다 더 길게 형성되도록하여, 제1 접합면(JIE)에서 재결합되어 전류가 손실되는 정션 리키지(junction leakage)를 방지할 수 있다.Here, the first passivation layer 191 is longer than 1/5 of the distance DBE from the first bonding surface JIE to the rear electric field part 172 (or the second bonding surface JIB). By being formed, it is possible to prevent junction leakage in which current is lost due to recombination at the first junction surface JIE.

아울러, 제1 패시베이션층(191)이 제1 접합면(JIE)으로부터 후면 전계부(172)(또는 제2 접합면(JIB))까지의 거리(DBE) 중 4/5가 되는 지점보다 길게 형성되어, 후면 전계부(172)까지 형성되는 경우, 에미터부(121)로 수집된 캐리어가 제1 패시베이션층(191)의 표면을 따라 후면 전계부(172)까지 이동되어 정션 리키지(junction leakage)가 발행할 수 있는데, 제1 패시베이션층(191)이 제1 접합면(JIE)으로부터 후면 전계부(172)(또는 제2 접합면(JIB))까지의 거리(DBE) 중 4/5가 되는 지점보다 더 짧게 형성되도록하여, 이와 같은 정션 리키지를 방지할 수 있고, 아울러, 이와 같은 정션 리키지를 방지하면서, 제1 패시베이션층(191)의 제조 비용을 절감할 수 있다.In addition, the first passivation layer 191 is formed longer than 4/5 of the distance (DBE) from the first bonding surface (JIE) to the rear electric field part 172 (or the second bonding surface (JIB)). Thus, when the rear electric field portion 172 is formed, the carrier collected by the emitter portion 121 is moved to the rear electric field portion 172 along the surface of the first passivation layer 191 to cause junction leakage. The first passivation layer 191 is 4/5 of the distance (DBE) from the first junction surface (JIE) to the rear electric field part 172 (or the second junction surface (JIB)). By forming shorter than the point, it is possible to prevent such junction leakage, and also, while preventing such junction leakage, it is possible to reduce the manufacturing cost of the first passivation layer 191.

또한, 제1 패시베이션층(191)은 에미터부(121)의 일부와 중첩될 수 있다.Also, the first passivation layer 191 may overlap a part of the emitter part 121.

여기서, 제1 패시베이션층(191)이 에미터부(121)와 중첩되는 폭은 특별한 제한이 없으며, 중첩되지 않거나 에미터부(121)에서 제1 전극(141)과 접속하는 부분을 제외한 나머지 전체 영역이 중첩될 수도 있다.Here, the width of the first passivation layer 191 overlapping the emitter unit 121 is not particularly limited, or the entire area other than the portion connected to the first electrode 141 in the emitter unit 121 is not overlapped. They can also be overlapped.

일례로, 도 3에 도시된 바와 같이, 반도체 기판(110)의 후면에서 보았을 때에, 제1 패시베이션층(191)은 에미터부(121)의 일부를 노출시켜, 제1 전극(141)이 에미터부(121)에 접속될 수 있도록 복수의 개구부(OP191)가 형성될 수 있다. 이와 같은 제1 패시베이션층(191)의 개구부(OP191)는 에미터부(121)의 길이 방향을 따라 일렬로 서로 이격되어 배열될 수 있다. 즉, 된 제1 패시베이션층(191)의 개구부(OP191)는 섬(island) 형태로 형성될 수 있다.For example, as shown in FIG. 3, when viewed from the rear side of the semiconductor substrate 110, the first passivation layer 191 exposes a part of the emitter unit 121, so that the first electrode 141 is an emitter unit. A plurality of openings OP191 may be formed to be connected to the 121. The openings OP191 of the first passivation layer 191 may be arranged to be spaced apart from each other in a line along the length direction of the emitter part 121. That is, the opening OP191 of the first passivation layer 191 may be formed in an island shape.

그러나, 도 3에 도시된 바와 다르게, 제1 패시베이션층(191)의 개구부(OP191)가 복수 개로 형성되지 않고, 하나로 형성되되, 에미터부(121)의 길이 방향을 따라 길게 형성될 수 있다.However, unlike FIG. 3, the openings OP191 of the first passivation layer 191 are not formed in plural, but may be formed as one, but may be formed to extend along the length direction of the emitter part 121.

이와 같이, 제1 패시베이션층(191)의 개구부(OP191)를 통해 도 1 및 도 2에서 설명한 바와 같이, 제1 전극(141)이 에미터부(121)에 직접 접속되어 연결될 수 있다.In this way, the first electrode 141 may be directly connected to and connected to the emitter unit 121 as described in FIGS. 1 and 2 through the opening OP191 of the first passivation layer 191.

여기서, 제1 패시베이션층(191)의 두께(T191)는 150nm ~ 250nm 사이로 형성될 수 있다. 여기서, 제1 패시베이션층(191)의 두께(T191)를 150nm보다 크게 하는 것은 제1 패시베이션층(191)의 정션 리키지 방지 기능을 최소한 확보하기 위함이고, 제1 패시베이션층(191)의 두께(T191)를 250nm보다 작게 하는 것은 제1 패시베이션층(191)에 대한 제조 비용을 최소화하기 위함이다.Here, the thickness T191 of the first passivation layer 191 may be formed between 150 nm and 250 nm. Here, the thickness (T191) of the first passivation layer 191 is made larger than 150 nm in order to at least secure the function of preventing junction leakage of the first passivation layer 191, and the thickness of the first passivation layer 191 ( T191) is made smaller than 250 nm in order to minimize the manufacturing cost for the first passivation layer 191.

이와 같은, 제1 패시베이션층(191)은 제1 도전성과 동일한 극성의 고정 전하(Qf, fixed charge)를 가질 수 있다.As such, the first passivation layer 191 may have a fixed charge (Qf) having the same polarity as the first conductivity.

일례로, 반도체 기판(110) 및 후면 전계부(172)의 제1 도전성 타입이 n형인 경우, 제1 패시베이션층(191)은 (-) 고정 전하를 갖는 유전체층일 수 있고, 일례로, 제1 패시베이션층(191)은 알루미늄 옥사이드(AlOx)로 형성될 수 있다. 이때, 제1 패시베이션층(191)에 포함되는 고정 전하의 농도는 -5*1011/㎠ ~ -1*1013/㎠ 일 수 있다.As an example, when the first conductivity type of the semiconductor substrate 110 and the rear electric field part 172 is n-type, the first passivation layer 191 may be a dielectric layer having a (-) fixed charge. The passivation layer 191 may be formed of aluminum oxide (AlOx). In this case, the concentration of the fixed charge included in the first passivation layer 191 may be -5*10 11 /cm2 to -1*10 13 /cm2.

아울러, 반도체 기판(110) 및 후면 전계부(172)의 제1 도전성 타입이 p형인 경우, 제1 패시베이션층(191)은 (+) 고정 전하를 갖는 유전체층일 수 있고, 일례로, 제1 패시베이션층(191)은 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성될 수 있다.In addition, when the first conductivity type of the semiconductor substrate 110 and the rear electric field part 172 is p-type, the first passivation layer 191 may be a dielectric layer having a (+) fixed charge. For example, the first passivation The layer 191 may be formed of silicon nitride (SiNx) or silicon oxide (SiOx).

이와 같이, 본 발명에 따른 태양 전지는 제1 도전성과 동일한 극성의 고정 전하(Qf, fixed charge)를 갖는 제1 패시베이션층(191)이 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 형성되도록 하여, 반도체 기판(110)에서 생성된 캐리어(일례로 전자)가 에미터부(121)로 수집된 캐리어(일례로 정공)와 제1 접합면(JIE)에서 재결합되어 전류가 손실되는 정션 리키지(junction leakage)를 방지할 수 있다.As described above, in the solar cell according to the present invention, the first passivation layer 191 having a fixed charge (Qf) having the same polarity as the first conductivity is formed on the side surfaces of the intrinsic semiconductor layer 150 and the emitter unit 121. The carriers (eg, electrons) generated in the semiconductor substrate 110 are formed on the first bonding surface JIE bonded to each other, and the carriers (eg holes) collected by the emitter unit 121 and the first bonding surface ( In JIE), it is possible to prevent junction leakage in which current is lost due to recombination.

아울러, 이와 같은 제1 패시베이션층(191)은 진성 반도체층(150)의 일부와 에미터부(121)의 표면에 대한 패시베이션 기능을 수행할 수 있다.In addition, the first passivation layer 191 may perform a passivation function for a part of the intrinsic semiconductor layer 150 and the surface of the emitter unit 121.

이와 같이, 본 발명에 따른 태양 전지는 제1 접합면(JIE)에서 재결합되는 손실되는 전류를 최소화하여, 개방 전압(Voc), 필 팩터(F.F)의 감소를 방지하고, 결과적으로, 태양 전지의 효율(efficiency)이 저하되는 것을 방지할 수 있다. 이에 대해서는 도 4a 이하에서 보다 구체적으로 설명한다. In this way, the solar cell according to the present invention minimizes the loss of current recombined at the first junction surface JIE to prevent reduction of the open-circuit voltage (Voc) and fill factor (FF), and as a result, It can prevent the efficiency from being lowered. This will be described in more detail below in FIG. 4A.

또한, 도 1 및 도 2에서, 진성 반도체층(150) 및 제1 패시베이션층(191) 위에 배치 제2 패시베이션층(192)은 구체적으로, 진성 반도체층(150)에서 제1 패시베이션층(191)이 배치되지 않은 나머지 영역과 제1 패시베이션층(191)을 전부 덮도록 배치될 수 있다. In addition, in FIGS. 1 and 2, the second passivation layer 192 disposed on the intrinsic semiconductor layer 150 and the first passivation layer 191 is specifically, the first passivation layer 191 in the intrinsic semiconductor layer 150. It may be disposed so as to cover all of the remaining areas that are not disposed and the first passivation layer 191.

구체적으로, 제2 패시베이션층(192)은 반도체 기판(110)의 후면에서 보았을 때에, 진성 반도체층(150) 전체 영역과 중첩하여 배치되고, 제2 접합면(JIB) 위에 모두 배치될 수 있으며, 제2 패시베이션층(192)의 일부는 후면 전계부(172)와 중첩될 수 있다.Specifically, the second passivation layer 192 may be disposed to overlap the entire region of the intrinsic semiconductor layer 150 when viewed from the rear surface of the semiconductor substrate 110 and may be disposed on the second bonding surface JIB, A part of the second passivation layer 192 may overlap the rear electric field part 172.

아울러, 제2 패시베이션층(192)은 반도체 기판(110)의 후면에서 보았을 때에, 진성 반도체층(150) 및 에미터부(121)의 일부 위에 형성된 제1 패시베이션층(191)과 중첩될 수 있다. 따라서, 제2 패시베이션층(192)은 진성 반도체층(150)의 제1 접합면(JIE) 위에 배치되는 제1 패시베이션층(191)과 중첩되도록 제1 패시베이션층(191) 위에 위치할 수 있다.In addition, the second passivation layer 192 may overlap the intrinsic semiconductor layer 150 and the first passivation layer 191 formed on a part of the emitter part 121 when viewed from the rear surface of the semiconductor substrate 110. Accordingly, the second passivation layer 192 may be positioned on the first passivation layer 191 to overlap the first passivation layer 191 disposed on the first junction surface JIE of the intrinsic semiconductor layer 150.

이와 같은 제2 패시베이션층(192)은 제1 패시베이션층(191)의 고정 전하와 반대 극성의 고정 전하를 가질 수 있다.The second passivation layer 192 may have a fixed charge having a polarity opposite to that of the first passivation layer 191.

구체적으로, 제1 패시베이션층(191)이 (-) 고정 전하를 갖는 유전체층, 일례로 알루미늄 옥사이드(AlOx)로 형성된 경우, 제2 패시베이션층(192)은 (+) 고정 전하를 갖는 유전체층, 일례로, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성될 수 있다.Specifically, when the first passivation layer 191 is formed of a dielectric layer having a (-) fixed charge, for example aluminum oxide (AlOx), the second passivation layer 192 is a dielectric layer having a (+) fixed charge, for example , It may be formed of silicon nitride (SiNx) or silicon oxide (SiOx).

또한, 이와 반대로, 제1 패시베이션층(191)이 (+) 고정 전하를 갖는 유전체층, 일례로, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성된 경우, 제2 패시베이션층(192)은 (-) 고정 전하를 갖는 유전체층, 일례로 알루미늄 옥사이드(AlOx)로 형성될 수 있다.In addition, on the contrary, when the first passivation layer 191 is formed of a dielectric layer having a (+) fixed charge, for example, silicon nitride (SiNx) or silicon oxide (SiOx), the second passivation layer 192 is ( -) A dielectric layer having a fixed charge, for example, may be formed of aluminum oxide (AlOx).

이와 같은 제2 패시베이션층(192)의 두께는 제1 패시베이션층(191)의 두께(T191)와 동일하거나 더 작을 수 있다.The thickness of the second passivation layer 192 may be equal to or smaller than the thickness T191 of the first passivation layer 191.

이와 같은 제2 패시베이션층(192)은 반도체 기판(110)에서 후면 전계부(172) 방향으로 이동하는 캐리어의 이동을 보다 용이하게 도와줄 수 있으며, 진성 반도체층(150) 및 후면 전계부(172)의 표면에 대한 패시베이션 기능을 수행할 수 있다.Such a second passivation layer 192 may facilitate the movement of a carrier moving in the direction of the rear electric field part 172 from the semiconductor substrate 110, and the intrinsic semiconductor layer 150 and the rear electric field part 172 ) Can perform a passivation function on the surface.

지금까지는 본 발명의 일례에 따른 태양 전지의 구조에 대해서 설명하였으나, 이하에서는 이와 같은 태양 전지 구조에서 제1 패시베이션층(191)의 기능에 대해 보다 구체적으로 설명한다.Until now, the structure of the solar cell according to the exemplary embodiment of the present invention has been described, but hereinafter, the function of the first passivation layer 191 in the solar cell structure will be described in more detail.

도 4a 내지 도 4b는 본 발명의 태양 전지 구조와 다르게 제1 패시베이션층(191)이 없는 비교예를 설명하기 위한 도이고, 도 5는 도 1 내지 도 3에서 설명한 제1 패시베이션층(191)이 (-) 고정 전하로 형성된 경우의 효과를 설명하기 위한 도이고, 도 6은 도 1 내지 도 3에서 설명한 제1 패시베이션층(191)이 (+) 고정 전하로 형성된 경우의 효과를 설명하기 위한 도이다.4A to 4B are diagrams for explaining a comparative example without a first passivation layer 191 unlike the solar cell structure of the present invention, and FIG. 5 is a diagram illustrating the first passivation layer 191 described in FIGS. 1 to 3. A diagram for explaining the effect when formed with (-) fixed charge, and FIG. 6 is a diagram for explaining the effect when the first passivation layer 191 described in FIGS. 1 to 3 is formed with (+) fixed charge to be.

여기서, 도 4a는 도 1 및 도 2에 도시된 본 발명과 다르게 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 제1 도전성과 동일한 극성의 고정 전하를 갖는 제1 패시베이션층(191)이 없는 구조를 도시한 비교예이고, 도 4b는 정션 리키지(junction leakage)에 의해 손실되는 전류(Jo2)의 양에 따른 전류 및 전압 변화를 도시한 그래프이고, 도 4c는 정션 리키지(junction leakage)에 의해 손실되는 전류(Jo2)의 양에 따른 개방 전압(Voc), 필 팩터(F.F) 및 효율의 관계를 도시한 그래프이다.Here, FIG. 4A shows a polarity of the same polarity as that of the first conductivity on the first bonding surface JIE where the side surfaces of the intrinsic semiconductor layer 150 and the emitter unit 121 are bonded to each other, unlike the present invention shown in FIGS. It is a comparative example showing a structure without the first passivation layer 191 having a fixed charge, and FIG. 4B is a diagram showing changes in current and voltage according to the amount of current Jo2 lost due to junction leakage. It is a graph, and FIG. 4C is a graph showing the relationship between the open-circuit voltage (Voc), the fill factor (FF), and the efficiency according to the amount of the current (Jo2) lost due to junction leakage.

먼저, 본 발명과 다르게, 도 4a에 도시된 바와 같이, 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 제1 도전성과 동일한 극성의 고정 전하를 갖는 제1 패시베이션층(191)이 없는 경우, 반도체 기판(110)에서 생성된 전자는 터널층(120)을 통하여 후면 전계부(172)로 이동하거나, 터널층(120)과 진성 반도체층(150)을 통하여 후면 전계부(172)로 이동할 수 있고, 반도체 기판(110)에서 생성된 정공은 터널층(120)을 통하여 에미터부(121)로 이동할 수 있다. First, different from the present invention, as shown in FIG. 4A, a fixed charge having the same polarity as the first conductivity is on the first bonding surface JIE where the side surfaces of the intrinsic semiconductor layer 150 and the emitter unit 121 are bonded to each other. In the absence of the first passivation layer 191 having, electrons generated in the semiconductor substrate 110 move to the rear electric field 172 through the tunnel layer 120, or the tunnel layer 120 and the intrinsic semiconductor layer ( 150 may move to the rear electric field part 172, and holes generated in the semiconductor substrate 110 may move to the emitter part 121 through the tunnel layer 120.

여기서, 도 4a에 도시된 바와 같이, 터널층(120)과 진성 반도체층(150)을 통하여 후면 전계부(172)로 이동하는 전자 중 일부와 에미터부(121)로 이동한 정공 중 일부는 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE)에서 서로 재결합되어 소멸될 수 있다.Here, as shown in FIG. 4A, some of the electrons moving to the rear electric field part 172 through the tunnel layer 120 and the intrinsic semiconductor layer 150 and some of the holes moving to the emitter part 121 are intrinsic. The side surfaces of the semiconductor layer 150 and the emitter unit 121 may be recombined to each other at the first bonding surface JIE to be bonded to each other and disappear.

이와 같이, 제1 접합면(JIE)에서 전자와 정공이 서로 재결합되어 캐리어가 소멸되는 것을 정션 리키지(junction leakage)라고 한다.In this way, when electrons and holes are recombined to each other in the first junction surface JIE, carriers are eliminated, which is referred to as junction leakage.

여기서, 도 4b에 도시된 바와 같이, 캐리어의 재결합에 의해 소멸되는 누설 전류(Jo2)의 양이 증가할수록, 태양 전지에서 발생하는 전압이 감소하는 것을 알 수 있고, 이에 따라 필팩터(F.F)도 감소하는 것을 알 수 있다.Here, as shown in FIG. 4B, it can be seen that as the amount of leakage current Jo2 extinguished by recombination of carriers increases, the voltage generated in the solar cell decreases, and accordingly, the fill factor FF is also It can be seen that it decreases.

아울러, 이와 같은 누설 전류(Jo2)의 양이 증가할수록 도 4c에 도시된 바와 같이, 개방 전압(Voc), 필 팩터(F.F) 및 효율(efficiency)의 감소 비율이 기하 급수적으로 증가하는 것을 확인할 수 있다.In addition, as the amount of the leakage current Jo2 increases, as shown in FIG. 4C, it can be seen that the reduction ratio of the open-circuit voltage (Voc), the fill factor (FF), and the efficiency (efficiency) increases exponentially. have.

즉, 누설 전류(Jo2)의 양과 비례하여 개방 전압(Voc), 필 팩터(F.F) 및 효율(efficiency)의 감소 비율이 증가하는 것이 아니라, 누설 전류(Jo2)의 양이 증가할수록 개방 전압(Voc), 필 팩터(F.F) 및 효율(efficiency)의 감소 비율이 익스포넨셜(e) 형태로 증가하는 것을 확인할 수 있다.That is, the reduction ratio of open-circuit voltage (Voc), fill factor (FF), and efficiency (efficiency) does not increase in proportion to the amount of leakage current (Jo2), but as the amount of leakage current (Jo2) increases, the open-circuit voltage (Voc) ), it can be seen that the rate of decrease in the fill factor (FF) and efficiency increases in the form of exponential (e).

이와 같이, 정션 리키지(junction leakage)에 의한 누설 전류(Jo2)의 양은 개방 전압(Voc), 필 팩터(F.F) 및 효율(efficiency)에 매우 크게 영향을 미치는 것을 확인할 수 있다.As described above, it can be seen that the amount of leakage current Jo2 due to junction leakage has a very large influence on the open circuit voltage (Voc), the fill factor (F.F), and the efficiency.

그러나, 본 발명과 같이, 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 제1 도전성과 동일한 극성의 고정 전하를 갖는 제1 패시베이션층(191)을 구비하면 전술한 바와 같은 정션 리키지(junction leakage)를 방지할 수 있다.However, as in the present invention, the first passivation layer 191 having a fixed charge of the same polarity as the first conductivity on the first bonding surface JIE where the side surfaces of the intrinsic semiconductor layer 150 and the emitter unit 121 are bonded to each other. ), it is possible to prevent junction leakage as described above.

일례로, 도 5에 도시된 바와 같이, 반도체 기판(110), 후면 전계부(172)의 제1 도전성 타입이 n형, 에미터부(121)의 제2 도전성 타입이 p형이고, 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 n형과 동일한 (-) 극성의 고정 전하를 갖는 제1 패시베이션층(191)이 구비된 경우, 터널층(120)과 진성 반도체층(150)을 통하여 후면 전계부(172)로 이동하는 전자는 제1 패시베이션층(191)의 (-) 극성으로 인하여 에미터부(121) 방향으로 이동할 수 없게 된다. For example, as shown in FIG. 5, the first conductivity type of the semiconductor substrate 110 and the rear electric field part 172 is n-type, the second conductivity type of the emitter part 121 is p-type, and the intrinsic semiconductor layer When the first passivation layer 191 having a fixed charge of the same (-) polarity as that of the n-type is provided on the first bonding surface JIE where the side surfaces of the emitter unit 121 are bonded to each other, the tunnel layer Electrons moving to the rear electric field part 172 through 120 and the intrinsic semiconductor layer 150 cannot move toward the emitter part 121 due to the negative polarity of the first passivation layer 191.

따라서, 본 발명에 따른 태양 전지는 도 4a 내지 도 4c에서 전술한 바와 같은 정션 리키지(junction leakage)를 방지하여, 효율을 보다 향상시킬 수 있다.Accordingly, the solar cell according to the present invention may prevent junction leakage as described above in FIGS. 4A to 4C, thereby improving efficiency.

아울러, 제1 패시베이션층(191)의 (-) 극성의 고정 전하와 반대인 (+) 극성의 고정전하를 갖는 제2 패시베이션층(192)이 더 형성된 경우, 도 5에 도시된 바와 같이, 터널층(120)과 진성 반도체층(150)을 통하여 후면 전계부(172)로 이동하는 전자가 보다 효율적으로 후면 전계부(172)로 이동하도록 할 수 있다.In addition, when a second passivation layer 192 having a fixed charge of (+) polarity opposite to the fixed charge of (-) polarity of the first passivation layer 191 is further formed, as shown in FIG. Electrons moving to the rear electric field unit 172 through the layer 120 and the intrinsic semiconductor layer 150 may more efficiently move to the rear electric field unit 172.

아울러, 도 6에 도시된 바와 같이, 반도체 기판(110), 후면 전계부(172)의 제1 도전성 타입이 p형, 에미터부(121)의 제2 도전성 타입이 n형이고, 제1 접합면(JIE) 위에 p형과 동일한 (+)극성의 고정 전하를 갖는 제1 패시베이션층(191)이 구비된 경우, 터널층(120)과 진성 반도체층(150)을 통하여 후면 전계부(172)로 이동하는 정공은 제1 패시베이션층(191)의 (+) 극성으로 인하여 에미터부(121) 방향으로 이동할 수 없게 된다. In addition, as shown in FIG. 6, the first conductivity type of the semiconductor substrate 110 and the rear electric field part 172 is p-type, and the second conductivity type of the emitter part 121 is n-type, and the first bonding surface When the first passivation layer 191 having a fixed charge of the same (+) polarity as that of the p-type is provided on the (JIE), it is transferred to the rear electric field part 172 through the tunnel layer 120 and the intrinsic semiconductor layer 150. The moving holes cannot move toward the emitter part 121 due to the (+) polarity of the first passivation layer 191.

아울러, 제1 패시베이션층(191)의 고정 전하와 반대인 (-) 극성의 고정전하를 갖는 제2 패시베이션층(192)이 더 형성된 경우, 도 5에 도시된 바와 같이, 터널층(120)과 진성 반도체층(150)을 통하여 후면 전계부(172)로 이동하는 정공이 보다 효율적으로 후면 전계부(172)로 이동하도록 할 수 있다.In addition, when a second passivation layer 192 having a fixed charge of negative (-) polarity opposite to the fixed charge of the first passivation layer 191 is further formed, as shown in FIG. 5, the tunnel layer 120 and the Holes moving to the rear electric field unit 172 through the intrinsic semiconductor layer 150 may more efficiently move to the rear electric field unit 172.

이와 같이, 본 발명에 따른 태양 전지는 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합된 제1 접합면(JIE) 위에 반도체 기판(110)의 도전성과 동일한 극성의 고정 전하를 갖는 제1 패시베이션층(191)을 배치함으로써, 진성 반도체층(150)과 에미터부(121) 사이에서 일부 캐리어가 재결합되는 정션 리키지(junction leakage)를 개선하고, 이에 따라 태양 전지의 효율을 더욱 향상시킬 수 있다.As described above, in the solar cell according to the present invention, a fixed charge having the same polarity as the conductivity of the semiconductor substrate 110 is applied on the first bonding surface JIE where the side surfaces of the intrinsic semiconductor layer 150 and the emitter unit 121 are bonded to each other. By arranging the having the first passivation layer 191, the junction leakage in which some carriers are recombined between the intrinsic semiconductor layer 150 and the emitter unit 121 is improved, and thus the efficiency of the solar cell is further improved. Can be improved.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims are also present. It belongs to the scope of rights of

Claims (15)

제 1 도전성 타입의 불순물을 함유하는 반도체 기판;
상기 반도체 기판의 후면에 배치되며, 상기 제 1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 에미터부;
상기 반도체 기판의 후면에 상기 에미터부와 이격되어 배치되며, 상기 반도체 기판보다 상기 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부;
상기 반도체 기판의 후면 중에서 상기 에미터부와 상기 후면 전계부 사이의 공간에 배치되는 진성 반도체층;
상기 에미터부의 후면 일부와 중첩하는 제1 부분 및 상기 진성 반도체층의 후면 일부와 중첩하는 제2 부분을 포함하며, 상기 진성 반도체층의 측면과 상기 에미터부의 측면이 서로 접합되는 제1 접합면 위에 배치되는 제1 패시베이션층;
상기 에미터부에 연결되며, 상기 제2 도전성 타입의 제2 전하를 수집하는 제1 전극; 및
상기 후면 전계부에 연결되며, 상기 제1 도전성 타입의 제1 전하를 수집하는 제2 전극;을 포함하고,
상기 제1 패시베이션층은, 상기 제1 도전성 타입과 동일한 극성의 고정 전하(Qf, fixed charge)를 가지며, 상기 제1 전하가 상기 진성 반도체층을 통해 상기 제1 접합면 쪽으로 흐르는 것을 방지하여 상기 제1 접합면에서 상기 제1 전하와 상기 제2 전하가 재결합하는 것을 방지하는 태양 전지.
A semiconductor substrate containing impurities of a first conductivity type;
An emitter unit disposed on a rear surface of the semiconductor substrate and having a second conductivity type opposite to the first conductivity type;
A rear electric field unit disposed on a rear surface of the semiconductor substrate to be spaced apart from the emitter unit and containing an impurity of the first conductivity type in a higher concentration than the semiconductor substrate;
An intrinsic semiconductor layer disposed in a space between the emitter portion and the rear electric field portion of the rear surface of the semiconductor substrate;
A first bonding surface comprising a first portion overlapping a portion of the rear surface of the emitter portion and a second portion overlapping a portion of the rear surface of the intrinsic semiconductor layer, wherein a side surface of the intrinsic semiconductor layer and a side surface of the emitter portion are bonded to each other A first passivation layer disposed thereon;
A first electrode connected to the emitter and collecting second electric charges of the second conductivity type; And
A second electrode connected to the rear electric field and collecting a first charge of the first conductivity type; and
The first passivation layer has a fixed charge (Qf) having the same polarity as that of the first conductivity type, and prevents the first charge from flowing toward the first junction surface through the intrinsic semiconductor layer. A solar cell that prevents recombination of the first charge and the second charge on a first junction surface.
제 1 항에 있어서,
상기 제1 패시베이션층은 상기 후면 전계부와 중첩되지 않는 태양 전지.
The method of claim 1,
The first passivation layer does not overlap with the rear electric field part.
삭제delete 제 2 항에 있어서,
상기 제1 패시베이션층의 상기 제2 부분은 상기 진성 반도체층의 후면 영역 중에서 상기 제1 접합면으로부터 상기 후면 전계부까지의 거리 중 1/5 ~ 4/5 되는 지점까지 위치하는 태양 전지.
The method of claim 2,
The second portion of the first passivation layer is located to a point 1/5 to 4/5 of the distance from the first junction surface to the rear electric field in the rear area of the intrinsic semiconductor layer.
제 1 항에 있어서,
상기 제1 패시베이션층의 두께는 150nm ~ 250nm 사이인 태양 전지.
The method of claim 1,
The thickness of the first passivation layer is between 150nm ~ 250nm solar cell.
제 1 항에 있어서,
상기 제1 도전성 타입은 n형이고,
상기 제1 패시베이션층은 (-) 고정 전하를 갖는 유전체층인 태양 전지.
The method of claim 1,
The first conductivity type is n-type,
The first passivation layer is a dielectric layer having a (-) fixed charge.
제 6 항에 있어서,
상기 제1 패시베이션층은 알루미늄 옥사이드(AlOx)로 형성되는 태양 전지.
The method of claim 6,
The first passivation layer is a solar cell formed of aluminum oxide (AlOx).
제 1 항에 있어서,
상기 제1 도전성 타입은 p형이고,
상기 제1 패시베이션층은 (+) 고정 전하를 갖는 유전체층인 태양 전지.
The method of claim 1,
The first conductivity type is p-type,
The first passivation layer is a dielectric layer having a (+) fixed charge.
제 8 항에 있어서,
상기 제1 패시베이션층은 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성되는 태양 전지.
The method of claim 8,
The first passivation layer is a solar cell formed of silicon nitride (SiNx) or silicon oxide (SiOx).
제 1 항에 있어서,
상기 진성 반도체층의 후면 및 상기 제1 패시베이션층의 후면 위에는 상기 제1 패시베이션층의 고정 전하와 반대 극성의 고정 전하를 갖는 제2 패시베이션층;이 더 배치되는 태양 전지.
The method of claim 1,
A solar cell further comprising: a second passivation layer having a fixed charge having a polarity opposite to that of the first passivation layer on a rear surface of the intrinsic semiconductor layer and a rear surface of the first passivation layer.
제 10 항에 있어서,
상기 제2 패시베이션층은 상기 진성 반도체층에서 상기 제1 패시베이션층이 배치되지 않은 나머지 영역과 상기 제1 패시베이션층을 전부 덮도록 배치되는 태양 전지.
The method of claim 10,
The second passivation layer is disposed so as to cover all of the first passivation layer and the rest area of the intrinsic semiconductor layer in which the first passivation layer is not disposed.
제 1 항에 있어서,
상기 에미터부 및 상기 후면 전계부의 두께는 100nm ~ 300nm 사이인 태양 전지.
The method of claim 1,
The thickness of the emitter part and the rear electric field part is between 100 nm and 300 nm.
제 1 항에 있어서,
상기 후면 전계부, 상기 진성 반도체층 및 상기 에미터부가 형성된 층과 상기 반도체 기판 사이에는 유전체 재질을 포함하고, 상기 반도체 기판에서 생성되는 캐리어를 통과시키는 터널층;이 더 배치되는 태양 전지.
The method of claim 1,
A tunnel layer comprising a dielectric material between the semiconductor substrate and the layer in which the rear electric field part, the intrinsic semiconductor layer, and the emitter part are formed, and passing carriers generated in the semiconductor substrate; a solar cell further disposed.
제 13 항에 있어서,
상기 터널층은 SiCx 또는 SiOx로 형성되는 유전체층인 태양 전지.
The method of claim 13,
The tunnel layer is a dielectric layer formed of SiCx or SiOx solar cell.
제 13 항에 있어서,
상기 터널층은 0.5nm ~ 2.5nm 사이의 두께를 갖는 태양 전지.
The method of claim 13,
The tunnel layer is a solar cell having a thickness between 0.5nm ~ 2.5nm.
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