KR102235811B1 - Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same - Google Patents

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시게노리 사와치
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Abstract

[과제] 사이즈가 다른 LSI칩이어도 용이하게 수직 적층이 가능한 반도체 장치의 제공.
[해결 수단] 절연성 기판, 절연성 기판의 한쪽의 주면상에 소자회로면을 위로 하여 탑재된 반도체 소자, 반도체 소자의 소자회로면상과 그 주변의 절연성 기판상을 밀봉하는 제1 절연 재료층(A), 제1 절연 재료층(A)상에 형성되어 일부가 외부에 노출되어 있는 제1 금속 박막 배선층, 제1 금속 박막 배선층상에 형성된 제1 절연 재료층(B), 절연성 기판의 다른쪽의 주면상에 형성된 제2 절연 재료층, 제2 절연 재료층내에 형성되어 일부가 외부에 노출되어 있는 제2 금속 박막 배선층, 절연성 기판을 관통하고, 제1 금속 박막 배선층과 제2 금속 박막 배선층을 전기적으로 접속하고 있는 비아(via) 및 제1 금속 박막 배선층상에 형성된 외부 전극을 포함하고, 제2 금속 박막 배선층, 반도체 소자의 소자회로면에 배치된 전극, 제1 금속 박막 배선층, 비아 및 제1 금속 박막 배선층상의 외부 전극을 전기적으로 접속한 구조를 가지는 반도체 장치.[Task] Providing a semiconductor device that can be easily stacked vertically even with LSI chips of different sizes.
[Solution means] An insulating substrate, a semiconductor element mounted on one main surface of the insulating substrate with the element circuit surface facing up, a first insulating material layer (A) sealing the element circuit surface of the semiconductor element and the insulating substrate around the semiconductor element , A first metal thin film wiring layer formed on the first insulating material layer (A) and partially exposed to the outside, a first insulating material layer (B) formed on the first metal thin film wiring layer, and the other main surface of the insulating substrate The second insulating material layer formed thereon, the second metal thin film wiring layer formed in the second insulating material layer and partially exposed to the outside, penetrates the insulating substrate, and electrically connects the first metal thin film wiring layer and the second metal thin film wiring layer. A second metal thin film wiring layer, an electrode disposed on an element circuit surface of a semiconductor device, including a connected via and an external electrode formed on the first metal thin film wiring layer, the first metal thin film wiring layer, the via, and the first metal A semiconductor device having a structure in which external electrodes on a thin-film wiring layer are electrically connected.

Description

반도체 장치, 반도체 적층모듈구조, 적층모듈구조 및 이들의 제조방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR STACKED MODULE STRUCTURE, STACKED MODULE STRUCTURE AND METHOD OF MANUFACTURING SAME}Semiconductor device, semiconductor stacked module structure, stacked module structure, and manufacturing method thereof {SEMICONDUCTOR DEVICE, SEMICONDUCTOR STACKED MODULE STRUCTURE, STACKED MODULE STRUCTURE AND METHOD OF MANUFACTURING SAME}

본 발명은 반도체 장치, 반도체 적층모듈구조, 적층모듈구조 및 이들의 제조방법에 관한 것이다. 더욱 상세하게 본 발명은 대형 패널 스케일로 박막배선공정 및 조립공정을 수행하는 패널 스케일 팬아웃 패키지(Panel scale Fan-out package)구조에 관한 것으로, 특히 패키지를 복수 수직으로 적층시킨 구조를 가지는 반도체 적층형 모듈에 적용된다. The present invention relates to a semiconductor device, a semiconductor stacked module structure, a stacked module structure, and a method of manufacturing the same. In more detail, the present invention relates to a structure of a panel scale fan-out package that performs a thin film wiring process and an assembly process on a large panel scale, and in particular, a semiconductor stacked type having a structure in which a plurality of packages are vertically stacked. Applies to the module.

근래의 전자기기의 고기능화 및 경박단소화(輕薄短小化)의 요구에 따라 전자부품의 고밀도 집적화, 나아가서는 고밀도 실장화가 진행되어 왔고, 이들 전자기기에 사용되는 반도체 장치는 종래보다 더욱 소형화가 진행되어 왔다.In recent years, high-density integration of electronic components and further high-density mounting have been carried out in accordance with the demands of high-functionality and light-thinning and shortening of electronic devices. come.

LSI유닛이나 IC모듈과 같은 반도체 장치를 제조하는 방법으로서는 먼저 유지판상에 전기특성시험에서 우량품으로 판정된 반도체 소자 복수개를 소자회로면을 아래로 해서 소정 배열로 배치하여 부착시킨 후, 그 위에 예를 들어 수지시트를 배치해 가열·가압하고 몰딩하여 복수 개의 반도체 소자를 일괄하여 수지 밀봉하고, 이어서 유지판을 벗겨내고, 수지 밀봉체(resin sealed body)를 소정 형상(예를 들어 원형)으로 절단·가공한 후, 수지 밀봉체에 매립된 반도체 소자의 소자회로면상에 절연 재료층을 형성하고, 이 절연 재료층에 반도체 소자의 전극패드(electrode pad)의 위치에 맞추어 개구(opening)를 형성한 후, 절연 재료층의 위에 배선층을 형성함과 동시에 개구내에 반도체 소자의 전극패드와 접속되는 도전부(conducting section)(비아부(via section))를 형성하고, 이어서 솔더 레지스트층(solder resist layer)의 형성, 외부 전극단자인 솔더볼(solder ball)의 형성을 순서대로 수행한 뒤, 반도체 소자 한 개마다 절단하여 개편화(個片化)해 반도체 장치를 완성하는 방법이 있다(예를 들어 특허문헌 1 참조).As a method of manufacturing a semiconductor device such as an LSI unit or an IC module, first, a plurality of semiconductor elements determined to be superior in the electrical characteristic test on a holding plate are placed in a predetermined arrangement with the element circuit side down, and then an example is shown on the plate. For example, a resin sheet is placed, heated, pressed, and molded to encapsulate a plurality of semiconductor elements collectively, and then the holding plate is peeled off, and the resin sealed body is cut into a predetermined shape (for example, a circular shape). After processing, an insulating material layer is formed on the device circuit surface of the semiconductor element embedded in the resin encapsulation, and openings are formed in the insulating material layer according to the position of the electrode pads of the semiconductor element. , A wiring layer is formed on the insulating material layer, and at the same time, a conducting section (via section) connected to the electrode pad of the semiconductor element is formed in the opening, followed by a solder resist layer. There is a method of completing a semiconductor device by performing the formation of a solder ball, forming a solder ball, which is an external electrode terminal, in order, and then cutting each semiconductor element into pieces (for example, Patent Literature 1).

하지만 이와 같이 해서 얻어지는 종래의 반도체 장치는 복수 개의 반도체 소자를 일괄해서 수지 밀봉할 때 수지가 경화에 의해 수축되고 또한 그 수축량이 반드시 설계대로 되지는 않기 때문에 반도체 소자의 배열위치에 따라서는 수지경화 후의 위치가 설계위치로부터 어긋나는 경우가 있고, 이 위치 어긋남이 발생한 반도체 소자에서는 절연 재료층의 개구에 형성되는 비아부와 반도체 소자의 전극패드에 위치 어긋남이 생기기 때문에 접속신뢰성이 저하된다는 문제가 있다.However, in the conventional semiconductor device obtained in this way, when a plurality of semiconductor elements are collectively sealed with resin, the resin shrinks due to curing and the amount of shrinkage is not necessarily as designed. Therefore, depending on the arrangement position of the semiconductor elements, after resin curing The position may be shifted from the design position, and there is a problem in that the positional shift occurs in the via portion formed in the opening of the insulating material layer and the electrode pad of the semiconductor device in the semiconductor device in which the position shift has occurred, resulting in a decrease in connection reliability.

이 과제를 해결한 반도체 장치가 특허문헌 2에 기재되어 있다.A semiconductor device that has solved this problem is described in Patent Document 2.

이 장치의 기본적인 구조를 도 8에 도시한다.Fig. 8 shows the basic structure of this device.

반도체 장치(30)는 수지경화체 혹은 금속으로 구성되는 평판(31)을 구비하고 있고, 그 한쪽의 주면에 반도체 소자(32)가 소자회로면을 위로 하여 배치되고, 소자회로면과 반대측의 면(뒷면)이 접착제(33)에 의해 평판(31)에 고착되어 있다. 그리고 평판(31)의 주면 전체에는 반도체 소자(32)의 소자회로면을 커버하도록 하여 절연 재료층(34)이 한 층만 형성되어 있다. 이 단층의 절연 재료층(34)의 위에는 구리 등의 도전성 금속으로 이루어진 배선층(35)이 형성되어 있고, 그 일부는 반도체 소자(32)의 주변영역까지 인출(引出)되어 있다. 또 반도체 소자(32)의 소자회로면상에 형성된 절연 재료층(34)에는 반도체 소자(32)의 전극패드(미도시)와 배선층(35)을 전기적으로 접속하는 비아부(36)가 형성되어 있다. 이 비아부(36)는 배선층(35)과 일괄하여 형성되어 일체화되어 있다. 또 배선층(35)의 소정 위치에는 외부 전극인 솔더볼(37)이 복수 개 형성되어 있다. 나아가 절연 재료층(34)의 위와 솔더볼(37)의 접합부를 제외한 배선층(35)의 위에는 솔더 레지스트층(38)과 같은 보호층이 형성되어 있다.The semiconductor device 30 includes a flat plate 31 made of a cured resin or a metal, and on one main surface of the semiconductor element 32 is disposed with the element circuit surface facing upward, and the surface opposite to the element circuit surface ( The back side) is fixed to the flat plate 31 by the adhesive 33. In addition, only one layer of insulating material 34 is formed on the entire main surface of the flat plate 31 so as to cover the element circuit surface of the semiconductor element 32. A wiring layer 35 made of a conductive metal such as copper is formed on the single-layered insulating material layer 34, and a part of the wiring layer 35 is drawn out to the peripheral region of the semiconductor element 32. In addition, in the insulating material layer 34 formed on the element circuit surface of the semiconductor element 32, a via portion 36 for electrically connecting the electrode pad (not shown) of the semiconductor element 32 and the wiring layer 35 is formed. . The via portion 36 is formed integrally with the wiring layer 35 and is integrated. In addition, a plurality of solder balls 37, which are external electrodes, are formed at predetermined positions of the wiring layer 35. Further, a protective layer such as the solder resist layer 38 is formed on the insulating material layer 34 and on the wiring layer 35 except for the joint portion of the solder ball 37.

특허문헌 2에 기재된 반도체 장치는 상기 구성에 의하여 반도체 소자의 전극과 배선층의 접속신뢰성이 높고, 전극 미세화로의 대응이 가능한 반도체 장치를 높은 수율(收率)로 저렴하게 얻는 것을 가능케 한다.The semiconductor device described in Patent Document 2 has high connection reliability between the electrode of the semiconductor element and the wiring layer by the above configuration, and makes it possible to obtain a semiconductor device capable of responding to electrode miniaturization at low cost with a high yield.

하지만 특허문헌 2에 기재된 반도체 장치는 패키지의 앞뒤를 관통하는 비아를 구비하는 것이 곤란하고, 이 때문에 근래 급속하게 확대되고 있는 반도체 패키지 상에 다른 반도체 패키지나 회로기판을 적층한 3차원 구조의 적층모듈로 적용하는 것이 불가능하다는 과제가 있다.However, in the semiconductor device described in Patent Document 2, it is difficult to have vias penetrating the front and back of the package, and for this reason, a stacked module of a three-dimensional structure in which other semiconductor packages or circuit boards are stacked on a semiconductor package that is rapidly expanding in recent years. There is a problem that it is impossible to apply as

근래 경향에서는 반도체 패키지 사이즈의 소형화 및 반도체 소자의 탑재수의 증가가 요구되고 있고, 이들의 요구에 대응하는 것으로 반도체 패키지상에 다른 반도체 패키지나 회로기판을 적층한 POP(Package on Package)구조의 반도체 장치(특허문헌 3) 및 TSV(Through Silicon Via)구조의 반도체 장치(특허문헌 4)가 제안되어 개발되고 있다.In recent trends, miniaturization of semiconductor package sizes and an increase in the number of semiconductor devices are required, and in response to these demands, semiconductors having a POP (Package on Package) structure in which other semiconductor packages or circuit boards are stacked on a semiconductor package. A device (patent document 3) and a semiconductor device (patent document 4) having a TSV (Through Silicon Via) structure have been proposed and developed.

도 9에 기초하여 종래 POP구조의 반도체 장치에 대해 설명한다. POP(Package on Package)는 복수의 다른 LSI를 각각 개별 패키지로 조립하고, 테스팅한 후 그들 패키지를 다시 적층한 패키지 형태이다.A semiconductor device having a conventional POP structure will be described based on FIG. 9. POP (Package on Package) is a package form in which a plurality of different LSIs are assembled into individual packages, tested, and then stacked again.

반도체 장치(40)는 반도체 패키지(41)상에 다른 반도체 패키지(42)가 적층되어 구성되어 있다. 아랫쪽의 반도체 패키지(41)의 기판(43)상에는 반도체 소자(44)가 마운트되고, 반도체 소자(44)의 주변부(peripheral portion)에 형성된 전극패드(도시 생략)와 기판상의 전극패드(45)가 와이어(46)를 통해 전기적으로 접속되어 있다. 반도체 소자(44)는 그 전면(全面)이 밀봉부재(sealing member)(47)에 의해 밀봉되어 있다. 그리고 반도체 패키지(41)와 반도체 패키지(43)와는 반도체 패키지(42)의 하면에 형성된 외부접속단자(48)(솔더볼)를 통해 리플로우(reflow)에 의해 서로 전기적으로 접속된다. The semiconductor device 40 is configured by stacking other semiconductor packages 42 on a semiconductor package 41. The semiconductor element 44 is mounted on the substrate 43 of the lower semiconductor package 41, and an electrode pad (not shown) formed on the peripheral portion of the semiconductor element 44 and an electrode pad 45 on the substrate are It is electrically connected through a wire 46. The entire surface of the semiconductor element 44 is sealed by a sealing member 47. Further, the semiconductor package 41 and the semiconductor package 43 are electrically connected to each other through reflow through an external connection terminal 48 (solder ball) formed on the lower surface of the semiconductor package 42.

POP는 상기와 같이 복수의 패키지를 적층하는 것에 의해 기기 탑재시의 실장면적을 더욱 많이 확보할 수가 있고, 또 각각의 패키지를 개별적으로 테스트할 수 있기 때문에, 생산손실(production loss)을 저감할 수 있다는 이점을 갖고 있다. 하지만 POP는 개개의 패키지를 각각 어셈블링하여 완성한 패키지를 적층하기 때문에, 반도체 소자 사이즈의 축소(shrinking)에 의해 조립 비용 삭감이 곤란하고, 적층모듈의 조립비용이 훨씬 높아진다는 문제를 가지고 있다.For POP, by stacking a plurality of packages as described above, it is possible to secure a larger mounting area when the device is mounted, and because each package can be individually tested, production loss can be reduced. It has the advantage of being. However, since POPs assemble individual packages and stack the completed packages, it is difficult to reduce the assembly cost by shrinking the semiconductor device size, and the assembly cost of the stacked module is much higher.

다음으로 도 10에 기초하여 종래 TSV구조의 반도체 장치를 설명한다. 도 10에 도시된 바와 같이, 반도체 장치(50)는 서로 동일한 기능, 구조를 가지고, 각각 동일한 제조 마스크로 제작된 여러 장의 반도체 소자(51) 및 한 장의 인터포저 기판(interposer substrate)(52)이 수지층(53)을 통해 적층된 구조를 가지고 있다. 반도체 소자(51)는 실리콘기판을 이용한 반도체 소자이고, 실리콘기판을 관통하는 다수의 관통 전극(TSV:Through Silicon Via)(54)에 의해 상하로 인접하는 반도체 소자와 전기적으로 접속되는 동시에 밀봉 수지(55)에 의해 밀봉되어 있다. 한편 인터포저 기판(52)은 수지로 이루어진 회로기판이고, 그 뒷면에는 복수의 외부접속단자(솔더볼)(56)가 형성되어 있다.Next, a semiconductor device having a conventional TSV structure will be described based on FIG. 10. As shown in FIG. 10, the semiconductor device 50 has the same function and structure, and includes a plurality of semiconductor elements 51 and one interposer substrate 52 each made of the same manufacturing mask. It has a structure laminated through the resin layer 53. The semiconductor element 51 is a semiconductor element using a silicon substrate, and is electrically connected to the upper and lower semiconductor elements by a plurality of TSVs (Through Silicon Vias) 54 penetrating the silicon substrate, and at the same time, a sealing resin ( 55). On the other hand, the interposer board 52 is a circuit board made of resin, and a plurality of external connection terminals (solder balls) 56 are formed on the back side thereof.

종래의 TSV(Through Si Via) 적층모듈구조에서는 개개의 반도체 소자 각각에 대하여 관통구멍을 형성시키기 때문에 반도체 소자가 손상을 입을 가능성이 있고, 나아가 관통구멍 내에 비아 전극을 형성한다는 복잡하고 고비용의 웨이퍼 공정(wafer steps)을 복수 추가할 필요가 있어, 수직형적층모듈(vertical stacked module) 전체에 있어 큰 폭의 비용증가를 초래하고 있었다. 또 종래 구조에서는 다른 사이즈의 칩을 포함하는 적층 실장이 곤란하고, 나아가 메모리 등의 동일 칩 적층시에 필수가 되는 "층마다 다른 재배선층의 부여"에 의하여, 통상의 메모리 모듈보다도 제조비용이 큰 폭으로 상승하고 양산 효과에 의한 가격저하를 별로 기대할 수 없다는 문제를 내재하고 있었다.In the conventional TSV (Through Si Via) stacked module structure, since through holes are formed for each of the semiconductor devices, there is a possibility of damage to the semiconductor devices, and furthermore, a complex and expensive wafer process in which via electrodes are formed in the through holes. It was necessary to add a plurality of (wafer steps), resulting in a significant increase in cost for the entire vertical stacked module. In addition, in the conventional structure, stacking mounting including chips of different sizes is difficult, and further, the manufacturing cost is higher than that of ordinary memory modules by "providing different redistribution layers for each layer", which is essential when stacking the same chips such as memory. There was an inherent problem that it was not possible to expect a sharp rise and a price drop due to mass production effects.

[선행기술문헌][Prior technical literature]

[특허문헌][Patent Literature]

(특허문헌 1) 특개 2003-197662호 공보(Patent Document 1) Japanese Unexamined Patent Publication No. 2003-197662

(특허문헌 2) 특개 2010-219489호 공보(Patent Document 2) Japanese Unexamined Patent Publication No. 2010-219489

(특허문헌 3) 특개 2008-218505호 공보(Patent Document 3) Unexamined Patent Publication No. 2008-218505

(특허문헌 4) 특개 2010-278334호 공보(Patent Document 4) Japanese Unexamined Patent Publication No. 2010-278334

본 발명자 등은 상기와 같은 종래의 문제점을 해결할 수 있도록 앞뒤 사이를 관통하는 전극을 가지는 구조를 갖고, POP형 구조를 비롯하여 수직 적층구조로 하는 것이 가능하고, 또한 사이즈가 다른 LSI칩을 용이하게 수직 적층하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 하여 열심히 탐구를 거듭했다.The inventors have a structure having electrodes penetrating between the front and back to solve the conventional problems as described above, and it is possible to have a vertical stacked structure including a POP type structure, and to easily vertically stack LSI chips of different sizes. In order to provide a semiconductor device that can be stacked, it has been eagerly explored.

그 결과 도 7에 도시한 바와 같은, 유기 기판(1), 유기 기판(1)을 두께 방향으로 관통하는 관통 비아(4), 유기 기판(1)의 양면에 형성되고 관통 비아(4)에 전기접속된 외부 전극(5b) 및 내부전극(5a), 유기 기판(1)의 한쪽의 주면상에 접착층(3)을 통해 소자회로면을 위로 하여 탑재된 반도체 소자(2), 반도체 소자(2) 및 그 주변을 밀봉하는 절연 재료층(6), 절연 재료층(6) 내에 형성되고 일부가 외부표면으로 노출되어 있는 금속 박막 배선층(7), 금속 박막 배선층(7)에 전기접속하고 있는 금속비아(10), 금속 박막 배선층(7)상에 형성된 외부 전극(9)을 포함하고, 금속 박막 배선층(7)이 반도체 소자(2)의 소자회로면에 배치된 전극, 내부전극(5a), 금속비아(10), 금속 박막 배선층(7)상에 형성된 외부 전극(9)을 전기적으로 접속한 구조를 가지는 반도체 장치에 의해 상기 과제를 해결할 수 있음을 알아내었다(특허출원2011-165200:미공개). 이 반도체 장치는 POP형 구조를 비롯하여 수직 적층구조가 가능해지고, 나아가서는 관통전극을 갖지 않는 LSI칩을 용이하게 수직 적층할 수 있는 등 매우 훌륭한 효과를 도모하는 것이다.As a result, as shown in FIG. 7, the organic substrate 1, the through via 4 penetrating the organic substrate 1 in the thickness direction, and formed on both surfaces of the organic substrate 1, and the through via 4 is electrically The connected external electrode 5b and the internal electrode 5a, the semiconductor element 2 and the semiconductor element 2 mounted on one main surface of the organic substrate 1 with the element circuit surface facing up through the adhesive layer 3 And an insulating material layer 6 sealing the periphery thereof, a metal thin film wiring layer 7 formed in the insulating material layer 6 and partially exposed to the outer surface, and a metal via electrically connected to the metal thin film wiring layer 7 (10), comprising an external electrode 9 formed on the metal thin film wiring layer 7, and the metal thin film wiring layer 7 disposed on the element circuit surface of the semiconductor element 2, an electrode, an internal electrode 5a, and a metal It has been found that the above problem can be solved by a semiconductor device having a structure in which the via 10 and the external electrode 9 formed on the metal thin-film wiring layer 7 are electrically connected to each other (patent application 2011-165200: unpublished). This semiconductor device achieves very excellent effects, such as a POP type structure and a vertical stacking structure, and further, an LSI chip having no through-electrode can be easily vertically stacked.

하지만 본 발명자 등이 한층 더 검토를 진행한 결과 상기 발명과 관련한 모듈구조는 반도체 장치를 제조하기 전에 탑재하는 반도체 장치 및 반도체 장치상에 적층하는 부품(반도체 장치를 포함)에 맞춘 금속배선을 패터닝한 유기 기판을 사전에 준비할 필요가 있고, 범용성의 관점에서 개량의 여지가 있음을 알아내었다. 또 제조공정에서 유기 기판에 미치는 손상을 방지하기 위하여 표층에 보호막을 형성할 필요가 있고, 제조공정의 간략화라는 면에 있어서도 개량의 여지가 있다. However, as a result of further examination by the present inventors, the module structure related to the above invention was patterned by metal wiring tailored to the semiconductor device to be mounted and the components (including semiconductor devices) to be stacked on the semiconductor device before manufacturing the semiconductor device. It was found that it is necessary to prepare an organic substrate in advance, and there is room for improvement from the viewpoint of versatility. In addition, in order to prevent damage to the organic substrate in the manufacturing process, it is necessary to form a protective film on the surface layer, and there is room for improvement in terms of simplification of the manufacturing process.

그래서 본 발명은 앞뒤 사이를 관통하는 전극을 가지는 구조를 가지고, POP형 구조를 비롯하여 수직 적층구조로 할 수 있고, 또한 사이즈가 다른 LSI칩을 용이하게 수직 적층하는 것이 가능하며, 또한 범용성에서 우수한 반도체 장치, 반도체 적층모듈구조, 적층모듈구조 및 이들의 제조방법을 제공함을 목적으로 한다.Therefore, the present invention has a structure having an electrode penetrating between the front and back, and can be a vertical stacked structure including a POP type structure, and it is possible to easily vertically stack LSI chips of different sizes, and also excellent in versatility. An object of the present invention is to provide an apparatus, a semiconductor stacked module structure, a stacked module structure, and a method of manufacturing the same.

본 발명은 이하에 기재된 바와 같은 것이다.The present invention is as described below.

(1) 절연성 기판과,
상기 절연성 기판의 한쪽의 제1주면상에 접착층을 통해 소자회로면을 위로 하여 탑재된 반도체 소자와,
상기 반도체 소자의 소자회로면상 및 그 주변의 상기 절연성 기판상을 밀봉하되, 상기 반도체 소자의 소자회로면, 상기 반도체 소자의 측면, 및 상기 접착층의 측면과 접촉하는, 제1 절연 재료층(A)과,
상기 제1 절연 재료층(A)상의 제1 금속 박막 배선층과,
상기 제1 금속 박막 배선층상의 제1 절연 재료층(B)과,
상기 절연성 기판의 반도체 소자가 탑재되어 있지 않은 제2주면상의 제2 절연 재료층과,
상기 제2 절연 재료층 내의 제2 금속 박막 배선층과,
상기 절연성 기판을 관통하고, 상기 제1 절연 재료층(A) 내의 제1 금속 박막 배선층을 제2 금속 박막 배선층에 전기적으로 접속하는 비아(via)와,
상기 제1 금속 박막 배선층상의 외부 전극을 포함하고,
상기 제2 금속 박막 배선층과, 상기 반도체 소자의 소자회로면상에 배치된 전극과, 상기 제1 금속 박막 배선층과, 상기 비아와, 상기 제1 금속 박막 배선층상의 외부 전극은 전기적으로 접속된, 반도체 장치.(1) an insulating substrate,
A semiconductor device mounted on one first main surface of the insulating substrate with the device circuit surface facing upward through an adhesive layer,
A first insulating material layer (A) that seals on the device circuit surface of the semiconductor device and on the insulating substrate around it, and contacts the device circuit surface of the semiconductor device, a side surface of the semiconductor device, and a side surface of the adhesive layer. and,
A first metal thin film wiring layer on the first insulating material layer (A),
A first insulating material layer (B) on the first metal thin film wiring layer,
A second insulating material layer on the second main surface on which the semiconductor element of the insulating substrate is not mounted,
A second metal thin film wiring layer in the second insulating material layer,
A via penetrating the insulating substrate and electrically connecting the first metal thin film wiring layer in the first insulating material layer (A) to the second metal thin film wiring layer,
Including an external electrode on the first metal thin film wiring layer,
The second metal thin film wiring layer, an electrode disposed on an element circuit surface of the semiconductor element, the first metal thin film wiring layer, the via, and an external electrode on the first metal thin film wiring layer are electrically connected to each other. .

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(2) 상기 제1 절연 재료층(A)과 상기 제1 절연 재료층(B)이 각각 다른 절연 재료인, 상기 (1)에 기재된 반도체 장치.(2) The semiconductor device according to (1), wherein the first insulating material layer (A) and the first insulating material layer (B) are different insulating materials.

(3) 상기 제2 금속 박막 배선층과 전기 접속되고, 상기 반도체 소자와는 전기 접속되어 있지 않은 제1 금속 박막 배선층을 가지는, 상기 (1) 또는 (2)에 기재된 반도체 장치.(3) The semiconductor device according to (1) or (2), having a first metal thin film wiring layer electrically connected to the second metal thin film wiring layer and not electrically connected to the semiconductor element.

(4) 상기 제1 금속 박막 배선층이 복수 층 존재하고, 상기 복수의 제1 금속 박막 배선층 사이를 접속하는 비아가 존재하는, 상기 (1) 내지 (3) 중 어느 하나에 기재된 반도체 장치.(4) The semiconductor device according to any one of (1) to (3), wherein a plurality of layers of the first metal thin-film wiring layers are present, and a via for connecting the plurality of first thin-film metal wiring layers is present.

(5) 상기 절연성 기판상에 복수 개의 반도체 소자를 가지는, 상기 (1) 내지 (4) 중 어느 하나에 기재된 반도체 장치.(5) The semiconductor device according to any one of (1) to (4), comprising a plurality of semiconductor elements on the insulating substrate.

(6) 상기 (1) 내지 (5) 중 어느 하나에 기재된 반도체 장치의 복수 개를, 반도체 장치의 제1 금속 박막 배선층상의 외부 전극과, 다른 반도체 장치의 제2 금속 박막 배선층상의 노출 부분을 접속함으로써, 반도체 장치의 주평면에 수직인 방향으로 복수 개의 반도체 장치를 적층한, 반도체 적층모듈구조.(6) Connecting a plurality of semiconductor devices according to any one of the above (1) to (5) to an external electrode on the first metal thin film wiring layer of the semiconductor device and an exposed portion on the second metal thin film wiring layer of another semiconductor device By doing so, a semiconductor stacked module structure in which a plurality of semiconductor devices are stacked in a direction perpendicular to the main plane of the semiconductor device.

(7) 상기 (1) 내지 (5) 중 어느 하나에 기재된 반도체 장치의 제2 금속 박막 배선층상의 노출 부분과 전기적으로 접속된 적어도 한 개 이상의 다른 반도체 장치, 또는 전자 부품을 적층한, 반도체 적층모듈구조.(7) A semiconductor laminate module in which at least one or more other semiconductor devices or electronic components electrically connected to the exposed portion on the second metal thin film wiring layer of the semiconductor device according to any one of (1) to (5) above are stacked. rescue.

(8) 절연성 기판의 한쪽의 주면에, 복수의 반도체 소자를 그 소자회로면이 위가 되도록 위치시켜 배치하고, 이들 반도체 소자의 소자회로면의 반대측의 면을 절연성 기판에 접착층을 통하여 고착하는 공정,
상기 반도체 소자의 소자회로면상 및 상기 절연성 기판상에 제1 절연 재료층(A)을제공하되, 상기 제1 절연 재료층(A)이 상기 반도체 소자의 소자회로면, 상기 반도체 소자의 측면, 및 상기 접착층의 측면을 덮는, 공정,
상기 제1 절연 재료층(A) 내에 개구를 제공하는 공정,
상기 제1 절연 재료층(A)상에 일부가 상기 반도체 소자의 주변 영역으로 연장되어 나온 제1 금속 박막 배선층을 제공하는 동시에, 상기 제1 절연 재료층(A) 내의 상기 개구 내에 상기 반도체 소자의 상기 소자회로면에 배치된 전극과 접속된 도전부를 제공하는 공정,
상기 제1 금속 박막 배선층, 상기 도전부 및 상기 제1 절연 재료층(A)의 위에 제1 절연 재료층(B)을 제공하는 공정,
상기 절연성 기판을 관통하고, 상기 제1 절연 재료층(A) 상의 상기 제l 금속 박막 배선층에 도달하는 개구를 제공하는 공정,
상기 절연성 기판의 상기 반도체 소자가 배치된 주면과 반대측의 면상 및 상기 절연성 기판을 관통하는 상기 개구의 표면상에 금속 박막을 제공하여 제2 금속 박막 배선층 및 상기 제2 금속 박막 배선층과 상기 제1 금속 박막 배선층을 전기적으로 접속하는 비아(via)를 제공하는 공정,
상기 제2 금속 박막 배선층상에 제2 절연 재료층을 제공하는 공정,
상기 제1 금속 박막 배선층상에 외부 전극을 제공하는 공정, 및,
소정의 위치에서 상기 절연성 기판, 상기 제1 절연 재료층, 제2 절연 재료층을 절단함으로써 한 개 또는 복수의 반도체 칩을 포함한 반도체 장치를 분리하는 공정을 구비하는, 반도체 장치의 제조방법.(8) A process in which a plurality of semiconductor elements are placed on one main surface of an insulating substrate so that the element circuit surface faces up, and the side opposite to the element circuit surface of these semiconductor elements is fixed to the insulating substrate through an adhesive layer. ,
A first insulating material layer (A) is provided on the device circuit surface of the semiconductor device and on the insulating substrate, wherein the first insulating material layer (A) is a device circuit surface of the semiconductor device, a side surface of the semiconductor device, and Covering the side surface of the adhesive layer, the process,
Providing an opening in the first insulating material layer (A),
On the first insulating material layer (A), a first metal thin film wiring layer partially extending to the peripheral region of the semiconductor element is provided, and at the same time, the semiconductor element is formed in the opening in the first insulating material layer (A). Providing a conductive portion connected to the electrode disposed on the device circuit surface,
A step of providing a first insulating material layer (B) on the first metal thin film wiring layer, the conductive portion, and the first insulating material layer (A),
A step of penetrating the insulating substrate and providing an opening reaching the first metal thin film wiring layer on the first insulating material layer (A),
The second metal thin film wiring layer and the second metal thin film wiring layer and the first metal are provided by providing a metal thin film on a surface of the insulating substrate opposite to the main surface of the insulating substrate and on the surface of the opening penetrating the insulating substrate. A process of providing a via for electrically connecting the thin film wiring layer,
Providing a second insulating material layer on the second metal thin film wiring layer,
A step of providing an external electrode on the first metal thin film wiring layer, and,
And a step of separating a semiconductor device including one or more semiconductor chips by cutting the insulating substrate, the first insulating material layer, and the second insulating material layer at a predetermined position.

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(9) 상기 (1) 내지 (5) 중 어느 하나에 기재된 반도체 장치의 복수 개를 이용하고, 한 개의 반도체 장치의 제1 금속 박막 배선층상에 제공된 외부 전극과, 다른 반도체 장치의 절연성 기판상에 노출되어 있는 제2 금속 박막 배선층을 전기적으로 접속하고, 반도체 장치의 주평면에 수직인 방향으로 한 개 이상의 반도체 장치를 적층하는, 반도체 적층모듈구조의 제조방법.(9) Using a plurality of semiconductor devices according to any one of the above (1) to (5), external electrodes provided on the first metal thin film wiring layer of one semiconductor device, and on the insulating substrate of another semiconductor device. A method of manufacturing a semiconductor stacked module structure, wherein the exposed second metal thin film wiring layer is electrically connected and at least one semiconductor device is stacked in a direction perpendicular to a main plane of the semiconductor device.

(10) 상기 (1) 내지 (5) 중 어느 하나에 기재된 반도체 장치의 제2 금속박막 배선층상의 노출 부분에, 다른 반도체 장치 또는 전자 부품을 전기적으로 접속하고, 반도체 장치의 주평면에 수직인 방향으로 한 개 이상의 다른 반도체 장치 및/또는 전자 부품, 또는 그 조합을 적층하는, 적층모듈구조의 제조방법.
(11) 상부를 향하는 소자회로면을 포함하는 반도체 소자;
상기 반도체 소자의 소자회로면을 밀봉하도록 구성되되, 상기 반도체 소자의 소자회로면을 덮고 상기 반도체 소자의 측면을 덮는 제1 절연 재료층(A);
상기 제1 절연 재료층(A)상의 제1 절연 재료층(B);
상기 제1 절연 재료층(B)내에 있되, 상기 반도체 소자의 소자회로면에 전기적으로 연결된, 제1 금속 박막 배선층;
상기 제1 절연 재료층(A)하의 제2 절연 재료층;
상기 제2 절연 재료층내의 제2 금속 박막 배선층;
상기 제1 절연 재료층(A)내에 있고 상기 제1 금속 박막 배선층 및 상기 제2 금속 박막 배선층에 전기적으로 연결된 비아; 및
상기 제 1금속 박막 배선층에 전기적으로 연결된 외부 전극을 포함하는, 반도체 장치.
(12) 상기 제1 절연 재료층(A)은 상기 소자회로면을 덮고 상기 반도체 소자의 코너에서 상기 반도체 소자의 측면을 덮는, 상기 (11)에 기재된 반도체 장치.
상기 반도체 소자와 상기 제2 절연 재료층 사이의 접착제를 더 포함하고, 상기 제1 절연 재료층(A)은 상기 접착제의 일부를 덮는, 상기 (11)에 기재된 반도체 장치.
상기 제2 절연 재료층의 외부에 있고 상기 제2 금속 박막 배선층에 전기적으로 연결된 추가 전극을 더 포함하는, 상기 (11)에 기재된 반도체 장치.
상기 제1 금속 박막 배선층은 복수의 제1 금속 박막 배선층을 포함하는, 상기 (11)에 기재된 반도체 장치.
상기 제2 금속 박막 배선층은 복수의 제2 금속 박막 배선층을 포함하는, 상기 (11)에 기재된 반도체 장치.
상기 제1 절연 재료층(A)과 상기 제1 절연 재료층(B)은 서로 다른 절연 재료를 포함하는, 상기 (11)에 기재된 반도체 장치.
상기 제1 금속 박막 배선층은 상기 소자회로면상의 전극을 통해 상기 반도체 소자의 소자회로면과 전기적으로 연결되고, 상기 제1 절연 재료층(A)은 상기 전극을 둘러싸는, 상기 (11)에 기재된 반도체 장치.(10) A direction perpendicular to the main plane of the semiconductor device by electrically connecting another semiconductor device or electronic component to the exposed portion on the second metal thin film wiring layer of the semiconductor device according to any one of (1) to (5) above. One or more other semiconductor devices and/or electronic components, or a combination thereof are stacked as a method for manufacturing a stacked module structure.
(11) a semiconductor device including a device circuit surface facing upward;
A first insulating material layer (A) configured to seal the device circuit surface of the semiconductor device, the first insulating material layer covering the device circuit surface of the semiconductor device and covering the side surface of the semiconductor device;
A first insulating material layer (B) on the first insulating material layer (A);
A first metal thin film wiring layer in the first insulating material layer (B) and electrically connected to an element circuit surface of the semiconductor element;
A second insulating material layer under the first insulating material layer (A);
A second metal thin-film wiring layer in the second insulating material layer;
A via in the first insulating material layer (A) and electrically connected to the first metallic thin-film wiring layer and the second metallic thin-film wiring layer; And
A semiconductor device comprising an external electrode electrically connected to the first metal thin film wiring layer.
(12) The semiconductor device according to (11), wherein the first insulating material layer (A) covers the element circuit surface and covers a side surface of the semiconductor element at a corner of the semiconductor element.
The semiconductor device according to (11), further comprising an adhesive between the semiconductor element and the second insulating material layer, wherein the first insulating material layer (A) covers a part of the adhesive.
The semiconductor device according to (11), further comprising an additional electrode external to the second insulating material layer and electrically connected to the second metal thin film wiring layer.
The semiconductor device according to (11), wherein the first metal thin film wiring layer includes a plurality of first metal thin film wiring layers.
The semiconductor device according to (11), wherein the second metal thin film wiring layer includes a plurality of second metal thin film wiring layers.
The semiconductor device according to (11), wherein the first insulating material layer (A) and the first insulating material layer (B) contain different insulating materials.
The first metal thin film wiring layer is electrically connected to the device circuit surface of the semiconductor device through an electrode on the device circuit surface, and the first insulating material layer (A) surrounds the electrode. Semiconductor device.

본 발명에 의하여, 앞뒤 사이를 관통하는 전극을 가지는 구조를 가지고, POP형 구조를 비롯하여, 수직 적층구조로 하는 것이 가능해지고, 또한 사이즈가 다른 LSI칩을 용이하게 수직 적층하는 것이 가능해지며, 또한 범용성이 우수한 반도체 장치, 반도체 적층모듈구조, 적층모듈구조 및 이들의 제조방법을 제공할 수 있다.According to the present invention, it is possible to have a structure having an electrode passing through the front and back, and to have a vertical stacked structure, including a POP type structure, and it is possible to easily vertically stack LSI chips of different sizes, and also versatile. This excellent semiconductor device, a semiconductor stacked module structure, a stacked module structure, and a manufacturing method thereof can be provided.

본 발명에 따른 반도체 장치는 절연성 기판상에 미리 금속배선을 패터닝해 둘 필요가 없기 때문에 탑재하는 반도체 소자나 적층하는 반도체 장치 또는 부품에 의하지 않고, 공통의 절연성 기판을 사용할 수가 있으며 범용성이 우수하다. 나아가 절연성 기판(지지판) 표면으로의 배선 형성이 제1 금속 박막 배선층 형성 후이기 때문에, 배선 보호를 위한 절연성 기판 표면으로의 보호층 형성이 불필요하다.The semiconductor device according to the present invention does not require patterning of metal wirings on the insulating substrate in advance, so that a common insulating substrate can be used and is excellent in versatility, regardless of the semiconductor elements to be mounted or the semiconductor devices or components to be stacked. Furthermore, since the formation of the wiring on the surface of the insulating substrate (support plate) is after the formation of the first metal thin film wiring layer, formation of a protective layer on the surface of the insulating substrate for wiring protection is unnecessary.

도 1은 본 발명에 따른 반도체 장치의 실시형태 1을 나타내는 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 장치의 제조방법의 일례를 나타내는 개략도(1)이다.
도 2f 내지 도 2j는 본 발명에 따른 반도체 장치의 제조방법의 일례를 나타내는 개략도(2)이다.
도 3은 본 발명에 따른 반도체 장치의 실시형태 2를 나타내는 단면도이다.
도 4은 본 발명에 따른 반도체 장치의 실시형태 3를 나타내는 단면도이다.
도 5은 본 발명에 따른 반도체 장치의 실시형태 4를 나타내는 단면도이다.
도 6은 본 발명에 따른 반도체 적층모듈구조의 실시형태 5를 나타내는 단면도이다.
도 7은 반도체 장치의 참고례를 나타내는 단면도이다.
도 8은 종래 반도체 장치의 구조를 나타내는 단면도이다.
도 9는 종래 POP구조의 반도체 장치 구조를 나타내는 도면이다.
도 10은 종래 TSV구조의 반도체 장치 구조를 나타내는 도면이다.1 is a cross-sectional view showing Embodiment 1 of a semiconductor device according to the present invention.
2A to 2E are schematic diagrams (1) showing an example of a method of manufacturing a semiconductor device according to the present invention.
2F to 2J are schematic diagrams 2 showing an example of a method for manufacturing a semiconductor device according to the present invention.
3 is a cross-sectional view showing a second embodiment of a semiconductor device according to the present invention.
4 is a cross-sectional view showing a third embodiment of a semiconductor device according to the present invention.
5 is a cross-sectional view showing a fourth embodiment of a semiconductor device according to the present invention.
6 is a cross-sectional view showing Embodiment 5 of the semiconductor stacked module structure according to the present invention.
7 is a cross-sectional view showing a reference example of a semiconductor device.
8 is a cross-sectional view showing the structure of a conventional semiconductor device.
9 is a diagram showing the structure of a semiconductor device having a conventional POP structure.
10 is a diagram showing the structure of a semiconductor device having a conventional TSV structure.

이하, 본 발명을 실시하기 위한 형태에 대하여 설명한다. 덧붙여 이하의 기재에서는 실시형태를 도면에 기초하여 설명하지만 이들 도면은 도해를 위해 제공되는 것으로 본 발명이 이들 도면에 한정되는 것은 아니다.Hereinafter, an embodiment for carrying out the present invention will be described. In addition, in the following description, embodiments are described based on the drawings, but these drawings are provided for illustration and the present invention is not limited to these drawings.

(실시형태 1)(Embodiment 1)

도 1은 본 발명에 따른 반도체 장치의 기본적인 구성을 구비하는 실시형태 1의 반도체 장치의 종단면도이다.1 is a longitudinal sectional view of a semiconductor device of Embodiment 1 including a basic configuration of a semiconductor device according to the present invention.

반도체 장치(100)는 수지경화체로 구성되는 절연성 기판(102)을 구비하고 있고, 그 한쪽의 주면에 반도체 소자(101)가 전극(미도시)을 가지는 소자회로면을 위로 하여 배치되고, 소자회로면과 반대측의 면(뒷면)이 접착제(103)에 의해 절연성 기판(102)에 고착되어 있다. 상기 접착제(103)는 액상(液狀), 필름상(狀) 등 특히 한정되는 것은 아니고 공지의 것을 적절히 사용할 수 있다.The semiconductor device 100 includes an insulating substrate 102 made of a cured resin, and on one main surface thereof, the semiconductor element 101 is disposed with an element circuit surface having an electrode (not shown) facing up, and the element circuit The surface (rear surface) opposite to the surface is fixed to the insulating substrate 102 by an adhesive 103. The adhesive 103 is not particularly limited, such as a liquid or a film, and a known adhesive may be appropriately used.

상기 반도체 소자(101)의 소자회로면상 및 그 주변의 상기 절연성 기판(102)상에는 제1 절연 재료층(A)(104a)이 형성되어 있다. 또 상기 절연 재료층(A)(104a)상에는 일부가 외부표면으로 노출되어 있는 제1 금속 박막 배선층(105)이 형성되어 있고, 또 상기 제1 금속 박막 배선층(105)상에는 제1 절연 재료층(B)(104b)이 형성되어 있다.A first insulating material layer (A) 104a is formed on the device circuit surface of the semiconductor device 101 and on the insulating substrate 102 in the vicinity thereof. Further, on the insulating material layer (A) 104a, a first metal thin film wiring layer 105 is formed, partially exposed to the outer surface, and on the first metal thin film wiring layer 105, a first insulating material layer ( B) 104b is formed.

상기 제1 금속 박막 배선층(105)은 상기 반도체 소자(101)상의 전극(미도시)과 전기적으로 접속되어 있다. 또 상기 제1 금속 박막 배선층(105)의 외부 표면으로 노출되어 있는 부분에는 외부 전극(109)이 형성되어 있다. 외부 전극(109)으로는 예를 들어 솔더볼(solder ball), 도전 페이스트(conductive paste), 솔더 페이스트(solder paste) 등을 이용하는 것이 가능하다. 이 외부 전극(109)에 의해 본 발명에 따른 반도체 장치(100)를 다른 전자 부품 등과 접속하는 것이 가능해진다.The first metal thin film wiring layer 105 is electrically connected to an electrode (not shown) on the semiconductor device 101. In addition, an external electrode 109 is formed in a portion of the first metal thin film wiring layer 105 that is exposed to the outer surface. As the external electrode 109, it is possible to use, for example, a solder ball, a conductive paste, a solder paste, or the like. This external electrode 109 makes it possible to connect the semiconductor device 100 according to the present invention to other electronic components or the like.

또 상기 절연성 기판(102)의 상기 반도체 소자(101)가 탑재되어 있지 않은 측의 주면상(主面上)에는 일부가 외부 표면으로 노출되어 있는 제2 금속 박막 배선층(106)이 형성되어 있고, 또한 상기 제2 금속 박막 배선층(106)상에는 제2 절연 재료층(107)이 형성되어 있다. 이 제2 금속 박막 배선층(106)의 외부 표면에 노출된 부분(110)에 의하여 본 발명에 따른 반도체 장치(100)와 다른 전자 부품 등을 전기적으로 접속하는 것이 가능해진다.Further, on the main surface of the insulating substrate 102 on the side on which the semiconductor element 101 is not mounted, a second metal thin film wiring layer 106 partially exposed to the outer surface is formed, Further, a second insulating material layer 107 is formed on the second metal thin film wiring layer 106. The portion 110 exposed on the outer surface of the second metal thin film wiring layer 106 makes it possible to electrically connect the semiconductor device 100 according to the present invention and other electronic components and the like.

또한 본 발명에 따른 반도체 장치(100)에는 상기 절연성 기판(102)을 관통하고, 상기 제1 금속 박막 배선층(105)과 상기 제2 금속 박막 배선층(106)을 전기적으로 접속하는 비아(108)가 형성되어 있다. 절연성 기판(102)에는 상기와 같이 비아(108)를 형성하기 위하여 관통 구멍이 형성되므로 절연성 기판(102)의 재료로서는 절연성이고 또한 가공 강도가 높은 유기 재료를 이용할 수가 있다. 이러한 절연성 기판(102)으로는 예를 들어 유리섬유(glass cloth)에 수지를 함침(含浸)시킨 복합 재료를 이용할 수가 있다.Further, in the semiconductor device 100 according to the present invention, a via 108 penetrating the insulating substrate 102 and electrically connecting the first metal thin film wiring layer 105 and the second metal thin film wiring layer 106 is provided. Is formed. Since through holes are formed in the insulating substrate 102 to form the vias 108 as described above, an organic material having an insulating property and high processing strength can be used as the material of the insulating substrate 102. As the insulating substrate 102, for example, a composite material obtained by impregnating a resin with glass cloth can be used.

본 발명에 따른 반도체 장치(100)는 상기 구조를 가짐으로써, 상기 제2 금속 박막 배선층(106), 상기 반도체 소자(101)의 소자회로면에 배치된 전극(미도시), 상기 제1 금속 박막 배선층(105), 상기 비아(108), 상기 제1 금속 박막 배선층상에 형성된 외부 전극(109)이 각각 전기적으로 접속되어 있다.The semiconductor device 100 according to the present invention has the above structure, such that the second metal thin film wiring layer 106, an electrode (not shown) disposed on the element circuit surface of the semiconductor element 101, and the first metal thin film The wiring layer 105, the via 108, and an external electrode 109 formed on the first metal thin film wiring layer are electrically connected to each other.

즉 본 발명에 따른 반도체 장치(100)는 한쪽의 주면상의 외부 전극(109)과 다른쪽 주면상의 제2 금속 박막 배선층(106)이 외부 표면으로 노출된 부분(100)이 반도체 장치 내부의 회로를 통하여 전기적으로 접속되어 있기 때문에 POP형 구조를 비롯하여 수직 적층 구조로 할 수 있고, 또한 사이즈가 다른 LSI칩이어도 용이하게 수직 적층하는 것이 가능하다.That is, in the semiconductor device 100 according to the present invention, the external electrode 109 on one main surface and the second metal thin-film wiring layer 106 on the other main surface are exposed to the external surface. Since it is electrically connected through the device, it is possible to have a vertical stacked structure including a POP type structure, and it is possible to easily stack vertically even with LSI chips of different sizes.

또한 후술하는 바와 같이 상기 절연성 기판(102)상의 제2 금속 박막 배선층(106)은 절연성 기판(102)상에 미리 패터닝해 둘 필요가 없다. 이 때문에 탑재하는 반도체 소자나 적층하는 반도체 장치 또는 부품에 의하지 않고, 공통의 절연성 기판을 이용하는 것이 가능하기 때문에, 범용성이 우수하다는 효과를 도모한다. 또 제1 금속 박막 배선층(105)을 형성한 다음 제2 금속 박막 배선층(106)을 형성하기 때문에 배선 보호를 목적으로 하여 절연성 기판(102) 표면에 보호층을 형성할 필요가 없고, 제조 공정을 간략화하고 제조 비용을 삭감하는 것이 가능해진다.In addition, as will be described later, the second metal thin film wiring layer 106 on the insulating substrate 102 does not need to be patterned on the insulating substrate 102 in advance. For this reason, since it is possible to use a common insulating substrate regardless of the semiconductor elements to be mounted or the semiconductor devices or components to be stacked, the effect of being excellent in versatility is achieved. In addition, since the first metal thin film wiring layer 105 is formed and then the second metal thin film wiring layer 106 is formed, there is no need to form a protective layer on the surface of the insulating substrate 102 for the purpose of wiring protection. It becomes possible to simplify and reduce manufacturing cost.

나아가 본 실시형태에서는 절연성 기판(102)상에 한 개의 반도체 소자(101)를 가지는 반도체 장치에 대해 기술했지만 절연성 기판(102)상에 복수 개의 반도체 소자(101)를 갖는 경우도 본 발명의 실시형태이다.Furthermore, in the present embodiment, a semiconductor device having one semiconductor element 101 on the insulating substrate 102 has been described, but a case in which a plurality of semiconductor elements 101 are provided on the insulating substrate 102 is also an embodiment of the present invention. to be.

상기 본 발명에 따른 반도체 장치(100)를 제조하는 방법의 일례를 도 2를 이용하여 이하에 설명한다. An example of a method of manufacturing the semiconductor device 100 according to the present invention will be described below with reference to FIG. 2.

이하에 설명하는 제조방법에서는 절연성 기판(102)을 반도체 소자(101)의 사이즈보다도 훨씬 큰 것으로 하고, 복수의 반도체 소자(101)를 각각 간격을 두고 절연성 기판(102)에 탑재하여 소정의 처리 공정에 의해 복수의 반도체 장치를 동시에 제조하고, 최종적으로 개개의 반도체 장치로 분할하여 복수의 반도체 장치를 얻을 수 있게 하고 있다.In the manufacturing method described below, the insulating substrate 102 is made much larger than the size of the semiconductor element 101, and a plurality of semiconductor elements 101 are mounted on the insulating substrate 102 at intervals, respectively, and a predetermined processing step is performed. Thus, a plurality of semiconductor devices are simultaneously manufactured, and finally, a plurality of semiconductor devices can be obtained by dividing into individual semiconductor devices.

이와 같이 복수의 반도체 장치를 동시에 제조하는 것에 의해 제조 비용을 대폭 억제하는 것이 가능해진다.By manufacturing a plurality of semiconductor devices at the same time in this way, it becomes possible to significantly reduce the manufacturing cost.

먼저 도 2a에 도시한 바와 같이 접착제(103)를 이용하여 복수의 반도체 소자(101)를 절연성 기판(102)의 한쪽의 주면에 고착시킨다. 이때 반도체 소자(101)의 소자회로면이 위가 되도록 하고 그 반대측의 주면과 절연성 기판(102)을 고착시킨다. 또 복수의 반도체 소자(101)는 각각 소정의 간격을 마련하여 배치한다.First, as shown in FIG. 2A, a plurality of semiconductor devices 101 are adhered to one main surface of the insulating substrate 102 using an adhesive 103. At this time, the device circuit surface of the semiconductor device 101 is placed on the top, and the main surface of the semiconductor device 101 and the insulating substrate 102 are fixed thereto. In addition, the plurality of semiconductor elements 101 are arranged at predetermined intervals, respectively.

상기 절연성 기판(102)으로는 절연성이고 또한 가공 강도가 높은 유기 재료를 이용할 수 있고, 예를 들어 유리섬유를 기재(基材)로 하고 여기에 에폭시 수지 등의 열경화형 수지를 함침시킨 복합 재료를 바람직하게 이용할 수 있다. 또 상기 접착제(103)로는 액상, 필름상 등 특히 한정되는 것이 아니고 공지의 것을 적절히 사용할 수 있다.As the insulating substrate 102, an insulating and high processing strength organic material can be used. For example, a composite material made of glass fiber as a substrate and impregnated with a thermosetting resin such as an epoxy resin is used. It can be used preferably. In addition, the adhesive 103 is not particularly limited, such as a liquid or a film, and a known adhesive may be appropriately used.

계속하여 도 2b에 도시한 바와 같이 반도체 소자(101)의 소자회로면상 및 그 주변의 절연성 기판(102)상에 제1 절연 재료층(A)(104a)을 형성한다.Subsequently, as shown in Fig. 2B, a first insulating material layer (A) 104a is formed on the element circuit surface of the semiconductor element 101 and on the insulating substrate 102 around it.

절연 재료층으로는 예를 들어 열경화형 수지 등의 절연성 수지를 이용할 수가 있다. 절연 재료의 공급은 예를 들어 스핀코터(spin coater)를 이용하여 도포하는 방법, 스퀴지(squeezee)를 이용한 인쇄법, 필름상의 수지를 라미테이팅하는 방법 등에 의하여 수행할 수 있다. 또 절연성 수지로서 감광성 수지를 이용하는 것도 가능하다.As the insulating material layer, for example, an insulating resin such as a thermosetting resin can be used. The insulating material may be supplied by, for example, a method of coating using a spin coater, a printing method using a squeegee, a method of laminating a film-like resin, or the like. Moreover, it is also possible to use a photosensitive resin as an insulating resin.

다음에 도 2c에 도시한 바와 같이 반도체 소자(101)상의 제1 절연 재료층(A)(104a)의 일부에 개구(111)를 형성한다. 이에 의하여 반도체 소자(101)의 소자회로면의 일부가 노출되고, 반도체 소자(101)와 다른 소자를 전기적으로 접속시키기 위한 전극으로서 기능하게끔 하는 것이 가능해진다. 개구(111)의 형성수단은 특히 한정되는 것이 아니고, 예를 들어 감광성 수지를 노광, 현상하는 것에 의해 형성하거나 레이저에 의하여 형성할 수가 있다.Next, as shown in FIG. 2C, an opening 111 is formed in a part of the first insulating material layer (A) 104a on the semiconductor element 101. Thereby, a part of the element circuit surface of the semiconductor element 101 is exposed, and it becomes possible to function as an electrode for electrically connecting the semiconductor element 101 and other elements. The means for forming the opening 111 is not particularly limited, and may be formed by exposing and developing a photosensitive resin, for example, or by a laser.

도 2d에 도시한 바와 같이 상기 제1 절연 재료층(A)(104a)상에 제1 금속 박막 배선층(105)을 형성한다. 제1 금속 박막 배선층(105)의 형성은 예를 들면 상기 제1 절연 재료층(A)(104a)의 상면 전체에, 증착방식(스퍼터링법(sputtering)) 혹은 무전해도금(electroless plating) 등으로 하층(시드층(seed layer))을 형성한 후, 전기도금을 행하는 것으로 수행할 수 있다. 이때 도 2d에도 도시한 바와 같이 제1 절연 재료층(A)(104a)의 개구(111)의 측벽에도 도금에 의해 도전성 금속박막층이 형성되고, 상기 반도체 소자(101)와 제1 금속 박막 배선층(105)을 전기적으로 접속하는 도전부가 형성된다. 그리고 전면(全面)에 형성된 금속박막층을 포토리소그래피(photolithography)에 의해 패터닝함으로써 일부가 상기 반도체 소자(101)의 주변 영역으로 연장되어 나오는 제1 금속 박막 배선층(105)을 형성할 수가 있다.As shown in Fig. 2D, a first metal thin film wiring layer 105 is formed on the first insulating material layer (A) 104a. The first metal thin film wiring layer 105 is formed, for example, on the entire upper surface of the first insulating material layer (A) 104a by a vapor deposition method (sputtering) or electroless plating. After forming the lower layer (seed layer), it can be carried out by performing electroplating. At this time, as shown in FIG. 2D, a conductive metal thin film layer is also formed on the sidewall of the opening 111 of the first insulating material layer (A) 104a by plating, and the semiconductor element 101 and the first metal thin film wiring layer ( A conductive portion electrically connecting 105) is formed. In addition, by patterning the metal thin film layer formed on the entire surface by photolithography, a part of the first metal thin film wiring layer 105 extending to the peripheral region of the semiconductor device 101 may be formed.

또 상기 도전부는 도전 재료로 매립되어 있어도 좋고 상기 측벽에 형성된 도금막상에 후술하는 제1 절연 재료층(B)(104b)을 형성하는 절연 재료가 형성되어 있어도 좋다. 도전부를 도전 재료로 매립하는 경우에는 상기 도금시에 일괄 충진하거나 상기 측벽에 도금막이 형성된 다음에 도전 페이스트를 충진하면 된다.Further, the conductive portion may be buried with a conductive material, or an insulating material for forming a first insulating material layer (B) 104b to be described later may be formed on a plated film formed on the sidewall. When the conductive part is filled with a conductive material, the conductive paste may be filled at the same time during the plating or after a plating film is formed on the sidewall.

상기 포토리소그래피에 의한 패터닝은 특히 한정되는 것이 아니고, 예를 들어 이하에 기재된 서브트랙티브법(subtractive method)에 의해 형성할 수 있다. 금속박막층상에 감광성 레지스트층을 형성하고 소정의 패턴 마스크를 이용하여 노광·현상한 다음 금속박막층을 에칭하는 것에 의해 수행할 수 있다. 또 제1 금속 박막 배선층(105)을 형성한 다음에 상기 하층(시드층)을 에칭으로 제거한다.The patterning by photolithography is not particularly limited, and can be formed by, for example, a subtractive method described below. It can be carried out by forming a photosensitive resist layer on the metal thin film layer, exposing and developing using a predetermined pattern mask, and then etching the metal thin film layer. Further, after the first metal thin film wiring layer 105 is formed, the lower layer (seed layer) is removed by etching.

계속해서 도 2e에 도시한 바와 같이 상기 제1 금속 박막 배선층(105), 상기 도전부 및 상기 제1 절연 재료층(A)(104a)상에 제1 절연 재료층(B)(104b)을 형성한다. 후술하는 바와 같이 제1 절연 재료층(A)(104a)과 제1 절연 재료층(B)(104b)을 형성하는 절연 재료는 동일한 재료이어도 좋고 또는 다른 재료이어도 좋지만 본 실시형태 1은 동일 재료를 사용한 예이다.Subsequently, as shown in Fig. 2E, a first insulating material layer (B) 104b is formed on the first metal thin film wiring layer 105, the conductive portion, and the first insulating material layer (A) 104a. do. As will be described later, the insulating material forming the first insulating material layer (A) 104a and the first insulating material layer (B) 104b may be the same material or may be different materials. This is an example of using it.

제1 절연 재료층(B)(104b)을 형성한 후에 제1 절연 재료층(B)(104b)에 외부 전극(109)을 형성하기 위하여 개구부를 개구한다.After forming the first insulating material layer (B) 104b, an opening is opened to form the external electrode 109 in the first insulating material layer (B) 104b.

다음에 도 2f에 도시한 바와 같이 상기 절연성 기판(102) 및 제1 절연 재료층(A)(104a)을 관통하고, 제1 금속 박막 배선층(105)까지 도달하는 개구를 형성한다. 이 개구는 예를 들어 미세드릴이나 레이저를 이용함으로써 형성할 수 있다. Next, as shown in Fig. 2F, an opening is formed through the insulating substrate 102 and the first insulating material layer (A) 104a and reaching the first metal thin film wiring layer 105. As shown in FIG. This opening can be formed, for example, by using a microdrill or a laser.

그리고 도 2g에 도시한 바와 같이 상기 절연성 기판(101)의 상기 반도체 소자(101)가 탑재되어 있는 측과는 반대측의 면(뒷면)상에 제2 금속 박막 배선층(106)을 형성한다. 제2 금속 박막 배선층(106)은 상기 제1 금속 박막 배선층(105)과 동일한 수단에 의해 형성될 수 있다. 즉 예를 들어, 상기 절연성 기판(101)의 뒷면 전체에 증착방식(스퍼터링법) 혹은 무전해도금 등으로 하층(시드층)을 형성한 다음 전기도금을 수행하는 것에 의해 금속박막층을 형성한다. 이때 도 2g에도 도시한 바와 같이 절연성 기판(101) 및 제1 절연 재료층(A)(104a)을 관통하는 개구의 측벽에도 도금에 의해 도전성 금속박막층이 형성된다. 이에 의하여 상기 제1 금속 박막 배선층(105)과 제2 금속 박막 배선층을 전기적으로 접속하는 비아(108)가 형성된다. 그리고 절연성 기판(101)의 뒷면 전면(全面)에 형성된 금속박막층을 포토리소그래피에 의해 패터닝함으로써 제2 금속 박막 배선층(106)을 형성할 수 있다.And, as shown in FIG. 2G, a second metal thin film wiring layer 106 is formed on a surface (rear surface) of the insulating substrate 101 opposite to the side on which the semiconductor element 101 is mounted. The second metal thin film wiring layer 106 may be formed by the same means as the first metal thin film wiring layer 105. That is, for example, a lower layer (seed layer) is formed on the entire back surface of the insulating substrate 101 by a deposition method (sputtering method) or electroless plating, and then electroplating is performed to form a metal thin film layer. At this time, as shown in Fig. 2G, a conductive metal thin film layer is also formed on the sidewalls of the openings penetrating the insulating substrate 101 and the first insulating material layer (A) 104a by plating. As a result, a via 108 electrically connecting the first metal thin film wiring layer 105 and the second metal thin film wiring layer is formed. In addition, the second metal thin film wiring layer 106 may be formed by patterning the metal thin film layer formed on the entire rear surface of the insulating substrate 101 by photolithography.

이렇게 해서 제1 금속 박막 배선층(105) 및 반도체 소자(101)와 전기적으로 접속된 제2 금속 박막 배선층(106)이 형성된다.In this way, the first metal thin film wiring layer 105 and the second metal thin film wiring layer 106 electrically connected to the semiconductor element 101 are formed.

또한 상기 비아(108)는 도전 재료로 매립되어 있어도 되고 상기 개구의 측벽상에 형성된 도금막상에 후술하는 제2 절연 재료층(107)을 형성하는 절연 재료가 마련되어 있어도 된다. 비아(108)를 도전 재료로 매립하는 경우에는 상기 도금시에 일괄 충진하거나 상기 측벽에 도금막이 형성된 후에 도전 페이스트를 충진하면 된다. 도금막의 두께가 충분하고 전기적 접속이 양호한 경우에는 도전 재료를 충진하지 않아도 된다.Further, the via 108 may be buried with a conductive material, or an insulating material for forming a second insulating material layer 107 to be described later may be provided on a plated film formed on the sidewall of the opening. When the vias 108 are filled with a conductive material, they may be filled at once during the plating or may be filled with a conductive paste after a plating film is formed on the sidewall. When the thickness of the plated film is sufficient and the electrical connection is good, it is not necessary to fill the conductive material.

계속해서 도 2h에 도시된 바와 같이 상기 제2 금속 박막 배선층(106)상에 제2 절연 재료층(107)을 형성한다. 이때 상기 비아(108)가 상기 도전 재료로 매립되어 있지 않은 경우에는 제2 절연 재료층(107)을 형성하는 절연 재료에 의해 비아(108)가 충진된다.Subsequently, as shown in FIG. 2H, a second insulating material layer 107 is formed on the second metal thin-film wiring layer 106. At this time, when the via 108 is not filled with the conductive material, the via 108 is filled with an insulating material forming the second insulating material layer 107.

제2 절연 재료층(107)을 구성하는 절연 재료는 특히 한정되는 것이 아니고, 공지의 절연성 수지 등을 이용할 수 있다. 또 전술한 솔더 레지스트 등을 이용하여 제2 금속 박막 배선층(106)을 보호하는 보호막으로 하는 것도 가능하다. 솔더 레지스트는 액상인 경우에는 롤코터(roller coater) 등, 필름상인 경우에는 라미네이트, 압착 프레스 등에 의해 공급할 수 있다.The insulating material constituting the second insulating material layer 107 is not particularly limited, and a known insulating resin or the like can be used. It is also possible to use the above-described solder resist or the like as a protective film for protecting the second metal thin film wiring layer 106. The solder resist can be supplied by a roll coater or the like in the case of a liquid form, or by a lamination or compression press in the case of a film form.

그리고 도 2i에 도시한 바와 같이 제2 절연 재료층(107)의 일부를 제거하여 상기 제2 금속 박막 배선층(106)의 일부가 노출되도록 한다. 이에 의하여 상기 노출부를 통해 본 발명의 반도체 장치와 다른 부품, 소자를 전기적으로 접속할 수 있게 된다.In addition, as shown in FIG. 2I, a part of the second insulating material layer 107 is removed so that a part of the second metal thin film wiring layer 106 is exposed. Accordingly, it is possible to electrically connect the semiconductor device of the present invention with other components and elements through the exposed portion.

또 상기 제1 절연 재료층(B)(104b)의 일부도 제거하고, 외부 전극(109)을 형성하기 위한 개구부를 개구한다. 그리고 상기 개구에 도전 재료를 형성하여 외부 전극(109)을 형성한다. 도전 재료로서는 솔더볼, 도전성 페이스트, 솔더 페이스트 등 도전을 취할 수 있는 재료를 이용한다.Further, a part of the first insulating material layer (B) 104b is also removed, and an opening for forming the external electrode 109 is opened. Then, an external electrode 109 is formed by forming a conductive material in the opening. As the conductive material, a material capable of conducting conductivity such as a solder ball, a conductive paste, or a solder paste is used.

마지막으로 도 2j에 도시한 A-A절단선을 따라 각 개편으로 잘라 나눔으로써 본 발명의 실시형태 1의 반도체 장치(100)를 얻을 수 있다.Finally, the semiconductor device 100 according to the first embodiment of the present invention can be obtained by dividing it into pieces along the A-A cutting line shown in Fig. 2J.

(실시형태 2)(Embodiment 2)

도 3은 본 발명의 반도체 장치의 실시형태 2를 나타내는 단면도이다.3 is a cross-sectional view showing a second embodiment of the semiconductor device of the present invention.

이 실시형태 2의 반도체 장치(200)는 상기 실시형태 1에 있어서, 제1 절연 재료층(A)(104a)과 제1 절연 재료층(B)(104b)을 각각 다른 절연 재료로 형성한 예이다. 전술한 바와 같이 제1 절연 재료층(A)(104a)과 제1 절연 재료층(B)(104b)은 같은 절연 재료로 구성되어 있어도 되고, 다른 절연 재료로 구성되어 있어도 된다.The semiconductor device 200 of the second embodiment is an example in which the first insulating material layer (A) 104a and the first insulating material layer (B) 104b are formed of different insulating materials in the first embodiment. to be. As described above, the first insulating material layer (A) 104a and the first insulating material layer (B) 104b may be composed of the same insulating material or may be composed of different insulating materials.

본 실시형태 2와 같이 제1 절연 재료층(A)과 제1 절연 재료층(B)이 다른 절연 재료에 의해 구성되어 있는 경우, 최표면의 제1 절연 재료층(B)(104b)을 솔더 레지스트 등에 의해 구성하고 보호막으로 하는 것도 가능하다. 솔더 레지스트는 액상인 경우에는 롤코터 등, 필름상인 경우에는 라미네이트, 압착 프레스 등에 의해 공급된다.When the first insulating material layer (A) and the first insulating material layer (B) are made of different insulating materials as in the second embodiment, the first insulating material layer (B) 104b on the outermost surface is soldered. It is also possible to use a resist or the like to form a protective film. The solder resist is supplied by a roll coater or the like in the case of a liquid state, or by a lamination or a compression press in the case of a film.

(실시형태 3)(Embodiment 3)

도 4는 본 발명의 반도체 장치의 실시형태 3을 나타내는 단면도이다.4 is a cross-sectional view showing a third embodiment of the semiconductor device of the present invention.

이 실시형태 3의 반도체 장치(300)는 상기 제2 금속 박막 배선층과 전기 접속되어 있지만 상기 반도체 소자와는 전기 접속되어 있지 않은 제1 금속 박막 배선층을 가지는 반도체 장치의 예이다. 본 실시형태 3은 이와 같이 반도체 소자(101)와 전기 접속되어 있지 않은 제1 금속 박막 배선층(105)을 구비하는 이외에는 실시형태 1의 반도체 장치(100)와 동일한 구성이다. 이에 의하여 반도체 장치(300) 내의 전기회로를 다양화시킬 수 있게 된다. 그리고 후술하는 바와 같이 본 발명의 반도체 장치에 적층한 반도체 장치 및 다른 전자 부품의 독립 배선을 외부 단자로부터 출력하는 것이 가능해진다.The semiconductor device 300 of the third embodiment is an example of a semiconductor device having a first metal thin film wiring layer electrically connected to the second metal thin film wiring layer but not electrically connected to the semiconductor element. The third embodiment has the same configuration as the semiconductor device 100 of the first embodiment except that the first metal thin film wiring layer 105 not electrically connected to the semiconductor element 101 is provided in this manner. Accordingly, the electric circuit in the semiconductor device 300 can be diversified. And, as described later, it becomes possible to output independent wirings of the semiconductor device and other electronic components stacked on the semiconductor device of the present invention from an external terminal.

(실시형태 4)(Embodiment 4)

도 5는 본 발명의 반도체 장치의 실시형태 4를 나타내는 단면도이다.5 is a cross-sectional view showing the fourth embodiment of the semiconductor device of the present invention.

이 실시형태 4의 반도체 장치(400)는 상기 제1 금속 박막 배선층(105)을 복수층 형성한 반도체 장치의 예이다. 본 실시형태 4는 이와 같은 복수층의 제1 금속 박막 배선층을 구비하는 이외에는 실시형태 1의 반도체 장치(100)와 동일한 구성이다.The semiconductor device 400 of the fourth embodiment is an example of a semiconductor device in which a plurality of the first metal thin film wiring layers 105 are formed. The fourth embodiment has the same configuration as the semiconductor device 100 of the first embodiment, except that a plurality of such first metal thin film wiring layers are provided.

더욱 구체적으로 설명하면 실시형태 4의 반도체 장치(400)는 상기 제1 절연 재료층(A)(104a)상에 일부가 상기 반도체 소자(101)의 주변 영역으로 연장되어 나온 제1 금속 박막 배선층(A)(105a)과, 상기 제1 금속 박막 배선층(A)(105a)상에 형성된 제1 절연 재료층(B)(104b)과, 상기 제1 절연 재료층(B)(104b)상에 형성되고 상기 제1 금속 박막 배선층(A)(104a)과 전기적으로 접속되어 있는 제1 금속 박막 배선층(B)(105b)과, 상기 제1 금속 박막 배선층(B)(105b)상에 형성된 제1 절연 재료층(C)(104c)을 구비하는 반도체 장치이다. 그리고 상기 제1 금속 박막 배선층(B)(105b)의 일부는 외부로 노출된 부분을 가지고, 상기 부분에는 외부 전극(109)이 형성되어 있다.More specifically, in the semiconductor device 400 of the fourth embodiment, a first metal thin film wiring layer (a part of the first insulating material layer (A) 104a) extending to the peripheral region of the semiconductor element 101 ( A) 105a, the first insulating material layer (B) 104b formed on the first metal thin-film wiring layer (A) 105a, and the first insulating material layer (B) 104b And a first metal thin film wiring layer (B) 105b electrically connected to the first metal thin film wiring layer (A) 104a, and a first insulation formed on the first metal thin film wiring layer (B) 105b It is a semiconductor device including a material layer (C) 104c. In addition, a portion of the first metal thin film wiring layer (B) 105b has a portion exposed to the outside, and an external electrode 109 is formed in the portion.

상기 구성의 반도체 장치(400)는 반도체 장치 내의 전기 회로를 더욱 다양화시킬 수 있다. 즉 예를 들어, 반도체 소자의 전극 패드상에 서로 다른 전위(different potential)의 외부 전극을 단락(短絡)시키지 않고 입체적으로 배치할 수 있게 된다.The semiconductor device 400 having the above configuration can further diversify electric circuits in the semiconductor device. That is, for example, external electrodes having different potentials can be three-dimensionally disposed on the electrode pad of a semiconductor device without short-circuiting.

이러한 반도체 장치(400)를 제조하기 위해서는 상기 도 2e 다음에 제1 절연 재료층(B)(104b)의 일부에 개구를 형성하여 제1 금속 박막 배선층(105)의 일부를 노출시킨다. 그리고 제1 절연 재료층(B)(104b)상에 전술한 바와 같이 도금 등의 수단에 의해 제1 금속 박막 배선층(B)(105b)을 형성한다. 이에 의하여 개구의 측벽에도 도금막이 형성되고, 제1 금속 박막 배선층(A)(105a)과 제1 금속 박막 배선층(B)(105b)을 전기적으로 접속하는 비아(B)(108b)가 형성된다.In order to manufacture such a semiconductor device 400, an opening is formed in a part of the first insulating material layer (B) 104b after FIG. 2E to expose a part of the first metal thin film wiring layer 105. Then, a first metal thin film wiring layer (B) 105b is formed on the first insulating material layer (B) 104b by means such as plating as described above. As a result, a plated film is also formed on the sidewall of the opening, and a via (B) 108b for electrically connecting the first metal thin film wiring layer (A) 105a and the first metal thin film wiring layer (B) 105b is formed.

그리고 제1 금속 박막 배선층(B)(105b)상에 제1 절연 재료층(C)(104c)을 형성하고, 그 일부를 제거하여 제1 금속 박막 배선층(B)(105b)의 일부를 노출시켜 상기 부분에 외부 전극(109)을 형성하면 된다. 또 제1 절연 재료층(A)(104a), 제1 절연 재료층(B)(104b) 및 제1 절연 재료층(C)(104c)은 각각 동일한 절연 재료로 구성되어도 되고 다른 절연 재료층으로 형성되어도 된다.Then, a first insulating material layer (C) 104c is formed on the first metal thin film wiring layer (B) 105b, and a part of the first insulating material layer (C) 104c is removed to expose a part of the first metal thin film wiring layer (B) 105b. An external electrode 109 may be formed in the above part. In addition, the first insulating material layer (A) 104a, the first insulating material layer (B) 104b, and the first insulating material layer (C) 104c may each be composed of the same insulating material or different insulating material layers. It may be formed.

도 5에서는 제1 금속 박막 배선층(105)이 2층인 경우를 예시했지만 본 발명의 반도체 장치는 이에 한정되지 않고, 다수층의 제1 금속 박막 배선층이 더 형성되어 있어도 좋다. 이 경우에는 상술한 제1 금속 박막 배선층과 제1 절연 재료층의 형성을 번갈아 수행하여 다층화해갈 수 있다.In Fig. 5, a case where the first metal thin film wiring layer 105 is two layers is illustrated, but the semiconductor device of the present invention is not limited thereto, and a plurality of first metal thin film wiring layers may be further formed. In this case, the formation of the first metal thin film wiring layer and the first insulating material layer may be alternately performed to form a multilayer.

(실시형태 5)(Embodiment 5)

도 6은 본 발명의 반도체 적층모듈구조의 실시형태 5를 나타내는 단면도이다.6 is a cross-sectional view showing the fifth embodiment of the semiconductor stacked module structure of the present invention.

본 발명에 따른 반도체 적층모듈구조(500)는 상기 실시형태 1의 반도체 장치(100)를 4개 이용하여 세로로 적층시킨 구조의 예이다. 반도체 적층모듈구조(500)에서는 반도체 장치의 제1 금속 박막 배선층(105)상에 형성된 외부 전극(109)과, 다른 반도체 장치의 제2 금속 박막 배선층(106)상의 노출 부분이 접속되어 있고, 이에 의해 반도체 장치의 주평면에 수직인 방향으로 4개의 반도체 장치가 적층되어 있다.The semiconductor stacked module structure 500 according to the present invention is an example of a structure in which four semiconductor devices 100 of the first embodiment are vertically stacked. In the semiconductor stacked module structure 500, an external electrode 109 formed on the first metal thin film wiring layer 105 of a semiconductor device and an exposed portion on the second metal thin film wiring layer 106 of another semiconductor device are connected. Thus, four semiconductor devices are stacked in a direction perpendicular to the main plane of the semiconductor device.

또 실시형태 5에서는 4개의 반도체 장치가 적층된 예를 나타냈지만 본 발명에 따른 반도체 적층모듈구조는 이에 한정되는 것이 아니고, 복수의 반도체 장치를 더 적층하는 것도 가능하다. 또 반도체 장치만이 아니고 다른 전자 부품을 적층하여 적층모듈구조로 하는 것도 가능하다. 이 경우에는 상기 반도체 장치의 외부 전극(109) 및/또는 제2 금속 박막 배선층의 노출 부분과, 다른 반도체 장치 또는 전자 부품을 전기적으로 접속하여, 반도체 장치의 주평면에 수직인 방향으로 한 개 이상의 다른 반도체 장치 및/또는 전자 부품을 적층하면 된다.In the fifth embodiment, an example in which four semiconductor devices are stacked is shown, but the semiconductor stacked module structure according to the present invention is not limited thereto, and a plurality of semiconductor devices may be further stacked. In addition, not only semiconductor devices, but also other electronic components can be stacked to form a stacked module structure. In this case, by electrically connecting the exposed portion of the external electrode 109 and/or the second metal thin film wiring layer of the semiconductor device to another semiconductor device or electronic component, one or more Other semiconductor devices and/or electronic components may be stacked.

이와 같이 본 발명의 반도체 장치를 반도체 적층모듈구조나 적층모듈구조의 구성 단위로 하여 이용함으로써, TSV구조와 같이 반도체 소자에 관통 전극을 형성하지 않고, 또 개개의 반도체 소자의 사이즈가 달라도 임의의 단수(段數)의 반도체 적층모듈구조나 적층모듈구조를 실현할 수 있다.As described above, by using the semiconductor device of the present invention as a constituent unit of a semiconductor stacked module structure or a stacked module structure, a through electrode is not formed in the semiconductor element like a TSV structure, and even if the size of each semiconductor element is different, an arbitrary number of stages It is possible to realize a semiconductor stacked module structure or a stacked module structure of (段數).

(도 1 ∼ 도 6)
100 반도체 장치
101 반도체 소자
102 절연성 기판(지지체)
103 접착제
104a 제1 절연 재료층(A)
104b 제2 절연 재료층(B)
105 제1 금속 박막 배선층
105a 제1 금속 박막 배선층(A)
105b 제1 금속 박막 배선층(B)
106 제2 금속 박막 배선층
107 제2 절연 재료층
108 비아
108a 비아(A)
108b 비아(B)
109 외부 전극
110 제2 금속 박막 배선층의 노출부(외부 전극)
111 개구
112 개구
200 반도체 장치
300 반도체 장치
400 반도체 장치
500 반도체 적층모듈구조
(도 7)
1 유기 기판
2 반도체 소자
3 접착제
4 관통 비아
5a 금속 전극
5b 금속 전극
6 절연 재료층
7 금속 박막 배선층
8 비아부
9 외부 전극
10 금속 비아
11 배선보호층
20 반도체 장치
(도 8 ∼ 도 10)
30 반도체 장치
31 평판
33 접착제
34 절연 재료층
35 배선층
36 비아부
37 솔더볼
38 솔더 레지스트층
41 반도체 패키지
42 반도체 패키지
43 기판
45 전극 패드
46 와이어
47 밀봉 부재
48 외부접속단자
50 반도체 장치
52 인터포저 기판
53 수지층
54 관통 전극(TSV:Through Silicon Via)
55 밀봉 수지
56 외부접속단자(솔더볼)
U1∼U5 반도체 장치 유닛(Figs. 1 to 6)
100 semiconductor devices
101 semiconductor device
102 Insulating substrate (support)
103 glue
104a first insulating material layer (A)
104b second insulating material layer (B)
105 first metal thin film wiring layer
105a first metal thin film wiring layer (A)
105b first metal thin film wiring layer (B)
106 second metal thin film wiring layer
107 second insulating material layer
Via 108
Via 108a (A)
Via 108b (B)
109 External electrode
110 Exposed part of the second metal thin film wiring layer (external electrode)
111 opening
112 opening
200 semiconductor devices
300 semiconductor devices
400 semiconductor devices
500 semiconductor stacked module structure
(Fig. 7)
1 organic substrate
2 semiconductor device
3 glue
4 through vias
5a metal electrode
5b metal electrode
6 Insulation material layer
7 metal thin-film wiring layer
8 Viaboo
9 external electrodes
10 metal vias
11 Wire protection layer
20 semiconductor devices
(Figs. 8 to 10)
30 semiconductor devices
31 reputation
33 glue
34 Insulation material layer
35 wiring layer
36 Viaboo
37 Solder Ball
38 Solder Resist Layer
41 semiconductor package
42 semiconductor package
43 substrate
45 electrode pad
46 wire
47 sealing member
48 External connection terminal
50 semiconductor devices
52 interposer board
53 resin layer
54 Through Silicon Via (TSV)
55 sealing resin
56 External connection terminal (solder ball)
U1 to U5 semiconductor device units

Claims (18)

절연성 기판과,
상기 절연성 기판의 한쪽의 제1주면상에 접착층을 통해 소자회로면을 위로 하여 탑재된 반도체 소자와,
상기 반도체 소자의 소자회로면상 및 그 주변의 상기 절연성 기판상을 밀봉하되, 상기 반도체 소자의 소자회로면, 상기 반도체 소자의 측면, 및 상기 접착층의 측면과 접촉하는, 제1 절연 재료층(A)과,
상기 제1 절연 재료층(A)상의 제1 금속 박막 배선층과,
상기 제1 금속 박막 배선층상의 제1 절연 재료층(B)과,
상기 절연성 기판의 반도체 소자가 탑재되어 있지 않은 제2주면상의 제2 절연 재료층과,
상기 제2 절연 재료층 내의 제2 금속 박막 배선층과,
상기 절연성 기판을 관통하고, 상기 제1 절연 재료층(A) 내의 제1 금속 박막 배선층을 제2 금속 박막 배선층에 전기적으로 접속하는 비아(via)와,
상기 제1 금속 박막 배선층상의 외부 전극을 포함하고,
상기 제2 금속 박막 배선층과, 상기 반도체 소자의 소자회로면상에 배치된 전극과, 상기 제1 금속 박막 배선층과, 상기 비아와, 상기 제1 금속 박막 배선층상의 외부 전극은 전기적으로 접속된, 반도체 장치.An insulating substrate,
A semiconductor device mounted on one first main surface of the insulating substrate with the device circuit surface facing upward through an adhesive layer,
A first insulating material layer (A) that seals on the device circuit surface of the semiconductor device and on the insulating substrate around it, and contacts the device circuit surface of the semiconductor device, a side surface of the semiconductor device, and a side surface of the adhesive layer. and,
A first metal thin film wiring layer on the first insulating material layer (A),
A first insulating material layer (B) on the first metal thin film wiring layer,
A second insulating material layer on the second main surface on which the semiconductor element of the insulating substrate is not mounted,
A second metal thin film wiring layer in the second insulating material layer,
A via penetrating the insulating substrate and electrically connecting the first metal thin film wiring layer in the first insulating material layer (A) to the second metal thin film wiring layer,
Including an external electrode on the first metal thin film wiring layer,
The second metal thin film wiring layer, an electrode disposed on an element circuit surface of the semiconductor element, the first metal thin film wiring layer, the via, and an external electrode on the first metal thin film wiring layer are electrically connected to each other. . 제 1 항에 있어서,
상기 제1 절연 재료층(A)과 상기 제1 절연 재료층(B)이 각각 다른 절연 재료인, 반도체 장치.The method of claim 1,
The semiconductor device, wherein the first insulating material layer (A) and the first insulating material layer (B) are different insulating materials, respectively. 제 1 항 또는 제 2 항에 있어서,
상기 제2 금속 박막 배선층과 전기 접속되고, 상기 반도체 소자와는 전기 접속되어 있지 않은 제1 금속 박막 배선층을 가지는, 반도체 장치.The method according to claim 1 or 2,
A semiconductor device having a first metal thin film wiring layer electrically connected to the second metal thin film wiring layer and not electrically connected to the semiconductor element. 제 1 항 또는 제 2 항에 있어서,
상기 제1 금속 박막 배선층이 복수 층 존재하고, 상기 복수의 제1 금속 박막 배선층 사이를 접속하는 비아가 존재하는, 반도체 장치.The method according to claim 1 or 2,
A semiconductor device in which a plurality of the first metal thin film wiring layers are present, and a via for connecting the plurality of first metal thin film wiring layers is present. 제 1 항 또는 제 2 항에 있어서,
상기 절연성 기판상에 복수 개의 반도체 소자를 가지는, 반도체 장치.The method according to claim 1 or 2,
A semiconductor device having a plurality of semiconductor elements on the insulating substrate. 제 1 항 또는 제 2 항에 기재된 반도체 장치의 복수 개를, 반도체 장치의 제1 금속 박막 배선층상의 외부 전극과, 다른 반도체 장치의 제2 금속 박막 배선층상의 노출 부분을 접속함으로써, 반도체 장치의 주평면에 수직인 방향으로 복수 개의 반도체 장치를 적층한, 반도체 적층모듈구조.The main plane of the semiconductor device by connecting a plurality of semiconductor devices according to claim 1 or 2 to an external electrode on the first metal thin film wiring layer of the semiconductor device and an exposed portion on the second metal thin film wiring layer of another semiconductor device A semiconductor stacked module structure in which a plurality of semiconductor devices are stacked in a direction perpendicular to the structure. 제 1 항 또는 제 2 항에 기재된 반도체 장치의 제2 금속 박막 배선층상의 노출 부분과 전기적으로 접속된 적어도 한 개 이상의 다른 반도체 장치, 또는 전자 부품을 적층한, 적층모듈구조.A laminated module structure in which at least one or more other semiconductor devices or electronic components electrically connected to the exposed portion on the second metal thin film wiring layer of the semiconductor device according to claim 1 or 2 are stacked. 절연성 기판의 한쪽의 주면에, 복수의 반도체 소자를 그 소자회로면이 위가 되도록 위치시켜 배치하고, 이들 반도체 소자의 소자회로면의 반대측의 면을 절연성 기판에 접착층을 통하여 고착하는 공정,
상기 반도체 소자의 소자회로면상 및 상기 절연성 기판상에 제1 절연 재료층(A)을 제공하되, 상기 제1 절연 재료층(A)이 상기 반도체 소자의 소자회로면, 상기 반도체 소자의 측면, 및 상기 접착층의 측면을 덮는, 공정,
상기 제1 절연 재료층(A) 내에 개구를 제공하는 공정,
상기 제1 절연 재료층(A)상에 일부가 상기 반도체 소자의 주변 영역으로 연장되어 나온 제1 금속 박막 배선층을 제공하는 동시에, 상기 제1 절연 재료층(A) 내의 상기 개구 내에 상기 반도체 소자의 상기 소자회로면에 배치된 전극과 접속된 도전부를 제공하는 공정,
상기 제1 금속 박막 배선층, 상기 도전부 및 상기 제1 절연 재료층(A)의 위에 제1 절연 재료층(B)을 제공하는 공정,
상기 절연성 기판을 관통하고, 상기 제1 절연 재료층(A) 상의 상기 제l 금속 박막 배선층에 도달하는 개구를 제공하는 공정,
상기 절연성 기판의 상기 반도체 소자가 배치된 주면과 반대측의 면상 및 상기 절연성 기판을 관통하는 상기 개구의 표면상에 금속 박막을 제공하여 제2 금속 박막 배선층 및 상기 제2 금속 박막 배선층과 상기 제1 금속 박막 배선층을 전기적으로 접속하는 비아(via)를 제공하는 공정,
상기 제2 금속 박막 배선층상에 제2 절연 재료층을 제공하는 공정,
상기 제1 금속 박막 배선층상에 외부 전극을 제공하는 공정, 및,
소정의 위치에서 상기 절연성 기판, 상기 제1 절연 재료층, 제2 절연 재료층을 절단함으로써 한 개 또는 복수의 반도체 칩을 포함한 반도체 장치를 분리하는 공정을 구비하는, 반도체 장치의 제조방법.A step of arranging a plurality of semiconductor elements on one main surface of an insulating substrate so that the element circuit surface thereof faces up, and fixing the surface of the semiconductor elements on the opposite side of the element circuit surface to the insulating substrate through an adhesive layer,
A first insulating material layer (A) is provided on the device circuit surface of the semiconductor device and on the insulating substrate, wherein the first insulating material layer (A) is a device circuit surface of the semiconductor device, a side surface of the semiconductor device, and Covering the side surface of the adhesive layer, the process,
Providing an opening in the first insulating material layer (A),
On the first insulating material layer (A), a first metal thin film wiring layer partially extending to the peripheral region of the semiconductor element is provided, and at the same time, the semiconductor element is formed in the opening in the first insulating material layer (A). Providing a conductive portion connected to the electrode disposed on the device circuit surface,
A step of providing a first insulating material layer (B) on the first metal thin film wiring layer, the conductive portion, and the first insulating material layer (A),
A step of penetrating the insulating substrate and providing an opening reaching the first metal thin film wiring layer on the first insulating material layer (A),
The second metal thin film wiring layer and the second metal thin film wiring layer and the first metal are provided by providing a metal thin film on a surface of the insulating substrate opposite to the main surface of the insulating substrate and on the surface of the opening penetrating the insulating substrate. A process of providing a via for electrically connecting the thin film wiring layer,
Providing a second insulating material layer on the second metal thin film wiring layer,
A step of providing an external electrode on the first metal thin film wiring layer, and,
And a step of separating a semiconductor device including one or more semiconductor chips by cutting the insulating substrate, the first insulating material layer, and the second insulating material layer at a predetermined position. 제 1 항 또는 제 2 항에 기재된 반도체 장치의 복수 개를 이용하고, 한 개의 반도체 장치의 제1 금속 박막 배선층상에 제공된 외부 전극과, 다른 반도체 장치의 절연성 기판상에 노출되어 있는 제2 금속 박막 배선층을 전기적으로 접속하고, 반도체 장치의 주평면에 수직인 방향으로 한 개 이상의 반도체 장치를 적층하는, 반도체 적층모듈구조의 제조방법.An external electrode provided on a first metal thin film wiring layer of one semiconductor device and a second metal thin film exposed on an insulating substrate of another semiconductor device using a plurality of semiconductor devices according to claim 1 or 2 A method of manufacturing a semiconductor stacked module structure, wherein wiring layers are electrically connected and one or more semiconductor devices are stacked in a direction perpendicular to a main plane of the semiconductor device. 제 1 항 또는 제 2 항에 기재된 반도체 장치의 제2 금속 박막 배선층상의 노출 부분에, 다른 반도체 장치 또는 전자 부품을 전기적으로 접속하고, 반도체 장치의 주평면에 수직인 방향으로 한 개 이상의 다른 반도체 장치 또는 전자 부품, 또는 그 조합을 적층하는, 적층모듈구조의 제조방법.Another semiconductor device or electronic component is electrically connected to the exposed portion on the second metal thin film wiring layer of the semiconductor device according to claim 1 or 2, and at least one other semiconductor device in a direction perpendicular to the main plane of the semiconductor device Or, a method of manufacturing a stacked module structure in which electronic components or combinations thereof are stacked. 상부를 향하는 소자회로면을 포함하는 반도체 소자;
상기 반도체 소자의 소자회로면을 밀봉하도록 구성되되, 상기 반도체 소자의 소자회로면을 덮고 상기 반도체 소자의 측면을 덮는 제1 절연 재료층(A);
상기 제1 절연 재료층(A)상의 제1 절연 재료층(B);
상기 제1 절연 재료층(B)내에 있되, 상기 반도체 소자의 소자회로면에 전기적으로 연결된, 제1 금속 박막 배선층;
상기 제1 절연 재료층(A)하의 제2 절연 재료층;
상기 제2 절연 재료층내의 제2 금속 박막 배선층;
상기 제1 절연 재료층(A)내에 있고 상기 제1 금속 박막 배선층 및 상기 제2 금속 박막 배선층에 전기적으로 연결된 비아; 및
상기 제1 금속 박막 배선층에 전기적으로 연결된 외부 전극을 포함하는, 반도체 장치.A semiconductor device including a device circuit surface facing upward;
A first insulating material layer (A) configured to seal the device circuit surface of the semiconductor device, the first insulating material layer covering the device circuit surface of the semiconductor device and covering the side surface of the semiconductor device;
A first insulating material layer (B) on the first insulating material layer (A);
A first metal thin film wiring layer in the first insulating material layer (B) and electrically connected to an element circuit surface of the semiconductor element;
A second insulating material layer under the first insulating material layer (A);
A second metal thin-film wiring layer in the second insulating material layer;
A via in the first insulating material layer (A) and electrically connected to the first metallic thin-film wiring layer and the second metallic thin-film wiring layer; And
A semiconductor device comprising an external electrode electrically connected to the first metal thin film wiring layer. 제 11 항에 있어서,
상기 제1 절연 재료층(A)은 상기 소자회로면을 덮고 상기 반도체 소자의 코너에서 상기 반도체 소자의 측면을 덮는, 반도체 장치.The method of claim 11,
The first insulating material layer (A) covers the device circuit surface and covers a side surface of the semiconductor device at a corner of the semiconductor device. 제 11 항에 있어서,
상기 반도체 소자와 상기 제2 절연 재료층 사이의 접착제를 더 포함하고, 상기 제1 절연 재료층(A)은 상기 접착제의 일부를 덮는, 반도체 장치.The method of claim 11,
The semiconductor device, further comprising an adhesive between the semiconductor element and the second insulating material layer, wherein the first insulating material layer (A) covers a part of the adhesive. 제 11 항에 있어서,
상기 제2 절연 재료층의 외부에 있고 상기 제2 금속 박막 배선층에 전기적으로 연결된 추가 전극을 더 포함하는, 반도체 장치.The method of claim 11,
The semiconductor device further comprising an additional electrode external to the second insulating material layer and electrically connected to the second metal thin film wiring layer. 제 11 항에 있어서,
상기 제1 금속 박막 배선층은 복수의 제1 금속 박막 배선층을 포함하는, 반도체 장치.The method of claim 11,
The semiconductor device, wherein the first metal thin film wiring layer includes a plurality of first metal thin film wiring layers. 제 11 항에 있어서,
상기 제2 금속 박막 배선층은 복수의 제2 금속 박막 배선층을 포함하는, 반도체 장치.The method of claim 11,
The semiconductor device, wherein the second metal thin film wiring layer includes a plurality of second metal thin film wiring layers. 제 11 항에 있어서,
상기 제1 절연 재료층(A)과 상기 제1 절연 재료층(B)은 서로 다른 절연 재료를 포함하는, 반도체 장치.The method of claim 11,
The semiconductor device, wherein the first insulating material layer (A) and the first insulating material layer (B) comprise different insulating materials. 제 11 항에 있어서,
상기 제1 금속 박막 배선층은 상기 소자회로면상의 전극을 통해 상기 반도체 소자의 소자회로면과 전기적으로 연결되고, 상기 제1 절연 재료층(A)은 상기 전극을 둘러싸는, 반도체 장치.
The method of claim 11,
The first metal thin film wiring layer is electrically connected to the element circuit surface of the semiconductor element through an electrode on the element circuit surface, and the first insulating material layer (A) surrounds the electrode.
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