KR102231208B1 - Method of manufacturing semiconductor device - Google Patents

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KR102231208B1 KR1020140149483A KR20140149483A KR102231208B1 KR 102231208 B1 KR102231208 B1 KR 102231208B1 KR 1020140149483 A KR1020140149483 A KR 1020140149483A KR 20140149483 A KR20140149483 A KR 20140149483A KR 102231208 B1 KR102231208 B1 KR 102231208B1
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Abstract

반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 연장되는 제1 핀 및 제2 핀을 형성하고, 상기 제1 및 제2 핀의 상부가 노출되도록 상기 기판 상에 소자 분리막을 형성하고, 상기 소자 분리막 상에 상기 제1 방향과 교차하는 제2 방향으로 게이트 전극을 형성하고, 상기 게이트 전극 양측 중 적어도 일측에 에피텍셜 성장을 이용하여 소오스 또는 드레인을 형성하고, 상기 소오스 또는 드레인을 형성한 뒤, 상기 제1 핀 및 상기 제2 핀 사이에 위치하는 상기 게이트 전극을 식각하여 상기 소자 분리막을 노출시키는 것을 포함한다.A method of manufacturing a semiconductor device is provided. The method of manufacturing the semiconductor device includes forming a first fin and a second fin extending in a first direction on a substrate, forming an element isolation film on the substrate such that upper portions of the first and second fins are exposed, A gate electrode is formed on the device isolation layer in a second direction crossing the first direction, a source or a drain is formed on at least one of both sides of the gate electrode by epitaxial growth, and the source or drain is formed. Thereafter, the gate electrode disposed between the first fin and the second fin is etched to expose the device isolation layer.

Description

반도체 장치의 제조 방법{Method of manufacturing semiconductor device}BACKGROUND OF THE INVENTION 1. Method of manufacturing semiconductor device TECHNICAL FIELD

본 발명은 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device.

집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다. As one of the scaling techniques to increase the density of the integrated circuit device, a fin-shaped or nanowire-shaped silicon body is formed on a substrate and a gate is formed on the surface of the silicon body. A multi-gate transistor has been proposed.

이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.Since such a multi-gate transistor uses a three-dimensional channel, it is easy to scale. In addition, current control capability can be improved without increasing the gate length of the multi-gate transistor. In addition, it is possible to effectively suppress a short channel effect (SCE) in which the potential of the channel region is affected by the drain voltage.

본 발명이 해결하고자 하는 기술적 과제는, 게이트, 소오스 또는 드레인의 측벽의 불량을 줄여 반도체 장치의 성능을 개선시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.The technical problem to be solved by the present invention is to provide a method of manufacturing a semiconductor device capable of improving the performance of a semiconductor device by reducing defects in sidewalls of a gate, a source, or a drain.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 연장되는 제1 핀 및 제2 핀을 형성하고, 상기 제1 및 제2 핀의 상부가 노출되도록 상기 기판 상에 소자 분리막을 형성하고, 상기 소자 분리막 상에 상기 제1 방향과 교차하는 제2 방향으로 게이트 전극을 형성하고, 상기 게이트 전극 양측 중 적어도 일측에 에피텍셜 성장을 이용하여 소오스 또는 드레인을 형성하고 상기 소오스 또는 드레인을 형성한 뒤, 상기 제1 핀 및 상기 제2 핀 사이에 위치하는 상기 게이트 전극을 식각하여 상기 소자 분리막을 노출시키는 것을 포함한다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention for achieving the above technical problem, a first fin and a second fin extending in a first direction are formed on a substrate, and A device isolation layer is formed on the substrate so that the top is exposed, a gate electrode is formed on the device isolation layer in a second direction crossing the first direction, and epitaxial growth is used on at least one side of both sides of the gate electrode. And forming a source or drain, forming the source or drain, and exposing the device isolation layer by etching the gate electrode positioned between the first fin and the second fin.

본 발명의 몇몇 실시예에서, 상기 게이트 전극을 식각하는 것은, 이방성 건식 식각 공정을 이용할 수 있다.In some embodiments of the present invention, the gate electrode may be etched using an anisotropic dry etching process.

본 발명의 몇몇 실시예에서, 상기 게이트 전극을 형성하는 것은, 상기 제1 및 제2 핀 상에 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 게이트 전극층을 형성하고, 상기 게이트 전극층 상에 하드 마스크층을 형성하는 것을 포함할 수 있다.In some embodiments of the present invention, forming the gate electrode includes forming a gate insulating layer on the first and second fins, forming a gate electrode layer on the gate insulating layer, and forming the gate electrode on the gate electrode layer. It may include forming a mask layer.

본 발명의 몇몇 실시예에서, 상기 하드 마스크층을 이용하여, 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 이용하여 상기 제1 및 제2 핀을 동시에 가로지르는 상기 게이트 전극을 형성할 수 있다.In some embodiments of the present invention, a hard mask pattern may be formed by using the hard mask layer, and the gate electrode may be formed to simultaneously cross the first and second fins by using the hard mask pattern.

본 발명의 몇몇 실시예에서, 상기 게이트 전극의 측면과 상기 제1 및 제2 핀의 상부 측면에 스페이서를 형성하는 것을 더 포함할 수 있다.In some embodiments of the present invention, it may further include forming spacers on side surfaces of the gate electrode and upper side surfaces of the first and second fins.

본 발명의 몇몇 실시예에서, 상기 게이트 전극을 형성한 후, 상기 소오스 또는 드레인을 형성하기 전에, 상기 게이트 전극을 제거하고, 제1 금속층 및 제2 금속층을 포함하는 게이트 구조체를 형성한는 것을 더 포함할 수 있다.In some embodiments of the present invention, after forming the gate electrode, before forming the source or drain, removing the gate electrode, further comprising forming a gate structure including a first metal layer and a second metal layer. can do.

본 발명의 몇몇 실시예에서, 상기 소오스 또는 드레인을 형성하는 것은, 상기 제1 핀의 일부를 리세스 한 뒤, 제1 에피텍셜 공정을 수행하여 제1 소오스 또는 드레인을 형성하고, 상기 제2 핀의 일부를 리세스 한 뒤, 상기 제2 에피텍셜 공정을 수행하여 제2 소오스 또는 드레인을 형성하는 것을 포함할 수 있다.In some embodiments of the present invention, forming the source or drain includes recessing a part of the first fin and then performing a first epitaxial process to form a first source or drain, and the second fin After recessing a part of, the second epitaxial process may be performed to form a second source or drain.

본 발명의 몇몇 실시예에서, 상기 기판은 제1 영역과 제2 영역을 포함하되, 상기 제1 영역은 상기 제1 핀을 포함하는 PMOS 영역을 포함하고, 상기 제2 영역은 상기 제2 핀을 포함하는 NMOS 영역을 포함할 수 있다.In some embodiments of the present invention, the substrate includes a first region and a second region, wherein the first region includes a PMOS region including the first fin, and the second region includes the second fin. It may include a containing NMOS region.

본 발명의 몇몇 실시예에서, 상기 제1 소오스 또는 드레인은 SiGe를 포함하고, 상기 제2 소오스 또는 드레인은 Si 또는 SiC를 포함하고, 상기 제1 및 제2 소오스 또는 드레인의 하부에는 스페이서가 배치될 수 있다.In some embodiments of the present invention, the first source or drain includes SiGe, the second source or drain includes Si or SiC, and a spacer is disposed under the first and second sources or drains. I can.

본 발명의 몇몇 실시예에서, 상기 기판은 제1 영역과 제2 영역을 포함하되, 상기 제1 영역 상에 상기 소오스 또는 드레인을 형성하는 것은, 상기 제2 영역만을 덮는 층간 절연막을 형성하고, 상기 제1 영역 상의 제1 핀의 상부를 리세스하고, 상기 제1 핀의 상면에 에피텍셜 성장을 이용하여 제1 소오스 또는 드레인을 형성하는 것을 포함할 수 있다.In some embodiments of the present invention, the substrate includes a first region and a second region, and forming the source or drain on the first region includes forming an interlayer insulating film covering only the second region, and the It may include recessing an upper portion of the first fin on the first region and forming a first source or drain on the upper surface of the first fin by using epitaxial growth.

본 발명의 몇몇 실시예에서, 상기 제2 영역 상에 상기 소오스 또는 드레인을 형성하는 것은, 상기 제1 영역만을 덮는 층간 절연막을 형성하고, 상기 제2 영역 상의 제2 핀의 상부를 리세스하고, 상기 제2 핀의 상면에 에피텍셜 성장을 이용하여 제2 소오스 또는 드레인을 형성하는 것을 포함할 수 있다.In some embodiments of the present invention, forming the source or drain on the second region includes forming an interlayer insulating film covering only the first region, and recessing an upper portion of the second fin on the second region, It may include forming a second source or drain on the upper surface of the second fin by using epitaxial growth.

본 발명의 몇몇 실시예에서, 상기 제1 및 제2 핀의 상면과 측면은 예각을 형성할 수 있다.In some embodiments of the present invention, upper surfaces and side surfaces of the first and second fins may form an acute angle.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 연장되는 제1 핀 및 제2 핀을 형성하고, 상기 제1 및 제2 핀의 상부가 노출되도록 상기 기판 상에 소자 분리막을 형성하고, 상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 더미 게이트를 형성하고, 상기 더미 게이트 양측 중 적어도 일측에 에피텍셜 성장을 이용하여 소오스 또는 드레인을 형성하고, 상기 더미 게이트를 제거한 뒤, 게이트 구조체를 형성하고, 상기 소오스 또는 드레인을 형성한 뒤, 상기 게이트 구조체를 식각하여 상기 제1 영역에 위치하는 제1 게이트 구조체와, 상기 제1 게이트 구조체와 전기적으로 분리되고 상기 제2 영역에 위치하는 제2 게이트 구조체를 형성하는 것을 포함한다.In a method of manufacturing a semiconductor device according to another embodiment of the present invention for achieving the above technical problem, a first fin and a second fin extending in a first direction are formed on a substrate, and A device isolation layer is formed on the substrate so that the top is exposed, a dummy gate is formed on the substrate in a second direction crossing the first direction, and epitaxial growth is used on at least one of both sides of the dummy gate. A source or drain is formed, the dummy gate is removed, a gate structure is formed, the source or drain is formed, and the gate structure is etched to form a first gate structure located in the first region, and the first gate structure. And forming a second gate structure electrically separated from the first gate structure and positioned in the second region.

본 발명의 몇몇 실시예에서, 상기 게이트 구조체는 게이트 절연막, 제1 금속층, 및 제2 금속층을 포함하고, 상기 게이트 구조체는 상기 소오스 또는 드레인을 형성한 이후, 상기 제1 및 제2 게이트 구조체를 형성하기 전에 형성될 수 있다. In some embodiments of the present invention, the gate structure includes a gate insulating layer, a first metal layer, and a second metal layer, and the gate structure forms the first and second gate structures after forming the source or drain. It can be formed before doing.

본 발명의 몇몇 실시예에서, 상기 게이트 구조체을 식각하는 것은, 이방성 건식 식각 공정을 이용할 수 있다.In some embodiments of the present invention, the gate structure may be etched using an anisotropic dry etching process.

본 발명의 몇몇 실시예에서, 상기 제1 및 제2 핀은 소자 분리막으로 분리되고, 상기 소자 분리막은 상기 제1 및 제2 게이트 구조체의 사이에 위치하고, 상기 소자 분리막의 상면은 일부가 노출될 수 있다.In some embodiments of the present invention, the first and second fins are separated by a device isolation layer, the device isolation layer is positioned between the first and second gate structures, and a portion of the upper surface of the device isolation layer may be exposed. have.

본 발명의 몇몇 실시예에서, 상기 소자 분리막은 STI 또는 DTI를 포함할 수 있다.In some embodiments of the present invention, the device isolation layer may include STI or DTI.

본 발명의 몇몇 실시예에서, 상기 소오스 또는 드레인을 형성하는 것은, 상기 제1 핀의 일부를 리세스 한 뒤, 제1 에피텍셜 공정을 수행하여 제1 소오스 또는 드레인을 형성하고, 상기 제2 핀의 일부를 리세스 한 뒤, 상기 제2 에피텍셜 공정을 수행하여 제2 소오스 또는 드레인을 형성하는 것을 포함할 수 있다.In some embodiments of the present invention, forming the source or drain includes recessing a part of the first fin and then performing a first epitaxial process to form a first source or drain, and the second fin After recessing a part of, the second epitaxial process may be performed to form a second source or drain.

본 발명의 몇몇 실시예에서, 상기 제1 핀은 PMOS 트랜지스터에 포함되고, 상기 제1 에피텍셜 공정은 eSiGe 공정을 포함할 수 있다.In some embodiments of the present invention, the first fin may be included in a PMOS transistor, and the first epitaxial process may include an eSiGe process.

본 발명의 몇몇 실시예에서, 상기 제2 핀은 NMOS 트랜지스터에 포함되고, 상기 제2 에피텍셜 공정은 eSD 공정을 포함할 수 있다.In some embodiments of the present invention, the second fin may be included in the NMOS transistor, and the second epitaxial process may include an eSD process.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역을 포함하는 기판을 형성하고, 상기 제1 영역에서 제1 방향으로 연장되는 제1 핀과, 상기 제2 영역에서 상기 제1 방향으로 연장되는 제2 핀을 형성하고, 상기 제1 및 제2 핀의 상부가 노출되도록 상기 기판 상에 소자 분리막을 형성하고, 상기 소자 분리막 상에 상기 제1 방향과 교차하는 제2 방향으로 게이트 전극을 형성하고, 상기 제1 영역의 상기 제1 핀의 일부를 리세스하고, 상기 제1 영역 상에 제1 에피텍셜 공정을 수행하여 제1 소오스 또는 드레인을 형성하고, 상기 제2 영역의 상기 제2 핀의 일부를 리세스하고, 상기 제2 영역 상에 제2 에피텍셜 공정을 수행하여 제2 소오스 또는 드레인을 형성하고, 상기 제1 및 제2 소오스 또는 드레인을 형성한 뒤, 상기 게이트 구조체를 식각하여 상기 제1 영역에 위치하는 제1 게이트 구조체와, 상기 제1 게이트 구조체와 전기적으로 분리되고 상기 제2 영역에 위치하는 제2 게이트 구조체를 형성하는 것을 포함한다.A semiconductor device according to another embodiment of the present invention for achieving the above technical problem is to form a substrate including a first region and a second region, and a first fin extending in a first direction from the first region , Forming a second fin extending in the first direction in the second region, forming a device isolation layer on the substrate such that upper portions of the first and second fins are exposed, and the first A gate electrode is formed in a second direction crossing the direction, a part of the first fin in the first region is recessed, and a first epitaxial process is performed on the first region to form a first source or drain. Forming, recessing a part of the second fin in the second region, performing a second epitaxial process on the second region to form a second source or drain, and forming the first and second sources or After the drain is formed, the gate structure is etched to form a first gate structure located in the first region and a second gate structure electrically separated from the first gate structure and located in the second region. Includes.

본 발명의 몇몇 실시예에서, 상기 제1 소오스 또는 드레인은 SiGe를 포함하고, 상기 제2 소오스 또는 드레인은 Si 또는 SiC를 포함할 수 있다.In some embodiments of the present invention, the first source or drain may include SiGe, and the second source or drain may include Si or SiC.

본 발명의 몇몇 실시예에서, 상기 게이트 전극의 측면과 상기 제1 및 제2 핀의 상부 측면에 스페이서를 형성하는 것을 더 포함할 수 있다.In some embodiments of the present invention, it may further include forming spacers on side surfaces of the gate electrode and upper side surfaces of the first and second fins.

본 발명의 몇몇 실시예에서, 상기 제1 및 제2 핀은 소자 분리막으로 분리되고, 상기 소자 분리막은 상기 제1 및 제2 게이트 구조체의 사이에 위치하고, 상기 소자 분리막의 상면은 일부가 노출될 수 있다.In some embodiments of the present invention, the first and second fins are separated by a device isolation layer, the device isolation layer is positioned between the first and second gate structures, and a portion of the upper surface of the device isolation layer may be exposed. have.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

도 1 내지 도 16은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17 내지 도 20은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 21 내지 도 29는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 30 내지 도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의한 반도체 장치를 나타낸 도면이다.
도 33 내지 35는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의한 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 36은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의한 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 37은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의한 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.
도 38 내지 도 40은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 의한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.1 to 16 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to a first embodiment of the present invention.
17 to 20 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
21 to 29 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to a third embodiment of the present invention.
30 to 32 are diagrams illustrating a semiconductor device according to a method of manufacturing a semiconductor device according to some embodiments of the present invention.
33 to 35 are circuit diagrams and layout diagrams for describing a semiconductor device according to a method of manufacturing a semiconductor device according to some embodiments of the present invention.
36 is a schematic block diagram illustrating an electronic system including a semiconductor device according to a method of manufacturing a semiconductor device according to some embodiments of the present invention.
37 is a schematic block diagram illustrating an application example of an electronic system including a semiconductor device by a method of manufacturing a semiconductor device according to some embodiments of the present invention.
38 to 40 are exemplary semiconductor systems to which a semiconductor device according to a method of manufacturing a semiconductor device according to some embodiments of the present invention can be applied.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms different from each other, and only these embodiments make the disclosure of the present invention complete, and common knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to the possessor, and the invention is only defined by the scope of the claims. The sizes and relative sizes of components indicated in the drawings may be exaggerated for clarity of description. Throughout the specification, the same reference numerals refer to the same elements, and “and/or” includes each and all combinations of one or more of the recited items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.When an element or layer is referred to as “on” or “on” of another element or layer, it is possible to interpose another layer or other element in the middle as well as directly above the other element or layer. All inclusive. On the other hand, when a device is referred to as "directly on" or "directly on", it indicates that no other device or layer is interposed therebetween.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.Spatially relative terms "below", "beneath", "lower", "above", "upper", etc. It may be used to easily describe the correlation between the device or components and other devices or components. Spatially relative terms should be understood as terms including different directions of the device during use or operation in addition to the directions shown in the drawings. For example, if an element shown in the figure is turned over, an element described as “below” or “beneath” another element may be placed “above” another element. Accordingly, the exemplary term “below” may include both directions below and above. The device may be oriented in other directions, and thus spatially relative terms may be interpreted according to the orientation.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terms used in the present specification are for describing exemplary embodiments and are not intended to limit the present invention. In this specification, the singular form also includes the plural form unless specifically stated in the phrase. As used herein, “comprises” and/or “comprising” do not exclude the presence or addition of one or more other elements other than the mentioned elements.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.Although the first, second, and the like are used to describe various devices or components, it goes without saying that these devices or components are not limited by these terms. These terms are only used to distinguish one device or component from another device or component. Therefore, it goes without saying that the first device or component mentioned below may be a second device or component within the technical idea of the present invention.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used with meanings that can be commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in a commonly used dictionary are not interpreted ideally or excessively unless explicitly defined specifically.

이하에서, 도 1 내지 도 40을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 1 to 40.

도 1 내지 도 16은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.1 to 16 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to a first embodiment of the present invention.

도 1은 마스크 패턴을 이용하여 핀을 형성하는 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 2는 도 1의 A-A선을 따라 자른 단면을 나타낸다.1 is a diagram illustrating a method of manufacturing a semiconductor device in which fins are formed using a mask pattern. FIG. 2 is a cross-sectional view taken along line A-A of FIG. 1.

도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법은 우선 기판(100) 상에 핀(F1~F4)을 형성한다. 기판(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다.1 and 2, in a method of manufacturing a semiconductor device according to a first exemplary embodiment of the present invention, first, fins F1 to F4 are formed on a substrate 100. The substrate 100 may include a first region (I) and a second region (II).

구체적으로, 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. Specifically, the substrate 100 may be, for example, bulk silicon or silicon-on-insulator (SOI). Alternatively, the substrate 100 may be a silicon substrate, or may include other materials such as silicon germanium, indium antimonide, lead tellurium compound, indium arsenic, indium phosphide, gallium arsenide, or gallium antimonide. . Alternatively, the substrate 100 may have an epi layer formed on a base substrate.

핀(F1~F4)은 기판(100) 상에서 제2 방향(Y)을 따라 길게 연장될 수 있다. 핀(F1~F4)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 예를 들어, 제1 영역(Ⅰ)은 제2 방향(Y)으로 형성된 제1 핀(F1)과 제2 핀(F2)을 포함할 수 있고, 제2 영역(Ⅱ)은 제2 방향(Y)으로 형성된 제3 핀(F3)과 제4 핀(F4)을 포함할 수 있다.The fins F1 to F4 may be elongated along the second direction Y on the substrate 100. The fins F1 to F4 may be part of the substrate 100 or may include an epitaxial layer grown from the substrate 100. For example, the first region (I) may include a first fin (F1) and a second fin (F2) formed in the second direction (Y), and the second region (II) is the second direction (Y). ) May include a third fin F3 and a fourth fin F4.

핀(F1~F4)은 기판(100) 상에 형성된 마스크 패턴(105)에 의해 형성될 수 있다. 마스크 패턴(105)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 금속막, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 및/또는 에스오에이치(SOH: Spin On Hard mask) 중 적어도 하나를 포함할 수 있다. 마스크 패턴(105)은 물리 기상 증착 공정(Physical Vapor Deposition Process: PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process: CVD), 원자층 증착(Atomic Layer Deposition: ALD) 또는 스핀 코팅 방법 중에서 적어도 하나의 방식으로 형성될 수 있다.The fins F1 to F4 may be formed by the mask pattern 105 formed on the substrate 100. The mask pattern 105 is at least one of silicon oxide, silicon nitride, silicon oxynitride, metal film, photo resist, SOG (Spin On Glass) and/or SOH (Spin On Hard Mask). It can contain one. The mask pattern 105 is at least one of a physical vapor deposition process (PVD), a chemical vapor deposition process (CVD), an atomic layer deposition (ALD), or a spin coating method. Can be formed in a way.

핀(F1~F4)은 상기 마스크 패턴(105)을 이용한 식각 공정에 의해 형성될 수 있다. 핀(F1~F4)의 하부는 상부보다 넓게 형성될 수 있다. 즉, 핀(F1~F4)은 하부로 갈수록 폭이 증가할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The fins F1 to F4 may be formed by an etching process using the mask pattern 105. The lower portions of the fins F1 to F4 may be formed wider than the upper portions. That is, the width of the fins F1 to F4 may increase toward the bottom. However, the present invention is not limited thereto.

이어서, 도 3을 참조하면, 각각의 핀(F1~F4)과 핀(F1~F4) 사이에 소자 분리막(110)을 형성한다.Next, referring to FIG. 3, a device isolation layer 110 is formed between each of the fins F1 to F4 and the fins F1 to F4.

구체적으로 소자 분리막(110)은 기판(100) 내에 형성되어, 반도체 장치의 활성 영역(미도시)을 정의한다. 소자 분리막(110)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 STI(Shallow Trench Isolation) 구조 또는 DTI(Deep Trench Isolation) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.Specifically, the device isolation layer 110 is formed in the substrate 100 to define an active region (not shown) of the semiconductor device. The device isolation layer 110 may be formed in a shallow trench isolation (STI) structure or a deep trench isolation (DTI) structure, which is advantageous for high integration due to excellent device isolation characteristics and a small occupied area, but is not limited thereto. The device isolation layer 110 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and combinations thereof.

도면에 명확하게 도시하지는 않았으나, 기판(100) 상에 소자 분리막(110) 층을 형성하고, 소자 분리막(110)의 상면이 핀(F1~F4)의 상면과 나란해지도록 평탄화 공정(예를 들어, CMP 공정)을 수행한다. 이를 통해, 핀(F1~F4)의 상면과 소자 분리막(110)의 상면은 동일 평면 상에 위치하게 된다.Although not clearly shown in the drawings, a layer of the device isolation film 110 is formed on the substrate 100, and a planarization process so that the upper surface of the device isolation film 110 is parallel to the upper surfaces of the fins F1 to F4 (for example, , CMP process). Through this, the top surfaces of the fins F1 to F4 and the top surfaces of the device isolation layer 110 are positioned on the same plane.

이어서, 도 4를 참조하면, 식각 공정을 이용하여, 소자 분리막(110)의 상부를 식각한다. 소자 분리막(110)은 제1 깊이로 식각될 수 있다. 이때, 소자 분리막(110)의 식각 공정에서 선택 식각비가 다른 물질을 이용할 수 있다. 따라서, 핀(F1~F4)과 기판(100)을 제외한 소자 분리막(110)의 상부만이 식각될 수 있다. 예를 들어, 상기 식각 공정은 습식 또는 건식 식각 공정을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Next, referring to FIG. 4, an upper portion of the device isolation layer 110 is etched using an etching process. The device isolation layer 110 may be etched to a first depth. In this case, a material having a different selective etching ratio may be used in the etching process of the device isolation layer 110. Accordingly, only the upper portion of the device isolation layer 110 excluding the fins F1 to F4 and the substrate 100 may be etched. For example, the etching process may include a wet or dry etching process. However, the present invention is not limited thereto.

이어서, 도 5을 참조하면, 식각 공정 후의 소자 분리막(110)은 평면이 아닌 오목하거나 볼록한 형상을 가질 수 있다. 예를 들어, 소자 분리막(110)과 핀(F1~F4)이 접하는 부분은 핀(F1~F4)과 핀(F1~F4) 사이의 부분보다 더 많은 식각이 일어날 수 있다. 따라서, 소자 분리막(110)은 볼록한 형상으로 식각될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 도면에 명확하게 도시하지는 않았으나, 소자 분리막(110)은 오목한 형상으로 식각될 수 있다.Subsequently, referring to FIG. 5, the device isolation layer 110 after the etching process may have a concave or convex shape rather than a plane. For example, a portion in contact with the device isolation layer 110 and the fins F1 to F4 may be etched more than a portion between the fins F1 to F4 and the fins F1 to F4. Accordingly, the device isolation layer 110 may be etched into a convex shape. However, the present invention is not limited thereto, and although not clearly illustrated in the drawings, the device isolation layer 110 may be etched into a concave shape.

일 예로, 도 6을 참조하면, 식각 공정 후에, 핀(F1' ~ F4')의 상면과 측면은 예각을 형성할 수 있다. 구체적으로, 소자 분리막(110)의 식각 공정에서 선택 식각비가 다른 물질을 이용하더라도, 소자 분리막(110)과 핀(F1' ~ F4')의 일부는 함께 식각될 수 있다. 이때, 핀(F1' ~ F4')의 상부보다 핀(F1' ~ F4')의 중간부분에서 더 많은 식각이 일어날 수 있다. 따라서, 핀(F1' ~ F4')의 상면과 측면은 90도보다 작은 제1 각도(θ1) 또는 제2 각도(θ2)를 가질 수 있다. 제1 각도(θ1) 또는 제2 각도(θ2)의 크기는 식각 공정에 사용되는 식각 가스의 종류에 따라 변화될 수 있다. 이러한 핀(F1' ~ F4')의 구조는 도 10의 핀(F1' ~ F4')의 측면에 형성된 스페이서(130) 또는 게이트 전극(125)의 식각을 용이하게 할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. For example, referring to FIG. 6, after the etching process, upper and side surfaces of the fins F1 ′ to F4 ′ may form acute angles. Specifically, even if a material having a different selective etch ratio is used in the etching process of the device isolation layer 110, a part of the device isolation layer 110 and the fins F1' to F4' may be etched together. In this case, more etching may occur in the middle portion of the fins F1' to F4' than in the upper portion of the fins F1' to F4'. Accordingly, the top and side surfaces of the fins F1 ′ to F4 ′ may have a first angle θ1 or a second angle θ2 less than 90 degrees. The size of the first angle θ1 or the second angle θ2 may be changed according to the type of etching gas used in the etching process. The structure of the fins F1 ′ to F4 ′ may facilitate etching of the spacer 130 or the gate electrode 125 formed on the side surfaces of the fins F1 ′ to F4 ′ of FIG. 10. However, the present invention is not limited thereto.

이어서, 도 7을 참조하면, 핀(F1~F4)과 소자 분리막(110) 상에 게이트 절연층(122), 게이트 전극층(124), 하드 마스크층(126)을 순차적으로 형성한다.Next, referring to FIG. 7, a gate insulating layer 122, a gate electrode layer 124, and a hard mask layer 126 are sequentially formed on the fins F1 to F4 and the device isolation layer 110.

구체적으로, 게이트 절연층(122)은 핀(F1~F4)과 소자 분리막(110) 상에 컨포멀하게 형성될 수 있다. 게이트 절연층(122)은 핀(F1~F4)과 게이트 전극층(124) 사이에 형성될 수 있다. 게이트 절연층(122)은 소자 분리막(110)과 게이트 전극층(124) 사이에 형성될 수 있다. 또한, 이러한 게이트 절연층(122)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(122)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. Specifically, the gate insulating layer 122 may be conformally formed on the fins F1 to F4 and the device isolation layer 110. The gate insulating layer 122 may be formed between the fins F1 to F4 and the gate electrode layer 124. The gate insulating layer 122 may be formed between the device isolation layer 110 and the gate electrode layer 124. In addition, the gate insulating layer 122 may include a high-k dielectric material having a higher dielectric constant than that of a silicon oxide layer. For example, the gate insulating layer 122 may include HfO2, ZrO2, or Ta2O5.

게이트 전극층(124)은 게이트 절연층(122) 상에 형성될 수 있다. 게이트 전극층(124)은 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 게이트 전극층(124)은 도전성이 높은 메탈을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 몇몇 실시예에서, 게이트 전극층(124)은 폴리 실리콘과 같은 비-메탈(non-metal)로 이루어질 수도 있다.The gate electrode layer 124 may be formed on the gate insulating layer 122. The gate electrode layer 124 may include a conductive material. In some embodiments of the present invention, the gate electrode layer 124 may include a metal having high conductivity, but the present invention is not limited thereto. That is, in some other embodiments of the present invention, the gate electrode layer 124 may be formed of non-metal such as polysilicon.

하드 마스크층(126)은 게이트 전극층(124) 상에 형성될 수 있다. 예를 들어, 하드 마스크층(126)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 금속막, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 및/또는 에스오에이치(SOH: Spin On Hard mask) 중 적어도 하나를 포함할 수 있다. 하드 마스크층(126)은 물리 기상 증착 공정(Physical Vapor Deposition Process: PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process: CVD), 원자층 증착(Atomic Layer Deposition: ALD) 또는 스핀 코팅 방법 중에서 적어도 하나의 방식으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The hard mask layer 126 may be formed on the gate electrode layer 124. For example, the hard mask layer 126 is silicon oxide, silicon nitride, silicon oxynitride, metal film, photo resist, SOG (Spin On Glass) and/or SOH (Spin On). Hard mask). The hard mask layer 126 is at least one of a physical vapor deposition process (PVD), a chemical vapor deposition process (CVD), an atomic layer deposition (ALD), or a spin coating method. It can be formed in the way of However, the present invention is not limited thereto.

이어서, 도 8을 참조하면, 식각 공정에 의해 하드 마스크층(126)으로부터 하드 마스크 패턴(127)이 형성될 수 있다. 하드 마스크 패턴(127)은 제2 방향(Y)으로 연장된 핀(F1~F4)과 교차하는 방향으로 형성될 수 있다. 예를 들어, 하드 마스크 패턴(127)은 제1 방향(X)으로 연장되도록 형성될 수 있다.Subsequently, referring to FIG. 8, a hard mask pattern 127 may be formed from the hard mask layer 126 by an etching process. The hard mask pattern 127 may be formed in a direction crossing the fins F1 to F4 extending in the second direction Y. For example, the hard mask pattern 127 may be formed to extend in the first direction X.

이어서, 도 9를 참조하면, 하드 마스크 패턴(127)을 식각 마스크로 이용하여 게이트 절연막(123)과 게이트 전극(125)을 형성할 수 있다. 이에 따라, 게이트 절연막(123)과 게이트 전극(125)은 핀(F1~F4)이 연장되는 제2 방향(Y)과 교차하는 제1 방향(X)으로 연장되도록 형성될 수 있다. 예를 들어, 제2 방향(Y)은 제1 방향(X)과 직교할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Next, referring to FIG. 9, a gate insulating layer 123 and a gate electrode 125 may be formed by using the hard mask pattern 127 as an etching mask. Accordingly, the gate insulating layer 123 and the gate electrode 125 may be formed to extend in a first direction X crossing the second direction Y in which the fins F1 to F4 extend. For example, the second direction Y may be orthogonal to the first direction X. However, the present invention is not limited thereto.

이어서, 도 10을 참조하면, 게이트 전극(125)의 측벽 및 핀(F1~F4)의 상부 측벽에 스페이서(130)가 형성된다. Next, referring to FIG. 10, spacers 130 are formed on the sidewalls of the gate electrode 125 and the upper sidewalls of the fins F1 to F4.

예를 들어, 게이트 전극(125)이 형성된 결과물 상에 절연막을 형성한 후 에치백 공정을 진행하여, 스페이서(130)가 형성될 수 있다. 스페이서(130)는 하드 마스크 패턴(127)의 상면, 핀(F1~F4)의 상면을 노출할 수 있다. 스페이서(130)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다. For example, the spacer 130 may be formed by forming an insulating layer on the resultant gate electrode 125 and then performing an etchback process. The spacer 130 may expose an upper surface of the hard mask pattern 127 and an upper surface of the fins F1 to F4. The spacer 130 may be a silicon nitride film or a silicon oxynitride film.

스페이서(130)는 게이트 전극(125)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(130)는 도 10에 도시된 것과 같이 게이트 전극(125)의 양 측에 배치될 수 있다. 도 10에서는 스페이서(130)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(130)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(130)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 있다.The spacer 130 may be disposed on at least one side of the gate electrode 125. Specifically, the spacers 130 may be disposed on both sides of the gate electrode 125 as shown in FIG. 10. In FIG. 10, one side of the spacer 130 is illustrated as a curve, but the present invention is not limited thereto. The shape of the spacer 130 may be changed as much as possible. For example, in some embodiments of the present invention, the shape of the spacer 130 may be deformed into an I-shape or an L-shape, unlike the illustrated one.

이어서, 도 11 및 도 12를 참조하면, 기판(100)의 제1 영역(Ⅰ)만을 덮는 제1 층간 절연막(142)을 형성한다. 제1 층간 절연막(142)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.Next, referring to FIGS. 11 and 12, a first interlayer insulating layer 142 covering only the first region (I) of the substrate 100 is formed. The first interlayer insulating film 142 is borosilicate glass (BSG), phosphoSilicate glass (PSG), borophosphosilicate glass (BPSG), undoped silicate glass (USG), tetraethyl orthosilicate glass (TEOS), or high density plasma-CVD (HDP-CVD). It may be formed using silicon oxide such as.

이어서, 기판(100)의 제2 영역(Ⅱ) 상의 제3 핀(F3) 및 제4 핀(F4)의 상부를 리세스한다. 이를 통해, 게이트 전극(125) 양측의 제3 핀(F3) 및 제4 핀(F4)이 노출된 부분은 상면의 높이가 낮아질 수 있다. 상기 리세스 과정에서 스페이서(130)의 일부는 제3 핀(F3) 및 제4 핀(F4)과 함께 식각될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.Subsequently, upper portions of the third fin F3 and the fourth fin F4 on the second region II of the substrate 100 are recessed. As a result, the height of the upper surface of the exposed portion of the third fin F3 and the fourth fin F4 on both sides of the gate electrode 125 may be lowered. During the recess process, a part of the spacer 130 may be etched together with the third fin F3 and the fourth fin F4. However, the present invention is not limited thereto.

이어서, 상기 제3 핀(F3) 및 제4 핀(F4)의 상면에 에피텍셜 성장을 이용하여 제1 소오스 또는 드레인(152)을 형성할 수 있다. 상기 에피텍셜 성장 공정은 eSiGe 공정을 포함할 수 있다. 반도체 기판(100) 상에 에피택셜층을 성장시키는 방법으로는, 고상 에피택시 기술(solid phase epitaxy, SPE), 액상 에피택시 기술(liquid phase epitaxy, LPE) 및 기상 에피택시 기술(vapor phase epitaxy, VPE)중 어느 하나가 사용될 수 있다. 예를 들어, 제1 실시예에 따른 반도체 장치의 제조 방법에서는 실리콘(Si) 및 게르마늄(Ge)을 포함하는 소스 가스를 이용하여 대략 500~800℃의 온도에서 단결정의 에피택셜층을 성장시킨다. 이에 의해, 반도체 기판(100) 상에는 실리콘-게르마늄(Si-Ge)을 포함하는 단결정 에피택셜층이 형성된다. 이후, 상기 성장된 실리콘-게르마늄(Si-Ge) 단결정 에피택셜층을 안정화시키기 위하여, 소정의 열처리 단계를 더 실시할 수 있다. 그 결과, 상기 제1 소오스 또는 드레인(152)은 SiGe를 포함할 수 있다. 제2 영역(Ⅱ)은 PMOS 트랜지스터로 동작할 수 있다. 또한, 제1 소오스 또는 드레인(152)의 하부에는 스페이서(130)가 배치될 수 있다.Subsequently, a first source or drain 152 may be formed on the upper surfaces of the third fin F3 and the fourth fin F4 by using epitaxial growth. The epitaxial growth process may include an eSiGe process. As a method of growing an epitaxial layer on the semiconductor substrate 100, solid phase epitaxy (SPE), liquid phase epitaxy (LPE), and vapor phase epitaxy (vapor phase epitaxy) technology, VPE) can be used. For example, in the method of manufacturing a semiconductor device according to the first embodiment, a single crystal epitaxial layer is grown at a temperature of approximately 500 to 800°C using a source gas including silicon (Si) and germanium (Ge). Accordingly, a single crystal epitaxial layer including silicon-germanium (Si-Ge) is formed on the semiconductor substrate 100. Thereafter, in order to stabilize the grown silicon-germanium (Si-Ge) single crystal epitaxial layer, a predetermined heat treatment step may be further performed. As a result, the first source or drain 152 may include SiGe. The second region II may operate as a PMOS transistor. In addition, a spacer 130 may be disposed under the first source or drain 152.

이어서, 도 13 내지 도 15를 참조하면, 제1 층간 절연막(142)을 제거하고, 기판(100)의 제2 영역(Ⅱ)만을 덮는 제2 층간 절연막(144)을 형성한다. 제2 층간 절연막(144)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.Subsequently, referring to FIGS. 13 to 15, the first interlayer insulating layer 142 is removed, and a second interlayer insulating layer 144 covering only the second region II of the substrate 100 is formed. The second interlayer insulating layer 144 is borosilicate glass (BSG), phosphoSilicate glass (PSG), borophosphosilicate glass (BPSG), undoped silicate glass (USG), tetraethyl orthosilicate glass (TEOS), or high density plasma-CVD (HDP-CVD). It may be formed using silicon oxide such as.

이어서, 기판(100)의 제1 영역(Ⅰ) 상의 제1 핀(F1) 및 제2 핀(F2)의 상부를 리세스한다. 이를 통해, 게이트 전극(125) 양측의 제1 핀(F1) 및 제2 핀(F2)이 노출된 부분은 상면의 높이가 낮아질 수 있다. 상기 리세스 과정에서 스페이서(130)의 일부는 제1 핀(F1) 및 제2 핀(F2)과 함께 식각될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Subsequently, upper portions of the first fin F1 and the second fin F2 on the first region (I) of the substrate 100 are recessed. As a result, the height of the upper surface of the exposed portion of the first fin F1 and the second fin F2 on both sides of the gate electrode 125 may be lowered. During the recess process, a portion of the spacer 130 may be etched together with the first fin F1 and the second fin F2. However, the present invention is not limited thereto.

이어서, 상기 제1 핀(F1) 및 제2 핀(F2)의 상면에 에피텍셜 성장을 이용하여 제2 소오스 또는 드레인(154)을 형성할 수 있다. 상기 에피텍셜 성장 공정은 eSD 공정을 포함할 수 있다. 예를 들어, 제1 실시예에 따른 반도체 장치의 제조 방법에서는 실리콘(Si) 또는 실리콘 카바이드(SiC)를 포함하는 소스 가스를 이용하여 대략 500~800℃의 온도에서 단결정의 에피택셜층을 성장시킨다. 이에 의해, 반도체 기판(100) 상에는 실리콘(Si) 또는 실리콘 카바이드(SiC)를 포함하는 단결정 에피택셜층이 형성된다. 이후, 상기 성장된 단결정 에피택셜층을 안정화시키기 위하여, 소정의 열처리 단계를 더 실시할 수 있다. 그 결과, 상기 제2 소오스 또는 드레인(154)은 실리콘(Si) 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 제1 영역(Ⅰ)은 NMOS 트랜지스터로 동작할 수 있다. 또한, 제2소오스 또는 드레인(154)의 하부에는 스페이서(130)가 배치될 수 있다.Subsequently, a second source or drain 154 may be formed on the upper surfaces of the first fin F1 and the second fin F2 by using epitaxial growth. The epitaxial growth process may include an eSD process. For example, in the method of manufacturing a semiconductor device according to the first embodiment, a single crystal epitaxial layer is grown at a temperature of approximately 500 to 800°C using a source gas containing silicon (Si) or silicon carbide (SiC). . Accordingly, a single crystal epitaxial layer including silicon (Si) or silicon carbide (SiC) is formed on the semiconductor substrate 100. Thereafter, in order to stabilize the grown single crystal epitaxial layer, a predetermined heat treatment step may be further performed. As a result, the second source or drain 154 may include silicon (Si) or silicon carbide (SiC). The first region I may operate as an NMOS transistor. In addition, a spacer 130 may be disposed under the second source or drain 154.

반도체 장치가 PMOS 트랜지스터인 경우, 소오스 또는 드레인(152)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀(F3, F4)에 압축 스트레스를 가하여, 채널 영역의 캐리어인 홀(hole)의 이동도(mobility)를 향상시킬 수 있다. When the semiconductor device is a PMOS transistor, the source or drain 152 may include a compressive stress material. For example, the compressive stress material may be a material having a large lattice constant compared to Si, and may be, for example, SiGe. The compressive stress material may apply compressive stress to the fins F3 and F4 to improve mobility of holes, which are carriers in the channel region.

이와는 달리, 반도체 소자가 NMOS 트랜지스터인 경우, 소오스 또는 드레인(154)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 소오스 또는 드레인(152, 154)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. In contrast, when the semiconductor device is an NMOS transistor, the source or drain 154 may be the same material as the substrate 100 or a tensile stress material. For example, when the substrate 100 is Si, the sources or drains 152 and 154 may be Si or a material having a smaller lattice constant than Si (eg, SiC).

위에서는 PMOS 트랜지스터와 NMOS 트랜지스터가 순차적으로 형성되는 것으로 설명하였으나, 다만, 본 발명이 이에 한정되는 것은 아니고, PMOS 트랜지스터와 NMOS 트랜지스터의 형성 순서는 변경될 수 있다. 또한, PMOS 트랜지스터와 NMOS 트랜지스터가 형성되는 위치도 변경될 수 있다.Although it has been described above that the PMOS transistor and the NMOS transistor are sequentially formed, the present invention is not limited thereto, and the order of formation of the PMOS transistor and the NMOS transistor may be changed. Also, the positions where the PMOS transistor and the NMOS transistor are formed may be changed.

이어서, 도 16을 참조하면, 상기 제1 및 제2 소오스 또는 드레인(154)을 형성한 뒤, 제2 핀(F2) 및 상기 제3 핀(F3) 사이에 위치하는 게이트 전극(125)을 식각하여 소자 분리막(110)을 노출시킬 수 있다. 구체적으로, 기판(100) 상의 제1 영역(Ⅰ)과 제2 영역(Ⅱ)의 경계에 해당하는 소자 분리막(110)을 노출시키도록 제2 방향(Y)으로 게이트 전극(125)을 식각할 수 있다. 상기 식각 공정은 이등성 식각을 이용할 수 있으며, 건식 식각 공정을 이용할 수 있다. Subsequently, referring to FIG. 16, after forming the first and second sources or drains 154, the gate electrode 125 positioned between the second fin F2 and the third fin F3 is etched. Thus, the device isolation layer 110 may be exposed. Specifically, the gate electrode 125 is etched in the second direction (Y) to expose the device isolation layer 110 corresponding to the boundary between the first region (I) and the second region (II) on the substrate 100. I can. The etching process may use an isotropic etching process or a dry etching process.

에칭(etching) 또는 식각은 건식 식각과 습식 식각으로 크게 나눌 수 있다. 습식 식각은 반응성 용액을 사용하여 물질을 선택적으로 제거할 때 사용하는 방법으로, 이와 같은 습식 식각을 이용하는 경우에는 등방성(isotrope) 식각, 즉 수직 방향의 식각 속도와 수평 방향의 식각 속도가 같은 식각이 이루어 진다.Etching or etching can be broadly divided into dry etching and wet etching. Wet etching is a method used to selectively remove substances using a reactive solution. In the case of using such wet etching, isotrope etching, that is, etching at the same rate in the vertical direction and in the horizontal direction is performed. It is done.

반응성 기체나 증기를 이용하는 건식 식각의 경우는 습식 식각의 경우와 마찬가지로 등방성 식각이 이루어지나, 플라즈마를 이용하여 분해된 가스나 이온을 이용하여 건식 식각하는 경우는 이방성(anisotropy) 식각이 이루어 진다. 플라즈마 식각의 경우는 측면 방향인 x방향의 식각 속도와 저면 방향인 z 방향의 식각 속도가 같은 속도로 진행이 되는 등방성 식각과 달리 z방향의 식각 속도가 x방향의 식각 속도보다 빠른 비등방성 식각, 즉 이방성 식각이 된다. 따라서, 게이트 전극(125)을 식각하는 공정은 플라즈마 식각을 이용할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. In the case of dry etching using reactive gas or vapor, isotropic etching is performed as in the case of wet etching, but when dry etching is performed using gas or ions decomposed using plasma, anisotropy etching is performed. In the case of plasma etching, unlike isotropic etching in which the etch rate in the x direction in the lateral direction and the etch rate in the z direction in the bottom direction proceed at the same rate, an anisotropic etching rate in the z direction is faster than that in the x direction. That is, it becomes anisotropic etching. Accordingly, the process of etching the gate electrode 125 may use plasma etching. However, the present invention is not limited thereto.

상기 식각 공정시, 게이트 전극(125)과 함께 게이트 절연막(123), 하드 마스크 패턴(127), 스페이서(130)도 함께 식각될 수 있다. 또한, 소자 분리막(110)의 일부도 식각될 수 있고, 소자 분리막(110)의 일부는 외부로 노출될 수 있다. 이에 따라, 제1 영역(Ⅰ)에는 제1 게이트 구조체(120A)가 제2 영역(Ⅱ)에는 제2 게이트 구조체(120B)가 형성되고, 제1 게이트 구조체(120A)와 제2 게이트 구조체(120B) 사이에는 제1 트렌치(R1)가 형성될 수 있다. 제1 게이트 구조체(120A)와 제2 게이트 구조체(120B)는 전기적으로 분리되고, 별개의 트랜지스터로 동작할 수 있다.During the etching process, the gate insulating layer 123, the hard mask pattern 127, and the spacer 130 may be etched together with the gate electrode 125. Also, a part of the device isolation layer 110 may be etched, and a part of the device isolation layer 110 may be exposed to the outside. Accordingly, the first gate structure 120A is formed in the first region (I) and the second gate structure 120B is formed in the second region (II), and the first gate structure 120A and the second gate structure 120B are formed. A first trench R1 may be formed between ). The first gate structure 120A and the second gate structure 120B are electrically separated and may operate as separate transistors.

위에서 설명한 것처럼, 소오스 또는 드레인(152, 154)을 형성한 뒤에 게이트 전극(125)을 식각하는 경우, 소오스 또는 드레인(152, 154)의 에피텍셜 성장이 완료된 후에 반도체 장치를 단락시킬 수 있다. 만약, 반도체 장치를 단락시킨 후에 에피텍셜 성장 공정을 진행하는 경우, 게이트, 소오스 또는 드레인의 측벽이 에피텍셜 성장시 노출됨에 따라 반도체 방치의 특성이 변화되는 불량이 발생할 수 있다. 이에 반해, 에피텍셜 성장 공정을 진행한 후에 소자를 단락시키는 경우, 상기 불량을 줄일 수 있고, 게이트 측벽의 결함이 줄어듬에 따라 반도체 장치의 성능도 개선시킬 수 있다.As described above, when the gate electrode 125 is etched after the sources or drains 152 and 154 are formed, the semiconductor device may be short-circuited after epitaxial growth of the sources or drains 152 and 154 is completed. If the epitaxial growth process is performed after the semiconductor device is short-circuited, a defect may occur in which the characteristics of the semiconductor neglect change as the sidewalls of the gate, source, or drain are exposed during epitaxial growth. On the other hand, when the device is short-circuited after the epitaxial growth process is performed, the defects can be reduced, and as defects on the sidewalls of the gate are reduced, the performance of the semiconductor device can be improved.

도 17 내지 도 20은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.17 to 20 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention. For convenience of description, hereinafter, redundant descriptions of the same matters as those of the above-described embodiment will be omitted, and differences will be mainly described.

본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 일부는 도 1 내지 도 15를 참조하여 설명한 제1 실시예에 따른 반도체 장치의 제조 방법과 실질적으로 동일하다.Part of the method of manufacturing the semiconductor device according to the second exemplary embodiment of the present invention is substantially the same as the method of manufacturing the semiconductor device according to the first exemplary embodiment described with reference to FIGS. 1 to 15.

도 15에 이어서, 도 17을 참조하면, 제1 및 제2 소오스 또는 드레인(152, 154)이 형성된 결과물 상에, 층간 절연막(146)이 형성된다. 층간 절연막(146)은 예를 들어, 실리콘 산화막일 수 있다. Subsequent to FIG. 15, referring to FIG. 17, an interlayer insulating layer 146 is formed on a result of forming the first and second sources or drains 152 and 154. The interlayer insulating layer 146 may be, for example, a silicon oxide layer.

이어서, 게이트 전극(125)의 상면이 노출될 때까지, 층간 절연막(146)을 평탄화한다. 그 결과, 하드 마스크 패턴(127)이 제거되고 게이트 전극(125)의 상면이 노출될 수 있다. 상기 게이트 전극(125)은 더미 게이트 전극으로 이용될 수 있다.Subsequently, the interlayer insulating film 146 is planarized until the upper surface of the gate electrode 125 is exposed. As a result, the hard mask pattern 127 may be removed and the upper surface of the gate electrode 125 may be exposed. The gate electrode 125 may be used as a dummy gate electrode.

도 18을 참조하면, 게이트 절연막(123) 및 게이트 전극(125)이 제거된다. 게이트 절연막(123) 및 게이트 전극(125)이제거됨에 따라, 소자 분리막(110)이 노출되는 트렌치(161)가 형성되고, 핀(F1~F4)의 일부가 노출될 수 있다.Referring to FIG. 18, the gate insulating layer 123 and the gate electrode 125 are removed. As the gate insulating layer 123 and the gate electrode 125 are removed, a trench 161 through which the device isolation layer 110 is exposed may be formed, and some of the fins F1 to F4 may be exposed.

도 19를 참조하면, 트렌치(161) 내에 게이트 절연막(162) 및 게이트 전극(164)이 형성된다. Referring to FIG. 19, a gate insulating layer 162 and a gate electrode 164 are formed in the trench 161.

게이트 절연막(162)은 트렌치(161)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 게이트 절연막(162) 상에 금속층(MG1, MG2)을 포함하는 게이트 전극(164)이 형성될 수 있다. The gate insulating layer 162 may be formed substantially conformally along sidewalls and lower surfaces of the trenches 161. A gate electrode 164 including metal layers MG1 and MG2 may be formed on the gate insulating layer 162.

구체적으로, 게이트 절연막(162)은 핀(F1~F4)과 게이트 전극(164) 사이에 형성될 수 있다. 게이트 절연막(162)은 핀(F1~F4)의 상부에 형성될 수 있다. 또한, 게이트 절연막(162)은 게이트 전극(164)과 소자 분리막(110) 사이에 배치될 수 있다. 이러한 게이트 절연막(162)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(162)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. Specifically, the gate insulating layer 162 may be formed between the fins F1 to F4 and the gate electrode 164. The gate insulating layer 162 may be formed on the fins F1 to F4. Also, the gate insulating layer 162 may be disposed between the gate electrode 164 and the device isolation layer 110. The gate insulating layer 162 may include a high-k dielectric material having a higher dielectric constant than that of the silicon oxide layer. For example, the gate insulating layer 162 may include HfO2, ZrO2, or Ta2O5.

게이트 전극(164)은 핀(F1~F4) 상에, 핀(F1~F4)과 교차하도록 형성될 수 있다. 게이트 전극(164)은 제1 방향(X)으로 연장될 수 있다. The gate electrode 164 may be formed on the fins F1 to F4 to cross the fins F1 to F4. The gate electrode 164 may extend in the first direction (X).

게이트 전극(164)은 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(164)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(164)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.Two or more metal layers MG1 and MG2 may be stacked on the gate electrode 164. The first metal layer MG1 controls the work function, and the second metal layer MG2 fills the space formed by the first metal layer MG1. For example, the first metal layer MG1 may include at least one of TiN, TaN, TiC, and TaC. In addition, the second metal layer MG2 may include W or Al. Alternatively, the gate electrode 164 may be made of Si, SiGe, or the like, not metal. The gate electrode 164 may be formed through, for example, a replacement process, but is not limited thereto.

이어서, 도 20을 참조하면, 제2 핀(F2) 및 상기 제3 핀(F3) 사이에 위치하는 게이트 전극(164)을 식각하여 소자 분리막(110)을 노출시킬 수 있다. 구체적으로, 기판(100) 상의 제1 영역(Ⅰ)과 제2 영역(Ⅱ)의 경계에 해당하는 소자 분리막(110)을 노출시키도록 제2 방향(Y)으로 게이트 전극(164)을 식각할 수 있다. 상기 식각 공정은 이등성 식각을 이용할 수 있으며, 건식 식각 공정을 이용할 수 있다.Subsequently, referring to FIG. 20, the device isolation layer 110 may be exposed by etching the gate electrode 164 positioned between the second fin F2 and the third fin F3. Specifically, the gate electrode 164 is etched in the second direction (Y) to expose the device isolation layer 110 corresponding to the boundary between the first region (I) and the second region (II) on the substrate 100. I can. The etching process may use an isotropic etching process or a dry etching process.

상기 식각 공정시, 게이트 전극(164)과 함께 게이트 절연막(162), 스페이서(130)도 함께 식각될 수 있다. 또한, 소자 분리막(110)의 일부도 식각될 수 있고, 소자 분리막(110)의 일부는 외부로 노출될 수 있다. 이에 따라, 제1 영역(Ⅰ)에는 제1 게이트 구조체(220A)가 제2 영역(Ⅱ)에는 제2 게이트 구조체(220B)가 형성되고, 제1 게이트 구조체(220A)와 제2 게이트 구조체(220B) 사이에는 제2 트렌치(R2)가 형성될 수 있다. 제1 게이트 구조체(220A)와 제2 게이트 구조체(220B)는 전기적으로 분리되고, 별개의 트랜지스터로 동작할 수 있다.During the etching process, the gate insulating layer 162 and the spacer 130 may be etched together with the gate electrode 164. Also, a part of the device isolation layer 110 may be etched, and a part of the device isolation layer 110 may be exposed to the outside. Accordingly, the first gate structure 220A is formed in the first region (I), the second gate structure 220B is formed in the second region (II), and the first gate structure 220A and the second gate structure 220B are formed. A second trench R2 may be formed between ). The first gate structure 220A and the second gate structure 220B are electrically separated and may operate as separate transistors.

본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법은 도 16을 참조하여 설명한 제1 실시예에 따른 반도체 장치의 제조 방법과 실질적으로 동일한 효과를 낼 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The method of manufacturing the semiconductor device according to the second exemplary embodiment of the present invention may have substantially the same effect as the method of manufacturing the semiconductor device according to the first exemplary embodiment described with reference to FIG. 16. However, the present invention is not limited thereto.

도 21 내지 도 29는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.21 to 29 are diagrams of intermediate steps for explaining a method of manufacturing a semiconductor device according to a third embodiment of the present invention. For convenience of description, hereinafter, redundant descriptions of the same matters as those of the above-described embodiment will be omitted, and differences will be mainly described.

본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 일부는 도 1 내지 도 10를 참조하여 설명한 제1 실시예에 따른 반도체 장치의 제조 방법과 실질적으로 동일하다.Part of the method of manufacturing a semiconductor device according to the third exemplary embodiment of the present invention is substantially the same as the method of manufacturing the semiconductor device according to the first exemplary embodiment described with reference to FIGS. 1 to 10.

도 10에 이어서, 도 21을 참조하면, 스페이서(130)가 형성된 결과물 상에, 층간 절연막(146)이 형성된다. 층간 절연막(146)은 예를 들어, 실리콘 산화막일 수 있다. Subsequent to FIG. 10, referring to FIG. 21, an interlayer insulating layer 146 is formed on the resultant spacer 130 formed thereon. The interlayer insulating layer 146 may be, for example, a silicon oxide layer.

이어서, 게이트 전극(125)의 상면이 노출될 때까지, 층간 절연막(146)을 평탄화한다. 그 결과, 하드 마스크 패턴(127)이 제거되고 게이트 전극(125)의 상면이 노출될 수 있다. 상기 게이트 전극(125)은 더미 게이트 전극으로 이용될 수 있다.Subsequently, the interlayer insulating film 146 is planarized until the upper surface of the gate electrode 125 is exposed. As a result, the hard mask pattern 127 may be removed and the upper surface of the gate electrode 125 may be exposed. The gate electrode 125 may be used as a dummy gate electrode.

도 22를 참조하면, 게이트 절연막(123) 및 게이트 전극(125)이 제거된다. 더미 게이트 절연막(123) 및 게이트 전극(125)의 제거됨에 따라, 소자 분리막(110)이 노출되는 트렌치(161)가 형성되고, 핀(F1~F4)의 일부가 노출될 수 있다.Referring to FIG. 22, the gate insulating layer 123 and the gate electrode 125 are removed. As the dummy gate insulating layer 123 and the gate electrode 125 are removed, a trench 161 through which the device isolation layer 110 is exposed may be formed, and some of the fins F1 to F4 may be exposed.

도 23을 참조하면, 트렌치(161) 내에 게이트 절연막(162) 및 게이트 전극(164)이 형성된다. Referring to FIG. 23, a gate insulating layer 162 and a gate electrode 164 are formed in the trench 161.

게이트 절연막(162)은 트렌치(161)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 게이트 절연막(162) 상에 금속층(MG1, MG2)을 포함하는 게이트 전극(164)이 형성될 수 있다. The gate insulating layer 162 may be formed substantially conformally along sidewalls and lower surfaces of the trenches 161. A gate electrode 164 including metal layers MG1 and MG2 may be formed on the gate insulating layer 162.

게이트 전극(164)은 핀(F1~F4) 상에, 핀(F1~F4)과 교차하도록 형성될 수 있다. 게이트 전극(164)은 제1 방향(X)으로 연장될 수 있다. 게이트 전극(164)은 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. The gate electrode 164 may be formed on the fins F1 to F4 to cross the fins F1 to F4. The gate electrode 164 may extend in the first direction (X). Two or more metal layers MG1 and MG2 may be stacked on the gate electrode 164. The first metal layer MG1 controls the work function, and the second metal layer MG2 fills the space formed by the first metal layer MG1.

이어서, 도 24 및 도 25를 참조하면, 기판(100)의 제1 영역(Ⅰ)만을 덮는 제1 층간 절연막(142)을 형성한다. 제1 층간 절연막(142)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.Next, referring to FIGS. 24 and 25, a first interlayer insulating layer 142 covering only the first region (I) of the substrate 100 is formed. The first interlayer insulating film 142 is borosilicate glass (BSG), phosphoSilicate glass (PSG), borophosphosilicate glass (BPSG), undoped silicate glass (USG), tetraethyl orthosilicate glass (TEOS), or high density plasma-CVD (HDP-CVD). It may be formed using silicon oxide such as.

이어서, 기판(100)의 제2 영역(Ⅱ) 상의 제3 핀(F3) 및 제4 핀(F4)의 상부를 리세스한다. 이를 통해, 게이트 전극(164) 양측의 제3 핀(F3) 및 제4 핀(F4)이 노출된 부분은 상면의 높이가 낮아질 수 있다. 상기 리세스 과정에서 스페이서(130)의 일부는 제3 핀(F3) 및 제4 핀(F4)과 함께 식각될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Subsequently, upper portions of the third fin F3 and the fourth fin F4 on the second region II of the substrate 100 are recessed. As a result, the height of the upper surface of the exposed portion of the third fin F3 and the fourth fin F4 on both sides of the gate electrode 164 may be lowered. During the recess process, a part of the spacer 130 may be etched together with the third fin F3 and the fourth fin F4. However, the present invention is not limited thereto.

이어서, 상기 제3 핀(F3) 및 제4 핀(F4)의 상면에 에피텍셜 성장을 이용하여 제1 소오스 또는 드레인(152)을 형성할 수 있다. 상기 에피텍셜 성장 공정은 eSiGe 공정을 포함할 수 있다. 그 결과, 상기 제1 소오스 또는 드레인(152)은 SiGe를 포함할 수 있다. 제2 영역(Ⅱ)은 PMOS 트랜지스터로 동작할 수 있다. 또한, 제1 소오스 또는 드레인(152)의 하부에는 스페이서(130)가 배치될 수 있다.Subsequently, a first source or drain 152 may be formed on the upper surfaces of the third fin F3 and the fourth fin F4 by using epitaxial growth. The epitaxial growth process may include an eSiGe process. As a result, the first source or drain 152 may include SiGe. The second region II may operate as a PMOS transistor. In addition, a spacer 130 may be disposed under the first source or drain 152.

이어서, 도 26 내지 도 28을 참조하면, 제1 층간 절연막(142)을 제거하고, 기판(100)의 제2 영역(Ⅱ)만을 덮는 제2 층간 절연막(144)을 형성한다. Subsequently, referring to FIGS. 26 to 28, the first interlayer insulating layer 142 is removed, and a second interlayer insulating layer 144 covering only the second region II of the substrate 100 is formed.

이어서, 기판(100)의 제1 영역(Ⅰ) 상의 제1 핀(F1) 및 제2 핀(F2)의 상부를 리세스한다. 이를 통해, 게이트 전극(164) 양측의 제1 핀(F1) 및 제2 핀(F2)이 노출된 부분은 상면의 높이가 낮아질 수 있다. 상기 리세스 과정에서 스페이서(130)의 일부는 제1 핀(F1) 및 제2 핀(F2)과 함께 식각될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Subsequently, upper portions of the first fin F1 and the second fin F2 on the first region (I) of the substrate 100 are recessed. As a result, the height of the upper surface of the exposed portion of the first fin F1 and the second fin F2 on both sides of the gate electrode 164 may be lowered. During the recess process, a portion of the spacer 130 may be etched together with the first fin F1 and the second fin F2. However, the present invention is not limited thereto.

이어서, 상기 제1 핀(F1) 및 제2 핀(F2)의 상면에 에피텍셜 성장을 이용하여 제2 소오스 또는 드레인(154)을 형성할 수 있다. 상기 에피텍셜 성장 공정은 eSD 공정을 포함할 수 있다. 그 결과, 상기 제2 소오스 또는 드레인(154)은 실리콘(Si) 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 제1 영역(Ⅰ)은 NMOS 트랜지스터로 동작할 수 있다. 또한, 제2 소오스 또는 드레인(154)의 하부에는 스페이서(130)가 배치될 수 있다.Subsequently, a second source or drain 154 may be formed on the upper surfaces of the first fin F1 and the second fin F2 by using epitaxial growth. The epitaxial growth process may include an eSD process. As a result, the second source or drain 154 may include silicon (Si) or silicon carbide (SiC). The first region I may operate as an NMOS transistor. In addition, a spacer 130 may be disposed under the second source or drain 154.

반도체 장치가 PMOS 트랜지스터인 경우, 소오스 또는 드레인(152, 154)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀(F1~F4)(F3, F4)에 압축 스트레스를 가하여, 채널 영역의 캐리어인 홀(hole)의 이동도(mobility)를 향상시킬 수 있다. When the semiconductor device is a PMOS transistor, the sources or drains 152 and 154 may include a compressive stress material. For example, the compressive stress material may be a material having a large lattice constant compared to Si, and may be, for example, SiGe. The compressive stress material may apply compressive stress to the fins F1 to F4 (F3 and F4) to improve mobility of holes, which are carriers in the channel region.

이와는 달리, 반도체 소자가 NMOS 트랜지스터인 경우, 소오스 또는 드레인(154)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 소오스 또는 드레인(152, 154)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. In contrast, when the semiconductor device is an NMOS transistor, the source or drain 154 may be the same material as the substrate 100 or a tensile stress material. For example, when the substrate 100 is Si, the sources or drains 152 and 154 may be Si or a material having a smaller lattice constant than Si (eg, SiC).

위에서는 PMOS 트랜지스터와 NMOS 트랜지스터가 순차적으로 형성되는 것으로 설명하였으나, 다만, 본 발명이 이에 한정되는 것은 아니고, PMOS 트랜지스터와 NMOS 트랜지스터의 형성 순서는 변경될 수 있다. 또한, PMOS 트랜지스터와 NMOS 트랜지스터가 형성되는 위치도 변경될 수 있다.Although it has been described above that the PMOS transistor and the NMOS transistor are sequentially formed, the present invention is not limited thereto, and the order of formation of the PMOS transistor and the NMOS transistor may be changed. Also, the positions where the PMOS transistor and the NMOS transistor are formed may be changed.

이어서, 도 29를 참조하면, 제2 핀(F2) 및 상기 제3 핀(F3) 사이에 위치하는 게이트 전극(164)을 식각하여 소자 분리막(110)을 노출시킬 수 있다. 구체적으로, 기판(100) 상의 제1 영역(Ⅰ)과 제2 영역(Ⅱ)의 경계에 해당하는 소자 분리막(110)을 노출시키도록 제2 방향(Y)으로 게이트 전극(164)을 식각할 수 있다. 상기 식각 공정은 이등성 식각을 이용할 수 있으며, 건식 식각 공정을 이용할 수 있다.Subsequently, referring to FIG. 29, the device isolation layer 110 may be exposed by etching the gate electrode 164 positioned between the second fin F2 and the third fin F3. Specifically, the gate electrode 164 is etched in the second direction (Y) to expose the device isolation layer 110 corresponding to the boundary between the first region (I) and the second region (II) on the substrate 100. I can. The etching process may use an isotropic etching process or a dry etching process.

상기 식각 공정시, 게이트 전극(164)과 함께 게이트 절연막(162), 스페이서(130)도 함께 식각될 수 있다. 또한, 소자 분리막(110)의 일부도 식각될 수 있고, 소자 분리막(110)의 일부는 외부로 노출될 수 있다. During the etching process, the gate insulating layer 162 and the spacer 130 may be etched together with the gate electrode 164. Also, a part of the device isolation layer 110 may be etched, and a part of the device isolation layer 110 may be exposed to the outside.

이에 따라, 제1 영역(Ⅰ)에는 제1 게이트 구조체(320A)가 제2 영역(Ⅱ)에는 제2 게이트 구조체(320B)가 형성되고, 제1 게이트 구조체(320A)와 제2 게이트 구조체(320B) 사이에는 제3 트렌치(R3)가 형성될 수 있다. 제1 게이트 구조체(320A)와 제2 게이트 구조체(320B)는 전기적으로 분리되고, 별개의 트랜지스터로 동작할 수 있다.Accordingly, the first gate structure 320A is formed in the first region (I) and the second gate structure 320B is formed in the second region (II), and the first gate structure 320A and the second gate structure 320B are formed. A third trench R3 may be formed between ). The first gate structure 320A and the second gate structure 320B are electrically separated and may operate as separate transistors.

본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법은 도 16을 참조하여 설명한 제1 실시예에 따른 반도체 장치의 제조 방법과 실질적으로 동일한 효과를 낼 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The method of manufacturing the semiconductor device according to the third exemplary embodiment of the present invention can produce substantially the same effect as the method of manufacturing the semiconductor device according to the first exemplary embodiment described with reference to FIG. 16. However, the present invention is not limited thereto.

도 30 내지 도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의해 제작된 반도체 장치를 나타낸 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.30 to 32 are diagrams illustrating semiconductor devices manufactured by a method of manufacturing a semiconductor device according to some embodiments of the present invention. For convenience of description, hereinafter, redundant descriptions of the same matters as those of the above-described embodiment will be omitted, and differences will be mainly described.

도 30은 반도체 장치의 레이아웃을 나타낸 도면이다.30 is a diagram showing a layout of a semiconductor device.

도 30을 참조하면, 반도체 장치는 기판(100) 상에 형성된 복수의 핀(F1~F4)과 복수의 게이트 구조체(421, 422, 423, 424)를 포함한다. 복수의 핀(F1~F4)은 제2 방향(Y)을 따라 길게 연장될 수 있다. 복수의 게이트 구조체는 복수의 핀(F1~F4)과 교차하는 제1 방향(X)을 따라 길게 연장될 수 있다.Referring to FIG. 30, a semiconductor device includes a plurality of fins F1 to F4 formed on a substrate 100 and a plurality of gate structures 421, 422, 423, and 424. The plurality of fins F1 to F4 may elongate along the second direction Y. The plurality of gate structures may elongate along the first direction X crossing the plurality of fins F1 to F4.

복수의 게이트 구조체(421, 422, 423, 424)는 소오스 또는 드레인(152, 154)이 에피텍셜 성장된 이후에, 제4 트렌치(R4) 또는 제5 트렌치(R5)에 의해 분리될 수 있다. 제4 트렌치(R4) 또는 제5 트렌치(R5)는 이방성 건식 식각 공정에 의해 형성될 수 있다.The plurality of gate structures 421, 422, 423, 424 may be separated by a fourth trench R4 or a fifth trench R5 after the source or drain 152, 154 is epitaxially grown. The fourth trench R4 or the fifth trench R5 may be formed by an anisotropic dry etching process.

제4 트렌치(R4) 또는 제5 트렌치(R5)는 소자 분리막(110)을 노출시킬 수 있다. 즉, 제4 트렌치(R4) 또는 제5 트렌치(R5)는 소자 분리막(110)의 상면까지의 깊이로 형성될 수 있다. 제4 트렌치(R4)와 제5 트렌치(R5)는 교차하는 방향으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The fourth trench R4 or the fifth trench R5 may expose the device isolation layer 110. That is, the fourth trench R4 or the fifth trench R5 may be formed to a depth to the upper surface of the device isolation layer 110. The fourth trench R4 and the fifth trench R5 may be formed in an intersecting direction, but the present invention is not limited thereto.

제4 트렌치(R4)와 제5 트렌치(R5)는 기판(100) 상에 형성된 핀(F1~F4)과 게이트 전극(125)을 각 영역 별로 전기적으로 분리할 수 있다. 예를 들어, 제4 트렌치(R4)와 제5 트렌치(R5)는 제1 영역(420A) 내지 제4 영역(420D)을 각각 분리하여 소자를 단락시킬 수 있다.The fourth trench R4 and the fifth trench R5 may electrically separate the fins F1 to F4 and the gate electrode 125 formed on the substrate 100 for each region. For example, the fourth trench R4 and the fifth trench R5 may separate the first region 420A to the fourth region 420D, respectively, to short the device.

도 31은 A-A선을 따라 자른 절단면을 나타내는 도면이다. 도 32는 B-B선을 따라 자른 절단면을 나타내는 도면이다.Fig. 31 is a diagram showing a cut surface taken along line A-A. Fig. 32 is a diagram showing a cut surface taken along line B-B.

도 31 및 도 32를 참조하면, 기판(100) 상에 복수의 핀(F1~F4)이 형성되고, 복수의 핀(F1~F4) 사이에는 소자 분리막(110)이 형성될 수 있다. 소자 분리막(110)은 STI 또는 DTI를 형성할 수 있다. 소자 분리막(110)의 상면은 핀(F1~F4)의 상면보다 낮게 형성될 수 있다. 도면에 명확하게 도시되지는 않았으나, 소자 분리막(110)과 핀(F1~F4)이 접하는 부분은 핀과 핀 사이의 부분보다 더 많은 식각이 일어날 수 있다. 또한, 핀(F1~F4)의 상면과 측면은 예각을 형성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Referring to FIGS. 31 and 32, a plurality of fins F1 to F4 may be formed on a substrate 100, and a device isolation layer 110 may be formed between the plurality of fins F1 to F4. The device isolation layer 110 may form STI or DTI. The upper surface of the device isolation layer 110 may be formed lower than the upper surface of the fins F1 to F4. Although not clearly shown in the drawings, a portion where the device isolation layer 110 and the fins F1 to F4 contact each other may be etched more than a portion between the fin and the fin. In addition, the upper and side surfaces of the fins F1 to F4 may form an acute angle. However, the present invention is not limited thereto.

핀(F1~F4)과 소자 분리막(110) 상에 게이트 절연막(423), 게이트 전극(425), 하드 마스크 패턴(427)이 형성될 수 있다. 스페이서(430)는 게이트 전극(425)의 측벽 및 핀(F1~F4)의 상부 측벽에 형성될 수 있다. A gate insulating layer 423, a gate electrode 425, and a hard mask pattern 427 may be formed on the fins F1 to F4 and the device isolation layer 110. The spacers 430 may be formed on sidewalls of the gate electrode 425 and upper sidewalls of the fins F1 to F4.

게이트 전극(425)의 양측에는 소오스 또는 드레인(452, 454)이 형성될 수 있으며, 소오스 또는 드레인(452, 454)은 핀(F1~F4)의 일부를 리세스한 뒤에 형성될 수 있다. 구체적으로, 게이트 전극(425의 양측에는 핀(F1~F4)의 리세스된 부분이 형성되고, 에피텍셜 공정을 통하여 소오스 또는 드레인(452, 454)이 게이트 전극(425) 양측에 형성될 수 있다. 소오스 또는 드레인(452, 454)은 게이트 전극(425)의 측면에 접하는 스페이서(430)의 일부와 접할 수 있다.Sources or drains 452 and 454 may be formed on both sides of the gate electrode 425, and sources or drains 452 and 454 may be formed after partially recessing the fins F1 to F4. Specifically, recessed portions of the fins F1 to F4 are formed on both sides of the gate electrode 425, and sources or drains 452 and 454 may be formed on both sides of the gate electrode 425 through an epitaxial process. The sources or drains 452 and 454 may come in contact with a part of the spacer 430 that is in contact with the side surface of the gate electrode 425.

이렇게 형성된 게이트, 소오스 또는 드레인(452, 454)이 형성된 결과물 상에, 층간 절연막(446)이 형성될 수 있다. 이어서, 제1 영역(Ⅰ?) 내지 제 4 영역(?)에 형성된 트랜지스터를 각각 단락시키는 제4 트렌치(R4)와 제5 트렌치(R5)가 형성될 수 있다. 제4 트렌치(R4)와 제5 트렌치(R5)는 소자 분리막(110)의 상면을 노출시킬 수 있다. An interlayer insulating layer 446 may be formed on the resultant gate, source, or drain 452 and 454 formed as described above. Subsequently, a fourth trench R4 and a fifth trench R5 may be formed to short-circuit the transistors formed in the first region (I?) to the fourth region (?), respectively. The fourth trench R4 and the fifth trench R5 may expose the upper surface of the device isolation layer 110.

위에서 설명한 것처럼, 소오스 또는 드레인(452, 454)을 형성한 뒤에 제4 트렌치(R4)와 제5 트렌치(R5)를 형성하는 경우, 각 영역별로 반도체 장치를 단락시킬 수 있다. 만약, 반도체 장치를 단락시킨 후에 에피텍셜 성장 공정을 진행하는 경우, 게이트, 소오스 또는 드레인의 측벽이 에피텍셜 성장시 노출됨에 따라 반도체 방치의 특성이 변화되는 불량이 발생할 수 있다. 이에 반해, 에피텍셜 성장 공정을 진행한 후에 소자를 단락시키는 경우, 상기 불량을 줄일 수 있고, 게이트 측벽의 결함이 줄어듬에 따라 반도체 장치의 성능도 개선시킬 수 있다.As described above, when the fourth trench R4 and the fifth trench R5 are formed after the sources or drains 452 and 454 are formed, the semiconductor device may be short-circuited for each region. If the epitaxial growth process is performed after the semiconductor device is short-circuited, a defect may occur in which the characteristics of the semiconductor neglect change as the sidewalls of the gate, source, or drain are exposed during epitaxial growth. On the other hand, when the device is short-circuited after the epitaxial growth process is performed, the defects can be reduced, and as defects on the sidewalls of the gate are reduced, the performance of the semiconductor device can be improved.

도 33 내지 35는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의한 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.33 to 35 are circuit diagrams and layout diagrams for describing a semiconductor device according to a method of manufacturing a semiconductor device according to some embodiments of the present invention.

도 35은 도 34의 레이아웃도에서, 다수의 핀과 다수의 게이트 구조물만을 도시한 것이다. 상술한 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 트랜지스터를 사용하는 일반적인 로직소자로 구성된 모든 장치에 적용가능하나, 도 33 내지 도 35은 예시적으로 SRAM을 도시한다.FIG. 35 shows only a plurality of fins and a plurality of gate structures in the layout diagram of FIG. 34. The above-described semiconductor device according to some embodiments of the present invention can be applied to all devices composed of general logic devices using a fin-type transistor, but FIGS. 33 to 35 illustrate SRAMs by way of example.

우선, 도 33를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의한 반도체 장치(10)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.First, referring to FIG. 33, a semiconductor device 10 according to a method of manufacturing a semiconductor device according to some embodiments of the present invention includes a pair of inverters connected in parallel between a power node Vcc and a ground node Vss. ) (INV1, INV2), and a first pass transistor PS1 and a second pass transistor PS2 connected to output nodes of each of the inverters INV1 and INV2. The first pass transistor PS1 and the second pass transistor PS2 may be connected to the bit line BL and the complementary bit line /BL, respectively. Gates of the first pass transistor PS1 and the second pass transistor PS2 may be connected to the word line WL.

제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.The first inverter INV1 includes a first pull-up transistor PU1 and a first pull-down transistor PD1 connected in series, and the second inverter INV2 is a second pull-up transistor PU2 and a second pull-down connected in series. And a transistor PD2. The first pull-up transistor PU1 and the second pull-up transistor PU2 may be PMOS transistors, and the first pull-down transistor PD1 and the second pull-down transistor PD2 may be NMOS transistors.

또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여, 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.In addition, the input node of the first inverter INV1 is connected to the output node of the second inverter INV2 in order to configure one latch circuit for the first inverter INV1 and the second inverter INV2. The input node of the second inverter INV2 may be connected to the output node of the first inverter INV1.

여기서, 도 33 내지 도 35을 참조하면, 서로 이격된 제1 핀(F1), 제2 핀(F2), 제3 핀(F3), 제4 핀(F4)은 일 방향(예를 들어, 도 34의 상하 방향)으로 길게 연장되도록 형성된다. 제2 핀(F2), 제3 핀(F3)은 제1 핀(F1), 제4 핀(F4)보다 연장된 길이가 짧을 수 있다. Here, referring to FIGS. 33 to 35, the first pin F1, the second pin F2, the third pin F3, and the fourth pin F4 spaced apart from each other are in one direction (eg, FIG. 34). The second and third fins F2 and F3 may have an extended length shorter than that of the first and fourth fins F1 and F4.

또한, 제1 게이트 구조물(551), 제2 게이트 구조물(552), 제3 게이트 구조물(553), 제4 게이트 구조물(554)은 타 방향(예를 들어, 도 34의 좌우 방향)으로 길게 연장되고, 제1 핀(F1) 내지 제4 핀(F4)과 교차하는 방향으로 형성된다. 구체적으로, 제1 게이트 구조물(551)은 제1 핀(F1)과 제2 핀(F2)을 완전히 교차하고, 제3 핀(F3)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제3 게이트 구조물(553)은 제4 핀(F4)과 제3 핀(F3)을 완전히 교차하고, 제2 핀(F2)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제2 게이트 구조물(552), 제4 게이트 구조물(554)은 각각 제1 핀(F1), 제4 핀(F4)과 교차하도록 형성될 수 있다.In addition, the first gate structure 551, the second gate structure 552, the third gate structure 553, and the fourth gate structure 554 extend long in other directions (for example, the left and right directions in FIG. 34). It is formed in a direction crossing the first to fourth fins F1 to F4. Specifically, the first gate structure 551 may be formed to completely cross the first fin F1 and the second fin F2 and overlap a part of the end of the third fin F3. The third gate structure 553 may be formed to completely cross the fourth fin F4 and the third fin F3 and overlap a part of the end of the second fin F2. The second gate structure 552 and the fourth gate structure 554 may be formed to cross the first fin F1 and the fourth fin F4, respectively.

도 34에 도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 구조물(551)과 제2 핀(F2)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 구조물(551)과 제1 핀(F1)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 구조물(552)과 제1 핀(F1)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 구조물(553)과 제3 핀(F3)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 구조물(553)과 제4 핀(F4)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 구조물(554)과 제4 핀(F4)이 교차되는 영역 주변에 정의된다.As shown in FIG. 34, the first pull-up transistor PU1 is defined around a region where the first gate structure 551 and the second fin F2 cross, and the first pull-down transistor PD1 is a first gate structure. The structure 551 is defined around a region where the first fin F1 crosses, and the first pass transistor PS1 is defined around the region where the second gate structure 552 and the first fin F1 cross. . The second pull-up transistor PU2 is defined around a region where the third gate structure 553 and the third fin F3 cross, and the second pull-down transistor PD2 is a third gate structure 553 and a fourth fin. It is defined around a region where F4 crosses, and the second pass transistor PS2 is defined around a region where the fourth gate structure 554 and the fourth fin F4 intersect.

명확하게 도시하지 않았으나, 제1 내지 제4 게이트 구조물(551~554)과, 제1 내지 제4 핀(F4)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있으며, 다수의 컨택(561)이 형성될 수 있다. Although not clearly shown, recesses are formed on both sides of the region where the first to fourth gate structures 551 to 554 and the first to fourth fins F4 intersect, and sources/drains are formed in the recesses. May be, and a plurality of contacts 561 may be formed.

뿐만 아니라, 공유 컨택(shared contact)(562)은 제2 핀(F2), 제3 게이트 구조물(553)과, 배선(571)을 동시에 연결한다. 공유 컨택(563)은 제3 핀(F3), 제1 게이트 구조물(551)과, 배선(572)을 동시에 연결한다. In addition, the shared contact 562 connects the second fin F2, the third gate structure 553, and the wiring 571 at the same time. The shared contact 563 connects the third fin F3, the first gate structure 551, and the wiring 572 at the same time.

제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 예를 들어, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법이 채용될 수 있다. 즉, 각각의 트랜지스터는 소오스 또는 드레인의 에피텍셜 성장 이후에, 반도체 장치들 각각의 소자 단락이 이루어질 수 있다.The first pull-up transistor PU1, the first pull-down transistor PD1, the first pass transistor PS1, the second pull-up transistor PU2, the second pull-down transistor PD2, and the second pass transistor PS2 are examples. For example, the method of manufacturing a semiconductor device according to the exemplary embodiments described above may be employed. That is, in each transistor, after epitaxial growth of a source or a drain, each element of the semiconductor devices may be short-circuited.

이하에서는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의한 반도체 장치를 포함하는 전자 시스템을 설명하기로 한다. 도 36은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.Hereinafter, an electronic system including a semiconductor device according to a method of manufacturing a semiconductor device according to some embodiments of the present invention will be described. 36 is a schematic block diagram illustrating an electronic system including a semiconductor device according to some embodiments of the present invention.

도 36을 참조하면, 전자 시스템은 제어 장치(610; CONTROLLER), 인터페이스(620; INTERFACE), 입출력 장치(630; I/O), 기억 장치(640; MEMORY), 전원 공급 장치(650; POWER SUPPLY), 버스(660; BUS)를 포함할 수 있다.Referring to FIG. 36, the electronic system includes a control device 610 (CONTROLLER), an interface 620 (INTERFACE), an input/output device 630 (I/O), a memory device 640 (MEMORY), and a power supply device 650; POWER SUPPLY. ), may include a bus 660 (BUS).

제어 장치(610), 인터페이스(620), 입출력 장치(630), 기억 장치(640), 전원 공급 장치(650)는 버스(660)를 통하여 서로 결합될 수 있다. 버스(660)는 데이터들이 이동되는 통로(path)에 해당한다.The control device 610, the interface 620, the input/output device 630, the memory device 640, and the power supply device 650 may be coupled to each other through the bus 660. The bus 660 corresponds to a path through which data is moved.

제어 장치(610)는 마이크로프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함하여 데이터를 처리할 수 있다.The control device 610 may process data by including at least one of a microprocessor, a microcontroller, and logic elements capable of performing similar functions.

인터페이스(620)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(620)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(620)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.The interface 620 may perform a function of transmitting data to a communication network or receiving data from a communication network. The interface 620 may be wired or wireless. For example, the interface 620 may include an antenna or a wired/wireless transceiver.

입출력 장치(630)는 키패드(keypad) 및 디스플레이 장치 등을 포함하여 데이터를 입출력할 수 있다.The input/output device 630 may input/output data including a keypad and a display device.

기억 장치(640)는 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇의 실시예에 따른 반도체 장치는 기억 장치(640)의 일부 구성요소로 제공될 수 있다.The memory device 640 may store data and/or commands. The semiconductor device according to some embodiments of the present invention may be provided as a component of the memory device 640.

전원 공급 장치(650)는 외부에서 입력된 전원을 변환하여, 각 구성요소(610~640)에 제공할 수 있다.The power supply device 650 may convert power input from the outside and provide it to each of the components 610 to 640.

도 37는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의한 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.37 is a schematic block diagram illustrating an application example of an electronic system including a semiconductor device by a method of manufacturing a semiconductor device according to some embodiments of the present invention.

도 37를 참조하면, 전자 시스템은 중앙 처리 장치(710; CPU), 인터페이스(720; INTERFACE), 주변 장치(730; PERIPHERAL DEVICE), 주 기억 장치(740; MAIN MEMORY), 보조 기억 장치(750, SECONDARY MEMORY), 버스(760; BUS)를 포함할 수 있다.Referring to FIG. 37, the electronic system includes a central processing unit 710 (CPU), an interface 720 (INTERFACE), a peripheral device 730 (PERIPHERAL DEVICE), a main memory device 740, and an auxiliary memory device 750. SECONDARY MEMORY) and a bus 760 (BUS).

중앙 처리 장치(710), 인터페이스(720), 주변 장치(730), 주 기억 장치(740), 보조 기억 장치(750)은 버스(760)을 통하여 서로 결합될 수 있다. 버스(760)은 데이터들이 이동되는 통로(path)에 해당한다.The central processing unit 710, the interface 720, the peripheral device 730, the main memory device 740, and the auxiliary memory device 750 may be coupled to each other through a bus 760. The bus 760 corresponds to a path through which data is moved.

중앙 처리 장치(710)는 제어 장치, 연산 장치 등을 포함하여 프로그램을 수행하고 데이터를 처리할 수 있다.The central processing unit 710 may execute a program and process data, including a control unit, an operation unit, and the like.

인터페이스(720)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.The interface 720 may perform a function of transmitting data to a communication network or receiving data from a communication network. The interface 520 may be wired or wireless. For example, the interface 520 may include an antenna or a wired/wireless transceiver.

주변 장치(730)는 마우스, 키보드, 디스플레이 장치 및 프린터 장치 등을 포함하여 데이터를 입출력할 수 있다.The peripheral device 730 may input/output data including a mouse, a keyboard, a display device, and a printer device.

주 기억 장치(740)는 중앙 처리 장치(710)와 데이터를 송수신하고, 프로그램 수행에 필요한 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇의 실시예에 따른 반도체 장치는 주 기억 장치(740)의 일부 구성요소로 제공될 수 있다.The main memory device 740 may transmit/receive data to and from the central processing unit 710 and store data and/or commands necessary for program execution. The semiconductor device according to some embodiments of the present invention may be provided as a part of the main memory device 740.

보조 기억 장치(750)는 자기 테이프, 자기 디스크, 플로피 디스크, 하드 디스크, 광 디스크 등의 비휘발성 저장 장치를 포함하여 데이터 및/또는 명령어 등을 저장할 수 있다. 보조 기억 장치(750)는 전자 시스템의 전원이 차단되는 경우에도 데이터를 저장할 수 있다.The auxiliary memory device 750 may include a nonvolatile storage device such as a magnetic tape, a magnetic disk, a floppy disk, a hard disk, an optical disk, etc. to store data and/or commands. The auxiliary memory device 750 may store data even when the electronic system is powered off.

도 38 내지 도 40은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 의한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.38 to 40 are exemplary semiconductor systems to which a semiconductor device according to a method of manufacturing a semiconductor device according to some embodiments of the present invention can be applied.

도 38은 태블릿 PC(1100)을 도시한 도면이고, 도 39는 노트북(1200)을 도시한 도면이며, 도 30은 스마트폰(1300)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치의 제조 방법 중 적어도 하나는 이러한 태블릿 PC(1100), 노트북(1200), 스마트폰(1300) 등에 사용될 수 있다. 38 is a diagram illustrating a tablet PC 1100, FIG. 39 is a diagram illustrating a notebook 1200, and FIG. 30 is a diagram illustrating a smartphone 1300. At least one of the methods of manufacturing a semiconductor device according to embodiments of the present invention may be used for the tablet PC 1100, notebook 1200, and smart phone 1300.

또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법은 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1100), 노트북(1200), 및 스마트폰(1300)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.In addition, it is obvious to those skilled in the art that the method of manufacturing a semiconductor device according to some embodiments of the present invention can be applied to other integrated circuit devices that are not illustrated. That is, in the above, only the tablet PC 1100, the notebook 1200, and the smart phone 1300 have been recited as examples of the semiconductor system according to the present embodiment, but the example of the semiconductor system according to the present embodiment is not limited thereto. In some embodiments of the present invention, the semiconductor system includes a computer, an Ultra Mobile PC (UMPC), a workstation, a net-book, a personal digital assistant (PDA), a portable computer, and a wireless phone. , Mobile phone, e-book, portable multimedia player (PMP), portable game console, navigation device, black box, digital camera, 3D receiver (3-dimensional television), digital audio recorder, digital audio player, digital picture recorder, digital picture player, digital video recorder ), digital video player, or the like.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.The embodiments of the present invention have been described above with reference to the accompanying drawings, but the present invention is not limited to the above embodiments, but may be manufactured in various different forms, and those having ordinary knowledge in the technical field to which the present invention pertains. It will be understood that the present invention can be implemented in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative and non-limiting in all respects.

100: 기판 110: 소자 분리막
111: 돌출된 소자 분리막 145: 게이트 절연막
147: 게이트 전극 151: 스페이서
151a: 핀 스페이서 162: 소오스/드레인
163: 스트레스막100: substrate 110: device isolation film
111: protruding element isolation layer 145: gate insulating layer
147: gate electrode 151: spacer
151a: pin spacer 162: source/drain
163: stress film

Claims (10)

기판 상에 서로 이격되는 제1 및 제2 핀을 형성하고,
상기 제1 및 제2 핀의 상부가 노출되도록 상기 기판 상에 소자 분리막을 형성하고,
상기 소자 분리막 상에 상기 제1 및 제2 핀과 교차하는 게이트 전극을 형성하고,
상기 게이트 전극의 측면 상 및 상기 제1 및 제2 핀의 측면 상에 스페이서를 형성하고,
상기 제1 및 제2 핀의 일부를 제거하여 상기 스페이서의 하부의 상기 제1 및 제2 핀의 상면을 리세스하고,상기 제1 및 제2 핀의 상기 리세스된 상면 상에 상기 게이트 전극과 인접한 소오스 또는 드레인을 형성하고,
상기 소오스 또는 드레인을 형성한 뒤, 상기 제1 핀 및 상기 제2 핀 사이에 위치하는 상기 게이트 전극을 식각하여 상기 소자 분리막을 노출시키는 것을 포함하는 반도체 장치의 제조 방법.Forming first and second fins spaced apart from each other on the substrate,
Forming a device isolation layer on the substrate such that upper portions of the first and second fins are exposed,
Forming a gate electrode crossing the first and second fins on the device isolation layer,
Forming spacers on side surfaces of the gate electrode and on side surfaces of the first and second fins,
A portion of the first and second fins are removed to recess the upper surfaces of the first and second fins under the spacer, and the gate electrode and the gate electrode on the recessed upper surfaces of the first and second fins Forming an adjacent source or drain,
Forming the source or drain, and then exposing the device isolation layer by etching the gate electrode positioned between the first fin and the second fin. 제 1항에 있어서,
상기 게이트 전극을 식각하는 것은, 이방성 건식 식각 공정을 이용하는 반도체 장치의 제조 방법.The method of claim 1,
Etching the gate electrode is a method of manufacturing a semiconductor device using an anisotropic dry etching process. 제 1항에 있어서,
상기 제1 및 제2 핀의 상면과 측면은 예각을 형성하는 반도체 장치의 제조 방법.The method of claim 1,
A method of manufacturing a semiconductor device in which upper surfaces and side surfaces of the first and second fins form acute angles. 제 1항에 있어서,
상기 게이트 전극을 형성한 후, 상기 소오스 또는 드레인을 형성하기 전에,
상기 게이트 전극을 제거하고, 제1 금속층 및 제2 금속층을 포함하는 게이트 구조체를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.The method of claim 1,
After forming the gate electrode, before forming the source or drain,
The method of manufacturing a semiconductor device further comprising removing the gate electrode and forming a gate structure including a first metal layer and a second metal layer. 삭제delete 제 1항에 있어서,
상기 기판은 제1 영역과 제2 영역을 포함하되,
상기 제1 영역은 상기 제1 핀을 포함하는 PMOS 영역을 포함하고, 상기 제2 영역은 상기 제2 핀을 포함하는 NMOS 영역을 포함하는 반도체 장치의 제조 방법.The method of claim 1,
The substrate includes a first region and a second region,
The first region includes a PMOS region including the first fin, and the second region includes an NMOS region including the second fin. 제 6항에 있어서,
상기 소오스 또는 드레인은, 상기 제1 핀의 상기 리세스된 상면 상에 상기 게이트 전극과 인접한 제1 소오스 또는 드레인과 상기 제2 핀의 상기 리세스된 상면 상에 상기 게이트 전극과 인접한 제2 소오스 또는 드레인을 포함하고,
상기 제1 소오스 또는 드레인은 SiGe를 포함하고,
상기 제2 소오스 또는 드레인은 Si 또는 SiC를 포함하는 반도체 장치의 제조 방법.The method of claim 6,
The source or drain may be a first source or drain adjacent to the gate electrode on the recessed upper surface of the first fin and a second source adjacent to the gate electrode on the recessed upper surface of the second fin, or Including drain,
The first source or drain includes SiGe,
The second source or drain is a method of manufacturing a semiconductor device containing Si or SiC. 제 1항에 있어서,
상기 제1 및 제2 핀의 일부를 제거하여 상기 스페이서의 하부의 상기 제1 및 제2 핀의 상면을 리세스하는 것은,
상기 제2 핀을 덮고 상기 제1 핀의 일부를 노출시키는 제1 층간 절연막을 형성하고,
상기 노출된 상기 제1 핀의 일부를 제거하여 상기 제1 핀의 상기 상면을 리세스하고,
상기 제1 핀을 덮고 상기 제2 핀의 일부를 노출시키는 제2 층간 절연막을 형성하고,
상기 노출된 제2 핀의 일부를 제거하여 상기 제2 핀의 상면을 리세스하는 것을 포함하는 반도체 장치의 제조 방법.The method of claim 1,
Recessing the upper surfaces of the first and second fins under the spacer by removing some of the first and second fins,
Forming a first interlayer insulating film covering the second fin and exposing a portion of the first fin,
A portion of the exposed first pin is removed to recess the upper surface of the first pin,
Forming a second interlayer insulating film covering the first fin and exposing a portion of the second fin,
And removing a portion of the exposed second fin to recess the upper surface of the second fin. 기판 상에 서로 이격된 제1 핀 및 제2 핀을 형성하고,
상기 제1 및 제2 핀의 상부가 노출되도록 상기 기판 상에 소자 분리막을 형성하고,
상기 기판 상에, 상기 제1 및 제2 핀과 교차하는 더미 게이트를 형성하고,
상기 제1 및 제2 핀의 측면 상에 스페이서를 형성하고,
상기 제1 및 제2 핀의 일부를 제거하여 상기 스페이서의 하부의 상기 제1 및 제2 핀의 상면을 리세스하고,
상기 제1 및 제2 핀의 리세스된 상면 상에 상기 더미 게이트와 인접한 소오스 또는 드레인을 형성하고,
상기 더미 게이트를 제거하여 트렌치를 형성하고,
상기 트렌치 내에 게이트 구조체를 형성하고,
상기 소오스 또는 드레인을 형성한 뒤, 상기 제1 및 제2 핀 사이의 상기 게이트 구조체의 일부를 제거하여 상기 제1 및 제2 핀과 각각 교차하는 제1 및 제2 게이트 구조체를 각각 형성하고 상기 제1 및 제2 게이트 구조체 사이의 제1 트렌치를 형성하는 것을 포함하는 반도체 장치의 제조 방법.Forming a first fin and a second fin spaced apart from each other on the substrate,
Forming a device isolation layer on the substrate such that upper portions of the first and second fins are exposed,
Forming a dummy gate crossing the first and second fins on the substrate,
Forming spacers on side surfaces of the first and second fins,
A portion of the first and second fins is removed to recess the upper surfaces of the first and second fins under the spacer,
Forming a source or drain adjacent to the dummy gate on the recessed upper surfaces of the first and second fins,
Removing the dummy gate to form a trench,
Forming a gate structure in the trench,
After the source or drain is formed, a part of the gate structure between the first and second fins is removed to form first and second gate structures respectively crossing the first and second fins, and the second A method of manufacturing a semiconductor device comprising forming a first trench between the first and second gate structures. 제 9항에 있어서,
상기 게이트 구조체는 게이트 절연막, 제1 금속층, 및 제2 금속층을 포함하고,
상기 게이트 구조체는 상기 소오스 또는 드레인을 형성한 이후, 상기 제1 및 제2 게이트 구조체를 형성하기 전에 형성되는 반도체 장치의 제조 방법.The method of claim 9,
The gate structure includes a gate insulating layer, a first metal layer, and a second metal layer,
The gate structure is formed after the source or drain is formed and before the first and second gate structures are formed.
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DE102020128844A1 (en) * 2020-03-30 2021-09-30 Taiwan Semiconductor Manufacturing Co. Ltd. SOURCE / DRAIN EPITAXIAL LAYERS FOR TRANSISTORS
US11677013B2 (en) 2020-03-30 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain epitaxial layers for transistors
KR102592701B1 (en) * 2021-06-02 2023-10-23 삼성전자주식회사 Semiconductor element and power switching system including the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171925B2 (en) * 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
KR101912582B1 (en) * 2012-04-25 2018-12-28 삼성전자 주식회사 Semiconductor device and fabricated method thereof

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