KR102229317B1 - 무압축 10k uhd 입력을 지원하는 초고해상도 led 전광판 - Google Patents

무압축 10k uhd 입력을 지원하는 초고해상도 led 전광판 Download PDF

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Abstract

본 발명은, 10K UHD 입력을 지원하는 전광판에 있어서, 단자 인터페이스로부터 출력되는 4K 내지 10K의 해상도를 갖는 영상 데이터를 수신하는 수신부; 픽셀의 X, Y 좌표를 추출하는 계수기가 마련되며, 상기 수신부의 영상 데이터를 N개로 분할하여, N개의 하기 메인 컨트롤러에 분할된 영상 데이터를 분배하는 스케일러; 스케일러의 데이터를 수신받는 N개의 메인 컨트롤러; 및 상기 메인 컨트롤러로부터 분할된 영역의 영상 데이터를 수신받아 디코딩하여 전광판 LED 모듈에 출력하는 서브 컨트롤러를 포함하고, 상기 스케일러는, Horizontal 영역에서 10K의 픽셀, Vertical 영역에서 4K의 픽셀을 처리하여 최대 10K의 영상 데이터를 동기화하고, 상기 계수기가 동기화된 10K의 영상 데이터를 Horizontal 4K x Vertical 2K를 최대범위로 하여 N개로 분할하며, 이 때 클럭은 상기 수신부가 수신한 4K 내지 10K의 해상도를 갖는 영상 데이터의 주파수가 f Hz일 때, f x 0.0495GHz로 설정되어, 4K 내지 10K의 해상도를 갖는 영상 데이터의 해상도 저감없이 1:1 표출이 가능한 것을 특징으로 한다.

Description

무압축 10K UHD 입력을 지원하는 초고해상도 LED 전광판{LED DISPLAY BOARD SUPPORTING UNCOMPRESSED 10K UHD INPUT}
본 발명은 전광판에 관한 것으로서, 10K의 UHD 입력 데이터의 처리가 가능한 10K UHD 출력을 지원하는 전광판에 관한 것이다. 보다 상세하게, 본 발명은 압축되지 않는 원본(Uncompressed Video) 10K의 영상을 대형전광판에 원본영상 출력을 데이터 지연 및 왜곡(Distortion) 없이 무압축 영상(Uncompressed Video)출력을 지원하는 전광판에 관한 것이다.
전광판 시스템은 LED를 발광소자로 사용하고, 주 제어 PC가 전광판 영상 송출 및 위치와 각종 정보 표출을 담당한다. 종래의 전광판들은 8K입력을 받지 못하며, 4K*2K(3846*2160)입력을 받아 8K*1K(7680*1080)로 재배치하여 구현한다. 이는, 진정한 의미에서 8K(7680*4320)가 아닌 수직을 반으로 나누어 4K*1K(3840*1080)와 4K*1K를 연결하는 형식의 구현을 의미한다. 종래의 전광판은 진정한 의미로 4K의 해상도를 구현하고 있으며, 디스플레이의 크기가 8K로 제공되는 것으로 보아야 한다.
삼성, LG 등의 TV 디스플레이는 QLED 또는 OLED의 디스플레이는 이미 10K의 지원이 가능하다. 글로벌 대기업의 기술발전으로 QLED, OLED의 디스플레이에 있어서는, 현재 4K, 8K, 10K 출력을 지원하는 HDMI 2.1이 제공되고 있다. 현재 제공되고 있는 HDMI 2.1의 10K 출력은 QLED 또는 OLED의 도트에서 48Gbps의 고속 입력의 처리에 문제가 없으나, 전광판의 경우 LED 모듈로 구현되어 1픽셀인 도트의 소자가 QLED 또는 OLED와는 비교조차 할 수 없는 대형의 크기여서, 10K 60Hz의 입력을 감당할 수 없고 특히, 48Gbps의 빠른 입력에도 대응할 수 없는 실정이다.
이러한 이유로 현재 8K의 입력처리가 가능한 전광판이 제공되고 있지 않은 실정이나 입력 인터페이스인 HDMI의 데이터 처리가 10K까지 기술제공이 가능한 이유로, 이와 호환될 수 있는 10K의 전광판에 대한 새로운 프로토콜 및 설계가 요구된다. 10K의 전광판을 설계하기 위해서는 10K의 입력과 호환될 수 있는 프로토콜, 데이터 전처리, 동기화, 영상 출력시 스케일 문제가 고려되어야 한다. 이는 전광판이 LED 모듈로 디스플레이가 구현되기 때문에 발생되는 고유의 기술이슈이며, LED 모듈로 10K가 구현되는 전광판은 10240x4320의 픽셀 구현시 그 폭이 10m에 이를 정도로 대형의 크기가 된다. 이러한 전광판의 크기는 10K의 영상 디스플레이시 양측의 LED 소자의 데이터 송수신에도 미세한 딜레이가 생기기에 충분하므로 출력 스케일의 분배 문제가 고려되어야 한다.
요약해보면, 현재 최신의 HDMI 2.1의 입력에 호환되기 위해서 60Hz의 입력을 전광판에 직접 연결해서 옥내·옥외 전광판에 송출의 경우 48Gbps의 빠른 입력에 대응하여 8K*4K와 10K*4K의 영상입력, 즉 초고속 무압축영상으로 10K 한 번의 입력으로 10K 한 번의 초고속 무압축 출력에 이르도록, 스케일을 분배하여 대형의 화면에 분할하여 동시에 뿌려주도록 처리되어야 한다. 이유로는, 8K, 10K 해상도를 요구하는 니즈 층이 원본 왜곡 없이 초고화질의 선명도 화질을 그대로 보고 싶어 하기 때문이며, 최근 트렌드를 반영한 전자기기(IT) 제품이기 때문이다.
출력 스케일을 고려하여 동시에 영상을 뿌리기 위해서는 최소 6개의 메인컨트롤러와 약 88개의 서브컨트롤러가 들어가게 되며, 모듈별 설정하는 시간이 무척 오래 걸리는 문제가 있어 매핑을 위한 분배 스케일러의 모듈이 추가적으로 요구되며, 이러한 스케일러는 고속 및 고해상도의 입력을 처리할 수 있도록 동기화, 전처리 및 엔코딩에 특별한 설계가 요구된다. 또한, 8m가 넘어가는 대형의 전광판 특성상 전력 절감을 위한 특별한 설계가 요구된다.
등록실용신안 제10-2148178호
본 발명은 10K의 영상 데이터를 화질 감소하여 대형으로 분할하는 것이 아닌 1:1의 비율로 10K의 실시간 출력이 가능한 전광판을 제공하고자 한다.
본 발명은 10K UHD를 지원하는 장치의 입력 즉 QLED 8K(7680*4320), OLED 8K, 10K(10240*4320) Generator, 10K PC 등의 영상신호 입력(10240*4320 60Hz 또는 120Hz)을 전광판에서 초고속으로 바로 처리하는 초고해상도 전광판의 송출의 설계가 적용된 전광판을 제공하고자 한다.
본 발명은 48Gbps로 입력되는 영상 신호를 분석하는 FPGA(Field Programmable Gate Array) 및 Digital Signal Processing(이하 DSP) 모듈의 설계가 적용된 전광판을 제공하고자 한다.
본 발명은 10240 x 4320의 LED 모듈에서 소모되는 막대한 전력을 절감시킬 수 있는 전광판을 제공하고자 한다.
상기 목적을 달성하기 위하여 본 발명은, 10K UHD 입력을 지원하는 전광판에 있어서, 단자 인터페이스로부터 출력되는 4K 내지 10K의 해상도를 갖는 영상 데이터를 수신하는 수신부; 픽셀의 X, Y 좌표를 추출하는 계수기가 마련되며, 상기 수신부의 영상 데이터를 N개로 분할하여, N개의 하기 메인 컨트롤러에 분할된 영상 데이터를 분배하는 스케일러; 스케일러의 데이터를 수신받는 N개의 메인 컨트롤러; 및 상기 메인 컨트롤러로부터 분할된 영역의 영상 데이터를 수신받아 디코딩하여 전광판 LED 모듈에 출력하는 서브 컨트롤러를 포함하고, 상기 스케일러는, Horizontal 영역에서 10K의 픽셀, Vertical 영역에서 4K의 픽셀을 처리하여 최대 10K의 영상 데이터를 동기화하고, 상기 계수기가 동기화된 10K의 영상 데이터를 Horizontal 4K x Vertical 2K를 최대범위로 하여 N개로 분할하며, 이 때 클럭은 상기 수신부가 수신한 4K 내지 10K의 해상도를 갖는 영상 데이터의 주파수가 f Hz일 때, f x 0.0495GHz로 설정되어, 4K 내지 10K의 해상도를 갖는 영상 데이터의 해상도 저감없이 1:1 표출이 가능한 것을 특징으로 한다.
바람직하게, 상기 스케일러는, 상기 계수기가 10K의 영상 데이터에서 Horizontal 기준의 HFP의 클럭을 지난 후, HSYNC 클럭을 확인하여 Horizontal 영역에서 10K x 1 라인의 픽셀의 프로토콜을 매칭시키는 수평동기화를 실행하고, 상기 수평동기화 이후 Vertical 기준의 VFP의 클럭을 지난 후, VSYNC 클럭을 확인하여 Vertical 영역에서 4K x 1 라인의 픽셀의 프로토콜을 매칭시키는 수직 동기화를 실행하는 동기화 모듈을 포함할 수 있다.
바람직하게, 상기 스케일러는, 상기 동기화 모듈이 처리한 동기화된 4K 내지 10K의 해상도를 갖는 영상 데이터를 1픽셀 RGB의 1클럭당 4픽셀의 단위로 4개의 LED 소자에 각각 도트를 배정하는 단일클럭-복수픽셀의 처리를 수행하는 비트 전처리 모듈을 더 포함하여 최대 48Gbps로 입력되는 영상 데이터의 처리가 가능하다.
바람직하게, 상기 스케일러는, 상기 동기화 모듈이 처리한 동기화된 4K 내지 10K의 해상도를 갖는 영상 데이터에서, 1픽셀의 R(8비트), G(8비트), B(8비트) 각각에 가산 정보를 부여하여 1픽셀의 R, G, B 각각에 최대 8비트가 확장된 R(16비트), G(16비트), B(16비트)의 1픽셀로 엔코딩을 수행하는 엔코딩 모듈을 더 포함할 수 있다.
바람직하게, 상기 엔코딩 모듈은, 감마값, 알파블랜딩 값, 또는 3D 벡터 정보를 가산 정보로 하여 1픽셀의 R, G, B 각각에 확장 비트를 부여하여 엔코딩할 수 있다.
바람직하게, 상기 스케일러는, 상기 동기화된 10K의 영상 데이터를 4K*2K의 6개로 분배하여 메인 컨트롤러로 분배전송하는 분배 모듈을 더 포함할 수 있다.
바람직하게, 본 발명에 따른 전광판은 전광판을 구성하는 LED 모듈에 배치되어, 상기 LED 모듈의 조립시 상기 LED 모듈 간 수평-수직의 얼라인을 위해 X,Y,Z의 위치 정보를 감지하는 오프셋 센서를 더 포함할 수 있다.
또한 본 발명은 LED 모듈로 디스플레이가 구성되는 전광판의 10K UHD 입력을 지원하기 위한 전광판 스케일러에 있어서, 단자 인터페이스로부터 출력되는 4K 내지 10K의 해상도를 갖는 영상 데이터를 수신받고, 상기 영상 데이터의 Horizontal 영역에서 10K의 픽셀, 상기 영상 데이터의 Vertical 영역에서 4K의 픽셀을 처리하여 최대 10K의 영상 데이터를 동기화하고, 상기 계수기가 동기화된 10K의 영상 데이터를 Horizontal 4K x Vertical 2K를 최대범위로 하여 N개로 분할하며, 이 때 클럭은 상기 수신부가 수신한 4K 내지 10K의 해상도를 갖는 영상 데이터의 주파수가 f Hz일 때, f x 0.0495GHz로 동작하는 것을 다른 특징으로 한다.
바람직하게, 본 발명에 따른 전광판 스케일러는 상기 계수기가 10K의 영상 데이터에서 Horizontal 기준의 HFP의 클럭을 지난 후, HSYNC 클럭을 확인하여 Horizontal 영역에서 10K x 1 라인의 픽셀의 프로토콜을 매칭시키는 수평동기화를 실행하고, 상기 수평동기화 이후 Vertical 기준의 VFP의 클럭을 지난 후, VSYNC 클럭을 확인하여 Vertical 영역에서 4K x 1 라인의 픽셀의 프로토콜을 매칭시키는 수직 동기화를 실행하는 동기화 모듈; 상기 동기화 모듈이 처리한 동기화된 4K 내지 10K의 해상도를 갖는 영상 데이터를 1픽셀 RGB의 1클럭당 4픽셀의 단위로 4개의 LED 소자에 각각 도트를 배정하는 단일클럭-복수픽셀의 처리를 수행하는 비트 전처리 모듈; 상기 비트 전처리 모듈의 처리로 LED 소자에 배정되는 1픽셀의 R(8비트), G(8비트), B(8비트) 각각에 가산 정보를 부여하여 1픽셀의 R, G, B 각각에 최대 8비트가 확장된 R(16비트), G(16비트), B(16비트)의 1픽셀로 엔코딩을 수행하는 엔코딩 모듈; 및 상기 엔코딩 모듈을 통해 엔코딩된 10K의 영상 데이터를 4K*2K의 6개로 분할하여 6개의 메인 컨트롤러로 분배하는 분배 모듈을 포함할 수 있다.
본 발명에 따르면, 종래 4K(4096*2160)의 입력 영상의 전광판 표출의 성능을 10K의 입력 영상 표출까지 향상시킬 수 있다. 전광판의 경우, 종래 입력 영상의 표출 성능은 4K이며, 표출 형태는 8K까지 확장되나 이는 4K*2K(3846*2160)입력을 받아 8K*1K(7680*1080)로 확장한 것으로 입력 영상의 처리 성능은 4K로 한정된 반면, 본 발명은 이를 최대 10K까지 커버하여 디스플레잉이 가능하도록 전광판을 설계하여 제공할 수 있다.
8K는 4K보다 4배의 고화질 영상을 전광판에 표출할 수 있으며, 10K는 그보다 더 높은 4K의 약 6배 고화질 영상을 전광판에 표출할 수 있도록 한다. 본 발명은 8K뿐만 아니라 10K의 입력 영상 데이터를 처리할 수 있는 전광판을 제공하는 것으로, 이 때 표현하는 비디오의 영상 데이터량이 48Gbps, 6GBytes/Sec로 막대한 것을 초고성능의 빠른 처리로 영상의 표출지연 없이 하드와이어드 된 FPGA의 설계로 최적화 및 전력절감까지 고려된 전광판의 설계를 제공한다.
전광판은 QLED, OLED와 달리 LED 모듈을 디스플레이 소자로 구성하는 것으로 10K의 구현시 가로 10m, 세로 4.3m의 초대형 전광판이 제공되어야 한다. 본 발명은 초대형으로 설치되는 출력 스케일링을 고려하여, 10K의 영상 데이터를 분할하여 할당함으로써 동시 송출이 가능하도록 데이터 처리를 수행하고, 대형의 전광판 조립을 위해, 조립되는 LED 모듈에 오프셋 센서를 실장하여 조립시 수평 얼라인이 가능하도록 전광판을 제공한다.
대부분의 전광판이 Full HD(1920*1080) 이하이고, 최근에 간혹 설치되는 4K(3840*2160)을 지원하기 때문에 이러한 전광판 입력을 10K(10240*4320)로의 출력을 지원하는 업스케일링(Upscaling) 기능을 제공하여 기존 입력(Legacy Video Input)을 지원하여 활용성·확장성을 배가한다.
도 1은 본 발명의 실시예에 따른 전광판 구성도를 나타낸다.
도 2는 본 발명의 실시예에 따른 전광판의 디스플레이 구성과, 스케일러 및 메인 컨트롤러를 나타낸다.
도 3은 본 발명의 실시예에 따른 전광판 디스플레이의 LUT 구성과 LED 모듈의 데이터 처리 개요도를 나타낸다.
도 4는 본 발명의 실시예에 따른 전광판의 디스플레이 구성과 오프셋 센서의 배치 관계를 나타낸다.
이하, 첨부된 도면들에 기재된 내용들을 참조하여 본 발명을 상세히 설명한다. 다만, 본 발명이 예시적 실시 예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일 참조부호는 실질적으로 동일한 기능을 수행하는 부재를 나타낸다.
본 발명의 목적 및 효과는 하기의 설명에 의해서 자연스럽게 이해되거나 보다 분명해 질 수 있으며, 하기의 기재만으로 본 발명의 목적 및 효과가 제한되는 것은 아니다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
도 1은 본 발명의 실시예에 따른 전광판(1) 구성도를 나타낸다. 도 2는 본 발명의 실시예에 따른 전광판(1)의 디스플레이 구성과, 스케일러(30) 및 메인 컨트롤러(50)를 나타낸다. 도 3은 본 발명의 실시예에 따른 전광판 디스플레이의 LUT 구성과 LED 모듈(90)의 데이터 처리 개요도를 나타낸다. 도 4는 본 발명의 실시예에 따른 전광판(1)의 디스플레이 구성과 오프셋 센서(80)의 배치 관계를 나타낸다.
도 1 내지 4를 참조하면, 본 실시예에 따른 10K UHD 입력을 지원하는 전광판(1)은 수신부(10), 스케일러(30), 메인 컨트롤러(50), 서브 컨트롤러(70), 오프셋 센서(80) 및 LED 모듈(90)을 포함할 수 있다. 본 실시예에 따른 전광판(1)은 4K 내지 10K의 해상도를 갖는 영상 데이터의 해상도 저감없이 1:1 표출이 가능하다.
수신부(10)는 단자 인터페이스로부터 출력되는 4K 내지 10K의 해상도를 갖는 영상 데이터를 수신한다. 단자 인터페이스의 실시예로는, HDMI 또는 DVI 또는 광입력(Fiber Optic)이 될 수 있다. 단자 인터페이스는 최소 8K 최대 10K의 입력 영상을 송출할 수 있다. 본 실시예로, 단자 인터페이스는 HDMI 2.1, 10K UHD@120Hz, 또는 10K@60Hz의 사양이 적용되어도 무방하다. 본 실시예로, 10K는 10240 x 4320의 해상도를 지칭할 수 있다. 단자 인터페이스는 PC 또는 TV 또는 운영 서버로부터 송출하고자 하는 영상 데이터를 수신한다. 수신부(10)에서는 PC 또는 노트북의 4K 또는 8K 영상을 선택할 수 있으며, QLED 8K, OLED 8K TV HDMI 2.1 소스를 선택할 수 있다. 10K 출력이 흔하지 않기 때문에 10K Pattern Generator로 시험 영상이 선택될 수도 있다. PC 또는 TV 또는 운영 서버의 영상 데이터는 비디오 먹스 모듈을 구비한 수신부에 취합되며, 본 실시예는 8K 또는 10K의 고화질 데이터를 그 대상으로 한다. 선택된 최대 입력 영상 10K*4K(10240*4320)은 60Hz 또는 120Hz에 대한 입력에 대한 영상처리가 가능하도록 설계되어야 한다.
수신된 HDMI TMDS(Transition-minimized Differential Signaling) 신호는 수신부(10)내에서 RGB 신호로 변환될 수 있다. RGB 신호의 변환은 주지의 모듈이 사용되어도 무방하다. 여기서, 본 실시예가 가정하는 HDMI 2.1은 최대 48Gbps의 매우 빠른 입력 속도로 전송된다. 고화질 및 Gbps의 속도를 커버하기 위해서 본 실시예에서는 스케일러(30)의 구성을 개시한다.
스케일러(30)는 픽셀의 X, Y 좌표를 추출하는 계수기가 마련되며, 수신부(10)의 영상 데이터를 N개로 분할하여, N개의 메인 컨트롤러(50)에 분할된 영상 데이터를 분배한다. 스케일러(30)는 동기화 모듈(301), 비트 전처리 모듈(303), 엔코딩 모듈(305) 및 분배 모듈(307)을 포함할 수 있다.
본 실시예가 상정하는 10K의 전광판은 가로 10미터, 세로 4.3 미터의 초대형 전광판이 될 수 있다. 이러한 초대형 전광판은 복수개 단위의 LED 모듈(90)이 조립되어 설치되어야 한다. 다수의 LED 모듈(90)이 조립됨에 따라, LED 모듈(90)의 단위로 제어하기 위한 메인 컨트롤러(50)도 N개인 복수개가 요구된다. 본 실시예에서, 메인 컨트롤러(50)는 10K의 전광판 기준으로 6개가 요구될 수 있다. 본 실시예에 따르면, 10K의 전광판은 10240 x 4320의 픽셀이며, 3840 x 2160인 4K*2K의 해상도로 6분할 될 수 있다. 또는 3840 x 2160인 4K*2K의 해상도 2분할 및 2560 x 2160의 2K*2K의 해상도 2분할로 구성될 수 있다.
종래의 전광판 해상도 모듈을 적용할 경우, 10K는 최소 6분할로 조립될 수 있으며, 이에 따라 6개의 메인 컨트롤러(50)가 실장되고, 메인 컨트롤러(50)에 대응되어 서브 컨트롤러(70)는 88개가 실장된다. 일 실시예로, 4K*2K 해상도의 6분할을 기준으로 설명하면, 4K 전광판의 6개에 10K의 입력 영상 데이터를 48Gbps로 뿌리는 것은 현실적으로 어렵다. 본 실시예는 방대한 입력 데이터를 방대한 크기의 전광판에 동시 송출을 위해 10K의 영상 데이터를 메인 컨트롤러(50)의 분담 영역에 맞도록 영상의 영역을 분할하여 분배한다.
따라서, 스케일러(30)는 10K의 입력 데이터 영상을 6분할하며, 6분할된 영상 데이터는 6개의 메인 컨트롤러(50)에 동시전송되어 10K의 전광판에 출력 스케일을 맞추도록 한다. 다만, 10K의 6분할 분배에 있어서도, 10K@60Hz 또는 10K@120Hz의 클럭 데이터와 48Gbps의 통신 입력 속도를 감당해야 연속적인 출력이 가능하다. 스케일러(30) 및 메인 컨트롤러(50)의 단자로는 Fiber Optic이 적용될 수 있다. Fiber Optic의 송수신 모듈의 탑재로 무손실 무압축 영상입출력을 위해 HDMI 또는 Fiber Optic 입출력 신호의 왜곡없는 처리가 가능할 수 있다. 스케일러(30)에서는 동기화와 전처리 및 엔코딩에 있어서 10K의 입력 인터페이스를 감당할 수 있도록 동기화 모듈(301), 비트 전처리 모듈(303), 엔코딩 모듈(305)이 마련된다.
스케일러(30)는 Horizontal 영역에서 10K의 픽셀, Vertical 영역에서 4K의 픽셀을 처리하여 최대 10K의 영상 데이터를 동기화하고, 계수기가 동기화된 10K의 영상 데이터를 Horizontal 4K x Vertical 2K를 최대범위로 하여 N개로 분할하며, 이 때 클럭은 상기 수신부가 수신한 4K 내지 10K의 해상도를 갖는 영상 데이터의 주파수가 f Hz일 때, f x 0.0495GHz로 구동한다. 본 실시예로, 스케일러(30)는 입력 인터페이스의 영상 데이터 주파수가 60Hz일 때 2.97GHz 클럭으로 동작되고, 인터페이스의 영상 데이터 주파수가 120Hz일 때 5.94GHz 클럭으로 동작된다.
동기화 모듈(301), 비트 전처리 모듈(303), 엔코딩 모듈(305)의 설명은 후술하겠으나, HDMI 2.1로 입력된 신호는 TMDS 신호로 입력된 신호를 48Gbps로 빠른 처리를 위해 RGB 클럭당 4픽셀 Quad 처리를 수행한다. 이 경우 4픽셀을 192비트/클럭으로 처리하게 된다. 즉, 1픽셀은 48비트로 처리한다. 이후, RGB 픽셀은 R, G, B 각각이 16 또는 12비트로 전처리 된다. 스케일러(30)는 입력된 영상에 따라 YUV 444, 422, 420, RGB 형식에 맞게 변환된 값을 입력된 픽셀 클럭 신호에 따라 분류하여 처리한다. 스케일러(30)의 각 처리 속도는 예를 들어 10K UHD의 경우 10240*4320@60fps, 120fps 상태에서 영상표시장치에는 보이지 않는 Horizontal Front/Back Porch, Vertical Front/Back Porch, Horizontal SYNC(HSYNC), Vertical SYNC(VSYNC) 등을 처리하면 11000*4500*60hz으로 2970.000MHz(2.97GHz)이며, 한 픽셀당 0.336ns(10-9) 빠른 처리가 가능하다. 고속 시리얼 데이터 (High_speed Serial Data) 통신인 DVI(Digital Visual Interface), HDMI 2.1 경우 TMDS 패킷은 1:1.5 비율로 처리해야 하기 때문에 5940.000MHz*1.5(8910.000MHz)로 0.107ns(10-9) 초고속 데이터로 Latency Delay가 없이 처리가능 하도록 설계된다.
동기화 모듈(301)은 계수기가 10K의 영상 데이터에서 Horizontal 기준의 HFP의 클럭을 지난 후, HSYNC 클럭을 확인하여 Horizontal 영역에서 10K x 1 라인의 픽셀의 프로토콜을 매칭시키는 수평동기화를 실행하고, 수평동기화 이후 Vertical 기준의 VFP의 클럭을 지난 후, VSYNC 클럭을 확인하여 Vertical 영역에서 4K x 1 라인의 픽셀의 프로토콜을 매칭시키는 수직 동기화를 실행한다. 또한 10K*4K 스케일러(30)에서 4K*2K로 분할하여 메인 컨트롤러(50)로 영상 출력되는 신호는 출력 신호 해상도에 따라 HSYNC, VSYNC 및 그와 관련된 신호(HFP, HBP, VFP, VBP)를 엔코딩하여 메인 컨트롤러(50)들로 전송한다. 이는 다양한 영상 장치간의 영상신호 호환성을 높이도록 설계된다.
본 실시예로, 동기화 모듈(301)은 10240x4320@120Hz의 실제 처리시 X, Y 계수기에 의해 5.940GHz 클럭에 맞게 각 픽셀을 동기화 한다. 입력된 픽셀에 Horizontal Active 영역에서 10240픽셀을 처리하고, HFP 288 클럭을 지난 후 176개 HSYNC 클럭 처리를 수행하여 수평 동기화를 실행한다. 이후, 296클럭의 HBP에 맞게 처리한다. 이와 같은 방법으로 동기화 모듈(301)은 10240x1라인씩 처리 후 10240x4320 라인에서 VFP 16클럭을 처리하고, VSYNC 20클럭을 처리하여 수직 동기화를 실행하도록 설계되었다. 이후, 144클럭을 처리하여 총 Horizontal 11,000클럭 픽셀처리, Vertical 4,500 클럭의 픽셀처리가 수행되며, 결과적으로 11000x4500 픽셀 클럭에서 실제 10240*4320 픽셀의 동기화가 처리되도록 설계되었다.
비트 전처리 모듈(303)은 동기화 모듈(301)이 처리한 동기화된 4K 내지 10K의 해상도를 갖는 영상 데이터를 1픽셀 RGB의 1클럭당 4픽셀의 단위로 4개의 LED 소자에 각각 도트를 배정하는 단일클럭-복수픽셀의 처리를 수행한다. 이러한 비트 전처리 모듈(303)의 비디오 출력은 실시간 RGB 데이터를 Quad(4)/Clock 처리를 수행하여 빠른 입력에 대응한다.
엔코딩 모듈(305)은 동기화 모듈(301)이 처리한 동기화된 4K 내지 10K의 해상도를 갖는 영상 데이터에서, 1픽셀의 R(8비트), G(8비트), B(8비트) 각각에 가산 정보를 부여하여 1픽셀의 R, G, B 각각에 최대 8비트가 확장된 R(16비트), G(16비트), B(16비트)의 1픽셀로 엔코딩을 수행할 수 있다.
비트 전처리 모듈(303)과 엔코딩 모듈(305)의 연속 처리로 설명하면, 비트 전처리 모듈(303)로 인하여, 1클럭에 4개의 LED 소자에 RGB가 각각 할당되어 4픽셀이 묶음으로 처리된다. 4픽셀 중 1픽셀은 R, G, B 각각 0~255 데이터인 8비트로 구성되어 총 24비트이다. 여기서, 엔코딩 모듈(305)은 R, G, B 각각에 4비트 또는 8비트의 가산 정보를 부여한다. 바꾸어 말하면 추가 비트를 실어서 엔코딩을 수행한다. 이러한 엔코딩의 이유는 가산 정보에 전력 절감을 위한 데이터를 실어 보내기 위함이다.
엔코딩 모듈(305)은 감마값, 알파블랜딩 값, 또는 3D 벡터 정보, 전광판 경년변화에 따른 모듈출력레벨신호제어 정보 등을 가산 정보로 하여 1픽셀의 R, G, B 각각에 확장 비트를 부여하여 엔코딩할 수 있다.
여기서, 감마값의 정보는 전광판 외부 또는 전광판 내에 설치된 조도센서의 데이터를 참조한다. 본 실시예에 따른 10K 전광판은 4K 전광판 6개가 합쳐진 대형이므로, 전력절감이 가성비의 주요한 이슈가 된다. 조도의 상황에 따라 LED 모듈의 감마값이 조정되어 전력을 절감할 수 있도록, 조도 센서의 감마값 정보를 가산 정보로 R,G,B 각각의 비트에 실어 보낸다.
여기서, 엔코딩 모듈(305)은 감마값 정보 할당을 위한 LUT 정보를 참조할 수 있다. LUT 정보는 별도의 데이터베이스에 실장될 수 있다.
다른 실시예로, 알파블랜딩 값은 투명도 조절을 위한 값이 될 수 있다. 다른 실시예로, 3D 벡터 정보가 가산될 수 있다. 엔코딩 모듈(305)은 총 24비트를 픽셀당 가산하여 1픽셀에 48비트의 데이터가 엔코딩 되도록 한다.
본 실시예에 따른 패킷의 구성을 설명한다.
패킷의 구성은 PC Application과 FPGA 간 RS-232C/RS-422/RS-485 통신은 다음과 같은 패킷으로 구성되어 통신을 할 수 있다. Packet Type은 Absolute LUT(전체영역 정보를 포함하여 PC Application에서 RS-232C/RS-485/RS-422 시리얼통신을 이용하여 FPGA내 시리얼 포트 모듈에서 받아서 처리할 수 있다. Packet Type은 Relocatable LUT는 절대 위치가 아니고 상대적인 위치로 패킷을 구성하여 FPGA로 모듈 다운로드를 진행할 수 있다. Packet Type중 Changeable LUT는 변경되는 모듈 또는 패킷만 적용을 할 수 있도록 한다. Control 형식은 Pixel LUT, Module LUT로 구분할 수 있다. 감마값은 다양하게 구성가능하며 적용할 감마 테이블의 인덱스를 의미하고 이는 LUT 데이터베이스로부터 참조될 수 있다. BOF(Beginning of Frame, Beginning of Packet)는 패킷의 처음을 의미하며 0xAA로 FPGA와 Application간 시작을 의미하며, EOF(End of Frame, End of Packet)는 0xFF로 전송한 패킷의 맨 마지막을 의미한다. TTL Length는 위에부터 MSB~LSB 4바이트로 구성되며 관리요 형식데이터 8바이트와 중간에 설정할 감마 테이블의 크기를 표현한다.
LUT 데이터베이스에는 10K 해상도 10240x4320@60fps를 처리하기 위하여 0, 1, ... 518,400-1 배열의 인덱스 값이 저장될 수 있다. 각 배열의 내용은 픽셀별 설정되는 감마값을 저장하고 있으며, Index=(x, y)[R], Index+1=(x,y)[G], Index+2=(x,y)[B]의 형태로 배열 Index의 내용인 값은 해당 x, y 좌표에 R. G. B별 설정할 Gamma 가진다. 0=(0,0)[Red], 1=(0,0)[Green], 2=(0,0)[Blue], 3=(1,0)[Red], 4=(1,0)[Green], 5=(1,0)[Blue], ... n(Red), n(Green), n(Blue)로 n은 10K시 10240/(모듈16수평)(수평해상도)*4320/(모듈16수평)(수직해상도)*3(RGB별) LUT에 해당한다. 마지막 n=((10240/16)*(4320/16)*3)-1로 n=640*270*3-1, n=518,400-1이다. G는 적용할 Gamma Table의 Index 값으로 Gamma 0, 1, 2, .. 15 등 다양한 테이블이 존재 한다. 감마의 값의 실시예는 아래의 [표 1]와 같으며 다양한 감마 LUT 적용을 위하여 8비트로 구성하였다.
감마 감마값 설명
GAMMA1_0of1_00 0 G0: r = 1.0/1.00 and r = 1.00 original image
GAMMA1_0of1_45 1 G1: r = 1.0/1.45 and r = 0.69
GAMMA1_0of1_80 2 G2: r = 1.0/1.80 and r = 0.55
GAMMA1_0of2_00 3 G3: r = 1.0/2.00 and r = 0.50
GAMMA1_0of2_20 4 G4: r = 1.0/2.20 and r = 0.45
GAMMA1_0of3_00 5 G5: r = 1.0/3.00 and r = 0.33
GAMMA1_0of4_00 6 G6: r = 1.0/4.00 and r = 0.25
GAMMA1_1of1_00 7 G7: r = 1.1/1.00 and r = 1.10
GAMMA1_2of1_00 8 G8: r = 1.2/1.00 and r = 1.20
GAMMA2_0of1_00 9 G9: r = 2.0/1.00 and r = 2.00 HDR
GAMMA2_0of1_00 10 Ga: r = 1.0/0.90 and r = 1.11
GAMMA1_0of1_09 11 Gb: r = 1.0/1.09 and r = 0.92
가산정보인 감마값의 처리는 다음과 같이 정리된다. HDMI로부터 입력된 신호의 픽셀을 개수를 카운트하여 표시할 픽셀의 x, y 좌표를 구한다. 해당 픽셀을 표시하기 전에 R(적색) 픽셀의 LUT 테이블을 참조하여, LUT 적용 값을 적용하여 전광판에 표출한다. 같은 방식으로 G(녹색) 픽셀의 LUT 테이블을 참조하여 처리하고 B(청색) 픽셀의 LUT도 처리한다. 물론 x, y 위치에 같은 모듈의 감마값이 적용된 경우 해당 모듈은 같은 감마 LUT 값이 적용된다. RGB별 같은 LUT를 두어 일정한 감마 설정을 할 수 있지만, 별도로 설정하도록 한 것은 전광판 사이트 환경에 따라 신호등의 경우 적색, 녹색, 황색 LED 별로 적용하여야 할 경우가 많기 때문이다. 순차적으로 들어온 RGB 36비트 모듈에서 x, y의 좌표 값에 맞는 LUT를 적용한다. 모듈과 픽셀의 LUT 동시에 포함된 경우 픽셀의 LUT를 기준으로 적용하거나 감산 또는 가산하여 처리한다.
분배 모듈(307)은 동기화된 10K의 영상 데이터를 4K*2K의 6개로 분할하여 N개의 메인 컨트롤러(50)로 분배한다.
메인 컨트롤러(50)는 스케일러의 데이터를 수신받아 서브 컨트롤러(70)로 분배 전송한다. 서브 컨트롤러(70)는 메인 컨트롤러(50)로부터 분할된 영역의 영상 데이터를 수신받아 디코딩하여 전광판 LED 모듈(90)에 출력한다. 본 실시예에 따른 메인 컨트롤러(50)와 서브 컨트롤러(70)는 10K의 LED 모듈 확장에 따른 개수가 확장되며, 현재 보급되고 있는 주제어기와 부제어기의 모듈을 그대로 적용해도 무방하다.
오프셋 센서(80)는 전광판을 구성하는 LED 모듈(90)에 배치되어, LED 모듈(90)의 조립시 상기 LED 모듈 간 수평-수직의 얼라인(Align)을 위해 X,Y,Z의 위치 정보를 감지한다. 오프셋 센서(80)는 수평 또는 수직의 정도를 수치로 표현할 수 있으며, 인접한 LED 모듈의 조립시 인접한 센서(80)의 값을 비교하여 수직 또는 수평의 얼라인을 확인할 수 있도록 한다.
이상에서 대표적인 실시예를 통하여 본 발명을 상세하게 설명하였으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리 범위는 설명한 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 특허청구범위와 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태에 의하여 정해져야 한다.
1: 전광판
10: 수신부
30: 스케일러
301: 동기화 모듈
303: 비트 전처리 모듈
305: 엔코딩 모듈
307: 분배 모듈
50: 메인 컨트롤러
70: 서브 컨트롤러
80: 오프셋 센서
90: LED 모듈

Claims (9)

  1. 단자 인터페이스로부터 출력되는 4K 내지 10K의 해상도를 갖는 영상 데이터를 수신하는 수신부;
    픽셀의 X, Y 좌표를 추출하는 계수기가 마련되며, 상기 수신부의 영상 데이터를 N개로 분할하여, N개의 하기 메인 컨트롤러에 분할된 영상 데이터를 분배하는 스케일러;
    스케일러의 데이터를 수신받는 N개의 메인 컨트롤러; 및
    상기 메인 컨트롤러로부터 분할된 영역의 영상 데이터를 수신받아 디코딩하여 전광판 LED 모듈에 출력하는 서브 컨트롤러를 포함하고,
    상기 스케일러는,
    Horizontal 영역에서 10K의 픽셀, Vertical 영역에서 4K의 픽셀을 처리하여 최대 10K의 영상 데이터를 동기화하고, 상기 계수기가 동기화된 10K의 영상 데이터를 Horizontal 4K x Vertical 2K를 최대범위로 하여 N개로 분할하며, 이 때 클럭은 상기 수신부가 수신한 4K 내지 10K의 해상도를 갖는 영상 데이터의 주파수가 f Hz일 때, f x 0.0495GHz로 설정되어,
    4K 내지 10K의 해상도를 갖는 영상 데이터의 해상도 저감없이 1:1 표출이 가능한 것을 특징으로 하는 10K UHD 입력을 지원하는 전광판.
  2. 제 1 항에 있어서,
    상기 스케일러는,
    상기 계수기가 10K의 영상 데이터에서 Horizontal 기준의 HFP의 클럭을 지난 후, HSYNC 클럭을 확인하여 Horizontal 영역에서 10K x 1 라인의 픽셀의 프로토콜을 매칭시키는 수평동기화를 실행하고,
    상기 수평동기화 이후 Vertical 기준의 VFP의 클럭을 지난 후, VSYNC 클럭을 확인하여 Vertical 영역에서 4K x 1 라인의 픽셀의 프로토콜을 매칭시키는 수직 동기화를 실행하는 동기화 모듈을 포함하는 것을 특징으로 하는 10K UHD 입력을 지원하는 전광판.
  3. 제 2 항에 있어서,
    상기 스케일러는,
    상기 동기화 모듈이 처리한 동기화된 4K 내지 10K의 해상도를 갖는 영상 데이터를 1픽셀 RGB의 1클럭당 4픽셀의 단위로 4개의 LED 소자에 각각 도트를 배정하는 단일클럭-복수픽셀의 처리를 수행하는 비트 전처리 모듈을 더 포함하여 최대 48Gbps로 입력되는 영상 데이터의 처리가 가능한 것을 특징으로 하는 10K UHD 입력을 지원하는 전광판.
  4. 제 2 항에 있어서,
    상기 스케일러는,
    상기 동기화 모듈이 처리한 동기화된 4K 내지 10K의 해상도를 갖는 영상 데이터에서, 1픽셀의 R(8비트), G(8비트), B(8비트) 각각에 가산 정보를 부여하여 1픽셀의 R, G, B 각각에 최대 8비트가 확장된 R(16비트), G(16비트), B(16비트)의 1픽셀로 엔코딩을 수행하는 엔코딩 모듈을 더 포함하는 것을 특징으로 하는 10K UHD 입력을 지원하는 전광판.
  5. 제 4 항에 있어서,
    상기 엔코딩 모듈은,
    감마값, 알파블랜딩 값, 3D 벡터 정보, 또는 전광판 경년변화에 따른 모듈출력레벨신호제어 정보를 가산 정보로 하여 1픽셀의 R, G, B 각각에 확장 비트를 부여하여 엔코딩하는 것을 특징으로 하는 10K UHD 입력을 지원하는 전광판.
  6. 제 1 항에 있어서,
    상기 스케일러는,
    상기 동기화된 10K의 영상 데이터를 4K*2K의 6개로 분할하여 6개의 상기 메인 컨트롤러로 분배하는 분배 모듈을 포함하는 것을 특징으로 하는 10K UHD 입력을 지원하는 전광판.
  7. 제 1 항에 있어서,
    전광판을 구성하는 LED 모듈에 배치되어, 상기 LED 모듈의 조립시 상기 LED 모듈 간 수평-수직의 얼라인을 위해 X,Y,Z의 위치 정보를 감지하는 오프셋 센서를 더 포함하는 것을 특징으로 하는 10K UHD 입력을 지원하는 전광판.
  8. LED 모듈로 디스플레이가 구성되는 전광판의 10K UHD 입력을 지원하기 위한 전광판 스케일러에 있어서,
    단자 인터페이스로부터 출력되는 4K 내지 10K의 해상도를 갖는 영상 데이터를 수신받고,
    상기 영상 데이터의 Horizontal 영역에서 10K의 픽셀, 상기 영상 데이터의 Vertical 영역에서 4K의 픽셀을 처리하여 최대 10K의 영상 데이터를 동기화하고, 픽셀의 X, Y 좌표를 추출하는 계수기가 마련되어, 상기 계수기가 동기화된 10K의 영상 데이터를 Horizontal 4K x Vertical 2K를 최대범위로 하여 N개로 분할하며, 이 때 클럭은 수신된 4K 내지 10K의 해상도를 갖는 영상 데이터의 주파수가 f Hz일 때, f x 0.0495GHz로 동작하는 것을 특징으로 하는 전광판 스케일러.
  9. 제 8 항에 있어서,
    상기 계수기가 10K의 영상 데이터에서 Horizontal 기준의 HFP의 클럭을 지난 후, HSYNC 클럭을 확인하여 Horizontal 영역에서 10K x 1 라인의 픽셀의 프로토콜을 매칭시키는 수평동기화를 실행하고,
    상기 수평동기화 이후 Vertical 기준의 VFP의 클럭을 지난 후, VSYNC 클럭을 확인하여 Vertical 영역에서 4K x 1 라인의 픽셀의 프로토콜을 매칭시키는 수직 동기화를 실행하는 동기화 모듈;
    상기 동기화 모듈이 처리한 동기화된 4K 내지 10K의 해상도를 갖는 영상 데이터를 1픽셀 RGB의 1클럭당 4픽셀의 단위로 4개의 LED 소자에 각각 도트를 배정하는 단일클럭-복수픽셀의 처리를 수행하는 비트 전처리 모듈;
    상기 비트 전처리 모듈의 처리로 LED 소자에 배정되는 1픽셀의 R(8비트), G(8비트), B(8비트) 각각에 가산 정보를 부여하여 1픽셀의 R, G, B 각각에 최대 8비트가 확장된 R(16비트), G(16비트), B(16비트)의 1픽셀로 엔코딩을 수행하는 엔코딩 모듈; 및
    상기 엔코딩 모듈을 통해 엔코딩된 10K의 영상 데이터를 4K*2K의 6개로 분할하여 6개의 메인 컨트롤러로 분배하는 분배 모듈을 포함하는 것을 특징으로 하는 전광판 스케일러.
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