KR102223137B1 - 통신 시스템에서 극 부호 설계 방법 및 장치 - Google Patents

통신 시스템에서 극 부호 설계 방법 및 장치 Download PDF

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양대열
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포항공과대학교 산학협력단
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Abstract

극 부호의 설계 방법이 개시된다. 방법은, 정보 비트, 정적 동결 비트, 제 1 동적 동결 비트 및 제 2 동적 동결 비트를 포함하는 입력 비트 시퀀스에 대한 극 부호를 설계하기 위한 방법으로서, 제 1 방법을 기반으로 정보 비트, 정적 동결 비트 및 제 1 동적 동결 비트를 생성하는 단계와, 제 1 방법과 상이한 제 2 방법을 기반으로, 제 2 동적 동결 비트를 생성하는 단계를 포함한다. 따라서, 정보 비트들은 대응된 동결 비트에 의해 보호받게 됨으로써 새로운 극 부호는 기존의 극 부분 부호보다 우수한 오율 성능을 보일 수 있다.

Description

통신 시스템에서 극 부호 설계 방법 및 장치{AN APPARATUS FOR CONSTRUCTING POLAR CODE IN COMMUNICATION SYSTEM AND METHOD THEREOF}
본 발명은 통신 시스템에 관한 것으로서, 보다 구체적으로는 통신 시스템의 송수신에서 발생하는 정보의 오율을 줄일 수 있는 부호의 설계를 위한 방법 및 장치에 관한 것이다.
Arikan이 제안한 극 부호는 채널 용량을 달성하는 것이 이론적으로 증명된 최초의 오류 정정 부호이다. 그러나, 극 부호는 부호 길이 N 이 증가함에 따라 최소 해밍 거리(minimum Hamming distance)가
Figure 112019102148730-pat00001
에 비례하여 증가하므로 부호 길이가 충분히 길지 않을 때 성능 열화가 발생한다. Trifonov 등은 극 부호의 동결 비트(frozen bit)를 동적으로 할당함으로써 큰 최소 해밍 거리를 가지는 극 부분 부호(polar subcode)의 설계 방법을 제안하였다. 그러나, 이러한 극 부분 부호는 일부의 정보 비트들이 할당되는 비트-채널들에 대한 신뢰도가 낮아 리스트 사이즈가 충분히 크지 않을 때 연속 제거 리스트 복호에서의 성능 열화가 발생한다. 따라서 상기 신뢰도가 낮은 비트-채널들에 할당된 정보 비트들을 보호하여 연속 제거 리스트 복호에서의 오율 성능을 향상 시킬 수 있는 극 부호의 설계 방법에 대한 연구개발이 필요하다.
한국 등록특허공보 제10-1996026호 ("부호율 호환성을 갖는 극 부호를 구성하는 방법 및 장치", 국방과학연구소)
전술한 문제점을 해결하기 위한 본 발명의 목적은 통신 시스템에서 극 부분 부호를 기반으로 제1 동적 동결 비트들과 연관되어 있지 않은 정보 비트들 중에 일부를 정적 동결 비트들에 일대일 대응시키고, 이 정적 동결 비트들을 제2 동적 동결 비트들로 변환하여 극 부호를 설계함으로써, 기존의 극 부분 부호에서 신뢰도가 낮은 비트-채널들에 할당된 정보 비트들을 보호하는 새로운 극 부호를 설계하고, 이를 통해 연속 제거 리스트(successive cancellation list) 복호를 포함하는 다양한 복호 방법에서의 오율 성능을 향상할 수 있는 극 부호의 설계 방법을 제공하는 것이다.
전술한 문제점을 해결하기 위한 본 발명의 다른 목적은 통신 시스템에서 극 부분 부호를 기반으로 제1 동적 동결 비트들과 연관되어 있지 않은 정보 비트들 중에 일부를 정적 동결 비트들에 일대일 대응시키고, 이 정적 동결 비트들을 제2 동적 동결 비트들로 변환하여 극 부호를 설계함으로써, 기존의 극 부분 부호에서 신뢰도가 낮은 비트-채널들에 할당된 정보 비트들을 보호하는 새로운 극 부호를 설계하고, 이를 통해 연속 제거 리스트(successive cancellation list) 복호를 포함하는 다양한 복호 방법에서의 오율 성능을 향상할 수 있는 극 부호의 설계 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 이에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 극 부호의 설계 방법은, 정보 비트, 정적 동결 비트, 제 1 동적 동결 비트 및 제 2 동적 동결 비트를 포함하는 입력 비트 시퀀스에 대한 극 부호를 설계하기 위한 방법으로서, 제 1 방법을 기반으로 상기 정보 비트, 상기 정적 동결 비트 및 상기 제 1 동적 동결 비트를 생성하는 단계; 및 상기 제 1 방법과 상이한 제 2 방법을 기반으로, 상기 제 2 동적 동결 비트를 생성하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 제 1 방법은 선형 부호를 선택하여 극 부분 부호를 설계하는 방법일 수 있다.
일 측면에 따르면, 상기 제 2 동적 동결 비트를 생성하는 단계는, T 개의 정보 비트를 선택하는 단계; T 개의 정적 동결 비트를 선택하는 단계; 선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 대응시키는 것에 의해, 상기 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 제 2 동적 동결 비트를 생성하는 단계는, 상기 제 1 동적 동결 비트와 연관되지 않은 정보 비트를 기반으로 상기 제 2 동적 동결 비트를 생성할 수 있다.
일 측면에 따르면, 상기 제 2 동적 동결 비트를 생성하는 단계는, 상기 제 1 동적 동결 비트와 연관되지 않은 정보 비트들 중 비트-채널 신뢰도의 오름차순 기반으로 선택된 정보 비트를 이용하여 상기 제 2 동적 동결 비트를 생성할 수 있다.
일 측면에 따르면, 상기 T 개의 정적 동결 비트를 선택하는 단계는, 상기 제 1 방법에 따른 정적 동결 비트들 중 무작위로 T 개의 정적 동결 비트를 선택할 수 있다.
일 측면에 따르면, 상기 T 개의 정적 동결 비트를 선택하는 단계는, 상기 제 1 방법에 따른 정적 동결 비트들 중 인덱스의 오름차순 또는 내림차순 기반으로 T 개의 정적 동결 비트를 선택할 수 있다.
일 측면에 따르면, 상기 T 개의 정적 동결 비트를 선택하는 단계는, 상기 제 1 방법에 따른 정적 동결 비트들 중 비트-채널의 신뢰도가 높은 순서대로 T 개의 정적 동결 비트를 선택할 수 있다.
일 측면에 따르면, 상기 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 단계는, 선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 무작위로 대응시킬 수 있다.
일 측면에 따르면, 상기 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 단계는, 선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 인덱스의 내림차순 또는 오름차순에 따라 대응시킬 수 있다.
일 측면에 따르면, 상기 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 단계는, 선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 신뢰도에 따라 대응시킬 수 있다.
일 측면에 따르면, 상기 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 단계는, 각 정보 비트의 인덱스가 대응되는 정적 동결 비트의 인덱스보다 낮도록, 선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 대응시킬 수 있다.
전술한 문제점을 해결하기 위한 본 발명의 다른 실시예에 따른 극 부호의 설계 장치는, 정보 비트, 정적 동결 비트, 제 1 동적 동결 비트 및 제 2 동적 동결 비트를 포함하는 입력 비트 시퀀스에 대한 극 부호를 설계하기 위한 장치로서, 상기 장치는 프로세서 및 메모리를 포함하고, 상기 프로세서는, 제 1 방법을 기반으로 상기 정보 비트, 상기 정적 동결 비트 및 상기 제 1 동적 동결 비트를 생성하고; 그리고 상기 제 1 방법과 상이한 제 2 방법을 기반으로, 상기 제 2 동적 동결 비트를 생성하도록 구성될 수 있다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
전술한 본 발명의 일 실시예에 따른 극 부호의 설계 방법 및 장치에 따르면, 기존의 극 부분 부호와 달리 동적 동결 비트들과 연관되어 있지 않은 정보 비트들 중에 일부를 정적 동결 비트들에 일대일 대응시킴으로써 설계되므로, 정보 비트들은 대응된 동결 비트에 의해 보호받게 됨으로써 새로운 극 부호는 기존의 극 부분 부호보다 우수한 오율 성능을 보일 수 있다.
도 1a 는 본 발명의 일 실시예에 따른 극 부호 설계 방법의 개략적인 흐름도이다.
도 1b 는 본 개시의 다양한 실시 예에 따른 통신 시스템에서 기존의 선형 부호로부터 극 부분 부호를 설계하고, 이를 기반으로 새로운 극 부호를 설계하는 흐름도를 나타낸다.
도 2는 본 개시의 다양한 실시 예에 따른 통신 시스템에서 기존 극 부분 부호의 정보 비트에 대한 비트-채널(bit-channel)의 오류 확률(error probability) 그래프를 나타낸다.
도 3은 본 개시의 다양한 실시 예에 따른 통신 시스템에서 기존 극 부분 부호의 정적 동결 비트들 중 일부를 제2 동적 동결 비트로 변환함으로써 새로운 극 부호를 설계하는 흐름도를 나타낸다.
도 4a 내지 도 4c는 본 개시의 다양한 실시 예에 따른 통신 시스템에서 정적 동결 비트에 정보 비트를 대응시키는 방법에 대한 실시 예를 나타낸다.
도 5 내지 도 6은 본 개시의 다양한 실시 예에 따른 통신 시스템에서 극 부호의 성능 그래프를 나타낸다.
도 7 은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
개요
본 발명은 통신 시스템의 송수신에서 발생하는 정보의 오율(error rate)을 줄일 수 있는 부호의 설계 방법에 관한 것이다. 먼저 선형 부호(linear code)로부터 극 부분 부호(polar subcode)를 설계하고, 이를 기반으로 새로운 극 부호(polar code)를 설계할 수 있다. 송신될 극 부호어(polar codeword)의 생성은 입력 비트 시퀀스에 대한 부호화 과정을 통해 이루어진다. 상기 입력 비트 시퀀스는 정보 비트(information bit), 정적 동결 비트(static frozen bit), 제1 동적 동결 비트(dynamic frozen bit) 및 제2 동적 동결 비트를 포함한다. 상기 정보 비트, 정적 동결 비트 및 제1 동적 동결 비트는 기존의 방법으로부터 얻어질 수 있고 (예: Trifonov가 제안한 방법), 상기 제2 동적 동결 비트는 제1 동적 동결 비트를 구성하는데 참여하지 않은 정보 비트와 정적 동결 비트를 사용하여 얻어질 수 있다.
극 부호가 부호 길이
Figure 112019102148730-pat00002
을 갖는 선형 블록 부호인 경우, 입력 비트 시퀀스
Figure 112019102148730-pat00003
에서 정보 비트들은 정보 집합 A 에 속하는 K 개의 원소들에 대응하는 비트 위치에 할당되고, 동결 비트들은 동결 집합 F 에 속하는 N-K 개의 원소들에 대응하는 비트 위치에 할당된다. 여기서 정보 집합 A 는 비트-채널의 신뢰도가 높은 K 개의 인덱스 집합이고, 동결 집합 F 는 A 에 속하지 않는 인덱스의 집합이다. 상기 비트-채널의 신뢰도는 밀도 진화 (density evolution) 또는 채널 근사 (channel approximation) 등의 방법으로 구할 수 있다. 상기 입력 비트 시퀀스
Figure 112019102148730-pat00004
을 사용하여 부호어(codeword)를 생성하려면 하기의 수학식 1과 같은 생성 행렬(generator matrix)을 정의해야 한다.
Figure 112019102148730-pat00005
여기서,
Figure 112019102148730-pat00006
은 생성 행렬,
Figure 112019102148730-pat00007
은 하기 비트 역순 절차를 위한
Figure 112019102148730-pat00008
크기의 비트 역순(bit-reversal) 순열(permutation) 행렬, F 는 하기의 수학식 2와 같이 정의되는 Arikan의 커널(kernel),
Figure 112019102148730-pat00009
은 F 를 n 번 크로네커(Kronecker) 곱 연산한 것을 의미한다.
Figure 112019102148730-pat00010
비트 역순 절차는 입력 벡터의 원소들을 재배열하는 절차를 의미한다. 구체적으로, 비트 역순 절차는 입력 벡터의 원소들의 인덱스에 대한 이진 값의 역순에 대응하도록 원소들을 재배열하는 절차를 의미한다. 예를 들어, 입력 벡터의 원소들 u0, u1, u2, u3, u4, u5, u6, u7의 인덱스를 3비트로 이진 확장하면 000, 001, 010, 011, 100, 101, 110, 111이 된다. 인덱스 순서를 유지하면서 각 비트의 앞뒤 순서를 반전시키면 이진 값은 000, 100, 010, 110, 001, 101, 011, 111이 된다. 상기 이진 값을 다시 정수로 변환하면 각 원소는 u0, u4, u2, u6, u1, u5, u3, u7로 재배열될 수 있다. 일부 실시 예에서, 비트 역순 절차는 생략 가능하다.
극 부호어의 생성 절차는 생성 행렬을 이용하여 하기의 수학식 3과 같이 정의된다.
Figure 112019102148730-pat00011
여기서,
Figure 112019102148730-pat00012
은 극 부호어를 의미한다. 이때, 극 부호어는 원소 c0, c1, c2, c3, c4, c5, c6, c7을 갖는 코드 벡터로 표현될 수 있다. 상기 극 부호를 결정하는 방법 외에도 극 부호를 설계하기 위한 다양한 방법들이 존재한다. 전체 동결 비트들 중 일부 동결 비트들이 정보 비트들의 조합으로 구성되는 경우에는 부호 길이
Figure 112019102148730-pat00013
의 선형 부호의 부분 부호가 되는 극 부호를 설계할 수 있다. 일부 실시 예에서, 하기의 수학식 4 가 만족되는 경우, 극 부호는 동적 동결 비트에 기반한 극 부호를 설계하기 위한 패리티 검사 행렬
Figure 112019102148730-pat00014
를 갖는
Figure 112019102148730-pat00015
선형 부호 C 의 부분 부호가 된다. 여기서 N 은 부호 길이, K' 는 정보 비트 길이, 그리고 d 는 최소 해밍 거리를 의미한다.
Figure 112019102148730-pat00016
이때,
Figure 112019102148730-pat00017
에 대한 가우시안 소거를 통해 하기의 수학식 5와 같은 제약(constraint) 행렬 V 를 구성할 수 있다.
Figure 112019102148730-pat00018
여기서, Q 는
Figure 112019102148730-pat00019
의 행들에서 0 이 아닌 마지막 원소들이 하향 계단 모양으로 나타나도록 만들어 주는 (가우시안 소거를 위한) 행렬을 의미한다. 이때, V 의 각 행에 대하여 0 이 아닌 원소의 마지막 인덱스는 하기의 수학식 6과 같이 정의될 수 있다.
Figure 112019102148730-pat00020
여기서,
Figure 112019102148730-pat00021
는 V 의 i 번째 행에 대하여 0 이 아닌 원소의 마지막 인덱스를 의미한다. V 의 성질에 의해
Figure 112019102148730-pat00022
는 서로 다른 값을 가진다. 이를 이용하여 동결 비트를 하기의 수학식 7과 같이 표현할 수 있다.
Figure 112019102148730-pat00023
여기서
Figure 112019102148730-pat00024
는 극 부호의 i 번째 동결 비트를 의미한다. 위와 같이 얻어진
Figure 112019102148730-pat00025
부호를 기반으로 원하는 목표 부호율( K/N ) 을 갖는
Figure 112019102148730-pat00026
부분 부호를 설계하기 위해 낮은 신뢰도를 가지는 K'-K 개의 정보 비트들을 정적 동결 비트가 되도록 추가적인 동결(additional freezing)을 수행한다. 수학식 8은 상기 과정을 나타낸다.
Figure 112019102148730-pat00027
여기서
Figure 112019102148730-pat00028
는 정보 비트, P 는 K' 개의 정보 비트가 할당된 비트-채널들 중에서 신뢰도가 낮은 K'-K 개의 비트-채널들의 인덱스 집합이다. 이때 각 비트-채널에 대한 신뢰도는 밀도 진화 또는 채널 근사 등으로부터 얻을 수 있다.
상술한 극 부분 부호의 설계 방법은 Arikan이 제안한 극 부호의 설계 방법에 비해 상대적으로 신뢰도가 낮은 비트-채널에 정보 비트가 할당될 수 있다.
관련하여, 도 1a 는 본 발명의 일 실시예에 따른 극 부호 설계 방법의 개략적인 흐름도이고, 도 1b 는 본 개시의 다양한 실시 예에 따른 통신 시스템에서 기존의 선형 부호로부터 극 부분 부호를 설계하고, 이를 기반으로 새로운 극 부호를 설계하는 흐름도를 나타낸다.
예를 들어, 도 1b 에 도시된 바와 같이 본 발명의 일 실시예에 따른 극 부호 설계 방법은, 선형 부호를 선택하여 (단계 11) 극 부분 부호를 설계한 후에 (단계 12), 기존의 정적 동결 비트 중에서 일부분을 동적 동결 비트로 변환할 수 있다(단계 13). 이를 통해 설계된 극 부호는 정보 비트를 보호할 수 있고 성능 또한 기존의 극 부분 부호보다 향상시킬 수 있다.
도 2는 본 개시의 다양한 실시 예에 따른 통신 시스템에서 기존 극 부분 부호의 정보 비트에 대한 비트-채널(bit-channel)의 오류 확률(error probability) 그래프를 나타낸다. 즉, 도 2는
Figure 112019102148730-pat00029
극 부분 부호에서 정보 비트가 할당된 비트-채널들의 오류 확률(error probability)의 예를 나타낸 것이다. 여기서
Figure 112019102148730-pat00030
극 부분 부호는
Figure 112019102148730-pat00031
확장된(extended) BCH 부호로부터 전술한 수학식 4 내지 수학식 8 의 과정을 통해 얻어진다. 상기 비트-채널들 중 다수가 높은 오류 확률을 가짐을 확인할 수 있다.
다시 도 1a 를 참조하면, 본 발명의 일 실시예에 따른 극 부호의 설계 방법은, 정보 비트, 정적 동결 비트, 제 1 동적 동결 비트 및 제 2 동적 동결 비트를 포함하는 입력 비트 시퀀스에 대한 극 부호를 설계하기 위한 방법일 수 있다. 극 부호의 설계 방법은, 먼저, 도 1 에 도시된 바와 같이 먼저 제 1 방법을 기반으로 정보 비트, 정적 동결 비트 및 제 1 동적 동결 비트를 생성 (단계 110) 할 수 있다. 여기서, 제 1 방법은 예를 들어 선형 부호를 선택하여 극 부분 부호를 설계하는 방법일 수 있다. 즉, 제 1 방법은 예를 들어 Trifonov 가 제안한 방법과 같이, 종래의 극 부호 설계 방법에 따라 선형 부호로부터 극 부분 부호를 설계하는 것일 수 있다.
다시 도 1a 를 참조하면, 이후 제 1 방법과 상이한 제 2 방법을 기반으로, 제 2 동적 동결 비트를 생성 (단계 120) 할 수 있다. 본 발명의 일 실시예에 따른 극 부호의 설계 방법에 따르면, 생성된 극 부분 부호의 동적 동결 비트들을 제1 동적 동결 비트들로 명명하고, 정보 비트들을 하기와 같은 2 가지 집합으로 나눌 수 있다: 제1 동적 동결 비트들과 연관된 정보 비트들의 인덱스 집합(
Figure 112019102148730-pat00032
); 정보 비트들 중에서
Figure 112019102148730-pat00033
에 속하지 않는 정보 비트들의 인덱스 집합(
Figure 112019102148730-pat00034
). 마찬가지로 동결 비트들도 다음의 2가지 집합으로 나눌 수 있다: F 에 속하는 정적 동결 비트들의 인덱스 집합(FS); F 에 속하는 동적 동결 비트들의 인덱스 집합(FD).
도 3 은 본 발명의 일 실시예에 따른 통신 시스템에서 기존 극 부분 부호의 정적 동결 비트들 중 일부를 제2 동적 동결 비트로 변환함으로써 새로운 극 부호를 설계하는 흐름도를 나타낸다. 이하, 도 3 을 참조하여 본 발명의 일 실시예에 따른 제 2 동적 동결 비트의 생성에 따른 극 부호 설계 절차를 보다 상세히 설명한다.
도 3 에 도시된 바와 같이, 제 2 동적 동결 비트를 생성하는 단계 (단계 120) 는, 예를 들어, T 개의 정보 비트를 선택하고 (단계 121), T 개의 정적 동결 비트를 선택한 뒤 (단계 123), 선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 대응시키는 것에 의해, 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환 (단계 125) 하는 것을 포함할 수 있다.
도 3 의 단계 121 에 나타난 바와 같이, T 개의 정보 비트를 선택하는 것은, 정적 동결 비트에 대응시킬 정보 비트를
Figure 112019102148730-pat00035
에 포함되어있는 정보 비트들 중에서 T 개를 선택하는 것일 수 있다. 즉, 제 1 동적 동결 비트와 연관되지 않은 정보 비트를 기반으로 상기 제 2 동적 동결 비트를 생성하도록 할 수 있다. 이때 선택된 정보 비트들은
Figure 112019102148730-pat00036
에 속하면서 오류 확률이 높은 비트-채널의 인덱스를 우선적으로 고려하여 결정될 수 있다. 따라서, 제 1 동적 동결 비트와 연관되지 않은 정보 비트들 중 비트-채널 신뢰도의 오름차순 기반으로 선택된 정보 비트를 이용하여 상기 제 2 동적 동결 비트를 생성할 수 있다.
여기서 T 는 하기의 수학식 9 를 만족하는 임의의 정수일 수 있다.
Figure 112019102148730-pat00037
도 3 의 단계 123 에 나타난 바와 같이, 단계 121 에서 선택된 정보 비트들에 대응될 정적 동결 비트들을 다음의 예시 방법을 통해 선택할 수 있다.
방법 1: FS 에서 무작위(random)로 선택.
방법 2: FS 에서 인덱스 순서(오름차순, 내림차순) 기반으로 선택.
방법 3: FS 에서 비트-채널의 신뢰도가 높은 순으로 선택.
방법 4: 대응되는 정보 비트의 인덱스보다 더 큰 인덱스를 가지는 정적 동결 비트를 FS 에서 선택.
즉, 본 발명의 일 실시예에 따른 T 개의 정적 동결 비트를 선택하는 단계 (단계 121) 는, 제 1 방법에 따른 정적 동결 비트들 중 무작위로 T 개의 정적 동결 비트를 선택하거나, 제 1 방법에 따른 정적 동결 비트들 중 인덱스의 오름차순 또는 내림차순 기반으로 T 개의 정적 동결 비트를 선택하거나, 제 1 방법에 따른 정적 동결 비트들 중 비트-채널의 신뢰도가 높은 순서대로 T 개의 정적 동결 비트를 선택하도록 할 수 있다.
다시 도 3 을 참조하면, 도 3 의 단계 125 에 나타난 바와 같이, 앞서 언급된 방법에 의해 선택된 T 개의 정적 동결 비트들을 정보 비트에 대응시킴으로써 동적 동결 비트로 변환할 수 있다. 이때 변환을 통해 새로 결정된 동적 동결 비트를 제2 동적 동결 비트로 정의할 수 있다. 하나의 예시로서 하기의 수학식 10 을 수행함으로써 정적 동결 비트를 제2 동적 동결 비트로 변환할 수 있다. 이는 해당 정보 비트를 반복해서 보내는 것과 같은 효과를 얻을 수 있다.
Figure 112019102148730-pat00038
여기서
Figure 112019102148730-pat00039
는
Figure 112019102148730-pat00040
에서 T 개를 선택한 집합, 그리고
Figure 112019102148730-pat00041
는
Figure 112019102148730-pat00042
에서 T 개를 선택한 집합이다. 수학식 10 의 과정을 수행하게 되면 선택된 T 개의 정적 동결 비트는 T 개의 제2 동적 동결 비트로 변환되고, 대응된 T 개의 정보 비트는
Figure 112019102148730-pat00043
에 포함된다. 인덱스 i 를 갖는 정보 비트를 인덱스 j 를 갖는 정적 동결 비트에 대응시키는 방법으로 다음의 예시 방법을 사용할 수 있다.
방법 1: 도 4a와 같이 정보 비트와 정적 동결 비트를 무작위로 대응.
방법 2: 도 4b와 같이 정보 비트 및 정적 동결 비트의 인덱스 순서 (내림차순 또는 오름차순) 기반으로 대응. 수학식 11 은 상기 과정을 나타낸다.
Figure 112019102148730-pat00044
방법 3: 도 4c와 같이 정보 비트 및 정적 동결 비트의 신뢰도를 기반으로 대응. 수학식 12 는 상기 과정을 나타낸다. 여기서 Pi 는 i 번째 비트-채널의 오류 확률을 의미한다.
Figure 112019102148730-pat00045
방법 4: 정보 비트의 인덱스보다 더 큰 인덱스를 가지는 정적 동결 비트로의 대응. 수학식 13 은 상기 과정을 나타낸다.
Figure 112019102148730-pat00046
즉, 본 발명의 일 측면에 따라, 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 단계 (단계 125) 는, 선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 무작위로 대응시키거나, 선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 인덱스의 내림차순 또는 오름차순에 따라 대응시키거나, 선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 신뢰도에 따라 대응시킬 수 있다. 또한, 상기 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 단계는, 각 정보 비트의 인덱스가 대응되는 정적 동결 비트의 인덱스보다 낮도록, 선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 대응시킬 수 있다.
실시예
도 5는 (512,171) 극 부분 부호를 리스트 크기(list size)가 8인 연속 제거 리스트 복호 방법으로 복호한다는 가정하에서 방법 4로 정적 동결 비트들을 결정하여 설계된 극 부분 부호의 성능 예시이다. FS,61 을 방법 4로 선택하여 정보 비트들을 정적 동결 비트에 대응시킬 때 방법 4로 정적 동결 비트들을 제2 동적 동결 비트들로 변환 하였다.
도 6은 (512,256) 극 부분 부호를 리스트 크기가 8인 연속 제거 리스트 복호 방법으로 복호한다는 가정하에서 방법 4로 정적 동결 비트들을 결정하여 설계된 극 부분 부호의 성능 예시이다. FS,70 을 방법 4로 선택하여 정보 비트들을 정적 동결 비트에 대응시킬 때 방법 4로 정적 동결 비트들을 제2 동적 동결 비트들로 변환 하였다.
도 5와 도 6은 기존의 극 부분 부호보다 제안된 극 부분 부호가 더 우수한 프레임 오율 성능을 가지는 것을 보여준다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 도 7을 참조하면, 컴퓨팅 시스템 (800) 은 플래시 스토리지 (810) , 프로세서 (820), RAM (830), 입출력 장치 (840) 및 전원 장치 (850) 를 포함할 수 있다. 또한, 플래시 스토리지 (810) 는 메모리 장치 (811) 및 메모리 컨트롤러 (812) 를 포함할 수 있다. 한편, 도 8에는 도시되지 않았지만, 컴퓨팅 시스템 (800) 은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트 (port) 들을 더 포함할 수 있다.
컴퓨팅 시스템 (800) 은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA (personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서 (820) 는 특정 계산들 또는 태스크 (task) 들을 수행할 수 있다. 실시예에 따라, 프로세서 (820) 는 마이크로프로세서 (micro-processor), 중앙 처리 장치 (Central Processing Unit, CPU)일 수 있다. 프로세서 (820) 는 어드레스 버스 (address bus), 제어 버스 (control bus) 및 데이터 버스 (data bus) 등과 같은 버스 (860) 를 통하여 RAM (830), 입출력 장치 (840) 및 플래시 스토리지 (810) 와 통신을 수행할 수 있다. 플래시 스토리지 (810) 는 도 5 내지 7에 도시된 실시예들의 플래시 스토리지를 이용하여 구현될 수 있다.
일 실시예에 따라, 프로세서 (820) 는 주변 구성요소 상호연결 (Peripheral Component Interconnect, PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM (830) 는 컴퓨팅 시스템 (800) 의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 디램 (DRAM), 모바일 디램, 에스램 (SRAM), 피램 (PRAM), 에프램 (FRAM), 엠램 (MRAM), 알램 (RRAM) 을 포함하는 임의의 유형의 랜덤 액세스 메모리가 RAM (830)으로 이용될 수 있다.
입출력 장치 (840) 는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치 (850) 는 컴퓨팅 시스템 (800) 의 동작에 필요한 동작 전압을 공급할 수 있다.
일 측면에 따르면, 본 발명의 일 실시예에 따른 극 부호 설계 장치는, 정보 비트, 정적 동결 비트, 제 1 동적 동결 비트 및 제 2 동적 동결 비트를 포함하는 입력 비트 시퀀스에 대한 극 부호를 설계하기 위한 장치일 수 있고, 이러한 장치는 프로세서 및 메모리를 포함할 수 있다. 프로세서는, 제 1 방법을 기반으로 상기 정보 비트, 상기 정적 동결 비트 및 상기 제 1 동적 동결 비트를 생성하고, 그리고 상기 제 1 방법과 상이한 제 2 방법을 기반으로, 상기 제 2 동적 동결 비트를 생성하도록 구성될 수 있다. 본 발명의 일 측면에 따른 극 부호 설계 장치의 구체적인 동작은 예를 들어 전술한 본 발명의 일 실시예에 따른 극 부호 설계 방법에 따를 수 있다.
상술한 본 발명에 따른 방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현되는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체로는 컴퓨터 시스템에 의하여 해독될 수 있는 데이터가 저장된 모든 종류의 기록 매체를 포함한다. 예를 들어, ROM(Read Only Memory), RAM(Random Access Memory), 자기 테이프, 자기 디스크, 플래시 메모리, 광 데이터 저장장치 등이 있을 수 있다. 또한, 컴퓨터로 판독 가능한 기록매체는 컴퓨터 통신망으로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 읽을 수 있는 코드로서 저장되고 실행될 수 있다.
이상, 도면 및 실시예를 참조하여 설명하였지만, 본 발명의 보호범위가 상기 도면 또는 실시예에 의해 한정되는 것을 의미하지는 않으며 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
구체적으로, 설명된 특징들은 디지털 전자 회로, 또는 컴퓨터 하드웨어, 펌웨어, 또는 그들의 조합들 내에서 실행될 수 있다. 특징들은 예컨대, 프로그래밍 가능한 프로세서에 의한 실행을 위해, 기계 판독 가능한 저장 디바이스 내의 저장장치 내에서 구현되는 컴퓨터 프로그램 제품에서 실행될 수 있다. 그리고 특징들은 입력 데이터 상에서 동작하고 출력을 생성함으로써 설명된 실시예들의 함수들을 수행하기 위한 지시어들의 프로그램을 실행하는 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 설명된 특징들은, 데이터 저장 시스템으로부터 데이터 및 지시어들을 수신하기 위해, 및 데이터 저장 시스템으로 데이터 및 지시어들을 전송하기 위해 결합된 적어도 하나의 프로그래밍 가능한 프로세서, 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그래밍 가능한 시스템 상에서 실행될 수 있는 하나 이상의 컴퓨터 프로그램들 내에서 실행될 수 있다. 컴퓨터 프로그램은 소정 결과에 대해 특정 동작을 수행하기 위해 컴퓨터 내에서 직접 또는 간접적으로 사용될 수 있는 지시어들의 집합을 포함한다. 컴퓨터 프로그램은 컴파일된 또는 해석된 언어들을 포함하는 프로그래밍 언어 중 어느 형태로 쓰여지고, 모듈, 소자, 서브루틴(subroutine), 또는 다른 컴퓨터 환경에서 사용을 위해 적합한 다른 유닛으로서, 또는 독립 조작 가능한 프로그램으로서 포함하는 어느 형태로도 사용될 수 있다.
지시어들의 프로그램의 실행을 위한 적합한 프로세서들은, 예를 들어, 범용 및 특수 용도 마이크로프로세서들 둘 모두, 및 단독 프로세서 또는 다른 종류의 컴퓨터의 다중 프로세서들 중 하나를 포함한다. 또한 설명된 특징들을 구현하는 컴퓨터 프로그램 지시어들 및 데이터를 구현하기 적합한 저장 디바이스들은 예컨대, EPROM, EEPROM, 및 플래쉬 메모리 디바이스들과 같은 반도체 메모리 디바이스들, 내부 하드 디스크들 및 제거 가능한 디스크들과 같은 자기 디바이스들, 광자기 디스크들 및 CD-ROM 및 DVD-ROM 디스크들을 포함하는 비휘발성 메모리의 모든 형태들을 포함한다. 프로세서 및 메모리는 ASIC들(application-specific integrated circuits) 내에서 통합되거나 또는 ASIC들에 의해 추가되어질 수 있다.
이상에서 설명한 본 발명은 일련의 기능 블록들을 기초로 설명되고 있지만, 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 실시 예들의 조합은 전술한 실시 예에 한정되는 것이 아니며, 구현 및/또는 필요에 따라 전술한 실시예들 뿐 아니라 다양한 형태의 조합이 제공될 수 있다.
전술한 실시 예들에서, 방법들은 일련의 단계 또는 블록으로서 순서도를 기초로 설명되고 있으나, 본 발명은 단계들의 순서에 한정되는 것은 아니며, 어떤 단계는 상술한 바와 다른 단계와 다른 순서로 또는 동시에 발생할 수 있다. 또한, 당해 기술 분야에서 통상의 지식을 가진 자라면 순서도에 나타난 단계들이 배타적이지 않고, 다른 단계가 포함되거나, 순서도의 하나 또는 그 이상의 단계가 본 발명의 범위에 영향을 미치지 않고 삭제될 수 있음을 이해할 수 있을 것이다.
전술한 실시 예는 다양한 양태의 예시들을 포함한다. 다양한 양태들을 나타내기 위한 모든 가능한 조합을 기술할 수는 없지만, 해당 기술 분야의 통상의 지식을 가진 자는 다른 조합이 가능함을 인식할 수 있을 것이다. 따라서, 본 발명은 이하의 특허청구범위 내에 속하는 모든 다른 교체, 수정 및 변경을 포함한다고 할 것이다.

Claims (13)

  1. 정보 비트, 정적 동결 비트, 제 1 동적 동결 비트 및 제 2 동적 동결 비트를 포함하는 입력 비트 시퀀스에 대한 극 부호를 설계하기 위한 방법으로서,
    제 1 방법을 기반으로 상기 정보 비트, 상기 정적 동결 비트 및 상기 제 1 동적 동결 비트를 생성하는 단계 - 상기 정보 비트는 상기 제 1 동적 동결 비트와 연관된 제 1 정보 비트 및 상기 제 1 동적 동결 비트와 연관되지 않은 제 2 정보 비트를 포함함 -; 및
    상기 제 1 방법과 상이한 제 2 방법을 기반으로, 상기 제 2 동적 동결 비트를 생성하는 단계를 포함하고,
    상기 제 2 동적 동결 비트를 생성하는 단계는,
    T 개의 정보 비트를 선택하는 단계;
    T 개의 정적 동결 비트를 선택하는 단계;
    선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 대응시키는 것에 의해, 상기 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 단계를 포함하고,
    상기 제 2 동적 동결 비트를 생성하는 단계는,
    상기 제 2 정보 비트를 기반으로 상기 제 2 동적 동결 비트를 생성하는, 극 부호 설계 방법.
  2. 제 1 항에 있어서,
    상기 제 1 방법은 선형 부호를 선택하여 극 부분 부호를 설계하는 방법인, 극 부호 설계 방법.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 동적 동결 비트를 생성하는 단계는,
    상기 제 2 정보 비트들 중 비트-채널 신뢰도의 오름차순 기반으로 선택된 정보 비트를 이용하여 상기 제 2 동적 동결 비트를 생성하는, 극 부호 설계 방법.
  6. 제 1 항에 있어서,
    상기 T 개의 정적 동결 비트를 선택하는 단계는,
    상기 제 1 방법에 따른 정적 동결 비트들 중 무작위로 T 개의 정적 동결 비트를 선택하는, 극 부호 설계 방법.
  7. 제 1 항에 있어서,
    상기 T 개의 정적 동결 비트를 선택하는 단계는,
    상기 제 1 방법에 따른 정적 동결 비트들 중 인덱스의 오름차순 또는 내림차순 기반으로 T 개의 정적 동결 비트를 선택하는, 극 부호 설계 방법.
  8. 제 1 항에 있어서,
    상기 T 개의 정적 동결 비트를 선택하는 단계는,
    상기 제 1 방법에 따른 정적 동결 비트들 중 비트-채널의 신뢰도가 높은 순서대로 T 개의 정적 동결 비트를 선택하는, 극 부호 설계 방법.
  9. 제 1 항에 있어서,
    상기 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 단계는,
    선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 무작위로 대응시키는, 극 부호 설계 방법.
  10. 제 1 항에 있어서,
    상기 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 단계는,
    선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 인덱스의 내림차순 또는 오름차순에 따라 대응시키는, 극 부호 설계 방법.
  11. 제 1 항에 있어서,
    상기 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 단계는,
    선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 비트-채널의 오류 확률에 따라 대응시키는, 극 부호 설계 방법.
  12. 제 1 항에 있어서,
    상기 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 단계는,
    각 정보 비트의 인덱스가 대응되는 정적 동결 비트의 인덱스보다 낮도록, 선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 대응시키는, 극 부호 설계 방법.
  13. 정보 비트, 정적 동결 비트, 제 1 동적 동결 비트 및 제 2 동적 동결 비트를 포함하는 입력 비트 시퀀스에 대한 극 부호를 설계하기 위한 장치로서,
    상기 장치는 프로세서 및 메모리를 포함하고, 상기 프로세서는,
    제 1 방법을 기반으로 상기 정보 비트, 상기 정적 동결 비트 및 상기 제 1 동적 동결 비트를 생성하고 - 상기 정보 비트는 상기 제 1 동적 동결 비트와 연관된 제 1 정보 비트 및 상기 제 1 동적 동결 비트와 연관되지 않은 제 2 정보 비트를 포함함 -; 그리고
    상기 제 1 방법과 상이한 제 2 방법을 기반으로, 상기 제 2 동적 동결 비트를 생성하도록 구성되고,
    상기 제 2 동적 동결 비트를 생성하는 것은,
    T 개의 정보 비트를 선택하고,
    T 개의 정적 동결 비트를 선택하고,
    선택된 각각의 정적 동결 비트와 선택된 각각의 정보 비트를 대응시키는 것에 의해, 상기 정적 동결 비트를 상기 제 2 동적 동결 비트로 전환하는 것을 포함하고,
    상기 제 2 동적 동결 비트를 생성하는 것은,
    상기 제 2 정보 비트를 기반으로 상기 제 2 동적 동결 비트를 생성하는 것인, 극 부호 설계 장치.
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KR20190021652A (ko) * 2017-08-23 2019-03-06 삼성전자주식회사 무선 통신 시스템에서 극 부호를 결정하기 위한 장치 및 방법
KR101996026B1 (ko) 2018-01-12 2019-07-04 국방과학연구소 부호율 호환성을 갖는 극 부호를 구성하는 방법 및 장치

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