KR102222942B1 - 칩 안테나 - Google Patents

칩 안테나 Download PDF

Info

Publication number
KR102222942B1
KR102222942B1 KR1020190112303A KR20190112303A KR102222942B1 KR 102222942 B1 KR102222942 B1 KR 102222942B1 KR 1020190112303 A KR1020190112303 A KR 1020190112303A KR 20190112303 A KR20190112303 A KR 20190112303A KR 102222942 B1 KR102222942 B1 KR 102222942B1
Authority
KR
South Korea
Prior art keywords
ceramic substrate
patch
chip antenna
groove
substrate
Prior art date
Application number
KR1020190112303A
Other languages
English (en)
Other versions
KR20200114991A (ko
Inventor
김재영
조성남
안성용
정지형
김진모
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to US16/732,762 priority Critical patent/US11223100B2/en
Priority to CN202010199838.3A priority patent/CN111740212A/zh
Publication of KR20200114991A publication Critical patent/KR20200114991A/ko
Priority to KR1020210025283A priority patent/KR102488399B1/ko
Application granted granted Critical
Publication of KR102222942B1 publication Critical patent/KR102222942B1/ko
Priority to US17/499,212 priority patent/US11652272B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/067—Two dimensional planar arrays using endfire radiating aerial units transverse to the plane of the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q9/00—Electrically-short antennas having dimensions not more than twice the operating wavelength and consisting of conductive active radiating elements
    • H01Q9/04—Resonant antennas
    • H01Q9/0407—Substantially flat resonant element parallel to ground plane, e.g. patch antenna

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Waveguide Aerials (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)

Abstract

본 발명의 일 실시예에 따른 칩 안테나는 제1 세라믹 기판; 상기 제1 세라믹 기판과 대향 배치되는 제2 세라믹 기판; 상기 제1 세라믹 기판에 마련되고, 급전 패치로 동작하는 제1 패치; 및 상기 제2 세라믹 기판에 마련되고, 방사 패치로 동작하는 제2 패치; 를 포함하고, 상기 제1 세라믹 기판 및 상기 제2 세라믹 기판 중 적어도 하나의 기판에는 홈이 형성되고, 상기 제1 패치 및 상기 제2 패치 중 상기 홈이 형성되는 상기 적어도 하나의 기판에 마련되는 패치는 상기 홈에 배치되어, 상기 홈으로부터 돌출될 수 있다.

Description

칩 안테나{CHIP ANTENNA}
본 발명은 칩 안테나에 관한 것이다.
5G 통신 시스템은 보다 높은 데이터 전송률을 달성하기 위해 보다 높은 주파수(mmWave) 대역들, 가령 10Ghz 내지 100GHz 대역들에서 구현된다. RF 신호의 전파 손실을 줄이고 전송 거리를 늘리기 위해, 빔포밍, 대규모 MIMO(multiple-input multiple-output), 전차원 MIMO(full dimensional multiple-input multiple-output), 어레이 안테나, 아날로그 빔포밍, 대규모 스케일의 안테나 기법들이 5G 통신 시스템에서 논의되고 있다.
한편, 무선 통신을 지원하는 핸드폰, PDA, 네비게이션, 노트북 등 이동통신 단말기는 CDMA, 무선랜, DMB, NFC(Near Field Communication) 등의 기능이 부가되는 추세로 발전하고 있으며, 이러한 기능들을 가능하게 하는 중요한 부품 중 하나가 안테나이다.
다만, 5G 통신 시스템이 적용되는 GHz 대역에서는 파장이 수 mm 정도로 작아지기 때문에 종래의 안테나를 이용하기 어렵다. 따라서, 이동통신 단말기에 탑재할 수 있는 초소형의 크기이면서 GHz 대역에 적합한 칩 안테나 모듈이 요구되고 있다.
본 발명의 과제는 패치를 높은 정밀도로 형성되는 홈에 배치하여, 공정 오차를 효과적으로 제거할 수 있는 칩 안테나를 제공하는 것이다.
본 발명의 일 실시예에 따른 칩 안테나는 제1 세라믹 기판; 상기 제1 세라믹 기판과 대향 배치되는 제2 세라믹 기판; 상기 제1 세라믹 기판에 마련되고, 급전 패치로 동작하는 제1 패치; 및 상기 제2 세라믹 기판에 마련되고, 방사 패치로 동작하는 제2 패치; 를 포함하고, 상기 제1 세라믹 기판 및 상기 제2 세라믹 기판 중 적어도 하나의 기판에는 홈이 형성되고, 상기 제1 패치 및 상기 제2 패치 중 상기 홈이 형성되는 상기 적어도 하나의 기판에 마련되는 패치는 상기 홈에 배치되어, 상기 홈으로부터 돌출되고, 하면에서부터 상면까지 전도성 물질로 이루어질 수 있다.
본 발명의 일 실시예에 따른 칩 안테나는 패치를 높은 정밀도로 형성되는 홈에 배치하여, 공정 오차를 효과적으로 제거할 수 있다.
도 1는 본 발명의 실시예에 따른 칩 안테나 모듈의 사시도이다.
도 2a는 도 1의 칩 안테나 모듈의 일 부분의 단면도이다.
도 2b 및 도 2c는 도 2a의 칩 안테나 모듈의 변형 실시예를 나타낸다.
도 3a는 도 1의 칩 안테나 모듈의 평면도이다.
도 3b는 도 3a의 칩 안테나 모듈의 변형 실시예를 나타낸다.
도 4a는 본 발명의 제1 실시예에 따른 칩 안테나의 사시도이다.
도 4b는 도 4a의 칩 안테나의 측면도이다.
도 4c는 도 4a의 칩 안테나의 단면도이다.
도 4d는 도 4a의 칩 안테나의 저면도이다.
도 4e는 도 4a의 칩 안테나의 변형 실시예의 사시도이다.
도 5는 본 발명의 제1 실시예에 따른 칩 안테나의 제조 방법을 나타낸다.
도 6a는 본 발명의 제2 실시예에 따른 칩 안테나의 사시도이다.
도 6b는 도 6a의 칩 안테나의 측면도이다.
도 6c는 도 6a의 칩 안테나의 단면도이다.
도 7는 본 발명의 제2 실시예에 따른 칩 안테나의 제조 방법의 일 예를 나타낸다.
도 8는 본 발명의 제2 실시예에 따른 칩 안테나의 제조 방법의 다른 예를 나타낸다.
도 9은 도 8의 실시예에 따른 칩 안테나의 제조 방법 중 제1 패치, 제2 패치, 및 제3 패치의 상세 제작 공정을 나타낸다.
도 10는 본 발명의 제2 실시예에 따른 칩 안테나의 제조 방법의 또 다른 예를 나타낸다.
도 11a는 본 발명의 제3 실시예에 따른 칩 안테나의 사시도이다.
도 11b는 도 11a의 칩 안테나의 단면도이다.
도 12는 본 발명의 제3 실시예에 따른 칩 안테나의 제조 방법을 나타낸다.
도 13는 본 발명의 일 실시예에 따른 칩 안테나 모듈이 탑재된 휴대 단말기를 개략적으로 도시한 사시도이다.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시 예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
또한, 본 명세서에서 상측, 하측, 측면 등의 표현은 도면에 도시를 기준으로 설명한 것이며, 해당 대상의 방향이 변경되면 다르게 표현될 수 있음을 미리 밝혀둔다.
본 명세서에 기재된 칩 안테나 모듈은 고주파 영역에서 동작하며, 일 예로 3GHz 이상의 주파수 대역에서 동작할 수 있다. 또한, 본 명세서에 기재된 칩 안테나 모듈은 RF 신호를 수신 또는 송수신하도록 구성된 전자기기에 탑재될 수 있다. 일 예로, 칩 안테나는 휴대용 전화기, 휴대용 노트북, 드론 등에 탑재될 수 있다.
도 1는 본 발명의 실시예에 따른 칩 안테나 모듈의 사시도이고, 도 2a는 도 1의 칩 안테나 모듈의 일 부분의 단면도이고, 도 3a는 도 1의 칩 안테나 모듈의 평면도이고, 도 3b는 도 3a의 칩 안테나 모듈의 변형 실시예를 나타낸다.
도 1, 도 2a, 및 도 3a를 참조하면, 본 실시예에 따른 칩 안테나 모듈(1)은 기판(10), 전자 소자(50), 및 칩 안테나(100)를 포함하고, 추가적으로, 엔드-파이어 안테나(200)를 포함할 수 있다. 기판(10)에 적어도 하나의 전자 소자(50), 복수의 칩 안테나(100), 복수의 엔드-파이어 안테나(200)가 배치될 수 있다.
기판(10)은 칩 안테나(100)에 필요한 회로 또는 전자부품이 탑재되는 회로 기판일 수 있다. 일 예로, 기판(10)은 하나 이상의 전자부품이 표면에 탑재된 인쇄회로기판(PCB: Printed Circuit Board)일 수 있다. 따라서, 기판(10)에는 전자부품들을 전기적으로 연결하는 회로 배선이 구비될 수 있다. 또한, 기판(10)은 연성 기판, 세라믹 기판, 및 유리 기판 등으로 구현될 수 있다. 기판(10)은 복수의 층으로 구성될 수 있다. 구체적으로, 기판(10)은 적어도 하나의 절연층(17)과 적어도 하나의 배선층(16)이 교대로 적층되어 형성된 다층 기판으로 형성될 수 있다. 적어도 하나의 배선층(16)은 기판(10)의 일 면 및 타 면에 마련되는 두 개의 외층 및 두 개의 외층 사이에 마련되는 적어도 하나의 내층을 포함할 수 있다. 일 예로, 절연층(17)은 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)와 같은 절연 물질로 형성될 수 있다. 상기 절연 물질은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침되어 형성될 수 있다. 실시예에 따라, 절연층(17)은 감광성 절연 수지로 형성될 수 있다.
배선층(16)은 전자 소자(50), 복수의 칩 안테나(100), 복수의 엔드 파이어 안테나(200)를 전기적으로 연결한다. 또한, 배선층(16)은 복수의 전자 소자(50), 복수의 칩 안테나(100), 복수의 엔드 파이어 안테나(200)를 외부와 전기적으로 연결할 수 있다.
배선층(16)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 전도성 물질로 형성될 수 있다.
절연층(17)의 내부에는 배선층(16)들을 상호 연결하기 위한 배선 비아(18)들이 배치된다.
기판(10)의 일 면, 구체적으로, 기판(10)의 상면에는 칩 안테나(100)가 실장된다. 칩 안테나(100)는 Y축 방향으로 연장되는 폭, 및 Y축 방향과 교차하는, 구체적으로, 수직하는 X축 방향으로 연장되는 너비 및 Z축 방향으로 연장되는 두께를 가진다. 칩 안테나(100)는 도 1에 도시된 바와 같이, n X 1의 구조로 배열될 수 있다. 복수의 칩 안테나(100)는 X축 방향을 따라 배열되어, 복수의 칩 안테나(100) 중 X축 방향에서 서로 인접하는 두 개의 칩 안테나(100)는 폭이 서로 마주할 수 있다.
실시예에 따라, 칩 안테나(100)는 n X m의 구조로 배열될 수 있다. 복수의 칩 안테나(100)는 X축 방향 및 Y축 방향을 따라 배열되어, 복수의 칩 안테나(100) 중 Y축 방향에서 서로 인접하는 두 개의 칩 안테나는 너비가 서로 마주할 수 있고, X축 방향에서 서로 인접하는 두 개의 칩 안테나(100)는 폭이 서로 마주할 수 있다.
X축 방향 및 Y축 방향 중 적어도 하나의 방향에서 인접하는 칩 안테나(100)들의 중심은, λ/2만큼 이격될 수 있다. 여기서, λ는 칩 안테나(100)들에서 송수신되는 RF 신호의 파장을 나타낸다.
본 발명의 일 실시예에 따른 칩 안테나 모듈(1)이 20GHz~40GHz 대역에서 RF 신호를 송수신하는 경우, 인접하는 칩 안테나(100)들의 중심은 3.75mm~7.5mm만큼 이격될 수 있고, 칩 안테나 모듈(1)이 28GHz 대역에서 RF 신호를 송수신하는 경우, 5.36mm만큼 이격될 수 있다.
5G 통신 시스템에서 이용되는 RF 신호는 3G/4G 통신 시스템에서 이용되는 RF 신호 보다 파장이 짧고, 에너지가 큰 특성을 갖는다. 따라서, 칩 안테나(100)들 각각에서 송수신되는 RF 신호 간의 간섭을 최소화하기 위하여는 칩 안테나(100)들이 충분한 이격 거리를 가질 필요가 있다.
본 발명의 일 실시예에 따르면, 칩 안테나(100)들의 중심을 λ/2만큼 충분히 이격하여, 칩 안테나(100)들 각각에서 송수신되는 RF 신호의 간섭을 최소화함으로써, 칩 안테나(100)를 5G 통신 시스템에서 이용할 수 있다.
한편, 실시예에 따라, 인접하는 칩 안테나(100)들의 중심 간의 이격 거리는 λ/2 보다 작을 수 있다. 후술할 바와 같이, 칩 안테나(100)들 각각은 세라믹 기판들 및 세라믹 기판들 중 일부에 마련되는 적어도 하나의 패치로 구성된다. 이 때, 세라믹 기판들을 소정의 거리 이격하거나, 세라믹 기판들 사이에 세라믹 기판들 보다 유전율이 낮은 물질을 배치하여, 칩 안테나(100)의 전체 유전율을 낮출 수 있다. 이로써, 칩 안테나(100)에서 송수신되는 RF 신호의 파장을 증가시켜, 방사 효율 및 이득을 향상시킬 수 있으므로, 인접하는 칩 안테나(100)들의 중심 간의 이격 거리를 RF 신호의 λ/2 보다 작게, 인접하는 칩 안테나(100)를 배치하는 경우에도, RF 신호 간의 간섭을 최소화할 수 있다. 본 발명의 일 실시예에 따른 칩 안테나 모듈(1)은 28GHz 대역에서 RF 신호를 송수신하는 경우, 인접하는 칩 안테나(100)들의 중심 간의 이격거리는 5.36mm 보다 작을 수 있다.
기판(10)의 상면에는 칩 안테나(100)에 급전 신호를 제공하는 급전 패드(16a)가 마련된다. 한편, 기판(10)의 복수의 층 중 어느 하나의 내층에는 접지층(16b)이 마련된다. 일 예로, 기판(10)의 상면에서 가장 인접한 하위 레이어에 배치되는 배선층(16)은 접지층(16b)으로 이용된다. 접지층(16b)은 칩 안테나(100)의 리플렉터(reflector)로 동작한다. 따라서, 접지층(16b)은 칩 안테나(100)에서 출력되는 RF 신호를 지향 방향에 해당하는 Z축 방향으로 반사하여 RF 신호를 집중시킬 수 있다.
도 2a에서, 접지층(16b)이 기판(10)의 상면의 가장 인접한 하위 레이어에 배치되는 것으로 도시되어 있다. 다만, 실시예에 따라, 접지층(16b)은 기판(10)의 상면에 마련될 수 있고, 또한, 이 외의 레이어에 마련될 수 있다.
또한, 기판(10)의 상면에는 칩 안테나(100)와 접합되는 상면 패드(16c)가 마련된다. 기판(10)의 타 면, 구체적으로 하면에는 전자 소자(50)가 실장될 수 있다. 기판(10)의 하면에는 전자 소자(50)와 전기적으로 연결되는 하면 패드(16d)가 마련된다.
기판(10)의 하면에는 절연 보호층(19)이 배치될 수 있다. 절연 보호층(19)은 기판(10)의 하면에서 절연층(17)과 배선층(16)을 덮는 형태로 배치되어, 절연층(17)의 하면에 배치되는 배선층(16)을 보호한다. 일 예로, 절연 보호층(19)은 절연수지 및 무기필러를 포함할 수 있다. 절연 보호층(19)은 배선층(16)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 상기 개구부에 배치되는 솔더 볼을 통해, 전자 소자(50)는 하면 패드(16d)에 실장될 수 있다.
도 2b 및 도 2c는 도 2a의 칩 안테나 모듈의 변형 실시예를 나타낸다.
도 2b 및 도 2c의 실시예에 따른 칩 안테나 모듈은 도 2a의 칩 안테나 모듈과 유사하므로 중복되는 설명은 생략하고 차이점을 중심으로 설명하도록 한다.
도 2b를 참조하면, 기판(10)은 적어도 하나의 배선층(1210b), 적어도 하나의 절연층(1220b), 적어도 하나의 배선층(1210b)에 연결된 배선 비아(1230b), 배선 비아(1230b)에 연결된 접속패드(1240b), 솔더레지스트층(1250b)을 포함한다. 기판(10)은 구리 재배선 층(Redistribution Layer, RDL)과 유사한 구조를 가질 수 있다. 기판(10)의 상면에는 칩 안테나가 배치될 수 있다.
IC(1301b), PMIC(1302b) 및 복수의 수동부품(1351b, 1352b, 1353b)은 솔더 볼(1260b)을 통해 기판의 하면에 실장될 수 있다. IC(1301b)는 칩 안테나 모듈(1)을 동작시키기 위한 IC에 해당한다. PMIC(1302b)는 전원을 생성하고, 생성한 전원을 기판(10)의 적어도 하나의 배선층(1210b)을 통해 IC(1301b)로 전달할 수 있다.
상기 복수의 수동부품(1351b, 1352b, 1353b)은 IC(1301b) 및/또는 PMIC(1302b)로 임피던스를 제공할 수 있다. 예를 들어, 상기 복수의 수동부품(1351b, 1352b, 1353b)은 MLCC(Multi Layer Ceramic Capacitor) 등과 같은 캐패시터, 인덕터, 및 칩 저항기 중 적어도 일부를 포함할 수 있다.
도 2c를 참조하면, 기판(10)은 적어도 하나의 배선층(1210a), 적어도 하나의 절연층(1220a), 배선 비아(1230a), 접속패드(1240a), 솔더레지스트층(1250a)을 포함할 수 있다.
기판(10)의 하면에는 전자 부품 패키지가 실장된다. 전자 부품 패키지는 IC(1300a), IC(1300a)의 적어도 일부를 봉합하는 봉합재(1305a), 제1 측면이 IC(1300a)를 마주하는 지지 부재(1355a), IC(1300a)와 지지 부재(1355a)에 전기적으로 연결된 적어도 하나의 배선층(1310a), 및 절연층(1280a)을 포함하는 연결 부재를 포함할 수 있다.
IC(1300a)에서 생성된 RF 신호는 적어도 하나의 배선층(1310a)을 통해 기판(10)으로 전달되어 칩 안테나 모듈(1)의 상면 방향으로 송신될 수 있으며, 칩 안테나 모듈(1)에서 수신된 RF 신호는 적어도 하나의 배선층(1310a)을 통해 IC(1300a)로 전달될 수 있다.
전자 부품 패키지는 IC(1300a)의 일 면 및/또는 타 면에 배치된 접속패드(1330a)를 더 포함할 수 있다. IC(1300a)의 일 면에 배치된 접속패드(1330a)는 적어도 하나의 배선층(1310a)에 전기적으로 연결될 수 있으며, IC(1300a)의 타 면에 배치된 접속패드(1330a)는 하단 배선층(1320a)을 통해 지지 부재(1355a) 또는 코어 도금 부재(1365a)에 전기적으로 연결될 수 있다. 코어 도금 부재(1365a)는 IC(1300a)에 접지를 제공할 수 있다.
지지 부재(1355a)는 코어 유전층(1356a), 및 코어 유전층(1356a)을 관통하고 하단 배선층(1320a)에 전기적으로 연결되는 적어도 하나의 코어 비아(1360a)를 포함할 수 있다. 상기 적어도 하나의 코어 비아(1360a)는 솔더볼(solder ball), 핀(pin), 랜드(land)와 같은 전기연결구조체(1340a)에 전기적으로 연결될 수 있다. 따라서, 지지 부재(1355a)는 기판(10)의 하면으로부터 베이스 신호 또는 전원을 공급받아서 적어도 하나의 배선층(1310a)을 통해 베이스 신호 및/또는 전원을 IC(1300a)로 전달할 수 있다.
IC(1300a)는 베이스 신호 및/또는 전원을 사용하여 밀리미터웨이브(mmWave) 대역의 RF 신호를 생성할 수 있다. 예를 들어, IC(1300a)는 저주파수의 베이스 신호를 전달받고 베이스 신호의 주파수 변환, 증폭, 필터링 위상제어 및 전원생성을 수행할 수 있다. IC(1300a)는 고주파 특성을 구현하기 위하여, 화합물 반도체(예: GaAs) 및 실리콘 반도체 중 하나로 형성될 수 있다. 한편, 전자 부품 패키지는 적어도 하나의 배선층(1310a)에 전기적으로 연결되는 수동부품(1350a)을 더 포함할 수 있다. 수동부품(1350a)은 지지 부재(1355a)가 제공하는 수용공간(1306a)에 배치될 수 있다. 수동부품(1350a)은 세라믹 캐패시터(Multi Layer Ceramic Capacitor, MLCC)나 인덕터, 칩저항기 중 적어도 일부를 포함할 수 있다.
한편, 전자 부품 패키지는 지지 부재(1355a)의 측면에 배치된 코어 도금 부재(1365a, 1370a)를 포함할 수 있다. 코어 도금 부재(1365a, 1370a)는 IC(1300a)에 접지를 제공할 수 있으며, IC(1300a)의 열을 외부로 발산시키거나 IC(1300a)로 유입되는 노이즈를 제거할 수 있다.
연결 부재를 제외한 전자 부품 패키지의 구성과, 연결 부재는 각각 독립적으로 제조되어 결합될 수 있으나, 설계에 따라 함께 제조될 수도 있다. 한편, 도 2c에서, 전자 부품 패키지가 전기연결구조체(1290a)와 솔더레지스트층(1285a)을 통해 기판(10)에 결합되는 것으로 도시되어 있으나, 실시예에 따라 전기연결구조체(1290a)와 솔더레지스트층(1285a)은 생략될 수 있다.
도 3a을 참조하면, 칩 안테나 모듈(1)은 적어도 하나의 엔드-파이어 안테나(200)를 추가적으로 포함할 수 있다. 엔드-파이어 안테나(200) 각각은 엔드-파이어 안테나 패턴(210), 디렉터 패턴(215) 및 엔드-파이어 피드라인(220)을 포함할 수 있다.
엔드-파이어 안테나 패턴(210)은 측면 방향으로 RF 신호를 송신 또는 수신할 수 있다. 엔드-파이어 안테나 패턴(210)은 기판(10)의 측면에 배치될 수 있으며, 다이폴(dipole) 형태 또는 접힌 다이폴(folded dipole) 형태로 형성될 수 있다. 디렉터 패턴(215)은 엔드-파이어 안테나 패턴(210)에 전자기적으로 커플링되어 복수의 엔드-파이어 안테나 패턴(210)의 이득이나 대역폭을 향상시킬 수 있다. 엔드-파이어 피드라인(220)은 엔드-파이어 안테나 패턴(210)로부터 수신된 RF 신호를 전자소자 또는 IC로 전달할 수 있으며, 전자소자 또는 IC로부터 전달받은 RF 신호를 엔드-파이어 안테나 패턴(210)으로 전달할 수 있다.
한편, 도 3a의 배선 패턴에 의해 형성되는 엔드-파이어 안테나(200)는 도 3b에 도시된 바와 같이, 칩 형태의 엔드-파이어 안테나(200)로 구현될 수 있다.
도 3b를 참조하면, 엔드-파이어 안테나(200) 각각은 몸체부(230), 방사부(240), 및 접지부(250)를 포함한다.
몸체부(230)는 육면체 형상을 가지며, 유전체(dielectric substance)로 형성된다. 예컨대, 몸체부(230)는 소정의 유전율을 가지는 폴리머나 세라믹 소결체로 형성될 수 있다.
방사부(240)는 몸체부(230)의 제1 면에 접합되고, 접지부(250)는 몸체부(230)의 제1 면과 반대되는 제2 면에 접합된다. 방사부(240) 및 접지부(250)는 동일한 재질로 형성될 수 있다. 방사부(240) 및 접지부(250)는 Ag, Au, Cu, Al, Pt, Ti, Mo, Ni, W 중에서 선택된 1종이거나 혹은 2종 이상의 합금으로 구성될 수 있다. 방사부(240) 및 접지부(250)는 동일한 형상 및 동일한 구조로 형성될 수 있다. 방사부(240) 및 접지부(250)는 기판(10)에 실장시, 접합되는 패드의 종류에 따라 구분될 수 있다. 일 예로, 급전 패드에 접합되는 부분이 방사부(240)로 기능하고, 접지 패드에 접합되는 부분은 접지부(250)로 기능할 수 있다.
칩 형태의 엔드-파이어 안테나(200)는 방사부(240)와 접지부(250) 사이의 유전체로 인하여 커패시턴스를 가지므로, 상기 커패시턴스를 이용하여 커플링 안테나를 설계하거나, 공진 주파수를 튜닝할 수 있다.
종래, 다층 기판 내에서 패턴 형태로 구현되는 패치 안테나가 충분한 안테나 특성을 확보하기 위하여는, 기판 내에 다수의 레이어가 요구되었으며, 이는 패치 안테나의 부피가 과도하게 증가되는 문제를 야기하였다. 상기 문제는 다층 기판 내에 높은 유전율을 갖는 절연체를 배치하여, 절연체의 두께를 얇게 형성하고, 안테나 패턴의 크기 및 두께를 줄이는 방식에 의해 해결되었다.
다만, 절연체의 유전율이 높아지는 경우, RF 신호의 파장이 짧아져서, RF 신호가 유전율이 높은 절연체에 갇히게 되어, RF 신호의 방사 효율 및 이득이 현저히 감소하는 문제가 발생한다.
본 발명의 일 실시예에 따르면, 종래 다층 기판 내에서 패턴 형태로 구현되는 패치 안테나를 칩 형태로 구현하여, 칩 안테나가 실장되는 기판의 레이어의 수를 획기적으로 감소시킬 수 있다. 이로써, 본 실시예의 칩 안테나 모듈(1)의 제조 비용 및 부피를 줄일 수 있다.
또한, 본 발명의 일 실시예에 따르면, 칩 안테나(100)에 구비되는 세라믹 기판들의 유전율을, 기판(10)에 구비되는 절연층의 유전율 보다 높게 형성하여, 칩 안테나(100)의 소형화를 도모할 수 있다.
나아가, 칩 안테나(100)의 세라믹 기판들을 소정의 거리 이격하거나, 세라믹 기판들 사이에 세라믹 기판들 보다 유전율이 낮은 물질을 배치하여, 칩 안테나(100)의 전체 유전율을 낮출 수 있다. 이로써, 칩 안테나 모듈(1)을 소형화 하면서도, RF 신호의 파장을 증가시켜, 방사 효율 및 이득을 향상시킬 수 있다. 여기서, 칩 안테나(100)의 전체 유전율이란, 칩 안테나(100)의 세라믹 기판들 및 세라믹 기판들 사이의 갭에 의해 형성되는 유전율 또는 칩 안테나(100)의 세라믹 기판들 및 세라믹 기판들 사이에 배치되는 물질에 의해 형성되는 유전율로 이해될 수 있다. 따라서, 칩 안테나(100)의 세라믹 기판들이 소정의 거리 이격되거나, 세라믹 기판들 사이에 세라믹 기판들 보다 유전율이 낮은 물질이 배치되는 경우, 칩 안테나(100)의 전체 유전율은 세라믹 기판들의 유전율 보다 낮을 수 있다.
도 4a는 본 발명의 제1 실시예에 따른 칩 안테나의 사시도이고, 도 4b는 도 4a의 칩 안테나의 측면도이고, 도 4c는 도 4a의 칩 안테나의 단면도이고, 도 4d는 도 4a의 칩 안테나의 저면도이고, 도 4e는 도 4a의 칩 안테나의 변형 실시예의 사시도이다.
도 4a, 도 4b, 도 4c, 및 도 4d를 참조하면, 본 발명의 제1 실시예에 따른 칩 안테나(100)는 제1 세라믹 기판(110a), 제2 세라믹 기판(110b), 제1 패치(120a)를 포함하고, 제2 패치(120b), 및 제3 패치(120c) 중 적어도 하나를 포함할 수 있다.
제1 패치(120a)는 일정한 면적을 갖는 편평한 판 형태의 금속으로 형성된다. 제1 패치(120a)는 사각형 형상으로 형성된다. 다만, 실시예에 따라, 다각형 형상, 및 원 형상 등 다양한 형상으로 형성될 수 있다. 제1 패치(120a)는 급전 비아(131)와 연결되어, 급전 패치로 기능 및 동작할 수 있다.
제2 패치(120b), 제3 패치(120c)는 제1 패치(120a)와 일정 거리 이격되어 배치되며, 하나의 일정한 면적을 갖는 편평한 판 형태의 금속으로 형성된다. 제2 패치(120b), 제3 패치(120c)는 제1 패치(120a)와 동일하거나 다른 면적을 갖는다. 일 예로, 제2 패치(120b), 제3 패치(120c)는 제1 패치(120a) 보다 작은 면적으로 형성되어 제1 패치(120a)의 상부에 배치될 수 있다. 일 예로, 제2 패치(120b), 제3 패치(120c)는 제1 패치(120a) 보다 5%~8% 작게 형성될 수 있다. 일 예로, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120C)의 두께는 20㎛일 수 있다.
제2 패치(120b), 제3 패치(120c)는 제1 패치(120a)와 전자기적으로 커플링되어, 방사 패치로 기능 및 동작할 수 있다. 제2 패치(120b), 제3 패치(120c)는 RF 신호를 칩 안테나(100)의 실장 방향에 해당하는 Z 방향으로 더욱 집중시켜서 제1 패치(120a)의 이득 또는 대역폭을 향상시킬 수 있다. 칩 안테나(100)는 방사 패치로 기능하는 제2 패치(120b), 및 제3 패치(120c) 중 적어도 하나를 포함할 수 있다.
제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 Ag, Au, Cu, Al, Pt, Ti, Mo, Ni, W 중에서 선택된 1종이거나 혹은 2종 이상의 합금으로 구성될 수 있다. 또한, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 전도성 페이스트나 전도성 에폭시로 구성될 수 있다.
제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 세라믹 기판의 전면에 동박을 적층하여 전극을 형성한 후, 형성된 전극을 설계된 형상으로 패터닝하여 마련될 수 있다. 리소그래피 공정과 같은 식각 공정을 이용하여, 전극이 패터닝 될 수 있다. 또한, 상기 전극은 무전해 도금으로 시드(Seed)를 형성 후, 후차적인 전해 도금을 이용하여 형성될 수 있다. 또한, 스퍼터링으로 시드를 형성 후, 후차적인 전해 도금을 이용하여 형성될 수 있다.
또한, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 전도성 페이스트나 전도성 에폭시를 세라믹 기판에 인쇄 및 경화하여 형성될 수 있다. 인쇄 공정을 통하여, 별도의 식각 공정 없이, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)를 설계된 형상으로 직접 형성할 수 있다.
한편, 실시예에 따라, 제1 패치(120a), 제2 패치(120b), 제3 패치(120c) 상에는 제1 패치(120a), 제2 패치(120b), 제3 패치(120c) 각각의 표면을 따라 막의 형태로 형성되는 도금층이 추가적으로 형성될 수 있다. 도금층은 도금 공정을 통해 제1 패치(120a), 제2 패치(120b), 제3 패치(120c) 각각의 표면에 형성될 수 있다. 도금층은 니켈(Ni) 층과 주석(Sn) 층을 차례로 적층하거나, 아연(Zn) 층과 주석(Sn) 층을 차례로 적층하여 형성할 수 있다. 상기 도금층은 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c) 각각에 형성되어, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 산화를 방지할 수 있다. 또한, 도금층은 후술할, 급전 패드(130), 급전 비아(131), 접합 패드(140), 스페이서(150)의 표면을 따라 형성될 수도 있다.
제1 세라믹 기판(110a)은 소정의 유전율을 가지는 유전체로 형성될 수 있다. 일 예로, 제1 세라믹 기판(110a)은 육면체 형상의 세라믹 소결체로 형성될 수 있다. 제1 세라믹 기판(110a)은 마그네슘(Mg), 실리콘(Si), 알루미늄(Al), 칼슘(Ca), 및 티타늄(Ti)을 함유할 있다. 일 예로, 제1 세라믹 기판(110a)은 Mg2Si04, MgAl2O4, 및 CaTiO3를 포함할 수 있다. 다른 예로, 제1 세라믹 기판(110a)은 Mg2Si04, MgAl2O4, 및 CaTiO3 외에도, MgTiO3를 더 포함할 수 있고, 실시예에 따라, MgTiO3가 CaTiO3를 대체하여, 제1 세라믹 기판(110a)은 Mg2Si04, MgAl2O4, 및 MgTiO3를 포함할 수 있다.
칩 안테나 모듈(1)의 접지층(16b)과 칩 안테나(100)의 제1 패치(120a)의 거리가 λ/10~λ/20에 해당하는 경우, 접지층(16b)은 칩 안테나(100)에서 출력되는 RF 신호를 지향 방향으로 효율적으로 반사할 수 있다.
접지층(16b)이 기판(10)의 상면에 마련되는 경우, 칩 안테나 모듈(1)의 접지층(16b)과 칩 안테나(100)의 제1 패치(120a)의 거리는 대체적으로, 제1 세라믹 기판(110a)의 두께 및 접합 패드(140)의 두께의 합과 동일하다.
따라서, 제1 세라믹 기판(110a)의 두께는 접지층(16b)과 제1 패치(120a)의 설계 거리(λ/10~λ/20)에 따라 결정될 수 있다. 일 예로, 제1 세라믹 기판(110a)의 두께는 λ/10~λ/20의 90~95%에 해당할 수 있다. 일 예로, 제1 세라믹 기판(110a)의 유전율이 28GHz에서 5~12인 경우, 제1 세라믹 기판(110a)의 두께는 150~500㎛일 수 있다.
제1 세라믹 기판(110a)의 일 면에는 제1 패치(120a)가 마련되고, 제1 세라믹 기판(110a)의 타 면에는 급전 패드(130)가 마련된다. 급전 패드(130)는 제1 세라믹 기판(110a)의 타 면에 적어도 하나 마련될 수 있다. 급전 패드(130)의 두께는 20㎛일 수 있다.
제1 세라믹 기판(110a)의 타 면에 마련되는 급전 패드(130)는 기판(10)의 일 면에 마련되는 급전 패드(16a)와 전기적으로 연결된다. 급전 패드(130)는 제1 세라믹 기판(110a)을 두께 방향으로 관통하는 급전 비아(131)와 전기적으로 연결되고, 급전 비아(131)는 제1 세라믹 기판(110a)의 일 면에 마련되는 제1 패치(110a)에 급전 신호를 제공할 수 있다. 급전 비아(131)는 적어도 하나 마련될 수 있다. 일 예로, 급전 비아(131)는 두 개의 급전 패드(130)와 대응되도록, 두 개 마련될 수 있다. 두 개의 급전 비아(131) 중 하나의 급전 비아(131)는 수직 편파를 발생시키기 위한 급전 라인에 해당하고, 다른 하나의 급전 비아(131)는 수평 편파를 발생시키기 위한 급전 라인에 해당한다. 급전 비아(131)의 직경은 150㎛일 수 있다. 제1 세라믹 기판(110a)의 타 면에는 접합 패드(140)가 마련된다. 제1 세라믹 기판(110a)의 타 면에 마련되는 접합 패드(140)는 기판(10)의 일 면에 마련되는 상면 패드(16c)와 상호 접합된다. 일 예로, 칩 안테나(100)의 접합 패드(140)는 솔더 페이스트를 통하여, 기판(10)의 상면 패드(16c)와 접합될 수 있다. 접합 패드(140)의 두께는 20㎛일 수 있다.
도 4d의 A를 참조하면, 접합 패드(140)는 복수 개 마련되어, 제1 세라믹 기판(110a)의 타 면에서, 사각형 형상의 모서리 각각에 마련될 수 있다.
또한, 도 4d의 B를 참조하면, 복수의 접합 패드(140)는, 제1 세라믹 기판(110a)의 타 면에서, 사각형 형상의 일변 및 일변에 대향하는 타변 각각을 따라, 소정의 거리 이격되어 마련될 수 있다.
또한, 도 4d의 C를 참조하면, 복수의 접합 패드(140)는, 제1 세라믹 기판(110a)의 타 면에서, 사각형 형상의 네 개의 변 각각을 따라, 소정의 거리 이격되어 마련될 수 있다.
또한, 도 4d의 D를 참조하면, 접합 패드(140)는, 제1 세라믹 기판(110a)의 타 면에서, 사각형 형상의 일변 및 일변에 대향하는 타변 각각을 따라, 일변 및 타변에 대응되는 길이를 갖는 형태로 마련될 수 있다.
또한, 도 4d의 E를 참조하면, 접합 패드(140)는, 제1 세라믹 기판(110a)의 타 면에서, 사각형 형상의 네 개의 변 각각을 따라, 네 개의 변에 대응되는 길이를 갖는 형태로 마련될 수 있다.
한편, 도 4d의 A, B, C에서, 접합 패드(140)가 사각형 형상으로 도시되어 있으나, 실시예에 따라, 접합 패드(140)는 원형 등 다양한 형상으로 형성될 수 있다. 또한, 도 4d의 A, B, C, D, E에서, 접합 패드(140)가 사각형 형상의 네 개의 변에 인접하여 배치되는 것으로 도시되어 있으나, 실시예에 따라, 접합 패드(140)는 네 개의 변으로부터 소정의 거리 이격되어 배치될 수 있다.
제2 세라믹 기판(110b)은 소정의 유전율을 가지는 유전체로 형성될 수 있다. 일 예로, 제2 세라믹 기판(110b)은 제1 세라믹 기판(110a)과 유사한 육면체 형상의 세라믹 소결체로 형성될 수 있다. 제2 세라믹 기판(110b)은 제1 세라믹 기판(110a)과 동일한 유전율을 가질 수 있고, 실시예에 따라, 제1 세라믹 기판(110a)과 다른 유전율을 가질 수 있다. 일 예로, 제2 세라믹 기판(110b)의 유전율은 제1 세라믹 기판(110a)의 유전율 보다 높을 수 있다. 본 발명의 일 실시예에 따르면, 제2 세라믹 기판(110b)의 유전율이 제1 세라믹 기판(110a)의 유전율 보다 높은 경우, 유전율이 높은 제2 세라믹 기판(110b) 측으로 RF 신호가 방사되어, RF 신호의 이득을 향상시킬 수 있다.
제2 세라믹 기판(110b)은 제1 세라믹 기판(110a) 보다 얇은 두께를 가질 수 있다. 제1 세라믹 기판(110a)의 두께는 제2 세라믹 기판(110b)의 두께의 1~5배에 해당할 수 있고, 바람직하게는 2~3배에 해당할 수 있다. 일 예로, 제1 세라믹 기판(110a)의 두께는 150~500㎛이고, 제2 세라믹 기판(110b)의 두께는 100~200㎛일 수 있고, 바람직하게는 제2 세라믹 기판(110b)의 두께는 50~200㎛일 수 있다. 한편, 제2 세라믹 기판(110b)은 제1 세라믹 기판(110a)과 동일한 두께를 가질 수 있다.
본 발명의 일 실시예에 따르면, 제2 세라믹 기판(110b)의 두께에 따라, 제1 패치(120a)와 제2 패치(120b)/제3 패치(120c)가 적절한 거리를 유지하여, RF 신호의 방사 효율을 개선시킬 수 있다.
제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)의 유전율은 기판(10)의 유전율, 구체적으로 기판(10)에 구비되는 절연층(17)의 유전율 보다 높을 수 있다. 일 예로, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)의 유전율은 28GHz에서 5~12일 수 있고, 기판(10)의 유전율은 28GHz에서 3~4일 수 있다. 이로써, 칩 안테나의 부피를 감소시켜, 전체 칩 안테나 모듈의 소형화를 도모할 수 있다. 일 예로, 본 발명의 일 실시예에 따른 칩 안테나(100)는 3.4㎜의 길이, 3.4㎜의 폭, 0.64㎜의 두께를 가지는 소형의 칩 형태로 제조될 수 있다. 제2 세라믹 기판(110b)의 타 면에는 제2 패치(120b)가 마련되고, 제2 세라믹 기판(110b)의 일 면에는 제3 패치(120c)가 마련된다.
한편, 도 4e를 참조하면, 제2 세라믹 기판(110b)의 일 면에는 제3 패치(120c)와 절연되어, 제2 세라믹 기판(110b)의 가장자리 영역을 따라 형성되는 차폐 전극(120d)이 마련될 수 있다. 차폐 전극(120d)은 칩 안테나(100)가 n X 1의 구조 등의 어레이 형태로 배열되는 경우, 칩 안테나(100)들 간의 간섭을 감소시킬 수 있다. 이로써, 칩 안테나(100)가 4 X 1의 어레이 형태로 배열되는 경우, 본 발명의 일 실시예에 따른 칩 안테나 모듈(1)은 19㎜의 길이, 4.0㎜의 폭, 1.04㎜의 두께를 가지는 소형의 모듈로 제조될 수 있다.
제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)은 스페이서(150)를 통해, 상호 이격되어 배치될 수 있다. 스페이서(150)는, 제1 세라믹 기판(110a)과 제2 세라믹 기판(110b)의 사이에서, 제1 세라믹 기판(110a)/제2 세라믹 기판(110b)의 사각형 형상의 모서리 각각에 마련될 수 있다. 또한, 실시예에 따라, 제1 세라믹 기판(110a)/제2 세라믹 기판(110b)의 사각형 형상의 일변 및 타변에 마련되거나, 제1 세라믹 기판(110a)/제2 세라믹 기판(110b)의 사각형 형상의 네 개의 변에 마련되어, 제2 세라믹 기판(110b)을 제1 세라믹 기판(110a)의 상부에서 안정적으로 지지할 수 있다. 따라서, 스페이서(150)에 의해, 제1 세라믹 기판(110a)의 일 면에 마련되는 제1 패치(120a)와 제2 세라믹 기판(110b)의 타 면에 마련되는 제2 패치(120b) 사이에는 갭이 마련될 수 있다. 상기 갭에 의해 형성되는 공간에, 1의 유전율을 가지는 공기가 채워짐에 따라, 칩 안테나(100)의 전체 유전율은 낮아질 수 있다.
본 발명의 일 실시예에 따르면, 제1 세라믹 기판(110a)과 제2 세라믹 기판(110b)을 기판(10)의 유전율 보다 높은 물질로 형성하여 칩 안테나 모듈을 소형화 할 수 있다. 또한, 제1 세라믹 기판(110a)과 제2 세라믹 기판(110b) 사이에 갭을 마련하여, 칩 안테나(100)의 전체 유전율을 낮춤으로써, 방사 효율 및 이득을 향상시킬 수 있다.
도 5는 본 발명의 제1 실시예에 따른 칩 안테나의 제조 방법을 나타낸다. 도 5에서, 하나의 칩 안테나가 별도로 제조되는 것으로 도시되어 있으나, 실시예에 따라, 다수의 칩 안테나가 후술하는 제조 방법을 통해 일체로 형성된 후, 일체로 형성된 다수의 칩 안테나가 절단 공정을 통해 개별 칩 안테나로 분리될 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 칩 안테나의 제조 방법은 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)을 마련하는 것으로 시작한다(도 5(a)). 이어서, 제1 세라믹 기판(110a)을 두께 방향으로 관통하는 비아 홀(VH)을 형성하고(도 5(b)), 비아 홀(VH)의 내부에 전도성 페이스트를 도포 또는 충진하여(도 5(c)), 급전 비아(131)를 형성한다. 전도성 페이스트는 비아 홀(VH)의 내부 전체에 충진되거나, 비아 홀(VH)의 내부 면에 일정한 두께로 도포될 수 있다.
급전 비아(131)를 형성한 후, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)에 전도성 페이스트나 전도성 에폭시를 인쇄 및 경화하여, 제1 세라믹 기판(110a)의 일 면에 제1 패치(120a)를 형성하고, 제1 세라믹 기판(110a)의 타 면에 급전 패드(130) 및 접합 패드(140)를 형성하고, 제2 세라믹 기판(110b)의 타 면에 제2 패치(120b)를 형성하고, 제2 세라믹 기판(110b)의 일 면에 제3 패치(120c)를 형성한다(도 5(d)).
이어서, 제1 세라믹 기판(110a)의 일 면의 가장자리에 전도성 페이스트나 전도성 에폭시를 후막 인쇄 및 경화하여, 스페이서(150)를 형성한다(도 5(e)). 스페이서(150)를 형성한 후, 스페이서(150)가 형성된 영역에 전도성 페이스트나 전도성 에폭시를 추가적으로 1회 이상 인쇄하고, 추가적으로 인쇄된 전도성 페이스트나 전도성 에폭시가 경화되기 전에, 제2 세라믹 기판(110b)을 스페이서(150)와 압착한다(도 5(f)). 이 후, 스페이서(150)가 형성된 영역에 마련되는 전도성 페이스트나 전도성 에폭시가 경화된 후, 도금 공정을 통하여, 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140), 및 스페이서(150)에 도금층을 형성한다. 도금층은 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140), 및 스페이서(150)의 산화를 방지할 수 있다. 이어서, 일체로 형성된 다수의 칩 안테나를 절단 공정을 통해 분리하여, 개별 칩 안테나가 제조될 수 있다.
도 6a는 본 발명의 제2 실시예에 따른 칩 안테나의 사시도이고, 도 6b는 도 6a의 칩 안테나의 측면도이고, 도 6c는 도 6a의 칩 안테나의 단면도이다. 제2 실시예에 따른 칩 안테나는 제1 실시예에 따른 칩 안테나와 유사하므로 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
제1 실시예에 따른 칩 안테나(100)의 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)이 스페이서(150)를 통해, 상호 이격되어 배치되는데 비하여, 제2 실시예에 따른 칩 안테나(100)의 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)은 접합층(155)을 통해, 상호 접합될 수 있다. 제2 실시예의 접합층(155)은 제1 실시예의 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b) 사이의 갭에 의해 형성되는 공간에 마련되는 것으로 이해될 수 있다.
접합층(155)은 제1 세라믹 기판(110a)의 일 면 및 제2 세라믹 기판(110b)의 타 면을 덮도록 형성되어, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)을 전체적으로 접합할 수 있다. 접합층(155)은 일 예로, 폴리머(polymer)로 형성될 수 있고, 일 예로, 폴리머는 고분자 시트를 포함할 수 있다. 접합층(155)의 유전율은 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)의 유전율 보다 낮을 수 있다. 일 예로, 접합층(155)의 유전율 28GHz에서 2~3이고, 접합층(155)의 두께는 50~200㎛ 일 수 있다.
본 발명의 일 실시예에 따르면, 제1 세라믹 기판(110a)과 제2 세라믹 기판(110b)을 기판(10)의 유전율 보다 높은 물질로 형성하여 칩 안테나 모듈을 소형화 하면서도, 제1 세라믹 기판(110a)과 제2 세라믹 기판(110b) 사이에 제1 세라믹 기판(110a)/제2 세라믹 기판(110b) 보다 낮은 유전율을 가지는 물질을 마련하여, 칩 안테나(100)의 전체 유전율을 낮춤으로써, 방사 효율 및 이득을 향상시킬 수 있다.
도 7는 본 발명의 제2 실시예에 따른 칩 안테나의 제조 방법의 일 예를 나타낸다.
도 7를 참조하면, 본 발명의 일 실시예에 따른 칩 안테나의 제조 방법은 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)을 마련하는 것으로 시작한다(도 7(a)). 이어서, 제1 세라믹 기판(110a)을 두께 방향으로 관통하는 비아 홀(VH)을 형성하고(도 7(b)), 비아 홀(VH)의 내부에 전도성 페이스트를 도포 또는 충진하여(도 7(c)), 급전 비아(131)를 형성한다. 전도성 페이스트는 비아 홀의 내부 전체에 충진되거나, 비아 홀(VH)의 내부 면에 일정한 두께로 도포될 수 있다.
급전 비아(131)를 형성한 후, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)에 전도성 페이스트나 전도성 에폭시를 인쇄 및 경화하여, 제1 세라믹 기판(110a)의 일 면에 제1 패치(120a)를 형성하고, 제1 세라믹 기판(110a)의 타 면에 급전 패드(130) 및 접합 패드(140)를 형성하고, 제2 세라믹 기판(110b)의 타 면에 제2 패치(120b)를 형성하고, 제2 세라믹 기판(110b)의 일 면에 제3 패치(120c)를 형성한다(도 7(d)). 이어서, 도금 공정을 통하여, 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140)에 도금층을 형성한다. 도금층은 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140)의 산화를 방지할 수 있다.
도금층을 형성한 후, 제1 세라믹 기판(110a)의 일 면을 덮도록 접합층(155)을 형성한다(도 7(e)). 접합층(155)을 형성한 후, 제2 세라믹 기판(110b)과 제1 세라믹 기판(110a)을 압착한다(도 7(f)). 접합층(155)이 경화된 후, 일체로 형성된 다수의 칩 안테나를 절단 공정을 통해 분리하여, 개별 칩 안테나가 제조될 수 있다.
도 8는 본 발명의 제2 실시예에 따른 칩 안테나의 제조 방법의 다른 예를 나타낸다.
도 8를 참조하면, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)을 마련하고, 제2 세라믹 기판(110b)에 제2 패치(120b) 및 제3 패치(120c)를 형성된다(도 8(a)). 전도성 페이스트나 전도성 에폭시가 제2 세라믹 기판(110b)의 일면 및 타면에 인쇄 및 경화되어, 제2 세라믹 기판(110b)의 타 면에 제2 패치(120b)가 형성되고, 제2 세라믹 기판(110b)의 일 면에 제3 패치(120c)가 형성된다.
이어서, 제1 세라믹 기판(110a)을 두께 방향으로 관통하는 비아 홀(VH)을 형성한다(도 8(b)). 비아 홀은 레이저 공정 또는 기계식 드릴 공정으로 형성될 수 있다.
비아 홀(VH)의 내부에 전도성 페이스트와 같은 전도성 물질을 형성하여, 급전 비아(131)를 형성한다(도 8(c)). 전도성 물질은 비아 홀의 내부 전체에 충진되거나, 비아 홀의 내부 면에 일정한 두께를 가지도록 도포될 수 있다. 전도성 물질은 필(fill) 도금 또는 페이스트 충진 등의 진공 인쇄 방식을 이용하여 형성될 수 있다.
급전 비아(131)를 형성한 후, 제1 세라믹 기판(110a)에 전도성 페이스트나 전도성 에폭시를 인쇄 및 경화하여, 제1 세라믹 기판(110a)의 일 면에 제1 패치(120a)를 형성하고, 제1 세라믹 기판(110a)의 타 면에 급전 패드(130) 및 접합 패드(140)를 형성한다(도 8(d)). 이어서, 도금 공정을 통하여, 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140)에 도금층을 형성한다. 도금층은 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140)의 산화를 방지할 수 있다.
도금층을 형성한 후, 제1 세라믹 기판(110a)의 일면과 제2 세라믹 기판(110b)의 타면을 접합층(155)을 통해 접합한다(도 8(e)). 접합층(155)이 경화된 후, 일체로 형성된 다수의 칩 안테나 어레이를 다이싱 공법, MWS(Multi Wire Saw) 공법을 이용하여 절단하여, 개별적인 칩 안테나가 제조될 수 있다.
도 9은 도 8의 실시예에 따른 칩 안테나의 제조 방법 중 제1 패치, 제2 패치, 및 제3 패치의 상세 제작 공정을 나타낸다.
도 9(a)는 제1 패치(120a)의 상세 제작 공정을 나타내고, 도 9(b)는 제2 패치(120b), 및 제3 패치(120c)의 상세 제작 공정을 나타낸다. 도 9(a) 및 도 9(b)에서, 제1 패치(120a)가 제1 세라믹 기판(110a)의 홈에 배치되고, 제2 패치(120b), 및 제3 패치(120c)가 제2 세라믹 기판(110b)의 홈에 배치되어, 모든 패치가 홈에 배치되는 것으로 도시하고 있으나, 실시예에 따라, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c) 중 일부는 세라믹 기판의 홈에 배치되고, 나머지 일부는 세라믹 기판의 평탄한 면에 배치될 수 있다.
도 8의 실시예와 같이, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)의 평탄한 면에, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)를 형성하는 경우, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c) 중 일부 패치의 위치가, 설계된 위치와 어긋나게 되어, 수직 방향에서의 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 정렬이 틀어지는 공정 오차가 발생할 수 있다. 또한, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 실제 크기가 설계된 크기와 다른 공정 오차가 발생할 수 있다.
본 발명의 일 실시예에 따른 칩 안테나의 제조 방법은 설계된 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 크기 및 위치에 대응하는 홈을 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)에 형성하고, 홈에 전도성 페이스트나 전도성 에폭시를 인쇄 및 경화하여 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)를 형성한다. 홈은 정밀도가 우수한 레이저 공정을 통해 형성될 수 있다. 홈에 의해 세라믹 기판에는 두께 방향의 단차가 형성된다.
홈의 두께는 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 두께 보다 얇을 수 있고, 실시예에 따라, 홈의 두께는 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 두께와 동일할 수 있다.
홈의 두께가 패치의 두께 보다 얇은 경우, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 홈으로부터 돌출되는 형태로 형성될 수 있다.
한편, 홈의 두께가 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 두께와 동일한 경우, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 홈에 의해 세라믹 기판에 형성되는 두께 방향의 단차를 평평하게 보완할 수 있다. 본 발명의 일 실시예에 따르면, 칩 안테나(100)의 전체 두께가 제한된 상황에서, 홈의 두께와 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 두께를 동일하게 설계하여, 공간 효율성을 증대할 수 있다.
제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)의 크기는 각 패치에 대응되는 홈의 크기와 동일할 수 있다. 따라서, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)는 각 패치에 대응되는 홈에 의해 형성되는 전체 영역에 마련될 수 있다.
본 발명의 일 실시예에 따르면, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)가 높은 정밀도로 형성되는 홈에 마련되어, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)가 평탄한 일면 상에 형성되는 경우 발생하는 공정 오차를 효과적으로 제거할 수 있다.
일 예로, 레이저 가공에 의해 형성되는 홈은 약 1% 이하의 편차를 가지는 반면에, 인쇄 공정 등에 의해 세라믹 기판에 마련되는 패치는 약 5% 이상의 편차를 가질 수 있다. 세라믹 기판의 홈에 배치되는 패치는 본 발명의 다양한 실시예에 따른 칩 안테나에 적용될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)가 홈에 마련되어, 외부 충격에 의해, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)가 설계된 위치로부터 이탈되는 문제를 효과적으로 방지할 수 있다.
한편, 본 발명의 일 실시예에 따른 칩 안테나의 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b), 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140)는 LTCC(Low-Temperature Co-fired Ceramic) 기술을 이용하여, 제조될 수 있다. LTCC 기술이란 테이프 캐스팅(tape casting)의 방법으로 제조된 후막(수십~수백㎛의 두께) 형태의 세라믹 유전체 및 여러 가지 회로요소를 구현하기 위한 전도성 금속 페이스트를 이용하여 소자를 제조하는 기법에 해당한다. 본 발명의 일 실시예에 따른 칩 안테나는 LTCC 기술을 이용하여, 제1 패치(120a), 제2 패치(120b), 및 제3 패치(120c)를 보다 정밀하게 형성할 수 있다.
도 10는 본 발명의 제2 실시예에 따른 칩 안테나의 제조 방법의 또 다른 예를 나타낸다.
도 10를 참조하면, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)을 마련하고, 제1 세라믹 기판(110a)의 일면 및 타면에 수지층(125a`)을 형성하고, 제2 세라믹 기판(110b)의 일면 및 타면에 동박을 적층하여 상판 전극(125b)을 형성한다(도 10(a)). 수지층(125a`)은 제1 세라믹 기판(110a)의 일면의 전체면 및 타면의 전체면에 마련되고, 상판 전극 (125b)은 제2 세라믹 기판(110b)의 일면의 전체면 및 타면의 전체면에 적층된다. 수지층(125a`)은 폴리이미드 필름(polyimide Film) 및 폴리에스터 필름(Polyester Film) 중 하나를 포함할 수 있다.
제1 세라믹 기판(110a) 및 제1 세라믹 기판(110a)에 마련되는 수지층(125a`)을 두께 방향으로 관통하는 비아 홀을 형성하고, 비아 홀의 내부에 전도성 물질을 형성하여, 급전 비아(131)를 형성한다(도 10(b)). 비아 홀은 레이저 공정 또는 기계식 드릴 공정으로 형성될 수 있다. 수지층(125a`)은 비아 홀을 형성하는 레이저 공정 또는 기계식 드릴 공정으로부터 제1 세라믹 기판(110a)을 보호할 수 있다. 비아 홀은 제1 세라믹 기판(110a) 외에도, 제1 세라믹 기판(110a)에 마련되는 수지층(125a`)의 두께를 관통하여 형성된다. 제1 세라믹 기판(110a)의 양면에 마련되는 수지층(125a`)의 두께만큼, 비아 홀이 추가적으로 형성되어, 비아 홀에 기초하여 제조되는 급전 비아(131)는 충분한 길이를 확보할 수 있다. 전도성 물질은 비아 홀의 내부 전체에 충진되거나, 비아 홀의 내부 면에 일정한 두께를 가지도록 도포될 수 있다. 전도성 물질은 필(fill) 도금 또는 페이스트 충진 등의 진공 인쇄 방식을 이용하여 형성될 수 있다.
급전 비아(131)를 형성한 후, 제1 세라믹 기판(110a)의 양면에 마련되는 수지층(125a`)을 도금하여, 하판 전극(125a)을 형성한다(도 10(c)). 이어서, 제1 세라믹 기판(110a)의 양 면에 마련되는 하판 전극(125a) 및 제2 세라믹 기판(110b)의 양면에 마련되는 상판 전극(125b)에 감광성 필름(DFR)을 적층한다(도 10(d)).
감광성 필름(DFR)을 설계된 패턴에 따라 노광 및 현상하고, 감광성 필름(DFR)으로부터 외부로 노출된 하판 전극(125a) 및 상판 전극(125b)을 에칭하여, 제1 세라믹 기판(110a)에 제1 패치(120a), 급전 패드(130), 접합 패드(140)가 형성되고, 제2 세라믹 기판(110b)에 제2 패치(120b), 및 제3 패치(120c)가 형성된다(도 10(e)). 이후, 도금 공정을 통하여 제1 패치(120a), 제2 패치(120b), 제3 패치(120c), 급전 패드(130), 급전 비아(131), 접합 패드(140)에 도금층이 형성될 수 있다.
도금층을 형성한 후, 제1 세라믹 기판(110a)의 일면과 제2 세라믹 기판(110b)의 타면을 접합층(155)을 통해 접합한다(도 8(f)). 접합층(155)이 경화된 후, 일체로 형성된 다수의 칩 안테나 어레이를 다이싱 공법, MWS(Multi Wire Saw) 공법을 이용하여 절단하여, 개별적인 칩 안테나가 제조될 수 있다.
도 11a는 본 발명의 제3 실시예에 따른 칩 안테나의 사시도이고, 도 11b는 도 11a의 칩 안테나의 단면도이다. 제3 실시예에 따른 칩 안테나는 제1 실시예에 따른 칩 안테나와 유사하므로 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
제1 실시예에 따른 칩 안테나(100)의 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)이 스페이서(150)를 통해, 상호 이격되어 배치되는데 비하여, 제3 실시예에 따른 제1 실시예에 따른 칩 안테나(100)의 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)은 제1 패치(120a)를 사이에 두고 상호 접합될 수 있다.
구체적으로, 제1 세라믹 기판(110a)의 일 면에는 제1 패치(120a)가 마련되고, 제2 세라믹 기판(110b)의 일 면에는 제2 패치(120b)가 마련된다. 제1 세라믹 기판(110a)의 일 면에 마련되는 제1 패치(120a)는 제2 세라믹 기판(110b)의 타 면과 접합될 수 있다. 따라서, 제1 패치(120a)는 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b) 사이에 개재될 수 있다.
도 12는 본 발명의 제3 실시예에 따른 칩 안테나의 제조 방법을 나타낸다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 칩 안테나의 제조 방법은 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)을 마련하는 것으로 시작한다(도 12(a)). 이어서, 제1 세라믹 기판(110a)을 두께 방향으로 관통하는 비아 홀(VH)을 형성하고(도 12(b)), 비아 홀(VH)의 내부에 전도성 페이스트를 도포 또는 충진하여(도 12(c)), 급전 비아(131)를 형성한다. 전도성 페이스트는 비아 홀(VH)의 내부 전체에 충진되거나, 내부 면에 일정한 두께로 도포될 수 있다.
급전 비아(131)를 형성한 후, 제1 세라믹 기판(110a) 및 제2 세라믹 기판(110b)에 전도성 페이스트나 전도성 에폭시를 인쇄 및 경화하여, 제1 세라믹 기판(110a)의 일 면에 제1 패치(120a)를 형성하고, 제1 세라믹 기판(110a)의 타 면에 급전 패드(130) 및 접합 패드(140)를 형성하고, 제2 세라믹 기판(110b)의 일 면에 제2 패치(120b)를 형성한다(도 12(d)). 이어서, 제1 패치(120a)가 형성된 영역에 전도성 페이스트나 전도성 에폭시를 추가적으로 1회 이상 인쇄하고, 추가적으로 인쇄된 전도성 페이스트나 전도성 에폭시가 경화되기 전에, 제2 세라믹 기판(110b)을 제1 패치(120a)와 압착한다(도 12(e)). 제1 패치(120a)가 경화된 후, 도금 공정을 통하여, 제2 패치(120b), 급전 패드(130), 급전 비아(131), 접합 패드(140)에 도금층을 형성한다. 도금층은 제2 패치(120b), 급전 패드(130), 급전 비아(131), 접합 패드(140)의 산화를 방지할 수 있다. 이어서, 일체로 형성된 다수의 칩 안테나를 절단 공정을 통해 분리하여, 개별 칩 안테나가 제조될 수 있다.
도 13는 본 발명의 일 실시예에 따른 칩 안테나 모듈이 탑재된 휴대 단말기를 개락적으로 도시한 사시도이다.
도 13를 참조하면, 본 실시예의 칩 안테나 모듈(1)은 휴대 단말기의 가장자리에 인접하게 배치된다. 일 예로, 칩 안테나 모듈(1)은 길이 방향의 변 또는 폭 방향의 변에 마주하게 배치된다. 본 실시예에서는 휴대 단말기의 두 개의 길이 방향의 변 및 하나의 폭 방향의 변 모두에 칩 안테나 모듈이 배치되는 경우를 예로 들고 있으나, 이에 한정되는 것은 아니며, 휴대 단말기의 내부 공간이 부족한 경우, 휴대 단말기의 대각 방향으로 두 개의 칩 안테나 모듈만 배치하는 등 칩 안테나 모듈의 배치 구조는 필요에 따라 다양한 형태로 변형될 수 있다. 칩 안테나 모듈(1)의 칩 안테나를 통해 방사되는 RF 신호는 휴대 단말기의 두께 방향으로 방사되고, 칩 안테나 모듈(1)의 엔드-파이어 안테나를 통해 방사되는 RF 신호는 휴대 단말기의 길이 방향의 변 또는 폭 방향의 변에 수직한 방향으로 방사된다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
1: 칩 안테나 모듈
10: 기판
50: 전자 소자
100: 칩 안테나
200: 엔드-파이어 안테나

Claims (18)

  1. 제1 세라믹 기판;
    상기 제1 세라믹 기판과 대향 배치되는 제2 세라믹 기판;
    상기 제1 세라믹 기판에 마련되고, 급전 패치로 동작하는 제1 패치; 및
    상기 제2 세라믹 기판에 마련되고, 방사 패치로 동작하는 제2 패치; 를 포함하고,
    상기 제1 세라믹 기판 및 상기 제2 세라믹 기판 중 적어도 하나의 기판에는 홈이 형성되고,
    상기 제1 패치 및 상기 제2 패치 중 상기 홈이 형성되는 상기 적어도 하나의 기판에 마련되는 패치는 상기 홈에 배치되어, 상기 홈으로부터 돌출되고, 하면에서부터 상면까지 전도성 물질로 이루어지는 칩 안테나.
  2. 제1항에 있어서,
    상기 제1 패치 및 상기 제2 패치 중 상기 홈이 형성되는 상기 적어도 하나의 기판에 마련되는 패치의 두께는 상기 홈의 두께보다 두꺼운 칩 안테나.
  3. 제1항에 있어서,
    상기 제1 패치 및 상기 제2 패치 중 상기 홈이 형성되는 상기 적어도 하나의 기판에 마련되는 패치는 상기 홈에 의해 형성되는 전체 영역에 마련되는 칩 안테나.
  4. 제1항에 있어서,
    상기 제1 세라믹 기판의 일 면에는 홈이 형성되고, 상기 제1 패치는 상기 제1 세라믹 기판의 홈에 배치되는 칩 안테나.
  5. 제1항에 있어서,
    상기 제1 세라믹 기판과 대향하는 면과 반대되는 상기 제2 세라믹 기판의 일 면에는 홈이 형성되고, 상기 제2 패치는 상기 제2 세라믹 기판의 홈에 배치되는 칩 안테나.
  6. 제1항에 있어서,
    상기 제1 세라믹 기판과 대향하는 상기 제2 세라믹 기판의 일 면에는 홈이 형성되고, 상기 제2 패치는 상기 제2 세라믹 기판의 홈에 배치되는 칩 안테나.
  7. 제1항에 있어서,
    상기 제1 세라믹 기판, 및 상기 제2 세라믹 기판 사이에 배치되는 스페이서; 를 더 포함하는 칩 안테나.
  8. 제1항에 있어서,
    상기 제1 세라믹 기판, 및 상기 제2 세라믹 기판에 사이에 배치되는 접합층; 를 더 포함하는 칩 안테나.
  9. 제1 세라믹 기판;
    상기 제1 세라믹 기판과 대향 배치되는 제2 세라믹 기판;
    상기 제1 세라믹 기판에 마련되고, 급전 신호가 인가되는 제1 패치; 및
    상기 제2 세라믹 기판에 마련되고, 상기 제1 패치와 커플링되는 제2 패치; 를 포함하고,
    상기 제2 세라믹 기판에는 두께 방향의 단차를 형성하는 홈이 형성되고,
    상기 제2 패치는, 상기 제2 세라믹 기판의 상기 홈에 배치되어 상기 제2 세라믹 기판의 상기 단차를 제거하고, 하면에서부터 상면까지 전도성 물질로 이루어지는 칩 안테나.
  10. 제9항에 있어서,
    상기 제2 패치의 두께는 상기 제2 세라믹 기판의 상기 홈의 두께와 동일한 칩 안테나.
  11. 제9항에 있어서,
    상기 제2 패치는 상기 제2 세라믹 기판의 상기 홈에 의해 형성되는 전체 영역에 마련되는 칩 안테나.
  12. 제9항에 있어서,
    상기 제1 세라믹 기판과 대향하는 면과 반대되는 상기 제2 세라믹 기판의 일 면에는 홈이 형성되고, 상기 제2 패치는 상기 제2 세라믹 기판의 홈에 배치되는 칩 안테나.
  13. 제9항에 있어서,
    상기 제1 세라믹 기판과 대향하는 상기 제2 세라믹 기판의 일 면에는 홈이 형성되고, 상기 제2 패치는 상기 제2 세라믹 기판의 홈에 배치되는 칩 안테나.
  14. 제9항에 있어서,
    상기 제1 세라믹 기판의 일 면에는 두께 방향의 단차를 형성하는 홈이 형성되고, 상기 제1 패치는 상기 제1 세라믹 기판의 홈에 배치되어, 상기 제1 세라믹 기판의 상기 단차를 제거하는 칩 안테나.
  15. 제9항에 있어서,
    상기 제1 세라믹 기판의 일 면에는 두께 방향의 단차를 형성하는 홈이 형성되고, 상기 제1 패치는 상기 제1 세라믹 기판의 홈에 배치되어, 상기 제1 세라믹 기판의 홈으로부터 돌출되는 칩 안테나.
  16. 제9항에 있어서,
    상기 제1 세라믹 기판, 및 상기 제2 세라믹 기판에 사이에 배치되는 스페이서 및 접합층 중 하나를 더 포함하는 칩 안테나.
  17. 제6항에 있어서,
    상기 제1 세라믹 기판과 대향하는 면과 반대되는 상기 제2 세라믹 기판의 타 면에는 홈이 형성되고,
    상기 칩 안테나는 상기 제2 세라믹 기판의 타 면의 홈에 배치되는 제3 패치를 더 포함하는 칩 안테나.
  18. 제13항에 있어서,
    상기 제1 세라믹 기판과 대향하는 면과 반대되는 상기 제2 세라믹 기판의 타 면에는 홈이 형성되고,
    상기 칩 안테나는 상기 제2 세라믹 기판의 타 면의 홈에 배치되는 제3 패치를 더 포함하는 칩 안테나.
KR1020190112303A 2019-03-25 2019-09-10 칩 안테나 KR102222942B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US16/732,762 US11223100B2 (en) 2019-03-25 2020-01-02 Chip antenna
CN202010199838.3A CN111740212A (zh) 2019-03-25 2020-03-20 片式天线
KR1020210025283A KR102488399B1 (ko) 2019-03-25 2021-02-25 칩 안테나
US17/499,212 US11652272B2 (en) 2019-03-25 2021-10-12 Chip antenna

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190033918 2019-03-25
KR20190033918 2019-03-25

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210025283A Division KR102488399B1 (ko) 2019-03-25 2021-02-25 칩 안테나

Publications (2)

Publication Number Publication Date
KR20200114991A KR20200114991A (ko) 2020-10-07
KR102222942B1 true KR102222942B1 (ko) 2021-03-05

Family

ID=72883936

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190112303A KR102222942B1 (ko) 2019-03-25 2019-09-10 칩 안테나

Country Status (1)

Country Link
KR (1) KR102222942B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022114257A1 (ko) * 2020-11-25 2022-06-02 주식회사 파트론 통신 모듈 패키지
KR102380996B1 (ko) * 2021-08-19 2022-04-01 한화시스템 주식회사 냉각홀이 형성된 항공기용 레이돔 어셈블리

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114866A (ja) * 1998-08-07 2000-04-21 Sarnoff Corp 多層セラミック基板を用いて形成されるアンテナ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100112353A (ko) * 2009-04-09 2010-10-19 엘에스엠트론 주식회사 소형 경량의 패치 안테나
KR101572037B1 (ko) * 2009-11-05 2015-11-26 엘지전자 주식회사 이동 단말기

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114866A (ja) * 1998-08-07 2000-04-21 Sarnoff Corp 多層セラミック基板を用いて形成されるアンテナ

Also Published As

Publication number Publication date
KR20200114991A (ko) 2020-10-07

Similar Documents

Publication Publication Date Title
KR102530828B1 (ko) 칩 안테나 및 이를 포함하는 칩 안테나 모듈
KR102488399B1 (ko) 칩 안테나
KR102257930B1 (ko) 칩 안테나
KR102211746B1 (ko) 칩 안테나
KR102470355B1 (ko) 칩 안테나 모듈
KR102603106B1 (ko) 어레이 안테나
KR102268383B1 (ko) 칩 안테나
KR102185048B1 (ko) 칩 안테나 및 이를 포함하는 칩 안테나 모듈
KR102222942B1 (ko) 칩 안테나
KR102163419B1 (ko) 칩 안테나 모듈
KR102283085B1 (ko) 칩 안테나
KR102530829B1 (ko) 칩 안테나
KR102475629B1 (ko) 칩 안테나
KR102669379B1 (ko) 칩 안테나
KR102565121B1 (ko) 칩 안테나
KR20210043145A (ko) 칩 안테나
KR20200032617A (ko) 칩 안테나 모듈

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right