KR102220662B1 - 테스트 모드에서 데이터 보호 장치 및 방법 - Google Patents

테스트 모드에서 데이터 보호 장치 및 방법 Download PDF

Info

Publication number
KR102220662B1
KR102220662B1 KR1020190001193A KR20190001193A KR102220662B1 KR 102220662 B1 KR102220662 B1 KR 102220662B1 KR 1020190001193 A KR1020190001193 A KR 1020190001193A KR 20190001193 A KR20190001193 A KR 20190001193A KR 102220662 B1 KR102220662 B1 KR 102220662B1
Authority
KR
South Korea
Prior art keywords
scan
reset
register value
signal
mode
Prior art date
Application number
KR1020190001193A
Other languages
English (en)
Other versions
KR20190083996A (ko
Inventor
심재영
Original Assignee
주식회사 아이씨티케이 홀딩스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아이씨티케이 홀딩스 filed Critical 주식회사 아이씨티케이 홀딩스
Publication of KR20190083996A publication Critical patent/KR20190083996A/ko
Application granted granted Critical
Publication of KR102220662B1 publication Critical patent/KR102220662B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information

Abstract

테스트 모드에서 데이터 보호 장치 및 방법이 개시된다. 개시된 데이터 보호 장치는 스캔 모드 및 노멀 모드 중 어느 하나의 모드로 동작할지 여부를 결정하는 스캔 모드 신호 및 스캔 모드 신호를 미리 정해진 시간만큼 딜레이시킨 딜레이 신호에 앤드 연산(AND operation)을 수행하는 제1 앤드 연산기(AND operator); 및 제1 앤드 연산기로부터 출력된 연산 결과 및 레지스터 값의 리셋 여부를 결정하는 스캔 리셋 신호에 앤드 연산을 수행하는 제2 앤드 연산기를 포함한다. 그리고, 제2 앤드 연산기로부터 출력된 최종 리셋 신호에 기초하여 레지스터 값의 리셋 여부가 최종적으로 결정된다.

Description

테스트 모드에서 데이터 보호 장치 및 방법{APPARATUS AND METHOD FOR PROTECTING DATA IN TEST MODE}
아래의 설명은 테스트 모드에서 데이터 보호 장치 및 방법에 관한 것으로, 보다 구체적으로는 스캔 테스트 모드에서 데이터를 보호하는 장치 및 방법에 관한 것이다.
집적회로 칩과 같은 반도체 디바이스를 테스트하는 방법 중 하나로서 스캔 테스트 방식이 널리 이용되고 있다.
일반적으로 스캔 테스트는 로직 회로 내의 플립플롭(Flip-Flop)을 스캔 플립플롭(Scan Flip-Flop)으로 대체(replace)시키고, 스캔 플립플롭을 하나 또는 복수 개의 시프트 체인(Shift Chain)으로 구성하여 테스트하는 방법으로서, 시프트 입력, 병렬 로딩 및 시프트 출력을 반복적으로 수행하는 방식이 많이 이용된다.
다만, 집적회로 칩 내부에 키 레지스터와 같은 중요 정보가 보관되고 있는 경우, 스캔 테스트 모드를 이용한 중요 정보의 해킹 시도 가능성을 배제할 수 없다. 따라서, 스캔 테스트 모드를 이용한 외부의 공격에 대응하여 중요 정보의 누출을 방지하고 데이터를 안전하게 보호할 수 있는 방법이 필요하다.
본 발명은 스캔 테스트 모드를 통해 칩 내부의 중요한 정보의 해킹을 시도하여도 누출 없이 안전하게 데이터를 보호할 수 있다.
본 발명은 스캔 테스트 모드를 통하여 칩 내부에 중요한 정보(예컨대, 키 값)를 빼내려는 칩 해킹이 시도될 경우, 필연적으로 보호되어야 하는 키 값이 누출되지 않도록 하기 위한 장치 및 방법이 제공될 수 있다.
본 발명은 스캔 테스트 모드와 스캔 리셋을 조합하여 스캔 모드 리셋 상태를 제어하여 레지스터 값을 외부 공격으로부터 보호할 수 있다.
일실시예에 따른 데이터 보호 장치는 스캔 모드 및 노멀 모드 중 어느 하나의 모드로 동작할지 여부를 결정하는 스캔 모드 신호 및 상기 스캔 모드 신호를 미리 정해진 시간만큼 딜레이시킨 딜레이 신호에 앤드 연산(AND operation)을 수행하는 제1 앤드 연산기(AND operator); 및 상기 제1 앤드 연산기로부터 출력된 연산 결과 및 레지스터 값의 리셋 여부를 결정하는 스캔 리셋 신호에 앤드 연산을 수행하는 제2 앤드 연산기를 포함하고, 상기 제2 앤드 연산기로부터 출력된 최종 리셋 신호에 기초하여 상기 레지스터 값의 리셋 여부가 최종적으로 결정된다.
일실시예에 따른 데이터 보호 장치는 직렬로 연결된 복수의 플립플롭들(flip-flops; F/Fs)을 더 포함하고, 상기 복수의 플립플롭들은 상기 스캔 모드 신호를 미리 정해진 시간만큼 딜레이시킬 수 있다.
일실시예에 따른 데이터 보호 장치에서 상기 제2 앤드 연산기로부터 출력된 최종 리셋 신호가 로우(low)이면 상기 레지스터 값이 리셋되고, 하이(high)이면 상기 레지스터 값이 액티브될 수 있다.
일실시예에 따른 데이터 보호 장치는 스캔 로직(scan logic)이 구성되지 않은 경로의 출력단에 배치되어 레지스터 값을 가지는 플립플롭; 및 STM 신호에 기초하여, 상기 플립플롭으로부터 출력되는 상기 레지스터 값 및 미리 정해진 데이터 중 어느 하나를 출력하는 선택 엘리먼트를 포함한다.
일실시예에 따른 데이터 보호 장치에서 상기 선택 엘리먼트는 상기 STM 신호가 로우이면 상기 레지스터 값을 출력하고, 상기 STM 신호가 하이이면 상기 미리 정해진 데이터를 출력할 수 있다.
일실시예에 따른 데이터 보호 장치에서 상기 플립플롭은 포지티브 에지-트리거드 정적 D-타입 플립플롭(positive edge-triggered static D-type flip-flop)일 수 있다.
일실시예에 따른 데이터 보호 장치에서 상기 플립플롭은 테스트 폴터 커버리지(test faults coverage)를 향상시키기 위한 컨트롤 셀로 동작하는 FD2SQ 셀일 수 있다.
일실시예에 따른 데이터 보호 방법은 스캔 모드 및 노멀 모드 중 어느 하나의 모드로 동작할지 여부를 결정하는 스캔 모드 신호를 미리 정해진 시간만큼 딜레이시킨 딜레이 신호 및 상기 스캔 모드 신호에 제1 앤드 연산을 수행하는 단계; 및 상기 제1 앤드 연산의 결과 및 상기 레지스터 값의 리셋 여부를 결정하는 스캔 리셋 신호에 제2 앤드 연산을 수행하는 단계를 포함하고, 상기 제2 앤드 연산의 결과인 최종 리셋 신호에 기초하여 상기 레지스터 값의 리셋 여부가 최종적으로 결정될 수 있다.
일실시예에 따른 데이터 보호 방법에서 상기 제2 앤드 연산기로부터 출력된 최종 리셋 신호가 로우(low)이면 상기 레지스터 값이 리셋되고, 하이(high)이면 상기 레지스터 값이 액티브될 수 있다.
일실시예에 따르면, 노멀 모드로 동작 중 스캔 테스트 모드로 전환하여 공격 시도가 있는 경우, 스캔 모드로 전환할 경우에는 항상 레지스터 값을 삭제하도록 제어하여 중요한 정보가 포함된 레지스터 값이 유출되지 않게 할 수 있다.
일실시예에 따르면, 스캔 테스트 모드에서는 중요한 정보가 있는 레지스터를 고정된 값으로 만들어 주는 스캔 컨트롤 셀로 제어될 수 있다.
일실시예에 따르면, 스캔 테스트 모드를 사용하여 칩의 테스트 타임과 커버리지를 함께 향상시킬 수 있으며, 보안 칩에서 중요한 데이터인 키 값을 스캔 공격으로 보호할 수 있으므로 보안이 강화된 칩을 제공할 수 있다.
일실시예에 따르면, 스캔 테스트 모드에서 보호되어야 하는 중요한 레지스터 값을 포함하는 장치는 스캔 컨트롤 셀로 보호할 수 있다.
도 1은 일실시예에 따른 데이터 보호 장치를 나타낸 도면이다.
도 2 및 도 3은 일실시예에 따른 데이터 보호 장치의 동작을 설명하기 위한 타이밍 차트이다.
도 4는 다른 일실시예에 따른 데이터 보호 장치를 나타낸 도면이다.
도 5는 다른 일실시예에 따른 데이터 보호 장치에 포함된 플립플롭의 동작을 설명하기 위한 테이블이다.
도 6은 일실시예에 따른 데이터 보호 방법을 나타낸 도면이다.
실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시예들은 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 아래의 특정한 구조적 내지 기능적 설명들은 단지 실시예들을 설명하기 위한 목적으로 예시된 것으로, 실시예의 범위가 본문에 설명된 내용에 한정되는 것으로 해석되어서는 안된다. 관련 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타내며, 공지된 기능 및 구조는 생략하도록 한다.
일실시예에 따른 데이터 보호 장치는 외부 공격자가 스캔 모드를 이용하여 레지스터 값을 알아내고자 칩 내부 공격을 시도하여도 레지스터 값이 누출되지 않게 하는 장치일 수 있다. 여기서, 레지스터 값은 보호하고자 하는 키 값으로서, PUF 랜덤 넘버(Physical Unclonable Function random number), TRNG 랜덤 넘버(True Random Number Generator random number) 등을 포함할 수 있다.
일실시예에 따른 데이터 보호 장치는 노멀 모드(normal mode)에서 스캔 모드(scan mode)로 전환되면서 중요한 정보가 포함된 레지스터 값이 유출되지 않도록 스캔 모드로 전환 시 레지스터 값을 리셋시킬 수 있다. 여기서, 노멀 모드는 칩이 정상적으로 동작하는 모드를 나타내고, 스캔 모드는 테스트 대상 회로를 포함하는 칩의 스캔 입력 포트를 통해 스캔 경로에 스캔 패턴을 입력해서 스캔 출력 포트를 통해 출력되는 출력 값을 사전 설정된 예측 값과 비교하여 칩의 결함 유무를 검사하는 스캔 테스트를 위한 모드를 나타낼 수 있다.
또한, 다른 일실시예에 따른 데이터 보호 장치는 스캔 모드에서는 중요한 정보가 포함된 레지스터 값을 미리 정해진 고정된 값으로 출력되도록 제어할 수 있다.
이하, 도면들을 참조하여 데이터 보호 장치의 동작에 대해 상세히 설명한다.
도 1은 일실시예에 따른 데이터 보호 장치를 나타낸 도면이다.
도 1을 참조하면, 일실시예에 따른 데이터 보호 장치(100)는 제1 앤드 연산기(AND operator)(110) 및 제2 앤드 연산기(130)를 포함한다.
제1 앤드 연산기(110)는 스캔 모드 및 노멀 모드 중 어느 하나의 모드로 동작할지 여부를 결정하는 스캔 모드 신호 SCAN_MODE 및 스캔 모드 신호 SCAN_MODE를 미리 정해진 시간만큼 딜레이시킨 딜레이 신호 SM_DLY에 앤드 연산(AND operation)을 수행한다. 예를 들어, 스캔 모드 신호 SCAN_MODE가 로우(low)이면 칩이 노멀 모드로 동작하고, 스캔 모드 신호 SCAN_MODE가 하이(high)이면 칩이 스캔 모드로 동작할 수 있다.
스캔 모드 신호 SCAN_MODE는 직렬로 연결된 복수의 플립플롭들(flip-flops; F/Fs)(120)에 의해 미리 정해진 시간만큼 딜레이될 수 있다. 복수의 플립플롭들(120)은 넌 스캔 플립플롭(none scan F/F)으로, 비동기식 액티브-로우 리셋(asynchronous active-low reset; RN)에 해당하는 스캔 리셋 신호 SCAN_RESET와 스캔 클럭 신호 SCAN_CLOCK도 입력될 수 있다. 이전 플립플롭의 출력이 다음 플립플롭으로 입력되며, 이와 같이 복수의 플립플롭들을 거치면서 스캔 모드 신호 SCAN_MODE가 미리 정해진 시간만큼 딜레이된 딜레이 신호 SM_DLY가 결정될 수 있다.
제1 앤드 연산기(110)는 스캔 모드 신호 SCAN_MODE 및 딜레이 신호 SM_DLY 중 적어도 하나가 로우이면, 로우인 연산 결과 SM_RST를 출력할 수 있다. 또는, 제1 앤드 연산기(110)는 스캔 모드 신호 SCAN_MODE 및 딜레이 신호 SM_DLY가 모두 하이이면, 하이인 연산 결과 SM_RST를 출력할 수 있다.
제2 앤드 연산기(130)는 제1 앤드 연산기(110)로부터 출력된 연산 결과 SM_RST 및 레지스터 값의 리셋 여부를 결정하는 스캔 리셋 신호 SCAN_RESET에 앤드 연산을 수행한다. 제2 앤드 연산기(130)의 앤드 연산으로 출력된 최종 리셋 신호 SCAN_RST에 기초하여 레지스터 값의 리셋 여부가 최종적으로 결정될 수 있다.
예를 들어, 스캔 리셋 신호 SCAN_RESET는 칩의 동작 상태를 결정하기 위한 신호로서, 스캔 리셋 신호 SCAN_RESET이 하이이면 칩이 액티브 상태로 동작하며, 스캔 리셋 신호 SCAN_RESET이 로우이면 칩에 포함된 레지스터 값이 리셋될 수 있다.
제2 앤드 연산기(130)는 연산 결과 SM_RST 및 스캔 리셋 신호 SCAN_RESET 중 적어도 하나가 로우이면, 로우인 최종 리셋 신호 SCAN_RST를 출력할 수 있다. 또는, 제2 앤드 연산기(130)는 연산 결과 SM_RST 및 스캔 리셋 신호 SCAN_RESET이 모두 하이이면, 하이인 최종 리셋 신호 SCAN_RST를 출력할 수 있다.
최종 리셋 신호 SCAN_RST는 본 발명에서 외부 공격으로부터 중요 데이터인 레지스터 값을 보호하기 위해 제안되는 것으로, 최종 리셋 신호 SCAN_RST에 기초하여 레지스터 값의 리셋 여부가 최종적으로 결정될 수 있다. 예를 들어, 최종 리셋 신호 SCAN_RST가 하이이면 칩이 액티브 상태로 동작하여 레지스터 값이 리셋되지 않고, 최종 리셋 신호 SCAN_RST가 로우이면 레지스터 값이 리셋될 수 있다.
도 2 및 도 3은 일실시예에 따른 데이터 보호 장치의 동작을 설명하기 위한 타이밍 차트이다.
일실시예에 따른 스캔 테스트를 위한 스캔 모드에서는 언제든지 패턴 분석을 통하여 보호되어야 하는 중요한 데이터(예컨대, PUF 키, 공개키(Public Key), 암호화 키 등)가 공격자에 의해 탈취될 가능성이 존재한다. 이러한 외부 공격을 대비하기 위해서는 두 가지 동작구간으로 구분할 필요가 있다. 다시 말해, 스캔 테스트를 진행하는 정상적인 동작 구간 및 스캔 테스트를 이용한 물리적 공격 구간으로 구분될 수 있다. 이 때, 스캔 테스트를 이용한 물리적 공격 구간은 스캔 모드가 정상적으로 종료되지 않은 상태에서 스캔 모드 신호 SCAN_MODE가 하이에서 로우로 변경되는 구간을 나타낼 수 있다.
일실시예에 따른 정상적인 동작 구간에서는 칩이 정상적으로 동작하여야 하며, 스캔 테스트를 이용한 물리적 공격 구간에서는 레지스터 키가 탈취되지 않아야 한다.
이를 위해, 칩이 정상적으로 동작할 때에는 데이터가 모두 레지스터 셀에 저장되게 되며, 이러한 레지스터 셀이 리셋되면 고정된 값이 출력되게 될 수 있다. 레지스터 셀에 어떠한 값을 가지고 있더라도, 리셋을 통해 셀이 초기화되어 레지스터 값 탈취 전에 저장된 레지스터 값이 삭제될 수 있다.
도 2를 참조하면, 일실시예에 따른 스캔 테스트를 진행하는 정상적인 동작 구간에서 노멀 모드에서 스캔 모드로 전환될 때 최종 리셋 신호가 결정되는 과정을 나타낸 타이밍 차트가 도시된다.
일실시예에 따른 스캔 백도어 공격(SCAN backdoor attack)은 노멀 모드에서 스캔 모드로 전환될 때 레지스터 값의 해킹을 시도할 수 있다. 다시 말해, 노멀 모드에서 스캔 모드로 전환할 때가 공격 포인트(attack point)가 될 수 있다. 이 때, 스캔 리셋이 수행되지 않으면, 스캔 모드로 변경되기 전 노멀 모드의 레지스터 값이 계속 유지될 수 있기 때문에 별도의 조치가 필요하다.
따라서, 노멀 모드로 동작 중 스캔 모드로의 변환이 요청되면, 모든 레지스터 값을 리셋시킴으로써, 모든 값을 초기화시켜 레지스터 값 탈취를 막을 수 있다. 이는 스캔 모드 리셋 로직(SCAN Mode Reset logic)으로 지칭될 수 있다.
도 2에서, 스캔 모드 신호 SCAN_MODE가 로우에서 하이로 변경됨에 따라, 칩의 동작 모드도 노멀 모드에서 스캔 모드로 변경될 수 있다. 딜레이 신호 SM_DLY는 미리 정해진 시간(즉, 타이밍 딜레이(timing delay))만큼 딜레이되어 로우에서 하이로 변경될 수 있다. 스캔 모드 신호 SCAN_MODE 및 딜레이 신호 SM_DLY 간 앤드 연산에 기초하여 결정된 연산 결과 SM_RST는 스캔 모드 신호 SCAN_MODE와 딜레이 신호 SM_DLY가 모두 하이로 될 때 로우에서 하이로 변경될 수 있다. 그리고, 제2 앤드 연산기에서 출력된 최종 리셋 신호 SCAN_RST는 연산 결과 SM_RST와 스캔 리셋 신호 SCAN_RESET가 모두 하이로 될 때 로우에서 하이로 변경될 수 있다. 도 2에서는 설명의 편의를 위해 스캔 리셋 신호 SCAN_RESET가 도시되지 않았다.
도 3을 참조하면, 일실시예에 따른 스캔 테스트를 이용한 물리적 공격 구간에서 스캔 모드에서 노멀 모드로 전환될 때 최종 리셋 신호가 결정되는 과정을 나타낸 타이밍 차트가 도시된다.
일실시예에 따른 스캔 백도어 공격은 스캔 모드로 동작을 시작할 때 레지스터 값의 탈취를 시도할 수 있다. 다시 말해, 스캔 모드의 시작 시점이 공격 포인트가 될 수 있다. 스캔 모드로 동작이 시작되면 레지스터 값에서 특정 위치 값이 계속 변경되므로, 여러 개의 칩의 변경 패턴을 분석해서 조합하면 레지스터 값이 해킹될 수 있기 때문에 별도의 조치가 필요하다.
따라서, 스캔 모드로 동작이 시작되면 모든 레지스터 값을 리셋시킴으로써, 모든 값을 초기화시켜 레지스터 값 탈취를 막을 수 있다. 이는 스캔 모드 리셋 로직(SCAN Mode Reset logic)으로 지칭될 수 있다.
도 3에서, 스캔 모드 신호 SCAN_MODE가 하이에서 로우로 변경됨에 따라, 칩의 동작 모드도 스캔 모드에서 노멀 모드로 변경될 수 있다. 딜레이 신호 SM_DLY는 미리 정해진 시간(즉, 타이밍 딜레이(timing delay))만큼 딜레이되어 하이에서 로우로 변경될 수 있다. 스캔 모드 신호 SCAN_MODE 및 딜레이 신호 SM_DLY 간 앤드 연산에 기초하여 결정된 연산 결과 SM_RST는 스캔 모드 신호 SCAN_MODE와 딜레이 신호 SM_DLY 중 적어도 하나가 로우로 변경될 때 하이에서 로우로 변경될 수 있다. 그리고, 제2 앤드 연산기에서 출력된 최종 리셋 신호 SCAN_RST는 연산 결과 SM_RST와 스캔 리셋 신호 SCAN_RESET 중 적어도 하나가 로우로 변경될 때 하이에서 로우로 변경될 수 있다. 도 3에서는 설명의 편의를 위해 스캔 리셋 신호 SCAN_RESET가 도시되지 않았다.
도 4는 다른 일실시예에 따른 데이터 보호 장치를 나타낸 도면이다.
일실시예에 따라 주요 키인 레지스터 값은 스캔 모드에서 고정된 값으로 출력되도록 제어될 수 있고, 이는 스캔 제어 고정 셀 로직(scan_control_fix_cell logic)으로 지칭될 수 있다.
제어 셀(Control Cell)은 스캔 로직(SCAN logic)이 구성되지 않는 경로의 출력단에 구성되어 테스트 폴터 커버리지(Test Faults Coverage)를 향상시키는 데 이용될 수 있다. 또한, 관찰 셀(Observe Cell)은 스캔 로직이 구성되지 않는 경로의 입력단에 구성되어 테스트 폴터 커버리지를 향상시키는 데 이용될 수 있다.
이러한 제어 셀, 관찰 셀은 스캔에서 일반적으로 많이 사용되는 구조로서, 스캔 백도어 공격에 취약한 구조를 가지고 있어 별도의 조치가 필요하다.
특히, PUF 키처럼 각 칩 마다 고유의 키로 이용되는 값은 스캔 모드에서 관찰 셀을 통해 고유 값들에 대한 패턴 분석을 통해 탈취될 수 있으므로, 공격 취약점이 될 수 있다. 이러한 공격은 스캔 모드에서 보호되어야 하는 로직의 입출력에 고정된 데이터(이를테면, SF(Scan Fix data))를 출력하는 단순한 구조를 통해 쉽게 해결될 수 있다.
도 4를 참조하면, 다른 일실시예에 따른 데이터 보호 장치(400)는 플립플롭(410) 및 선택 엘리먼트(420)를 포함한다.
플립플롭(410)은 스캔 로직(scan logic)이 구성되지 않은 경로의 출력단에 배치되어 레지스터 값을 가진다. 플립플롭(410)은 포지티브 에지-트리거드 정적 D-타입 플립플롭(positive edge-triggered static D-type flip-flop)일 수 있다. 또한, 플립플롭(410)은 테스트 폴터 커버리지(test faults coverage)를 향상시키기 위한 컨트롤 셀로 동작하는 FD2SQ 셀일 수 있다.
선택 엘리먼트(420)는 STM 신호에 기초하여, 플립플롭으로부터 출력되는 레지스터 값 및 미리 정해진 데이터 중 어느 하나를 출력한다. 선택 엘리먼트(420)는 STM 신호가 로우이면 레지스터 값을 출력하고, STM 신호가 하이이면 미리 정해진 데이터를 출력할 수 있다. 도 4에서 로우는 "0"으로 표시되고, 하이는 "1"로 표시될 수 있다.
이처럼, 데이터 보호 장치(400)는 스캔 모드에서 고정된 값을 출력함으로써, 외부 공격에 의해 레지스터 값이 탈취되는 것을 방어할 수 있다.
도 5는 다른 일실시예에 따른 데이터 보호 장치에 포함된 플립플롭의 동작을 설명하기 위한 테이블이다. 플립플롭은 포지티브 에지-트리거드 정적 D-타입 플립플롭인 FD2SQ 셀로서, 스캔 입력(scan input; TI), 액티브-하이 스캔 인에이블(active-high scan enable; TE), 비동기식 액티브-로우 리셋(asynchronous active-low reset; RN), 단일 출력(single output; Q)을 포함할 수 있다.
도 6은 일실시예에 따른 데이터 보호 방법을 나타낸 도면이다.
단계(610)에서, 데이터 보호 장치는 스캔 모드 및 노멀 모드 중 어느 하나의 모드로 동작할지 여부를 결정하는 스캔 모드 신호를 미리 정해진 시간만큼 딜레이시킨 딜레이 신호 및 스캔 모드 신호에 제1 앤드 연산을 수행한다.
단계(620)에서, 데이터 보호 장치는 제1 앤드 연산의 결과 및 레지스터 값의 리셋 여부를 결정하는 스캔 리셋 신호에 제2 앤드 연산을 수행한다. 제2 앤드 연산의 결과인 최종 리셋 신호에 기초하여 레지스터 값의 리셋 여부가 최종적으로 결정된다. 예를 들어, 제2 앤드 연산기로부터 출력된 최종 리셋 신호가 로우이면 레지스터 값이 리셋되고, 하이이면 레지스터 값이 액티브될 수 있다.
도 6에 도시된 각 단계들에는 도 1 내지 도 5를 통하여 전술한 사항들이 그대로 적용되므로, 보다 상세한 설명은 생략한다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
실시예들에서 설명된 구성요소들은 하나 이상의 DSP (Digital Signal Processor), 프로세서 (Processor), 컨트롤러 (Controller), ASIC (Application Specific Integrated Circuit), FPGA (Field Programmable Gate Array)와 같은 프로그래머블 논리 소자 (Programmable Logic Element), 다른 전자 기기들 및 이것들의 조합 중 하나 이상을 포함하는 하드웨어 구성 요소들(hardware components)에 의해 구현될 수 있다. 실시예들에서 설명된 기능들(functions) 또는 프로세스들(processes) 중 적어도 일부는 소프트웨어(software)에 의해 구현될 수 있고, 해당 소프트웨어는 기록 매체(recording medium)에 기록될 수 있다. 실시예들에서 설명된 구성요소들, 기능들 및 프로세스들은 하드웨어와 소프트웨어의 조합에 의해 구현될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
100: 데이터 보호 장치
110: 제1 앤드 연산기
120: 복수의 플립플롭들
130: 제2 앤드 연산기

Claims (9)

  1. 스캔 모드 및 노멀 모드 중 어느 하나의 모드로 동작할지 여부를 결정하는 스캔 모드 신호 및 상기 스캔 모드 신호를 미리 정해진 시간만큼 딜레이시킨 딜레이 신호에 앤드 연산(AND operation)을 수행하는 제1 앤드 연산기(AND operator); 및
    상기 제1 앤드 연산기로부터 출력된 연산 결과 및 레지스터 값의 리셋 여부를 결정하는 스캔 리셋 신호에 앤드 연산을 수행하는 제2 앤드 연산기
    를 포함하고,
    상기 제2 앤드 연산기로부터 출력된 최종 리셋 신호에 기초하여 상기 레지스터 값의 리셋 여부가 최종적으로 결정되고,
    상기 노멀 모드로 동작 중 스캔 모드로 전환되거나, 또는 상기 스캔 모드로 동작이 시작되면, 상기 레지스터 값이 리셋되도록 제어되는 데이터 보호 장치.
  2. 제1항에 있어서,
    직렬로 연결된 복수의 플립플롭들(flip-flops; F/Fs)
    을 더 포함하고,
    상기 복수의 플립플롭들은 상기 스캔 모드 신호를 미리 정해진 시간만큼 딜레이시키는, 데이터 보호 장치.
  3. 제1항에 있어서,
    상기 제2 앤드 연산기로부터 출력된 최종 리셋 신호가 로우(low)이면 상기 레지스터 값이 리셋되고, 하이(high)이면 상기 레지스터 값이 액티브되는, 데이터 보호 장치.
  4. 스캔 로직(scan logic)이 구성되지 않은 경로의 출력단에 배치되어 레지스터 값을 가지는 플립플롭; 및
    STM 신호에 기초하여, 상기 플립플롭으로부터 출력되는 상기 레지스터 값 및 미리 정해진 데이터 중 어느 하나를 출력하는 선택 엘리먼트
    를 포함하고,
    상기 선택 엘리먼트는
    스캔 모드에서 고정된 값인 상기 미리 정해진 데이터를 출력하는 데이터 보호 장치.
  5. 제4항에 있어서,
    상기 선택 엘리먼트는
    상기 STM 신호가 로우이면 상기 레지스터 값을 출력하고, 상기 STM 신호가 하이이면 상기 미리 정해진 데이터를 출력하는, 데이터 보호 장치.
  6. 제4항에 있어서,
    상기 플립플롭은
    포지티브 에지-트리거드 정적 D-타입 플립플롭(positive edge-triggered static D-type flip-flop)인, 데이터 보호 장치.
  7. 제4항에 있어서,
    상기 플립플롭은 테스트 폴터 커버리지(test faults coverage)를 향상시키기 위한 컨트롤 셀로 동작하는 FD2SQ 셀인, 데이터 보호 장치.
  8. 스캔 모드 및 노멀 모드 중 어느 하나의 모드로 동작할지 여부를 결정하는 스캔 모드 신호를 미리 정해진 시간만큼 딜레이시킨 딜레이 신호 및 상기 스캔 모드 신호에 제1 앤드 연산을 수행하는 단계; 및
    상기 제1 앤드 연산의 결과 및 레지스터 값의 리셋 여부를 결정하는 스캔 리셋 신호에 제2 앤드 연산을 수행하는 단계
    를 포함하고,
    상기 제2 앤드 연산의 결과인 최종 리셋 신호에 기초하여 상기 레지스터 값의 리셋 여부가 최종적으로 결정되고,
    상기 노멀 모드로 동작 중 스캔 모드로 전환되거나, 또는 상기 스캔 모드로 동작이 시작되면, 상기 레지스터 값이 리셋되도록 제어되는 데이터 보호 방법.
  9. 제8항에 있어서,
    상기 제2 앤드 연산의 결과인 최종 리셋 신호가 로우(low)이면 상기 레지스터 값이 리셋되고, 하이(high)이면 상기 레지스터 값이 액티브되는, 데이터 보호 방법.
KR1020190001193A 2018-01-05 2019-01-04 테스트 모드에서 데이터 보호 장치 및 방법 KR102220662B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180001659 2018-01-05
KR20180001659 2018-01-05

Publications (2)

Publication Number Publication Date
KR20190083996A KR20190083996A (ko) 2019-07-15
KR102220662B1 true KR102220662B1 (ko) 2021-03-17

Family

ID=67257647

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190001193A KR102220662B1 (ko) 2018-01-05 2019-01-04 테스트 모드에서 데이터 보호 장치 및 방법

Country Status (1)

Country Link
KR (1) KR102220662B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11940494B2 (en) 2021-11-11 2024-03-26 Samsung Electronics Co., Ltd. System on chip for performing scan test and method of designing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100966661B1 (ko) * 2002-04-30 2010-06-29 프리스케일 세미컨덕터, 인크. 보안 스캔 테스트를 위한 방법 및 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050016386A (ko) * 2002-05-03 2005-02-21 제너럴 인스트루먼트 코포레이션 보안 스캔
US8051345B2 (en) * 2008-06-04 2011-11-01 Ati Technologies Ulc Method and apparatus for securing digital information on an integrated circuit during test operating modes
KR20120073434A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 스마트 카드를 테스트하는 집적 회로 및 그 구동 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100966661B1 (ko) * 2002-04-30 2010-06-29 프리스케일 세미컨덕터, 인크. 보안 스캔 테스트를 위한 방법 및 장치

Also Published As

Publication number Publication date
KR20190083996A (ko) 2019-07-15

Similar Documents

Publication Publication Date Title
Cui et al. Static and dynamic obfuscations of scan data against scan-based side-channel attacks
US11880468B2 (en) Autonomous, self-authenticating and self-contained secure boot-up system and methods
Bhasin et al. Hardware Trojan horses in cryptographic IP cores
US11270002B2 (en) Hardware trojan detection through information flow security verification
Cui et al. A new PUF based lock and key solution for secure in-field testing of cryptographic chips
US9836611B1 (en) Verifying the integrity of a computing platform
US9633185B2 (en) Device having secure JTAG and debugging method for the same
Dupuis et al. New testing procedure for finding insertion sites of stealthy hardware Trojans
US11657127B2 (en) Hardware intellectual property protection through provably secure state-space obfuscation
KR20170035820A (ko) 접적 회로, 접적 회로를 보호하는 방법 및 컴퓨터 프로그램 제품
CN111416796A (zh) 受保护系统及其保护方法
US20210243041A1 (en) System and method for performing netlist obfuscation for a semiconductor device
KR102220662B1 (ko) 테스트 모드에서 데이터 보호 장치 및 방법
Saß et al. Oops..! I Glitched It Again! How to {Multi-Glitch} the {Glitching-Protections} on {ARM}{TrustZone-M}
US9646160B2 (en) Apparatus and method for providing resilience to attacks on reset of the apparatus
Bhakthavatchalu et al. Verilog design of programmable JTAG controller for digital VLSI IC’s
Moghaddam et al. On test points enhancing hardware security
US11675587B2 (en) Enhanced protection of processors from a buffer overflow attack
Loubet-Moundi et al. Static fault attacks on hardware des registers
Alanwar et al. Dynamic fpga detection and protection of hardware trojan: A comparative analysis
Provelengios et al. A hardware monitor to protect Linux system calls
Chen et al. BISTLock: Efficient IP piracy protection using BIST
Woo et al. A secure scan architecture protecting scan test and scan dump using skew-based lock and key
CN113228012A (zh) 用于鉴别fpga配置的方法和设备
Portillo et al. Using static hardware wrappers to thwart hardware Trojans and code bugs at runtime

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right