KR102213075B1 - Test socket - Google Patents

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Abstract

The present invention relates to a semiconductor chip package test socket. More specifically, the present invention relates to the semiconductor chip package test socket capable of effectively solving heat generated in a semiconductor chip package and stably fixing the semiconductor chip package. The semiconductor chip package test socket includes a base, an adapter, a cover, and a latch system.

Description

반도체 칩 패키지 테스트 소켓{TEST SOCKET}Semiconductor chip package test socket {TEST SOCKET}

본 발명은 반도체 칩 패키지 테스트 소켓에 관한 것으로서, 보다 상세하게는, 반도체 칩 패키지에서 발생하는 열을 효과적으로 해결하며 반도체 칩 패키지를 안정적으로 고정시킬 수 있는 반도체 칩 패키지 테스트 소켓에 관한 것이다.The present invention relates to a semiconductor chip package test socket, and more particularly, to a semiconductor chip package test socket capable of effectively solving heat generated from a semiconductor chip package and stably fixing a semiconductor chip package.

반도체 소자는 제조 과정을 거친 후 전기적 성능을 판단하기 위한 검사를 수행하게 된다. 반도체 소자의 성능 검사는 반도체 소자의 단자와 전기적으로 접촉될 수 있도록 형성된 반도체 칩 패키지 테스트 소켓을 반도체 소자와 검사회로기판 사이에 삽입한 상태에서 검사가 수행된다. 그리고, 반도체 칩 패키지 테스트 소켓은 반도체 소자의 검사 외에도 반도체 소자의 제조 과정 중 번-인(Burn-In) 테스트 과정에서도 사용되고 있다.A semiconductor device undergoes a manufacturing process and then performs an inspection to determine its electrical performance. The performance test of a semiconductor device is performed in a state in which a semiconductor chip package test socket formed to be electrically contacted with a terminal of the semiconductor device is inserted between the semiconductor device and the inspection circuit board. In addition, the semiconductor chip package test socket is used in a burn-in test process in the manufacturing process of semiconductor devices in addition to inspection of semiconductor devices.

반도체 칩 패키지를 반도체 칩 패키지 테스트 소켓 내에 탑재하여 테스트를 수행할 때, 테스트 과정에서 열이 발생한다. 이와 같은 열은 반도체 칩 패키지의 성능을 저하시킬 수 있으며, 반도체 칩 패키지 및 반도체 칩 패키지 소켓의 고장을 발생시키기도 한다.When a semiconductor chip package is mounted in a semiconductor chip package test socket to perform a test, heat is generated during the test process. Such heat may degrade the performance of the semiconductor chip package, and may cause failure of the semiconductor chip package and the semiconductor chip package socket.

따라서, 이와 같은 열을 처리할 수 있는 반도체 칩 패키지 테스트 소켓을 개발할 필요가 있다. Therefore, there is a need to develop a semiconductor chip package test socket capable of handling such heat.

공개특허 제2009-0068645호Publication Patent No. 2009-0068645

본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 클로징 상태일 때, 어댑터 상에 탑재된 반도체 칩 패키지에 접하여 반도체 칩 패키지의 열을 전달받아 방열시킬 수 있는 히트 싱크 기능을 갖는 래치 시스템을 포함하는 반도체 칩 패키지 테스트 소켓을 제공하는 데 목적이 있다. The present invention was conceived to solve the above-described problem, and includes a latch system having a heat sink function capable of receiving heat from the semiconductor chip package and dissipating heat in contact with the semiconductor chip package mounted on the adapter when in the closed state. It is an object to provide a semiconductor chip package test socket.

아울러, 본 발명의 또 다른 목적은, 상기 방열 효과를 더욱 향상시키며 반도체 칩 패키지의 고정을 안정적으로 달성할 수 있는 반도체 칩 패키지 테스트 소켓을 제공하는 것이다.In addition, another object of the present invention is to provide a semiconductor chip package test socket capable of further improving the heat dissipation effect and stably fixing the semiconductor chip package.

본 발명의 일 실시예에 따른 반도체 칩 패키지 테스트 소켓은, 베이스; 상기 베이스 상에 구비되며 반도체 칩 패키지 탑재면이 구비되는 어댑터; 상기 베이스 상에 배치되며 상하 방향으로 변위 가능한 커버; 및 상기 커버의 상하 작동에 따라서 회동되어 오픈/클로징되는 래치 시스템;을 포함하며, 상기 래치 시스템은, 클로징 상태일 때, 상기 어댑터 상에 탑재된 반도체 칩 패키지에 접하여 상기 반도체 칩 패키지의 열을 전달받을 수 있는 열 전도 재질로 구성된다.A semiconductor chip package test socket according to an embodiment of the present invention includes: a base; An adapter provided on the base and provided with a semiconductor chip package mounting surface; A cover disposed on the base and displaceable in a vertical direction; And a latch system that is rotated and opened/closed according to the vertical operation of the cover, wherein the latch system, when in a closed state, contacts the semiconductor chip package mounted on the adapter to transfer heat of the semiconductor chip package. It is made of heat-conducting material that can be received.

일 실시예에 의하면, 상기 래치 시스템은, 상기 반도체 칩 패키지 테스트 소켓의 좌우에 각각 구비되는 제1 래치와 제2 래치를 포함하며, 상기 제1 래치와 제2 래치는, 각 상기 베이스 또는 커버에 회동 가능하게 연결되는 래치 커넥터와, 상기 래치 커넥터와 연결되어 래치 커넥터와 일체로 회동하는 래치 바디를 포함하며, 상기 래치 바디는, 상기 래치 시스템이 클로징 상태일 때, 밑면이 반도체 칩 패키지의 상면에 접한다.According to an embodiment, the latch system includes a first latch and a second latch respectively provided on left and right sides of the semiconductor chip package test socket, the first latch and the second latch, respectively, in the base or cover. A latch connector that is rotatably connected, and a latch body that is connected to the latch connector and rotates integrally with the latch connector, and the latch body has a bottom surface on the upper surface of the semiconductor chip package when the latch system is in a closed state. Touch.

일 실시예에 의하면, 상기 래치 바디는, 좌우 방향으로 소정의 길이를 가지며 연장되는 복수 개의 래치 핑거를 포함하고, 상기 복수 개의 래치 핑거는 전후 방향으로 소정의 이격 간격을 갖고 서로 평행하게 배치되고, 상기 래치 핑거 사이에는 이격 공간에 형성되며, 상기 제1 래치의 래치 핑거와 상기 제2 래치의 이격 공간이 서로 좌우 방향으로 대응되며, 상기 제2 래치의 래치 핑거와 상기 제1 래치의 이격 공간이 서로 좌우 방향으로 대응되게 배치된다.According to an embodiment, the latch body includes a plurality of latch fingers extending with a predetermined length in a left and right direction, and the plurality of latch fingers are arranged parallel to each other with a predetermined spacing in the front and rear direction, A space between the latch fingers is formed in a spaced space, a space between the latch finger of the first latch and the space between the second latch correspond to each other in a left and right direction, and a space between the latch finger of the second latch and the first latch They are arranged to correspond to each other in the left and right directions.

일 실시예에 의하면, 상기 래치 핑거의 길이는, 상기 어탭터의 반도체 칩 패키지 탑재면의 좌우 방향 폭의 1/2 이상의 길이를 가져서, 상기 래치 시스템이 클로징 상태일 때, 상기 제1 래치의 래치 핑거 사이에 상기 제2 래치의 래치 핑거가 위치한다.According to an embodiment, the length of the latch finger is equal to or greater than 1/2 of the width of the semiconductor chip package mounting surface of the adapter in the left and right direction, so that when the latch system is in a closed state, the latch finger of the first latch A latch finger of the second latch is positioned therebetween.

일 실시예에 의하면, 상기 래치 핑거는, 상하 방향으로 소정의 두께와 전후 방향으로 소정의 폭을 갖는 육면체 패널 형태로 구성된다.According to an embodiment, the latch finger is configured in the form of a hexahedral panel having a predetermined thickness in the vertical direction and a predetermined width in the front-rear direction.

일 실시예에 의하면, 상기 커버의 좌우 측에는, 상기 래치 시스템이 오픈 상태일 때, 상기 래치 시스템이 투입될 수 있도록, 좌우 측으로 오픈된 오픈 투입구가 구비될 수 있다.According to an embodiment, open inlets open to the left and right sides may be provided at left and right sides of the cover so that the latch system can be inserted when the latch system is in an open state.

본 발명의 실시예에 의한 반도체 칩 패키지 테스트 소켓은, 래치 시스템이 클로징된 상태에서, 래치 시스템의 저면이 반도체 칩 패키지의 상면에 면접촉함에 따라서, 반도체 칩 패키지의 고정이 안정적으로 달성될 수 있다. 또한, 래치 시스템은 열 전도율이 높은 재질로 구성됨에 따라서, 반도체 칩 패키지의 열을 외부로 쉽게 방열할 수 있다. In the semiconductor chip package test socket according to the embodiment of the present invention, when the latch system is closed, the bottom surface of the latch system makes surface contact with the upper surface of the semiconductor chip package, so that the semiconductor chip package can be stably fixed. . In addition, since the latch system is made of a material having high thermal conductivity, heat of the semiconductor chip package can be easily radiated to the outside.

본 발명의 실시예에 의한 반도체 칩 패키지 테스트 소켓은, 제1 래치와 제2 래치의 적어도 일 부분이 전후 방향으로 서로 교차하게 위치하는 상태로 반도체 칩 패키지를 덮어서 고정시킬 수 있다. 따라서, 반도체 칩 패키지의 안정적인 고정이 달성될 수 있다.The semiconductor chip package test socket according to an exemplary embodiment of the present invention may cover and fix the semiconductor chip package in a state in which at least one portion of the first latch and the second latch cross each other in the front-rear direction. Thus, stable fixing of the semiconductor chip package can be achieved.

아울러, 제1 래치와 제2 래치가 각각 반도체 칩 패키지의 일 위치에 한정적으로 접하지 않고, 전후 및 좌우 방향으로 균일한 접촉 분포를 가지므로, 제1 래치와 제2 래치에 의한 반도체 칩 패키지의 방열 효과가 더욱 향상될 수 있다.In addition, since the first latch and the second latch are not in limited contact with one position of the semiconductor chip package, respectively, and have uniform contact distribution in the front and rear and left and right directions, the semiconductor chip package is The heat dissipation effect can be further improved.

도 1 은 본 발명의 일 실시예에 의한 반도체 칩 패키지 테스트 소켓의 구조를 나타낸 도면이다.
도 2 는 본 발명의 일 실시예에 의한 반도체 칩 패키지 테스트 소켓의 래치 시스템을 구성하는 제1 래치와 제2 래치를 각각 도시한 도면이다.
도 3 은 본 발명의 일 실시예에 의한 반도체 칩 패키지 테스트 소켓의 래치 시스템을 구성하는 제1 래치를 일 방향에서 본 것을 나타낸 도면이다.
도 4 는 본 발명의 일 실시예에 의한 반도체 칩 패키지 테스트 소켓이 오픈 상태인 것을 위에서 본 것을 나타낸 도면이다.
도 5 는 본 발명의 일 실시예에 의한 반도체 칩 패키지 테스트 소켓의 오픈 상태와 클로징 상태를 각각 나타낸 도면이다.
도 6 은 본 발명의 일 실시예에 의한 반도체 칩 패키지 테스트 소켓의 래치 시스템과 베이스 및 커버의 연결 구조를 나타낸 도면이다.1 is a diagram showing the structure of a semiconductor chip package test socket according to an embodiment of the present invention.
2 is a diagram illustrating a first latch and a second latch constituting a latch system of a semiconductor chip package test socket according to an embodiment of the present invention.
3 is a diagram illustrating a first latch constituting a latch system of a semiconductor chip package test socket according to an embodiment of the present invention as viewed from one direction.
4 is a diagram illustrating a semiconductor chip package test socket viewed from above in an open state according to an exemplary embodiment of the present invention.
5 is a diagram illustrating an open state and a closed state of a semiconductor chip package test socket according to an embodiment of the present invention.
6 is a diagram illustrating a connection structure between a latch system, a base, and a cover of a semiconductor chip package test socket according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여, 본 발명에 따른 바람직한 실시예에 대하여 설명한다. Hereinafter, a preferred embodiment according to the present invention will be described with reference to the accompanying drawings.

도 1 은 본 발명의 일 실시예에 의한 반도체 칩 패키지 테스트 소켓의 구조를 나타낸 도면이다. 1 is a diagram showing the structure of a semiconductor chip package test socket according to an embodiment of the present invention.

본 발명의 일 실시예에 의한 반도체 칩 패키지 테스트 소켓(1)은, 베이스(10), 어댑터(20), 커버(30), 및 래치 시스템(100)을 포함한다.The semiconductor chip package test socket 1 according to an embodiment of the present invention includes a base 10, an adapter 20, a cover 30, and a latch system 100.

<베이스(10)><Base (10)>

베이스(10)는 반도체 칩 패키지 테스트 소켓(1)의 하부분을 구성한다. 베이스(10) 내에는 반도체 칩 패키지의 전기 단자와 전기적으로 연결될 수 있는 컨택트가 구비될 수 있다.The base 10 constitutes the lower part of the semiconductor chip package test socket 1. A contact capable of being electrically connected to an electrical terminal of a semiconductor chip package may be provided in the base 10.

<어댑터(20)><Adapter (20)>

어댑터(20)는 베이스(10) 상에 구비된다. 어댑터(20) 상에는 반도체 칩 패키지가 탑재될 수 있는 반도체 칩 패키지 탑재면(22)이 구비될 수 있다. 베이스(10)에 구비된 컨택트는 상기 어댑터(20)를 관통하여 상기 반도체 칩 패키지 탑재면(22) 상으로 돌출될 수 있다.The adapter 20 is provided on the base 10. A semiconductor chip package mounting surface 22 on which a semiconductor chip package may be mounted may be provided on the adapter 20. The contact provided on the base 10 may pass through the adapter 20 and protrude onto the semiconductor chip package mounting surface 22.

<커버(30)><Cover (30)>

커버(30)는 베이스(10)와 어댑터(20) 상에 구비된다. 커버(30)는 상하 방향으로 위치 가변할 수 있다. 커버(30)는 하강하였을 때, 후술하는 래치 시스템(100)을 오픈시킬 수 있다. 이를 위해서, 커버(30)에는 래치 시스템(100)을 오픈시킬 수 있는 소정의 오픈 수단, 및 가이드 수단이 구비될 수 있다.The cover 30 is provided on the base 10 and the adapter 20. The cover 30 may be positioned in a vertical direction. When the cover 30 is lowered, the latch system 100 to be described later can be opened. To this end, the cover 30 may be provided with a predetermined opening means and a guide means capable of opening the latch system 100.

커버(30)의 좌우 방향 내측에는 후술하는 래치 시스템(100)이 오픈되었을 때, 제1 래치(100A)와 제2 래치(100B)가 각각 투입될 수 있는 오픈 투입구(32)가 구비될 수 있다. 오픈 투입구(32)는 좌우 내측 방향으로 각각 오픈되며 외측 방향으로 연장되는 소정의 함몰 홈일 수 있다.When the latch system 100 to be described later is opened, an open inlet 32 through which the first latch 100A and the second latch 100B can be inserted may be provided inside the cover 30 in the left and right directions. . The open inlet 32 may be a predetermined recessed groove that is open in the left and right inward directions and extends in the outward direction.

<래치 시스템(100)><Latch system (100)>

래치 시스템(100)은 커버(30)의 상하 작동에 따라서 오픈/클로징된다. The latch system 100 is opened/closed according to the vertical operation of the cover 30.

래치 시스템(100)이 오픈되면, 어댑터(20)의 반도체 칩 패키지 탑재면(22)이 오픈된다. 따라서 반도체 칩 패키지 탑재면(22) 상에 반도체 칩 패키지를 탑재시킬 수 있다.When the latch system 100 is opened, the semiconductor chip package mounting surface 22 of the adapter 20 is opened. Accordingly, the semiconductor chip package can be mounted on the semiconductor chip package mounting surface 22.

래치 시스템(100)이 클로징되면, 래치 시스템(100)이 반도체 칩 패키지 탑재면(22)을 덮는다. 따라서 반도체 칩 패키지 탑재면(22) 상에 탑재된 반도체 칩 패키지를 래치 시스템(100)이 덮어서 고정시킬 수 있다.When the latch system 100 is closed, the latch system 100 covers the semiconductor chip package mounting surface 22. Accordingly, the semiconductor chip package mounted on the semiconductor chip package mounting surface 22 may be covered by the latch system 100 and fixed.

래치 시스템(100)이 클로징된 상태에서는, 래치 시스템(100)의 저면이 반도체 칩 패키지 탑재면(22) 상에 탑재된 반도체 칩 패키지의 상면에 접할 수 있다. 예컨대, 래치 시스템(100)의 저면은 반도체 칩 패키지와 면접촉할 수 있도록 평탄면을 가질 수 있다.When the latch system 100 is closed, the bottom surface of the latch system 100 may contact the upper surface of the semiconductor chip package mounted on the semiconductor chip package mounting surface 22. For example, the bottom surface of the latch system 100 may have a flat surface to make surface contact with the semiconductor chip package.

래치 시스템(100)은 열 전도율이 높은 재질로 구성될 수 있다. 즉, 래치 시스템(100)은, 열 전도율이 높아서, 반도체 칩 패키지의 열을 쉽게 전달받을 수 있다. 따라서, 반도체 칩 패키지의 열을 방열시킬 수 있는 히트 싱크(heat sink)로 기능할 수 있다. 아울러, 상기 전달받은 열을 외부로 방열시킬 수 있다. 예컨대, 래치 시스템(100)은, SUS 를 포함한 각종 금속 재질을 포함할 수 있다.The latch system 100 may be made of a material having high thermal conductivity. That is, since the latch system 100 has high thermal conductivity, heat of the semiconductor chip package can be easily transferred. Accordingly, it can function as a heat sink capable of dissipating heat from the semiconductor chip package. In addition, the transmitted heat may be radiated to the outside. For example, the latch system 100 may include various metal materials including SUS.

상기와 같이, 래치 시스템(100)이 클로징된 상태에서, 래치 시스템(100)의 저면이 반도체 칩 패키지의 상면에 면접촉함에 따라서, 반도체 칩 패키지의 고정이 안정적으로 달성될 수 있다. 또한, 래치 시스템(100)은 열 전도율이 높은 재질로 구성됨에 따라서, 반도체 칩 패키지의 열을 외부로 쉽게 방열할 수 있다. As described above, when the latch system 100 is closed, the bottom surface of the latch system 100 makes surface contact with the upper surface of the semiconductor chip package, so that the semiconductor chip package can be stably fixed. In addition, since the latch system 100 is made of a material having high thermal conductivity, heat of the semiconductor chip package can be easily radiated to the outside.

<제1 래치(100A), 및 제2 래치(100B)><The first latch (100A), and the second latch (100B)>

도 2 는 본 발명의 일 실시예에 의한 반도체 칩 패키지 테스트 소켓(1)의 래치 시스템(100)을 구성하는 제1 래치(100A)와 제2 래치(100B)를 각각 도시한 도면이다. 도 3 은 본 발명의 일 실시예에 의한 반도체 칩 패키지 테스트 소켓(1)의 래치 시스템(100)을 구성하는 제1 래치(100A)를 일 방향에서 본 것을 나타낸 도면이다.2 is a diagram illustrating a first latch 100A and a second latch 100B constituting the latch system 100 of the semiconductor chip package test socket 1 according to an embodiment of the present invention. 3 is a view showing a first latch 100A constituting the latch system 100 of the semiconductor chip package test socket 1 according to an embodiment of the present invention as viewed from one direction.

상기 래치 시스템(100)은, 반도체 칩 패키지 테스트 소켓(1)의 좌우에 각각 구비되는 제1 래치(100A)와 제2 래치(100B)를 포함할 수 있다.The latch system 100 may include a first latch 100A and a second latch 100B respectively provided on the left and right of the semiconductor chip package test socket 1.

상기 제1 래치(100A)와 제2 래치(100B)는, 래치 커넥터(110A, 110B:이하에서는 110 으로 표시)와 래치 바디(120A, 120B: 이하에서는 120 으로 표시)를 포함할 수 있다.The first and second latches 100A and 100B may include latch connectors 110A and 110B (indicated by 110 in the following) and latch bodies 120A and 120B (indicated by 120 in the following).

래치 커넥터(110)는 제1 래치(100A)와 제2 래치(100B)의 일단(베이스(10)에 연결되었을 때, 베이스(10)의 외측에 위치하는 부분)을 구성한다. The latch connector 110 constitutes one end of the first latch 100A and the second latch 100B (a portion located outside the base 10 when connected to the base 10).

래치 커넥터(110)는 제1 연결부(112)와, 제2 연결부(114)를 포함할 수 있다. 일 예로, 제1 래치(100A)와 제2 래치(100B)는 상기 제1 연결부(112)를 중심으로 하여 회동할 수 있다. 아울러, 제2 연결부(114)는 베이스(10)와 연결되어 래치 커넥터(110)의 회동을 가이드할 수 있다. 따라서, 제1 래치(100A)와 제2 래치(100B)가 제1 연결부(112)를 중심으로 하여 회동하게 된다.단, 이에 한정하는 것은 아니며, 제1 래치(100A)와 제2 래치(100B)는 베이스(10)에 연결될 수도 있고, 임의의 연결 구조를 가질 수 있다. 즉, 제1 래치(100A)와 제2 래치(100B)의 연결 및 회동 구조는 한정하지 아니한다.The latch connector 110 may include a first connection part 112 and a second connection part 114. For example, the first latch 100A and the second latch 100B may rotate around the first connection part 112. In addition, the second connection part 114 may be connected to the base 10 to guide the rotation of the latch connector 110. Accordingly, the first latch 100A and the second latch 100B rotate around the first connection part 112, but are not limited thereto, and the first latch 100A and the second latch 100B ) May be connected to the base 10, or may have an arbitrary connection structure. That is, the connection and rotation structure of the first latch 100A and the second latch 100B is not limited.

일 예로, 래치 시스템(100)과 베이스(10) 및 커버(30) 사이의 연결 구조는 도 6 과 같을 수 있다. 즉, 제1 연결부(112)를 관통하는 샤프트(S1)가 커버(34)에 마련된 연결 홀(34)에 연결될 수 있다. 아울러, 제2 연결부(114)를 관통하는 샤프트(S2)가 베이스(10)의 가이드 라인(12) 내에 투입될 수 있다. 따라서, 래치 시스템(100)은, 연결 홀(34) 및 샤프트(S1)를 중심으로 하여, 회동할 수 있다. 아울러, 커버(30)의 상하 방향 변위에 따라서, 샤프트(S2)가 가이드 라인(12)을 따라서 안내되어, 래치 시스템(100)의 회동이 가이드될 수 있다. 한편, 도 6 에서는 제1 연결부(112) 및 제2 연결부(114)를 관통하는 샤프트(S1, S2)가 마련되었으나, 반드시 이에 한정하는 것은 아니며, 샤프트(S1, S2) 외에 래치 시스템(100) 측부에 돌기가 구비되고 상기 돌기가 제1 연결부(112), 제2 연결부(114)를 구성하는 것도 가능하다.For example, a connection structure between the latch system 100 and the base 10 and the cover 30 may be the same as that of FIG. 6. That is, the shaft S1 passing through the first connection part 112 may be connected to the connection hole 34 provided in the cover 34. In addition, the shaft S2 penetrating the second connection portion 114 may be introduced into the guide line 12 of the base 10. Therefore, the latch system 100 can rotate around the connection hole 34 and the shaft S1. In addition, according to the vertical displacement of the cover 30, the shaft S2 is guided along the guide line 12, so that the rotation of the latch system 100 may be guided. Meanwhile, in FIG. 6, shafts S1 and S2 penetrating through the first and second connection parts 112 and 114 are provided, but are not limited thereto, and the latch system 100 in addition to the shafts S1 and S2 The protrusion may be provided on the side, and the protrusion may constitute the first connection part 112 and the second connection part 114.

래치 바디(120)는 제1 래치(100A)와 제2 래치(100B)의 타단(베이스(10)에 연결되었을 때, 베이스(10)의 내측에 위치하는 부분)을 구성한다.The latch body 120 constitutes the other end of the first latch 100A and the second latch 100B (a portion located inside the base 10 when connected to the base 10).

래치 바디(120)는, 상기 래치 커넥터(110)와 연결되어 래치 커넥터(110)와 일체로 회동한다. 래치 바디(120)는, 제1 연결부(112)를 중심으로 하여 제2 연결부(114)와 동일한 회전 방향을 갖는다. 단, 상하 방향으로 고찰하면 제2 연결부(114)와 반대 방향으로 변위하게 된다.The latch body 120 is connected to the latch connector 110 and rotates integrally with the latch connector 110. The latch body 120 has the same rotation direction as the second connection part 114 with the first connection part 112 as the center. However, when considered in the vertical direction, it is displaced in the opposite direction to the second connection part 114.

상기 래치 바디(120)는, 상기 래치 시스템(100)이 클로징 상태일 때, 밑면이 반도체 칩 패키지의 상면에 접한다. 즉, 래치 바디(120)는 실질적으로 어댑터(20)의 반도체 칩 패키지 탑재면(22) 상에 탑재된 반도체 칩 패키지를 가압하여 고정시키는 부분이다.When the latch system 100 is in a closed state, the latch body 120 has a bottom surface in contact with an upper surface of the semiconductor chip package. That is, the latch body 120 is a portion that substantially presses and fixes the semiconductor chip package mounted on the semiconductor chip package mounting surface 22 of the adapter 20.

상기 래치 바디(120)는, 래치 핑거(122), 및 래치 핑거(122) 사이의 이격 공간(124)을 포함할 수 있다.The latch body 120 may include a latch finger 122 and a space 124 between the latch fingers 122.

각각의 래치 핑거(122)는, 좌우 방향으로 연장되는 소정의 바(bar) 형태로 구성될 수 있다. 구체적으로는, 각각의 래치 핑거(122)는, 상하 방향으로 소정의 두께와 전후 방향으로 소정의 폭을 갖는 육면체의 패널 형태로 구성될 수 있다. Each of the latch fingers 122 may be configured in the shape of a bar extending in the left and right directions. Specifically, each of the latch fingers 122 may be configured in the form of a hexahedral panel having a predetermined thickness in the vertical direction and a predetermined width in the front-rear direction.

아울러, 래치 핑거(122)는 복수 개 구비된다. 상기 복수 개의 래치 핑거(122)는 전후 방향으로 소정의 거리만큼 이격되며 서로 평행하게 배열된다.In addition, a plurality of latch fingers 122 are provided. The plurality of latch fingers 122 are spaced apart by a predetermined distance in the front-rear direction and are arranged parallel to each other.

각각의 래치 핑거(122)의 일 단은 상기 래치 커넥터(110)에 연결되어 있다. One end of each latch finger 122 is connected to the latch connector 110.

실시예에 의하면, 상기 래치 핑거(122)의 길이(좌우 방향 거리로서, 실질적으로 래치 바디(120)의 길이에 대응하는 길이)는, 어댑터(20)의 반도체 칩 패키지 탑재면(22)의 좌우 방향 폭의 1/2 이상의 길이를 가질 수 있다.According to the embodiment, the length of the latch finger 122 (a distance in the left and right direction, and a length substantially corresponding to the length of the latch body 120) is the left and right sides of the semiconductor chip package mounting surface 22 of the adapter 20 It may have a length of 1/2 or more of the direction width.

상기 래치 핑거(122)가 서로 이격되게 배치됨에 따라서, 래치 핑거(122) 사이에는 소정의 거리의 이격 공간(124)이 형성된다. As the latch fingers 122 are disposed to be spaced apart from each other, a space 124 of a predetermined distance is formed between the latch fingers 122.

<반도체 칩 패키지 테스트 소켓(1)의 작동 및 효과><Operation and effect of semiconductor chip package test socket (1)>

도 4 는 본 발명의 일 실시예에 의한 반도체 칩 패키지 테스트 소켓(1)이 오픈 상태인 것을 위에서 본 것을 나타낸 도면이다. 도 5 는 본 발명의 일 실시예에 의한 반도체 칩 패키지 테스트 소켓(1)의 오픈 상태와 클로징 상태를 각각 나타낸 도면이다.4 is a view showing a semiconductor chip package test socket 1 viewed from above in an open state according to an embodiment of the present invention. 5 is a diagram illustrating an open state and a closed state of a semiconductor chip package test socket 1 according to an embodiment of the present invention.

커버(30)는 베이스(10)에 대해서, 상승하거나 하강할 수 있다. The cover 30 can be raised or lowered relative to the base 10.

베이스(10)가 상승한 상태에서는, 래치 시스템(100)은 클로징 상태이다. 즉, 제1 래치(100A)와 제2 래치(100B)가 어댑터(20)의 반도체 칩 패키지 탑재면(22)을 덮는다.When the base 10 is raised, the latch system 100 is in a closed state. That is, the first latch 100A and the second latch 100B cover the semiconductor chip package mounting surface 22 of the adapter 20.

베이스(10)가 하강한 상태에서는, 래치 시스템(100)은 오픈된 상태이다. 즉, 반도체 칩 패키지 탑재면(22)이 오픈된다.When the base 10 is lowered, the latch system 100 is in an open state. That is, the semiconductor chip package mounting surface 22 is opened.

이때, 앞서 설명한 바와 같이, 상기 커버(30)의 좌우 측에는, 좌우 측으로 오픈된 오픈 투입구(32)가 구비될 수 있다. 따라서, 상기 래치 시스템(100)이 오픈 상태일 때, 상기 래치 시스템(100)이 상기 오픈 투입구(32) 내에 투입될 수 있다. At this time, as described above, the cover 30 may be provided with open inlet ports 32 open to the left and right sides of the cover 30. Accordingly, when the latch system 100 is in an open state, the latch system 100 may be inserted into the open inlet 32.

실시예에 의하여 제1 래치(100A)와 제2 래치(100B)가 반도체 칩 패키지 테스트 소켓(1)에 결합된 상태에서, 제1 래치(100A)와 제2 래치(100B) 사이의 관계를 고찰하면, 이하와 같다.In a state in which the first latch 100A and the second latch 100B are coupled to the semiconductor chip package test socket 1 according to the embodiment, the relationship between the first latch 100A and the second latch 100B is considered. If it is, it is as follows.

상기 제1 래치(100A)의 래치 핑거(122)와 상기 제2 래치(100B)의 이격 공간(124)은 서로 좌우 방향으로 대응되며, 상기 제2 래치(100B)의 래치 핑거(122)와 상기 제1 래치(100A)의 이격 공간(124)은 서로 좌우 방향으로 대응되게 위치할 수 있다.The latch finger 122 of the first latch 100A and the spaced space 124 of the second latch 100B correspond to each other in left and right directions, and the latch finger 122 of the second latch 100B and the The spaced space 124 of the first latch 100A may be positioned to correspond to each other in the left and right directions.

즉, 좌우 방향에서 볼 때, 제1 래치(100A)의 래치 핑거(122)가 위치하는 위치에는, 제2 래치(100B)의 이격 공간(124)이 위치한다. 아울러, 제2 래치(100B)의 래치 핑거(122)가 위치하는 위치에는, 제1 래치(100A)의 이격 공간(124)이 위치하게 된다. That is, when viewed from the left-right direction, the space 124 of the second latch 100B is positioned at the position where the latch finger 122 of the first latch 100A is positioned. In addition, a space 124 of the first latch 100A is positioned at a position where the latch finger 122 of the second latch 100B is positioned.

예컨대, 도 4 에 표시된 좌우 방향 연장선(L)을 고찰하면, 상기 연장선(L) 상에서 제1 래치(100A)에는 이격 공간(124)이 위치하나, 제2 래치(100B)에는 래치 핑거(122)가 위치함을 확인할 수 있다.For example, when considering the left-right extension line L shown in FIG. 4, a space 124 is located in the first latch 100A on the extension line L, but the latch finger 122 is in the second latch 100B. You can see that is located.

따라서, 래치 시스템(100)이 클로징 상태일 때, 상기 제1 래치(100A)의 래치 핑거(122) 사이에 상기 제2 래치(100B)의 래치 핑거(122)가 위치할 수 있다. 즉, 제1 래치(100A)와 제2 래치(100B)의 적어도 일 부분이 서로 교차할 수 있다. Accordingly, when the latch system 100 is in the closed state, the latch finger 122 of the second latch 100B may be positioned between the latch fingers 122 of the first latch 100A. That is, at least a portion of the first latch 100A and the second latch 100B may cross each other.

본 발명의 실시예에 의한 반도체 칩 패키지 테스트 소켓(1)은, 제1 래치(100A)와 제2 래치(100B)의 적어도 일 부분이 전후 방향으로 서로 교차하게 위치하는 상태로 반도체 칩 패키지를 덮어서 고정시킬 수 있다. 따라서, 반도체 칩 패키지의 안정적인 고정이 달성될 수 있다.The semiconductor chip package test socket 1 according to the embodiment of the present invention covers the semiconductor chip package in a state in which at least a portion of the first latch 100A and the second latch 100B cross each other in the front-rear direction. Can be fixed. Thus, stable fixing of the semiconductor chip package can be achieved.

예컨대, 반도체 칩 패키지의 일 측은 제1 래치(100A)에 의해서만 커버(30)되며, 반대 측은 제2 래치(100B)에 의해서만 커버(30)되는 비교예에 대해서 고찰하면, 래치 시스템(100)에 의해서 반도체 칩 패키지에 가해지는 가압력이 불균일할 수 있다. 이것은, 반도체 칩 패키지의 좌측과 우측 및 전방과 후방 뿐만 아니라, 각 부분에 대해서도 마찬가지이다.For example, considering a comparative example in which one side of the semiconductor chip package is covered 30 only by the first latch 100A and the opposite side is covered 30 only by the second latch 100B, the latch system 100 Accordingly, the pressing force applied to the semiconductor chip package may be non-uniform. This applies not only to the left and right sides and the front and rear sides of the semiconductor chip package, but also to each part.

그러나, 본 발명의 실시예에 의하면, 제1 래치(100A)의 래치 핑거(122)와 제2 래치(100B)의 래치 핑거(122)가 전후 방향으로 교차하며 반도체 칩 패키지를 가압한다. 따라서, 반도체 칩 패키지에 대한 가압력을 전후 방향으로 고찰할 때 상대적으로 균일할 수 있다. However, according to the exemplary embodiment of the present invention, the latch fingers 122 of the first latch 100A and the latch fingers 122 of the second latch 100B cross in the front-rear direction to press the semiconductor chip package. Therefore, when the pressing force on the semiconductor chip package is considered in the front-rear direction, it can be relatively uniform.

아울러, 좌우 방향으로 볼 때, 제1 래치(100A)와 제2 래치(100B)의 래치 핑거(122)는 반도체 칩 패키지의 좌우 방향 폭의 1/2 이상의 길이를 갖는다. 따라서, 반도체 칩 패키지에 대한 가압력을 좌우 방향으로 고찰할 때에도 상대적으로 균일할 수 있다.In addition, when viewed in the left-right direction, the latch fingers 122 of the first latch 100A and the second latch 100B have a length of 1/2 or more of the width of the semiconductor chip package in the left-right direction. Therefore, even when the pressing force on the semiconductor chip package is considered in the left and right directions, it can be relatively uniform.

아울러, 이와 같이, 제1 래치(100A)와 제2 래치(100B)가 각각 반도체 칩 패키지의 일 위치에 한정적으로 접하지 않고(예컨대, 제1 래치(100A)와 제2 래치(100B)가 각각 좌우 방향으로 일 영역에 한정적으로 접하는 경우), 전후 방향 및 좌우 방향으로 균일한 접촉 분포를 가지므로, 제1 래치(100A)와 제2 래치(100B)에 의한 반도체 칩 패키지의 방열 효과가 더욱 향상될 수 있다.In addition, as described above, the first latch 100A and the second latch 100B do not come into limited contact with one position of the semiconductor chip package (for example, the first latch 100A and the second latch 100B) are In the case of limited contact with one area in the left and right directions), the heat dissipation effect of the semiconductor chip package by the first and second latches 100A and 100B is further improved since the contact distribution is uniform in the front and rear directions and in the left and right directions. Can be.

이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.In the above, preferred embodiments have been illustrated and described, but the present invention is not limited to the specific embodiments described above, and common knowledge in the technical field to which the present invention pertains without departing from the gist of the present invention claimed in the claims. Of course, various modifications may be made by the operator, and these modifications should not be understood individually from the technical spirit or prospect of the present invention.

1: 반도체 칩 패키지 테스트 소켓
10: 베이스
20: 어댑터
30: 커버
32: 오픈 투입구
100: 래치 시스템
100A: 제1 래치
100B: 제2 래치
112: 제1 연결부
114: 제2 연결부
110, 110A, 100B: 래치 커넥터
120, 120A, 120B: 래치 바디
122: 래치 핑거
124: 이격 공간1: semiconductor chip package test socket
10: base
20: adapter
30: cover
32: open slot
100: latch system
100A: first latch
100B: second latch
112: first connection
114: second connection
110, 110A, 100B: latch connector
120, 120A, 120B: latch body
122: latch finger
124: separation space

Claims (6)

반도체 칩 패키지 테스트 소켓에 있어서,
베이스;
상기 베이스 상에 구비되며 반도체 칩 패키지 탑재면이 구비되는 어댑터;
상기 베이스 상에 배치되며 상하 방향으로 변위 가능한 커버; 및
상기 커버의 상하 작동에 따라서 회동되어 오픈/클로징되는 래치 시스템;을 포함하며,
상기 래치 시스템은,
클로징 상태일 때, 상기 어댑터 상에 탑재된 반도체 칩 패키지에 접하여 상기 반도체 칩 패키지의 열을 전달받을 수 있는 열 전도 재질로 구성되고,
상기 래치 시스템은,
상기 반도체 칩 패키지 테스트 소켓의 좌우에 각각 구비되는 제1 래치와 제2 래치를 포함하며,
상기 제1 래치와 제2 래치는,
각각 상기 베이스 또는 커버에 회동 가능하게 연결되는 래치 커넥터와,
상기 래치 커넥터와 연결되어 래치 커넥터와 일체로 회동하는 래치 바디를 포함하며,
상기 래치 바디는,
상기 래치 시스템이 클로징 상태일 때, 밑면이 반도체 칩 패키지의 상면에 접하는 반도체 칩 패키지 테스트 소켓.In the semiconductor chip package test socket,
Base;
An adapter provided on the base and provided with a semiconductor chip package mounting surface;
A cover disposed on the base and displaceable in a vertical direction; And
Including; a latch system that is rotated and opened/closed according to the vertical operation of the cover,
The latch system,
When in the closed state, it is made of a heat conducting material capable of receiving heat from the semiconductor chip package in contact with the semiconductor chip package mounted on the adapter,
The latch system,
Including a first latch and a second latch provided respectively on the left and right of the semiconductor chip package test socket,
The first latch and the second latch,
A latch connector rotatably connected to the base or cover, respectively,
It is connected to the latch connector and includes a latch body that rotates integrally with the latch connector,
The latch body,
When the latch system is in a closed state, a semiconductor chip package test socket having a bottom surface in contact with an upper surface of the semiconductor chip package. 삭제delete 청구항 1에 있어서,
상기 래치 바디는,
좌우 방향으로 소정의 길이를 가지며 연장되는 복수 개의 래치 핑거를 포함하고,
상기 복수 개의 래치 핑거는 전후 방향으로 소정의 이격 간격을 갖고 서로 평행하게 배치되고, 상기 래치 핑거 사이에는 이격 공간이 형성되며,
상기 제1 래치의 래치 핑거와 상기 제2 래치의 이격 공간이 서로 좌우 방향으로 대응되며,
상기 제2 래치의 래치 핑거와 상기 제1 래치의 이격 공간이 서로 좌우 방향으로 대응되게 배치되는 반도체 칩 패키지 테스트 소켓.The method according to claim 1,
The latch body,
It includes a plurality of latch fingers extending with a predetermined length in the left and right direction,
The plurality of latch fingers are arranged in parallel with each other with a predetermined spacing in the front and rear direction, and a spacing space is formed between the latch fingers,
The spaced spaces between the latch fingers of the first latch and the second latch correspond to each other in the left and right directions,
A semiconductor chip package test socket in which a latch finger of the second latch and a spaced apart space of the first latch are disposed to correspond to each other in a horizontal direction. 청구항 3에 있어서,
상기 래치 핑거의 길이는,
상기 어댑터의 반도체 칩 패키지 탑재면의 좌우 방향 폭의 1/2 이상의 길이를 가져서,
상기 래치 시스템이 클로징 상태일 때, 상기 제1 래치의 래치 핑거 사이에 상기 제2 래치의 래치 핑거가 위치하는 반도체 칩 패키지 테스트 소켓.The method of claim 3,
The length of the latch finger is,
Having a length of at least 1/2 of the width in the horizontal direction of the semiconductor chip package mounting surface of the adapter,
When the latch system is in a closed state, a latch finger of the second latch is positioned between the latch fingers of the first latch. 청구항 3에 있어서,
상기 래치 핑거는,
상하 방향으로 소정의 두께와 전후 방향으로 소정의 폭을 갖는 육면체 패널 형태로 구성되는 반도체 칩 패키지 테스트 소켓.The method of claim 3,
The latch finger,
A test socket for a semiconductor chip package configured in the form of a hexahedral panel having a predetermined thickness in the vertical direction and a predetermined width in the front-rear direction. 청구항 5에 있어서,
상기 커버의 좌우 측에는,
상기 래치 시스템이 오픈 상태일 때, 상기 래치 시스템이 투입될 수 있도록,
좌우 측으로 오픈된 오픈 투입구가 구비되는 반도체 칩 패키지 테스트 소켓.
The method of claim 5,
On the left and right sides of the cover,
When the latch system is in an open state, so that the latch system can be closed,
A semiconductor chip package test socket provided with open inlets open to the left and right.
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