KR102212421B1 - Charge plasma effect applied semiconductor element and manufacturing method of the same - Google Patents

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Abstract

The present invention relates to a semiconductor element with improved performance based on a charge-plasma effect and a manufacturing method thereof. The semiconductor element comprises: a body; a doped region formed in at least one direction of the body; and a terminal formed in the doped region to face the body, wherein the doped region can include at least one edge formed to be inclined or rounded.

Description

전하-플라즈마 효과가 적용된 반도체 소자 및 이의 제조 방법{CHARGE PLASMA EFFECT APPLIED SEMICONDUCTOR ELEMENT AND MANUFACTURING METHOD OF THE SAME}A semiconductor device to which the charge-plasma effect is applied and its manufacturing method {CHARGE PLASMA EFFECT APPLIED SEMICONDUCTOR ELEMENT AND MANUFACTURING METHOD OF THE SAME}

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로써, 보다 구체적으로는 전하-플라즈마 효과를 소스/드레인 영역에 적용한 금속-산화막-반도체 구조를 갖는 반도체 소자와 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a metal-oxide film-semiconductor structure in which a charge-plasma effect is applied to a source/drain region, and a method of manufacturing the same.

트랜지스터와 같은 반도체 소자는 전자, 전기, 통신, 기계 등 다양한 분야에서 널리 이용되고 있다. 이와 같은 트랜지스터로는 접합형 트랜지스터(Bipolar Junction Transistor, BJT), 접합형 전계 효과 트랜지스터(Junction Field-Effect Transistor, JFET), 금속 산화물 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET), 핀펫(Fin Field-Effect Transistor, FinFET), 또는 박막 트랜지스터(Thin-film transistor, TFT) 등이 존재한다.Semiconductor devices such as transistors are widely used in various fields such as electronics, electricity, communication, and machinery. Such transistors include Bipolar Junction Transistor (BJT), Junction Field-Effect Transistor (JFET), and Metal-Oxide-Semiconductor Field-Effect Transistor (MOSFET). , Fin Field-Effect Transistor (FinFET), or thin-film transistor (TFT).

최근에는 이와 같은 반도체 소자를 소형화, 미세화하기 위하여 다양한 노력이 투입되고 있다. 그러나, 반도체 소자의 미세화는 여러 문제점을 야기하고 있다. 모스펫(MOSFET)의 경우, 소자의 미세화에 기인한 채널의 단축에 따라 소자의 스위칭 특성이 악화되는 문제점이 발생한다. 이를 해결하기 위해 소스 및 드레인 영역의 미세 공정 기술들이 개발되는 중이나, 이들 역시 소스 및 드레인과 금속 사이의 접촉 면적 감소에 기인한 외부 기생 저항(external parasitic resistance) 발생 문제, 외부 기생 저항에 따른 반도체 소자의 도통 전류 특성(on-state current) 악화 문제, 소스 및 드레인의 미세 공정화에 따른 공정 난이도의 증가 문제 및 채널의 지나친 단축에 기인한 임플란테이션 공정을 통한 미세 공정의 난이도 증가 문제 등이 가지고 있다.Recently, various efforts have been put into miniaturization and miniaturization of such semiconductor devices. However, miniaturization of semiconductor devices has caused several problems. In the case of a MOSFET, a problem occurs in that the switching characteristics of the device deteriorate as the channel is shortened due to the miniaturization of the device. In order to solve this problem, microprocessing technologies of the source and drain regions are being developed, but these are also the problem of generating external parasitic resistance due to the reduction of the contact area between the source and drain and the metal, and semiconductor devices due to external parasitic resistance. There are problems with deterioration of the on-state current characteristics, increase in process difficulty due to microprocessing of source and drain, and increase in difficulty of microprocessing through implantation process due to excessive shortening of channels. .

한편, 도통 전류 감소 문제를 해결하기 위해, 소스 및 드레인의 도핑 농도를 높여 접촉 저항(contact resistivity)을 감소시키거나 또는 도통 전류 특성을 향상시키기 위한 여러 기술들이 개발되고 있으나, 규소(Si)의 도펀트 용해도(dopant solubility)와 확산성(diffusibility)으로 인해 이들의 도핑 농도를 증가시키는 것에는 한계가 존재한다. 또한, 높은 도핑 농도는 공정 시마다 소자 간의 변동성(variation)이 증가하는 문제점도 발생한다. 게다가, 미세화에 따른 소스 및 드레인의 면적 감소는 높은 도핑 농도 기반의 공정 구현의 어려움을 더욱 증가시키고 있다. 뿐만 아니라, 반도체 소자의 높은 집적도는 다량의 전력을 소모하는 문제점도 야기하고 있다. 근자에는 인가전압을 낮추어 이와 같은 전력 소모 문제를 해결하려는 시도가 있으나, 이는 도통 전류가 낮아지게 되는 문제점을 발생시킨다.On the other hand, in order to solve the conduction current reduction problem, various technologies have been developed to reduce contact resistivity or improve conduction current characteristics by increasing the doping concentration of the source and drain, but dopants of silicon (Si) There is a limit to increasing their doping concentration due to their dopant solubility and diffusibility. In addition, the high doping concentration also causes a problem in that the variation between devices increases with each process. In addition, the reduction in the area of the source and the drain due to the miniaturization further increases the difficulty of implementing a process based on a high doping concentration. In addition, the high degree of integration of semiconductor devices also causes a problem of consuming a large amount of power. In recent years, there is an attempt to solve the power consumption problem by lowering the applied voltage, but this causes a problem in that the conduction current is lowered.

미합중국 등록특허 제9,502,298호United States Patent Registration No. 9,502,298 미합중국 등록특허 제8,349,674호United States Patent Registration No. 8,349,674

본발명은 전하-플라즈마(charge plasma) 효과를 기반으로 향상된 성능을 갖는 반도체 소자 및 그의 제조 방법을 제공하는 것을 해결하고자 하는 과제로 한다.An object of the present invention is to provide a semiconductor device having improved performance and a method of manufacturing the same based on a charge plasma effect.

본 발명의 실시예에 따른 반도체 소자는 몸체, 상기 몸체의 적어도 일 방향에 형성된 도핑 영역. 및 상기 몸체에 대향하여 상기 도핑 영역에 형성된 단자를 포함하고, 상기 도핑 영역은 경사지거나 또는 라운드지게 형성된 적어도 하나의 모서리를 포함한다.A semiconductor device according to an embodiment of the present invention includes a body, and a doped region formed in at least one direction of the body. And a terminal formed in the doped region facing the body, wherein the doped region includes at least one corner formed to be inclined or rounded.

본 발명의 실시예에 따른 반도체 소자의 제조 방법은 몸체의 적어도 일 부분에 소스 영역 및 드레인 영역 중 적어도 하나가 형성되는 단계, 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나가 식각되어, 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나가 라운드지게 또는 경사지게 형성된 모서리를 갖는 단계, 및 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나에 금속이 형성되는 단계를 포함한다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention, at least one of a source region and a drain region is formed in at least a portion of a body, at least one of the source region and the drain region is etched, and the source region and At least one of the drain regions having a rounded or inclined edge, and forming a metal in at least one of the source region and the drain region.

상술한 반도체 소자 및 그의 제조 방법에 의하면, 전하-플라즈마 효과를 기반으로 우수하고 향상된 성능을 갖는 반도체 소자를 구현 및 제조할 수 있고, 이에 따라 소자 소형화, 미세화의 한계를 극복할 수 있다.According to the above-described semiconductor device and its manufacturing method, it is possible to implement and manufacture a semiconductor device having excellent and improved performance based on the charge-plasma effect, and thereby overcome the limitations of miniaturization and miniaturization of the device.

또한, 모스펫 등의 트랜지스터에서 소스 및 드레인의 도핑 농도를 높이지 않더라도 적절한 수준의 도통 전류를 획득할 수 있게 되고, 이에 따라 낮은 또는 동일한 도핑 농도에서도 고성능 반도체를 구현할 수 있는 장점이 있어 소스 및 드레인의 고도핑 공정의 어려움을 극복할 수 있다.In addition, it is possible to obtain an appropriate level of conduction current even without increasing the doping concentrations of the source and drain in transistors such as MOSFETs. Accordingly, there is an advantage of implementing a high-performance semiconductor even at a low or the same doping concentration. It can overcome the difficulties of the doping process.

또한, 낮은 전압을 인가한 경우에도 원하는 수준의 도통 전류를 획득할 수 있어 저 전압 하에서도 동작 특성을 유지하는 반도체 소자를 구현할 수 있다.In addition, even when a low voltage is applied, a desired level of conduction current can be obtained, so that a semiconductor device that maintains operating characteristics even under a low voltage can be implemented.

또한, 랜덤 도펀트 변동(Random Dopant Fluctuation, RDF) 등과 같은 한 웨이퍼 내 공정에서 소자 간 성능의 변동성(variation)을 완화하여 소자 간의 일관성을 얻을 수 있게 되는 효과도 얻을 수 있으며, 이에 따라 반도체 소자의 불량률 감소의 효과도 얻을 수 있다.In addition, in one wafer process such as random dopant fluctuation (RDF), it is possible to obtain the effect of mitigating the variation in the performance between devices to obtain consistency between devices, and thus, the defect rate of semiconductor devices. The effect of reduction can also be obtained.

또한, 소스 및 드레인의 금속과의 접촉 면적 감소에 기인한 외부 기생 저항의 증가 문제도 해결할 수 있게 된다.In addition, it is possible to solve the problem of an increase in external parasitic resistance due to a decrease in the contact area of the source and drain with the metal.

또한, 기존 공정의 중대한 변화 또는 변형 없이도 우수한 성능의 반도체 소자를 성능 상의 큰 차이 없이 제작 및 구현할 수 있게 되어, 구축 비용 절감이나 불량률 저하와 같은 경제적 효과도 얻을 수 있게 된다.In addition, it is possible to manufacture and implement a semiconductor device having excellent performance without a significant difference in performance without significant change or modification of the existing process, and thus economic effects such as reduction in construction cost or defect rate can be obtained.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 반도체 소자의 일 실시예에 대한 단면도이다.
도 2는 금속-반도체 구조의 제1 실시예에 대한 절단면도이다.
도 3은 규소(si)의 도핑 농도 별 디바이 길이(debye length)의 일례를 도시한 도표이다.
도 4는 전하 플라즈마 효과를 설명하기 위한 제1 도이다.
도 5는 전하 플라즈마 효과를 설명하기 위한 제2 도이다.
도 6은 전하 플라즈마 효과를 설명하기 위한 제3 도이다.
도 7은 금속-반도체 구조의 제2 실시예에 대한 절단면도이다.
도 8은 금속-반도체 구조의 제3 실시예에 대한 절단면도이다.
도 9는 반경의 차이에 따른 게이트 전압과 드레인 전류 간의 관계를 도시한 그래프 도면이다.
도 10은 소스 및 드레인의 너비에 따른 게이트 전압과 드레인 전류 간의 관계를 도시한 그래프 도면이다.
도 11은 소스 및 드레인의 물질의 일함수에 따른 게이트 전압과 드레인 전류 간의 관계를 도시한 그래프 도면이다.
도 12는 반도체 소자의 제조 방법의 일 실시예에 대한 흐름도이다.A detailed description of each drawing is provided in order to more fully understand the drawings cited in the detailed description of the present invention.
1 is a cross-sectional view of a semiconductor device according to an embodiment.
2 is a cross-sectional view of a first embodiment of a metal-semiconductor structure.
FIG. 3 is a diagram showing an example of a debye length for each doping concentration of silicon (si).
4 is a first diagram for explaining the charge plasma effect.
5 is a second diagram for explaining the charge plasma effect.
6 is a third diagram for explaining the charge plasma effect.
7 is a cross-sectional view of a second embodiment of a metal-semiconductor structure.
8 is a cross-sectional view of a third embodiment of a metal-semiconductor structure.
9 is a graph illustrating a relationship between a gate voltage and a drain current according to a difference in radius.
10 is a graph illustrating a relationship between a gate voltage and a drain current according to the widths of source and drain.
11 is a graph illustrating a relationship between a gate voltage and a drain current according to work functions of materials of a source and a drain.
12 is a flowchart of an embodiment of a method of manufacturing a semiconductor device.

이하 명세서 전체에서 동일 참조 부호는 특별한 사정이 없는 한 동일 구성요소를 지칭한다. 이하에서 사용되는 '부'가 부가된 용어는, 소프트웨어 또는 하드웨어로 구현될 수 있으며, 실시예에 따라 하나의 '부'가 하나의 물리적 또는 논리적 부품으로 구현되거나, 복수의 '부'가 하나의 물리적 또는 논리적 부품으로 구현되거나, 하나의 '부'가 복수의 물리적 또는 논리적 부품들로 구현되는 것도 가능하다.In the following specification, the same reference numerals refer to the same elements unless otherwise specified. The term "unit" used below may be implemented in software or hardware, and according to an embodiment, one "unit" is implemented as one physical or logical part, or a plurality of "units" It may be implemented as a physical or logical part, or one'unit' may be implemented as a plurality of physical or logical parts.

명세서 전체에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 어떤 부분과 다른 부분에 따라서 물리적 연결을 의미할 수도 있고, 또는 전기적으로 연결된 것을 의미할 수도 있다. 또한, 어떤 부분이 다른 부분을 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 부분 이외의 또 다른 부분을 제외하는 것이 아니며, 설계자의 선택에 따라서 또 다른 부분을 더 포함할 수 있음을 의미한다.When a part is said to be connected to another part throughout the specification, it may mean a physical connection depending on the part and another part, or may mean electrically connected. In addition, when a part includes another part, this does not exclude another part other than the other part unless otherwise stated, and it means that another part may be included further according to the designer's choice. do.

'제1' 이나 '제2' 등의 용어는 하나의 부분을 다른 부분으로부터 구별하기 위해 사용되는 것으로, 특별한 기재가 없는 이상 이들이 순차적인 표현을 의미하는 것은 아니다. 또한, 단수의 표현은 문맥상 명백하게 예외가 있지 않는 한, 복수의 표현을 포함할 수 있다.Terms such as'first' or'second' are used to distinguish one part from another, and unless otherwise specified, they do not mean sequential expressions. In addition, expressions in the singular may include plural expressions unless there is a clear exception in context.

이하, 도 1 내지 도 11을 참조하여 반도체 소자의 여러 실시예에 대해서 설명하도록 한다.Hereinafter, various embodiments of a semiconductor device will be described with reference to FIGS. 1 to 11.

도 1은 반도체 소자의 일 실시예에 대한 단면도이다. 이하, 도핑 영역(120)을 기준으로 몸체(110)가 존재하는 방향을 하 방향으로 정의하고, 단자(130, 141)가 존재하는 방향을 상 방향으로 정의하며, 상 방향 및 하 방향에 직교하는 방향을 좌측 방향 및 우측 방향으로 정의하도록 한다. 그러나 이들 방향은 설명의 편의를 위해 임의적으로 정의한 것으로 이들 방향은 다양하게 정의 가능하다.1 is a cross-sectional view of a semiconductor device according to an embodiment. Hereinafter, a direction in which the body 110 exists is defined as a downward direction based on the doped region 120, and a direction in which the terminals 130 and 141 exist is defined as an upward direction, and is orthogonal to the upward and downward directions. The direction should be defined as left and right. However, these directions are arbitrarily defined for convenience of description, and these directions can be variously defined.

도 1에 도시된 바에 의하면, 반도체 소자(100)는 몸체(110), 몸체(110)의 적어도 일 방향(일례로 상 방향)에 형성되는 도핑 영역(120), 도핑 영역(120)의 일 방향에 형성되는(여기서, 일 방향은 도핑 영역(120)을 기준으로 몸체(110)가 배치된 방향의 반대 방향을 의미할 수 있음) 적어도 하나의 단자(130, 이하 제1 단자), 몸체(110)의 적어도 일 방향(일례로 상 방향)에 형성되는 절연체(140), 및 절연체(140)의 일 방향에 형성되는(여기서, 일 방향은 절연체(140)를 기준으로 몸체(110)가 배치된 방향의 반대 방향을 의미할 수 있음) 다른 단자(141, 이하 제2 단자)를 포함할 수 있다.As shown in FIG. 1, the semiconductor device 100 includes a body 110, a doped region 120 formed in at least one direction (eg, upward) of the body 110, and one direction of the doped region 120. (Here, one direction may mean a direction opposite to the direction in which the body 110 is disposed with respect to the doped region 120) at least one terminal 130 (hereinafter, referred to as the first terminal), the body 110 ) Of the insulator 140 formed in at least one direction (for example, the upper direction), and formed in one direction of the insulator 140 (here, in one direction, the body 110 is disposed based on the insulator 140). It may mean a direction opposite to the direction) and may include another terminal 141 (hereinafter, referred to as a second terminal).

몸체(110)는 다른 부품들(120 내지 141 등)을 지지할 수 있다. 몸체(110)는 반도체로 구현될 수 있으며, 예를 들어, p형 반도체 또는 n형 반도체로 구현될 수 있다. 실시예에 따라 몸체(110)에도 전극이 연결되어 있을 수 있다.The body 110 may support other parts (120 to 141, etc.). The body 110 may be implemented as a semiconductor, for example, a p-type semiconductor or an n-type semiconductor. Depending on the embodiment, an electrode may be connected to the body 110 as well.

도핑 영역(120)은 몸체(110)의 적어도 일 면에 형성되되, 도핑 영역(120)의 일 방향에는 단자(130)가 접촉하거나 근접하여 배치되고, 타 방향에는 몸체(110)가 접하거나 근접하여 배치되도록 마련된다. 도핑 영역(120)은 반도체로 구현될 수 있으며, p형 반도체 및 n형 반도체 중 어느 하나를 이용하여 구현될 수 있다. 이때, 도핑 영역(120)은 몸체(110)와는 상이한 반도체를 이용하여 구현될 수 있다. 즉, 몸체(110)가 p형 반도체인 경우 도핑 영역(120)은 n형 반도체로 구현되고, 몸체(110)가 n형 반도체인 경우 도핑 영역(120)은 p형 반도체로 구현될 수 있다.The doped region 120 is formed on at least one surface of the body 110, and in one direction of the doped region 120, the terminal 130 is in contact with or disposed in proximity, and in the other direction, the body 110 is in contact with or close to it. It is arranged to be arranged. The doped region 120 may be implemented as a semiconductor, and may be implemented using any one of a p-type semiconductor and an n-type semiconductor. In this case, the doped region 120 may be implemented using a semiconductor different from that of the body 110. That is, when the body 110 is a p-type semiconductor, the doped region 120 may be implemented as an n-type semiconductor, and when the body 110 is an n-type semiconductor, the doped region 120 may be implemented as a p-type semiconductor.

도핑 영역(120)은 서로 이격된 적어도 두 개의 영역(121, 122)을 포함할 수 있다. 즉, 두 개의 영역 중 어느 하나는 소스 영역(121)이고, 두 개의 영역 중 다른 하나는 드레인 영역(122)일 수 있다. 소스 영역(121) 및 드레인 영역(122)은 몸체(110)의 동일한 일 면에 설치될 수도 있고 또는 상이한 복수의 면에 설치될 수도 있다. 도 1에는 소스 영역(121) 및 드레인 영역(122)이 몸체(110)의 동일한 일 면에 설치되되, 소스 영역(121)은 상대적으로 좌측 방향에 설치되고, 드레인 영역(122)은 상대적으로 우측 방향에 설치되는 것으로 도시되어 있으나, 이는 예시적인 것으로 이들 영역(121)의 위치는 이에 한정되지 않는다. 소스 영역(121) 및 드레인 영역(122)은 제2 단자(141)를 중심으로 대칭적으로 형성될 수도 있다. 소스 영역(121) 및 드레인 영역(122)은 몸체(110)의 일부분(110a)에 의해 서로 격리될 수 있다. 다시 말해서, 몸체(110)의 일부분(110a)이 소스 영역(121) 및 드레인 영역(122) 사이에 형성되어 있을 수 있다. 몸체(110)의 일부분(110a)은 소스 영역(121) 및 드레인 영역(122) 사이의 캐리어(carrier), 예컨대 전자 또는 정공의 이동 통로를 제공한다. 구체적으로, 제2 단자(141, 즉 게이트 단자)에 전압이 인가되면, 몸체(110)의 일부분(110a)에는 전류 전도 채널이 형성되고, 전자 또는 정공은 형성된 채널을 따라서 소스 영역(121) 및 드레인 영역(122) 사이에서 이동하게 된다. 또한, 소스 영역(121) 및 드레인 영역(122) 사이에는 절연체(140)가 배치될 수 있다. 소스 영역(121) 및 드레인 영역(122)은 실시예에 따라서 절연체(140)와 이격되어 있을 수도 있고, 또는 도 1에 도시된 바와 같이 일부분(121b, 122b)이 절연체(140)와 중첩되어 있을 수도 있다.The doped region 120 may include at least two regions 121 and 122 spaced apart from each other. That is, one of the two regions may be the source region 121, and the other of the two regions may be the drain region 122. The source region 121 and the drain region 122 may be installed on the same surface of the body 110 or may be installed on a plurality of different surfaces. In FIG. 1, the source region 121 and the drain region 122 are installed on the same side of the body 110, but the source region 121 is installed in a relatively left direction, and the drain region 122 is relatively right. Although shown to be installed in the direction, this is only an example and the location of these regions 121 is not limited thereto. The source region 121 and the drain region 122 may be formed symmetrically around the second terminal 141. The source region 121 and the drain region 122 may be isolated from each other by a portion 110a of the body 110. In other words, a portion 110a of the body 110 may be formed between the source region 121 and the drain region 122. A portion 110a of the body 110 provides a carrier between the source region 121 and the drain region 122, for example, a passage for electrons or holes. Specifically, when a voltage is applied to the second terminal 141, that is, the gate terminal, a current conduction channel is formed in a portion 110a of the body 110, and electrons or holes are formed along the formed channel, and the source region 121 and It moves between the drain regions 122. In addition, an insulator 140 may be disposed between the source region 121 and the drain region 122. The source region 121 and the drain region 122 may be spaced apart from the insulator 140 depending on the embodiment, or, as shown in FIG. 1, portions 121b and 122b may overlap the insulator 140. May be.

도핑 영역(120)에 대한 보다 상세한 내용은 후술한다.More details on the doped region 120 will be described later.

제1 단자(130)는 도핑 영역(120)의 타 방향에 외부로 노출되도록 적층 설치될 수 있다. 이에 따라 몸체(110)의 적어도 일 부분에는 금속-반도체(Metal-Semiconductor, M-S) 구조가 형성된다. 제1 단자(130)는 도선 등과 연결되고 도선 등을 통해 외부의 장치 등과 전기적으로 연결될 수 있다. 예컨대, 제1 단자(130)는 폴리실리콘 또는 금속 소재 등을 이용하여 구현될 수 있다. 제1 단자(130)는 다양한 방법을 통해 도핑 영역(120)에 형성될 수 있다. 예를 들어, 제1 단자(130)는 소정의 증착 공정(일례로 스퍼터링 등과 같은 진공 증착 공정 등)을 통해 도핑 영역(120)에 형성될 수 있다. 물론 실시예에 따라 설계자가 고려 가능한 다양한 방법으로 통해 제1 단자(130)는 도핑 영역(120)에 형성 가능하다.The first terminal 130 may be stacked and installed so as to be exposed to the outside in the other direction of the doped region 120. Accordingly, at least a portion of the body 110 has a metal-semiconductor (M-S) structure. The first terminal 130 may be connected to a conductive line or the like, and may be electrically connected to an external device or the like through a conductive line or the like. For example, the first terminal 130 may be implemented using polysilicon or a metal material. The first terminal 130 may be formed in the doped region 120 through various methods. For example, the first terminal 130 may be formed in the doped region 120 through a predetermined deposition process (eg, a vacuum deposition process such as sputtering, etc.). Of course, the first terminal 130 may be formed in the doped region 120 through various methods that may be considered by the designer according to the exemplary embodiment.

도핑 영역(120)이 소스 영역(121) 및 드레인 영역(122)을 포함하는 경우, 제1 단자(130)도 이에 대응하여 소스 영역(121)에 형성된 소스 영역 단자(131) 및 드레인 영역(122)에 형성된 드레인 영역 단자(132)를 포함할 수 있다. 소스 영역 단자(131) 및 드레인 영역 단자(132) 역시 제2 단자(141)를 중심으로 대칭적으로 형성된 것일 수 있다. 제1 단자(130)인 소스 영역 단자(131) 및 드레인 영역 단자(132)는 서로 동종의 소재를 이용하여 구현될 수도 있고 또는 서로 이종의 소재를 이용하여 구현될 수도 있다.When the doped region 120 includes the source region 121 and the drain region 122, the first terminal 130 also corresponds to the source region terminal 131 and the drain region 122 formed in the source region 121. A drain region terminal 132 formed at) may be included. The source region terminal 131 and the drain region terminal 132 may also be formed symmetrically around the second terminal 141. The source region terminal 131 and the drain region terminal 132, which are the first terminals 130, may be implemented using a material of the same type or may be implemented using a material different from each other.

일 실시예에 의하면, 도핑 영역(120)이 n형 반도체인 경우, 제1 단자(130)는 일함수(work function)가 상대적으로 낮은 금속을 이용하여 구현된 것일 수 있다. 즉, 제1 단자(130)를 이루는 금속의 일함수가 도핑 영역(120)을 이루는 n형 반도체의 일함수보다 낮을 수 있다. 제1 단자(130)로 이용되는 금속은 일함수가 전자 친화도 및 밴드갭/2의 합보다 작은 금속을 포함할 수 있다. 이와 같은 금속을 이용하는 경우 금속-반도체 구조에서 반도체의 전도대가 페르미 준위 아래로 내려가게 되므로, 후술하는 바와 같이 전하-플라즈마 효과(charge-plasma effect)를 얻을 수 있게 된다. 도핑 영역(120)이 n형 반도체인 경우에 제1 단자(130)로 이용되는 금속은 티타늄(Ti), 알루미늄(Al), 지르코늄(Zr), 탄탈럼(Ta), 에르븀(Er), 또는 가돌리늄(Gd) 등을 포함할 수 있다. 또한, 제1 단자(130)로 이용되는 금속은 상술한 금속을 포함하는 화합물, 예를 들어, 티타늄 텅스턴(TiW) 등을 포함할 수도 있다.According to an embodiment, when the doped region 120 is an n-type semiconductor, the first terminal 130 may be implemented using a metal having a relatively low work function. That is, the work function of the metal forming the first terminal 130 may be lower than the work function of the n-type semiconductor forming the doped region 120. The metal used as the first terminal 130 may include a metal whose work function is smaller than the sum of electron affinity and band gap/2. In the case of using such a metal, since the conduction band of the semiconductor in the metal-semiconductor structure is lowered below the Fermi level, a charge-plasma effect can be obtained as described later. When the doped region 120 is an n-type semiconductor, the metal used as the first terminal 130 is titanium (Ti), aluminum (Al), zirconium (Zr), tantalum (Ta), erbium (Er), or It may contain gadolinium (Gd) and the like. In addition, the metal used as the first terminal 130 may include a compound including the above-described metal, for example, titanium tungsten (TiW).

다른 실시예에 의하면, 이와 반대로 도핑 영역(120)이 p형 반도체인 경우, 제1 단자(130)는 일함수가 상대적으로 높은 금속을 이용하여 구현될 수 있다. 즉, 제1 단자(130)를 이루는 금속의 일함수가 도핑 영역(120)을 이루는 p형 반도체의 일함수보다 상대적으로 높을 수 있다. 제1 단자(130)로 이용되는 금속은, 예를 들어, 일함수가 전자 친화도 및 밴드갭/2의 합보다 큰 금속을 포함할 수 있다. 이와 같은 금속을 이용하는 경우, 금속-반도체 구조에서 반도체의 가전도대가 페르미 준위 위로 상승하게 되므로, 전하-플라즈마 효과를 얻을 수 있게 된다. 도핑 영역(120)이 p형 반도체인 경우에 제1 단자(130)로 이용될 수 있은 금속으로는 금(Au), 플래티늄(Pt), 팔라듐(Pd), 니켈(Ni), 코발트(Co), 또한 이들 금속을 포함하여 형성된 적어도 하나의 화합물 등이 있다.According to another embodiment, contrary to this, when the doped region 120 is a p-type semiconductor, the first terminal 130 may be implemented using a metal having a relatively high work function. That is, the work function of the metal forming the first terminal 130 may be relatively higher than the work function of the p-type semiconductor forming the doped region 120. The metal used as the first terminal 130 may include, for example, a metal having a work function greater than the sum of electron affinity and band gap/2. In the case of using such a metal, since the home appliance band of the semiconductor rises above the Fermi level in the metal-semiconductor structure, a charge-plasma effect can be obtained. Metals that can be used as the first terminal 130 when the doped region 120 is a p-type semiconductor include gold (Au), platinum (Pt), palladium (Pd), nickel (Ni), and cobalt (Co). , And at least one compound formed including these metals.

소스 영역 단자(131) 및 드레인 영역 단자(132) 사이에 위치한 몸체(110)의 일 면에는 절연체(140) 및 제2 단자(141)가 순차적으로 적층 형성될 수 있다. 절연체(140)는 제2 단자(141)로부터 몸체(110)로 전류가 흐르는 것을 방지할 수 있다. 절연체(140)는 절연성을 갖는 산화물, 예를 들어 산화실리콘(SiO2) 등을 이용하여 구현 가능하다.An insulator 140 and a second terminal 141 may be sequentially stacked on one surface of the body 110 located between the source region terminal 131 and the drain region terminal 132. The insulator 140 may prevent current from flowing from the second terminal 141 to the body 110. The insulator 140 may be implemented using an oxide having insulating properties, for example, silicon oxide (SiO2).

제2 단자(141)는 절연체(140)의 일 방향(즉, 상 방향)에 외부로 노출되도록 설치될 수 있다. 즉, 제2 단자(141)는 절연체(140)를 기준으로 몸체(110)가 배치된 방향의 반대 방향에 설치될 수 있다. 제2 단자(141)는 외부의 전원과 연결되고 외부 전원으로부터 전압을 인가받을 수 있다. 제2 단자(141)에 인가되는 전압에 따라서 몸체(110)의 일부분(110a)은 도통 가능하게 된다. 제2 단자(141)는 금속 또는 폴리실리콘 등을 이용해 구현 가능하다. The second terminal 141 may be installed to be exposed to the outside in one direction (ie, upward direction) of the insulator 140. That is, the second terminal 141 may be installed in a direction opposite to the direction in which the body 110 is disposed based on the insulator 140. The second terminal 141 may be connected to an external power source and may receive a voltage from the external power source. According to the voltage applied to the second terminal 141, the part 110a of the body 110 becomes conductive. The second terminal 141 may be implemented using metal or polysilicon.

이와 같이 몸체(110), 절연체(140), 및 제2 단자(141)의 적층 형성에 따라서 반도체 소자(100)에 금속-산화물-반도체(MOS: Metal-Oxide-Semiconductor) 구조가 형성되게 된다.In this way, a metal-oxide-semiconductor (MOS) structure is formed in the semiconductor device 100 according to the stacked formation of the body 110, the insulator 140, and the second terminal 141.

이하, 도 2 내지 도 8을 참조하여, 도핑 영역(120)의 여러 실시예에 대해 설명하도록 한다. 이하 설명의 편의를 위하여 소스 영역(121) 및 소스 영역(121)에 형성된 소스 영역 단자(131)를 예를 들어 설명하도록 하나, 설명되는 바는 드레인 영역(122) 및 드레인 영역 단자(132)에도 동일하게 또는 일부 변형된 형태로 적용 가능하다.Hereinafter, various embodiments of the doped region 120 will be described with reference to FIGS. 2 to 8. Hereinafter, for convenience of description, the source region 121 and the source region terminal 131 formed in the source region 121 will be described as an example. However, the description will also be made in the drain region 122 and the drain region terminal 132. It can be applied in the same or partially modified form.

도 2는 금속-반도체 구조의 제1 실시예에 대한 절단면도로, 도 1의 반도체 소자(100)를 면 A-B에 따라서 직교 방향으로 절단한 일 면을 도시한 것이다. 설명의 편의를 위해서, 도 2의 전 방향 및 후 방향은 각각 도 1의 상, 하, 좌측 및 우측 방향에 직교하는 방향으로 정의하도록 하나, 이는 임의적인 것으로 설계자나 사용자에 따라서 그 방향은 달리 정의되는 것도 가능하다. 도 3은 규소(si)의 도핑 농도 별 디바이 길이의 일례를 도시한 표이다.FIG. 2 is a cross-sectional view of the first embodiment of the metal-semiconductor structure, illustrating a surface of the semiconductor device 100 of FIG. 1 cut in a perpendicular direction along planes A-B. For convenience of explanation, the front and rear directions of FIG. 2 are defined as directions orthogonal to the up, down, left, and right directions of FIG. 1, respectively, but this is arbitrary and the directions are defined differently depending on the designer or user. It is also possible to become. 3 is a table showing an example of a device length according to a doping concentration of silicon (si).

도 2에 도시된 바에 의하면, 몸체(110), 소스 영역(121) 및 소스 영역 단자(131)는 서로 순차적으로 적층되어 구현될 수 있다.As shown in FIG. 2, the body 110, the source region 121, and the source region terminal 131 may be sequentially stacked and implemented.

일 실시예에 의하면, 소스 영역(121)은 소스 영역(121)에 대응하는 디바이 길이(Debye length)보다 더 작은 두께(h1)를 가질 수 있다. 디바이 길이는 반도체(즉, 소스 영역(121))를 이루는 물질의 도핑 농도에 따라 변화한다. 보다 구체적으로는 디바이 길이는 하기의 수학식 1에 도시된 바와 같이 반도체(예를 들어, 규소)의 도핑 농도(N)의 제곱근에 반비례할 수 있다.According to an embodiment, the source region 121 may have a thickness h1 that is smaller than a device length corresponding to the source region 121. The device length varies according to the doping concentration of the material constituting the semiconductor (ie, the source region 121). More specifically, the divide length may be inversely proportional to the square root of the doping concentration (N) of a semiconductor (eg, silicon) as shown in Equation 1 below.

Figure 112019080172945-pat00001
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여기서, ε은 반도체(규소)의 유전율이고, uT는 열전압(thermal voltage)을 의미할 수 있다. 또한, q는 전하량이고, N은 반도체의 도핑 농도이다. 예를 들어, 도 3에 도시된 바와 같이, 규소(Si)를 이용하여 도핑 및 형성된 n형 반도체의 경우, 도핑 농도가 1.00E+19 cm-3인 경우 디바이 길이는 4.07nm로 주어질 수 있다. 도 3을 참조하면, 도핑 농도가 낮아질수록 디바이 길이도 이에 대응하여 증가하고, 반대로 도핑 농도가 높아질수록 디바이 길이도 이에 대응하여 단축됨을 알 수 있다. 따라서, 소스 영역(121)이 상대적으로 고 도핑된 경우에는 디바이 길이는 상대적으로 짧다. 이에 따라 소스 영역(121)은 상대적으로 더 작은 두께로 형성될 수 있다. 반대로 소스 영역(121)이 상대적으로 저 도핑된 경우에는 디바이 길이는 상대적으로 길어지며 이에 따라 소스 영역(121)은 상대적으로 더 큰 두께(h1)로 형성될 수 있다. 이와 같이 소스 영역(121)의 두께(h1)가 디바이 길이보다 작으면, 전하-플라즈마 효과가 발현되고, 전하-플라즈마 효과의 발현에 의해 유도된 전하가 공핍층의 전하보다 우세하여 실제보다 더 높게 도핑된 효과가 발생하게 된다. 즉, 도핑 농도가 가상적으로 증대한 효과를 추가적으로 얻을 수 있게 된다.Here, ε is the dielectric constant of the semiconductor (silicon), and uT may mean a thermal voltage. In addition, q is the amount of charge, and N is the doping concentration of the semiconductor. For example, as shown in FIG. 3, in the case of an n-type semiconductor doped and formed using silicon (Si), when the doping concentration is 1.00E+19 cm -3 , the divide length may be given as 4.07 nm. Referring to FIG. 3, it can be seen that as the doping concentration decreases, the divide length increases correspondingly, and as the doping concentration increases, the divide length decreases correspondingly. Accordingly, when the source region 121 is relatively highly doped, the device length is relatively short. Accordingly, the source region 121 may be formed to have a relatively smaller thickness. Conversely, when the source region 121 is relatively low-doped, the device length becomes relatively long, and thus the source region 121 may be formed with a relatively larger thickness h1. As described above, when the thickness h1 of the source region 121 is smaller than the device length, the charge-plasma effect is expressed, and the charge induced by the expression of the charge-plasma effect is dominant than the charge of the depletion layer and is higher than the actual charge. A doped effect occurs. That is, the effect of virtually increasing the doping concentration can be additionally obtained.

도 4는 전하 플라즈마 효과를 설명하기 위한 제1 도로, 금속-n형 반도체가 접촉된 구조 하에서 밴드 다이어그램을 도시한 것이다. 4 is a first road for explaining the charge plasma effect, showing a band diagram under a structure in which a metal-n-type semiconductor is contacted.

상술한 바와 같이 소스 영역(121)의 두께(h1)가 디바이 길이보다 작으면, 전하-플라즈마 효과가 발현된다. 구체적으로는, 도 4에 도시된 바와 같이 반도체의 전도대가 페르미 준위(EF)보다 더욱 낮아지게 되고, 전하-플라즈마 효과의 발현에 따라 높은 농도의 가상의 도핑 영역을 획득할 수 있게 된다.As described above, when the thickness h1 of the source region 121 is smaller than the device length, the charge-plasma effect is expressed. Specifically, as shown in FIG. 4, the conduction band of the semiconductor becomes lower than the Fermi level (E F ), and a high concentration of a virtual doped region can be obtained according to the expression of the charge-plasma effect.

보다 구체적으로, 금속 및 n형 반도체가 상호 접촉한 상태에서 금속의 일함수가 반도체의 일함수 보다 상대적으로 낮으면, 금속 및 n형 반도체 사이에는 저항 접촉(Ohmic contact, 또는 오믹 컨택 등으로 지칭 가능함)이 발생한다. 저항 접촉 상태에서는 음(-)의 쇼트키 장벽(Schottky barrier)이 형성되기 때문에, 도 4에 도시된 바와 같이 에너지밴드에 휘어짐(bending)이 발생하고, 전하는 금속 및 n형 반도체 사이를 상대적으로 자유롭게 이동할 수 있게 된다. 보다 구체적으로, 저항 접촉 상태에서는 금속(M)과의 접촉 부분으로부터의 거리에 따라 각 부분(S1, S2)의 도핑 농도가 상이하게 된다. 금속(M)에 인접한 부분(S1, 예를 들어, 도핑 영역(120))은 상대적으로 높게 도핑된다. 상대적으로 높게 도핑된 부분(S1)의 전도대는 페르미 준위(EF, Fermi level)보다 상대적으로 낮아지게 되며, 특히 금속(M)에 근접할수록 더욱더 낮아진다. 상대적으로 낮게 도핑된 부분(S2)에서는 반도체의 전도대는 상대적으로 덜 낮아지게 된다. 도 4에 도시된 바와 같이 반도체의 대부분의 부분(S)이 페르미 준위(EF)보다 낮은 전도대를 가지게 되고, 전하-플라즈마 효과가 발생하게 된다. 전하-플라즈마 효과가 발생하는 경우, 반도체가 상대적으로 낮은 도핑 농도로 형성된 경우에도 고 도핑된 것과 같은 효과를 얻을 수 있게 된다. 따라서, 소스 영역(121)이 n형 반도체이고 소스 영역 단자(131)가 일함수가 상대적으로 낮은 금속으로 구현된 경우, 소스 영역(121)의 두께(h1)가 디바이 길이보다 작으면, 소스 영역(121)은 가상적으로 높게 도핑된 것과 같이 된다.More specifically, when the work function of the metal is relatively lower than that of the semiconductor in a state in which the metal and the n-type semiconductor are in contact with each other, it can be referred to as an ohmic contact or an ohmic contact between the metal and the n-type semiconductor. ) Occurs. In the ohmic contact state, since a negative Schottky barrier is formed, bending occurs in the energy band as shown in FIG. 4, and the charge is relatively free between the metal and the n-type semiconductor. You can move. More specifically, in the ohmic contact state, the doping concentrations of the portions S1 and S2 differ depending on the distance from the contact portion with the metal M. The portion S1 (eg, the doped region 120) adjacent to the metal M is doped relatively high. The conduction band of the relatively highly doped portion S1 becomes relatively lower than the Fermi level (E F , Fermi level), and in particular, the closer to the metal M, the lower the conduction band. In the relatively low doped portion S2, the conduction band of the semiconductor is relatively lowered. As shown in FIG. 4, most of the semiconductor portion (S) has a conduction band lower than the Fermi level (E F ), and a charge-plasma effect occurs. When the charge-plasma effect occurs, the same effect as high doping can be obtained even when the semiconductor is formed with a relatively low doping concentration. Therefore, when the source region 121 is an n-type semiconductor and the source region terminal 131 is implemented with a metal having a relatively low work function, if the thickness h1 of the source region 121 is less than the divide length, the source region (121) becomes virtually highly doped

한편, 금속 및 p형 반도체가 상호 접촉한 상태에서 금속의 일함수가 반도체의 일함수 보다 상대적으로 높고 반도체의 두께가 디바이 길이보다 작다면, 상술한 바와는 반대로 가전도대가 페르미 준위(EF)보다 높게 형성되고, 이에 따라 전하 플라즈마 효과가 발생하게 된다. 따라서, 소스 영역(121)이 n형 반도체이고 소스 영역 단자(131)가 일함수가 상대적으로 높은 금속으로 구현된 경우에도, 소스 영역(121)의 두께(h1)가 디바이 길이보다 작으면, 소스 영역(121)은 가상적으로 고도핑된 것과 같은 효과가 발생하게 된다.On the other hand, in a state in which the metal and the p-type semiconductor are in contact with each other, if the work function of the metal is relatively higher than the work function of the semiconductor and the thickness of the semiconductor is smaller than the device length, contrary to the above, the household appliance is at the Fermi level (E F ). It is formed higher, thereby generating a charge plasma effect. Therefore, even when the source region 121 is an n-type semiconductor and the source region terminal 131 is implemented with a metal having a relatively high work function, if the thickness h1 of the source region 121 is smaller than the device length, the source The region 121 is virtually doped, and the same effect occurs.

실시예에 따라서, 후술하는 바와 같이 만약 소스 영역(121)이 대략 경사지거나 또는 라운드지게 형성된 모서리(121e1-1, 121e1-2)를 포함하는 경우에는, 소스 영역(121)이 디바이 길이보다 상대적으로 더 큰 두께(h1)를 갖는 것도 가능하다.According to an embodiment, as described later, if the source region 121 includes the edges 121e1-1 and 121e1-2 formed to be substantially inclined or rounded, the source region 121 is relatively It is also possible to have a larger thickness h1.

일 실시예에 의하면, 소스 영역(121)의 폭(w1)도 디바이 길이를 기준으로 결정될 수 있다. 예를 들어, 소스 영역(121)의 폭(w1)은 디바이 길이의 두 배 이하의 값을 가질 수도 있다. 그러나, 소스 영역(121)의 폭(w1)은 이에 한정되는 것은 아니다.According to an embodiment, the width w1 of the source region 121 may also be determined based on the device length. For example, the width w1 of the source region 121 may have a value equal to or less than twice the length of the device. However, the width w1 of the source region 121 is not limited thereto.

도 5는 전하 플라즈마 효과를 설명하기 위한 제2 도이고, 도 6은 전하 플라즈마 효과를 설명하기 위한 제3 도이다.5 is a second diagram for explaining the charge plasma effect, and FIG. 6 is a third diagram for explaining the charge plasma effect.

일 실시예에 의하면, 소스 영역(121)은 대략 경사지거나 또는 대략 라운드지게 형성된 적어도 하나의 모서리 또는 그 주변(121e1-1, 121e1-2, 이하 경사 또는 라운드진 모서리로 표현함)를 포함할 수 있다. 경사 또는 라운드진 모서리(121e1-1, 121e1-2)는 전 방향 및 후 방향 중 적어도 일 방향의 말단에 형성될 수 있다. 경사 또는 라운드진 모서리(121e1-1, 121e1-2)는 도 2에 도시된 것처럼 소스 영역 단자(131)와 접하는 방향 쪽에 형성된 것일 수도 있고, 및/또는 반대로 몸체(110)와 접하는 방향 쪽에 형성된 것일 수도 있다. 경사 또는 라운드진 모서리(121e1-1, 121e1-2)는 소스 영역(121)의 길이 방향(즉 도 1의 좌측 방향 또는 우측 방향)을 따라서 연장 형성될 수 있다. 이 경우, 소스 영역(121)의 전 부분(121a, 121b)에 걸쳐 경사 또는 라운드진 모서리(121e1-1, 121e1-2)가 형성될 수도 있고, 또는 소스 영역(121)의 일부분(121a)에만 걸쳐 경사 또는 라운드진 모서리(121e1-1, 121e1-2)가 형성되어 있을 수도 있다. 예를 들어, 소스 영역(121) 중에서 일부의 영역(121a)에는 경사 또는 라운드지게 형성된 모서리(121e1-1, 121e1-2)가 형성되되, 절연체(140)에 접하거나 또는 절연체(140)에 인접한 일 부분(121b)에는 경사 또는 라운드진 모서리(121e1-1, 121e1-2)가 형성되지 않을 수도 있다. 한편, 소스 영역(121)의 상단 또는 하단의 일 면 중에서 경사 또는 라운드진 모서리(121e1-1, 121e1-2) 사이에 위치하는 부분은 대략 평면판의 형상을 가질 수도 있으나, 이에 한정되는 것은 아니다.According to an embodiment, the source region 121 may include at least one edge formed to be substantially inclined or rounded or around the edge (121e1-1, 121e1-2, hereinafter referred to as an inclined or rounded edge). . The inclined or rounded corners 121e1-1 and 121e1-2 may be formed at an end of at least one of the front and rear directions. The inclined or rounded corners 121e1-1 and 121e1-2 may be formed in the direction in contact with the source region terminal 131 as shown in FIG. 2, and/or conversely, formed in the direction in contact with the body 110. May be. The inclined or rounded corners 121e1-1 and 121e1-2 may extend along the length direction of the source region 121 (ie, the left direction or the right direction of FIG. 1 ). In this case, inclined or rounded corners 121e1-1 and 121e1-2 may be formed over all portions 121a and 121b of the source region 121, or only a portion 121a of the source region 121 Over inclined or rounded corners 121e1-1 and 121e1-2 may be formed. For example, corners 121e1-1 and 121e1-2 formed to be inclined or rounded are formed in some regions 121a of the source region 121, and are in contact with the insulator 140 or adjacent to the insulator 140. The inclined or rounded corners 121e1-1 and 121e1-2 may not be formed in the part 121b. Meanwhile, a portion located between the inclined or rounded corners 121e1-1 and 121e1-2 among the top or bottom surfaces of the source region 121 may have a substantially flat plate shape, but is not limited thereto. .

일 실시예에 의하면, 경사 또는 라운드진 모서리(121e1-1, 121e1-2)의 외형은 소정의 식각 공정을 통해 형성될 수도 있으며, 예를 들어, 습식 식각(wet etching) 공정을 통해 형성될 수도 있다. 이와 같은 식각 공정은 소스 영역(121)의 도핑 공정이 종료된 직후에 또는 도핑 공정 이후의 다른 공정이 더 종료된 후에 수행될 수도 있고, 또는 소스 영역(121)의 도핑과 거의 동시에 수행될 수도 있다. 소스 영역(121)에 라운드지거나 또는 경사진 적어도 하나의 모서리(121e1-1, 121e1-2)가 형성되면, 순차적으로 소스 영역(121)의 일 면에 증착 공정 등을 통해 금속이 장착되고 이에 따라 소스 영역 단자(131)가 형성되게 된다. 여기서, 장착된 금속은 상술한 바와 같이 특정 일함수를 갖는 금속일 수 있다. 구체적으로, 소스 영역(121)이 n형 반도체인 경우엔 상대적으로 낮은 일함수를 갖는 금속이 소스 영역(121)에 증착되어 형성되고, 소스 영역(121)이 p형 반도체인 경우엔 상대적으로 높은 일함수를 갖는 금속이 증착되어 형성될 수 있다.According to an embodiment, the shape of the inclined or rounded corners 121e1-1 and 121e1-2 may be formed through a predetermined etching process, for example, may be formed through a wet etching process. have. Such an etching process may be performed immediately after the doping process of the source region 121 is finished, or after another process after the doping process is further finished, or may be performed almost simultaneously with the doping of the source region 121. . When at least one rounded or inclined edge 121e1-1 and 121e1-2 is formed in the source region 121, metal is sequentially mounted on one surface of the source region 121 through a deposition process, etc. The source region terminal 131 is formed. Here, the mounted metal may be a metal having a specific work function as described above. Specifically, when the source region 121 is an n-type semiconductor, a metal having a relatively low work function is deposited on the source region 121 and is formed, and when the source region 121 is a p-type semiconductor, a relatively high It may be formed by depositing a metal having a work function.

일 실시예에 의하면, 모서리(121e1-1, 121e1-2)가 라운드지게 형성된 경우, 각각의 모서리(121e1-1, 121e1-2)는 서로 동일하거나 또는 상이한 곡률 반경(R1)을 가질 수도 있다. 여기서, 라운드지게 형성된 모서리(121e1-1, 121e1-2)의 곡률 반경(R1)은 디바이 길이보다 더 작을 수도 있다. 따라서, 소스 영역(121)이 상대적으로 고도핑된 경우에는, 도 3에 도시된 바와 수학식 1에 기재된 바와 같이, 디바이 길이가 상대적으로 작으므로, 모서리(121e1-1, 121e1-2)는 상대적으로 작은 곡률 반경(R1)으로 절삭되어 라운드지게 형성될 수 있다. 반대로 소스 영역(121)이 상대적으로 저도핑된 경우에는 디바이 길이가 상대적으로 길므로 모서리(121e1-1, 121e1-2)는 상대적으로 큰 곡률 반경(R1)을 가지도록 형성될 수 있다. According to an embodiment, when the corners 121e1-1 and 121e1-2 are formed to be rounded, the corners 121e1-1 and 121e1-2 may have the same or different curvature radii R1. Here, the radius of curvature R1 of the corners 121e1-1 and 121e1-2 formed to be rounded may be smaller than the device length. Therefore, when the source region 121 is relatively highly doped, as shown in FIG. 3 and described in Equation 1, since the device length is relatively small, the edges 121e1-1 and 121e1-2 are relatively It may be cut to a small radius of curvature R1 to be rounded. Conversely, when the source region 121 is relatively low-doped, since the device length is relatively long, the edges 121e1-1 and 121e1-2 may be formed to have a relatively large radius of curvature R1.

경사 또는 라운드진 모서리(121e1-1, 121e1-2)가 형성되면, 소스 영역(121) 및 소스 영역 단자(131)의 에너지 밴드는, 도 5 및 도 6에 도시된 바와 같이 중첩되며, 이에 따라 전하-플라즈마 효과가 더 강하게 나타난다. 다시 말해서, 서로 대향하는 금속-반도체 접촉 구조의 밴드 중첩에 따라 더 강한 전하-플라즈마 효과를 얻을 수 있게 된다. 통상적인 모스펫(MOSFET)의 경우, 도핑 영역, 즉 소스나 드레인의 두께가 두껍게 형성되므로, 전하-플라즈마 효과의 발생이 충분하지 않다. 그러나, 모서리(121e1-1, 121e1-2)를 상술한 바와 같이 경사지게 또는 라운드지게 형성한 경우에는, 도핑 영역(120)이 두껍게 형성된 경우에도 전하-플라즈마 효과를 발생시킬 수 있고, 이에 따라 가상의 도핑 증대 효과를 얻을 수 있게 된다. 모서리(121e1-1, 121e1-2)의 형성에 따른 전하-플라즈마 효과는 소스 영역(121)의 두께(h)가 얇을수록 더 증가한다.When the inclined or rounded corners 121e1-1 and 121e1-2 are formed, the energy bands of the source region 121 and the source region terminal 131 overlap as shown in FIGS. 5 and 6, and accordingly The charge-plasma effect appears stronger. In other words, a stronger charge-plasma effect can be obtained by overlapping the bands of the metal-semiconductor contact structures facing each other. In the case of a typical MOSFET, since the doped region, that is, the source or the drain is formed thick, the charge-plasma effect is not sufficiently generated. However, when the corners 121e1-1 and 121e1-2 are formed to be inclined or rounded as described above, a charge-plasma effect can be generated even when the doped region 120 is formed thick, and accordingly, a virtual It is possible to obtain an effect of increasing doping. The charge-plasma effect due to the formation of the edges 121e1-1 and 121e1-2 increases as the thickness h of the source region 121 decreases.

도 7은 금속-반도체 구조의 제2 실시예에 대한 절단면도이다.7 is a cross-sectional view of a second embodiment of a metal-semiconductor structure.

도 7을 참조하면, 몸체(110), 소스 영역(121), 및 소스 영역 단자(131)가 서로 순차적으로 적층되되, 소스 영역(121)은 전 방향 및 후 방향 중 적어도 일 방향의 말단에 형성된 모서리 또는 그 주변(121e2-1, 121e2-2, 이하 모서리)을 포함할 수 있다. 이 경우, 모서리(121e2-1, 121e2-2)는 도 2에 도시된 모서리(121e1-1, 121e1-2)보다 더욱 급하게 경사지거나 또는 더욱 라운드지게 형성될 수도 있다. 예를 들어, 소스 영역(121)의 모서리(121e2-1, 121e2-2)는 상대적으로 더 큰 곡률 반경(R2)을 가질 수도 있다. 이에 따라 소스 영역(121)은 전체적으로 대략 반 원통 형상(원통을 밑면에 직교하는 방향으로 절단하여 획득 가능한, 원통의 절반 이상 또는 이하로 이루어진 형상을 포함할 수 있다) 또는 이에 근사한 형상(예를 들어, 핀(fin) 형상이나 아치 형상 등)을 가지게 될 수 있다. 이 경우, 곡률 반경(R2)의 크기에 따라서 소스 영역(121)의 상 방향 또는 하 방향의 일 면은 부분적으로 평면판의 형상을 가질 수도 있고, 또는 대체적으로 만곡된 형상을 가질 수도 있다. 또한, 양 모서리(121e2-1, 121e2-2)의 경사 또는 라운드가 서로 만나는 지점에는 예각 또는 둔각을 사잇각으로 갖는 새로운 모서리가 더 형성될 수도 있다. 이와 같이 소스 영역(121)이 곡률 반경(R2)이 상대적으로 더 크게 구현된 경우, 소스 영역(121) 및 소스 영역 단자(131) 사이에는 더 높은 전하-플라즈마 효과가 유도될 수 있다. 소스 영역(121)의 모서리(121e2-1, 121e2-2) 각각의 곡률 반경(R2)은 서로 동일할 수도 있고, 또는 서로 상이할 수도 있다. 또한, 소스 영역(121)의 모서리(121e2-1, 121e2-2) 중 어느 하나만 경사지거나 또는 라운드지게 형성되는 것도 가능하다. 곡률 반경(R2)은 상술한 바와 같이 디바이 길이보다 작을 수 있다. 또한, 소스 영역(121)의 높이(h2)도 디바이 길이보다 작을 수 있으며, 폭(w2)은 디바이 길이의 2배보다 작을 수 있다. 상술한 바와 같이 소스 영역(121)의 모서리(121e2-1, 121e2-2)는 소정의 식각 공정을 통해 형성될 수도 있으며, 예를 들어, 습식 식각 공정을 통해 라운드지거나 또는 경사지게 형성될 수 있다. Referring to FIG. 7, the body 110, the source region 121, and the source region terminal 131 are sequentially stacked with each other, but the source region 121 is formed at an end of at least one of the front and rear directions. Corners or their peripheries (121e2-1, 121e2-2, hereinafter corners) may be included. In this case, the corners 121e2-1 and 121e2-2 may be formed to be inclined or rounded more rapidly than the corners 121e1-1 and 121e1-2 illustrated in FIG. 2. For example, the corners 121e2-1 and 121e2-2 of the source region 121 may have a relatively larger radius of curvature R2. Accordingly, the source region 121 has a generally semi-cylindrical shape (may include a shape consisting of more than half or less of the cylinder, which can be obtained by cutting the cylinder in a direction orthogonal to the bottom surface) or a shape approximate thereto (for example, , A fin shape or an arch shape, etc.). In this case, depending on the size of the radius of curvature R2, one surface of the source region 121 in the upward direction or downward direction may have a partially flat plate shape or may have a generally curved shape. In addition, new corners having an acute or obtuse angle may be further formed at a point where the slopes or rounds of both corners 121e2-1 and 121e2-2 meet each other. As described above, when the source region 121 has a relatively larger radius of curvature R2, a higher charge-plasma effect may be induced between the source region 121 and the source region terminal 131. The curvature radii R2 of each of the corners 121e2-1 and 121e2-2 of the source region 121 may be the same or different from each other. In addition, only one of the corners 121e2-1 and 121e2-2 of the source region 121 may be formed to be inclined or rounded. The radius of curvature R2 may be smaller than the device length as described above. In addition, the height h2 of the source region 121 may be smaller than the device length, and the width w2 may be less than twice the length of the device. As described above, the corners 121e2-1 and 121e2-2 of the source region 121 may be formed through a predetermined etching process, and may be formed to be rounded or inclined through a wet etching process.

도 8은 금속-반도체 구조의 제3 실시예에 대한 절단면도이다.8 is a cross-sectional view of a third embodiment of a metal-semiconductor structure.

도 8을 참조하면, 반도체 소자(100)는 순차적으로 적층된 몸체(110), 소스 영역(121) 및 소스 영역 단자(131)를 포함하되, 소스 영역(121)의 모서리(121e3-1, 121e3-2)는 만곡되지 않은 평탄한 형태로 형성될 수도 있다. 즉, 모서리(121e3-1, 121e3-2)는 추가적으로 절삭되지 않아 경사지거나 또는 라운드진 형상을 포함하지 않을 수 있다. 이 경우, 소스 영역(121)의 높이(h3)는 전하-플라즈마 효과를 위해서 디바이 길이보다 작게 형성된다. 또한, 폭(w3)은 실시예에 따라서 디바이 길이의 2배보다 작게 마련될 수도 있다.Referring to FIG. 8, the semiconductor device 100 includes a body 110, a source region 121, and a source region terminal 131 sequentially stacked, and edges 121e3-1 and 121e3 of the source region 121 are sequentially stacked. -2) may be formed in a flat shape that is not curved. That is, the corners 121e3-1 and 121e3-2 may not have an inclined or rounded shape because they are not additionally cut. In this case, the height h3 of the source region 121 is formed smaller than the divide length for the charge-plasma effect. In addition, the width w3 may be provided smaller than twice the length of the device according to embodiments.

이하 도 2, 도 7 및 도 8에 도시된 각각의 실시예에 따른 반도체 소자(100)의 동작에 대한 실험 결과를 설명하도록 한다.Hereinafter, an experiment result of the operation of the semiconductor device 100 according to each of the exemplary embodiments illustrated in FIGS. 2, 7 and 8 will be described.

도 9는 반경의 차이에 따른 게이트 전압과 드레인 전류 간의 관계를 도시한 그래프 도면이다. 도 9의 x축은 게이트에 인가되는 전압을, y축은 드레인에서 측정되는 전류를 나타낸다. 도 9의 각 선분은 모서리(121e1-1, 121e1-2, 121e2-1, 121e2-2, 121e3-1, 121e3-2)의 곡률 반경(R1, R2)을 달리하여 제작된 반도체 소자(100)의 게이트 전압 및 드레인 전류 사이의 관계에 관한 것으로, 사각형 및 이를 연결하는 선분은 곡률 반경(R2)이 5nm인 경우에서의 게이트 전압 및 드레인 전류 사이의 관계를 의미하고, 원형 및 이를 연결하는 선분은 곡률 반경(R1)이 3nm인 경우에서의 이들 사이의 관계를 의미한다. 삼각형 및 이를 연결하는 선분은 도 8에 도시된 바와 같이 식각되지 않은 모서리(121e3-1, 121e3-2)를 갖는 경우에서의 이들 사이의 관계를 나타낸 것이다. 한편, 반도체(100)의 폭(w1 내지 w3)은 모두 10nm로 동일하게 구현되었다.9 is a graph illustrating a relationship between a gate voltage and a drain current according to a difference in radius. In FIG. 9, the x-axis represents the voltage applied to the gate, and the y-axis represents the current measured at the drain. Each line segment of FIG. 9 is a semiconductor device 100 manufactured by varying the curvature radii R1 and R2 of the corners 121e1-1, 121e1-2, 121e2-1, 121e2-2, 121e3-1, and 121e3-2. Regarding the relationship between the gate voltage and the drain current of, the square and the line segment connecting it mean the relationship between the gate voltage and the drain current when the radius of curvature (R2) is 5 nm, and the circle and the line segment connecting it are It means the relationship between them when the radius of curvature R1 is 3 nm. The triangle and the line segment connecting the same represent the relationship between them in the case of having unetched edges 121e3-1 and 121e3-2 as shown in FIG. 8. Meanwhile, the widths (w1 to w3) of the semiconductor 100 are all 10 nm.

도 9에 도시된 바에 의하면, 모서리(121e1-1, 121e1-2, 121e2-1, 121e2-2, 121e3-1, 121e3-2)의 곡률 반경(R1, R2)이 증가할수록, 드레인 영역 단자(132)로 전달되는 전류의 세기도 대체적으로 증가하는 경향을 보인다. 구체적으로, 도 7에 도시된 바와 같이 소스 영역 단자(131)가 소스 영역(121)을 감싸는 각도가 넓어질수록 전하-플라즈마 효과가 나타나거나 또는 증가하게 된다. 다시 말해서, 소스 영역(121)이 도 7에 도시된 바와 같이 곡률 반경(R2)이 큰 모서리(121e2-1, 121e2-2)를 가질수록 더 높은 도통 전류를 가지게 된다. 도 2에 도시된 바와 같이 소스 영역(121)이 상대적으로 작은 곡률 반경(R1)의 모서리(121e1-1, 121e1-2)를 갖는 경우에는, 소스 영역(121)이 절삭되지 않은 모서리(121e3-1, 121e3-2)를 갖는 경우에 비해 상대적으로 더 높은 도통 전류를 가지게 된다.As shown in FIG. 9, as the curvature radii R1 and R2 of the corners 121e1-1, 121e1-2, 121e2-1, 121e2-2, 121e3-1, and 121e3-2 increase, the drain region terminal ( 132) also tends to increase in general. Specifically, as illustrated in FIG. 7, as the angle at which the source region terminal 131 surrounds the source region 121 increases, the charge-plasma effect appears or increases. In other words, as illustrated in FIG. 7, as the source region 121 has the corners 121e2-1 and 121e2-2 with a large radius of curvature R2, the higher the conduction current is. As shown in FIG. 2, when the source region 121 has edges 121e1-1 and 121e1-2 with a relatively small radius of curvature R1, the source region 121 is uncut edge 121e3- 1, 121e3-2) has a relatively higher conduction current.

도 10은 소스 및 드레인의 너비에 따른 게이트 전압과 드레인 전류 간의 관계를 도시한 그래프 도면이다. 도 10의 x축은 게이트에 인가되는 전압을, y축은 드레인에서 측정되는 전류를 나타낸다. 도 10의 각 선분은 두께(h1 내지 h3)에 따른 반도체 소자(100)의 게이트 전압 및 드레인 전류 사이의 관계에 관한 것으로, 사각형 및 이를 연결하는 선분은 두께가 20nm인 경우에서의 게이트 전압 및 드레인 전류 사이의 관계를 도시한 것이고, 원 및 이를 연결하는 선분은 두께가 14nm인 경우에서의 이들 사이의 관계를 도시한 것이다. 삼각형 및 이를 연결하는 선분은 두께가 12nm인 경우에서의 게이트 전압 및 드레인 전류 사이의 관계를 도시한 것이고, 역삼각형 및 이를 연결하는 선분은 두께가 10nm인 경우에서의 이들 사이의 관계를 도시한 것이다. 마름모꼴 및 이를 연결하는 선분은 두께가 8nm인 경우에서의 이들 사이의 관계를 도시한 것이다. 한편, 소스 영역(121) 양 말단의 곡률 반경(R2)은 모두 5nm로 제작되었다.10 is a graph illustrating a relationship between a gate voltage and a drain current according to the widths of source and drain. In FIG. 10, the x-axis represents the voltage applied to the gate, and the y-axis represents the current measured at the drain. Each line segment of FIG. 10 relates to a relationship between the gate voltage and the drain current of the semiconductor device 100 according to the thickness (h1 to h3), and the square and the line segment connecting the same are the gate voltage and drain when the thickness is 20 nm. The relationship between the current is shown, and the circle and the line segment connecting the same show the relationship between them when the thickness is 14 nm. The triangle and the line segment connecting it show the relationship between the gate voltage and the drain current when the thickness is 12 nm, and the inverted triangle and the line segment connecting it show the relationship between them when the thickness is 10 nm. . The rhombus and the line segment connecting it show the relationship between them when the thickness is 8 nm. Meanwhile, both ends of the source region 121 have a radius of curvature R2 of 5 nm.

도 10에 도시된 바에 의하면, 두께가 얇으면 얇을수록 드레인 영역 단자(132)에서 측정되는 드레인 전류가 증가하는 경향을 보인다. 특히 이와 같은 경향은 게이트 인가 전압의 크기가 음의 값을 가질수록 보다 뚜렷하게 나타났다. 다시 말해서, 소스 영역(121)의 두께(h1 내지 h3)가 얇을수록 전하-플라즈마 효과가 발생하거나 또는 증가하게 되고 이에 따라 반도체 소자(100) 내에서 전류가 더 잘 흐르게 됨을 의미한다.As shown in FIG. 10, the thinner the thickness is, the more the drain current measured at the drain region terminal 132 tends to increase. In particular, this tendency was more pronounced as the magnitude of the applied gate voltage had a negative value. In other words, as the thickness (h1 to h3) of the source region 121 is thinner, the charge-plasma effect occurs or increases, and accordingly, the current flows better in the semiconductor device 100.

도 11은 소스 및 드레인의 물질의 일함수에 따른 게이트 전압과 드레인 전류 간의 관계를 도시한 그래프 도면이다. 도 10의 x축은 p형 반도체가 도핑된 반도체 소자의 게이트에 인가되는 전압을, y축은 드레인에서 측정되는 전류를 나타낸다. 도 10의 각 선분은 서로 상이한 일함수의 금속(즉, 소스 영역 단자(131) 또는 드레인 영역 단자(132))이 적용된 경우의 반도체 소자(100)에 흐르는 전류와 게이트 전압의 관계를 도시한 것으로, 사각형 및 이를 연결한 선분은 금속의 일함수가 5.7eV인 경우, 원 및 이를 연결한 선분은 금속의 일함수가 5.5eV인 경우, 삼각형 및 이를 연결한 선분은 금속의 일함수가 5.3eV인 경우에서의 전류와 전압 간의 관계를 나타낸다. 도 11은 소스 영역(121) 양 말단의 곡률 반경이 5nm가 되도록 한 반도체 소자에서 측정된 것이다.11 is a graph illustrating a relationship between a gate voltage and a drain current according to work functions of materials of a source and a drain. The x-axis of FIG. 10 represents a voltage applied to the gate of the semiconductor device doped with the p-type semiconductor, and the y-axis represents the current measured at the drain. Each line segment in FIG. 10 shows the relationship between the current flowing through the semiconductor device 100 and the gate voltage when metals having different work functions (that is, the source region terminal 131 or the drain region terminal 132) are applied. , Square and line segments connecting them have a metal work function of 5.7 eV, circles and line segments connecting them have a metal work function of 5.5 eV, and a triangle and a line segment connecting them have a metal work function of 5.3 eV. It shows the relationship between current and voltage in the case. 11 is measured in a semiconductor device such that the radius of curvature at both ends of the source region 121 is 5 nm.

상술한 바와 같이 제1 단자(130: 131, 132)로 이용되는 금속의 일함수에 따라서 전하-플라즈마 효과는 영향을 받는다. 이와 같은 금속의 일함수는 반도체 영역의 굽은 정도를 결정하며, 이는 전하-플라즈마 효과 발생 시 추가적으로 얻을 수 있는 가상적 도핑 농도를 결정하게 된다. 도 11을 참조하면, p형 반도체가 도핑된 경우 금속의 일함수가 증가할수록 도통 전류가 급격히 증가함을 알 수 있다.As described above, the charge-plasma effect is affected according to the work function of the metal used as the first terminals 130 (131, 132). This metal work function determines the degree of bending of the semiconductor region, which determines the virtual doping concentration that can be additionally obtained when the charge-plasma effect occurs. Referring to FIG. 11, it can be seen that when the p-type semiconductor is doped, the conduction current rapidly increases as the work function of the metal increases.

상술한 바와 같이 증착되는 금속(131, 132)의 종류와 도핑되는 반도체(121, 122)의 두께 및 도핑 농도(즉, 디바이 길이)의 상호 관계를 고려하여, 상술한 금속-반도체 구조를 소스(121, 131) 및 드레인(122, 132)에 적용하면, 소스(121, 131) 및 드레인(122, 132)에 전하-플라즈마 효과가 발생하도록 할 수 있게 된다. 이에 따라 동일한 조건 하에서도 채널에 형성되는 전류의 세기를 증가시키면서 소모되는 전력을 감소시킬 수도 있게 된다.As described above, in consideration of the correlation between the type of the deposited metals 131 and 132 and the thickness and doping concentration (ie, the device length) of the doped semiconductors 121 and 122, the above-described metal-semiconductor structure is used as the source ( When applied to 121 and 131 and drains 122 and 132, it is possible to generate a charge-plasma effect in the sources 121 and 131 and the drains 122 and 132. Accordingly, it is possible to reduce power consumption while increasing the intensity of the current formed in the channel even under the same conditions.

상술한 반도체 소자는 트랜지스터나 메모리 소자 등으로 이용될 수 있다. 또한, 상술한 반도체 소자로 구현된 트랜지스터나 메모리 소자 등은 데스크톱 컴퓨터, 랩톱 컴퓨터, 셀룰러 폰, 스마트 폰, 태블릿 피씨, 개인용 디지털 보조기(PDA, Personal Digital Assistant), 내비게이션 장치, 휴대용 게임기, 디지털 텔레비전, 로봇 청소기, 냉장고 등의 가전 기기 및/또는 블랙박스 장치 등과 같은 전자 장치에도 이용될 수도 있고, 램(RAM), 롬(ROM), 플래시 메모리 및/또는 솔리드 스테이트 드라이브(SSD, Solid State Drvie) 등과 같은 메모리 장치에도 이용될 수 있다. 뿐만 아니라, 이들은 차량, 항공기, 기계 장치 및/또는 건축물 등 다양한 분야의 다양한 장치에서도 이용될 수 있다. The above-described semiconductor device may be used as a transistor or a memory device. In addition, transistors or memory devices implemented with the above-described semiconductor devices include desktop computers, laptop computers, cellular phones, smart phones, tablet PCs, personal digital assistants (PDAs), navigation devices, portable game machines, digital televisions, It may also be used for electronic devices such as home appliances such as robot cleaners, refrigerators, and/or black box devices, and RAM, ROM, flash memory and/or solid state drives (SSD, Solid State Drvie), etc. The same memory device can also be used. In addition, they can be used in various devices in various fields such as vehicles, aircraft, mechanical devices and/or buildings.

이하, 도 12를 참조하여 반도체 소자의 제조 방법의 일 실시예에 대해서 설명하도록 한다. 도 12는 반도체 소자의 제조 방법의 일 실시예에 대한 흐름도이다.Hereinafter, an embodiment of a method of manufacturing a semiconductor device will be described with reference to FIG. 12. 12 is a flowchart of an embodiment of a method of manufacturing a semiconductor device.

도 12를 참조하면, 먼저 도핑 영역(일례로 소스 영역 및 드레인 영역)으로 동작할 반도체가 도핑될 몸체가 준비될 수 있다(200). 이 경우, 몸체에는 절연체 및 제2 단자(게이트 단자) 등이 기 형성 및 설치된 상태일 수 있다. 몸체는 실시예에 따라 p형 반도체이거나 n형 반도체일 수도 있다.Referring to FIG. 12, first, a body to be doped with a semiconductor to operate as a doped region (eg, a source region and a drain region) may be prepared (200). In this case, an insulator and a second terminal (gate terminal) may be formed and installed on the body. The body may be a p-type semiconductor or an n-type semiconductor, depending on the embodiment.

몸체에 도핑 영역(소스 영역 및/또는 드레인 영역)이 도핑되어 형성된다(202). 몸체가 p형 반도체라면, 소스 영역 및/또는 드레인 영역은 n형 반도체를 이용하여 형성되고, 반대로 몸체가 n형 반도체라면 소스 영역 및/또는 드레인 영역은 p형 반도체를 이용하여 형성될 수 있다. 이 경우, 소스 영역 및/또는 드레인 영역은 소정의 두께 또는 이보다 더 얇은 두께로 형성될 수도 있다. 예를 들어, 소스 영역 및/또는 드레인 영역은 디바이 길이보다 더 얇은 두께로 형성될 수도 있다. 물론, 실시예에 따라서 소스 영역 및/또는 드레인 영역은 디바이 길이보다 더 두껍게 형성되는 것도 가능하다. 또한, 소스 영역 및/또는 드레인 영역의 폭은 디바이 길이의 2배보다 작게 형성될 수도 있다.A doped region (source region and/or drain region) is formed in the body by doping (202). If the body is a p-type semiconductor, the source region and/or the drain region may be formed using an n-type semiconductor. Conversely, if the body is an n-type semiconductor, the source region and/or the drain region may be formed using a p-type semiconductor. In this case, the source region and/or the drain region may be formed to have a predetermined thickness or a thickness smaller than this. For example, the source region and/or the drain region may be formed to be thinner than the device length. Of course, depending on the embodiment, the source region and/or the drain region may be formed thicker than the device length. Also, the width of the source region and/or the drain region may be formed to be smaller than twice the length of the device.

소스 영역 및/또는 드레인 영역이 형성되면, 도핑 영역(소스 영역 및/또는 드레인 영역이 식각되어, 소스 영역 및/또는 드레인 영역의 일 말단 또는 양 말단이 경사지게 또는 라운드지게 형성될 수 있다(204). 이 경우, 소스 영역 및/또는 드레인 영역의 일 말단 또는 양 말단의 모서리는 습식 식각 공정을 이용하여 경사지게 또는 라운드지게 형성될 수도 있다. 소스 영역 및/또는 드레인 영역은 다양한 곡률 반경으로 식각될 수 있다. 예를 들어, 소스 영역 및/또는 드레인 영역은 적어도 일 말단이 라운드지게 형성되되, 소스 영역 단자 및/또는 드레인 영역 단자와 접하거나 근접하게 되는 일 면은 일부가 평면으로 형성될 수도 있다. 또한, 다른 예를 들어 소스 영역 및/또는 드레인 영역은 대체적으로 반 원통 형상으로 형성될 수도 있고, 핀 형상이나 아치 형상과 같이 대략 반 원통에 근사한 형상으로 형성될 수도 있다. 일 실시예에 의하면, 라운드진 모서리의 곡률 반경은 디바이 길이보다 작을 수 있다.When the source region and/or the drain region is formed, a doped region (the source region and/or the drain region is etched, so that one or both ends of the source region and/or the drain region may be formed to be inclined or rounded (204). In this case, corners of one or both ends of the source region and/or the drain region may be formed to be inclined or rounded using a wet etching process The source region and/or the drain region may be etched with various radii of curvature. For example, at least one end of the source region and/or the drain region may be formed to be rounded, and a surface of a surface that is in contact with or close to the source region terminal and/or the drain region terminal may be partially formed in a plane. In addition, for another example, the source region and/or the drain region may be formed in a substantially semi-cylindrical shape, or may be formed in a substantially semi-cylindrical shape, such as a fin shape or an arc shape. The radius of curvature of the rounded corner may be less than the device length.

소스 영역 및/또는 드레인 영역의 모서리가 라운드지게 또는 경사지게 형성된 후, 소스 영역 및/또는 드레인 영역에는 금속이 증착 등의 방법을 통해 형성될 수 있다(206). 이에 따라 소스 영역 및/또는 드레인 영역 각각에 대응하는 소스 영역 단자 및/또는 드레인 영역 단자가 형성되고, 결과적으로 금속-반도체 구조가 반도체 소자에 형성되게 된다. 여기서, 소스 영역 단자 및/또는 드레인 영역 단자로 이용되는 금속은 소정의 일함수를 갖는 금속일 수 있다. 만약 소스 영역 및/또는 드레인 영역이 n형 반도체인 경우엔 상대적으로 낮은 일함수를 갖는 금속이 소스 영역 및/또는 드레인 영역에 형성되고, 소스 영역 및/또는 드레인 영역이 p형 반도체인 경우엔 상대적으로 높은 일함수를 갖는 금속이 소스 영역 및/또는 드레인 영역에 형성될 수 있다.After the corners of the source region and/or the drain region are formed to be rounded or inclined, a metal may be formed in the source region and/or the drain region through a method such as vapor deposition (206). Accordingly, a source region terminal and/or a drain region terminal corresponding to each of the source region and/or the drain region are formed, and as a result, a metal-semiconductor structure is formed in the semiconductor device. Here, the metal used as the source region terminal and/or the drain region terminal may be a metal having a predetermined work function. If the source and/or drain regions are n-type semiconductors, a metal having a relatively low work function is formed in the source and/or drain regions, and when the source and/or drain regions are p-type semiconductors, As such, a metal having a high work function may be formed in the source region and/or the drain region.

상술한 과정에 따라 생성된 반도체 소자는 전하-플라즈마 효과가 발생하거나 또는 증가하게 되는 금속-반도체 구조를 가지게 된다. 따라서, 소스 및 드레인의 도핑 농도 상승 없이도 반도체 소자 내에선 원하는 수준의 도통 전류가 흐르게 되고, 따라서 고성능 반도체 소자의 구현이 가능해진다.The semiconductor device generated according to the above-described process has a metal-semiconductor structure in which a charge-plasma effect occurs or increases. Accordingly, a desired level of conduction current flows in the semiconductor device without increasing the doping concentration of the source and drain, and thus, a high-performance semiconductor device can be implemented.

이상 반도체 소자 및 그의 제조 방법의 여러 실시예에 대해 설명하였으나, 반도체 소자 및 그의 제조 방법은 오직 상술한 실시예에 한정되는 것은 아니다. 해당 기술 분야에서 통상의 지식을 가진 자가 상술한 실시예를 기초로 수정 및 변형하여 구현 가능한 반도체 소자 및 그의 제조 방법 역시 상술한 장치 및 방법의 일례가 될 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성 요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나 다른 구성 요소나 균등물에 의하여 대치 또는 치환되더라도 상술한 반도체 소자 및 제조 방법의 일 실시예가 될 수 있다.Although various embodiments of the semiconductor device and its manufacturing method have been described above, the semiconductor device and its manufacturing method are not limited to the above-described embodiments. A semiconductor device and a method of manufacturing the same that can be implemented by modifying and transforming a person having ordinary skill in the art based on the above-described embodiment may also be an example of the above-described apparatus and method. For example, the described techniques are performed in a different order from the described method, and/or components such as systems, structures, devices, and circuits described are combined or combined in a form different from the described method, or other components or components Even if substituted or substituted by an equivalent, it may be an embodiment of the above-described semiconductor device and manufacturing method.

100 : 반도체 소자 110 : 몸체
120 : 도핑 영역 121 : 소스 영역
122 : 드레인 영역 130 : 제1 단자
131 : 소스 영역 단자 132 : 드레인 영역 단자
140 : 절연체 141 : 제2 단자(게이트 단자)100: semiconductor element 110: body
120: doped region 121: source region
122: drain region 130: first terminal
131: source region terminal 132: drain region terminal
140: insulator 141: second terminal (gate terminal)

Claims (9)

몸체;
상기 몸체의 적어도 일 방향에 형성되고 소스 영역 및 드레인 영역을 포함하는 도핑 영역; 및
상기 몸체에 대향하여 상기 소스 영역에 형성된 소스 영역 단자와 상기 드레인 영역에 형성된 드레인 영역 단자를 포함하는 단자를 포함하고,
상기 소스 영역과 상기 드레인 영역 중 적어도 하나는 경사지거나 또는 라운드지게 형성된 적어도 하나의 모서리를 포함하고,
상기 적어도 하나의 모서리는 상기 도핑 영역에 대응하는 디바이 길이(debye length)보다 더 작은 곡률 반경을 갖고,
상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는 상기 도핑 영역에 대응하는 디바이 길이보다 더 작은 두께를 갖고,
상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는 상기 도핑 영역에 대응하는 디바이 길이의 2배보다 더 작은 폭을 갖는,
반도체 소자.
Body;
A doped region formed in at least one direction of the body and including a source region and a drain region; And
And a terminal including a source region terminal formed in the source region facing the body and a drain region terminal formed in the drain region,
At least one of the source region and the drain region includes at least one corner formed to be inclined or rounded,
The at least one corner has a radius of curvature smaller than a debye length corresponding to the doped region,
At least one of the source region and the drain region has a thickness smaller than a device length corresponding to the doped region,
At least one of the source region and the drain region has a width smaller than twice the length of a device corresponding to the doped region,
Semiconductor device.
 삭제delete 제1항에 있어서,
상기 도핑 영역은 반 원통 형상, 핀 형상, 또는 아치 형상으로 형성되는,
반도체 소자.
The method of claim 1,
The doped region is formed in a semi-cylindrical shape, a pin shape, or an arc shape,
Semiconductor device.
 삭제delete 삭제delete 제1항에 있어서,
상기 도핑 영역은 n형 반도체 또는 p형 반도체로 형성되고,
상기 도핑 영역이 n형 반도체로 형성되는 경우, 상기 단자는 일함수가 미리 정해진 제1 값보다 낮은 금속으로 형성되고,
상기 도핑 영역이 p형 반도체로 형성되는 경우, 상기 단자는 일함수가 미리 정해진 제2 값보다 높은 금속으로 형성되는,
반도체 소자.
The method of claim 1,
The doped region is formed of an n-type semiconductor or a p-type semiconductor,
When the doped region is formed of an n-type semiconductor, the terminal is formed of a metal having a work function lower than a predetermined first value,
When the doped region is formed of a p-type semiconductor, the terminal is formed of a metal having a work function higher than a predetermined second value,
Semiconductor device.
 삭제delete 제1항에 있어서,
상기 소스 영역 및 드레인 영역 사이에 형성된 절연체; 및
상기 절연체에 형성되고 외부로부터 게이트 전압이 인가되는 게이트 단자를 더 포함하는 반도체 소자.
The method of claim 1,
An insulator formed between the source region and the drain region; And
The semiconductor device further comprising a gate terminal formed on the insulator and applied with a gate voltage from the outside.
 몸체의 적어도 일 부분에 소스 영역 및 드레인 영역 중 적어도 하나가 형성되는 단계;
상기 소스 영역 및 상기 드레인 영역 중 적어도 하나가 식각되어, 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나가 라운드지게 또는 경사지게 형성된 모서리를 갖는 단계; 및
상기 소스 영역 및 상기 드레인 영역 중 적어도 하나에 금속이 형성되는 단계를 포함하고,
상기 모서리는 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나에 대응하는 디바이 길이(debye length)보다 더 작은 곡률 반경을 갖고,
상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는 상기 디바이 길이보다 더 작은 두께를 갖고,
상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는 상기 디바이 길이의 2배보다 더 작은 폭을 갖는,
반도체 소자의 제조 방법.Forming at least one of a source region and a drain region on at least a portion of the body;
At least one of the source region and the drain region is etched so that at least one of the source region and the drain region has a round or inclined edge; And
Forming a metal in at least one of the source region and the drain region,
The corner has a radius of curvature that is smaller than a device length corresponding to at least one of the source region and the drain region,
At least one of the source region and the drain region has a thickness smaller than the device length,
At least one of the source region and the drain region has a width smaller than twice the length of the divider,
Method of manufacturing a semiconductor device.
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