KR102203486B1 - Logic gate element using magnetic domain wall movement - Google Patents

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KR102203486B1
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유천열
김우영
이기승
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재단법인대구경북과학기술원
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Abstract

The present invention provides a logic gate element using a magnetic domain wall movement method, which includes: a first magnetic layer including a plurality of input regions, an intersection region where the plurality of input regions meet, and an output region extending from the intersection region; a non-magnetic metal layer formed on the output region of the first magnetic layer; and a second magnetic layer formed on the upper surface of the non-magnetic metal layer. The present invention provides a logic gate device using a magnetic domain wall movement including a NOT operation function.

Description

자구벽 이동 방식의 논리 게이트 소자{Logic gate element using magnetic domain wall movement}Logic gate element using magnetic domain wall movement

본 발명의 실시예들은, 자구벽 이동 방식의 논리 게이트 소자에 관한 것으로, 특히 스핀 토크에 기초한 자구벽 이동 현상을 이용하며, 다수결 게이트를 이용한 논리 게이트 소자에 관한 것이다.Embodiments of the present invention relate to a logic gate device of a magnetic domain wall movement method, and more particularly, to a logic gate device using a magnetic domain wall movement phenomenon based on a spin torque and using a majority gate.

CMOS에 기초한 종래의 논리 회로는, 복잡한 논리 회로를 구현하는 경우 기판 또는 칩에 구현된 물리적 레이아웃이 매우 복잡해지고 공간을 많이 차지하며, 소비 전력도 매우 커지는 단점이 있다. Conventional logic circuits based on CMOS have disadvantages in that when a complex logic circuit is implemented, a physical layout implemented on a substrate or chip is very complex, takes up a lot of space, and power consumption is also very large.

이에 최근 주목받고 있는 스핀 논리 게이트(spin logic gate)에 있어서, 정보가 전달되는 방식은, 자구벽(magnetic domain wall) 이동에 기반한 방식, 스핀파에 기반한 방식, 스커미온(skyrmion)에 기반한 방식 등이 있다. Accordingly, in spin logic gates, which have recently attracted attention, information is transmitted by a method based on movement of a magnetic domain wall, a method based on a spin wave, and a method based on a skirmion. have.

스커미온에 기반한 방식은, 자기장의 도움 없이 스커미온을 생성하기 위해 매우 큰 상호작용 에너지 밀도가 필요하다. 또한 개별 스커미온의 전기적 측정이 매우 어려운 단점이 있다. Schumion-based methods require very large interaction energy densities to generate skirmions without the aid of a magnetic field. In addition, there is a disadvantage that it is very difficult to measure the electrical measurement of individual skirmions.

스핀파의 진행에 기반한 방식은, 감쇄 계수로 인하여 스핀파의 진폭이 급격하게 감소하는 문제가 있다. 또한 나노와이어의 모서리의 거칠기에 의한 산란으로 인해, 소자 제작에 어려움이 있다. In the method based on the propagation of the spin wave, there is a problem in that the amplitude of the spin wave rapidly decreases due to an attenuation coefficient. In addition, it is difficult to fabricate a device due to scattering due to the roughness of the edges of the nanowires.

이에 최근에는, 자성 물질의 자구벽이 이동하는 원리를 이용하는 연구가 이루어지고 있다. 자구(magnetic domain)란, 강자성체 내에서 자기 모멘트가 일정한 방향으로 향하는 미소 영역을 의미한다. 자구벽(magnetic domain wall)이란, 이러한 자구들 사이의 경계로, 예를 들면, 자기 모멘트가 일 방향을 향하는 제1 자구와, 자기 모멘트가 반대 방향을 향하는 제2 자구 사이의 경계를 의미한다. Accordingly, in recent years, research has been conducted using the principle that the magnetic domain wall of a magnetic material moves. The magnetic domain refers to a micro region in which a magnetic moment is directed in a certain direction in a ferromagnetic material. The magnetic domain wall is a boundary between these magnetic domains, for example, a boundary between a first magnetic domain in which a magnetic moment is directed in one direction and a second magnetic domain in which a magnetic moment is directed in an opposite direction.

강자성 층에서는, 스핀 전달 토크에 기초하여 이러한 자구벽이 이동하는 현상이 발생한다. 최근 이러한 스핀 토크에 기초한 자구벽 이동 방식의 논리 소자에 대한 관심이 증가하고 있으며, 특히 스핀 토크에 기초한 자구벽 이동 방식의 다수결 게이트(majority gate)(또는 스핀 토크 다수결 게이트(spin torque majority gate))에 대한 연구가 활발하게 이루어지고 있다. In the ferromagnetic layer, a phenomenon in which the magnetic domain wall moves based on the spin transfer torque occurs. Recently, interest in the logic element of the magnetic domain wall movement method based on such a spin torque is increasing, and in particular, a majority gate (or a spin torque majority gate) of the magnetic domain wall movement method based on the spin torque Research is being actively conducted.

한편, 임의의 복잡한 논리 회로를 구성하기 위해서는 NAND 게이트 및 NOR 게이트가 필수적인데, 스핀 토크 다수결 게이트에 기초한 NAND 게이트 및 NOR 게이트의 부재로, 실제 임의의 논리 회로를 구현하기는 어려운 실정이다.On the other hand, in order to construct an arbitrary complex logic circuit, a NAND gate and a NOR gate are essential. However, it is difficult to implement an actual arbitrary logic circuit with the absence of a NAND gate and a NOR gate based on a spin torque majority gate.

본 발명은, 상기와 같은 문제점을 개선하기 위해 안출된 것으로, NOT 연산 기능을 포함하는, 자구벽 이동 방식의 논리 게이트 소자를 제공하는 것을 목적으로 한다. The present invention has been conceived to improve the above problems, and an object of the present invention is to provide a logic gate device of a magnetic domain wall movement method including a NOT operation function.

그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다. However, these problems are exemplary, and the scope of the present invention is not limited thereby.

본 발명의 일 실시예에 따른 자구벽 이동 방식의 논리 게이트 소자는, 복수 개의 입력 영역, 상기 복수 개의 입력 영역이 만나는 교차 영역, 및 상기 교차 영역에서 뻗어나오는 출력 영역을 포함하는 제1 자성층; 상기 제1 자성층의 상기 출력 영역 상에 형성된 비자성 금속층; 및 상기 비자성 금속층의 상면에 형성된 제2 자성층;을 포함할 수 있다. According to an embodiment of the present invention, a logic gate device of a magnetic domain wall movement method may include: a first magnetic layer including a plurality of input regions, an intersection region where the plurality of input regions meet, and an output region extending from the intersection region; A non-magnetic metal layer formed on the output area of the first magnetic layer; And a second magnetic layer formed on the upper surface of the non-magnetic metal layer.

일 실시예에 따르면, 상기 비자성 금속층 및 상기 제2 자성층은, 상기 제1 자성층의 상기 교차 영역 및 상기 출력 영역의 상부에 위치할 수 있다. According to an embodiment, the nonmagnetic metal layer and the second magnetic layer may be positioned above the crossing region of the first magnetic layer and the output region.

일 실시예에 따르면, 상기 제1 자성층의 상기 출력 영역의 자화 방향과 상기 제2 자성층의 자화 방향은 서로 반대일 수 있다. According to an embodiment, a magnetization direction of the output area of the first magnetic layer and a magnetization direction of the second magnetic layer may be opposite to each other.

일 실시예에 따르면, 상기 논리 게이트 소자의 출력은, 상기 제2 자성층의 자화 방향에 대응할 수 있다. According to an embodiment, the output of the logic gate device may correspond to a magnetization direction of the second magnetic layer.

일 실시예에 따르면, 상기 복수 개의 입력 영역은, 세 개의 입력 영역으로 이루어지고, 상기 세 개의 입력 영역 중 하나의 입력 값의 설정에 따라 상기 논리 게이트 소자는 NAND 게이트 기능을 하거나 또는 NOR 게이트 기능을 할 수 있다. According to an embodiment, the plurality of input regions is composed of three input regions, and the logic gate device performs a NAND gate function or a NOR gate function according to a setting of an input value of one of the three input regions. can do.

일 실시예에 따르면, 상기 제2 자성층은, 상기 제1 자성층의 상기 출력 영역보다 더 돌출되며, 상기 제2 자성층의 상기 돌출된 부분은, 다른 논리 게이트 소자의 입력 영역에 연결될 수 있다. According to an embodiment, the second magnetic layer protrudes more than the output region of the first magnetic layer, and the protruding portion of the second magnetic layer may be connected to an input region of another logic gate element.

일 실시예에 따르면, 상기 제2 자성층의 상기 돌출된 부분은, 수직자기이방성 층을 통해 상기 다른 논리 게이트 소자의 입력 영역에 연결되며, 상기 수직자기이방성 층의 상면은, 상기 제2 자성층의 상기 돌출된 부분의 하면에 접촉하며, 상기 수직자기이방성 층의 하면은, 상기 다른 논리 게이트 소자의 입력 영역에 접촉할 수 있다. According to an embodiment, the protruding portion of the second magnetic layer is connected to an input region of the other logic gate element through a perpendicular magnetic anisotropy layer, and a top surface of the perpendicular magnetic anisotropy layer is the top surface of the second magnetic layer. The lower surface of the protruding portion is in contact, and the lower surface of the perpendicular magnetic anisotropy layer may contact the input region of the other logic gate element.

일 실시예에 따르면, 상기 수직자기이방성 층의 두께는, 상기 비자성 금속층의 두께에 상응할 수 있다. According to an embodiment, the thickness of the perpendicular magnetic anisotropy layer may correspond to the thickness of the nonmagnetic metal layer.

일 실시예에 따르면, 상기 제2 자성층은, 상기 복수 개의 입력 영역 중 하나의 입력 값에 의해 상기 제1 자성층의 상기 교차 영역의 자화 방향이 뒤집히지 않도록, 상기 제1 자성층의 상기 교차 영역의 자화 방향을 붙잡아주는 역할을 할 수 있다. According to an embodiment, the second magnetic layer is configured to magnetize the cross region of the first magnetic layer so that the magnetization direction of the cross region of the first magnetic layer is not reversed by an input value of one of the plurality of input regions. It can play a role in holding onto the direction.

일 실시예에 따르면, 상기 비자성 금속층은, 상기 제1 자성층 및 상기 제2 자성층이 서로 반강자성을 띠도록 하는 제1 두께를 가지며, 상기 논리 게이트 소자는 상기 복수 개의 입력 영역 중 하나의 입력 값의 설정에 따라 NAND 게이트 기능을 하거나 또는 NOR 게이트 기능을 할 수 있다. According to an embodiment, the non-magnetic metal layer has a first thickness such that the first magnetic layer and the second magnetic layer are antiferromagnetic to each other, and the logic gate element has an input value of one of the plurality of input regions. Depending on the setting of, it can function as a NAND gate or a NOR gate.

일 실시예에 따르면, 상기 비자성 금속층은, 상기 제1 자성층 및 상기 제2 자성층이 서로 동일한 방향의 자화를 갖도록 하는 제2 두께를 가지며, 상기 논리 게이트 소자는 상기 복수 개의 입력 영역 중 하나의 입력 값의 설정에 따라 AND 게이트 기능을 하거나 또는 OR 게이트 기능을 할 수 있다. According to an embodiment, the non-magnetic metal layer has a second thickness such that the first magnetic layer and the second magnetic layer have magnetization in the same direction, and the logic gate element is an input of one of the plurality of input regions. Depending on the value set, it can function as an AND gate or an OR gate.

본 발명의 일 실시예에 따른 자구벽 이동 방식의 논리 게이트 소자의 제조 방법은, 복수 개의 입력 영역, 상기 복수 개의 입력 영역이 만나는 교차 영역, 및 상기 교차 영역에서 뻗어나오는 출력 영역을 포함하는 제1 자성층을 형성하는 단계와, 상기 제1 자성층의 상기 출력 영역 상에 비자성 금속층을 형성하는 단계와, 상기 비자성 금속층의 상면에 제2 자성층을 형성하는 단계를 포함할 수 있다. A method of manufacturing a logic gate device of a magnetic domain wall movement method according to an embodiment of the present invention includes a first including a plurality of input regions, an intersection region where the plurality of input regions meet, and an output region extending from the intersection region. It may include forming a magnetic layer, forming a nonmagnetic metal layer on the output area of the first magnetic layer, and forming a second magnetic layer on an upper surface of the nonmagnetic metal layer.

일 실시예에 따르면, 상기 제1 자성층, 상기 비자성 금속층, 및 상기 제2 자성층은, 전자 빔 리소그래피를 통해 패터닝될 수 있다. According to an embodiment, the first magnetic layer, the non-magnetic metal layer, and the second magnetic layer may be patterned through electron beam lithography.

전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다. Other aspects, features, and advantages other than those described above will become apparent from the following drawings, claims, and detailed description of the invention.

상술한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 자구벽 이동 방식으로 NAND 게이트 소자 및 NOR 게이트 소자를 구현할 수 있으며, 특히 하나의 논리 게이트 소자를 NAND 게이트 소자 및 NOR 게이트 소자로 재구성 가능(reconfigurable)할 수 있다. According to an embodiment of the present invention made as described above, a NAND gate device and a NOR gate device can be implemented in a magnetic domain wall movement method, and in particular, one logic gate device can be reconfigured into a NAND gate device and a NOR gate device (reconfigurable. )can do.

또한, 단위 논리 게이트 소자 안에서 NOT 연산이 수행된 논리값이 출력되도록 할 수 있어, 별도의 NOT 게이트 소자가 필요 없으며, 공정 난이도를 획기적으로 낮출 수 있다. In addition, since the logic value on which the NOT operation has been performed can be output in the unit logic gate device, a separate NOT gate device is not required, and process difficulty can be significantly reduced.

뿐만 아니라, 본 발명의 일 실시예에 따르면, 자구벽 이동 방식의 논리 게이트 소자에 포함된 비자성 금속층의 두께를 조절함에 따라, AND 게이트 및 OR 게이트로 재구성 가능한 소자를 구현하거나, 또는 NAND 게이트 및 NOR 게이트로 재구성 가능한 소자를 구현할 수 있다. In addition, according to an embodiment of the present invention, by adjusting the thickness of the non-magnetic metal layer included in the logic gate device of the magnetic domain wall movement method, a device reconfigurable as an AND gate and an OR gate is implemented, or a NAND gate and a A reconfigurable device can be implemented with a NOR gate.

물론 이러한 효과들에 의해 본 발명의 범위가 한정되는 것은 아니다. Of course, the scope of the present invention is not limited by these effects.

도 1은 스핀 토크 다수결 게이트 소자(200)의 개념화 또는 단순화된 평면도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 자구벽 이동 방식의 논리 게이트 소자(100)의 개략적인 도면이다.
도 3은 본 발명의 일 실시예에 따른 논리 게이트 소자(100)에서, NOT 함수 기능을 하는 영역이 포함된 부분의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 논리 게이트 소자(100)가 NAND 게이트 소자 및 NOR 게이트 소자로 재구성 가능함(reconfigurable)을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 자구벽 이동 방식의 논리 게이트 소자(100)의 제조 방법을 나타낸다.1 shows a conceptualized or simplified plan view of a spin torque majority gate element 200.
2 is a schematic diagram of a logic gate device 100 of a magnetic domain wall movement method according to an embodiment of the present invention.
3 is a cross-sectional view of a portion of the logic gate device 100 in accordance with an embodiment of the present invention including a region serving as a NOT function.
4 is a diagram illustrating that the logic gate device 100 according to an embodiment of the present invention is reconfigurable as a NAND gate device and a NOR gate device.
5 shows a method of manufacturing a logic gate device 100 of a magnetic domain wall movement method according to an embodiment of the present invention.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다. Since the present invention can apply various transformations and have various embodiments, specific embodiments are illustrated in the drawings and will be described in detail in the detailed description. Effects and features of the present invention, and a method of achieving them will be apparent with reference to the embodiments described later in detail together with the drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various forms.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, and when describing with reference to the drawings, the same or corresponding constituent elements are assigned the same reference numerals, and redundant descriptions thereof will be omitted. .

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. In the following embodiments, terms such as first and second are not used in a limiting meaning, but are used for the purpose of distinguishing one component from another component.

이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.In the following examples, the singular expression includes the plural expression unless the context clearly indicates otherwise.

이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. In the following embodiments, terms such as include or have means that the features or elements described in the specification are present, and do not preclude the possibility of adding one or more other features or elements in advance.

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In the drawings, components may be exaggerated or reduced in size for convenience of description. For example, the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of description, and the present invention is not necessarily limited to what is shown.

이하의 실시예에서, 영역, 구성 요소, 부(unit), 층, 모듈 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 영역, 구성 요소, 부, 층, 모듈 등이 개재되어 있는 경우도 포함한다. In the following embodiments, when a part such as a region, a component, a unit, a layer, a module, etc. is on or on another part, not only the case directly above the other part, but also another region or configuration in the middle thereof. It includes cases where elements, parts, layers, modules, etc. are interposed.

이하의 실시예에서, 영역, 구성 요소, 부, 층, 모듈 등이 연결되었다고 할 때, 영역, 구성 요소, 부, 층, 모듈들이 직접적으로 연결된 경우뿐만 아니라 영역, 구성요소, 부, 층, 모듈들 중간에 다른 영역, 구성 요소, 부, 층, 모듈들이 개재되어 간접적으로 연결된 경우도 포함한다.In the following embodiments, when a region, component, part, layer, module, etc. are connected, not only the case where the region, component, part, layer, and modules are directly connected, but also the region, component, part, layer, module Other areas, components, subsidiaries, layers, and modules are interposed between them and indirectly connected.

도 1은 스핀 토크 다수결 게이트 소자(200)의 개념화 또는 단순화된 평면도를 나타낸다. 1 shows a conceptualized or simplified plan view of a spin torque majority gate element 200.

도 1을 참조하면, 스핀 토크 다수결 게이트 소자(200)는, 복수 개의 입력 영역(I1, I2, I3), 복수 개의 입력 영역(I1, I2, I3)이 만나는 교차 영역(C), 및 상기 교차 영역(C)으로부터 돌출된 출력 영역(O)을 포함할 수 있다. Referring to FIG. 1, the spin torque majority gate element 200 includes a plurality of input regions I1, I2, and I3, a cross region C where a plurality of input regions I1, I2, and I3 meet, and the crossover It may include an output area O protruding from the area C.

복수 개의 입력 영역(I1, I2, I3)과 출력 영역(O)은 예를 들면 크로스(cross) 형상일 수 있으나, 이에 한정되지 않는다. 복수 개의 입력 영역(I1, I2, I3) 및 출력 영역(O)은 교차 영역(C)에서 만나도록 형성될 수 있다. 다시 말하면, 교차 영역(C)으로부터 복수 개의 입력 영역(I1, I2, I3) 및 출력 영역(O)이 돌출되거나 뻗어져 나오도록 형성될 수 있다. The plurality of input regions I1, I2, and I3 and the output region O may have a cross shape, for example, but are not limited thereto. The plurality of input regions I1, I2, and I3 and the output region O may be formed to meet at the crossing region C. In other words, a plurality of input regions I1, I2, and I3 and an output region O may be formed to protrude or extend from the intersection region C.

복수 개의 입력 영역은 제1 입력 영역(I1), 제2 입력 영역(I2), 제3 입력 영역(I3)을 포함하는 것으로 도시되었으나, 본 발명은 이에 한정되지 않으며, 복수 개의 입력 영역의 개수는 다양할 수 있다. The plurality of input areas is illustrated as including the first input area I1, the second input area I2, and the third input area I3, but the present invention is not limited thereto, and the number of the plurality of input areas is It can be varied.

도 1에 도시된 스핀 토크 다수결 게이트 소자(200)는, 후술되는 본 발명의 일 실시예에 따른 논리 게이트 소자(100)의 일부(예: 일부 층(layer))를 구성할 수 있다. 예를 들면 스핀 토크 다수결 게이트 소자(200)는, 후술되는 본 발명의 일 실시예에 따른 논리 게이트 소자(100)의 제1 자성층(21)에 상응할 수 있다. The spin torque majority gate device 200 shown in FIG. 1 may form a part (eg, some layer) of the logic gate device 100 according to an embodiment of the present invention, which will be described later. For example, the spin torque majority gate device 200 may correspond to the first magnetic layer 21 of the logic gate device 100 according to an embodiment of the present invention to be described later.

스핀 토크 다수결 게이트 소자(200)에서, 복수 개의 입력 영역(I1, I2, I3) 및 출력 영역(O)은 강자성체로 형성될 수 있다. 강자성체는 예를 들면 코발트(Co)를 포함할 수 있으나, 이에 한정되지 않는다. 따라서 복수 개의 입력 영역(I1, I2, I3) 및 출력 영역(O)은 강자성 층을 형성할 수 있다. 입력 영역(I1, I2, I3) 및 출력 영역(O)으로 이루어진 강자성 층에서는, 스핀 전달 토크(spin transfer torque)에 기초한 자구벽 이동 현상이 일어날 수 있으며, 이러한 자구벽 이동 현상에 기초하여 스핀 토크 다수결 게이트 소자(200)가 논리 게이트로써 동작할 수 있다. In the spin torque majority gate element 200, a plurality of input regions I1, I2, and I3 and output regions O may be formed of a ferromagnetic material. The ferromagnetic material may include, for example, cobalt (Co), but is not limited thereto. Accordingly, the plurality of input regions I1, I2, and I3 and the output region O may form a ferromagnetic layer. In the ferromagnetic layer consisting of the input regions (I1, I2, I3) and the output region (O), a magnetic domain wall movement phenomenon based on a spin transfer torque may occur, and based on this magnetic domain wall movement phenomenon, a spin torque The majority gate device 200 may operate as a logic gate.

상황 C1 및 상황 C2는 각각 스핀 토크 다수결 게이트 소자(200)에서 시간의 흐름에 따른 자화 방향의 변화를 나타낸다. Situation C1 and Situation C2 represent changes in the magnetization direction over time in the spin torque majority gate element 200, respectively.

상황 C1 및 상황 C2에서 어두운 영역(즉, 빗금 영역)과 밝은 영역은 각각, 자기 모멘트가 일정한 방향을 향하는 영역, 즉 자구(magnetic domain)을 나타낸다. 이 때 어두운 영역에서의 자화 방향과 밝은 영역에서의 자화 방향은 서로 반대일 수 있다. 한편 스핀 토크 다수결 게이트 소자(200)에서, 자화는, 강자성 층에 의해 형성된 평면(즉, x-y 평면)에 수직인 방향(즉, z 방향)을 따라 정렬될 수 있다. 따라서, 예를 들면 어두운 영역에서의 자화 방향은 +z 방향이고, 밝은 영역에서의 자화 방향은 -z 방향일 수 있다. 상기 +z 방향의 자화 및 -z 방향의 자화는, 각각 논리 게이트에서의 1 및 0의 값에 상응할 수 있다. In situations C1 and C2, dark areas (ie, hatched areas) and bright areas respectively represent areas in which the magnetic moment points in a certain direction, that is, a magnetic domain. In this case, the magnetization direction in the dark area and the magnetization direction in the bright area may be opposite to each other. Meanwhile, in the spin torque majority gate element 200, magnetization may be aligned along a direction perpendicular to a plane (ie, x-y plane) formed by the ferromagnetic layer (ie, z direction). Thus, for example, a magnetization direction in a dark area may be a +z direction, and a magnetization direction in a bright area may be a -z direction. The magnetization in the +z direction and the magnetization in the -z direction may correspond to values of 1 and 0 in the logic gate, respectively.

어두운 영역(예: +z 방향으로 자화된 영역)과 밝은 영역(예: -z 방향으로 자화된 영역)과의 경계는, 자구벽(magnetic domain wall)에 상응할 수 있다. A boundary between a dark area (eg, a region magnetized in the +z direction) and a bright area (eg, a region magnetized in the -z direction) may correspond to a magnetic domain wall.

스핀 토크 다수결 게이트 소자(200)에서는, 스핀 전달 토크에 기초하여 상기 자구벽이 이동할 수 있다.In the spin torque majority gate element 200, the magnetic domain wall may move based on the spin transfer torque.

일 예를 들면 자기 터널 접합에 기초하여 복수 개의 입력 영역(I1, I2, I3)에 각각 입력 전압을 걸어주고, 이로 인해 스핀 전달 토크를 유도할 수 있으나, 본 발명은 이에 한정되지 않는다. 일 예를 들면 복수 개의 입력 영역(I1, I2, I3)에 각각 전류를 흘려 줌으로써 스핀 토크를 유도할 수도 있다. For example, an input voltage may be applied to each of the plurality of input regions I1, I2, and I3 based on the magnetic tunnel junction, thereby inducing a spin transfer torque, but the present invention is not limited thereto. For example, a spin torque may be induced by passing current to each of the plurality of input regions I1, I2, and I3.

예를 들어 입력 영역(I1, I2, I3)에 형성된 자구벽에 전류가 흐르면, 전자가 상기 자구벽을 통과하면서 스핀 전달 토크에 의해 인접된 자화에 변화를 줄 수 있다. 이 때 전류가 소정의 임계값을 넘으면, 자구벽이 전자의 진행 방향을 따라 강자성 층을 타고 이동할 수 있다. For example, when a current flows through the magnetic domain walls formed in the input regions I1, I2, and I3, electrons may pass through the magnetic domain walls and change adjacent magnetization by a spin transfer torque. At this time, when the current exceeds a predetermined threshold, the magnetic domain wall may move along the ferromagnetic layer along the direction of electrons.

스핀 토크 다수결 게이트 소자(200)에서 각각의 입력 영역(I1, I2, I3)에서 형성된 자구벽은 교차 영역(C)을 향해 진행할 수 있고, 이어서 교차 영역(C)으로부터 출력 영역(O)으로 진행할 수 있다. 이를 통해 다수결 게이트 소자(200)는 복수 개의 입력 영역(I1, I2, I3)을 통해 입력되는 0 또는 1에 대응하는 신호 중, 다수의 입력 값에 대응하는 신호를 출력할 수 있다. In the spin torque majority gate element 200, the magnetic domain walls formed in each of the input regions I1, I2, I3 may proceed toward the intersection region C, and then proceed from the intersection region C to the output region O. I can. Through this, the majority gate element 200 may output a signal corresponding to a plurality of input values among signals corresponding to 0 or 1 input through the plurality of input regions I1, I2, and I3.

예를 들면 상황 C1에서는, 제1 입력 영역(I1), 제2 입력 영역(I2), 제3 입력 영역(I3)을 통해 입력되는 신호(즉, 자화 방향)가 모두 논리값 1에 대응하므로, 다수결 게이트 소자(200)는 출력 영역(O)을 통해 논리값 1에 대응하는 신호(즉, 자화 방향)를 출력할 수 있다. For example, in situation C1, signals input through the first input area I1, the second input area I2, and the third input area I3 (i.e., the magnetization direction) all correspond to the logical value 1. The majority gate element 200 may output a signal corresponding to the logic value 1 (ie, a magnetization direction) through the output region O.

또한 상황 C2에서는, 제1 입력 영역(I1)을 통해 입력되는 신호는 논리 값 0에 대응하고, 제2 입력 영역(I2) 및 제3 입력 영역(I3)을 통해 입력되는 신호는 논리값 1에 대응하므로, 다수결 게이트 소자(200)는 출력 영역(O)을 통해 논리값 1에 대응하는 신호를 출력할 수 있다. In addition, in situation C2, a signal input through the first input area I1 corresponds to a logical value 0, and a signal input through the second input area I2 and the third input area I3 corresponds to a logical value 1. Accordingly, the majority gate element 200 may output a signal corresponding to the logical value 1 through the output region O.

이러한 다수결 게이트 소자(200)의 특성을 이용하여, 제1 입력 영역(I1), 제2 입력 영역(I2), 제3 입력 영역(I3) 중 하나의 입력 값을 0으로 설정하면 다수결 게이트 소자(200)는 AND 게이트 소자로 이용될 수 있고, 제1 입력 영역(I1), 제2 입력 영역(I2), 제3 입력 영역(I3) 중 하나의 입력 값을 1로 설정하면 다수결 게이트 소자(200)는 OR 게이트 소자로 이용될 수 있다. 즉 하나의 다수결 게이트 소자(200)는, AND 게이트 소자 또는 OR 게이트 소자로 재구성(reconfigurable) 가능하다. If the input value of one of the first input region I1, the second input region I2, and the third input region I3 is set to 0 using the characteristics of the majority gate element 200, the majority gate element ( 200) may be used as an AND gate element, and if an input value of one of the first input region I1, the second input region I2, and the third input region I3 is set to 1, the majority gate element 200 ) Can be used as an OR gate element. That is, one majority gate element 200 can be reconfigured as an AND gate element or an OR gate element.

도 2는 본 발명의 일 실시예에 따른 자구벽 이동 방식의 논리 게이트 소자(100)의 개략적인 도면이다. 2 is a schematic diagram of a logic gate device 100 of a magnetic domain wall movement method according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 논리 게이트 소자(100)는, 복수 개의 입력 영역(I1, I2, I3) 및 출력 영역(O)을 포함하는 제1 자성층(21), 상기 제1 자성층(21)의 상기 출력 영역(O) 상에 형성된 비자성 금속층(22), 및 상기 비자성 금속층(22)의 상면에 형성된 제2 자성층(25)을 포함한다. Referring to FIG. 2, a logic gate device 100 according to an embodiment of the present invention includes a first magnetic layer 21 including a plurality of input regions I1, I2, and I3 and an output region O, the And a non-magnetic metal layer 22 formed on the output region O of the first magnetic layer 21 and a second magnetic layer 25 formed on an upper surface of the non-magnetic metal layer 22.

본 발명의 일 실시예에 따르면, 제1 자성층(21)의 제1, 제2, 제3 입력 영역(I1, I2, I3)은 논리 게이트 소자(100)의 입력 단에 상응하며, 제2 자성층(25)은 논리 게이트 소자(100)의 출력 단에 상응한다. 다시 말하면, 논리 게이트 소자(100)의 입력 단은 제1 자성층(21)의 제1, 제2, 제3 입력 영역(I1, I2, I3)일 수 있고, 논리 게이트 소자(100)의 출력 단은 제2 자성층(25)일 수 있다.According to an embodiment of the present invention, the first, second, and third input regions I1, I2, and I3 of the first magnetic layer 21 correspond to the input terminals of the logic gate device 100, and the second magnetic layer Reference numeral 25 corresponds to the output terminal of the logic gate element 100. In other words, the input terminal of the logic gate device 100 may be the first, second, and third input regions I1, I2, I3 of the first magnetic layer 21, and the output terminal of the logic gate device 100 Silver may be the second magnetic layer 25.

제2 자성층(25)은, 제1 자성층(21)의 출력 영역(O)보다 더 돌출될 수 있으며, 상기 제2 자성층(25)의 상기 돌출된 부분은, 다른 논리 게이트 소자의 입력 영역에 연결될 수 있다. The second magnetic layer 25 may protrude more than the output region O of the first magnetic layer 21, and the protruding portion of the second magnetic layer 25 may be connected to an input region of another logic gate element. I can.

제1 자성층(21)은, 복수 개의 입력 영역(I1, I2, I3), 복수 개의 입력 영역(I1, I2, I3)이 모이는 교차 영역(C), 및 상기 교차 영역(C)으로부터 뻗어 나오는 출력 영역(O)을 포함한다. 제1 자성층(21)은 강자성체로 구성될 수 있으며, 다수결 게이트 역할을 할 수 있다. 제1 자성층(21)은 도 1을 통해 설명한, 스핀 토크 다수결 게이트 소자(200)에 상응할 수 있으므로, 설명을 생략하기로 한다. The first magnetic layer 21 includes a plurality of input regions (I1, I2, I3), an intersection region (C) in which a plurality of input regions (I1, I2, I3) gather, and an output extending from the intersection region (C). It includes a region (O). The first magnetic layer 21 may be formed of a ferromagnetic material, and may serve as a majority gate. Since the first magnetic layer 21 may correspond to the spin torque majority gate device 200 described with reference to FIG. 1, a description thereof will be omitted.

본 발명의 일 실시예에 따른 논리 게이트 소자(100)는 제1 자성층(21)의 출력 영역(O)의 일 면에 형성된 비자성 금속층(22)과, 비자성 금속층(22)에 대하여 제1 자성층(21)의 반대 면에 형성된 제2 자성층(25)을 더 포함할 수 있다. 제2 자성층(25) 역시 제1 자성층(21)과 마찬가지로 강자성체로 구성될 수 있으며, 제1 자성층(21)과 동일한 물질로 구성되거나 다른 물질로 구성될 수 있다. 제1 자성층(21) 및/또는 제2 자성층(25)은 예를 들면, 코발트(Co)를 포함할 수 있으나, 이에 한정되지 않는다. 제2 자성층(25)에서도, 제1 자성층(21)과 마찬가지로, 스핀 토크에 기초하여 자구벽이 이동할 수 있다. The logic gate device 100 according to an embodiment of the present invention includes a first non-magnetic metal layer 22 and a non-magnetic metal layer 22 formed on one surface of the output region O of the first magnetic layer 21. A second magnetic layer 25 formed on the opposite surface of the magnetic layer 21 may be further included. Like the first magnetic layer 21, the second magnetic layer 25 may be formed of a ferromagnetic material, and may be formed of the same material as the first magnetic layer 21 or a different material. The first magnetic layer 21 and/or the second magnetic layer 25 may include, for example, cobalt (Co), but are not limited thereto. In the second magnetic layer 25 as well, similarly to the first magnetic layer 21, the magnetic domain wall may move based on the spin torque.

본 발명의 일 실시예에 따른 논리 게이트 소자(100)에서, 자구벽은 제1 자성층(21) 및 제2 자성층을 따라 이동할 수 있다. In the logic gate device 100 according to an embodiment of the present invention, the magnetic domain wall may move along the first magnetic layer 21 and the second magnetic layer.

본 발명의 일 실시예에 따른 논리 게이트 소자(100)는, 제1 자성층(21)과 제2 자성층(25) 사이에 비자성 금속층(22)이 삽입된 구조일 수 있다. 따라서, 도 2에서는 제1 자성층(21)의 상면에 비자성 금속층(22)이 형성되고, 비자성 금속층(22)의 상면에 제2 자성층(25)이 형성된 구조가 도시되었지만, 실시예에 따라, 제1 자성층(21)의 하면에 비자성 금속층(22)이 형성되고, 비자성 금속층(22)의 하면에 제2 자성층(25)이 형성될 수도 있다. 비자성 금속층(22)은 예를 들면, 루테늄(ruthenium, Ru)을 포함할 수 있으나, 이에 한정되지 않는다. The logic gate device 100 according to an embodiment of the present invention may have a structure in which a nonmagnetic metal layer 22 is inserted between the first magnetic layer 21 and the second magnetic layer 25. Accordingly, in FIG. 2, a structure in which a non-magnetic metal layer 22 is formed on the upper surface of the first magnetic layer 21 and a second magnetic layer 25 is formed on the upper surface of the non-magnetic metal layer 22 is illustrated. , A nonmagnetic metal layer 22 may be formed on the lower surface of the first magnetic layer 21, and a second magnetic layer 25 may be formed on the lower surface of the nonmagnetic metal layer 22. The non-magnetic metal layer 22 may include, for example, ruthenium (Ru), but is not limited thereto.

비자성 금속층(22)의 두께에 따라 제1 자성층(21)과 제2 자성층(25)은 서로 반대의 자화 방향은 선호하거나 또는 서로 동일한 자화 방향을 선호할 수 있다. 다시 말하면, 비자성 금속층(22)의 두께가 제1 범위 내이면, 제1 자성층(21)의 자화 방향과 제2 자성층(25)의 자화 방향은 서로 반대로 형성될 수 있으며, 비자성 금속층(22)의 두께가 상기 제1 범위와 다른 제2 범위 내이면, 제1 자성층(21)의 자화 방향과 제2 자성층(25)의 자화 방향은 서로 동일하게 형성될 수 있다. Depending on the thickness of the non-magnetic metal layer 22, the first magnetic layer 21 and the second magnetic layer 25 may prefer opposite magnetization directions or may prefer the same magnetization directions. In other words, when the thickness of the nonmagnetic metal layer 22 is within the first range, the magnetization direction of the first magnetic layer 21 and the magnetization direction of the second magnetic layer 25 may be formed opposite to each other, and the nonmagnetic metal layer 22 If the thickness of) is within a second range different from the first range, the magnetization direction of the first magnetic layer 21 and the magnetization direction of the second magnetic layer 25 may be formed to be the same.

예를 들어, 비자성 금속층(22)의 두께가 상기 제1 범위 내이면, 제1 자성층(21), 비자성 금속층(22), 제2 자성층(25)은 합성 반강자성(synthetic antiferromagnet)을 띨 수 있다. 상기 제1 범위는 예를 들면 0.5 nm 내지 1 nm일 수 있으며, 상기 비자성 금속층(22)의 두께는 바람직하게는 0.8 nm일 수 있으나, 이에 한정되는 것은 아니다. For example, if the thickness of the non-magnetic metal layer 22 is within the first range, the first magnetic layer 21, the non-magnetic metal layer 22, and the second magnetic layer 25 have a synthetic antiferromagnet. I can. The first range may be, for example, 0.5 nm to 1 nm, and the thickness of the non-magnetic metal layer 22 may preferably be 0.8 nm, but is not limited thereto.

본 발명의 일 실시예에 따르면, 비자성 금속층(22)의 두께가 상기 제1 범위 내이면, 제1 자성층(21) 및 제2 자성층(25)은 항상 서로 반대되는 자화 "?향?* 가질 수 있으므로, 제1 자성층(21), 비자성 금속층(22), 및 제2 자성층(25)이 적층된 영역은 NOT 게이트 역할을 할 수 있다. According to an embodiment of the present invention, when the thickness of the non-magnetic metal layer 22 is within the first range, the first magnetic layer 21 and the second magnetic layer 25 always have opposite magnetization "? direction?*" Therefore, a region in which the first magnetic layer 21, the non-magnetic metal layer 22, and the second magnetic layer 25 are stacked may serve as a NOT gate.

구체적으로, 제1 자성층(21)의 제1, 제2, 제3 입력 영역(I1, I2, I3)을 통해 논리 값 0 또는 1에 대응하는 신호(즉, 자화 방향)가 입력될 수 있고, 이들 중 다수의 입력 값에 대응하는 신호(즉, 자화 방향)가 제1 자성층(21)의 출력 영역(O)으로 출력될 수 있다. 이러한 입력 및 출력은 자구벽의 이동에 의해 이루어질 수 있다. 한편 비자성 금속층(22)의 두께가 상기 제1 범위 내이면, 제1 자성층(21)의 출력 영역(O)의 상부에 위치한 제2 자성층(25)에는, 제1 자성층(21)의 출력 영역(O)에 형성된 자화 방향과 반대 방향의 자화가 형성될 수 있으므로, 제2 자성층(25)은, 제1 자성층(21)의 출력 영역(O)으로 출력되는 논리값(즉, 0 또는 1)과 반대의 논리값을 출력할 수 있다. 따라서 비자성 금속층(22)의 두께가 상기 제1 범위 내이면, 제1 자성층(21), 비자성 금속층(22), 및 제2 자성층(25)이 겹쳐진 영역은 NOT 함수 역할을 할 수 있다. Specifically, a signal corresponding to a logic value of 0 or 1 (ie, a magnetization direction) may be input through the first, second, and third input regions I1, I2, and I3 of the first magnetic layer 21, Signals corresponding to a plurality of input values (ie, magnetization directions) among them may be output to the output region O of the first magnetic layer 21. These inputs and outputs can be made by the movement of the magnetic domain wall. On the other hand, if the thickness of the non-magnetic metal layer 22 is within the first range, the second magnetic layer 25 located above the output area O of the first magnetic layer 21 includes an output area of the first magnetic layer 21. Since magnetization in a direction opposite to the magnetization direction formed in (O) can be formed, the second magnetic layer 25 has a logic value (ie, 0 or 1) output to the output region O of the first magnetic layer 21 The opposite logical value can be output. Therefore, when the thickness of the non-magnetic metal layer 22 is within the first range, a region in which the first magnetic layer 21, the non-magnetic metal layer 22, and the second magnetic layer 25 overlap may serve as a NOT function.

본 발명의 일 실시예에 따르면, 제2 자성층(25)은, 논리 게이트 소자(100)의 출력 단에 상응할 수 있다. 제2 자성층(25)은 다른 단위 논리 소자(예: 다수결 게이트 소자(200), 논리 게이트 소자(100) 등)의 입력 단으로 사용될 수 있다. 예를 들면, 제2 자성층(25)은, 다음 단계의 논리 소자의 입력 영역과 연결될 수 있다.According to an embodiment of the present invention, the second magnetic layer 25 may correspond to an output terminal of the logic gate device 100. The second magnetic layer 25 may be used as an input terminal of another unit logic device (eg, the majority gate device 200, the logic gate device 100, etc.). For example, the second magnetic layer 25 may be connected to an input region of a logic element in a next step.

이와 같이 본 발명은, 제1 자성층(21), 소정의 두께 범위의 비자성 금속층(22), 및 제2 자성층(25)의 적층 구조를 통해, NOT 함수가 포함된 논리 소자(예: NAND 게이트 소자 및 NOR 게이트 소자)를 구현할 수 있다. 이를 통해 본 발명은, NAND 논리 회로 및 NOR 논리 회로를 구현함에 있어서 공정 과정을 획기적으로 단순화 및 간소화시킬 수 있다. As described above, the present invention provides a logic device including a NOT function (eg, a NAND gate) through a stacked structure of the first magnetic layer 21, the non-magnetic metal layer 22 having a predetermined thickness range, and the second magnetic layer 25. Devices and NOR gate devices) can be implemented. Through this, the present invention can dramatically simplify and simplify the process process in implementing the NAND logic circuit and the NOR logic circuit.

한편, 본 발명의 일 실시예에 따르면, 비자성 금속층(22)의 두께가 상기 제2 범위 내이면, 제1 자성층(21) 및 제2 자성층(25)은 항상 서로 동일한 자화 "?향?* 가지므로, 제1 자성층(21), 비자성 금속층(22), 및 제2 자성층(25)을 포함하는, 논리 게이트 소자(100)는 다수결 게이트 소자(200)와 마찬가지로, AND 게이트 소자 또는 OR 게이트 소자로 기능할 수 있다. 즉, 비자성 금속층(22)의 두께가 상기 제2 범위 내인 경우, 제1, 제2, 제3 입력 영역(I1, I2, I3) 중 하나의 입력 값을 0으로 설정하면 논리 게이트 소자(100)는 AND 게이트 소자로 이용될 수 있고, 제1, 제2, 제3 입력 영역(I1, I2, I3) 중 하나의 입력 값을 1로 설정하면 논리 게이트 소자(100)는 OR 게이트 소자로 이용될 수 있다. 즉 비자성 금속층(22)의 두께가 상기 제2 범위 내인 논리 게이트 소자(100)는, AND 게이트 소자 또는 OR 게이트 소자로 재구성(reconfigurable) 가능하다. Meanwhile, according to an embodiment of the present invention, when the thickness of the non-magnetic metal layer 22 is within the second range, the first magnetic layer 21 and the second magnetic layer 25 always have the same magnetization "? Therefore, the logic gate device 100 including the first magnetic layer 21, the non-magnetic metal layer 22, and the second magnetic layer 25, like the majority gate device 200, is an AND gate device or an OR gate. In other words, when the thickness of the non-magnetic metal layer 22 is within the second range, an input value of one of the first, second, and third input regions I1, I2, and I3 is set to 0. When set, the logic gate device 100 can be used as an AND gate device, and when one of the first, second, and third input regions I1, I2, and I3 is set to 1, the logic gate device 100 ) May be used as an OR gate device, that is, the logic gate device 100 in which the thickness of the non-magnetic metal layer 22 is within the second range can be reconfigured as an AND gate device or an OR gate device.

한편 본 발명의 일 실시예에 따르면, 비자성 금속층(22) 및 제2 자성층(25)은, 제1 자성층(21)의 교차 영역(C) 및 출력 영역(O) 모두에 겹쳐지도록 형성될 수 있다. Meanwhile, according to an embodiment of the present invention, the non-magnetic metal layer 22 and the second magnetic layer 25 may be formed to overlap both the crossing region C and the output region O of the first magnetic layer 21. have.

제1 자성층(21)의 교차 영역(C) 및 출력 영역(O)의 상부에 비자성 금속층(22) 및 제2 자성층(25)을 형성함으로써, 제2 자성층(25)은, 제1 자성층(21)이 다수결 게이트로써 기능하기 위해 필요한 피닝(pinning) 역할을 수행할 수 있다. By forming the nonmagnetic metal layer 22 and the second magnetic layer 25 on the crossing region C and the output region O of the first magnetic layer 21, the second magnetic layer 25 is formed of the first magnetic layer ( 21) can perform the pinning role required to function as a majority vote.

예를 들면, 제1 자성층(21)이 다수결 게이트로 기능하기 위해서는, 제1, 제2, 제3 입력 영역(I1, I2, I3)을 통해 입력되는 세 개의 입력 중 공통된 둘 또는 세 입력 값에 대응하는 논리값을 출력해야 하므로, 한 입력 값에 의해 교차 영역(C)의 자화 방향이 뒤집히게 해서는 안 된다. 이에, 비자성 금속층(22) 및 제2 자성층(25)은, 한 입력 값에 의해서는 제1 자성층(21)의 교차 영역(C)의 자화 방향이 뒤집히지 않도록 제1 자성층(21)의 교차 영역(C)의 자화 방향을 붙잡아주는 역할을 할 수 있다. 다시 말하면, 비자성 금속층(22) 및 제2 자성층(25)은, 공통된 둘 또는 세 입력 값에 따라서만 교차 영역(C)의 자화 방향이 뒤집힐 수 있도록, 제1 자성층(21)의 교차 영역(C)이 자화 방향의 변화에 저항력을 가지도록 할 수 있다. 이를 피닝(pinning) 역할이라고 지칭할 수 있다. For example, in order for the first magnetic layer 21 to function as a majority gate, a common two or three input values among three inputs input through the first, second, and third input regions I1, I2, I3 Since the corresponding logical value must be output, the magnetization direction of the crossing region C must not be reversed by one input value. Accordingly, the non-magnetic metal layer 22 and the second magnetic layer 25 cross the first magnetic layer 21 so that the magnetization direction of the cross region C of the first magnetic layer 21 is not reversed by one input value. It can play a role of holding the magnetization direction of the region (C). In other words, the non-magnetic metal layer 22 and the second magnetic layer 25 are the cross-regions of the first magnetic layer 21 so that the magnetization direction of the cross-region C can be reversed only according to two or three common input values. C) It can be made to have resistance to the change of magnetization direction. This may be referred to as a pinning role.

이러한 피닝 역할을 위해 비자성 금속층(22) 및 제2 자성층(25)은, 제1 자성층(21)의 교차 영역(C) 및 출력 영역(O)의 상부(또는 하부)에 형성될 수 있다. For this pinning role, the non-magnetic metal layer 22 and the second magnetic layer 25 may be formed on the crossing region C of the first magnetic layer 21 and the upper (or lower) of the output region O.

제2 자성층(25)은, 비자성 금속층(22)의 두께가 제1 범위 내인 경우와 제2 범위 내인 경우 모두, 제1 자성층(21)에 대하여 상술한 바와 같은 피닝 역할을 할 수 있다. The second magnetic layer 25 may perform a pinning role as described above with respect to the first magnetic layer 21 both when the thickness of the non-magnetic metal layer 22 is within the first range and the second range.

도 3은 본 발명의 일 실시예에 따른 논리 게이트 소자(100)에서, 비자성 금속층(22)을 포함하는 영역의 단면도이다. 도 3에 도시된 단면도는, 예를 들면, 교차 영역(C) 및 출력 영역(O)에 대응하는 부분의 단면도일 수 있다.3 is a cross-sectional view of a region including the non-magnetic metal layer 22 in the logic gate device 100 according to an embodiment of the present invention. The cross-sectional view shown in FIG. 3 may be, for example, a cross-sectional view of a portion corresponding to the crossing region C and the output region O.

도 3을 참조하면, 제1 자성층(21)의 교차 영역(C) 및 출력 영역(O)에 대응하는 부분은, 기판(10) 상에 형성된 버퍼층(20)과, 버퍼층(20)의 상면에 형성된 제1 자성층(21)과, 제1 자성층(21)의 상면에 차례로 형성된 비자성 금속층(22) 및 제2 자성층(25)과, 제2 자성층(25)의 상면에는 형성된 캡핑(capping) 층을 포함할 수 있다. 본 발명의 일 실시예에 따른 논리 게이트 소자(100)는 제1 자성층(21), 비자성 금속층(22), 제2 자성층(25)에 더하여, 기판(10), 버퍼층(20), 캡핑 층(30)을 더 포함함으로써, 실제 논리 회로를 구현하기 위한 소자로 이용될 수 있다.Referring to FIG. 3, portions corresponding to the crossing region C and the output region O of the first magnetic layer 21 are formed on the buffer layer 20 and the upper surface of the buffer layer 20. The formed first magnetic layer 21, the non-magnetic metal layer 22 and the second magnetic layer 25 sequentially formed on the upper surface of the first magnetic layer 21, and a capping layer formed on the upper surface of the second magnetic layer 25 It may include. In addition to the first magnetic layer 21, the non-magnetic metal layer 22, and the second magnetic layer 25, the logic gate device 100 according to an embodiment of the present invention includes a substrate 10, a buffer layer 20, and a capping layer. By further including (30), it can be used as an element for implementing an actual logic circuit.

본 발명의 일 실시예에 따른 논리 게이트 소자(100)는, 비자성 금속층(22)의 두께에 따라, AND 게이트 및 OR 게이트로 재구성 가능한 소자로 제작되거나, 또는 NAND 게이트 및 NOR 게이트로 재구성 가능한 소자로 제작될 수 있다. The logic gate device 100 according to an embodiment of the present invention is manufactured as a device reconfigurable as an AND gate and an OR gate, or a device reconfigurable as a NAND gate and a NOR gate, depending on the thickness of the non-magnetic metal layer 22 Can be made with

일 실시예에 따르면, 비자성 금속층(22)의 두께가 제1 범위(예: 0.5 nm 내지 1.0 nm) 내이면, 제1 자성층(21)의 교차 영역(C)과 출력 영역(O), 비자성 금속층(22), 및 제2 자성층(25)의 적층 구조는 NOT 연산 기능을 수행할 수 있어서, 논리 게이트 소자(100)는 NAND 게이트 및 NOR 게이트로 재구성 가능한 소자로 이용될 수 있다. According to an embodiment, when the thickness of the non-magnetic metal layer 22 is within a first range (for example, 0.5 nm to 1.0 nm), the cross region C and the output region O of the first magnetic layer 21 Since the stacked structure of the metal layer 22 and the second magnetic layer 25 can perform a NOT operation function, the logic gate device 100 can be used as a device reconfigurable as a NAND gate and a NOR gate.

일 실시예에 따르면, 비자성 금속층(22)의 두께가 상기 제1 범위와 다른 제2 범위 내이면, 제1 자성층(21)의 교차 영역(C)과 출력 영역(O)의 자화 방향과 제2 자성층(25)의 자화 방향이 동일할 수 있어서, 논리 게이트 소자(100)는 AND 게이트 및 OR 게이트로 재구성 가능한 소자로 이용될 수 있다. According to an embodiment, when the thickness of the non-magnetic metal layer 22 is within a second range different from the first range, the magnetization direction of the crossing region C and the output region O of the first magnetic layer 21 2 Since the magnetization direction of the magnetic layer 25 may be the same, the logic gate device 100 may be used as a device reconfigurable as an AND gate and an OR gate.

도 4는 본 발명의 일 실시예에 따른 논리 게이트 소자(100)가 NAND 게이트 소자 및 NOR 게이트 소자로 재구성 가능함(reconfigurable)을 나타내는 도면이다. 도 4의 논리 게이트 소자(100)는, 비자성 금속층(22)의 두께가 제1 범위 내를 만족하도록 제작된 것을 가정한다. 4 is a diagram illustrating that the logic gate device 100 according to an embodiment of the present invention is reconfigurable as a NAND gate device and a NOR gate device. It is assumed that the logic gate element 100 of FIG. 4 is manufactured so that the thickness of the non-magnetic metal layer 22 is within the first range.

도 4를 참조하면, 본 발명의 일 실시예에 따른 논리 게이트 소자(100)는, 제1 입력 영역(I1), 제2 입력 영역(I2), 제3 입력 영역(I3) 중 하나의 입력 값을 0으로 설정하면 NAND 게이트 소자(101)로 기능할 수 있다. 구체적으로, 제1 자성층(21)의 제1, 제2, 제3 입력 영역(I1, I2, I3) 중 한 입력 영역(예: I3)의 자화 방향을, 논리값 0에 대응하는 자화 방향(예: -z 방향)으로 고정하면, 나머지 두 입력 영역(예: I1, I2)의 입력 값의 NAND 연산의 결과가 제2 자성층(25)을 통해 출력될 수 있다. 즉, NAND 연산의 결과 값에 대응하는 자화 방향으로 제2 자성층(25)이 자화될 수 있다.Referring to FIG. 4, the logic gate device 100 according to an embodiment of the present invention includes an input value of one of a first input area I1, a second input area I2, and a third input area I3. When is set to 0, the NAND gate device 101 can function. Specifically, the magnetization direction of one of the first, second, and third input areas I1, I2, and I3 of the first magnetic layer 21 (e.g., I3) is a magnetization direction corresponding to the logic value 0 ( Example: When fixed to the -z direction), the result of the NAND operation of the input values of the other two input regions (eg, I1 and I2) may be output through the second magnetic layer 25. That is, the second magnetic layer 25 may be magnetized in a magnetization direction corresponding to a result of the NAND operation.

논리 게이트 소자(100)는, 제1 입력 영역(I1), 제2 입력 영역(I2), 제3 입력 영역(I3) 중 하나의 입력 값을 1로 설정하면 NOR 게이트 소자(102)로 기능할 수 있다. 구체적으로, 제1 자성층(21)의 제1, 제2, 제3 입력 영역(I1, I2, I3) 중 한 입력 영역(예: I3)의 자화 방향을, 논리값 1에 대응하는 자화 방향(예: +z 방향)으로 고정하면, 나머지 두 입력 영역(예: I1, I2)의 입력 값의 NOR 연산의 결과가 제2 자성층(25)을 통해 출력될 수 있다. 즉, NOR 연산의 결과 값에 대응하는 자화 방향으로 제2 자성층(25)이 자화될 수 있다.The logic gate device 100 functions as the NOR gate device 102 when one of the first input region I1, the second input region I2, and the third input region I3 is set to 1. I can. Specifically, the magnetization direction of one of the first, second, and third input areas I1, I2, and I3 of the first magnetic layer 21 (e.g., I3) is the magnetization direction corresponding to the logic value 1 ( Example: If fixed to the +z direction), the result of the NOR operation of the input values of the other two input areas (eg, I1 and I2) may be output through the second magnetic layer 25. That is, the second magnetic layer 25 may be magnetized in a magnetization direction corresponding to a result of the NOR operation.

따라서 본 발명의 일 실시예에 따르면, 논리 게이트 소자(100) 세 개의 입력 영역 중 하나의 입력 신호를 조절하여 논리 게이트 소자(100)를 NAND 게이트 소자(101) 또는 NOR 게이트 소자(102)로 재구성 가능하다. Accordingly, according to an embodiment of the present invention, the logic gate device 100 is reconfigured as the NAND gate device 101 or the NOR gate device 102 by controlling an input signal of one of the three input regions of the logic gate device 100. It is possible.

도 5는 본 발명의 일 실시예에 따른 자구벽 이동 방식의 논리 게이트 소자(100)의 제조 방법을 나타낸다. 도 5에 도시된 도면들은, x-z 평면에 평행한 단면을 나타낼 수 있다. 5 shows a method of manufacturing the logic gate device 100 of the magnetic domain wall movement method according to an embodiment of the present invention. The drawings shown in FIG. 5 may represent a cross section parallel to the x-z plane.

도 5를 참조하면, 먼저 S1에서 기판(10) 상에 금속 나노 와이어(11)를 형성할 수 있다. 예를 들면, 기판(10) 상에 전자 빔 리소그래피를 이용하여 나노 와이어(11)를 형성할 수 있으며, 금속 나노 와이어(11)는 예를 들면 백금(Pt) 나노 와이어일 수 있다. 금속 나노 와이어(11)는, 제1 자성층(21)의 입력 영역(I1, I2, I3)에 스핀 토크 또는 자구벽을 발생시키기 위하여 전류를 흘리기 위한 구조일 수 있다. 따라서 금속 나노 와이어(11)는 제1 자성층(21)의 입력 영역(예: I1, I2, I3)과 접촉할 수 있다. Referring to FIG. 5, first, a metal nanowire 11 may be formed on the substrate 10 in S1. For example, the nanowire 11 may be formed on the substrate 10 by using electron beam lithography, and the metal nanowire 11 may be, for example, a platinum (Pt) nanowire. The metal nanowire 11 may have a structure for flowing a current to generate a spin torque or a magnetic domain wall in the input regions I1, I2, I3 of the first magnetic layer 21. Therefore, the metal nanowire 11 may contact the input regions (eg, I1, I2, I3) of the first magnetic layer 21.

금속 나노 와이어(11)의 길이 방향(예: y축 방향)과 제1 자성층(21)의 입력 영역(예: I1, I2, I3)의 길이 방향은 서로 수직으로 형성될 수 있다. 예를 들면 도 5에서 금속 나노 와이어(11)는 제1 자성층(21)의 제2 입력 영역(I2)과 접촉될 수 있고, 금속 나노 와이어(11)는 y축 방향을 따라 형성되고 제1 자성층(21)의 제2 입력 영역(I2)은 x축 방향을 따라 형성될 수 있다. The length direction of the metal nanowire 11 (eg, y-axis direction) and the length direction of the input region (eg, I1, I2, I3) of the first magnetic layer 21 may be formed perpendicular to each other. For example, in FIG. 5, the metal nanowire 11 may contact the second input region I2 of the first magnetic layer 21, and the metal nanowire 11 is formed along the y-axis direction and the first magnetic layer The second input area I2 of 21 may be formed along the x-axis direction.

S2에서 기판(10) 상에 버퍼층(20)을 형성 또는 패시베이션(passivation)할 수 있다. 일 실시예에 따르면, 기판 상에 형성된 금속 나노 와이어(11)를 커버하도록 PVD(physical physical vapor deposition) 또는 CVD(chemical vapor deposition) 방법으로 버퍼층(20)을 증착할 수 있다. 버퍼층(20)은 예를 들면 SiO2 또는 Si3N4를 포함할 수 있으며, 이에 한정되지 않는다. 이후 금속 나노 와이어(11)의 상면이 노출되도록 버퍼층(20)을 폴리싱(polishing) 가공할 수 있다. 예를 들면, 시료 표면 가공 시스템(target surfacing system)을 이용하여 버퍼층(20)을 하드 폴리싱(hard polishing) 또는 기계적 연마(mechanical polishing)하고, 이후 초정밀 이온 폴리싱 시스템(precision ion polishing system)을 이용하여 버퍼층(20)을 소프트 폴리싱할 수 있다. 그 결과 버퍼층(20)은, 기판(10)의 상면을 커버하되 금속 나노 와이어(11)의 상면이 노출되도록 형성될 수 있다. 따라서 버퍼층(20)은 금속 나노 와이어(11)와 동일한 층을 형성할 수 있다. 즉, 버퍼층(20)의 상면은, 금속 나노 와이어(11)의 상면과 동일할 수 있다. In S2, the buffer layer 20 may be formed or passivated on the substrate 10. According to an embodiment, the buffer layer 20 may be deposited by a physical physical vapor deposition (PVD) or chemical vapor deposition (CVD) method to cover the metal nanowire 11 formed on the substrate. The buffer layer 20 may include, for example, SiO 2 or Si 3 N 4 , but is not limited thereto. Thereafter, the buffer layer 20 may be polished so that the upper surface of the metal nanowire 11 is exposed. For example, hard polishing or mechanical polishing of the buffer layer 20 using a target surfacing system, and then using a precision ion polishing system. The buffer layer 20 may be soft polished. As a result, the buffer layer 20 may be formed to cover the upper surface of the substrate 10 but expose the upper surface of the metal nanowire 11. Therefore, the buffer layer 20 may form the same layer as the metal nanowire 11. That is, the upper surface of the buffer layer 20 may be the same as the upper surface of the metal nanowire 11.

S3에서 상기 금속 나노 와이어(11) 및 버퍼층(20)의 상부에, 제1 자성층(21)을 형성할 수 있다. 일 예를 들면, 전자 빔 리소그래피를 이용하여 제1 자성층(21)을 패터닝할 수 있다. 이 때, 구현하고자 하는 논리 회로의 레이아웃에 따라, 다수의 단위 논리 게이트 소자(예: 100, 200)의 제1 자성층(21)을 한 번에 패터닝할 수 있다. 한편 도 5의 단면도에는 x축 방향을 따라 형성된 제1 자성층(21)의 제2 입력 영역(I2)만 나타나지만, y축 방향을 따라 제1 자성층(21)의 제1 입력 영역(I1) 및 제3 입력 영역(I3)도 형성될 수 있다. In S3, a first magnetic layer 21 may be formed on the metal nanowire 11 and the buffer layer 20. For example, the first magnetic layer 21 may be patterned using electron beam lithography. In this case, according to the layout of the logic circuit to be implemented, the first magnetic layers 21 of a plurality of unit logic gate devices (eg, 100, 200) may be patterned at once. Meanwhile, in the cross-sectional view of FIG. 5, only the second input area I2 of the first magnetic layer 21 formed along the x-axis direction is shown, but the first input area I1 and the first input area I1 of the first magnetic layer 21 are shown along the y-axis direction. A 3 input area I3 may also be formed.

S4에서 제1 자성층(21)의 상부에 비자성 금속층(22) 및 수직자기이방성(perpendicular magnetic anisotropy, PMA) 층(23)을 형성할 수 있다. 비자성 금속층(22)은, 제1 자성층(21)이 다수결 게이트로 기능하게 하기 위하여, 제1 자성층(21)의 교차 영역(C) 및 출력 영역(O)을 피닝(pinning)하기 위해 삽입되는 층이고, 수직자기이방성 층(23)은, 다른 논리 게이트 소자의 입력 단의 높이를, 비자성 금속층(22)의 높이와 동일하게 만들기 위한 층이다. 또한, 비자성 금속층(22)은, 제1 범위 내의 두께로 적층된 경우 NOT 함수 기능을 위한 층으로, 논리 게이트 소자(100)를 NAND 게이트 소자 및/또는 NOR 게이트 소자로 구현시키는 기능을 할 수 있다. In S4, a non-magnetic metal layer 22 and a perpendicular magnetic anisotropy (PMA) layer 23 may be formed on the first magnetic layer 21. The non-magnetic metal layer 22 is inserted for pinning the crossing region C and the output region O of the first magnetic layer 21 in order to make the first magnetic layer 21 function as a majority gate. It is a layer, and the perpendicular magnetic anisotropy layer 23 is a layer for making the height of the input end of another logic gate element equal to the height of the non-magnetic metal layer 22. In addition, the non-magnetic metal layer 22 is a layer for a NOT function function when stacked to a thickness within the first range, and may function to implement the logic gate device 100 as a NAND gate device and/or a NOR gate device. have.

수직자기이방성 층(23)은 강자성체로 구성될 수 있으며, 예를 들면, 제1 자성층(21) 및/또는 제2 자성층(25)과 동일한 물질로 형성될 수 있다. 수직자기이방성 층(23)의 자화 방향은, 수직자기이방성 층(23)이 형성된 상기 다른 논리 게이트 소자에서 제1 자성층(21)의 자화 방향과 동일할 수 있다. The perpendicular magnetic anisotropy layer 23 may be formed of a ferromagnetic material, for example, may be formed of the same material as the first magnetic layer 21 and/or the second magnetic layer 25. The magnetization direction of the perpendicular magnetic anisotropy layer 23 may be the same as the magnetization direction of the first magnetic layer 21 in the other logic gate device in which the perpendicular magnetic anisotropy layer 23 is formed.

비자성 금속층(22) 및 수직자기이방성(PMA) 층(23)은 전자 빔 리소그래피로 패터닝될 수 있다. The non-magnetic metal layer 22 and the perpendicular magnetic anisotropy (PMA) layer 23 may be patterned by electron beam lithography.

비자성 금속층(22)은 본 발명의 일 실시예에 따른 논리 게이트 소자(100)의 제1 자성층(21)의 교차 영역(C) 및 출력 영역(O)의 상부에 적층될 수 있고, 수직자기이방성 층(23)은, 다른 논리 게이트 소자의 제1 자성층(21)의 입력 영역의 상부에 적층될 수 있다. 비자성 금속층(22)의 높이와 수직자기이방성 층(23)의 두께는 동일할 수 있다. The non-magnetic metal layer 22 may be stacked on top of the crossing region C and the output region O of the first magnetic layer 21 of the logic gate device 100 according to an embodiment of the present invention. The anisotropic layer 23 may be stacked on the input region of the first magnetic layer 21 of another logic gate device. The height of the nonmagnetic metal layer 22 and the thickness of the perpendicular magnetic anisotropy layer 23 may be the same.

도시되지는 않았지만, 예를 들면 S3과 S4 사이에 제1 자성층(21)의 높이에 상응하도록 버퍼층을 패시베이션(passivation)할 수도 있다. Although not shown, for example, the buffer layer may be passivated to correspond to the height of the first magnetic layer 21 between S3 and S4.

S5에서, 제1 자성층(21), 비자성 금속층(22), 및 수직자기이방성 층(23) 상에 버퍼층(24)을 증착 또는 패시베이션할 수 있다. 일 실시예에 따르면, 버퍼층(24)이 제1 자성층(21), 비자성 금속층(22), 및 수직자기이방성 층(23)을 커버하도록, PVD 또는 CVD 방법으로 버퍼층(24)을 증착할 수 있다. 버퍼층(24)은 예를 들면 SiO2 또는 Si3N4를 포함할 수 있으며, 이에 한정되지 않는다.In S5, the buffer layer 24 may be deposited or passivated on the first magnetic layer 21, the non-magnetic metal layer 22, and the perpendicular magnetic anisotropy layer 23. According to an embodiment, the buffer layer 24 may be deposited by PVD or CVD so that the buffer layer 24 covers the first magnetic layer 21, the non-magnetic metal layer 22, and the perpendicular magnetic anisotropy layer 23. have. The buffer layer 24 may include, for example, SiO 2 or Si 3 N 4 , but is not limited thereto.

S6에서 비자성 금속층(22) 및 수직자기이방성 층(23)의 상면이 노출되도록 버퍼층(24)을 폴리싱(polishing) 가공할 수 있다. 예를 들면, 시료 표면 가공 시스템(target surfacing system)을 이용하여 버퍼층(24)을 하드 폴리싱(hard polishing) 또는 기계적 연마(mechanical polishing)하고, 이후 초정밀 이온 폴리싱 시스템(precision ion polishing system)을 이용하여 버퍼층(24)을 소프트 폴리싱할 수 있다. 그 결과 버퍼층(24)의 상면은, 비자성 금속층(22) 및 수직자기이방성 층(23)의 상면과 동일할 수 있다. In S6, the buffer layer 24 may be polished so that the upper surfaces of the non-magnetic metal layer 22 and the perpendicular magnetic anisotropic layer 23 are exposed. For example, hard polishing or mechanical polishing of the buffer layer 24 using a target surfacing system, and then using a precision ion polishing system. The buffer layer 24 can be soft polished. As a result, the upper surface of the buffer layer 24 may be the same as the upper surface of the nonmagnetic metal layer 22 and the perpendicular magnetic anisotropy layer 23.

S7에서 비자성 금속층(22) 및 수직자기이방성 층(23)의 상면에 제2 자성층(25)을 형성할 수 있다. 제2 자성층(25)은, 비자성 금속층(22)의 상면 및 수직자기이방성 층(23)의 상면에 접촉하도록, 두 논리 게이트 소자를 연결하도록 배치될 수 있다. 도 5를 참조하면, 제2 자성층(25)은, 본 발명의 일 실시예에 따른 논리 게이트 소자(100)의 출력단이자, 다음 논리 게이트 소자의 입력단이 되므로, 논리 게이트 소자(100)의 출력 영역에 형성된 비자성 금속층(22)의 상면과, 다음 논리 게이트 소자의 입력 영역에 형성된 수직자기이방성 층(23)의 상면에 모두 접촉하도록 패터닝될 수 있다. 일 예를 들면, 전자 빔 리소그래피를 이용하여 제2 자성층(25)을 패터닝할 수 있다. 이 때, 구현하고자 하는 논리 회로의 레이아웃에 따라, 다수의 단위 논리 게이트 소자(예: 100, 200)들을 연결하는 복수 개의 제2 자성층(25)을 한 번에 패터닝할 수 있다In S7, the second magnetic layer 25 may be formed on the upper surfaces of the nonmagnetic metal layer 22 and the perpendicular magnetic anisotropy layer 23. The second magnetic layer 25 may be disposed to connect the two logic gate elements so as to contact the top surface of the nonmagnetic metal layer 22 and the top surface of the perpendicular magnetic anisotropy layer 23. Referring to FIG. 5, since the second magnetic layer 25 serves as an output terminal of the logic gate device 100 and an input terminal of the next logic gate device according to an embodiment of the present invention, the output region of the logic gate device 100 It may be patterned so as to contact both the top surface of the nonmagnetic metal layer 22 formed in the and the top surface of the perpendicular magnetic anisotropy layer 23 formed in the input region of the next logic gate device. For example, the second magnetic layer 25 may be patterned using electron beam lithography. At this time, according to the layout of the logic circuit to be implemented, a plurality of second magnetic layers 25 connecting a plurality of unit logic gate devices (eg, 100, 200) may be patterned at once.

한편, 제2 자성층(25)의 하부에 접촉된 수직자기이방성 층(23)의 자화 방향과, 수직자기이방성 층(23)의 하부에 접촉된 제1 자성층(21)의 자화 방향은, 모두 제2 자성층(25)의 자화 방향과 동일하다. 따라서 본 발명의 일 실시예에 따른 논리 게이트 소자(100)의 출력 영역에 형성된 제2 자성층(25)은, 다음 논리 게이트 소자의 입력 단으로 이용될 수 있다. On the other hand, the magnetization direction of the perpendicular magnetic anisotropy layer 23 in contact with the lower portion of the second magnetic layer 25 and the magnetization direction of the first magnetic layer 21 in contact with the lower portion of the perpendicular magnetic anisotropy layer 23 are all zero. 2 It is the same as the magnetization direction of the magnetic layer 25. Accordingly, the second magnetic layer 25 formed in the output region of the logic gate device 100 according to an embodiment of the present invention may be used as an input terminal of the next logic gate device.

마지막으로, S8에서 제2 자성층(25)의 상면을 덮도록, 캡핑 층(30)을 형성 또는 증착할 수 있다. Finally, in S8, the capping layer 30 may be formed or deposited to cover the upper surface of the second magnetic layer 25.

상술한 바와 같은 본 발명의 일 실시예에 따른 논리 게이트 소자(100)는, 비자성 금속층의 두께에 따라, AND 게이트 및 OR 게이트로 재구성 가능한 소자이거나, 또는 NAND 게이트 및 NOR 게이트로 재구성 가능한 소자일 수 있다.The logic gate device 100 according to an embodiment of the present invention as described above may be a device reconfigurable as an AND gate and an OR gate, or a device reconfigurable as a NAND gate and a NOR gate, depending on the thickness of the non-magnetic metal layer. I can.

예를 들면 본 발명의 일 실시예에 따른 논리 게이트 소자(100)는, 단순한 적층 구조만으로 NOT 연산 기능이 포함된 논리 게이트 소자를 구현할 수 있다. 또한 하나의 논리 게이트 소자(100)로, NAND 게이트 소자(101) 및 NOR 게이트 소자(102)를 재구성 가능할 수 있다. 또한, 단위 논리 게이트 소자(100) 안에서 NOT 연산이 수행된 논리값이 출력되도록 할 수 있어, 별도의 NOT 게이트 소자가 필요 없으며, 공정 난이도를 획기적으로 낮출 수 있다. 즉, 본 발명의 일 실시예에 따른 논리 게이트 소자(100)는, 별도의 NOT 게이트 없이도, 그 자체로써 NAND 게이트 및 NOR 게이트 기능을 할 수 있다. For example, the logic gate device 100 according to an embodiment of the present invention may implement a logic gate device including a NOT operation function only with a simple stacked structure. Also, with one logic gate device 100, the NAND gate device 101 and the NOR gate device 102 may be reconfigured. In addition, since a logic value on which a NOT operation is performed in the unit logic gate device 100 may be output, a separate NOT gate device is not required, and a process difficulty can be significantly reduced. That is, the logic gate device 100 according to an exemplary embodiment of the present invention may function as a NAND gate and a NOR gate without a separate NOT gate.

본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나, 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to an embodiment shown in the drawings, this is only exemplary, and those of ordinary skill in the art will understand that various modifications and variations of the embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

200: 다수결 게이트 소자
100: 논리 게이트 소자
10: 기판
11: 금속 나노 와이어
20, 24: 버퍼층
21: 제1 자성층
22: 비자성 금속층
25: 제2 자성층
23: 수직자기이방성 층
30: 캡핑 층200: majority gate element
100: logic gate element
10: substrate
11: metal nanowire
20, 24: buffer layer
21: first magnetic layer
22: non-magnetic metal layer
25: second magnetic layer
23: perpendicular magnetic anisotropy layer
30: capping layer

Claims (13)

복수 개의 입력 영역, 상기 복수 개의 입력 영역이 만나는 교차 영역, 및 상기 교차 영역에서 뻗어나오는 출력 영역을 포함하는 제1 자성층;
상기 제1 자성층의 상기 출력 영역 상에 형성된 비자성 금속층; 및
상기 비자성 금속층의 상면에 형성된 제2 자성층;을 포함하는,
자구벽 이동 방식의 논리 게이트 소자. A first magnetic layer including a plurality of input regions, an intersection region where the plurality of input regions meet, and an output region extending from the intersection region;
A non-magnetic metal layer formed on the output area of the first magnetic layer; And
Including; a second magnetic layer formed on the upper surface of the non-magnetic metal layer
A logic gate device of the magnetic domain wall movement method. 제1항에 있어서,
상기 비자성 금속층 및 상기 제2 자성층은, 상기 제1 자성층의 상기 교차 영역 및 상기 출력 영역의 상부에 위치한,
자구벽 이동 방식의 논리 게이트 소자. The method of claim 1,
The non-magnetic metal layer and the second magnetic layer are located above the crossing region of the first magnetic layer and the output region,
A logic gate device with magnetic domain wall movement method. 제1항에 있어서,
상기 제1 자성층의 상기 출력 영역의 자화 방향과 상기 제2 자성층의 자화 방향은 서로 반대인,
자구벽 이동 방식의 논리 게이트 소자. The method of claim 1,
The magnetization direction of the output area of the first magnetic layer and the magnetization direction of the second magnetic layer are opposite to each other,
A logic gate device with magnetic domain wall movement method. 제1항에 있어서,
상기 논리 게이트 소자의 출력은, 상기 제2 자성층의 자화 방향에 대응하는,
자구벽 이동 방식의 논리 게이트 소자. The method of claim 1,
The output of the logic gate element corresponds to the magnetization direction of the second magnetic layer,
The logic gate device of the magnetic domain wall movement method. 제1항에 있어서,
상기 복수 개의 입력 영역은, 세 개의 입력 영역으로 이루어지고,
상기 세 개의 입력 영역 중 하나의 입력 값의 설정에 따라 상기 논리 게이트 소자는 NAND 게이트 기능을 하거나 또는 NOR 게이트 기능을 할 수 있는,
자구벽 이동 방식의 논리 게이트 소자. The method of claim 1,
The plurality of input areas are composed of three input areas,
The logic gate device may function as a NAND gate or a NOR gate according to the setting of an input value of one of the three input regions,
A logic gate device with magnetic domain wall movement method. 제1항에 있어서,
상기 제2 자성층은, 상기 제1 자성층의 상기 출력 영역보다 더 돌출되며,
상기 제2 자성층의 상기 돌출된 부분은, 다른 논리 게이트 소자의 입력 영역에 연결되는,
자구벽 이동 방식의 논리 게이트 소자. The method of claim 1,
The second magnetic layer protrudes more than the output area of the first magnetic layer,
The protruding portion of the second magnetic layer is connected to an input region of another logic gate element,
The logic gate device of the magnetic domain wall movement method. 제6항에 있어서,
상기 제2 자성층의 상기 돌출된 부분은,
수직자기이방성 층을 통해 상기 다른 논리 게이트 소자의 입력 영역에 연결되며,
상기 수직자기이방성 층의 상면은, 상기 제2 자성층의 상기 돌출된 부분의 하면에 접촉하며,
상기 수직자기이방성 층의 하면은, 상기 다른 논리 게이트 소자의 입력 영역에 접촉하는,
자구벽 이동 방식의 논리 게이트 소자. The method of claim 6,
The protruding portion of the second magnetic layer,
Connected to the input region of the other logic gate device through a perpendicular magnetic anisotropy layer,
The upper surface of the perpendicular magnetic anisotropy layer is in contact with the lower surface of the protruding portion of the second magnetic layer,
The lower surface of the perpendicular magnetic anisotropy layer is in contact with the input region of the other logic gate element,
A logic gate device of the magnetic domain wall movement method. 제7항에 있어서,
상기 수직자기이방성 층의 두께는, 상기 비자성 금속층의 두께에 상응하는,
자구벽 이동 방식의 논리 게이트 소자. The method of claim 7,
The thickness of the perpendicular magnetic anisotropy layer corresponds to the thickness of the non-magnetic metal layer,
A logic gate device with magnetic domain wall movement method. 제1항에 있어서,
상기 제2 자성층은,
상기 복수 개의 입력 영역 중 하나의 입력 값에 의해 상기 제1 자성층의 상기 교차 영역의 자화 방향이 뒤집히지 않도록, 상기 제1 자성층의 상기 교차 영역의 자화 방향을 붙잡아주는 역할을 하는,
자구벽 이동 방식의 논리 게이트 소자.The method of claim 1,
The second magnetic layer,
Holding the magnetization direction of the intersection region of the first magnetic layer so that the magnetization direction of the intersection region of the first magnetic layer is not reversed by an input value of one of the plurality of input regions
A logic gate device of the magnetic domain wall movement method. 제1항에 있어서,
상기 비자성 금속층은,
상기 제1 자성층 및 상기 제2 자성층이 서로 반강자성을 띠도록 하는 제1 두께를 가지며,
상기 논리 게이트 소자는 상기 복수 개의 입력 영역 중 하나의 입력 값의 설정에 따라 NAND 게이트 기능을 하거나 또는 NOR 게이트 기능을 할 수 있는,
자구벽 이동 방식의 논리 게이트 소자.The method of claim 1,
The non-magnetic metal layer,
The first magnetic layer and the second magnetic layer have a first thickness such that they are antiferromagnetic to each other,
The logic gate element may function as a NAND gate or a NOR gate according to the setting of one input value among the plurality of input regions,
The logic gate device of the magnetic domain wall movement method. 제1항에 있어서,
상기 비자성 금속층은,
상기 제1 자성층 및 상기 제2 자성층이 서로 동일한 방향의 자화를 갖도록 하는 제2 두께를 가지며,
상기 논리 게이트 소자는 상기 복수 개의 입력 영역 중 하나의 입력 값의 설정에 따라 AND 게이트 기능을 하거나 또는 OR 게이트 기능을 할 수 있는,
자구벽 이동 방식의 논리 게이트 소자.The method of claim 1,
The non-magnetic metal layer,
The first magnetic layer and the second magnetic layer have a second thickness such that they have magnetization in the same direction,
The logic gate element can function as an AND gate or an OR gate according to the setting of one input value among the plurality of input regions,
A logic gate device with magnetic domain wall movement method. 복수 개의 입력 영역, 상기 복수 개의 입력 영역이 만나는 교차 영역, 및 상기 교차 영역에서 뻗어나오는 출력 영역을 포함하는 제1 자성층을 형성하는 단계와,
상기 제1 자성층의 상기 출력 영역 상에 비자성 금속층을 형성하는 단계와,
상기 비자성 금속층의 상면에 제2 자성층을 형성하는 단계를 포함하는,
자구벽 이동 방식의 논리 게이트 소자의 제조 방법.Forming a first magnetic layer including a plurality of input regions, an intersection region where the plurality of input regions meet, and an output region extending from the intersection region; and
Forming a non-magnetic metal layer on the output area of the first magnetic layer,
Including the step of forming a second magnetic layer on the upper surface of the non-magnetic metal layer,
A method of manufacturing a logic gate device using a magnetic domain wall movement method. 제12항에 있어서,
상기 제1 자성층, 상기 비자성 금속층, 및 상기 제2 자성층은, 전자 빔 리소그래피를 통해 패터닝되는,
자구벽 이동 방식의 논리 게이트 소자의 제조 방법.The method of claim 12,
The first magnetic layer, the non-magnetic metal layer, and the second magnetic layer are patterned through electron beam lithography,
A method of manufacturing a logic gate device using a magnetic domain wall movement method.
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