KR102190251B1

KR102190251B1 - Display panel and method of manufacturing the same

Info

Publication number: KR102190251B1
Application number: KR1020200030115A
Authority: KR
Inventors: 홍지윤; 김준걸; 이진원; 김기원
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-03-11
Filing date: 2020-03-11
Publication date: 2020-12-14
Also published as: KR20200032675A

Abstract

표시 패널은 베이스 기판, 상기 베이스 기판 상에 배치되는 게이트 패턴, 상기 게이트 패턴 상에 배치되는 데이터 패턴, 및 상기 게이트 패턴 및 상기 데이터 패턴 사이에 배치되는 제1 절연층을 포함한다. 상기 표시 패널은 영상이 표시 되는 표시 영역 및 상기 표시 영역에 인접하여 배치되는 검사 영역으로 나뉘어 진다. 상기 표시 영역에는 제1 방향으로 연장되는 복수의 게이트 라인들, 상기게이트 라인과 교차하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 데이터 라인들, 및 상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결되는 스위칭 소자가 배치된다. 상기 검사 영역에는, 각각이 상기 데이터 라인과 연결되고, 상기 제2 방향으로 연장되고, 상기 제1 방향으로 배열되는 제1 내지 제4 검사 라인들, 상기 제1 검사 라인과 연결되고, 상기 제1 검사 라인과 동일한 층으로부터 형성되는 제1 검사 패드, 상기 제2 검사 라인과 상기 제1 절연층을 통해 형성된 콘택홀을 통해 전기적으로 연결되고, 상기 제1 검사 패드와 상기 제2 방향으로 인접하여 배치되는 제2 검사 패드, 상기 제3 검사 라인과 연결되고, 상기 제3 검사 라인과 동일한 층으로부터 형성되고, 상기 제1 검사 패드와 상기 제1 방향으로 인접하여 배치되는 제3 검사 패드, 및 상기 제4 검사 라인과 상기 제1 절연층을 통해 형성된 콘택홀을 통해 전기적으로 연결되고, 상기 제3 검사 패드와 상기 제2 방향으로 인접하여 배치되는 제2 검사 패드가 배치된다. The display panel includes a base substrate, a gate pattern disposed on the base substrate, a data pattern disposed on the gate pattern, and a first insulating layer disposed between the gate pattern and the data pattern. The display panel is divided into a display area in which an image is displayed and an inspection area disposed adjacent to the display area. In the display area, a plurality of gate lines extending in a first direction, data lines intersecting the gate line and extending in a second direction perpendicular to the first direction, and the gate line and the data line are electrically The connected switching elements are arranged. In the test area, each of first to fourth test lines connected to the data line, extending in the second direction, and arranged in the first direction, connected to the first test line, and the first A first inspection pad formed from the same layer as an inspection line, electrically connected through a contact hole formed through the second inspection line and the first insulating layer, and disposed adjacent to the first inspection pad in the second direction A second test pad connected to the third test line, formed from the same layer as the third test line, and disposed adjacent to the first test pad in the first direction, and the third test pad 4 A second test pad is disposed that is electrically connected to the test line through a contact hole formed through the first insulating layer and is disposed adjacent to the third test pad in the second direction.

Description

Display panel and its manufacturing method TECHNICAL FIELD [DISPLAY PANEL AND METHOD OF MANUFACTURING THE SAME}

본 발명은 표시 패널 및 상기 표시 패널의 제조 방법에 관한 것으로, 보다 상세하게는 액정 표시 장치용 표시 패널 및 상기 표시 패널의 제조 방법에 관한 것이다The present invention relates to a display panel and a method of manufacturing the display panel, and more particularly, to a display panel for a liquid crystal display and a method of manufacturing the display panel.

일반적으로 액정 표시 장치는 두께가 얇고 무게가 가벼우며 전력소모가 낮은 장점이 있어, 모니터, 노트북, 휴대폰 등에 주로 사용된다. 이러한 액정 표시 장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시 패널 및 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리를 포함한다.In general, a liquid crystal display device is mainly used for monitors, notebook computers, mobile phones, etc. because of its thin thickness, light weight, and low power consumption. Such a liquid crystal display device includes a liquid crystal display panel that displays an image using a light transmittance of liquid crystal, and a backlight assembly that is disposed under the liquid crystal display panel to provide light to the liquid crystal display panel.

상기 액정 표시 장치는 액정의 특정한 분자 배열에 전압을 인가하여 분자 배열을 변환시키고, 이러한 분자 배열의 변환에 의해 발광하는 액정셀의 복굴절성, 선 광성, 2색성 및 광산란 특성 등의 광학적 성질의 변화를 시각 변화로 변환하여 영상을 표시하는 디스플레이 장치이다. The liquid crystal display changes the molecular arrangement by applying a voltage to a specific molecular arrangement of the liquid crystal, and changes in optical properties such as birefringence, optical rotation, dichroism, and light scattering characteristics of the liquid crystal cell that emit light by the conversion of the molecular arrangement It is a display device that displays an image by converting it into a visual change.

상기 액정 표시 패널의 제조 공정 중에 회로 배선의 검사를 수행한다. 상기액정 표시 패널은 상기 검사를 위한 검사 패드들이 상기 표시 패널의 가장자리에 위치하는 검사 영역에 형성되는데, 상기 검사 영역에는 영상이 표시 되지 않으므로, 상기 액정 표시 패널의 화소 수가 증가함에 따라, 상대적으로 상기 검사 영역이 좁아지는 문제가 있었다.Circuit wiring is inspected during the manufacturing process of the liquid crystal display panel. In the liquid crystal display panel, the inspection pads for inspection are formed in an inspection area located at the edge of the display panel. Since an image is not displayed in the inspection area, as the number of pixels of the liquid crystal display panel increases, the relatively There was a problem of narrowing the inspection area.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 효율적으로 배치된 검사 패드들을 포함하는 표시 패널을 제공하는 것이다. Accordingly, the technical problem of the present invention has been conceived in this respect, and an object of the present invention is to provide a display panel including efficiently arranged inspection pads.

본 발명의 다른 목적은 상기 표시 패널의 제조 방법을 제공하는 것이다Another object of the present invention is to provide a method of manufacturing the display panel

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 베이스 기판, 상기 베이스 기판 상에 배치되는 게이트 패턴, 상기 게이트 패턴 상에 배치되는 데이터 패턴, 및 상기 게이트 패턴 및 상기 데이터 패턴 사이에 배치되는 제1 절연층을 포함한다. 상기 표시 패널은 영상이 표시 되는 표시 영역 및 상기 표시 영역에 인접하여 배치되는 검사 영역으로 나뉘어 진다. 상기 표시 영역에는 제1 방향으로 연장되는 복수의 게이트 라인들, 상기 게이트 라인과 교차하고 상기 제1 방향과 수직한 제2 방향으로 연장되는 데이터 라인들, 및 상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결되는 스위칭 소자가 배치된다. 상기 검사 영역에는, 각각이 상기 데이터 라인과 연결되고, 상기 제2 방향으로 연장되고, 상기 제1 방향으로 배열되는 제1 내지 제4 검사 라인들, 상기 제1 검사 라인과 연결되고, 상기 제1 검사 라인과 동일한 층으로부터 형성되는 제1 검사 패드, 상기 제2 검사 라인과 상기 제1 절연층을 통해 형성된 콘택홀을 통해 전기적으로 연결되고, 상기 제1 검사 패드와 상기 제2 방향으로 인접하여 배치되는 제2 검사 패드, 상기 제3 검사 라인과 연결되고, 상기 제3 검사 라인과 동일한 층으로부터 형성되고, 상기 제1 검사 패드와 상기 제1 방향으로 인접하여 배치되는 제3 검사 패드, 및 상기 제4 검사 라인과 상기 제1 절연층을 통해 형성된 콘택홀을 통해 전기적으로 연결되고, 상기 제3 검사 패드와 상기 제2 방향으로 인접하여 배치되는 제2 검사 패드가 배치된다. A display panel according to an exemplary embodiment for realizing the object of the present invention includes a base substrate, a gate pattern disposed on the base substrate, a data pattern disposed on the gate pattern, and between the gate pattern and the data pattern. It includes a first insulating layer disposed on. The display panel is divided into a display area in which an image is displayed and an inspection area disposed adjacent to the display area. In the display area, a plurality of gate lines extending in a first direction, data lines crossing the gate line and extending in a second direction perpendicular to the first direction, and the gate line and the data line are electrically The connected switching elements are arranged. In the test area, each of first to fourth test lines connected to the data line, extending in the second direction, and arranged in the first direction, connected to the first test line, and the first A first inspection pad formed from the same layer as an inspection line, electrically connected through a contact hole formed through the second inspection line and the first insulating layer, and disposed adjacent to the first inspection pad in the second direction A second test pad connected to the third test line, formed from the same layer as the third test line, and disposed adjacent to the first test pad in the first direction, and the third test pad 4 A second test pad is disposed that is electrically connected to the test line through a contact hole formed through the first insulating layer and is disposed adjacent to the third test pad in the second direction.

본 발명의 일 실시예에 있어서, 상기 데이터 패턴은 상기 데이터 라인들 및 상기 제1 내지 제4 검사 라인들을 포함할 수 있다. In an embodiment of the present invention, the data pattern may include the data lines and the first to fourth inspection lines.

본 발명의 일 실시예에 있어서, 상기 게이트 패턴은 상기 게이트 라인들 및 상기 제1 및 제3 검사 패드들을 포함할 수 있다. In an embodiment of the present invention, the gate pattern may include the gate lines and the first and third test pads.

본 발명의 일 실시예에 있어서, 상기 제1 및 제3 검사 패드들을 노출하는 검사 콘택홀들이 상기 제1 절연층을 통해 형성될 수 있다. In an embodiment of the present invention, test contact holes exposing the first and third test pads may be formed through the first insulating layer.

본 발명의 일 실시예에 있어서, 상기 제2 전극 패드를 상기 제2 검사 라인에 전기적으로 연결시키는 제1 연결 라인, 및 상기 제4 전극 패드를 상기 제4 검사 라인에 전기적으로 연결시키는 제2 연결라인을 더 포함할 수 있다. 상기 게이트 패턴은 상기 제1 및 제2 연결 라인들을 포함할 수 있다. In one embodiment of the present invention, a first connection line electrically connecting the second electrode pad to the second test line, and a second connection electrically connecting the fourth electrode pad to the fourth test line It may include more lines. The gate pattern may include the first and second connection lines.

본 발명의 일 실시예에 있어서, 상기 데이터 패턴은 상기 제2 전극 패드 및 상기 제4 전극 패드를 포함할 수 있다. 상기 제2 전극 패드는 상기 제1 절연층을 통해 형성된 콘택홀을 통해 상기 제1 연결 라인과 전기적으로 연결되고, 상기 제4 전극 패드는 상기 제1 절연층을 통해 형성된 콘택홀을 통해 상기 제2 연결 라인과 전기적으로 연결될 수 있다. In an embodiment of the present invention, the data pattern may include the second electrode pad and the fourth electrode pad. The second electrode pad is electrically connected to the first connection line through a contact hole formed through the first insulating layer, and the fourth electrode pad is the second electrode pad through a contact hole formed through the first insulating layer. It can be electrically connected with the connecting line.

본 발명의 일 실시예에 있어서, 상기 제1 연결 라인은 상기 제1 검사 패드와 중첩할 수 있다. 상기 제2 연결 라인은 상기 제3 검사 패드와 중첩할 수 있다. In an embodiment of the present invention, the first connection line may overlap the first test pad. The second connection line may overlap the third test pad.

본 발명의 일 실시예에 있어서, 상기 제1 연결 라인은 상기 제1 검사 패드 및 상기 제2 검사 패드 사이에 배치되어, 상기 제1 및 제2 검사 패드들과 일부 중첩될 수 있다. In an embodiment of the present invention, the first connection line may be disposed between the first test pad and the second test pad to partially overlap the first and second test pads.

본 발명의 일 실시예에 있어서, 상기 제1 검사 패드 및 상기 제3 검사 패드 사이의 간격은 상기 제1 검사 라인의 폭보다 작거나 같을 수 있다. In an exemplary embodiment of the present invention, an interval between the first test pad and the third test pad may be less than or equal to a width of the first test line.

본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 제1 검사 패드와 상기 제3 검사 패드 사이, 및 상기 제2 검사 패드와 상기 제4 검사 패드 사이에 배치되는 제5 검사 라인, 및 상기 제5 검사라인과 연결되고, 상기 제2 검사 패드와 상기 제2 방향으로 인접하는 제5 검사 패드를 더 포함할 수 있다. In an embodiment of the present invention, the display panel includes a fifth test line disposed between the first test pad and the third test pad, and between the second test pad and the fourth test pad, and the second test pad. A fifth test pad connected to the 5 test line and adjacent to the second test pad in the second direction may be further included.

본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 제1 연결 라인과 상기 제2 연결 라인 사이에 배치되는 제3 연결 라인, 상기 제2 검사 라인과 상기 제3 검사 라인 사이에 배치되고 상기 제1 절연층을 통해 형성되어 상기 제3 연결라인을 일부 노출시키는 콘택홀을 통해 상기 제3 연결라인과 전기적으로 연결되는 제5 검사 라인, 및 상기 제5 검사 라인과 전기적으로 연결되는 제5 검사 패드를 더 포함할 수 있다. In an embodiment of the present invention, the display panel includes a third connection line disposed between the first connection line and the second connection line, and the third connection line is disposed between the second test line and the third test line. 1 A fifth test line formed through an insulating layer and electrically connected to the third connection line through a contact hole partially exposing the third connection line, and a fifth test pad electrically connected to the fifth test line It may further include.

본 발명의 일 실시예에 있어서, 상기 게이트 패턴은 상기 제3 연결 라인을 포함할 수 있다. 상기 데이터 패턴은 상기 제5 검사 라인 및 상기 제5 검사 패드를 포함할 수 있다. In an embodiment of the present invention, the gate pattern may include the third connection line. The data pattern may include the fifth test line and the fifth test pad.

본 발명의 일 실시예에 있어서, 상기 데이터 패턴 상에 배치되는 제2 절연층, 및 상기 제2 절연층 상에 배치되고, 상기 스위칭 소자와 전기적으로 연결되는 화소 전극을 더 포함할 수 있다. In an embodiment of the present invention, a second insulating layer disposed on the data pattern, and a pixel electrode disposed on the second insulating layer and electrically connected to the switching element may further be included.

본 발명의 일 실시예에 있어서, 상기 스위칭 소자는 상기 게이트 전극과 중첩하고, 상기 제1 절연층 및 상기 소스 및 드레인 전극들 사이에 배치되고 산화물 반도체를 포함하는 액티브 패턴을 포함할 수 있다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. In an embodiment of the present invention, the switching element may include an active pattern overlapping the gate electrode, disposed between the first insulating layer and the source and drain electrodes, and including an oxide semiconductor. The oxide semiconductor may be made of an amorphous oxide including at least one of indium (In), zinc (Zn), gallium (Ga), tin (Sn), or hafnium (Hf).

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 제조 방법은 베이스 기판 상에 제1 방향으로 배열되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 및 제2 연결 라인들을 포함하는 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 상에 제1 절연층을 형성하고, 상기 제1 연결 라인 및 상기 제2 연결 라인을 일부 노출시키는 콘택홀들을 형성하는 단계, 상기 제1 절연층 상에 상기 액티브 패턴, 및 상기 제2 방향으로 연장되고 상기 제1 방향으로 배열되는 제1 내지 제4 검사 라인들을 포함하고, 상기 제2 검사 라인은 상기 제1 연결라인과 상기 콘택홀을 통해 전기적으로 연결되고, 상기 제4 검사 라인은 상기 제2 연결라인과 상기 콘택홀을 통해 전기적으로 연결되는, 데이터 패턴을 형성하는 단계, 상기 게이트 패턴, 상기 액티브 패턴 및 상기 데이터 패턴을 검사하는 단계, 상기 데이터 패턴 상에 제2 절연층을 형성하는 단계, 및 상기 제2 절연층 상에 화소 전극을 형성하는 단계를 포함한다. A method of manufacturing a display panel according to an exemplary embodiment for realizing the other object of the present invention described above includes first and second methods arranged in a first direction on a base substrate and extending in a second direction perpendicular to the first direction. 2 Forming a gate pattern including connection lines, forming a first insulating layer on the gate pattern, and forming contact holes partially exposing the first connection line and the second connection line, the first 1 The active pattern and first to fourth test lines extending in the second direction and arranged in the first direction are included on the insulating layer, and the second test line includes the first connection line and the contact hole Forming a data pattern, wherein the fourth test line is electrically connected through the second connection line and the contact hole, and inspects the gate pattern, the active pattern, and the data pattern. And forming a second insulating layer on the data pattern, and forming a pixel electrode on the second insulating layer.

본 발명의 일 실시예에 있어서, 상기 게이트 패턴을 형성하는 단계는 상기 제1 연결 라인과 연결되는 제2 검사 패드 및 상기 제2 연결 라인과 연결되고 상기 제2 검사 패드와 상기 제1 방향으로 인접하는 제4 검사 패드를 형성하는 단계를 포함할 수 있다. 상기 데이터 패턴을 형성하는 단계는 상기 제1 검사 라인과 연결되고 상기 제2 검사 패드와 상기 제2 방향으로 인접하는 제1 검사 패드 및 상기 제3 검사 라인과 연결되고 상기 제1 검사 패드와 상기 제1 방향으로 인접하는 제3 검사 패드를 형성하는 단계를 포함할 수 있다. In one embodiment of the present invention, the forming of the gate pattern includes a second test pad connected to the first connection line and a second test pad connected to the second connection line, and adjacent to the second test pad in the first direction. It may include forming a fourth inspection pad. In the forming of the data pattern, the first test pad and the third test line are connected to the first test line and are connected to the second test pad and adjacent in the second direction. It may include forming a third inspection pad adjacent in one direction.

본 발명의 일 실시예에 있어서, 상기 제2 절연층을 형성하는 단계 후에, 상기 제1 및 제3 검사 패드를 노출시키는 검사 콘택홀이 상기 제2 절연층을 통해 형성되는 단계를 더 포함할 수 있다. In an embodiment of the present invention, after the step of forming the second insulating layer, a step of forming a test contact hole exposing the first and third test pads through the second insulating layer may be further included. have.

본 발명의 일 실시예에 있어서, 상기 데이터 패턴을 형성하는 단계는 상기 제1 검사 라인과 연결되는 제1 검사 패드, 상기 제3 검사 라인과 연결되고 상기 제 1 검사 패드와 상기 제1 방향으로 인접하는 제3 검사 패드, 상기 제1 연결 라인과 상기 콘택홀을 통해 전기적으로 연결되고 상기 제1 검사 패드와 상기 제2 방향으로 인접하는 제2 검사 패드, 및 상기 제2 연결 라인과 상기 콘택홀을 통해 전기적으로 연결되고 상기 제2 검사 패드와 상기 제1 방향으로 인접하는 제4 검사 패드를 형성하는 단계를 포함할 수 있다. In one embodiment of the present invention, the forming of the data pattern comprises: a first test pad connected to the first test line, a first test pad connected to the third test line, and adjacent to the first test pad in the first direction. A third test pad, a second test pad electrically connected through the first connection line and the contact hole and adjacent to the first test pad in the second direction, and the second connection line and the contact hole. And forming a fourth test pad that is electrically connected through and adjacent to the second test pad in the first direction.

본 발명의 일 실시예에 있어서, 상기 게이트 패턴은 게이트 라인 및 상기 게이트 라인과 전기적으로 연결되는 게이트 전극을 더 포함할 수 있다. 상기 데이터 패턴은 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 드레인 전극을 더 포함할 수 있다. In an embodiment of the present invention, the gate pattern may further include a gate line and a gate electrode electrically connected to the gate line. The data pattern may further include a data line, a source electrode and a drain electrode electrically connected to the data line.

본 발명의 일 실시예에 있어서, 상기 액티브 패턴은 산화물 반도체를 포함하고, 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.In one embodiment of the present invention, the active pattern includes an oxide semiconductor, and the oxide semiconductor is at least one of indium (In), zinc (Zn), gallium (Ga), tin (Sn), or hafnium (Hf) It may be made of an amorphous oxide containing.

본 발명의 실시예들에 따르면, 표시 패널은 게이트 라인과 동일한 층으로부터 형성되고 검사 패드와 중첩하는 연결 라인을 포함한다. 이에 따라, 상기 표시 패널의 화소 수가 증가함에 따라 상기 검사 라인들의 간격, 즉 상기 데이터 라인들의 간격이 좁아지더라도, 상기 검사 패드들의 면적을 유지한 채로 상기 표시 패널을 검사할 수 있다.According to exemplary embodiments, the display panel includes a connection line formed from the same layer as the gate line and overlapping the inspection pad. Accordingly, even if the spacing of the test lines, that is, the spacing of the data lines decreases as the number of pixels of the display panel increases, the display panel may be inspected while maintaining the area of the test pads.

도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 2는 도 1의 표시 패널의 표시 영역의 일부 및 검사 영역의 일부를 자세히 나타낸 평면도이다.
도 3a 내지 도 3c는 도 2의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 표시 패널의 표시 영역의 일부 및 검사 영역의 일부를 자세히 나타낸 평면도이다.
도 5a 내지 도 5b는 도 4의 I-I'선 및 II-II'선을 따라 절단한 단면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 패널의 표시 영역의 일부 및 검사 영역의 일부를 자세히 나타낸 평면도이다.
도 7a 내지 도 7b는 도 6의 I-I'선 및 II-II'선을 따라 절단한 단면도들이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 패널의 검사 영역의 일부를 자세히 나타낸 평면도이다.
도 9a 내지 도 9c는 도 8의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 단면도들이다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 패널의 검사 영역의 일부를 자세히 나타낸 평면도이다.
도 11a 내지 도 11c는 도 10의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 제조 방법을 나타낸 흐름도이다.
도 13 내지 도 16b는 도 2의 표시 패널의 제조 방법을 나타낸 평면도들 및 단면도들이다.
도 17 내지 도 20b는 도 6의 표시 패널의 제조 방법을 나타낸 평면도들 및 단면도들이다.1 is a plan view of a display panel according to an exemplary embodiment of the present invention.
2 is a plan view illustrating in detail a part of a display area and a part of an inspection area of the display panel of FIG. 1.
3A to 3C are cross-sectional views taken along lines I-I', II-II', and III-III' of FIG. 2.
4 is a plan view illustrating in detail a part of a display area and a part of an inspection area of a display panel according to another exemplary embodiment of the present invention.
5A to 5B are cross-sectional views taken along lines I-I' and II-II' of FIG. 4.
6 is a plan view illustrating in detail a part of a display area and a part of an inspection area of a display panel according to another exemplary embodiment of the present invention.
7A to 7B are cross-sectional views taken along lines I-I' and II-II' of FIG. 6.
8 is a plan view illustrating in detail a part of an inspection area of a display panel according to another exemplary embodiment of the present invention.
9A to 9C are cross-sectional views taken along lines I-I', II-II', and III-III' of FIG. 8.
10 is a plan view illustrating in detail a part of an inspection area of a display panel according to another exemplary embodiment of the present invention.
11A to 11C are cross-sectional views taken along lines I-I', II-II', and III-III' of FIG. 10.
12 is a flowchart illustrating a method of manufacturing a display panel according to an exemplary embodiment of the present invention.
13 to 16B are plan views and cross-sectional views illustrating a method of manufacturing the display panel of FIG. 2.
17 to 20B are plan views and cross-sectional views illustrating a method of manufacturing the display panel of FIG. 6.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 1 is a plan view of a display panel according to an exemplary embodiment of the present invention.

도 1을 참조하면, 표시 패널은 제1 기판(SB1), 제2 기판(SB2) 및 상기 제1 기판(SB1) 및 제2 기판(SB2) 사이에 배치된 액정층(130)을 포함한다. Referring to FIG. 1, the display panel includes a first substrate SB1, a second substrate SB2, and a liquid crystal layer 130 disposed between the first substrate SB1 and the second substrate SB2.

평면에서 볼 때, 상기 표시 패널은 표시 영역(DA), 주변 영역, 검사 영역으로 나뉘어 진다. 상기 주변 영역은 제1 주변 영역(PA1) 및 제2 주변 영역(PA2)을 포함한다. 상기 검사 영역은 제1 검사 영역(TA1) 및 제2 검사 영역(TA2)을 포함한다. When viewed from the top, the display panel is divided into a display area DA, a peripheral area, and an inspection area. The peripheral area includes a first peripheral area PA1 and a second peripheral area PA2. The inspection area includes a first inspection area TA1 and a second inspection area TA2.

상기 표시 영역(DA)에는 영상이 표시 된다. An image is displayed in the display area DA.

상기 제1 주변 영역(PA1)은 상기 표시 영역(DA)과 제1 방향(D1)으로 인접한다. 상기 제1 주변 영역(PA1)에는 상기 표시 패널(100)을 구동하기 위한 구동부(미도시)와 전기적으로 연결되기 위한 입출력 단자들이 형성될 수 있다. The first peripheral area PA1 is adjacent to the display area DA in a first direction D1. Input/output terminals for electrically connecting to a driver (not shown) for driving the display panel 100 may be formed in the first peripheral area PA1.

상기 제2 주변 영역(PA2)은 상기 표시 영역(DA)과 제2 방향(21)으로 인접한다. 상기 제2 주변 영역(PA2)에는 상기 표시 패널(100)을 구동하기 위한 상기 구동부와 전기적으로 연결되기 위한 입출력 단자들이 형성될 수 있다.The second peripheral area PA2 is adjacent to the display area DA in a second direction 21. Input/output terminals for electrically connecting to the driver for driving the display panel 100 may be formed in the second peripheral area PA2.

상기 제1 검사 영역(TA1)은 상기 제1 방향(D1)으로 상기 제1 주변 영역(PA1)의 반대 방향에 상기 표시 영역(DA)에 인접하여 배치된다. 상기 제1 검사 영역(TA1)에는 게이트 라인들을 검사하기 위한 검사 패드들이 형성될 수 있다. The first inspection area TA1 is disposed adjacent to the display area DA in a direction opposite to the first peripheral area PA1 in the first direction D1. Inspection pads for inspecting gate lines may be formed in the first inspection area TA1.

상기 제2 검사 영역(TA2)은 상기 제2 방향(D2)으로 상기 제2 주변 영역(PA2)의 반대 방향에 상기 표시 영역(DA)에 인접하여 배치된다. 상기 제2 검사 영역(TA2)에는 데이터 라인들을 검사하기 위한 검사 패드들이 형성될 수 있다.The second inspection area TA2 is disposed adjacent to the display area DA in a direction opposite to the second peripheral area PA2 in the second direction D2. Inspection pads for inspecting data lines may be formed in the second inspection area TA2.

도 2는 도 1의 표시 패널의 표시 영역의 일부 및 검사 영역의 일부를 자세히 나타낸 평면도이다. 도 3a 내지 도 3c는 도 2의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 단면도들이다.2 is a plan view illustrating in detail a part of a display area and a part of an inspection area of the display panel of FIG. 1. 3A to 3C are cross-sectional views taken along lines I-I', II-II', and III-III' of FIG. 2.

도 2 내지 도 3c를 참조하면, 표시 영역(도 1의 DA 참조)에서, 상기 표시 패널은 제1 기판(SB1), 제2 기판(SB2) 및 상기 제 1 기판 및 상기 제2 기판 사이에 배치된 액정층(130)을 포함한다. 2 to 3C, in a display area (refer to DA in FIG. 1), the display panel is disposed between a first substrate SB1, a second substrate SB2, and the first substrate and the second substrate. And a liquid crystal layer 130.

상기 제1 기판(SB1)은 제1 베이스 기판(110), 게이트 라인(GL), 게이트 전극(GE), 제1 절연층(112), 액티브 패턴(ACT), 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE), 제2 절연층(120) 및 화소 전극(PE)을 포함한다. The first substrate SB1 includes a first base substrate 110, a gate line GL, a gate electrode GE, a first insulating layer 112, an active pattern ACT, a data line DL, and a source electrode. (SE), a drain electrode DE, a second insulating layer 120, and a pixel electrode PE.

상기 제1 베이스 기판(110)은 절연 기판을 포함할 수 있다. 또한 상기 베이스 기판(110)은 플렉서블 기판을 포함할 수 있다. 예를 들면, 상기 베이스 기판(110)은 유리 기판, 석영 기판, 수지 기판 등으로 구성될 수 있다. 예를 들면, 상기 수지 기판은 폴리이미드계(polyimide-based) 수지, 아크릴계(acryl-based) 수지, 폴리아크릴레이트계(polyacrylate-based) 수지, 폴리카보네이트계(polycarbonate-based) 수지, 폴리에테르계(polyether-based) 수지, 술폰산계(sulfonic acid-based) 수지, 폴리에틸렌테레프탈레이트계(polyethyleneterephthalate-based) 수지 등을 포함할 수 있다. The first base substrate 110 may include an insulating substrate. In addition, the base substrate 110 may include a flexible substrate. For example, the base substrate 110 may be composed of a glass substrate, a quartz substrate, a resin substrate, or the like. For example, the resin substrate is a polyimide-based resin, an acrylic-based resin, a polyacrylate-based resin, a polycarbonate-based resin, and a polyether-based resin. (polyether-based) resin, sulfonic acid-based resin, polyethylene terephthalate-based resin, and the like.

상기 게이트 라인(GL) 및 상기 게이트 전극(GE)이 상기 제1 베이스 기판(110) 상에 배치된다. 상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 전기적으로 연결된다. 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The gate line GL and the gate electrode GE are disposed on the first base substrate 110. The gate line GL extends in a first direction D1. The gate electrode GE is electrically connected to the gate line GL. The gate line GL and the gate electrode GE may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like.

도시하지 않았으나, 상기 게이트 라인(GL)과 상기 제1 베이스 기판(110) 사이 및 상기 게이트 전극(GE)과 상기 제1 베이스 기판(110) 사이에는 버퍼층이 배치될 수 있다. Although not shown, a buffer layer may be disposed between the gate line GL and the first base substrate 110 and between the gate electrode GE and the first base substrate 110.

상기 제1 절연층(112)이 상기 게이트 라인(GL) 및 게이트 전극(GE)이 배치된 상기 제1 베이스 기판(110) 상에 배치된다. 상기 제1 절연층(112)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy)등을 포함할 수 있다. 또한, 상기 제1 절연층(112)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy) 및/또는 실리콘 탄질화물(SiCxNy)을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다. The first insulating layer 112 is disposed on the first base substrate 110 on which the gate line GL and the gate electrode GE are disposed. The first insulating layer 112 may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), silicon carbonitride (SiCxNy), and the like. In addition, the first insulating layer 112 has a single layer structure including silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), and/or silicon carbonitride (SiCxNy). Or it may have a multilayer structure.

상기 액티브 패턴(ACT)이 상기 제1 절연층(112) 상에 배치된다. 상기 액티브패턴(ACT)은 상기 게이트 전극(GE)과 중첩한다. 상기 액티브 패턴(ACT)은 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 액티브층(ACT)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 산화인듐갈륨주석(IGZO)를 포함할 수 있다. The active pattern ACT is disposed on the first insulating layer 112. The active pattern ACT overlaps the gate electrode GE. The active pattern ACT may include a semiconductor layer made of amorphous silicon (a-Si:H) and an ohmic contact layer made of n+ amorphous silicon (n+ a-Si:H). In addition, the active layer ACT may include an oxide semiconductor. The oxide semiconductor may be made of an amorphous oxide including at least one of indium (In), zinc (Zn), gallium (Ga), tin (Sn), or hafnium (Hf). More specifically, it may be made of an amorphous oxide including indium (In), zinc (Zn), and gallium (Ga), or an amorphous oxide including indium (In), zinc (Zn) and hafnium (Hf). Oxides such as indium zinc oxide (InZnO), indium gallium oxide (InGaO), indium tin oxide (InSnO), zinc tin oxide (ZnSnO), gallium tin oxide (GaSnO), and gallium zinc oxide (GaZnO) are included in the oxide semiconductor. I can. For example, the active pattern ACT may include indium gallium tin oxide (IGZO).

상기 데이터 라인(DL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 상기 액티브 패턴(ACT)상에 배치된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장된다. 상기 데이터 라인(DL)은 상기 게이트 라인(GL)과 교차한다. 상기 소스 전극(SE)은 상기 데이터 라인(DL)과 전기적으로 연결된다. 상기 드레인 전극(DE)은 상기 소스 전극(SE)과 이격된다. 상기 데이터 라인(DL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. The data line DL, the source electrode SE, and the drain electrode DE are disposed on the active pattern ACT. The data line DL extends in a second direction D2 substantially perpendicular to the first direction D1. The data line DL crosses the gate line GL. The source electrode SE is electrically connected to the data line DL. The drain electrode DE is spaced apart from the source electrode SE. The data line DL, the source electrode SE, and the drain electrode DE may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like.

상기 제2 절연층(120)이 상기 액티브 패턴(ACT), 상기 데이터 라인(DL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 배치된 상기 제1 절연층(110) 상에 배치된다. 상기 제2 절연층(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy) 및/또는 실리콘 탄질화물(SiCxNy)을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.The second insulating layer 120 is disposed on the first insulating layer 110 on which the active pattern ACT, the data line DL, the source electrode SE, and the drain electrode DE are disposed do. The second insulating layer 120 is a single-layer structure or multi-layer including silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy) and/or silicon carbonitride (SiCxNy). It can have a structure.

상기 화소 전극(PE)은 상기 제2 절연층(120) 상에 배치된다. 상기 화소 전극(PE)는 상기 제2 절연층(120)을 통해 형성되고 상기 드레인 전극(DE)을 노출하는 콘택홀을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 화소 전극(PE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 화소 전극(PE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 더 포함할 수 있다.The pixel electrode PE is disposed on the second insulating layer 120. The pixel electrode PE is formed through the second insulating layer 120 and is electrically connected to the drain electrode DE through a contact hole exposing the drain electrode DE. The pixel electrode PE may include a transparent conductive material. For example, the pixel electrode PE may include indium tin oxide (ITO) or indium zinc oxide (IZO). In addition, the pixel electrode PE may further include titanium (Ti) or molybdenum titanium alloy (MoTi).

상기 게이트 전극(GE), 상기 액티브 패턴(ACT), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 스위칭 소자(SW)를 구성한다. The gate electrode GE, the active pattern ACT, the source electrode SE, and the drain electrode DE constitute a switching element SW.

상기 제2 기판(SB2)은 제2 베이스 기판(120), 블랙 매트릭스(BM), 컬러 필터(CF), 오버 코팅층(122) 및 공통 전극(CE)를 포함한다. The second substrate SB2 includes a second base substrate 120, a black matrix BM, a color filter CF, an overcoat layer 122, and a common electrode CE.

상기 제2 베이스 기판(120)은 상기 제1 베이스 기판(110)과 마주본다. 상기 제2 베이스 기판(120)은 절연 기판을 포함할 수 있다. 또한 상기 베이스 기판(120)은 플렉서블 기판을 포함할 수 있다. 예를 들면, 상기 베이스 기판(120)은 유리 기판, 석영 기판, 수지 기판 등으로 구성될 수 있다. 예를 들면, 상기 수지 기판은 폴리이미드계(polyimide-based) 수지, 아크릴계(acryl-based) 수지, 폴리아크릴레이트계(polyacrylate-based) 수지, 폴리카보네이트계(polycarbonate-based) 수지, 폴리에테르계(polyether-based) 수지, 술폰산계(sulfonic acid-based) 수지, 폴리에틸렌테레프탈레이트계(polyethyleneterephthalate-based) 수지 등을 포함할 수 있다. The second base substrate 120 faces the first base substrate 110. The second base substrate 120 may include an insulating substrate. In addition, the base substrate 120 may include a flexible substrate. For example, the base substrate 120 may be composed of a glass substrate, a quartz substrate, a resin substrate, or the like. For example, the resin substrate is a polyimide-based resin, an acrylic-based resin, a polyacrylate-based resin, a polycarbonate-based resin, and a polyether-based resin. (polyether-based) resin, sulfonic acid-based resin, polyethylene terephthalate-based resin, and the like.

상기 블랙 매트릭스(BM)는 상기 제2 베이스 기판(120) 상에 배치된다. 상기 블랙 매트릭스(BM)는 광을 차단한다. 상기 블랙 매트릭스(BM)는 상기 스위칭 소자(SW), 상기 데이터 라인(DL) 및 게이트 라인(GL)과 중첩한다. 본 실시예에서는 상기 블랙 매트릭스(BM)가 상기 스위칭 소자(SW), 상기 데이터 라인(DL) 및 게이트 라인(GL)과 중첩하게 배치되는 것으로 설명하였으나, 상기 블랙 매트릭스(BM)는 광을 차단하기 위해 필요한 곳에 배치될 수 있다.The black matrix BM is disposed on the second base substrate 120. The black matrix BM blocks light. The black matrix BM overlaps the switching element SW, the data line DL, and the gate line GL. In the present embodiment, it has been described that the black matrix BM is disposed to overlap with the switching element SW, the data line DL, and the gate line GL, but the black matrix BM blocks light. Can be placed where necessary for it.

상기 컬러 필터(CF)는 상기 블랙 매트릭스(BM) 및 상기 제2 베이스 기판(120) 상에 배치된다. 상기 컬러 필터(CF)는 상기 액정층(130)을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러 필터(CF)는 적색 컬러 필터(red), 녹색 컬러 필터(green), 및 청색 컬러 필터(blue)일 수 있다. 상기 컬러 필터(CF)는 상기 각 화소 영역에 대응하여 제공되며, 서로 인접한 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러 필터(CF)는 서로 인접한 화소 영역의 경계에서 일부가 인접한 컬러 필터(CF)에 의해 중첩되거나, 또는 서로 인접한 화소 영역의 경계에서 이격될 수 있다.The color filter CF is disposed on the black matrix BM and the second base substrate 120. The color filter CF is for providing color to the light passing through the liquid crystal layer 130. The color filter CF may be a red color filter, a green color filter, and a blue color filter. The color filter CF is provided to correspond to each pixel area, and may be disposed between adjacent pixels to have different colors. The color filters CF may be partially overlapped by the adjacent color filters CF at the boundary of the pixel regions adjacent to each other, or may be spaced apart from the boundary of the adjacent pixel regions.

상기 오버 코팅층(122)은 상기 블랙 매트릭스(BM) 및 상기 컬러 필터들 상에 배치된다. 상기 오버 코팅층(122)은 상기 컬러 필터들을 평탄화하면서 보호하는 역할 및 절연하는 역할을 하며 아크릴계 에폭시 재료를 이용하여 형성될 수 있다.The overcoat layer 122 is disposed on the black matrix BM and the color filters. The overcoat layer 122 serves to protect and insulate the color filters while flattening them, and may be formed using an acrylic epoxy material.

상기 공통 전극(CE)은 상기 오버 코팅층(122) 상에 배치된다. 상기 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)를 포함할 수 있다. 또한, 상기 화소 전극(PE)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.The common electrode CE is disposed on the overcoat layer 122. The common electrode CE may include a transparent conductive material. For example, the common electrode CE may include indium tin oxide (ITO) or indium zinc oxide (IZO). In addition, the pixel electrode PE may include titanium (Ti) or molybdenum titanium alloy (MoTi).

상기 액정층(130)은 상기 제1 기판(SB1) 및 상기 제2 기판(SB2) 사이에 배치된다. 상기 액정층(130)은 광학적 이방성을 갖는 액정 분자들을 포함한다. 상기 액정 분자들은 전계에 의해 구동되어 상기 액정층(130)을 지나는 광을 투과시키거나 차단시켜 영상을 표시한다.The liquid crystal layer 130 is disposed between the first substrate SB1 and the second substrate SB2. The liquid crystal layer 130 includes liquid crystal molecules having optical anisotropy. The liquid crystal molecules are driven by an electric field to transmit or block light passing through the liquid crystal layer 130 to display an image.

검사 영역에서(도 1의 TA1 또는 TA2 참조), 상기 표시 패널은 상기 제1 기판(SB1), 상기 제2 기판(SB2) 및 상기 제 1 기판(SB1) 및 상기 제2 기판(SB2) 사이에 배치된 상기 액정층(130)을 포함한다. In the inspection area (refer to TA1 or TA2 in FIG. 1), the display panel is between the first substrate SB1, the second substrate SB2, and the first substrate SB1 and the second substrate SB2. And the liquid crystal layer 130 disposed thereon.

상기 제1 기판(SB1)은 상기 제1 베이스 기판(110), 제1 연결 라인(CL1), 제2 연결 라인(CL2), 제1 절연층(112), 제1 내지 제4 검사 라인들(TL1 내지 TL4), 제1 내지 제4 검사 패드들(TP1 내지 TP4) 및 제2 절연층(114)을 포함한다. The first substrate SB1 includes the first base substrate 110, a first connection line CL1, a second connection line CL2, a first insulating layer 112, and first to fourth inspection lines ( TL1 to TL4), first to fourth test pads TP1 to TP4, and a second insulating layer 114.

상기 제1 연결 라인(CL1)은 상기 제1 베이스 기판(110) 상에 배치된다. 상기 제1 연결 라인(CL1)은 상기 제2 방향(D2)으로 연장된다. 상기 제1 연결 라인(CL1)은 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 동일한 물질을 포함할 수 있다. 즉, 상기 제1 연결 라인(CL1)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The first connection line CL1 is disposed on the first base substrate 110. The first connection line CL1 extends in the second direction D2. The first connection line CL1 may include the same material as the gate line GL and the gate electrode GE. That is, the first connection line CL1 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like.

상기 제2 연결 라인(CL2)은 상기 제1 베이스 기판(110) 상에 배치된다. 상기 제2 연결 라인(CL2)은 상기 제2 방향(D2)으로 연장된다. 상기 제2 연결 라인(CL2)은 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)과 동일한 물질을 포함할 수 있다. 즉, 상기 제2 연결 라인(CL2)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The second connection line CL2 is disposed on the first base substrate 110. The second connection line CL2 extends in the second direction D2. The second connection line CL2 may include the same material as the gate line GL and the gate electrode GE. That is, the second connection line CL2 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like.

상기 제2 검사 패드(TP2)는 상기 제1 베이스 기판(110) 상에 배치된다. 상기 제2 검사 패드(TP2)는 상기 제1 연결 라인(CL1)과 연결된다. 상기 제2 검사 패드(TP2)는 상기 제1 연결 라인(CL1)과 동일한 물질을 포함할 수 있다. 즉, 상기 제2 검사 패드(TP2)는 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The second inspection pad TP2 is disposed on the first base substrate 110. The second test pad TP2 is connected to the first connection line CL1. The second test pad TP2 may include the same material as the first connection line CL1. That is, the second inspection pad TP2 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like.

상기 제4 검사 패드(TP4)는 상기 제1 베이스 기판(110) 상에 배치된다. 상기 제4 검사 패드(TP4)는 상기 제2 검사 패드(TP2)와 상기 제1 방향(D1)으로 인접하여 배치된다. 상기 제4 검사 패드(TP4)는 상기 제2 연결 라인(CL2)과 연결된다. 상기 제4 검사 패드(TP4)는 상기 제2 연결 라인(CL2)과 동일한 물질을 포함할 수 있다. 즉, 상기 제4 검사 패드(TP4)는 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The fourth inspection pad TP4 is disposed on the first base substrate 110. The fourth test pad TP4 is disposed adjacent to the second test pad TP2 in the first direction D1. The fourth test pad TP4 is connected to the second connection line CL2. The fourth test pad TP4 may include the same material as the second connection line CL2. That is, the fourth inspection pad TP4 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like.

상기 제1 절연층(112)이 상기 제1 연결 라인(CL1), 상기 제2 연결 라인(CL2), 상기 제2 검사 패드(TP2) 및 상기 제4 검사 패드(TP4) 상에 배치된다. 상기 제1 연결 라인(CL1)의 일부 및 상기 제2 연결 라인(CL2)의 일부를 노출하는 콘택홀(CNT) 이 상기 제1 절연층(112)을 통해 형성된다. The first insulating layer 112 is disposed on the first connection line CL1, the second connection line CL2, the second test pad TP2, and the fourth test pad TP4. A contact hole CNT exposing a part of the first connection line CL1 and a part of the second connection line CL2 is formed through the first insulating layer 112.

상기 제2 검사 패드(TP2) 및 상기 제4 검사 패드(TP4)를 노출하는 검사 콘택홀(TCNT)이 상기 제1 절연층(112)을 통해 형성된다. A test contact hole TCNT exposing the second test pad TP2 and the fourth test pad TP4 is formed through the first insulating layer 112.

상기 제1 내지 제4 검사 라인들(TL1 내지 TL4)은 상기 제1 절연층(112) 상에 배치된다. 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4)은 각각 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 순서대로 배열된다. 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4) 각각은 상기 표시 영역(DA)의 상기 데이터 라인들(DL)과 각각 연결된다. 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4)은 상기 표시 영역(DA)의 상기 데이터 라인(DL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 물질을 포함할 수 있다. 즉, 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The first to fourth test lines TL1 to TL4 are disposed on the first insulating layer 112. Each of the first to fourth test lines TL1 to TL4 extends in the second direction D2 and is sequentially arranged in the first direction D1. Each of the first to fourth test lines TL1 to TL4 is connected to the data lines DL of the display area DA, respectively. The first to fourth test lines TL1 to TL4 may include the same material as the data line DL, the source electrode SE, and the drain electrode DE of the display area DA. . That is, the first to fourth inspection lines TL1 to TL4 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like.

상기 제2 검사 라인(TL2)은 상기 콘택홀(CNT)를 통해 상기 제1 연결 라인(CL1)과 전기적으로 연결된다. 상기 제4 검사 라인(TL4)은 상기 콘택홀을 통해 상기 제2 연결 라인(CL2)과 전기적으로 연결된다. The second test line TL2 is electrically connected to the first connection line CL1 through the contact hole CNT. The fourth test line TL4 is electrically connected to the second connection line CL2 through the contact hole.

상기 제1 검사 패드(TP1)는 상기 제1 절연층(112) 상에 배치된다. 상기 제1검사 패드(TP1)은 상기 제2 검사 패드(TP2)와 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 제1 검사 패드(TP1)는 상기 제1 검사 라인(TL1)과 연결된다. 상기 제1 검사 패드(TP1)는 상기 제1 검사 라인(TL1)과 동일한 물질을 포함할 수 있다. 즉, 상기 제1 검사 패드(TP1)는 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The first test pad TP1 is disposed on the first insulating layer 112. The first test pad TP1 is disposed adjacent to the second test pad TP2 in the second direction D2. The first test pad TP1 is connected to the first test line TL1. The first test pad TP1 may include the same material as the first test line TL1. That is, the first inspection pad TP1 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like.

상기 제3 검사 패드(TP3)는 상기 제1 절연층(112) 상에 배치된다. 상기 제3 검사 패드(TP3)는 상기 제1 검사 패드(TP1)와 상기 제1 방향(D1)으로 인접하여 배치된다. 상기 제3 검사 패드(TP3)는 상기 제4 검사 패드(TP4)와 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 제3 검사 패드(TP3)는 상기 제3 검사 라인(TL13)과 연결된다. 상기 제3 검사 패드(TP3)는 상기 제3 검사 라인(TL3)과 동일한 물질을 포함할 수 있다. 즉, 상기 제3 검사 패드(TP3)는 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The third test pad TP3 is disposed on the first insulating layer 112. The third test pad TP3 is disposed adjacent to the first test pad TP1 in the first direction D1. The third test pad TP3 is disposed adjacent to the fourth test pad TP4 in the second direction D2. The third test pad TP3 is connected to the third test line TL13. The third test pad TP3 may include the same material as the third test line TL3. That is, the third inspection pad TP3 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like.

각각의 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4)은 제1 폭(W1)을 갖는다. 상기 제1 방향(D1)으로 이웃하는 검사 패드들(예를 들면 제1 검사 패드 및 제2 검사 패드)은 제2 폭(W2)만큼 이격되어 배치된다. 상기 제1 연결 라인(CL1)은 상기 제1 검사 패드(TP1)과 중첩하고, 상기 제2 연결 라인(CL2)은 상기 제3 검사 패드(TP3)과 중첩하므로, 상기 제2 폭(W2)이 상기 제1 폭(W1)보다 작거나 같을 수 있다. Each of the first to fourth test lines TL1 to TL4 has a first width W1. Test pads (eg, a first test pad and a second test pad) adjacent in the first direction D1 are disposed to be spaced apart by a second width W2. Since the first connection line CL1 overlaps the first test pad TP1 and the second connection line CL2 overlaps the third test pad TP3, the second width W2 is It may be less than or equal to the first width W1.

이에 따라, 상기 표시 패널의 화소 수가 증가 함에 따라 상기 검사 라인들의 간격, 즉 상기 데이터 라인들의 간격이 좁아지더라도, 상기 검사 패드들의 면적을 유지한채로 상기 표시 패널을 검사할 수 있다. Accordingly, even if the spacing of the test lines, that is, the spacing of the data lines decreases as the number of pixels of the display panel increases, the display panel may be inspected while maintaining the area of the test pads.

상기 제1 내지 제4 검사 라인들(TL1 내지 TL4), 상기 제1 검사 패드(TP1) 및 상기 제3 검사 패드(TP3) 상에 상기 제2 절연층(114)이 배치된다. The second insulating layer 114 is disposed on the first to fourth test lines TL1 to TL4, the first test pad TP1 and the third test pad TP3.

상기 제2 기판(SB2)은 상기 제2 베이스 기판(120), 상기 블랙 매트릭스(BM), 상기 오버 코팅층(122) 및 상기 공통 전극(CE)을 포함한다. The second substrate SB2 includes the second base substrate 120, the black matrix BM, the overcoat layer 122, and the common electrode CE.

본 실시예에서는 상기 검사 패드들이 도 1의 제1 검사 영역에 형성되는 것으로 설명하였으나, 상기 검사 패드들은 필요에 따라, 도 1의 제2 검사 영역에 형성되어 게이트 라인을 검사할 수 있다. In the present embodiment, it has been described that the inspection pads are formed in the first inspection area of FIG. 1, but the inspection pads may be formed in the second inspection area of FIG. 1 as necessary to inspect the gate line.

도 4는 본 발명의 다른 실시예에 따른 표시 패널의 표시 영역의 일부 및 검사 영역의 일부를 자세히 나타낸 평면도이다. 도 5a 내지 도 5b는 도 4의 I-I'선 및 II-II'선을 따라 절단한 단면도들이다.4 is a plan view illustrating in detail a part of a display area and a part of an inspection area of a display panel according to another exemplary embodiment of the present invention. 5A to 5B are cross-sectional views taken along lines I-I' and II-II' of FIG. 4.

도 4 내지 5b를 참조하면, 검사 영역에서(도 1의 TA1 또는 TA2 참조), 표시 패널은 상기 제1 기판, 상기 제2 기판 및 상기 제 1 기판 및 상기 제2 기판 사이에 배치된 상기 액정층을 포함한다. 상기 제1 기판은 제1 베이스 기판(110), 제1 연결 라인(CL1), 제2 연결 라인(CL2), 제1 절연층(112), 제1 내지 제4 검사 라인들(TL1 내지 TL4), 제1 내지 제4 검사 패드들(TP1 내지 TP4) 및 제2 절연층(도 3b 내지 도 3c의 114 참조)을 포함한다. 설명의 편의 상, 도면상에는 상기 제1 기판의 상기 제1 베이스 기판(110), 상기 제1 연결 라인(CL1), 상기 제2 연결 라인(CL2), 상기 제1 절연층(112), 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4), 상기 제1 내지 제4 검사 패드들(TP1 내지 TP4) 만을 나타낸다. 4 to 5B, in an inspection area (see TA1 or TA2 in FIG. 1), a display panel includes the first substrate, the second substrate, and the liquid crystal layer disposed between the first substrate and the second substrate. Includes. The first substrate includes a first base substrate 110, a first connection line CL1, a second connection line CL2, a first insulating layer 112, and first to fourth inspection lines TL1 to TL4. , First to fourth test pads TP1 to TP4 and a second insulating layer (see 114 in FIGS. 3B to 3C). For convenience of description, in the drawings, the first base substrate 110, the first connection line CL1, the second connection line CL2, the first insulating layer 112, and the first Only the first to fourth test lines TL1 to TL4 and the first to fourth test pads TP1 to TP4 are shown.

상기 제1 연결 라인(CL1)은 상기 제1 베이스 기판(110) 상에 배치된다. 상기 제1 연결 라인(CL1)은 제2 방향(D2)으로 연장된다. The first connection line CL1 is disposed on the first base substrate 110. The first connection line CL1 extends in a second direction D2.

상기 제2 연결 라인(CL2)은 상기 제1 베이스 기판(110) 상에 배치된다. 상기 제2 연결 라인(CL2)은 상기 제2 방향(D2)으로 연장된다. The second connection line CL2 is disposed on the first base substrate 110. The second connection line CL2 extends in the second direction D2.

상기 제2 검사 패드(TP2)는 상기 제1 베이스 기판(110) 상에 배치된다. 상기 제2 검사 패드(TP2)는 상기 제1 연결 라인(CL1)과 연결된다. The second inspection pad TP2 is disposed on the first base substrate 110. The second test pad TP2 is connected to the first connection line CL1.

상기 제4 검사 패드(TP4)는 상기 제1 베이스 기판(110) 상에 배치된다. 상기 제4 검사 패드(TP4)는 상기 제2 검사 패드(TP2)와 제1 방향(D1)으로 인접하여 배치된다. 상기 제4 검사 패드(TP4)는 상기 제2 연결 라인(CL2)과 연결된다. The fourth inspection pad TP4 is disposed on the first base substrate 110. The fourth test pad TP4 is disposed adjacent to the second test pad TP2 in a first direction D1. The fourth test pad TP4 is connected to the second connection line CL2.

상기 제1 내지 제4 검사 라인들(TL1 내지 TL4)은 상기 제1 절연층(112) 상에 배치된다. 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4)은 각각 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 순서대로 배열된다. 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4) 각각은 상기 표시 영역의 데이터 라인들(DL)과 각각 연결된다. The first to fourth test lines TL1 to TL4 are disposed on the first insulating layer 112. Each of the first to fourth test lines TL1 to TL4 extends in the second direction D2 and is sequentially arranged in the first direction D1. Each of the first to fourth test lines TL1 to TL4 is connected to data lines DL of the display area, respectively.

상기 제1 검사 패드(TP1)는 상기 제1 절연층(112) 상에 배치된다. 상기 제1검사 패드(TP1)은 상기 제2 검사 패드(TP2)와 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 제1 검사 패드(TP1)는 상기 제1 검사 라인(TL1)과 연결된다.The first test pad TP1 is disposed on the first insulating layer 112. The first test pad TP1 is disposed adjacent to the second test pad TP2 in the second direction D2. The first test pad TP1 is connected to the first test line TL1.

상기 제3 검사 패드(TP3)는 상기 제1 절연층(112) 상에 배치된다. 상기 제3 검사 패드(TP3)는 상기 제1 검사 패드(TP1)과 상기 제1 방향(D1)으로 인접하여 배치된다. 상기 제3 검사 패드(TP3)는 상기 제4 검사 패드(TP4)와 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 제3 검사 패드(TP3)는 상기 제3 검사 라인(TL13)과 연결된다. The third test pad TP3 is disposed on the first insulating layer 112. The third test pad TP3 is disposed adjacent to the first test pad TP1 in the first direction D1. The third test pad TP3 is disposed adjacent to the fourth test pad TP4 in the second direction D2. The third test pad TP3 is connected to the third test line TL13.

상기 제1 연결 라인(CL1)은 상기 제1 검사 패드(TP1) 및 상기 제3 검사 패드(TP3) 사이에 배치된다. 상기 제1 연결 라인(CL1)은 상기 제1 검사 패드(TP1) 및 상기 제3 검사 패드(TP3)와 일부 중첩할 수 있다. 이에 따라, 상기 표시 패널의 화소 수가 증가 함에 따라 상기 검사 라인들의 간격, 즉 상기 데이터 라인들의 간격이 좁아지더라도, 상기 검사 패드들의 면적을 유지한 채로 상기 표시 패널을 검사할 수 있다. The first connection line CL1 is disposed between the first test pad TP1 and the third test pad TP3. The first connection line CL1 may partially overlap the first test pad TP1 and the third test pad TP3. Accordingly, even if the spacing of the test lines, that is, the spacing of the data lines decreases as the number of pixels of the display panel increases, the display panel may be inspected while maintaining the area of the test pads.

상기 표시 패널의 표시 영역은 도 2 내지 3a의 표시 영역과 실질적으로 동일하므로 자세한 설명은 생략한다. Since the display area of the display panel is substantially the same as the display area of FIGS. 2 to 3A, detailed descriptions are omitted.

도 6은 본 발명의 또 다른 실시예에 따른 표시 패널의 표시 영역의 일부 및 검사 영역의 일부를 자세히 나타낸 평면도이다. 도 7a 내지 도 7b는 도 6의 I-I'선 및 II-II'선을 따라 절단한 단면도들이다.6 is a plan view illustrating in detail a part of a display area and a part of an inspection area of a display panel according to another exemplary embodiment of the present invention. 7A to 7B are cross-sectional views taken along lines I-I' and II-II' of FIG. 6.

도 6 내지 7b를 참조하면, 검사 영역에서(도 1의 TA1 또는 TA2 참조), 표시 패널은 상기 제1 기판, 상기 제2 기판 및 상기 제 1 기판 및 상기 제2 기판 사이에 배치된 상기 액정층을 포함한다. 상기 제1 기판은 제1 베이스 기판(110), 제1 연결 라인(CL1), 제2 연결 라인(CL2), 제1 절연층(112), 제1 내지 제4 검사 라인들(TL1 내지 TL4), 제1 내지 제4 검사 패드들(TP1 내지 TP4) 및 제2 절연층(도 3b 내지 도 3c의 114 참조)을 포함한다. 설명의 편의 상, 도면상에는 상기 제1 기판의 상기 제1 베이스 기판(110), 상기 제1 연결 라인(CL1), 상기 제2 연결 라인(CL2), 상기 제1 절연층(112), 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4), 상기 제1 내지 제4 검사 패드들(TP1 내지 TP4) 만을 나타낸다. 6 to 7B, in an inspection area (see TA1 or TA2 in FIG. 1), a display panel includes the first substrate, the second substrate, and the liquid crystal layer disposed between the first substrate and the second substrate. Includes. The first substrate includes a first base substrate 110, a first connection line CL1, a second connection line CL2, a first insulating layer 112, and first to fourth inspection lines TL1 to TL4. , First to fourth test pads TP1 to TP4 and a second insulating layer (see 114 in FIGS. 3B to 3C). For convenience of description, in the drawings, the first base substrate 110, the first connection line CL1, the second connection line CL2, the first insulating layer 112, and the first Only the first to fourth test lines TL1 to TL4 and the first to fourth test pads TP1 to TP4 are shown.

상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 상기 표시 영역의 게이트 라인(GL)과 동일한 물질을 포함할 수 있다. 즉, 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The first connection line CL1 and the second connection line CL2 may include the same material as the gate line GL of the display area. That is, the first connection line CL1 and the second connection line CL2 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like.

상기 제1 절연층(112)이 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2) 상에 배치된다. 상기 제1 연결 라인(CL1)의 일부 및 상기 제2 연결 라인(CL2)의 일부를 노출하는 콘택홀들(CNT)이 상기 제1 절연층(112)을 통해 형성된다. The first insulating layer 112 is disposed on the first connection line CL1 and the second connection line CL2. Contact holes CNT exposing a part of the first connection line CL1 and a part of the second connection line CL2 are formed through the first insulating layer 112.

상기 제1 검사 패드(TP1)는 상기 제1 절연층(112) 상에 배치된다. 상기 제1검사 패드(TP1)는 상기 제1 검사 라인(TL1)과 연결된다.The first test pad TP1 is disposed on the first insulating layer 112. The first test pad TP1 is connected to the first test line TL1.

상기 제3 검사 패드(TP3)는 상기 제1 절연층(112) 상에 배치된다. 상기 제3 검사 패드(TP3)는 상기 제1 검사 패드(TP1)와 제1 방향(D1)으로 인접하여 배치된다. 상기 제3 검사 패드(TP3)는 상기 제3 검사 라인(TL3)과 연결된다. The third test pad TP3 is disposed on the first insulating layer 112. The third test pad TP3 is disposed adjacent to the first test pad TP1 in a first direction D1. The third test pad TP3 is connected to the third test line TL3.

상기 제2 검사 패드(TP2)는 상기 제1 절연층(112) 상에 배치된다. 상기 제2 검사 패드(TP2)는 상기 제1 검사 패드(TP1)와 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 제2 검사 패드(TP2)는 상기 제1 연결 라인(CL1)과 상기 콘택홀(CNT)을 통해 전기적으로 연결된다. The second test pad TP2 is disposed on the first insulating layer 112. The second test pad TP2 is disposed adjacent to the first test pad TP1 in the second direction D2. The second test pad TP2 is electrically connected to the first connection line CL1 through the contact hole CNT.

상기 제4 검사 패드(TP4)는 상기 제1 절연층(112) 상에 배치된다. 상기 제4 검사 패드(TP4)는 상기 제2 검사 패드(TP2)와 제1 방향(D1)으로 인접하여 배치된다. 상기 제4 검사 패드(TP4)는 상기 제2 연결 라인(CL2)과 상기 콘택홀을 통해 전기적으로 연결된다. The fourth test pad TP4 is disposed on the first insulating layer 112. The fourth test pad TP4 is disposed adjacent to the second test pad TP2 in a first direction D1. The fourth test pad TP4 is electrically connected to the second connection line CL2 through the contact hole.

상기 제1 내지 제4 검사 라인들(TL1 내지 TL4) 및 상기 제1 내지 제4 검사 패드들(TP1 내지 TP4)은 상기 표시 영역의 데이터 라인(DL)과 동일한 물질을 포함할 수 있다. 즉, 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4) 및 상기 제1 내지 제4 검사 패드들(TP1 내지 TP4)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The first to fourth test lines TL1 to TL4 and the first to fourth test pads TP1 to TP4 may include the same material as the data line DL of the display area. That is, the first to fourth test lines TL1 to TL4 and the first to fourth test pads TP1 to TP4 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, etc. I can.

상기 제1 연결 라인(CL1)은 상기 제1 검사 패드(TP1)과 중첩하고, 상기 제2 연결 라인(CL2)은 상기 제3 검사 패드(TP3)과 중첩한다. 상기 제1 내지 제4 검사 패드들(TP1 내지 TP4)이 상기 데이터 라인(DL)과 동일한 층으로부터 형성되므로, 상기 제2 절연층을 형성하기 전에 상기 표시 패널을 검사할 수 있다. The first connection line CL1 overlaps the first test pad TP1, and the second connection line CL2 overlaps the third test pad TP3. Since the first to fourth inspection pads TP1 to TP4 are formed from the same layer as the data line DL, the display panel may be inspected before the second insulating layer is formed.

도 8은 본 발명의 또 다른 실시예에 따른 표시 패널의 검사 영역의 일부를 자세히 나타낸 평면도이다. 도 9a 내지 도 9c는 도 8의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 단면도들이다.8 is a plan view illustrating in detail a part of an inspection area of a display panel according to another exemplary embodiment of the present invention. 9A to 9C are cross-sectional views taken along lines I-I', II-II', and III-III' of FIG. 8.

도 8 내지 도 9c를 참조하면, 검사 영역에서(도 1의 TA1 또는 TA2 참조), 표시 패널은 상기 제1 기판, 상기 제2 기판 및 상기 제 1 기판 및 상기 제2 기판 사이에 배치된 상기 액정층을 포함한다. 상기 제1 기판은 제1 베이스 기판(110), 제1 내지 제4 연결 라인들(CL1 내지 CL4), 제1 절연층(112), 제1 내지 제8 검사 라인들(TL1 내지 TL8), 제1 내지 제8 검사 패드들(TP1 내지 TP8) 및 제2 절연층(도 3b 내지 도 3c의 114 참조)을 포함한다. 설명의 편의 상, 도면상에는 상기 제1 기판의 상기 제1 베이스 기판(110), 상기 제1 내지 제4 연결 라인들(CL1 내지 CL4), 상기 제1 절연층(112), 상기 제1 내지 제8 검사 라인들(TL1 내지 TL8), 제1 내지 제8 검사 패드들(TP1 내지 TP8) 만을 나타낸다. 8 to 9C, in an inspection area (see TA1 or TA2 in FIG. 1 ), a display panel includes the first substrate, the second substrate, and the liquid crystal disposed between the first substrate and the second substrate. Includes layers. The first substrate includes a first base substrate 110, first to fourth connection lines CL1 to CL4, a first insulating layer 112, first to eighth inspection lines TL1 to TL8, and 1 to 8 test pads TP1 to TP8 and a second insulating layer (see 114 in FIGS. 3B to 3C). For convenience of explanation, in the drawings, the first base substrate 110, the first to fourth connection lines CL1 to CL4, the first insulating layer 112, and the first to fourth connection lines of the first substrate Only the eight test lines TL1 to TL8 and the first to eighth test pads TP1 to TP8 are shown.

상기 제1 내지 제4 연결 라인들(CL1 내지 CL4)은 상기 제1 베이스 기판(110) 상에 배치된다. 상기 제1 내지 제4 연결 라인들(CL1 내지 CL4)은 각각 제2 방향(D2)으로 연장되고, 제1 방향(D1)으로 배열된다. The first to fourth connection lines CL1 to CL4 are disposed on the first base substrate 110. Each of the first to fourth connection lines CL1 to CL4 extends in a second direction D2 and is arranged in a first direction D1.

상기 제1 내지 제4 연결 라인들(CL1 내지 CL4)은 상기 표시 영역의 게이트 라인과 동일한 물질을 포함할 수 있다. 즉, 상기 제1 내지 제4 연결 라인들(CL1 내지 CL4)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.The first to fourth connection lines CL1 to CL4 may include the same material as the gate line of the display area. That is, the first to fourth connection lines CL1 to CL4 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like.

상기 제1 절연층(112)이 상기 제1 내지 제4 연결 라인들(CL1 내지 CL4) 상에 배치된다. 상기 제1 내지 제4 연결 라인들(CL1 내지 CL4)의 일부들을 노출하는 콘택홀들(CNT)이 상기 제1 절연층(112)을 통해 형성된다. The first insulating layer 112 is disposed on the first to fourth connection lines CL1 to CL4. Contact holes CNT exposing portions of the first to fourth connection lines CL1 to CL4 are formed through the first insulating layer 112.

상기 제1 내지 제8 검사 라인들(TL1 내지 TL8)은 상기 제1 절연층(112) 상에 배치된다. 상기 제1 내지 제8 검사 라인들(TL1 내지 TL8)은 각각 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 순서대로 배열된다. 상기 제1 내지 제8 검사 라인들(TL1 내지 TL8) 각각은 상기 표시 영역의 데이터 라인들과 각각 연결된다. The first to eighth test lines TL1 to TL8 are disposed on the first insulating layer 112. Each of the first to eighth test lines TL1 to TL8 extends in the second direction D2 and is sequentially arranged in the first direction D1. Each of the first to eighth test lines TL1 to TL8 is connected to data lines of the display area, respectively.

상기 제2 검사 라인(TL2)은 상기 콘택홀(CNT)를 통해 상기 제1 연결 라인(CL1)과 전기적으로 연결된다. 상기 제4 검사 라인(TL4)은 상기 콘택홀을 통해 상기 제2 연결 라인(CL2)과 전기적으로 연결된다. 상기 제6 검사 라인(TL6)은 상기 콘택홀을 통해 상기 제3 연결 라인(CL3)과 전기적으로 연결된다. 상기 제8 검사 라인(TL8)은 상기 콘택홀을 통해 상기 제4 연결 라인(CL4)과 전기적으로 연결된다.The second test line TL2 is electrically connected to the first connection line CL1 through the contact hole CNT. The fourth test line TL4 is electrically connected to the second connection line CL2 through the contact hole. The sixth test line TL6 is electrically connected to the third connection line CL3 through the contact hole. The eighth test line TL8 is electrically connected to the fourth connection line CL4 through the contact hole.

상기 제1 내지 제8 검사 패드(TP1)들은 상기 제1 절연층(112) 상에 배치된다. 상기 제1 검사 패드(TP1)는 상기 제1 검사 라인(TL1)과 연결된다. The first to eighth test pads TP1 are disposed on the first insulating layer 112. The first test pad TP1 is connected to the first test line TL1.

상기 제5 검사 패드(TP5)는 상기 제1 검사 패드(TP1)와 상기 제1 방향(D1)으로 인접하여 배치된다. 상기 제5 검사 패드(TP5)는 상기 제5 검사 라인(TL5)과 연결된다. The fifth test pad TP5 is disposed adjacent to the first test pad TP1 in the first direction D1. The fifth test pad TP5 is connected to the fifth test line TL5.

상기 제2 검사 패드(TP2)는 상기 제1 검사 패드(TP1)와 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 제2 검사 패드(TP2)는 상기 제1 연결 라인(CL1)과 상기 콘택홀(CNT)을 통해 전기적으로 연결된다. The second test pad TP2 is disposed adjacent to the first test pad TP1 in the second direction D2. The second test pad TP2 is electrically connected to the first connection line CL1 through the contact hole CNT.

상기 제6 검사 패드(TP6)은 상기 제2 검사 패드(TP2)와 상기 제1 방향(D1)으로 인접하여 배치된다. 상기 제6 검사 패드(TP6)는 상기 제3 연결 라인(CL3)과 상기 콘택홀을 통해 전기적으로 연결된다.The sixth test pad TP6 is disposed adjacent to the second test pad TP2 in the first direction D1. The sixth test pad TP6 is electrically connected to the third connection line CL3 through the contact hole.

상기 제3 검사 패드(TP3)는 상기 제2 검사 패드(TP2)와 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 제3 검사 패드(TP3)는 상기 제3 검사 라인(TL3)과 연결된다. The third test pad TP3 is disposed adjacent to the second test pad TP2 in the second direction D2. The third test pad TP3 is connected to the third test line TL3.

상기 제7 검사 패드(TP7)는 상기 제3 검사 패드(TP3)와 상기 제1 방향(D1)으로 인접하여 배치된다. 상기 제7 검사 패드(TP7)는 상기 제7 검사 라인(TL7)과 연결된다. The seventh test pad TP7 is disposed adjacent to the third test pad TP3 in the first direction D1. The seventh test pad TP7 is connected to the seventh test line TL7.

상기 제4 검사 패드(TP4)는 상기 제3 검사 패드(TP3)와 제2 방향(D2)으로 인접하여 배치된다. 상기 제4 검사 패드(TP4)는 상기 제2 연결 라인(CL2)과 상기 콘택홀을 통해 전기적으로 연결된다. The fourth test pad TP4 is disposed adjacent to the third test pad TP3 in a second direction D2. The fourth test pad TP4 is electrically connected to the second connection line CL2 through the contact hole.

상기 제8 검사 패드(TP8)는 상기 제4 검사 패드(TP4)와 제1 방향(D1)으로 인접하여 배치된다. 상기 제8 검사 패드(TP8)는 상기 제4 연결 라인(CL4)과 상기 콘택홀을 통해 전기적으로 연결된다. The eighth test pad TP8 is disposed adjacent to the fourth test pad TP4 in a first direction D1. The eighth test pad TP8 is electrically connected to the fourth connection line CL4 through the contact hole.

상기 제1 내지 제8 검사 라인들(TL1 내지 TL8) 및 상기 제1 내지 제8 검사 패드들(TP1 내지 TP8)은 상기 표시 영역의 데이터 라인과 동일한 물질을 포함할 수 있다. 즉, 상기 제1 내지 제8 검사 라인들(TL1 내지 TL8) 및 상기 제1 내지 제8 검사 패드들(TP1 내지 TP8)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. The first to eighth test lines TL1 to TL8 and the first to eighth test pads TP1 to TP8 may include the same material as the data line of the display area. That is, the first to eighth test lines TL1 to TL8 and the first to eighth test pads TP1 to TP8 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, etc. I can.

상기 제1 연결 라인(CL1)은 상기 제1 검사 패드(TP1)과 중첩한다. The first connection line CL1 overlaps the first test pad TP1.

상기 제3 검사 라인(TL3)은 상기 제1 검사 패드(TP1) 및 상기 제5 검사 패드(TP5) 사이, 및 상기 제2 검사 패드(TP2) 및 상기 제6 검사 패드(TP6) 사이에 배치된다. The third test line TL3 is disposed between the first test pad TP1 and the fifth test pad TP5, and between the second test pad TP2 and the sixth test pad TP6. .

상기 제2 연결 라인(CL2)은 상기 제5 검사 패드(TP5), 상기 제6 검사 패드(TP6) 및 상기 제3 검사 패드(TP3)과 중첩한다. The second connection line CL2 overlaps the fifth test pad TP5, the sixth test pad TP6, and the third test pad TP3.

상기 제3 연결 라인(CL3)은 상기 제5 검사 패드(TP5)와 중첩한다. The third connection line CL3 overlaps the fifth test pad TP5.

이에 따라, 상기 검사 패드들은 상기 검사 라인 또는 상기 연결 라인과 적절하게 연결되어, 상기 검사 영역의 공간을 효율적으로 활용할 수 있다. Accordingly, the test pads are properly connected to the test line or the connection line, so that the space of the test area can be efficiently utilized.

상기 표시 패널의 표시 영역은 도 2 내지 3a의 표시 영역과 실질적으로 동일하므로 자세한 설명은 생략한다.Since the display area of the display panel is substantially the same as the display area of FIGS. 2 to 3A, detailed descriptions are omitted.

도 10은 본 발명의 또 다른 실시예에 따른 표시 패널의 검사 영역의 일부를 자세히 나타낸 평면도이다. 도 11a 내지 도 11c는 도 10의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 단면도들이다.10 is a plan view illustrating in detail a part of an inspection area of a display panel according to another exemplary embodiment of the present invention. 11A to 11C are cross-sectional views taken along lines I-I', II-II', and III-III' of FIG. 10.

도 10 내지 도 11c를 참조하면, 검사 영역에서(도 1의 TA1 또는 TA2 참조), 표시 패널은 상기 제1 기판, 상기 제2 기판 및 상기 제 1 기판 및 상기 제2 기판 사이에 배치된 상기 액정층을 포함한다. 상기 제1 기판은 제1 베이스 기판(110), 제1 내지 제4 연결 라인들(CL1 내지CL4), 제1 절연층(112), 제1 내지 제6 검사 라인들(TL1 내지 TL6), 제1 내지 제6 검사 패드들(TP1 내지 TP6) 및 제2 절연층(도 3b 내지 도 3c의 114 참조)을 포함한다. 설명의 편의 상, 도면상에는 상기 제1 기판의 상기 제1 베이스 기판(110), 상기 제1 내지 제4 연결 라인들(CL1 내지 CL4), 상기 제1 절연층(112), 상기 제1 내지 제6 검사 라인들(TL1 내지 TL6), 제1 내지 제6 검사 패드들(TP1 내지 TP6) 만을 나타낸다. Referring to FIGS. 10 to 11C, in an inspection area (see TA1 or TA2 in FIG. 1 ), a display panel includes the first substrate, the second substrate, and the liquid crystal disposed between the first substrate and the second substrate. Includes layers. The first substrate includes a first base substrate 110, first to fourth connection lines CL1 to CL4, a first insulating layer 112, first to sixth inspection lines TL1 to TL6, and First to sixth test pads TP1 to TP6 and a second insulating layer (see 114 in FIGS. 3B to 3C) are included. For convenience of explanation, in the drawings, the first base substrate 110, the first to fourth connection lines CL1 to CL4, the first insulating layer 112, and the first to fourth connection lines of the first substrate Only the six test lines TL1 to TL6 and the first to sixth test pads TP1 to TP6 are shown.

상기 제1 절연층(112)이 상기 제1 내지 제4 연결 라인들(CL1 내지 CL4) 상에 배치된다. 상기 제1 내지 제4 연결 라인들(CL1 내지 CL4)의 일부들을 노출하는 콘택홀들이 상기 제1 절연층(112)을 통해 형성된다. The first insulating layer 112 is disposed on the first to fourth connection lines CL1 to CL4. Contact holes exposing portions of the first to fourth connection lines CL1 to CL4 are formed through the first insulating layer 112.

상기 제1 내지 제6 검사 라인들(TL1 내지 TL6)은 상기 제1 절연층(112) 상에 배치된다. 상기 제1 내지 제6 검사 라인들(TL1 내지 TL6)은 각각 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 순서대로 배열된다. 상기 제1 내지 제6 검사 라인들(TL1 내지 TL6) 각각은 상기 표시 영역의 데이터 라인들과 각각 연결된다. The first to sixth test lines TL1 to TL6 are disposed on the first insulating layer 112. Each of the first to sixth test lines TL1 to TL6 extends in the second direction D2 and is sequentially arranged in the first direction D1. Each of the first to sixth test lines TL1 to TL6 is respectively connected to data lines of the display area.

상기 제2 검사 라인(TL2)은 상기 콘택홀(CNT)를 통해 상기 제1 연결 라인(CL1)과 전기적으로 연결된다. 상기 제3 검사 라인(TL3)은 상기 콘택홀을 통해 상기 제2 연결 라인(CL2)과 전기적으로 연결된다. 상기 제5 검사 라인(TL5)은 상기 콘택홀을 통해 상기 제3 연결 라인(CL3)과 전기적으로 연결된다. 상기 제6 검사 라인(TL6)은 상기 콘택홀을 통해 상기 제4 연결 라인(CL4)과 전기적으로 연결된다.The second test line TL2 is electrically connected to the first connection line CL1 through the contact hole CNT. The third test line TL3 is electrically connected to the second connection line CL2 through the contact hole. The fifth inspection line TL5 is electrically connected to the third connection line CL3 through the contact hole. The sixth test line TL6 is electrically connected to the fourth connection line CL4 through the contact hole.

상기 제1 내지 제6 검사 패드(TP1)들은 상기 제1 절연층(112) 상에 배치된다. 상기 제1 검사 패드(TP1)는 상기 제1 검사 라인(TL1)과 연결된다. The first to sixth test pads TP1 are disposed on the first insulating layer 112. The first test pad TP1 is connected to the first test line TL1.

상기 제4 검사 패드(TP4)는 상기 제1 검사 패드(TP1)와 상기 제1 방향(D1)으로 인접하여 배치된다. 상기 제4 검사 패드(TP4)는 상기 제4 검사 라인(TL4)과 연결된다. The fourth test pad TP4 is disposed adjacent to the first test pad TP1 in the first direction D1. The fourth test pad TP4 is connected to the fourth test line TL4.

상기 제2 검사 패드(TP2)는 상기 제1 검사 패드(TP1)와 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 제2 검사 패드(TP2)는 상기 제1 연결 라인(CL1)과 상기 콘택홀을 통해 전기적으로 연결된다. The second test pad TP2 is disposed adjacent to the first test pad TP1 in the second direction D2. The second test pad TP2 is electrically connected to the first connection line CL1 through the contact hole.

상기 제5 검사 패드(TP5)은 상기 제2 검사 패드(TP2)와 상기 제1 방향(D1)으로 인접하여 배치된다. 상기 제5 검사 패드(TP5)는 상기 제3 연결 라인(CL3)과 상기 콘택홀을 통해 전기적으로 연결된다.The fifth test pad TP5 is disposed adjacent to the second test pad TP2 in the first direction D1. The fifth test pad TP5 is electrically connected to the third connection line CL3 through the contact hole.

상기 제3 검사 패드(TP3)는 상기 제2 검사 패드(TP2)와 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 제3 검사 패드(TP3)는 상기 제2 연결 라인(CL2)과 상기 콘택홀을 통해 전기적으로 연결된다.The third test pad TP3 is disposed adjacent to the second test pad TP2 in the second direction D2. The third test pad TP3 is electrically connected to the second connection line CL2 through the contact hole.

상기 제6 검사 패드(TP6)는 상기 제3 검사 패드(TP3)와 상기 제1 방향(D1)으로 인접하여 배치된다. 상기 제6 검사 패드(TP6)는 상기 제4 연결 라인(CL4)과 상기 콘택홀을 통해 전기적으로 연결된다.The sixth test pad TP6 is disposed adjacent to the third test pad TP3 in the first direction D1. The sixth test pad TP6 is electrically connected to the fourth connection line CL4 through the contact hole.

상기 제1 내지 제6 검사 라인들(TL1 내지 TL6) 및 상기 제1 내지 제6 검사 패드들(TP1 내지 TP6)은 상기 표시 영역의 데이터 라인과 동일한 물질을 포함할 수 있다. 즉, 상기 제1 내지 제6 검사 라인들(TL1 내지 TL6) 및 상기 제1 내지 제6 검사 패드들(TP1 내지 TP6)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. The first to sixth test lines TL1 to TL6 and the first to sixth test pads TP1 to TP6 may include the same material as the data line of the display area. That is, the first to sixth test lines TL1 to TL6 and the first to sixth test pads TP1 to TP6 may include a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, etc. I can.

상기 제2 연결 라인(CL2)은 상기 제1 검사 패드(TP1) 및 상기 제2 검사 패드(TP2)과 중첩한다. The second connection line CL2 overlaps the first test pad TP1 and the second test pad TP2.

상기 제3 연결 라인(CL3)은 상기 제4 검사 패드(TP4)와 중첩한다. The third connection line CL3 overlaps the fourth test pad TP4.

상기 제4 연결 라인(CL4)은 상기 제4 검사 패드(TP4) 및 상기 제5 검사 패드(TP5)와 중첩한다. The fourth connection line CL4 overlaps the fourth test pad TP4 and the fifth test pad TP5.

본 실시예에서는 상기 검사 패드들이 상기 제2 방향으로 3열을 형성하는 것으로 도시하였으나, 상기 검사 패드들은 4 이상의 열을 형성하도록 배치될 수 있다. In the present embodiment, the test pads are shown to form three rows in the second direction, but the test pads may be arranged to form four or more rows.

도 12는 본 발명의 일 실시예에 따른 표시 패널의 제조 방법을 나타낸 흐름도이다. 12 is a flowchart illustrating a method of manufacturing a display panel according to an exemplary embodiment of the present invention.

표시 패널의 제조 방법은 게이트 패턴을 형성하는 단계(S100), 제1 절연층을 형성하는 단계(S200), 액티브 패턴 및 데이터 패턴을 형성하는 단계(S300), 검사 단계(S400), 제2 절연층을 형성하는 단계(S500) 및 화소 전극을 형성하는 단계(S600)을 포함한다. The method of manufacturing a display panel includes forming a gate pattern (S100), forming a first insulating layer (S200), forming an active pattern and a data pattern (S300), an inspection step (S400), and a second insulation. It includes forming a layer (S500) and forming a pixel electrode (S600).

상기 게이트 패턴을 형성하는 단계(S100)에서는 제1 베이스 기판 상에 제1 방향으로 배열되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 및 제2 연결 라인들을 포함하는 게이트 패턴을 형성한다. In the step of forming the gate pattern (S100), a gate pattern including first and second connection lines arranged in a first direction on a first base substrate and extending in a second direction perpendicular to the first direction is formed. To form.

상기 제1 절연층을 형성하는 단계(S200)에서는 상기 게이트 패턴 상에 제1 절연층을 형성하고, 상기 제1 연결 라인 및 상기 제2 연결 라인을 일부 노출시키는 콘택홀들을 형성한다. In forming the first insulating layer (S200), a first insulating layer is formed on the gate pattern, and contact holes partially exposing the first connection line and the second connection line are formed.

상기 액티브 패턴 및 데이터 패턴을 형성하는 단계(S300)에서는 상기 제1 절연층 상에 상기 액티브 패턴, 및 상기 제2 방향으로 연장되고 상기 제1 방향으로 배열되는 제1 내지 제4 검사 라인들을 포함하고, 상기 제2 검사 라인은 상기 제1 연결라인과 상기 콘택홀을 통해 전기적으로 연결되고, 상기 제4 검사 라인은 상기 제2 연결라인과 상기 콘택홀을 통해 전기적으로 연결되는, 데이터 패턴을 형성한다.In the forming of the active pattern and the data pattern (S300), the active pattern and first to fourth test lines extending in the second direction and arranged in the first direction on the first insulating layer are included, , The second test line is electrically connected to the first connection line through the contact hole, and the fourth test line is electrically connected to the second connection line through the contact hole to form a data pattern. .

상기 검사 단계(S400)에서는 상기 게이트 패턴, 상기 액티브 패턴 및 상기 데이터 패턴을 검사 패드들을 이용하여 검사한다. In the inspection step S400, the gate pattern, the active pattern, and the data pattern are inspected using inspection pads.

상기 제2 절연층을 형성하는 단계(S500)에서는 상기 데이터 패턴 상에 제2 절연층을 형성한다.In the step of forming the second insulating layer (S500), a second insulating layer is formed on the data pattern.

상기 화소 전극을 형성하는 단계(S600)에서는 상기 제2 절연층 상에 화소 전극을 형성한다. In forming the pixel electrode (S600), a pixel electrode is formed on the second insulating layer.

이에 따라, 상기 제1 베이스 기판, 상기 게이트 패턴, 상기 제1 절연층, 상기 데이터 패턴, 상기 제2 절연층 및 상기 화소 전극을 포함하는 제1 기판(도 2 내지 3c의 SB1 참조)을 제조할 수 있다. 이후 제2 기판(도 2 내지 3c의 SB2 참조) 및 액정층(도 2 내지 3c의 130 참조)을 형성하여 표시 패널을 제조할 수 있다. Accordingly, a first substrate (see SB1 in FIGS. 2 to 3C) including the first base substrate, the gate pattern, the first insulating layer, the data pattern, the second insulating layer, and the pixel electrode can be manufactured. I can. Thereafter, a second substrate (see SB2 in FIGS. 2 to 3C) and a liquid crystal layer (see 130 in FIGS. 2 to 3C) may be formed to manufacture a display panel.

상기 표시 패널의 제조 방법에 대해서는 도 13 내지 20b에서 자세하게 후술한다. A method of manufacturing the display panel will be described later in detail with reference to FIGS. 13 to 20B.

도 13 내지 도 16b는 도 2의 표시 패널의 제조 방법을 나타낸 평면도들 및 단면도들이다. 13 to 16B are plan views and cross-sectional views illustrating a method of manufacturing the display panel of FIG. 2.

도 13 내지 14b를 참조하면, 게이트 라인(GL), 게이트 전극(GE), 제1 연결 라인(CL1), 제2 연결 라인(CL2), 제2 전극 패드(TP2) 및 제4 전극 패드(TP4)가 제1 베이스 기판(110) 상에 형성된다. 13 to 14B, a gate line GL, a gate electrode GE, a first connection line CL1, a second connection line CL2, a second electrode pad TP2, and a fourth electrode pad TP4 ) Is formed on the first base substrate 110.

상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 전기적으로 연결된다. 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다. 상기 제2 검사 패드(TP2)는 상기 제1 연결 라인(CL1)과 연결된다. 상기 제4 검사 패드(TP4)는 상기 제2 검사 패드(TP2)와 상기 제1 방향(D1)으로 인접하여 배치된다. 상기 제4 검사 패드(TP4)는 상기 제2 연결 라인(CL2)과 연결된다. The gate line GL extends in a first direction D1. The gate electrode GE is electrically connected to the gate line GL. The first connection line CL1 and the second connection line CL2 extend in a second direction D2 and are arranged in the first direction D1. The second test pad TP2 is connected to the first connection line CL1. The fourth test pad TP4 is disposed adjacent to the second test pad TP2 in the first direction D1. The fourth test pad TP4 is connected to the second connection line CL2.

상기 제1 베이스 기판(110) 상에 도전막을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 도전막을 패터닝하여 상기 게이트 라인(GL), 상기 게이트 전극(GE), 상기 제1 연결 라인(CL1), 상기 제2 연결 라인(CL2), 상기 제2 전극 패드(TP2) 및 상기 제4 전극 패드(TP4)를 형성할 수 있다.After forming a conductive layer on the first base substrate 110, the conductive layer is patterned by using a photo etching process or an etching process using an additional etching mask to form the gate line GL, the gate electrode GE, The first connection line CL1, the second connection line CL2, the second electrode pad TP2, and the fourth electrode pad TP4 may be formed.

상기 제1 절연층(112)이 상기 게이트 라인(GL), 상기 게이트 전극(GE), 상기 제1 연결 라인(CL1), 상기 제2 연결 라인(CL2), 상기 제2 검사 패드(TP2) 및 상기 제4 검사 패드(TP4) 상에 형성된다. 상기 제1 절연층(112)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다.The first insulating layer 112 includes the gate line GL, the gate electrode GE, the first connection line CL1, the second connection line CL2, the second inspection pad TP2, and It is formed on the fourth inspection pad TP4. The first insulating layer 112 may be formed using a chemical vapor deposition process, a spin coating process, a plasma enhanced chemical vapor deposition process, a sputtering process, a vacuum deposition process, a high-density plasma-chemical vapor deposition process, a printing process, etc. .

상기 제1 연결 라인(CL1)의 일부 및 상기 제2 연결 라인(CL2)의 일부를 노출하는 콘택홀(CNT) 이 상기 제1 절연층(112)을 통해 형성된다.A contact hole CNT exposing a part of the first connection line CL1 and a part of the second connection line CL2 is formed through the first insulating layer 112.

도 15 내지 16b를 참조하면, 액티브 패턴(ACT), 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE), 제1 내지 제4 검사 라인들(TL1 내지 TL4), 제1 검사 패드(TP1) 및 제3 검사 패드(TP3)가 상기 제1 절연층(112) 상에 형성된다. 15 to 16B, an active pattern ACT, a data line DL, a source electrode SE, a drain electrode DE, first to fourth test lines TL1 to TL4, and a first test pad (TP1) and a third test pad TP3 are formed on the first insulating layer 112.

상기 액티브 패턴(ACT)은 상기 게이트 전극(GE)과 중첩한다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장된다. 상기 데이터 라인(DL)은 상기 게이트 라인(GL)과 교차한다. 상기 소스 전극(SE)은 상기 데이터 라인(DL)과 전기적으로 연결된다. 상기 드레인 전극(DE)은 상기 소스 전극(SE)과 이격된다. 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4)은 각각 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 순서대로 배열된다. 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4) 각각은 상기 데이터 라인들(DL)과 각각 연결된다. 상기 제1 검사 패드(TP1)은 상기 제2 검사 패드(TP2)와 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 제1 검사 패드(TP1)는 상기 제1 검사 라인(TL1)과 연결된다. 상기 제3 검사 패드(TP3)는 상기 제1 검사 패드(TP1)와 상기 제1 방향(D1)으로 인접하여 배치된다. 상기 제3 검사 패드(TP3)는 상기 제4 검사 패드(TP4)와 상기 제2 방향(D2)으로 인접하여 배치된다.The active pattern ACT overlaps the gate electrode GE. The data line DL extends in a second direction D2 substantially perpendicular to the first direction D1. The data line DL crosses the gate line GL. The source electrode SE is electrically connected to the data line DL. The drain electrode DE is spaced apart from the source electrode SE. Each of the first to fourth test lines TL1 to TL4 extends in the second direction D2 and is sequentially arranged in the first direction D1. Each of the first to fourth test lines TL1 to TL4 is connected to the data lines DL, respectively. The first test pad TP1 is disposed adjacent to the second test pad TP2 in the second direction D2. The first test pad TP1 is connected to the first test line TL1. The third test pad TP3 is disposed adjacent to the first test pad TP1 in the first direction D1. The third test pad TP3 is disposed adjacent to the fourth test pad TP4 in the second direction D2.

상기 제1 절연층(112) 상에 액티브층 및 도전막을 순서대로 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 액티브층 및 상기 도전막을 패터닝하여 상기 액티브 패턴(ACT), 상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4), 상기 제1 검사 패드(TP1) 및 상기 제3 검사 패드(TP3)를 형성할 수 있다. 예를 들면, 하프톤 마스크를 이용하여 상기 소스 드레인 전극(SE, DE) 및 상기 액티브 패턴(ACT)을 형성할 수 있다. After sequentially forming an active layer and a conductive layer on the first insulating layer 112, the active layer and the conductive layer are patterned using a photo etching process or an etching process using an additional etching mask to form the active pattern ACT. ), the data line DL, the source electrode SE, the drain electrode DE, the first to fourth test lines TL1 to TL4, the first test pad TP1 and the third The inspection pad TP3 may be formed. For example, the source-drain electrodes SE and DE and the active pattern ACT may be formed using a halftone mask.

상기 제1 내지 제4 검사 패드들(TP1 내지 TP4)을 이용하여 상기 표시 패널을 검사할 수 있다. 이후, 상기 액티브 패턴(ACT), 상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4), 상기 제1 검사 패드(TP1) 및 상기 제3 검사 패드(TP3) 상에 제2 절연층을 형성하고, 상기 제2 절연층 상에 화소 전극을 형성하여 제1 기판을 완성할 수 있다. The display panel may be inspected using the first to fourth inspection pads TP1 to TP4. Thereafter, the active pattern ACT, the data line DL, the source electrode SE, the drain electrode DE, the first to fourth test lines TL1 to TL4, and the first test pad The first substrate may be completed by forming a second insulating layer on TP1 and the third inspection pad TP3 and forming a pixel electrode on the second insulating layer.

이후 제2 기판(도 2 내지 3c의 SB2 참조) 및 액정층(도 2 내지 3c의 130 참조)을 형성하여 표시 패널을 제조할 수 있다.Thereafter, a second substrate (see SB2 in FIGS. 2 to 3C) and a liquid crystal layer (see 130 in FIGS. 2 to 3C) may be formed to manufacture a display panel.

도 17 내지 도 20b는 도 6의 표시 패널의 제조 방법을 나타낸 평면도들 및 단면도들이다. 17 to 20B are plan views and cross-sectional views illustrating a method of manufacturing the display panel of FIG. 6.

도 17 내지 도 18b을 참조하면, 게이트 라인(GL), 게이트 전극(GE), 제1 연결 라인(CL1), 제2 연결 라인(CL2)이 제1 베이스 기판(110) 상에 형성된다. 17 to 18B, a gate line GL, a gate electrode GE, a first connection line CL1, and a second connection line CL2 are formed on the first base substrate 110.

상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)과 전기적으로 연결된다. 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다.The gate line GL extends in a first direction D1. The gate electrode GE is electrically connected to the gate line GL. The first connection line CL1 and the second connection line CL2 extend in a second direction D2 and are arranged in the first direction D1.

상기 제1 베이스 기판(110) 상에 도전막을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 도전막을 패터닝하여 상기 게이트 라인(GL), 상기 게이트 전극(GE), 상기 제1 연결 라인(CL1), 및 상기 제2 연결 라인(CL2)을 형성할 수 있다.After forming a conductive layer on the first base substrate 110, the conductive layer is patterned by using a photo etching process or an etching process using an additional etching mask to form the gate line GL, the gate electrode GE, The first connection line CL1 and the second connection line CL2 may be formed.

상기 제1 절연층(112)이 상기 제1 연결 라인(CL1), 및 상기 제2 연결 라인(CL2) 상에 형성된다. 상기 제1 절연층(112)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다.The first insulating layer 112 is formed on the first connection line CL1 and the second connection line CL2. The first insulating layer 112 may be formed using a chemical vapor deposition process, a spin coating process, a plasma enhanced chemical vapor deposition process, a sputtering process, a vacuum deposition process, a high-density plasma-chemical vapor deposition process, a printing process, etc. .

도 19 내지 20b를 참조하면, 액티브 패턴(ACT), 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE), 제1 내지 제4 검사 라인들(TL1 내지 TL4), 제1 내지 제4 검사 패드들(TP1 내지 TP4)가 상기 제1 절연층(112) 상에 형성된다. 19 to 20B, the active pattern ACT, the data line DL, the source electrode SE, the drain electrode DE, the first to fourth test lines TL1 to TL4, and the first to the first 4 Test pads TP1 to TP4 are formed on the first insulating layer 112.

상기 액티브 패턴(ACT)은 상기 게이트 전극(GE)과 중첩한다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장된다. 상기 데이터 라인(DL)은 상기 게이트 라인(GL)과 교차한다. 상기 소스 전극(SE)은 상기 데이터 라인(DL)과 전기적으로 연결된다. 상기 드레인 전극(DE)은 상기 소스 전극(SE)과 이격된다. 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4)은 각각 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 순서대로 배열된다. 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4) 각각은 상기 데이터 라인들(DL)과 각각 연결된다. The active pattern ACT overlaps the gate electrode GE. The data line DL extends in a second direction D2 substantially perpendicular to the first direction D1. The data line DL crosses the gate line GL. The source electrode SE is electrically connected to the data line DL. The drain electrode DE is spaced apart from the source electrode SE. Each of the first to fourth test lines TL1 to TL4 extends in the second direction D2 and is sequentially arranged in the first direction D1. Each of the first to fourth test lines TL1 to TL4 is connected to the data lines DL, respectively.

상기 제1 검사 패드(TP1)는 상기 제1 검사 라인(TL1)과 연결된다. 상기 제3 검사 패드(TP3)는 상기 제1 검사 패드(TP1)와 상기 제1 방향(D1)으로 인접하여 배치된다. 상기 제3 검사 패드(TP3)는 상기 제3 검사 라인(TL3)과 연결된다.The first test pad TP1 is connected to the first test line TL1. The third test pad TP3 is disposed adjacent to the first test pad TP1 in the first direction D1. The third test pad TP3 is connected to the third test line TL3.

상기 제2 검사 패드(TP2)는 상기 제1 검사 패드(TP1)와 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 제2 검사 패드(TP2)는 상기 제1 연결 라인(CL1)과 상기 콘택홀(CNT)을 통해 전기적으로 연결된다. 상기 제4 검사 패드(TP4)는 상기 제1 절연층(112) 상에 배치된다. 상기 제4 검사 패드(TP4)는 상기 제2 검사 패드(TP2)와 제1 방향(D1)으로 인접하여 배치된다. 상기 제4 검사 패드(TP4)는 상기 제2 연결 라인(CL2)과 상기 콘택홀을 통해 전기적으로 연결된다. The second test pad TP2 is disposed adjacent to the first test pad TP1 in the second direction D2. The second test pad TP2 is electrically connected to the first connection line CL1 through the contact hole CNT. The fourth test pad TP4 is disposed on the first insulating layer 112. The fourth test pad TP4 is disposed adjacent to the second test pad TP2 in a first direction D1. The fourth test pad TP4 is electrically connected to the second connection line CL2 through the contact hole.

상기 제1 절연층(112) 상에 액티브층 및 도전막을 순서대로 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 액티브층 및 상기 도전막을 패터닝하여 상기 액티브 패턴(ACT), 상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4), 상기 제1 내지 제4 검사 패드들(TP1 내지 TP4)을 형성할 수 있다. 예를 들면, 하프톤 마스크를 이용하여 상기 소스 드레인 전극(SE, DE) 및 상기 액티브 패턴(ACT)을 형성할 수 있다. After sequentially forming an active layer and a conductive layer on the first insulating layer 112, the active layer and the conductive layer are patterned using a photo etching process or an etching process using an additional etching mask to form the active pattern ACT. ), the data line DL, the source electrode SE, the drain electrode DE, the first to fourth test lines TL1 to TL4, and the first to fourth test pads TP1 to TP4) can be formed. For example, the source and drain electrodes SE and DE and the active pattern ACT may be formed using a halftone mask.

상기 제1 내지 제4 검사 패드들(TP1 내지 TP4)을 이용하여 상기 표시 패널을 검사할 수 있다. 이후, 상기 액티브 패턴(ACT), 상기 데이터 라인(DL), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 제1 내지 제4 검사 라인들(TL1 내지 TL4), 상기 제1 내지 제4 검사 패드(TP1 내지 TP4) 상에 제2 절연층을 형성하고, 상기 제2 절연층 상에 화소 전극을 형성하여 제1 기판을 완성할 수 있다. The display panel may be inspected using the first to fourth inspection pads TP1 to TP4. Thereafter, the active pattern ACT, the data line DL, the source electrode SE, the drain electrode DE, the first to fourth test lines TL1 to TL4, and the first to the first 4 The first substrate may be completed by forming a second insulating layer on the inspection pads TP1 to TP4 and forming a pixel electrode on the second insulating layer.

본 발명의 실시예들에 따르면, 표시 패널은 게이트 라인과 동일한 층으로부터 형성되고 검사 패드와 중첩하는 연결 라인을 포함한다. 이에 따라, 상기 표시 패널의 화소 수가 증가함에 따라 상기 검사 라인들의 간격, 즉 상기 데이터 라인들의 간격이 좁아지더라도, 상기 검사 패드들의 면적을 유지한채로 상기 표시 패널을 검사할 수 있다. According to exemplary embodiments, the display panel includes a connection line formed from the same layer as the gate line and overlapping the inspection pad. Accordingly, even if the spacing of the test lines, that is, the spacing of the data lines, decreases as the number of pixels of the display panel increases, the display panel may be inspected while maintaining the area of the test pads.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although described with reference to the above embodiments, those skilled in the art will understand that various modifications and changes can be made to the present invention without departing from the spirit and scope of the present invention described in the following claims. I will be able to.

100: 표시 패널 110: 제1 베이스 기판
112: 제1 절연층 114: 제2 절연층
120: 제2 베이스 기판 122: 오버 코팅층
TL1-TL4: 제1 내지 제4 검사 라인 TP1-TP4: 제1 내지 제4 검사 패드
CL1, CL2: 제1 및 제2 연결 라인 CNT:콘택홀
GL: 게이트 라인 DL: 데이터 라인
SW: 스위칭 소자 BM: 블랙 매트릭스
CF: 컬러 필터100: display panel 110: first base substrate
112: first insulating layer 114: second insulating layer
120: second base substrate 122: overcoat layer
TL1-TL4: first to fourth test lines TP1-TP4: first to fourth test pads
CL1, CL2: first and second connection lines CNT: contact hole
GL: gate line DL: data line
SW: switching element BM: black matrix
CF: color filter

Claims

A base substrate including a display area displaying an image and a non-display area surrounding the display area;
A first data line disposed on the base substrate, disposed in the display area, and extending in a second direction crossing the first direction;
A second data line disposed on the base substrate, disposed in the display area, and extending parallel to the first data line;
A first line electrically connected to the first data line and disposed in the non-display area;
A second line electrically connected to the second data line and disposed in the non-display area;
A first pad electrically connected to the first line and disposed in the non-display area; And
A second pad electrically connected to the second line and disposed in the non-display area,
The first line and the second line are disposed on the same layer,
The first pad and the second pad are formed from different layers,
The display area includes a pixel including a switching element and a pixel electrode,
A gate line disposed in the display area and extending in the first direction, and
A first insulating layer disposed between the gate line and the first and second data lines, and disposed between the first pad and the second pad,
The switching element is electrically connected to the gate line and the first data line,
The first pad and the first line are formed from the same layer,
The second pad is electrically connected to the second line through a first contact hole formed in the first insulating layer.

delete

The display panel of claim 1, wherein the first line and the second line extend in the second direction and are arranged in the first direction.

delete

The method of claim 1,
The second pad is disposed adjacent to the first pad in the second direction.

delete

A base substrate including a display area displaying an image and a non-display area surrounding the display area;
A first data line disposed on the base substrate, disposed in the display area, and extending in a second direction crossing the first direction;
A second data line disposed on the base substrate, disposed in the display area, and extending parallel to the first data line;
A first line electrically connected to the first data line and disposed in the non-display area;
A second line electrically connected to the second data line and disposed in the non-display area;
A first pad electrically connected to the first line and disposed in the non-display area; And
A second pad electrically connected to the second line and disposed in the non-display area,
The first pad and the second pad are formed from different layers,
The display area includes a pixel including a switching element and a pixel electrode,
A gate line disposed in the display area and extending in the first direction;
A first insulating layer disposed between the gate line and the first and second data lines, and disposed between the first pad and the second pad;
A third data line extending parallel to the first data line;
A fourth data line extending parallel to the first data line;
A third line connected to the third data line, extending in the second direction, and disposed in the non-display area;
A fourth line connected to the fourth data line, extending in the second direction, and disposed in the non-display area;
A third pad connected to the third line, disposed adjacent to the first pad in the first direction, and formed from the same layer as the third line; And
A fourth pad electrically connected to the fourth line through a second contact hole formed in the first insulating layer and disposed adjacent to the third pad in the second direction,
A first connection line electrically connecting the second pad and the second line; And
Further comprising a second connection line electrically connecting the fourth pad and the fourth line,
The first connection line and the second connection line are formed from the same layer,
The first connection line and the second connection line are formed from a layer different from the first data line,
The first connection line overlaps the first pad,
The second connection line overlaps the third pad.

The display panel of claim 8, wherein an interval between the first pad and the third pad is less than or equal to a width of the first line.

A base substrate including a display area displaying an image and a non-display area surrounding the display area;
A first data line disposed on the base substrate, disposed in the display area, and extending in a second direction crossing the first direction;
A second data line disposed on the base substrate, disposed in the display area, and extending parallel to the first data line;
A first line electrically connected to the first data line and disposed in the non-display area;
A second line electrically connected to the second data line and disposed in the non-display area;
A first pad electrically connected to the first line and disposed in the non-display area; And
A second pad electrically connected to the second line and disposed in the non-display area,
The first pad and the second pad are formed from different layers,
The display area includes a pixel including a switching element and a pixel electrode,
A gate line disposed in the display area and extending in the first direction;
A first insulating layer disposed between the gate line and the first and second data lines, and disposed between the first pad and the second pad;
A third data line extending parallel to the first data line;
A fourth data line extending parallel to the first data line;
A third line connected to the third data line, extending in the second direction, and disposed in the non-display area;
A fourth line connected to the fourth data line, extending in the second direction, and disposed in the non-display area;
A third pad connected to the third line, disposed adjacent to the first pad in the first direction, and formed from the same layer as the third line; And
A fourth pad electrically connected to the fourth line through a second contact hole formed in the first insulating layer and disposed adjacent to the third pad in the second direction,
A first connection line electrically connecting the second pad and the second line; And
Further comprising a second connection line electrically connecting the fourth pad and the fourth line,
The first connection line and the second connection line are formed from the same layer,
The first connection line and the second connection line are formed from a layer different from the first data line,
The first connection line overlaps the first pad and the third pad.

The method of claim 10, wherein the first connection line overlaps a long side of the first pad,
And the first connection line overlaps a long side of the third pad facing the long side of the first pad.

delete

A base substrate including a display area displaying an image and a non-display area surrounding the display area;
A first data line disposed on the base substrate, disposed in the display area, and extending in a second direction crossing the first direction;
A second data line disposed on the base substrate, disposed in the display area, and extending parallel to the first data line;
A first line electrically connected to the first data line and disposed in the non-display area;
A second line electrically connected to the second data line and disposed in the non-display area;
A first pad electrically connected to the first line and disposed in the non-display area; And
A second pad electrically connected to the second line and disposed in the non-display area,
The first pad and the second pad are formed from different layers,
The display area includes a pixel including a switching element and a pixel electrode,
A gate line disposed in the display area and extending in the first direction; And
A first insulating layer disposed between the gate line and the first and second data lines, and disposed between the first pad and the second pad;
A third data line extending parallel to the first data line;
A fourth data line extending parallel to the first data line;
A third line connected to the third data line, extending in the second direction, and disposed in the non-display area;
A fourth line connected to the fourth data line, extending in the second direction, and disposed in the non-display area;
A third pad connected to the third line, disposed adjacent to the first pad in the first direction, and formed from the same layer as the third line; And
A fourth pad electrically connected to the fourth line through a second contact hole formed in the first insulating layer and disposed adjacent to the second pad in the first direction,
The second pad is disposed adjacent to a part of the first pad and a part of the third pad in the second direction, and disposed between the first pad and the third pad based on a horizontal direction,
A first connection line electrically connecting the second pad and the second line, and
Further comprising a second connection line electrically connecting the fourth pad and the fourth line,
The first connection line overlaps the first pad,
The second connection line overlaps the third pad.

A base substrate including a display area displaying an image and a non-display area surrounding the display area;
A first data line disposed on the base substrate, disposed in the display area, and extending in a second direction crossing the first direction;
A second data line disposed on the base substrate, disposed in the display area, and extending parallel to the first data line;
A first line electrically connected to the first data line and disposed in the non-display area;
A second line electrically connected to the second data line and disposed in the non-display area;
A first pad electrically connected to the first line and disposed in the non-display area; And
A second pad electrically connected to the second line and disposed in the non-display area,
The first pad and the second pad are formed from different layers,
The display area includes a pixel including a switching element and a pixel electrode,
A third data line extending parallel to the first data line;
A fourth data line extending parallel to the first data line;
A fifth data line extending parallel to the first data line;
A sixth data line extending parallel to the first data line;
A third line connected to the third data line, extending in the second direction, and disposed in the non-display area;
A fourth line connected to the fourth data line, extending in the second direction, and disposed in the non-display area;
A fifth line connected to the fifth data line, extending in the second direction, and disposed in the non-display area;
A sixth line connected to the sixth data line, extending in the second direction, and disposed in the non-display area;
A third pad connected to the third line, disposed adjacent to a portion of the second pad in the second direction, and formed from the same layer as the third line
A fourth pad connected to the fourth line and disposed adjacent to the third pad in the second direction;
A fifth pad connected to the fifth line and disposed adjacent to the first pad in the first direction;
And a sixth pad connected to the sixth line and disposed adjacent to the second pad in the first direction.

The method of claim 15,
A first connection line electrically connecting the second pad and the second line, and
Further comprising a second connection line electrically connecting the fourth pad and the fourth line,
The first connection line overlaps the first pad,
The second connection line overlaps the fifth pad, the sixth pad, and the third pad.

A base substrate including a display area displaying an image and a non-display area surrounding the display area;
A first data line disposed on the base substrate, disposed in the display area, and extending in a second direction crossing the first direction;
A second data line disposed on the base substrate, disposed in the display area, and extending parallel to the first data line;
A first line electrically connected to the first data line and disposed in the non-display area;
A second line electrically connected to the second data line and disposed in the non-display area;
A first pad electrically connected to the first line and disposed in the non-display area; And
A second pad electrically connected to the second line and disposed in the non-display area,
The first pad and the second pad are formed from different layers,
The display area includes a pixel including a switching element and a pixel electrode,
A third data line extending parallel to the first data line;
A fourth data line extending parallel to the first data line;
A fifth data line extending parallel to the first data line;
A sixth data line extending parallel to the first data line;
A third line connected to the third data line, extending in the second direction, and disposed in the non-display area;
A fourth line connected to the fourth data line, extending in the second direction, and disposed in the non-display area;
A fifth line connected to the fifth data line, extending in the second direction, and disposed in the non-display area;
A sixth line connected to the sixth data line, extending in the second direction, and disposed in the non-display area;
A third pad connected to the third line and disposed adjacent to the second pad in the second direction;
A fourth pad connected to the fourth line and disposed adjacent to the first pad in the first direction;
A fifth pad connected to the fifth line and disposed adjacent to the second pad in the first direction;
And a sixth pad connected to the sixth line and disposed adjacent to the third pad in the first direction.

The method of claim 17,
A first connection line electrically connecting the second pad and the second line
A second connection line electrically connecting the third pad and the third line
A third connection line electrically connecting the fifth pad and the fifth line, and
Further comprising a fourth connection line electrically connecting the sixth pad and the sixth line,
The first connection line overlaps the first pad,
The second connection line overlaps the first pad and the second pad,
The third connection line overlaps the fourth pad,
The fourth connection line overlaps the fourth pad and the fifth pad.