KR102181728B1 - Parts for semiconductor manufacturing with deposition layer covering boundary line between layers - Google Patents

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Abstract

본 발명은, 건식 식각 공정에서 웨이퍼 등의 기판을 이용하여 반도체 소자를 제조하기 위한 반도체 제조용 부품 및 그 제조방법에 관한 것으로서, 본 발명의 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품은, 탄소를 포함하는 모재; 상기 모재 상에 형성되는 제 1 증착층; 상기 제 1 증착층 상에 형성되는 제 2 증착층; 및 상기 제 1 증착층 및 상기 제 2 증착층 상에 형성되어, 상기 제 1 증착층과 상기 제 2 증착층 간의 경계선의 적어도 일 부분을 덮도록 형성되는 제 3 증착층을 포함하는 것이다.The present invention relates to a semiconductor manufacturing component for manufacturing a semiconductor device using a substrate such as a wafer in a dry etching process and a manufacturing method thereof, wherein the component for semiconductor manufacturing including a deposition layer covering an interlayer boundary of the present invention includes carbon Base material comprising a; A first deposition layer formed on the base material; A second deposition layer formed on the first deposition layer; And a third deposition layer formed on the first deposition layer and the second deposition layer to cover at least a portion of a boundary line between the first deposition layer and the second deposition layer.

Description

층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품 및 그 제조방법{PARTS FOR SEMICONDUCTOR MANUFACTURING WITH DEPOSITION LAYER COVERING BOUNDARY LINE BETWEEN LAYERS}Components for semiconductor manufacturing including a deposition layer covering the interlayer boundary, and a manufacturing method thereof {PARTS FOR SEMICONDUCTOR MANUFACTURING WITH DEPOSITION LAYER COVERING BOUNDARY LINE BETWEEN LAYERS}

본 발명은, 건식 식각 공정에서 웨이퍼 등의 기판을 이용하여 반도체 소자를 제조하기 위한 반도체 제조용 부품 및 그 제조방법에 관한 것으로서, 보다 상세하게는 복수 개의 층을 포함하며, 층간 경계를 덮는 증착층이 형성된 반도체 제조용 부품 및 그 제조방법에 관한 것이다.The present invention relates to a component for manufacturing a semiconductor for manufacturing a semiconductor device using a substrate such as a wafer in a dry etching process, and a manufacturing method thereof, and in more detail, a deposition layer covering an interlayer boundary comprises a plurality of layers. It relates to the formed semiconductor manufacturing component and the manufacturing method thereof.

일반적으로, 반도체 제조공정에서 사용되는 플라즈마 처리 기법은, 건식 식각공정 중 하나로서, 가스를 사용하여 대상을 식각하는 방법이다. 이는, 식각 가스를 반응용기 내로 주입시키고, 이온화시킨 후, 웨이퍼 표면으로 가속시켜, 웨이퍼 표면을 물리적, 화학적으로 제거하는 공정을 따른다. 이 방법은 식각의 조절이 용이하고, 생산성이 높으며, 수십 nm 수준의 미세 패턴형성이 가능하여 널리 사용되고 있다. In general, a plasma processing technique used in a semiconductor manufacturing process is one of dry etching processes, and is a method of etching an object using a gas. This follows a process of injecting an etching gas into a reaction vessel, ionizing, and accelerating to the wafer surface to physically and chemically remove the wafer surface. This method is widely used because it is easy to control etching, has high productivity, and can form a fine pattern of several tens of nm.

플라즈마 식각에서의 균일한 식각을 위하여 고려되어야 할 변수(parameter)들로는 식각할 층의 두께와 밀도, 식각 가스의 에너지 및 온도, 포토레지스트의 접착성과 웨이퍼 표면의 상태 및 식각 가스의 균일성 등을 들 수 있다. 특히, 식각 가스를 이온화시키고, 이온화된 식각 가스를 웨이퍼 표면으로 가속시켜 식각을 수행하는 원동력이 되는 고주파(RF: Radio frequency)의 조절은 중요한 변수가 될 수 있으며, 또한 실제 식각 과정에서 직접적으로 그리고 용이하게 조절할 수 있는 변수로 고려된다.The parameters to be considered for uniform etching in plasma etching include the thickness and density of the layer to be etched, the energy and temperature of the etching gas, the adhesion of the photoresist, the state of the wafer surface, and the uniformity of the etching gas. I can. In particular, the control of radio frequency (RF), which is a driving force for performing etching by ionizing the etching gas and accelerating the ionized etching gas to the wafer surface, can be an important variable. It is considered a variable that can be easily adjusted.

그러나, 실제로 건식 식각 장치 내에서 식각이 이루어지는 웨이퍼를 기준으로 볼 때, 웨이퍼 표면 전체에 대한 균일한 에너지 분포를 갖도록 하는 고른 고주파의 적용은 필수적이며, 이러한 고주파의 적용시의 균일한 에너지 분포의 적용은 고주파의 출력의 조절만으로는 달성될 수 없으며, 이를 해결하기 위하여는 고주파를 웨이퍼에 인가하는데 사용되는 고주파 전극으로서의 스테이지와 애노우드의 형태 포커스링을 비롯한 반도체 제조용 부품들에 의하여 크게 좌우된다.However, it is essential to apply even high frequency to have a uniform energy distribution over the entire wafer surface, based on the wafer that is actually etched in the dry etching apparatus. Is not achieved by only controlling the high-frequency output, and to solve this problem, it is largely influenced by components for semiconductor manufacturing, including a stage as a high-frequency electrode used to apply a high frequency to a wafer and a focus ring in the shape of an anode.

건식 식각 장치 내의 포커스링을 비롯한 다양한 반도체 제조용 부품들은 플라즈마가 존재하는 가혹한 조건의 반응용기 내에서 식각 처리가 이루어지는 웨이퍼 주변에 플라즈마가 집중되도록 하는 역할들을 수행하며 부품 스스로도 플라즈마에 노출되어 손상되게 된다. 따라서, 반도체 제조용 부품의 내플라즈마 특성을 증가시키기 위한 연구는 지속적으로 수행되어 왔다.Various components for semiconductor manufacturing, including the focus ring in the dry etching apparatus, play a role of concentrating plasma around a wafer subjected to etching treatment in a reaction vessel under severe conditions in which plasma is present, and the components themselves are exposed to plasma and damaged. Therefore, studies to increase the plasma resistance of components for semiconductor manufacturing have been continuously conducted.

반도체 제조용 부품의 내플라즈마 특성 향상을 위해 화학적 기상 증착법을 비롯한 다양한 방법으로 내플라즈마 특성을 가진 물질로 반도체 제조용 부품을 증착하는 과정에서, 한번에 두꺼운 증착층을 형성하게 되면 여러 가지 문제가 발생할 수 있다.In the process of depositing a component for semiconductor manufacturing with a material having plasma resistance by various methods including chemical vapor deposition to improve the plasma resistance of semiconductor manufacturing components, various problems may occur if a thick deposition layer is formed at once.

많은 양의 원료가스가 주입되어 고온의 증착 물질이 계속 적층되는 과정에서 불순물이나 동종반응을 통해 형성된 핵 등이 이상 조직이 성장한 비정상 결정 구조를 발생시킬 수 있다. 최초에 작은 크기로 발생한 이상 조직의 비정상 결정 구조는 계속적인 증착이 수행되는 동안 지속적으로 성장하게 되어, 반도체 제조용 부품의 전체나 일부에 걸쳐 제품의 소재 특성을 저하시키는 요소로 작용하게 되는 문제가 있었다. While a large amount of raw material gas is injected and a high-temperature evaporation material is continuously deposited, impurities or nuclei formed through homogeneous reactions may generate abnormal crystal structures in which abnormal tissues are grown. There was a problem that the abnormal crystal structure of the abnormal structure, which was initially generated in a small size, continued to grow during the continuous deposition, and thus acted as a factor that deteriorates the material properties of the product over all or part of the semiconductor manufacturing component. .

본 발명의 목적은, 전술한 바와 같은 문제점을 해결하기 위한 것으로, 이상 조직의 결정 구조의 확장을 차단할 수 있도록 층을 복수 개로 하여 빠르게 증착 형성하고, 그 복수 층간의 경계를 덮도록 내플라즈마 특성이 강한 층을 그 위에 다시 증착 형성함으로써, 내플라즈마 특성이 강하면서 이상 조직의 비정상 결정의 확장이 억제되고 생산 공정의 효율성은 오히려 높아지는, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품 및 그 제조방법을 제공할 수 있다.An object of the present invention is to solve the above-described problems, and to form a rapid deposition by forming a plurality of layers so as to block the expansion of the crystal structure of the abnormal structure, and to cover the boundary between the plurality of layers, plasma resistance is improved. By depositing a strong layer thereon again, a semiconductor manufacturing component including a deposition layer covering an interlayer boundary and a method for manufacturing the same, in which the expansion of abnormal crystals of the abnormal structure is suppressed and the efficiency of the production process is rather increased while the plasma resistance is strong. Can provide.

그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술분야의 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.However, the problem to be solved by the present invention is not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those of ordinary skill in the art from the following description.

본 발명의 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품은, 제 1 증착층; 상기 제 1 증착층 상에 형성되는 제 2 증착층; 및 상기 제 2 증착층 상에, 상기 제 1 증착층과 상기 제 2 증착층 간의 경계선의 적어도 일 부분을 덮도록 형성되는 제 3 증착층;을 포함하는 것이다.A component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary of the present invention comprises: a first deposition layer; A second deposition layer formed on the first deposition layer; And a third deposition layer formed on the second deposition layer to cover at least a portion of a boundary line between the first deposition layer and the second deposition layer.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층, 제 2 증착층 또는 이 둘은, 복수 개의 층으로 형성되는 것이고, 상기 제 3 증착층은 상기 상기 제 1 증착층, 제 2 증착층 또는 이 둘의 복수 개의 층 간 경계선의 적어도 일 부분을 덮도록 형성되는 것일 수 있다. According to an embodiment of the present invention, the first deposition layer, the second deposition layer or both are formed of a plurality of layers, and the third deposition layer is the first deposition layer, the second deposition layer, or It may be formed to cover at least a portion of the boundary line between the two plurality of layers.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층 및 제 2 증착층, 각각의 결정립 크기는, 상기 제 3 증착층의 결정립 크기보다 큰 것일 수 있다.According to an embodiment of the present invention, a grain size of each of the first and second deposition layers may be larger than the grain size of the third deposition layer.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층 및 제 2 증착층, 각각의 X선 회절 스펙트럼의 (111)면의 회절 피크 강도 대비, (200)면 및 (220)면의 회절 피크 강도 합의 비는, 0.9 내지 3.5 인 것일 수 있다.According to an embodiment of the present invention, the diffraction peak intensity of the (200) plane and the (220) plane compared to the diffraction peak intensities of the (111) plane of the first and second deposition layers, respectively, of the X-ray diffraction spectrum The ratio of the sum may be 0.9 to 3.5.

본 발명의 일 실시예에 따르면, 상기 제 3 증착층의 X선 회절 스펙트럼의 (111)면의 회절 피크 강도 대비, (200)면 및 (220)면의 회절 피크 강도 합의 비는, 0.05 내지 0.9 인 것일 수 있다.According to an embodiment of the present invention, the ratio of the sum of the diffraction peak intensity of the (200) plane and the (220) plane to the diffraction peak intensity of the (111) plane of the X-ray diffraction spectrum of the third deposited layer is 0.05 to 0.9 It can be.

본 발명의 일 실시예에 따르면, 상기 제 3 증착층의 X선 회절 스펙트럼의 (111)면의 회절 피크 강도 대비, (311)면의 회절 피크 강도의 비는, 0.05 내지 0.3 인 것일 수 있다.According to an embodiment of the present invention, a ratio of the diffraction peak intensity of the (111) plane to the diffraction peak intensity of the (311) plane of the X-ray diffraction spectrum of the third deposition layer may be 0.05 to 0.3.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층, 상기 제 2 증착층 및 제 3 증착층, 각각은, SiC 또는 TaC 중 하나 이상을 포함하는 것일 수 있다.According to an embodiment of the present invention, each of the first deposition layer, the second deposition layer, and the third deposition layer may include at least one of SiC or TaC.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층, 상기 제 2 증착층 및 제 3 증착층의 조성은 동일한 것일 수 있다.According to an embodiment of the present invention, the composition of the first deposition layer, the second deposition layer, and the third deposition layer may be the same.

본 발명의 일 실시예에 따르면, 상기 제 3 증착층의 두께는, 0.7 mm 내지 2.5 mm 인 것일 수 있다. According to an embodiment of the present invention, the thickness of the third deposition layer may be 0.7 mm to 2.5 mm.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층과 제 2 증착층은, 투과도 값이 각각 상이한 것일 수 있다.According to an embodiment of the present invention, the first deposition layer and the second deposition layer may have different transmittance values.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층, 제 2 증착층 또는 이 둘의 복수 개의 층은, 투과도 값이 각각 상이한 것일 수 있다.According to an embodiment of the present invention, the first deposition layer, the second deposition layer, or a plurality of layers of both may have different transmittance values.

본 발명의 일 실시예에 따르면, 상기 반도체 제조용 부품은, 플라즈마 처리장치 부품으로서, 링, 전극부 및 컨덕터로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 것일 수 있다.According to an embodiment of the present invention, the semiconductor manufacturing component is a plasma processing device component and may include at least one selected from the group consisting of a ring, an electrode part, and a conductor.

본 발명의 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법은, 모재를 준비하는 단계; 상기 모재 상에 화학적 기상 증착법으로 제 1 증착층을 형성하는 단계; 상기 제 1 증착층 상에 화학적 기상 증착법으로 제 2 증착층을 형성하는 단계; 1차 가공 단계; 제 3 증착층을 형성하는 단계; 및 2차 가공 단계;를 포함하는 것일 수 있다.A method of manufacturing a component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary of the present invention comprises: preparing a base material; Forming a first deposition layer on the base material by chemical vapor deposition; Forming a second deposition layer on the first deposition layer by chemical vapor deposition; Primary processing step; Forming a third deposited layer; And a second processing step; may be included.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층을 형성하는 단계와 상기 제 2 증착층을 형성하는 단계의 증착 가스 유량 및 증착 가스 조성은 동일한 것일 수 있다.According to an embodiment of the present invention, the deposition gas flow rate and the deposition gas composition in the step of forming the first deposition layer and the step of forming the second deposition layer may be the same.

본 발명의 일 실시예에 따르면, 상기 제 3 증착층을 형성하는 단계의 증착 가스 공급 유량은, 상기 제 1 증착층 및 제 2 증착층을 형성하는 단계의 증착 가스 공급 유량의 30 % 내지 80 % 인 것일 수 있다.According to an embodiment of the present invention, the deposition gas supply flow rate in the step of forming the third deposition layer is 30% to 80% of the deposition gas supply flow rate in the step of forming the first deposition layer and the second deposition layer. It can be.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층 및 제2증착층을 형성하는 단계의 증착층 형성 속도는, 30 ㎛/hr 내지 65 ㎛/hr 인 것일 수 있다.According to an embodiment of the present invention, the deposition layer formation rate in the step of forming the first deposition layer and the second deposition layer may be 30 μm/hr to 65 μm/hr.

본 발명의 일 실시예에 따르면, 상기 제 3 증착층을 형성하는 단계의 증착층 형성 속도는, 상기 제1증착층 및 제 2 증착층을 형성하는 단계의 증착층 두께 형성 속도의 30 % 내지 80 % 인 것일 수 있다.According to an embodiment of the present invention, the deposition layer formation rate in the step of forming the third deposition layer is 30% to 80% of the deposition layer thickness formation rate in the step of forming the first deposition layer and the second deposition layer. It can be %.

본 발명의 일 실시예에 따르면, 1차 가공 단계와 제 3 증착층을 형성하는 단계 사이, 2차 가공 단계 이 후, 또는 둘 다에 세정 단계를 더 포함할 수 있다.According to an embodiment of the present invention, a cleaning step may be further included between the first processing step and the forming of the third deposition layer, after the second processing step, or both.

본 발명의 일 실시예에 따르면, 1차 가공 단계는, 제 1 증착층 및 제 2 증착층 간 경계선의 적어도 일 부분을 포함하는 면을 가공하는 것일 수 있다. According to an embodiment of the present invention, the first processing step may be processing a surface including at least a portion of a boundary line between the first deposition layer and the second deposition layer.

본 발명의 일 실시예에 따르면, 상기 1차 가공 단계는 모재를 제거하는 단계를 포함하는 것일 수 있다.According to an embodiment of the present invention, the first processing step may include removing the base material.

본 발명의 일 실시예에 따르면, 상기 2차 가공단계는 상기 모재를 제거하는 단계를 포함하는 것일 수 있다. According to an embodiment of the present invention, the secondary processing step may include removing the base material.

본 발명의 일 실시예에 따르면, 상기 모재는 그라파이트, 카본블랙, SiC, TaC 및 ZrC 로 이루어진 군에서 선택된 하나 이상을 포함하는 것일 수 있다.According to an embodiment of the present invention, the base material may include one or more selected from the group consisting of graphite, carbon black, SiC, TaC, and ZrC.

본 발명의 일 실시예에 따른 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품 및 그 제조방법은, 복수 개의 층을 형성함으로써 이상 조직의 비정상 결정 성장이 억제될 수 있다. 또한, 복수 개의 층이 형성될 때, 플라즈마에 취약해서 식각되기 쉬운 층간 경계 주변 부분이 내플라즈마 특성이 강한 층으로 덮임으로써 제품의 내구성이 증가하는 효과가 있다. 또한, 층 별 용도에 따라 각 층의 유량 및 적층 속도를 조절함으로써, 전체적인 반도체 제조용 부품의 생산 시간은 단축되어 제품 생산 공정의 효율성이 향상되는 측면도 있다.In the semiconductor manufacturing component including a deposition layer covering an interlayer boundary and a manufacturing method thereof according to an exemplary embodiment of the present invention, abnormal crystal growth of an abnormal structure may be suppressed by forming a plurality of layers. In addition, when a plurality of layers are formed, a portion around an interlayer boundary that is vulnerable to plasma and easy to be etched is covered with a layer having strong plasma resistance, thereby increasing the durability of the product. In addition, by controlling the flow rate and stacking speed of each layer according to the use of each layer, the overall production time of the semiconductor manufacturing component is shortened, thereby improving the efficiency of the product production process.

도 1은, 본 발명의 일 실시예에 따라 제조된, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 단면을 예시적으로 나타낸 것이다.
도 2는, 본 발명의 다른 일 실시예에 따라 제조된, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 단면을 예시적으로 나타낸 것이다.
도 3은, 본 발명의 일 실시예에 따라 제조된, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 X-선 회절패턴을 나타낸 것이다.
도 4는, 본 발명의 일 실시예에 따라, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법 각 단계를 순차적으로 도시한 것이다.
도 5는, 본 발명의 일 실시예에 따라, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법 각 단계를, 제조되는 부품의 단면을 이용하여 예시적으로 나타낸 것이다.
도 6은, 본 발명의 다른 일 실시예에 따라, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법 각 단계를, 제조되는 부품의 단면을 이용하여 예시적으로 나타낸 것이다.1 is an exemplary cross-sectional view of a component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary, manufactured according to an embodiment of the present invention.
2 is an exemplary cross-sectional view of a component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary, manufactured according to another embodiment of the present invention.
3 illustrates an X-ray diffraction pattern of a semiconductor manufacturing component including a deposition layer covering an interlayer boundary, manufactured according to an embodiment of the present invention.
4 is a diagram sequentially illustrating each step of a method of manufacturing a component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary according to an embodiment of the present invention.
5 is a diagram illustrating each step of a method of manufacturing a component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary, using a cross section of the component to be manufactured, according to an embodiment of the present invention.
6 is an exemplary diagram illustrating each step of a method of manufacturing a component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary, using a cross section of the manufactured component according to another embodiment of the present invention.

이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings. The same reference numerals shown in each drawing indicate the same members.

아래 설명하는 실시예들에는 다양한 변경이 가해질 수 있다. 아래 설명하는 실시예들은 실시 형태에 대해 한정하려는 것이 아니며, 이들에 대한 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Various changes may be made to the embodiments described below. The embodiments described below are not intended to be limited to the embodiments, and should be understood to include all changes, equivalents, and substitutes thereto.

실시예에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the examples are used only to describe specific embodiments, and are not intended to limit the embodiments. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present specification, terms such as "comprise" or "have" are intended to designate the presence of features, numbers, steps, actions, components, parts, or combinations thereof described in the specification, but one or more other features. It is to be understood that the presence or addition of elements or numbers, steps, actions, components, parts, or combinations thereof, does not preclude in advance the possibility.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which the embodiment belongs. Terms as defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related technology, and should not be interpreted as an ideal or excessively formal meaning unless explicitly defined in this application. Does not.

또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.In addition, in the description with reference to the accompanying drawings, the same reference numerals are assigned to the same components regardless of the reference numerals, and redundant descriptions thereof will be omitted. In describing the embodiments, when it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the embodiments, the detailed description thereof will be omitted.

도 1은, 본 발명의 일 실시예에 따라 제조된, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 단면을 예시적으로 나타낸 것이다.1 is an exemplary cross-sectional view of a component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary, manufactured according to an embodiment of the present invention.

본 발명의 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품은, 제 1 증착층(210); 상기 제 1 증착층 상에 형성되는 제 2 증착층(220); 및 상기 제 2 증착층 상에, 상기 제 1 증착층과 상기 제 2 증착층 간의 경계선(300)의 적어도 일 부분을 덮도록 형성되는 제 3 증착층;을 포함하는 것이다.A semiconductor manufacturing component including a deposition layer covering an interlayer boundary of the present invention includes a first deposition layer 210; A second deposition layer 220 formed on the first deposition layer; And a third deposition layer formed on the second deposition layer to cover at least a portion of the boundary line 300 between the first deposition layer and the second deposition layer.

본 발명의 일 실시예에 따르면, 탄소를 포함하는 모재 상에 상기 제 1 증착층, 제 2 증착층 및 제 3 증착층이 형성되는 단계를 포함하여 반도체 제조용 부품을 제조할 수 있는 것이며, 최종적으로 제조가 완성된 반도체 제조용 부품에서는 상기 모재를 제거한 것일 수 있다.According to an embodiment of the present invention, it is possible to manufacture a component for semiconductor manufacturing, including the step of forming the first deposition layer, the second deposition layer, and the third deposition layer on a base material containing carbon, and finally In the semiconductor manufacturing component that has been manufactured, the base material may be removed.

도 2는, 본 발명의 다른 일 실시예에 따라 제조된, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 단면을 예시적으로 나타낸 것이다.2 is an exemplary cross-sectional view of a component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary, manufactured according to another embodiment of the present invention.

상기 도 1 및 도 2에서는 본 발명의 일 실시예에 따라 최종적으로 모재가 제거된 상태인 반도체 제조용 부품의 단면이 도시되어 있다.1 and 2 are cross-sectional views of a component for manufacturing a semiconductor in a state in which the base material is finally removed according to an embodiment of the present invention.

적층 형성된 제 1 증착층 및 제 2 증착층 간에는, 각 층을 형성하는 증착 가스의 조성이 상이한 경우는 물론, 동일한 경우에도 경계선이 생길 수 있다. 이 때, 제 3 증착층은 제 1 증착층 및 제 2 증착층 간의 경계선의 적어도 일 부분을 덮도록 형성될 수 있다.Between the stacked first deposition layer and the second deposition layer, a boundary line may be formed not only when the composition of the deposition gas forming each layer is different, but also in the same case. In this case, the third deposition layer may be formed to cover at least a portion of a boundary line between the first deposition layer and the second deposition layer.

본 발명의 일 측면에 따르는 제 3 증착층은 플라즈마 식각 장치에서 제 1 증착층 및 제 2 증착층 간의 경계선이 플라즈마에 노출되지 않도록 적어도 일 부분을 덮도록 형성되면 충분하다. 제 3 증착층은 도 1과 같이, 반도체 제조용 부품의 상면을 덮도록 형성될 수도 있으며, 도 2와 같이, 반도체 제조용 부품의 상면 및 일 측부까지 덮도록 형성될 수도 있다. 두 경우 모두 제 1 증착층 및 제 2 증착층 간 경계선의 적어도 일 부분을 제 3 증착층이 덮고 있다.It is sufficient if the third deposition layer according to an aspect of the present invention is formed to cover at least a portion so that the boundary line between the first deposition layer and the second deposition layer in the plasma etching apparatus is not exposed to plasma. As shown in FIG. 1, the third deposition layer may be formed to cover the upper surface of the component for semiconductor manufacturing, or may be formed to cover the upper surface and one side of the component for semiconductor manufacturing as shown in FIG. 2. In both cases, the third deposition layer covers at least a portion of the boundary line between the first deposition layer and the second deposition layer.

앞서 설명한 바와 같이, 고온의 증착 가스를 계속적으로 증착하게 되면, 이상 조직의 비정상 결정 구조가 계속 성장할 수 있다. 본 발명의 일 측면에서는, 제 1 증착층 및 제 2 증착층을 나누어 형성함으로써, 이상 조직의 비정상 결정 구조의 계속적인 성장을 차단하는 효과가 있다. As described above, if the high-temperature deposition gas is continuously deposited, the abnormal crystal structure of the abnormal structure may continue to grow. In one aspect of the present invention, by dividing the first deposition layer and the second deposition layer to form, there is an effect of blocking the continuous growth of the abnormal crystal structure of the abnormal structure.

다만, 위와 같이 층을 구분하여 적층하게 될 경우, 플라즈마 식각 공정에 이용되는 포커스 링과 같은 반도체 제조용 부품은 제 1 증착층과 제 2 증착층 간의 경계면에서 크게 식각되는 문제가 발생할 수도 있다. 이는, 부품의 내구성을 떨어뜨리고, 비산된 증착층의 물질이 최종적으로 생산되는 반도체 제품의 결함을 유발할 수 있게 된다. 이로 인해, 부품의 내플라즈마성 향상을 위한 목적으로 형성되는 제 1 증착층 및 제 2 증착층은 그 역할을 다하지 못하게 될 수 있다.However, when the layers are separated and stacked as above, components for semiconductor manufacturing such as focus rings used in the plasma etching process may be significantly etched at the interface between the first deposition layer and the second deposition layer. This may reduce the durability of the component and cause defects in a semiconductor product in which the scattered material of the deposition layer is finally produced. For this reason, the first deposition layer and the second deposition layer formed for the purpose of improving the plasma resistance of the component may not fulfill their roles.

본 발명의 일 측면에서는, 적층 공정으로 층을 형성할 경우 발생할 수 있는 이와 같은 문제점을 차단하고자, 제 1 증착층과 제 2 증착층 간의 경계선의 적어도 일 부분을 덮도록 제 3 증착층을 포함하는 반도체 제조용 부품을 제공하는 것이다.In one aspect of the present invention, in order to block such a problem that may occur when a layer is formed by a lamination process, a third deposition layer is included to cover at least a portion of the boundary line between the first deposition layer and the second deposition layer. It is to provide components for semiconductor manufacturing.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층, 2 증착층 또는 이 둘은, 복수 개의 층으로 형성되는 것이고, 상기 제 3 증착층은 상기 상기 제 1 증착층, 2 증착층 또는 이 둘의 복수 개의 층 간 경계선의 적어도 일 부분을 덮도록 형성되는 것일 수 있다. 즉, 제 1 증착층과 제 2 증착층은 각각이 복수 개의 층으로 형성될 수도 있는 것이다.According to an embodiment of the present invention, the first deposition layer, the second deposition layer or both are formed of a plurality of layers, and the third deposition layer is the first deposition layer, the second deposition layer, or both. It may be formed to cover at least a portion of the boundary line between the plurality of layers of. That is, each of the first deposition layer and the second deposition layer may be formed of a plurality of layers.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층 및 제 2 증착층, 각각의 결정립 크기는, 상기 제 3 증착층의 결정립 크기보다 큰 것일 수 있다.According to an embodiment of the present invention, a grain size of each of the first and second deposition layers may be larger than the grain size of the third deposition layer.

증착층이 형성될 때, 빠른 속도로 증착층을 형성하면 그 생산성이 증가하는 반면, 그 결정립의 크기가 크게 형성되어 그 조직이 성기게 형성되고 내플라즈마 특성이 저하되며, 느린 속도로 증착층을 형성하면 그 생산성은 떨어지는 반면, 결정립의 크기가 작게 형성되어 그 조직이 치밀하고 내플라즈마 특성이 증가한다고 알려져 있다. When the evaporation layer is formed, if the evaporation layer is formed at a high speed, the productivity increases, whereas the size of the crystal grains is large, so that the structure is sparsely formed and the plasma resistance is deteriorated. It is known that the productivity decreases when formed, while the size of the crystal grains is formed to be small, resulting in a dense structure and increased plasma resistance.

본 발명의 일 측면에 따르면, 제 3 증착층은 결정립의 크기를 작게 형성하여 내플라즈마 특성이 강화되는 장점이 있고, 제 1 증착층 및 제 2 증착층은 결정립의 크기를 상대적으로 크게 형성하여 빠른 시간 안에 증착함으로써 공정의 생산성을 향상시키는 효과가 있다. 이 때, 제 3 증착층은 제 1 증착층 및 제 2 증착층 보다 다소 느린 속도로 형성되더라도, 제 1 증착층 및 제 2 증착층을 증착하는 시간이 크게 단축되어 전체적으로 생산 속도가 증가하게 될 수 있다. 즉, 본 발명의 일 측면에 따르면, 제품의 생산성이 향상되는 효과도 있다.According to an aspect of the present invention, the third deposition layer has an advantage of enhancing plasma resistance by forming a small crystal grain size, and the first deposition layer and the second deposition layer have a relatively large size of the crystal grains and thus are Evaporation within time has the effect of improving the productivity of the process. At this time, even if the third deposition layer is formed at a slightly slower rate than the first deposition layer and the second deposition layer, the time to deposit the first deposition layer and the second deposition layer is greatly shortened, and the overall production speed may increase. have. That is, according to an aspect of the present invention, there is also an effect of improving the productivity of the product.

상기 반도체 제조용 부품의 증착층은, 결정성이 높고 다양한 결정면이 성장된 이방성 결정을 포함할 수 있다. 이러한 결정면은, 도 3을 참고하면 확인할 수 있다.The deposition layer of the semiconductor manufacturing component may include anisotropic crystals having high crystallinity and growing various crystal planes. This crystal plane can be confirmed with reference to FIG. 3.

도 3은, 본 발명의 일 실시예에 따라 제조된, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 X-선(XRD) 회절패턴을 나타낸 것이다. 도 3 (a)는, 본 발명의 일 실시예에 따라 형성된 제 1 증착층 및 제 2 증착층의 X-선 회절 패턴을 나타낸 그래프이고, 도 3(b)는, 본 발명의 일 실시예에 따라 형성된 제 3 증착층의 X-선 회절 패턴을 나타낸 그래프이다.3 illustrates an X-ray (XRD) diffraction pattern of a semiconductor manufacturing component including a deposition layer covering an interlayer boundary, manufactured according to an embodiment of the present invention. 3 (a) is a graph showing an X-ray diffraction pattern of a first deposition layer and a second deposition layer formed according to an embodiment of the present invention, and FIG. 3 (b) is a graph showing an embodiment of the present invention. It is a graph showing the X-ray diffraction pattern of the third deposited layer formed accordingly.

도 3의 X-선 회절 패턴은, 본 발명의 기술 분야에서 적용되는 X-선 회절 측정 방법을 이용할 수 있으며, 예를 들어, 박막 또는 분말 X-선 회절 측정 방법을 이용할 수 있다. 도 3의 경우, SiC를 제 1 증착층 내지 제 3 증착층의 성분으로 하여 본 발명의 일 실시예에 따른 반도체 제조용 부품을 제조하고, 각 층에 X-선을 조사하여 얻은 그래프이다. X-선 분석 장치는 "Rigaku, Dmax 2500" 를 이용하여 세로축에 회절강도, 가로축에 회절각(2θ)을 나타낸 X-선 패턴을 획득하였고, MDI/JADE 35-0801에 의해 SiC 성분을 확인하였다. The X-ray diffraction pattern of FIG. 3 may use an X-ray diffraction measurement method applied in the technical field of the present invention, and, for example, a thin film or powder X-ray diffraction measurement method may be used. In the case of FIG. 3, a graph obtained by manufacturing a component for manufacturing a semiconductor according to an embodiment of the present invention using SiC as a component of the first to third deposition layers, and irradiating X-rays to each layer. The X-ray analyzer obtained an X-ray pattern showing diffraction intensity on the vertical axis and diffraction angle (2θ) on the horizontal axis using "Rigaku, Dmax 2500", and the SiC component was confirmed by MDI/JADE 35-0801. .

각각의 결정면 방향의 회절 피크 강도의 비는 각각의 방향으로의 결정의 성장 정도를 의미하는 것이고, 각 증착층은 그 증착 환경에 따라 결정된 고유의 결정면 회절 피크 강도 값을 가지게 된다. 이러한 X-선 패턴의 결과에서, (111)면에 비해 타 결정면 방향, 예를 들어 (200), (220) 또는 (311)면 방향으로의 결정 성장이 얼마나 이루어졌는가를 통해 각 증착층의 물성을 나타내는 지표를 확보할 수 있게 된다.The ratio of the diffraction peak intensity in each crystal plane direction means the degree of crystal growth in each direction, and each deposition layer has a unique crystal plane diffraction peak intensity value determined according to the deposition environment. In the result of this X-ray pattern, the physical properties of each deposited layer are determined by how much crystal growth has been made in the direction of the other crystal plane than the (111) plane, for example, in the (200), (220) or (311) plane direction. It is possible to obtain an indicator of

본 발명의 일 실시예에 따르면, 상기 제 1 증착층 및 제 2 증착층, 각각의 X선 회절 스펙트럼의 (111)면의 회절 피크 강도 대비, (200)면 및 (220)면의 회절 피크 강도 합의 비는, 0.9 내지 3.5 인 것일 수 있다. According to an embodiment of the present invention, the diffraction peak intensity of the (200) plane and the (220) plane compared to the diffraction peak intensities of the (111) plane of the first and second deposition layers, respectively, of the X-ray diffraction spectrum The ratio of the sum may be 0.9 to 3.5.

본 발명의 일 실시예에 따르면, 상기 제 3 증착층의 X선 회절 스펙트럼의 (111)면의 회절 피크 강도 대비, (200)면 및 (220)면의 회절 피크 강도 합의 비는, 0.05 내지 0.9 인 것일 수 있다.According to an embodiment of the present invention, the ratio of the sum of the diffraction peak intensity of the (200) plane and the (220) plane to the diffraction peak intensity of the (111) plane of the X-ray diffraction spectrum of the third deposited layer is 0.05 to 0.9 It can be.

본 발명의 일 실시예에 따르면, 상기 제 3 증착층의 X선 회절 스펙트럼의 (111)면의 회절 피크 강도 대비, (311)면의 회절 피크 강도의 비는, 0.05 내지 0.3 인 것일 수 있다.According to an embodiment of the present invention, a ratio of the diffraction peak intensity of the (111) plane to the diffraction peak intensity of the (311) plane of the X-ray diffraction spectrum of the third deposition layer may be 0.05 to 0.3.

본 발명의 일 측면에 따르면, 제 1 증착층 및 제 2 증착층 각각은, (200)면 및 (220)면 방향으로의 성장면의 강도의 합이 (111)면 방향의 성장면에 대비할 때 상당히 높은 수준으로 성장된 것임을 의미하는 것이다. 반면, 제 3 증착층의 경우, (200)면 및 (220)면 방향으로의 성장면의 강도의 합이 (111)면 방향의 성장면에 대비할 때 높지 않은 수준임을 의미한다. 또한, 제 3 증착층의 경우, (311)면의 성장면의 강도 또한 (111)면 방향의 성장면에 대비할 때 높지 않은 수준임을 의미한다.According to an aspect of the present invention, when the sum of the strengths of the growth surfaces in the (200) plane and the (220) plane direction is compared to the growth plane in the (111) plane direction, each of the first and second deposition layers It means that it has grown to a fairly high level. On the other hand, in the case of the third deposited layer, it means that the sum of the strengths of the growth plane in the (200) plane and the (220) plane direction is not high compared to the growth plane in the (111) plane direction. In addition, in the case of the third deposited layer, it means that the strength of the growth surface of the (311) plane is not high compared to the growth surface of the (111) plane direction.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층, 상기 제 2 증착층 및 제 3 증착층, 각각은, SiC 또는 TaC 중 하나 이상을 포함하는 것일 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 1 증착층, 상기 제 2 증착층 및 제 3 증착층의 조성은 동일한 것일 수 있다. According to an embodiment of the present invention, each of the first deposition layer, the second deposition layer, and the third deposition layer may include at least one of SiC or TaC. According to an embodiment of the present invention, the composition of the first deposition layer, the second deposition layer, and the third deposition layer may be the same.

본 발명에서는, 제 1 증착층, 제 2 증착층 및 제 3 증착층은 내플라즈마 특성 등에 있어서 각각의 층 별로 차이가 있을 수 있으나, 각각의 증착층의 조성은 동일한 것으로 형성될 수 있다. In the present invention, the first deposition layer, the second deposition layer, and the third deposition layer may differ for each layer in terms of plasma resistance, etc., but the composition of each deposition layer may be the same.

본 발명의 일 실시예에 따르면, 상기 제 3 증착층의 두께는, 0.7 mm 내지 2.5 mm 인 것일 수 있다. According to an embodiment of the present invention, the thickness of the third deposition layer may be 0.7 mm to 2.5 mm.

본 발명의 일 실시예에 따르면, 제 3 증착층은 건식 식각장치 내에서 플라즈마에 의해 손상되는 두께를 고려하여 형성되는 것이 좋다. 건식 식각 장치에서 통상적으로 플라즈마에 의해 식각되는 내플라즈마성 소재의 경우 그 소재의 종류에 따라 일반적으로 0.5 mm 정도가 식각될 수 있다. 본 발명에서는 플라즈마에 의해 제 3 증착층 일부가 식각되더라도, 제 1 증착층과 제 2 증착층 간의 경계선이 드러나지 않도록 0.7 mm 내지 2.5 mm 두께로 제 3 증착층을 형성할 수 있다. 0.7 mm 미만의 경우, 선택된 소재에 따라 제 1 증착층과 제 2 증착층 간의 경계가 드러나서 부품이 크게 손상될 수 있으며, 2.5 mm 두께를 초과할 경우, 제품의 생산성이 떨어지는 문제가 생길 수 있다.According to an embodiment of the present invention, it is preferable that the third deposited layer is formed in consideration of a thickness damaged by plasma in a dry etching apparatus. In the case of a plasma-resistant material that is typically etched by plasma in a dry etching apparatus, about 0.5 mm may be generally etched depending on the type of the material. In the present invention, even if a part of the third deposition layer is etched by plasma, the third deposition layer may be formed to have a thickness of 0.7 mm to 2.5 mm so that the boundary line between the first deposition layer and the second deposition layer is not exposed. If the thickness is less than 0.7 mm, the boundary between the first and second deposition layers may be exposed depending on the selected material, and thus the part may be greatly damaged. If the thickness exceeds 2.5 mm, the productivity of the product may decrease.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층과 제 2 증착층은, 투과도 값이 각각 상이한 것일 수 있다. According to an embodiment of the present invention, the first deposition layer and the second deposition layer may have different transmittance values.

본 발명에서 의미하는 투과도는 물질층을 빛이 통과하는 정도로서, 물질층을 통과하여 나온 빛의 세기를 물질층에 대한 입사광의 세기로 나눈 값에 해당한다 투과도는 다양한 방법으로 측정될 수 있으나, 3 mm 두께로 시편을 제작하고 광도 150 Lux 이상의 광원을 이용하여 시편과 광원과의 거리가 7 cm 이내에서 측정한 것일 수 있다. 두께나 광원, 시편과 광원과의 거리에 따라 투과도는 달라지게 되므로, 동일한 두께인 경우의 상대값으로 고려될 수 있다.Transmittance in the present invention is the degree to which light passes through the material layer, and corresponds to a value obtained by dividing the intensity of light emitted through the material layer by the intensity of incident light to the material layer. The transmittance can be measured in various ways. The specimen may have a thickness of mm, and the distance between the specimen and the light source may be within 7 cm using a light source having a luminous intensity of 150 Lux or more. Since the transmittance varies depending on the thickness, the light source, and the distance between the specimen and the light source, it can be considered as a relative value for the same thickness.

투과도는 물질의 고유한 특징에 해당하며, 동일한 성분 및 조성을 가진 소재라도 그 결정 구조나 상에 따라 서로 다른 투과도를 가질 수 있다. 본 발명에 따르는 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품은, 서로 다른 투과도를 갖는 제 1 증착층과 제 2 증착층을 포함할 수 있다. 상기 제 1 증착층과 제 2 증착층은 또한 각각이 복수개의 층으로 구성될 수 있음은 물론이다.The transmittance corresponds to an inherent characteristic of a material, and even a material having the same composition and composition may have different transmittances depending on its crystal structure or phase. A component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary according to the present invention may include a first deposition layer and a second deposition layer having different transmittances. It goes without saying that each of the first deposition layer and the second deposition layer may be composed of a plurality of layers.

적층된 제 1 증착층과 제 2 증착층은, 동일한 조성의 증착 가스로 형성되더라도 그 층들의 경계에서 색이 점진적으로 중첩되면서 변하게 될 수 있다. 이렇게 형성된 제 1 증착층과 제 2 증착층은 서로 다른 투과도를 가질 수 있다.Even if the stacked first and second deposition layers are formed of a deposition gas having the same composition, colors may gradually overlap and change at the boundaries of the layers. The first deposition layer and the second deposition layer formed as described above may have different transmittances.

본 발명의 일 측면에 따르면, 상술한 바와 같이 상기 적층된 제 1 증착층과 제 2 증착층의 경계에서, 이상 조직으로 형성된 비정상 결정 구조의 성장이 단절될 수 있다. 본 발명의 일 측면에서는, 종래의 연속적인 증착 과정을 단절시켜 단계적으로각 층을 형성함으로써 비정상 결정 구조의 계속적인 성장을 제어할 수 있다. 이 때 비정상 결정 구조는 연속적인 증착 과정이 단절됨으로써 계속적으로 성장하지 못하고, 각 층의 경계에서 비정상 결정의 성장이 단절된 구조가 형성될 수 있다. According to an aspect of the present invention, growth of an abnormal crystal structure formed of an abnormal structure may be cut off at the boundary between the stacked first and second deposition layers as described above. In one aspect of the present invention, it is possible to control the continuous growth of the abnormal crystal structure by forming each layer step by step by disconnecting the conventional continuous deposition process. In this case, the abnormal crystal structure cannot be continuously grown due to the interruption of the continuous deposition process, and a structure in which the growth of the abnormal crystal is interrupted may be formed at the boundary of each layer.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층, 2 증착층 또는 이 둘의 복수 개의 층은, 투과도 값이 각각 상이한 것일 수 있다.According to an embodiment of the present invention, the first deposition layer, the second deposition layer, or a plurality of layers of the two may have different transmittance values.

본 발명의 일 실시예에 따르면, 상기 반도체 제조용 부품은, 플라즈마 처리장치 부품으로서, 링, 전극부 및 컨덕터로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 것일 수 있다. 본 발명의 제 1 증착층 내지 제 3 증착층을 포함하는 반도체 제조용 부품은, 플라즈마 처리장치에서 부품이 플라즈마에 노출되어 식각되는 문제를 개선하기 위한 측면도 있으므로, 플라즈마 처리 부품으로 플라즈마에 노출되는 것이 일반적인 링, 전극부 및 컨덕터 등을 포함할 수 있다. 상기 링은 포커스 링을 포함할 수 있다.According to an embodiment of the present invention, the semiconductor manufacturing component is a plasma processing device component and may include at least one selected from the group consisting of a ring, an electrode part, and a conductor. The component for semiconductor manufacturing including the first to third deposited layers of the present invention has an aspect to improve the problem of etching the component by exposure to plasma in a plasma processing apparatus, so it is common to be exposed to plasma as a plasma processing component. It may include a ring, an electrode part, and a conductor. The ring may include a focus ring.

도 4는, 본 발명의 일 실시예에 따라, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법 각 단계를 순차적으로 도시한 것이다.4 is a diagram sequentially illustrating each step of a method of manufacturing a component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary according to an embodiment of the present invention.

도 5는, 본 발명의 일 실시예에 따라, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법 각 단계를, 제조되는 부품의 단면을 이용하여 예시적으로 나타낸 것이다.5 is a diagram illustrating each step of a method of manufacturing a component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary, using a cross section of the component to be manufactured, according to an embodiment of the present invention.

도 6은, 본 발명의 다른 일 실시예에 따라, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법 각 단계를, 제조되는 부품의 단면을 이용하여 예시적으로 나타낸 것이다.6 is an exemplary diagram illustrating each step of a method of manufacturing a component for manufacturing a semiconductor including a deposition layer covering an interlayer boundary, using a cross section of the manufactured component according to another embodiment of the present invention.

아래에서는 도 4 내지 도 6을 참조하여, 본 발명의 일 실시예에 따르는, 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor manufacturing component including a deposition layer covering an interlayer boundary according to an embodiment of the present invention will be described with reference to FIGS. 4 to 6.

본 발명의 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법은, 모재를 준비하는 단계(S10); 상기 모재 상에 화학적 기상 증착법으로 제 1 증착층을 형성하는 단계(S20); 상기 제 1 증착층 상에 화학적 기상 증착법으로 제 2 증착층을 형성하는 단계(S30); 1차 가공 단계(S40); 제 3 증착층을 형성하는 단계(S50); 및 2차 가공 단계(S60);를 포함하는 것일 수 있다.A method of manufacturing a component for semiconductor manufacturing including a deposition layer covering an interlayer boundary of the present invention comprises: preparing a base material (S10); Forming a first deposition layer on the base material by chemical vapor deposition (S20); Forming a second deposition layer on the first deposition layer by chemical vapor deposition (S30); The first processing step (S40); Forming a third deposited layer (S50); And the second processing step (S60); may be to include.

본 발명에서 모재는, 그라파이트, 카본 블랙, 천연 흑연, 인조 흑연, 합성 흑연등 탄소를 포함하는 물질이면 특별히 한정하지 아니한다. 모재는 증착 장치 내에서, 증착 가스가 그 주변으로 형성되어 그 표면에 증착되도록 하는 피증착물 기능을 하며, 결과적으로 본 발명에서는 모재 상에 제 1 증착층 내지 제 3 증착층이 형성되는 것이다. 이 때, 제 1 증착층 내지 제 3 증착층은 모재의 전체 면 상에 형성 될 수 있고, 설계에 따라 모재의 일 면이 마스킹 등으로 가리워진 채로, 가리워지지 않은 타 면 상에만 형성될 수도 있다.In the present invention, the base material is not particularly limited as long as it is a material containing carbon such as graphite, carbon black, natural graphite, artificial graphite, and synthetic graphite. The base material functions as an object to be deposited so that the deposition gas is formed around and deposited on its surface in the deposition apparatus, and as a result, in the present invention, the first to third deposition layers are formed on the base material. At this time, the first deposition layer to the third deposition layer may be formed on the entire surface of the base material, and depending on the design, one side of the base material may be covered with masking, etc., and may be formed only on the other side that is not covered. .

모재는 그 위로 제 1 증착층이 형성될 수 있는 것이면 족하며, 제 1 증착층(210)의 하면 면적이 모재(100)의 상면 면적과 동일한 면적을 가지도록 상면 위로 형성될 수 있고, 제 1 증착층이 모재의 상면뿐 아니라 일 측부까지 덮도록 형성될 수도 있다.The base material may be formed on the top surface so that the first deposition layer can be formed thereon, and the bottom surface of the first deposition layer 210 may have the same area as the top surface of the base material 100, and the first The deposition layer may be formed to cover not only the upper surface of the base material, but also one side.

상기 모재는 제 1 증착층이 상부에 형성되는 것이므로, 제 1 증착층의 증착 소재를 고려하여 상기 군에서 선택된 소재를 포함하여 증착이 잘 이루어질 수 있는 재질로 형성하는 것이 바람직하다.Since the base material is formed with the first deposition layer on the top, it is preferable to form a material including a material selected from the group in consideration of the deposition material of the first deposition layer.

제 1 증착층을 형성하는 단계에서는, 모재를 피증착물로 하여 모재 상부에 화학적 기상 증착법으로 제 1 증착층을 형성한다. 이 때, 제 1 증착층은, 모재 상면을 덮도록 형성될 수 있으며, 모재 측면의 일부까지 덮도록 형성될 수도 있으며, 모재의 하면 까지 덮도록 형성될 수도 있다. In the step of forming the first deposition layer, the first deposition layer is formed on the base material by chemical vapor deposition using the base material as an object to be deposited. In this case, the first deposition layer may be formed to cover the upper surface of the base material, may be formed to cover a part of the side surface of the base material, or may be formed to cover the lower surface of the base material.

제 2 증착층을 형성하는 단계에서는, 모재 및 제 1 증착층을 피증착물로 하여 화학적 기상 증착법으로 그 상부에 제 2 증착층을 형성한다. 제 2 증착층 또한, 제 1 증착층과 마찬가지로 모재 및 제 1 증착층으로 형성된 피증착물의 상면을 덮도록 형성될 수 있으며, 추가적인 측면 또는 하면까지 덮도록 형성될 수도 있다.In the step of forming the second deposition layer, a second deposition layer is formed on the base material and the first deposition layer by a chemical vapor deposition method using the base material and the first deposition layer as an object to be deposited. Like the first deposition layer, the second deposition layer may also be formed to cover an upper surface of an object to be deposited formed of the base material and the first deposition layer, or may be formed to cover an additional side or lower surface.

이 후, 1차 가공 단계에서 반도체 제조용 부품의 필요한 규격 및 형상에 부합하도록 가공을 수행하는데, 본 발명에서 이 가공 수단은 물리적으로 반도체 제조용 부품 외형을 가공할 수 있는 것이라면 특별히 한정하지 아니한다.Thereafter, in the first processing step, processing is performed to conform to the required standard and shape of the semiconductor manufacturing component. In the present invention, this processing means is not particularly limited as long as it can physically process the outer appearance of the semiconductor manufacturing component.

그 다음, 가공 형성된 반도체 제조용 부품을 다시 피증착물로 하여 제 3 증착층을 형성한다. Then, a third deposited layer is formed by using the process-formed semiconductor manufacturing component as an object to be deposited again.

일반적으로 복수 층을 적층하는 공정들은 복수 개의 층을 증착하여 적층한 뒤 가공하고 공정을 종료하게 되나, 본 발명에 따르면, 적어도 두 개 이상의 층을 적층한 뒤, 제 1 차 가공 단계를 수행하고 다시 제 3 증착층의 적층 작업이 필요로 되는 차별성이 있다. 제 3 증착층은 상술한 바와 같이 제 1 증착층 및 제 2 증착층을 덮어 플라즈마 식각 장치 내에서 플라즈마에 가장 많이 노출되는 부분이다. 따라서 제 3 증착층은 내플라즈마 특성이 강한 재질로 형성하여 플라즈마 식각 장치 내에서 부품의 손상을 최소화하기 위하여 제 1 증착층과 제 2 증착층 간의 경계선의 적어도 일부를 덮도록 형성될 수 있다.In general, the processes of laminating a plurality of layers are processed after depositing and laminating a plurality of layers, and the process is terminated.However, according to the present invention, after laminating at least two or more layers, the first processing step is performed and then There is a difference in that a lamination operation of the third deposited layer is required. As described above, the third deposition layer covers the first deposition layer and the second deposition layer and is the portion most exposed to plasma in the plasma etching apparatus. Accordingly, the third deposition layer may be formed of a material having strong plasma resistance and may be formed to cover at least a portion of a boundary line between the first deposition layer and the second deposition layer in order to minimize damage to components in the plasma etching apparatus.

이 후, 2차 가공 단계에서 반도체 제조용 부품의 필요한 규격 및 형상에 부합하도록 다시 가공을 수행하는데, 본 발명에서 이 가공 수단 또한 1차 가공 단계와 같이 물리적으로 반도체 제조용 부품 외형을 가공할 수 있는 것이라면 특별히 한정하지 아니한다.After that, in the second processing step, processing is performed again to conform to the required standard and shape of the semiconductor manufacturing part.In the present invention, if this processing means can also physically process the outer shape of the semiconductor manufacturing part like the first processing step It is not particularly limited.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층을 형성하는 단계와 상기 제 2 증착층을 형성하는 단계의 증착 가스 유량 및 증착 가스 조성은 동일한 것일 수 있다. According to an embodiment of the present invention, the deposition gas flow rate and the deposition gas composition in the step of forming the first deposition layer and the step of forming the second deposition layer may be the same.

즉, 제 1 증착층 및 제 2 증착층은 동일한 증착 속도로 동일한 조성을 가진 층으로 형성될 수 있다. 이렇게 형성된 제 1 증착층 및 제 2 증착층은 결정면의 성장 패턴 또한 동일하게 형성될 수 있다. 이는 X선 회절 실험을 통해 확인할 수 있다.That is, the first deposition layer and the second deposition layer may be formed of a layer having the same composition at the same deposition rate. The first deposition layer and the second deposition layer thus formed may have the same growth pattern of the crystal plane. This can be confirmed through an X-ray diffraction experiment.

본 발명의 일 실시예에 따르면, 상기 제 3 증착층을 형성하는 단계의 증착 가스 공급 유량은, 상기 제 1 증착층 및 제 2 증착층을 형성하는 단계의 증착 가스 공급 유량의 30 % 내지 80 % 인 것일 수 있다. According to an embodiment of the present invention, the deposition gas supply flow rate in the step of forming the third deposition layer is 30% to 80% of the deposition gas supply flow rate in the step of forming the first deposition layer and the second deposition layer. It can be.

제 3 증착층은 제 1 증착층 및 제 2 증착층에 비해 적은 가스 공급 유량에 의해 형성될 수 있다. 이는 상대적으로 증착층의 형성이 서서히 이루어짐을 의미하며, 결정립의 크기가 작고 치밀하게 형성될 수 있음을 의미한다. 이렇게 형성된 제 3 증착층은 제 1 증착층 및 제 2 증착층에 비해 내플라즈마 특성이 향상될 수 있게 된다.The third deposition layer may be formed by a lower gas supply flow rate than the first deposition layer and the second deposition layer. This means that the deposition layer is relatively slowly formed, and it means that the size of the crystal grains is small and can be formed densely. The third deposition layer thus formed may have improved plasma resistance compared to the first deposition layer and the second deposition layer.

본 발명의 일 실시예에 따르면, 상기 제 1 증착층 및 제 2 증착층을 형성하는 단계의 증착층 형성 속도는, 30 ㎛/hr 내지 65 ㎛/hr 인 것일 수 있다. According to an embodiment of the present invention, the deposition layer formation rate in the step of forming the first deposition layer and the second deposition layer may be 30 μm/hr to 65 μm/hr.

제 1 증착층 및 제 2 증착층은 상기 수치범위의 속도로 비교적 빠른 속도로 단시간에 증착층을 형성할 수 있다. 이 때, 30 ㎛/hr 미만의 경우 증착 속도가 너무 느려서 본 발명의 공정 생산성을 향상시키는 효과가 둔화되는 문제가 있고, 65 ㎛/hr 초과의 경우 지나치게 빠른 증착 속도로 인해 균질한 증착층 형성에 문제가 생길 수 있다.The first deposition layer and the second deposition layer can form a deposition layer in a short time at a relatively high rate at a rate within the above numerical range. At this time, in the case of less than 30 µm/hr, the deposition rate is too slow, and the effect of improving the process productivity of the present invention is slowed. Problems can arise.

본 발명의 일 실시예에 따르면, 상기 제 3 증착층을 형성하는 단계의 증착층 형성 속도는, 상기 제 1 증착층 및 제 2 증착층을 형성하는 단계의 증착층 두께 형성 속도의 30 % 내지 80 % 인 것일 수 있다. According to an embodiment of the present invention, the deposition layer formation rate in the step of forming the third deposition layer is 30% to 80% of the deposition layer thickness formation rate in the step of forming the first deposition layer and the second deposition layer. It could be %.

제 3 증착층은 제 1 증착층 및 제 2 증착층에 비해 느리게 형성될 수 있다. 제 1 증착층 및 제 2 증착층 형성 속도의 30 % 미만의 경우, 속도가 지나치게 느려 생산성에 문제가 생길 수 있고, 80 % 를 초과할 경우 내플라즈마 특성이 제 1 증착층 및 제 2 증착층과 크게 차이가 나지 않을 수 있어 그 경계 부분을 보호하는 기능에 문제가 생길 수 있다.The third deposition layer may be formed more slowly than the first deposition layer and the second deposition layer. If the rate of formation of the first and second deposition layers is less than 30%, the rate may be too slow, resulting in a problem in productivity, and when it exceeds 80%, the plasma resistance is reduced to that of the first and second deposition layers. There may not be much difference, so there may be a problem with the function of protecting the boundary.

본 발명의 일 측면에 따르는 제 1 증착층 및 제 2 증착층을 형성하는 단계는, 화학적 기상 증착 챔버 내에서, 화학적 기상 증착 방식에 의해 제조될 수 있다. 이 때, 각 층을 형성하는 원료가스는 복수 개의 원료가스 분사 노즐을 통해 공급될 수 있다. 복수 개의 원료가스 분사 노즐은 고르게 각 층을 적층할 수 있는 것이라면 본 발명에서 화학적 기상 증착 챔버 내의 위치나 개수를 특별히 한정하지는 아니한다. Forming the first deposition layer and the second deposition layer according to an aspect of the present invention may be manufactured by a chemical vapor deposition method in a chemical vapor deposition chamber. In this case, the source gas forming each layer may be supplied through a plurality of source gas injection nozzles. In the present invention, the position or number of the plurality of source gas injection nozzles in the chemical vapor deposition chamber is not particularly limited as long as each layer can be evenly stacked.

본 발명의 일 실시예에 따르면, 1차 가공 단계와 제 3 증착층을 형성하는 단계 사이, 2차 가공 단계 이 후, 또는 둘 다에 세정 단계를 더 포함할 수 있다. 각각의 가공 단계 이후에는, 부품 표면에 불순물이 잔류할 수 있으므로, 세정 단계를 포함할 수 있다. 이 때, 상기 세정 단계의 세정 수단은 산, 염기, 물, 비활성 기체 등 다양한 수단을 이용할 수 있으며, 본 발명에서는 표면에 형성된 불순한 잔류물을 제거할 수 있는 것이라면 그 방법을 특별히 한정하지 않는다.According to an embodiment of the present invention, a cleaning step may be further included between the first processing step and the forming of the third deposition layer, after the second processing step, or both. After each processing step, since impurities may remain on the part surface, a cleaning step may be included. In this case, as the cleaning means in the cleaning step, various means such as acid, base, water, and inert gas can be used. In the present invention, the method is not particularly limited as long as it can remove impure residues formed on the surface.

본 발명의 일 실시예에 따르면, 1차 가공 단계는, 제 1 증착층 및 제 2 증착층 간 경계선의 적어도 일 부분을 포함하는 면을 가공하는 것일 수 있다. 1차 가공 단계는, 제 3 증착층이 형성될 수 있는 면을 잘 증착되도록 가공하는 것일 수 있다. 또한, 1차 가공 단계는, 제 1 증착층, 제 2 증착층 또는 둘 다가 복수 개의 층으로 형성될 경우, 상기 복수 개의 층 간 경계선의 적어도 일 부분을 포함하는 면을 가공하는 것일 수 있다.According to an embodiment of the present invention, the first processing step may be processing a surface including at least a portion of a boundary line between the first deposition layer and the second deposition layer. The first processing step may be processing the surface on which the third deposition layer can be formed to be well deposited. In addition, the first processing step may be processing a surface including at least a portion of the boundary line between the plurality of layers when the first deposition layer, the second deposition layer or both are formed of a plurality of layers.

본 발명의 일 실시예에 따르면, 상기 1차 가공 단계는 모재를 제거하는 단계를 포함하는 것일 수 있다.According to an embodiment of the present invention, the first processing step may include removing the base material.

상기 모재는 최종적인 반도체 제조용 부품의 완제품에서 제거된 것일 수 있다. 상기 1차 가공 단계에서 제 1 증착층 및 제 2 증착층과 함께 하부의 모재를 제거하는 가공을 함께 수행할 수 있다. 이 때, 모재를 제거하는 방법은, 상기 제 1 증착층 내지 제 2 증착층의 품질에 영향을 주지 않는 방법이라면, 본 발명에서는 그 수단을 특별히 제한하지 않는다.The base material may be removed from the final product of the semiconductor manufacturing component. In the first processing step, processing of removing the underlying base material together with the first deposition layer and the second deposition layer may be performed. In this case, the method of removing the base material is not particularly limited in the present invention as long as the method does not affect the quality of the first to second deposited layers.

도 5에는, 본 발명의 일 실시예에 따라, 1차 가공단계에서 모재를 함께 제거하여, 제 3 증착층을 형성하는 단계 이전에 모재가 없도록 형성된 구조의 단면도(S40)가 도시되어 있다.FIG. 5 is a cross-sectional view (S40) of a structure formed without a base material prior to the step of forming a third deposition layer by removing a base material in a first processing step according to an embodiment of the present invention.

본 발명의 일 실시예에 따르면, 상기 2차 가공단계는 상기 모재를 제거하는 단계를 포함하는 것일 수 있다. 상기 모재는 상기 2차 가공단계에서 반도체 제조용 부품의 필요한 규격 및 형상에 부합하도록 가공하면서 함께 제거되는 것일 수 있다. 이 때, 모재를 제거하는 방법은, 상기 제 1 증착층 내지 제 2 증착층의 품질에 영향을 주지 않는 방법이라면, 본 발명에서는 그 수단을 특별히 제한하지 않는다. According to an embodiment of the present invention, the secondary processing step may include removing the base material. The base material may be removed together while processing to conform to the required standard and shape of a component for semiconductor manufacturing in the second processing step. In this case, the method of removing the base material is not particularly limited in the present invention as long as the method does not affect the quality of the first to second deposited layers.

도 6에는 본 발명의 다른 일 실시예에 따라, 2차 가공단계에서 제 3 증착층의 증착물과 함께 상기 모재를 제거하는 과정이 함께 수행되어 제조된 반도체 제조용 부품의 단면도(S60)가 도시되어 있다.6 is a cross-sectional view (S60) of a component for manufacturing a semiconductor manufactured by performing a process of removing the base material together with a deposit of a third deposition layer in a second processing step according to another embodiment of the present invention. .

본 발명의 일 실시예에 따르면, 상기 모재는 그라파이트, 카본블랙, SiC, TaC 및 ZrC 로 이루어진 군에서 선택된 하나 이상을 포함하는 것일 수 있다.According to an embodiment of the present invention, the base material may include one or more selected from the group consisting of graphite, carbon black, SiC, TaC, and ZrC.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by the limited embodiments and drawings, various modifications and variations are possible from the above description by those of ordinary skill in the art. For example, even if the described techniques are performed in a different order from the described method, and/or the described components are combined or combined in a form different from the described method, or are replaced or substituted by other components or equivalents. Appropriate results can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and claims and equivalents fall within the scope of the claims to be described later.

Claims (22)

제 1 증착층;
상기 제 1 증착층 상에 형성되는 제 2 증착층; 및
상기 제 2 증착층 상에, 상기 제 1 증착층과 상기 제 2 증착층 간 경계선의 적어도 일 부분을 덮도록 형성되는 제 3 증착층;을 포함하고,
상기 제 1 증착층, 상기 제 2 증착층 또는 이 둘은, 복수 개의 층으로 형성되는 것이고,
상기 제 1 증착층, 상기 제 2 증착층 및 상기 제 3 증착층의 조성은 동일한 것이고,
상기 제 1 증착층, 상기 제 2 증착층 또는 이 둘의 복수 개의 층은, 투과도 값이 각각 상이한 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품.
A first deposited layer;
A second deposition layer formed on the first deposition layer; And
And a third deposition layer formed on the second deposition layer to cover at least a portion of a boundary line between the first deposition layer and the second deposition layer,
The first deposition layer, the second deposition layer or both are formed of a plurality of layers,
The composition of the first deposition layer, the second deposition layer and the third deposition layer is the same,
The first deposition layer, the second deposition layer, or a plurality of layers of the two have different transmittance values, respectively,
Components for semiconductor manufacturing comprising a vapor deposition layer covering the interlayer boundary.
 제1항에 있어서,
상기 제 3 증착층은 상기 상기 제 1 증착층, 상기 제 2 증착층 또는 이 둘의 복수 개의 층 간 경계선의 적어도 일 부분을 덮도록 형성되는 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품.
The method of claim 1,
The third deposition layer is formed to cover at least a portion of the boundary line between the first deposition layer, the second deposition layer, or a plurality of layers thereof,
Components for semiconductor manufacturing including a vapor deposition layer covering an interlayer boundary.
 제1항에 있어서,
상기 제 1 증착층 및 제 2 증착층, 각각의 결정립 크기는, 상기 제 3 증착층의 결정립 크기보다 큰 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품.
The method of claim 1,
The first deposition layer and the second deposition layer, each of which has a grain size larger than the grain size of the third deposition layer,
Components for semiconductor manufacturing including a vapor deposition layer covering an interlayer boundary.
 제1항에 있어서,
상기 제 1 증착층 및 제 2 증착층, 각각의 X선 회절 스펙트럼의 (111)면의 회절 피크 강도 대비, (200)면 및 (220)면의 회절 피크 강도 합의 비는, 0.9 내지 3.5 인 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품.
The method of claim 1,
The ratio of the sum of the diffraction peak intensities of the (200) plane and the (220) plane to the diffraction peak intensities of the (111) plane of the first and second deposition layers and the X-ray diffraction spectrum is 0.9 to 3.5. sign,
Components for semiconductor manufacturing including a vapor deposition layer covering an interlayer boundary.
 제1항에 있어서,
상기 제 3 증착층의 X선 회절 스펙트럼의 (111)면의 회절 피크 강도 대비, (200)면 및 (220)면의 회절 피크 강도 합의 비는, 0.05 내지 0.9 인 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품.
The method of claim 1,
The ratio of the sum of the diffraction peak intensities of the (200) plane and the (220) plane to the diffraction peak intensity of the (111) plane of the X-ray diffraction spectrum of the third deposited layer is 0.05 to 0.9,
Components for semiconductor manufacturing including a vapor deposition layer covering an interlayer boundary.
 제1항에 있어서,
상기 제 3 증착층의 X선 회절 스펙트럼의 (111)면의 회절 피크 강도 대비, (311)면의 회절 피크 강도의 비는, 0.05 내지 0.3 인 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품.
The method of claim 1,
The ratio of the diffraction peak intensity of the (111) plane to the diffraction peak intensity of the (311) plane of the X-ray diffraction spectrum of the third deposited layer is 0.05 to 0.3,
Components for semiconductor manufacturing including a vapor deposition layer covering an interlayer boundary.
 제1항에 있어서,
상기 제 1 증착층, 상기 제 2 증착층 및 제 3 증착층, 각각은, SiC 또는 TaC 중 하나 이상을 포함하는 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품.
The method of claim 1,
The first deposition layer, the second deposition layer and the third deposition layer, each comprising at least one of SiC or TaC,
Components for semiconductor manufacturing including a vapor deposition layer covering an interlayer boundary.
 삭제delete 제1항에 있어서,
상기 제 3 증착층의 두께는, 0.7 mm 내지 2.5 mm 인 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품.
The method of claim 1,
The thickness of the third deposited layer is 0.7 mm to 2.5 mm,
Components for semiconductor manufacturing including a vapor deposition layer covering an interlayer boundary.
 삭제delete 삭제delete 제1항에 있어서,
상기 반도체 제조용 부품은, 플라즈마 처리장치 부품으로서, 링, 전극부 및 컨덕터로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품.
The method of claim 1,
The semiconductor manufacturing component, as a plasma processing device component, includes at least one selected from the group consisting of a ring, an electrode portion, and a conductor,
Components for semiconductor manufacturing including a vapor deposition layer covering an interlayer boundary.
 모재를 준비하는 단계;
상기 모재 상에 화학적 기상 증착법으로 제 1 증착층을 형성하는 단계;
상기 제 1 증착층 상에 화학적 기상 증착법으로 제 2 증착층을 형성하는 단계;
1차 가공 단계;
제 3 증착층을 형성하는 단계; 및
2차 가공 단계;를 포함하고,
상기 제 1 증착층, 상기 제 2 증착층 또는 이 둘은, 복수 개의 층으로 형성되는 것이고,
상기 제 1 증착층, 상기 제 2 증착층 및 상기 제 3 증착층의 조성은 동일한 것이고,
상기 제 1 증착층, 상기 제 2 증착층 또는 이 둘의 복수 개의 층은, 투과도 값이 각각 상이한 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법.
Preparing a base material;
Forming a first deposition layer on the base material by chemical vapor deposition;
Forming a second deposition layer on the first deposition layer by chemical vapor deposition;
Primary processing step;
Forming a third deposited layer; And
Including; a second processing step;
The first deposition layer, the second deposition layer or both are formed of a plurality of layers,
The composition of the first deposition layer, the second deposition layer and the third deposition layer is the same,
The first deposition layer, the second deposition layer, or a plurality of layers of the two have different transmittance values, respectively,
A method of manufacturing a semiconductor manufacturing component including a vapor deposition layer covering an interlayer boundary.
 제13항에 있어서,
상기 제 1 증착층을 형성하는 단계와 상기 제 2 증착층을 형성하는 단계의 증착 가스 유량 및 증착 가스 조성은 동일한 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법.
The method of claim 13,
The deposition gas flow rate and deposition gas composition of the step of forming the first deposition layer and the step of forming the second deposition layer are the same,
A method of manufacturing a semiconductor manufacturing component including a vapor deposition layer covering an interlayer boundary.
 제13항에 있어서,
상기 제 3 증착층을 형성하는 단계의 증착 가스 공급 유량은, 상기 제 1 증착층 및 제 2 증착층을 형성하는 단계의 증착 가스 공급 유량의 30 % 내지 80 % 인 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법.
The method of claim 13,
The deposition gas supply flow rate in the step of forming the third deposition layer is 30% to 80% of the deposition gas supply flow rate in the step of forming the first deposition layer and the second deposition layer,
A method of manufacturing a semiconductor manufacturing component including a vapor deposition layer covering an interlayer boundary.
 제13항에 있어서,
상기 제 1 증착층 및 제2증착층을 형성하는 단계의 증착층 형성 속도는, 30 ㎛/hr 내지 65 ㎛/hr 인 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법.
The method of claim 13,
The deposition layer formation rate in the step of forming the first deposition layer and the second deposition layer is 30 µm/hr to 65 µm/hr,
A method of manufacturing a semiconductor manufacturing component including a vapor deposition layer covering an interlayer boundary.
 제13항에 있어서,
상기 제 3 증착층을 형성하는 단계의 증착층 형성 속도는, 상기 제1증착층 및 제 2 증착층을 형성하는 단계의 증착층 두께 형성 속도의 30 % 내지 80 % 인 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법.
The method of claim 13,
The deposition layer formation rate in the step of forming the third deposition layer is 30% to 80% of the deposition layer thickness formation rate in the step of forming the first deposition layer and the second deposition layer,
A method of manufacturing a semiconductor manufacturing component including a vapor deposition layer covering an interlayer boundary.
 제13항에 있어서,
1차 가공 단계와 제 3 증착층을 형성하는 단계 사이, 2차 가공 단계 이 후, 또는 둘 다에 세정 단계를 더 포함하는,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법.
The method of claim 13,
Further comprising a cleaning step between the first processing step and forming a third deposited layer, after the second processing step, or both,
A method of manufacturing a semiconductor manufacturing component including a vapor deposition layer covering an interlayer boundary.
 제13항에 있어서,
1차 가공 단계는, 제 1 증착층 및 제 2 증착층 간 경계선의 적어도 일 부분을 포함하는 면을 가공하는 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법.
The method of claim 13,
The first processing step is to process the surface including at least a portion of the boundary line between the first deposited layer and the second deposited layer,
A method of manufacturing a semiconductor manufacturing component including a vapor deposition layer covering an interlayer boundary.
 제13항에 있어서,
상기 1차 가공 단계는 모재를 제거하는 단계를 포함하는 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법.
The method of claim 13,
The first processing step comprises the step of removing the base material,
A method of manufacturing a semiconductor manufacturing component including a vapor deposition layer covering an interlayer boundary.
 제13항에 있어서,
상기 2차 가공단계는 상기 모재를 제거하는 단계를 포함하는 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법.
The method of claim 13,
The secondary processing step comprises the step of removing the base material,
A method of manufacturing a semiconductor manufacturing component including a vapor deposition layer covering an interlayer boundary.
 제13항에 있어서,
상기 모재는, 그라파이트, 카본블랙, SiC, TaC 및 ZrC 로 이루어진 군에서 선택된 하나 이상을 포함하는 것인,
층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품의 제조방법.The method of claim 13,
The base material, graphite, carbon black, SiC, TaC, and ZrC containing one or more selected from the group consisting of,
A method of manufacturing a semiconductor manufacturing component including a vapor deposition layer covering an interlayer boundary.
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