KR102175767B1 - Method Of Forming a finFET and Integrated Circuit Device - Google Patents

Method Of Forming a finFET and Integrated Circuit Device Download PDF

Info

Publication number
KR102175767B1
KR102175767B1 KR1020150062611A KR20150062611A KR102175767B1 KR 102175767 B1 KR102175767 B1 KR 102175767B1 KR 1020150062611 A KR1020150062611 A KR 1020150062611A KR 20150062611 A KR20150062611 A KR 20150062611A KR 102175767 B1 KR102175767 B1 KR 102175767B1
Authority
KR
South Korea
Prior art keywords
channel region
forming
region
source
drain
Prior art date
Application number
KR1020150062611A
Other languages
Korean (ko)
Other versions
KR20150126310A (en
Inventor
보르나 제이. 오브라도빅
로버트 씨. 보윈
마크 에스. 로더
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/489,965 external-priority patent/US9178045B2/en
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20150126310A publication Critical patent/KR20150126310A/en
Application granted granted Critical
Publication of KR102175767B1 publication Critical patent/KR102175767B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Abstract

본 발명은 핀펫을 형성하는 방법들을 제공하고, 본 발명의 일 실시예에 따른 핀펫 형성 방법은 기판 상에 인듐(In)을 포함하는 핀 형상의 채널 영역을 형성하는 것, 상기 기판 상에 상기 채널 영역과 인접하게 딥 소스/드레인 영역을 형성하는 것, 상기 채널 영역과 상기 딥 소스/드레인 영역 사이에 소스/드레인 확장 영역을 형성하는 것을 포함하고, 상기 소스/드레인 확장 영역의 대향하는 측벽들은 각각 상기 채널 영역과 상기 딥 소스/드레인 영역에 접촉할 수 있으며, 상기 소스/드레인 확장 영역은 약 0.3 내지 0.5의 범위를 갖는 y를 포함하는 InyGa1 - yAs을 포함할 수 있다. The present invention provides methods of forming a finpet, and the method of forming a finpet according to an embodiment of the present invention comprises forming a fin-shaped channel region containing indium (In) on a substrate, and the channel on the substrate Forming a deep source/drain region adjacent to the region, and forming a source/drain extension region between the channel region and the deep source/drain region, and opposite sidewalls of the source/drain extension region are respectively the channel region and may be in contact with the deep source / drain regions, the source / drain extension regions is in y Ga 1 containing y in the range of about 0.3 to 0.5 may comprise a y as.

Description

핀 전계 효과 트랜지스터 형성 방법 및 집적 회로 소자 {Method Of Forming a finFET and Integrated Circuit Device}[Method Of Forming a finFET and Integrated Circuit Device}

본 발명은 핀 전계 효과 트랜지스터 형성 방법 및 집적 회로 소자에 관한 것이다.The present invention relates to a method of forming a fin field effect transistor and an integrated circuit device.

캐리어 이동도를 증가시키기 위해, 순수한 게르마늄 채널들 또는 인듐 갈륨 비화물(InGaAs) 채널들을 포함하는 핀 전계 효과 트랜지스터가 개발되고 있다. 그러나, 이러한 핀 전계 효과 트랜지스터들은 드레인 영역에서 Band-to-Band 터널링(BTBT) 전류에 의해 높은 누설 전류들이 발생한다. In order to increase carrier mobility, fin field effect transistors have been developed that include pure germanium channels or indium gallium arsenide (InGaAs) channels. However, these pin field effect transistors generate high leakage currents due to a band-to-band tunneling (BTBT) current in the drain region.

본 발명이 이루고자 하는 기술적 과제는 band-to-band 터널링 전류를 감소시킬 수 있는 집적 회로 소자 및 그 형성 방법을 제공하는데 있다.An object of the present invention is to provide an integrated circuit device capable of reducing a band-to-band tunneling current and a method of forming the same.

본 발명이 이루고자 하는 다른 기술적 과제는 드레인 영역 근처에서의 물질을 수정함에 따라 다이렉트 밴드갭을 향상시킬 수 있고, 드레인 영역에서의 누설 전류를 감소시킬 수 있는 집적 회로 소자 및 그 형성 방법을 제공하는데 있다.Another technical problem to be achieved by the present invention is to provide an integrated circuit device capable of improving a direct bandgap by modifying a material near the drain region and reducing a leakage current in the drain region, and a method of forming the same. .

본 발명에 따른 핀 전계 효과 트랜지스터 형성 방법은, 기판 상에 인듐(In)을 포함하는 핀 형상의 채널 영역을 형성하는 것, 상기 기판 상에 상기 채널 영역과 인접하는 딥 소스/드레인 영역을 형성하는 것, 상기 채널 영역과 상기 딥 소스/드레인 영역 사이에 소스/드레인 확장 영역을 형성하는 것을 포함하되, 상기 소스/드레인 확장 영역의 대향하는 측벽들은 상기 채널 영역과 상기 딥 소스/드레인 영역에 각각 접촉되고, 상기 소스/드레인 확장 영역은 약 0.3 내지 0.5의 범위의 y 값을 갖는 InyGa1 - yAs을 포함할 수 있다.The method of forming a fin field effect transistor according to the present invention includes forming a fin-shaped channel region including indium (In) on a substrate, and forming a deep source/drain region adjacent to the channel region on the substrate. And forming a source/drain extension region between the channel region and the deep source/drain region, wherein sidewalls facing the source/drain extension region contact the channel region and the deep source/drain region, respectively and said source / drain extension region is in y Ga 1 has a y value in the range of about 0.3 to 0.5 may comprise a y As.

일 실시예에 따르면, 상기 채널 영역의 인듐 농도는 상기 소스/드레인 확장 영역의 인듐 농도보다 클 수 있다.According to an embodiment, an indium concentration in the channel region may be greater than an indium concentration in the source/drain extension region.

일 실시예에 따르면, 상기 채널 영역을 형성하는 것은, 약 0.5 내지 0.6의 범위의 x를 갖는 InxGa1 - xAs을 포함하는 상기 채널 영역을 형성하는 것을 포함할 수 있다.According to one embodiment, forming the channel region, In x Ga 1 having x in the range of about 0.5 to 0.6 may include forming the channel region including the x As.

일 실시예에 따르면, 상기 x는 약 0.53일 수 있다.According to an embodiment, x may be about 0.53.

일 실시예에 따르면, 상기 y는 약 0.4일 수 있다.According to an embodiment, y may be about 0.4.

일 실시예에 따르면, 상기 딥 소스/드레인 영역의 인듐 농도는 상기 채널 영역의 인듐 농도보다 클 수 있다.According to an embodiment, the indium concentration in the deep source/drain region may be greater than the indium concentration in the channel region.

일 실시예에 따르면, 상기 딥 소스/드레인 영역을 형성하는 것은, 약 0.6 내지 1의 범위의 z를 갖는 InzGa1 - zAs을 포함하는 상기 딥 소스/드레인 영역을 형성하는 것을 포함할 수 있다.According to one embodiment, the formation of the deep source / drain regions, In z Ga 1 with z in the range of about 0.6 to 1 can include formation of the deep source / drain region including a z As have.

일 실시예에 따르면, 상기 방법은 상기 딥 소스/드레인 영역의 상부 면에 접촉하는 컨택 영역을 형성하는 것을 더 포함하고, 상기 딥 소스/드레인 영역의 일부분은 상기 컨택 영역에 접촉하고 순수한 InAs을 포함할 수 있다. According to an embodiment, the method further comprises forming a contact region in contact with an upper surface of the deep source/drain region, wherein a portion of the deep source/drain region contacts the contact region and includes pure InAs can do.

일 실시예에 따르면, 상기 기판은 InP 기판 또는 InaGa1 - aAs을 포함하고, 상기 a는 약 0.53이거나 그보다 작을 수 있다.According to one embodiment, the substrate is an InP substrate or In a Ga 1 - contains a As, wherein a may be less than or about 0.53.

일 실시예에 따르면, 상기 기판은 InP 기판을 포함하고, 상기 InxGa1 - xAs을 포함하는 상기 채널 영역을 형성하는 것은, 상기 InP 기판에 격자로 매치되는 InxGa1 - xAs 패턴을 형성하는 것을 포함할 수 있다.According to one embodiment, the substrate comprises an InP substrate, and the In x Ga 1 - x wherein forming the channel region, including As, In x Ga 1 that matches a grid on the InP substrate - x As pattern It may include forming.

일 실시예에 따르면, 상기 채널 영역 및 상기 소스/드레인 확장 영역을 형성하는 것은, 상기 기판 상에 예비 채널 영역을 형성하는 것, 상기 예비 채널 영역 상에 마스크 패턴을 형성하는 것, 상기 마스크 패턴을 에칭 마스크로 이용하여 상기 예비 채널 영역을 식각하여 상기 채널 영역을 형성하는 것, 그리고 상기 채널 영역을 시드층으로 이용하여 상기 소스/드레인 확장 영역을 에피택셜 성장시키는 것을 포함할 수 있다.According to an embodiment, the forming of the channel region and the source/drain extension region includes forming a preliminary channel region on the substrate, forming a mask pattern on the preliminary channel region, and forming the mask pattern. Etching the preliminary channel region using an etching mask to form the channel region, and epitaxially growing the source/drain extension regions using the channel region as a seed layer.

일 실시예에 따르면, 상기 마스크 패턴을 형성하는 것은, 상기 예비 채널 영역 상에 제 1 마스크 패턴을 형성하는 것 그리고 상기 제 1 마스크 패턴의 대향하는 측벽들 상에 스페이서 패턴들을 형성하는 것을 포함할 수 있다.According to an embodiment, forming the mask pattern may include forming a first mask pattern on the preliminary channel region and forming spacer patterns on opposite sidewalls of the first mask pattern. have.

일 실시예에 따르면, 상기 예비 채널 영역을 식각하는 것은, 상기 예비 채널 영역의 에치된 부분의 깊이가 기설정된 깊이까지 도달할 때까지 상기 예비 채널 영역을 식각하는 것을 포함할 수 있다.According to an embodiment, the etching of the preliminary channel region may include etching the preliminary channel region until a depth of the etched portion of the preliminary channel region reaches a preset depth.

일 실시예에 따르면, 상기 딥 소스/드레인 영역을 형성하는 것은, 상기 소스/드레인 확장 영역을 시드층으로 이용하여 상기 딥 소스/드레인 영역을 에피택셜 성장시키는 것을 포함할 수 있다.According to an embodiment, forming the deep source/drain regions may include epitaxially growing the deep source/drain regions using the source/drain extension regions as a seed layer.

일 실시예에 따르면, 상기 딥 소스/드레인 영역을 형성하는 것은, 상기 채널 영역의 제 1 측벽과 인접하는 제 1 딥 소스/드레인 영역을 형성하는 것을 포함하고, 상기 소스/드레인 확장 영역의 대향하는 측벽들은 각각 상기 채널 영역의 상기 제 1 측벽과 상기 제 1 딥 소스/드레인 영역의 일측벽과 접촉할 수 있다. 상기 방법은 상기 채널 영역의 상기 제 1 측벽에 대향되는 상기 채널 영역의 제 2 측벽과 접촉되는 제 2 딥 소스/드레인 영역을 형성하는 것을 더 포함할 수 있다.According to an embodiment, forming the deep source/drain region includes forming a first deep source/drain region adjacent to the first sidewall of the channel region, and facing the source/drain extension region. Each of the sidewalls may contact the first sidewall of the channel region and one sidewall of the first deep source/drain region. The method may further include forming a second deep source/drain region in contact with a second sidewall of the channel region opposite to the first sidewall of the channel region.

일 실시예에 따르면, 상기 방법은 상기 딥 소스/드레인 영역의 상부 면과 접촉하는 컨택 영역을 형성하는 것을 더 포함할 수 있다. According to an embodiment, the method may further include forming a contact region in contact with an upper surface of the deep source/drain region.

일 실시예에 따르면, 상기 채널 영역으로부터 상기 딥 소스/드레인 영역으로의 방향에 따른 상기 소스/드레인 확장 영역의 폭은 약 10nm일 수 있다.According to an embodiment, a width of the source/drain extension region in a direction from the channel region to the deep source/drain region may be about 10 nm.

일 실시예에 따르면, 상기 방법은 상기 채널 영역을 덮는(overlying) 게이트 전극을 형성하는 것을 더 포함할 수 있다. 상기 채널 영역의 일측벽에 접촉하는 상기 소스/드레인 확장 영역의 대향하는 측벽들 중 어느 하나는, 상기 소스//드레인 확장 영역과 접합(junction)을 형성하도록 상기 게이트 전극의 일측벽에 정렬될 수 있다. According to an embodiment, the method may further include forming a gate electrode overlying the channel region. Any one of the opposite sidewalls of the source/drain extension region contacting one sidewall of the channel region may be aligned with one sidewall of the gate electrode to form a junction with the source//drain extension region. have.

핀 전계 효과 트랜지스터를 형성하는 방법은, 기판 상의 제 1 반도체 물질을 포함하는 핀 형상의 채널 영역을 형성하는 것, 상기 기판 상에 상기 채널 영역의 일측벽 상에 소스/드레인 영역을 형성하는 것, 상기 채널 영역의 상기 측벽과 상기 소스/드레인 영역의 측벽 사이에 배리어막을 형성하는 것을 포함할 수 있다. 상기 배리어막은 상기 제 1 반도체 물질과 제 2 반도체 물질을 포함하고, 상기 배리어막의 상기 제 1 반도체 물질의 농도는 상기 채널 영역의 상기 제 1 반도체 물질의 농도보다 작을 수 있다.A method of forming a fin field effect transistor includes forming a fin-shaped channel region including a first semiconductor material on a substrate, forming a source/drain region on one sidewall of the channel region on the substrate, It may include forming a barrier layer between the sidewall of the channel region and the sidewall of the source/drain region. The barrier layer may include the first semiconductor material and the second semiconductor material, and the concentration of the first semiconductor material of the barrier layer may be less than the concentration of the first semiconductor material of the channel region.

일 실시예에 따르면, 상기 소스/드레인 영역의 제 1 반도체 물질의 농도와 상기 배리어막의 상기 제 1 반도체 물질의 농도는 서로 다를 수 있다.According to an embodiment, the concentration of the first semiconductor material in the source/drain region and the concentration of the first semiconductor material in the barrier layer may be different from each other.

일 실시예에 따르면, 상기 제 1 반도체 물질은 인듐(In)을 포함할 수 있고, 상기 제 2 반도체 물질은 갈륨(Ga)을 포함할 수 있다. 상기 소스/드레인 영역의 상기 제 1 반도체 물질의 농도는 상기 채널 영역의 상기 제 1 반도체 물질의 농도보다 클 수 있다.According to an embodiment, the first semiconductor material may include indium (In), and the second semiconductor material may include gallium (Ga). The concentration of the first semiconductor material in the source/drain region may be greater than the concentration of the first semiconductor material in the channel region.

일 실시예에 따르면, 상기 채널 영역을 형성하는 것은 약 0.5 내지 0.6의 범위를 갖는 x를 갖는 InxGa1 - xAs을 포함하는 상기 채널 영역을 형성하는 것을 포함할 수 있다.According to one embodiment, forming the channel region In x Ga 1 having x in the range of about 0.5 to 0.6 may include forming the channel region including the x As.

일 실시예에 따르면, 상기 제 1 반도체 물질은 인듐(In)을 포함하고, 상기 채널 영역을 형성하는 것은 약 0.5 내지 0.6의 범위를 갖는 x를 갖는 InxGa1 - xAs을 포함하는 상기 채널 영역을 형성하는 것을 포함할 수 있다.According to one embodiment, the first semiconductor material is the inclusion of indium (In), and forming the channel region In x Ga 1 having x in the range of about 0.5 to 0.6, said channel comprising x As It may include forming a region.

일 실시예에 따르면, 상기 배리어막을 형성하는 것은 약 0.3 내지 0.5의 범위를 갖는 y를 갖는 InyGa1 - yAs을 포함하는 상기 배리어막을 형성하는 것을 포함할 수 있다.According to one embodiment, forming the barrier film is In y Ga 1 with y in the range of about 0.3 to 0.5 may include forming the barrier film comprising a y As.

일 실시예에 따르면, 상기 x는 약 0.53이고, 상기 y는 약 0.4일 수 있다.According to an embodiment, x may be about 0.53, and y may be about 0.4.

일 실시예에 따르면, 상기 소스/드레인 영역의 인듐 농도는 상기 채널 영역의 인듐 농도보다 클 수 있다.According to an embodiment, the indium concentration in the source/drain region may be greater than the indium concentration in the channel region.

일 실시예에 따르면, 상기 소스/드레인 영역을 형성하는 것은 약 0.6 내지 1의 범위를 갖는 z를 갖는 InzGa1 - zAs을 포함하는 상기 배리어막을 형성하는 것을 포함할 수 있다.According to one embodiment, the formation of the source / drain regions In z Ga 1 with z in the range of about 0.6 to 1 may include the formation of the barrier film comprising a z As.

일 실시예에 따르면, 상기 방법은 또한 상기 소스/드레인 영역의 상부 면과 접촉하는 콘택 영역을 형성하는 것을 포함할 수 있다. 상기 소스/드레인 영역의 일부분은 상기 콘택 영역과 접촉하고 순수한 InAs를 포함할 수 있다.According to an embodiment, the method may also include forming a contact region in contact with an upper surface of the source/drain region. A portion of the source/drain regions may contact the contact regions and include pure InAs.

일 실시예에 따르면, 상기 기판은 InP 기판 또는 약 0.53 또는 그보다 작은 a 값을 갖는 InaGa1 - aAs를 포함할 수 있다. According to one embodiment, the substrate In a Ga 1 having an InP substrate, or about 0.53 or less than a value may include a As a.

일 실시예에 따르면, 상기 기판은 InP 기판을 포함할 수 있고, InxGa1 - xAs을 포함하는 상기 채널 영역을 형성하는 것은 상기 InP 기판에 격자 정합된 InxGa1 - xAs 패턴을 형성하는 것을 포함할 수 있다.According to one embodiment, the substrate may comprise an InP substrate, In x Ga 1 - the formation of the channel region including the x As lattice matched the In x Ga 1 on the InP substrate, the x As pattern May include forming.

일 실시예에 따르면, 상기 채널 영역 및 상기 배리어막을 형성하는 것은 상기 기판 상에 예비 채널 영역을 형성하는 것을 포함할 수 있다. 상기 예비 채널 영역 상에 마스크 패턴을 형성하는 것은, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 예비 채널 영역을 에칭하여 상기 채널 영역을 형성하고, 상기 채널 영역을 시드 층으로 이용하여 상기 배리어 층을 에피택셜 성장 공정으로 형성할 수 있다.According to an embodiment, forming the channel region and the barrier layer may include forming a preliminary channel region on the substrate. Forming a mask pattern on the preliminary channel region may include forming the channel region by etching the preliminary channel region using the mask pattern as an etching mask, and epitaxially using the channel region as a seed layer. It can be formed by a tactical growth process.

일 실시예에 따르면, 상기 소스/드레인 영역을 형성하는 것은 상기 채널 영역의 제 1 측벽 상에 제 1 소스/드레인 영역을 형성하는 것을 포함할 수 있다. 상기 배리어 층은 상기 채널 영역의 상기 제 1 측벽과 상기 제 1 소스/드레인 영역의 측벽 사이에 배치될 수 있다. 상기 방법은 상기 채널 영역의 상기 제 1 측벽에 대향되는 상기 채널 영역의 제 2 측벽과 접촉하는 제 2 소스/드레인 영역을 형성하는 것을 더 포함할 수 있다.According to an embodiment, forming the source/drain regions may include forming a first source/drain region on a first sidewall of the channel region. The barrier layer may be disposed between the first sidewall of the channel region and the sidewall of the first source/drain region. The method may further include forming a second source/drain region in contact with a second sidewall of the channel region opposite to the first sidewall of the channel region.

일 실시예에 따르면, 상기 채널 영역으로부터 상기 소스/드레인 영역 방향에서의 상기 배리어 층의 폭은 약 10nm일 수 있다.According to an embodiment, a width of the barrier layer in a direction from the channel region to the source/drain region may be about 10 nm.

일 실시예에 따르면, 상기 방법은 상기 채널 영역을 덮는 게이트 전극을 형성하는 것을 더 포함할 수 있다. 상기 채널 영역의 상기 측벽을 마주보는 상기 배리어 층의 일측벽은 상기 게이트 전극의 측벽에 정렬되어, 상기 배리어 층 내에 접합을 형성할 수 있다.According to an embodiment, the method may further include forming a gate electrode covering the channel region. One sidewall of the barrier layer facing the sidewall of the channel region may be aligned with the sidewall of the gate electrode to form a junction in the barrier layer.

핀펫을 포함하는 집적 회로 소자는 기판 상에 핀 형상을 갖는 채널 영역, 상기 기판 상에 상기 채널 영역에 인접한 딥 소스/드레인 영역, 상기 채널 영역과 상기 딥 소스/드레인 영역 각각에 접촉하는 대향하는 측벽들을 갖는 소스/드레인 확장 영역을 포함할 수 있다. 상기 소스/드레인 확장 역은 약 0.3 내지 0.5의 y 값의 범위를 갖는 InyGa1-yAs를 포함할 수 있다.An integrated circuit device including a finpet includes a channel region having a fin shape on a substrate, a deep source/drain region adjacent to the channel region on the substrate, and opposite sidewalls contacting each of the channel region and the deep source/drain region It may include a source/drain extension region having The source/drain extension region may include In y Ga 1-y As having a y value ranging from about 0.3 to 0.5.

일 실시예에 따르면, 상기 채널 영역의 인듐 농도는 상기 소스/드레인 확장 영역의 인듐 농도보다 클 수 있다.According to an embodiment, an indium concentration in the channel region may be greater than an indium concentration in the source/drain extension region.

일 실시예에 따르면, 상기 채널 영역은 약 0.5 내지 0.6의 x 값의 범위를 갖는 InxGa1-xAs를 포함할 수 있다.According to an embodiment, the channel region may include In x Ga 1-x As having an x value ranging from about 0.5 to 0.6.

일 실시예에 따르면, 상기 x는 약 0.53이고, 상기 y는 약 0.4일 수 있다. According to an embodiment, x may be about 0.53, and y may be about 0.4.

일 실시예에 따르면, 상기 딥 소스/드레인 영역의 인듐 농도는 상기 채널 영역의 인듐 농도보다 클 수 있다.According to an embodiment, the indium concentration in the deep source/drain region may be greater than the indium concentration in the channel region.

일 실시예에 따르면, 상기 딥 소스/드레인 영역은, 약 0.6 내지 1의 범위를 갖는 z를 포함하는 InzGa1 - zAs을 포함할 수 있다.According to one embodiment, the deep source / drain regions, In z Ga 1 containing z in the range of about 0.6 to 1 can comprise a z As.

일 실시예에 따르면, 상기 딥 소스/드레인 영역의 상부 면에 접촉하는 컨택 영역을 더 포함하고, 상기 딥 소스/드레인 영역의 일부분은 상기 컨택 영역과 접촉하며 순수한 InAs를 포함할 수 있다.According to an embodiment, a contact area that contacts an upper surface of the deep source/drain area may be further included, and a portion of the deep source/drain area may contact the contact area and include pure InAs.

일 실시예에 따르면, 상기 기판은, InP 기판 또는 약 0.53 또는 그 보다 작은 a 값의 범위를 갖는 InaGa1 - aAs를 포함할 수 있다.According to one embodiment, the substrate, InP substrate, or In a Ga 1 in the range of about 0.53 or less than a value that can include the a As.

일 실시예에 따르면, 상기 기판은 InP 기판을 포함하고, 상기 채널 영역은 상기 InP 기판에 격자 정합되는 InxGa1 - xAs를 포함할 수 있다.According to one embodiment, the substrate and the channel region, and includes the InP substrate is In x Ga 1 which is lattice matched to the InP substrate may include an x As.

일 실시예에 따르면, 상기 딥 소스/드레인 영역은 상기 채널 영역의 제 1 측벽에 인접한 제 1 딥 소스/드레인 영역을 포함하고, 상기 소스/드레인 확장 영역의 대향하는 측벽들 중의 어느 하나는 상기 채널 영역의 상기 제 1 측벽 및 상기 제 1 딥 소스/드레인 영역의 일측벽에 접촉되고, 상기 채널 영역의 상기 제 1 측벽과 대향되는 상기 채널 영역의 제 2 측벽과 접촉하는 제 2 딥 소스/드레인 영역을 더 포함할 수 있다.According to an embodiment, the deep source/drain region includes a first deep source/drain region adjacent to a first sidewall of the channel region, and any one of the opposite sidewalls of the source/drain extension region is the channel A second deep source/drain region in contact with the first sidewall of the region and one sidewall of the first deep source/drain region, and in contact with a second sidewall of the channel region facing the first sidewall of the channel region It may further include.

일 실시예에 따르면, 상기 채널 영역으로부터 상기 딥 소스/드레인 영역 방향에서의 상기 소스/드레인 확장 영역의 폭은 약 10nm일 수 있다.According to an embodiment, a width of the source/drain extension region in the direction of the deep source/drain region from the channel region may be about 10 nm.

일 실시예에 따르면, 상기 채널 영역을 덮는 게이트 전극을 더 포함하고, 상기 소스/드레인 확장 영역 내에 접합이 형성되도록, 상기 채널 영역의 일측벽과 접촉하는 상기 소스/드레인 확장 영역의 서로 다른 측벽들 중의 어느 하나는 상기 게이트 전극의 일측벽과 실질적으로 정렬될 수 있다.According to an embodiment, different sidewalls of the source/drain extension region contacting one sidewall of the channel region to further include a gate electrode covering the channel region, and to form a junction in the source/drain extension region Any one of them may be substantially aligned with one sidewall of the gate electrode.

본 발명의 개념에 따르면, band-to-band 터널링 전류를 감소시킬 수 있고, 드레인 영역 근처에서의 물질을 수정함에 따라 다이렉트 밴드갭을 향상시킬 수 있으며, 공정 효율이 향상된 집적 회로 소자 및 그 형성 방법을 제공할 수 있다.According to the concept of the present invention, the band-to-band tunneling current can be reduced, the direct band gap can be improved by modifying the material near the drain region, and the integrated circuit device with improved process efficiency and a method of forming the same Can provide.

도 1은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 사시도이다.
도 2는 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 도면으로, 도 1의 A-A'선에 따른 단면도이다.
도 3은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 도면으로, 도 1의 A-A' 선에 따른 단면도이다.
도 4는 본 발명의 개념에 따른 일부 실시예들에 따른 집적 회로 소자를 보여주는 사시도이다.
도 5 및 도 6은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부로서, 중간 구조물들을 보여주는 사시도들이다.
도 7은 도 6의 B-B'선에 따른 단면도로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법을 부분적으로 보여주는 중간 구조물을 나타낸다.
도 8 내지 도 10은 도 6의 B-B'선에 따른 단면도들로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법을 부분적으로 보여주는 중간 구조물들을 나타낸다.
도 11 내지 도 13은 도 6의 B-B'선에 따른 단면도들로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부분으로서 중간 구조물들을 보여주는 도면들이다.1 is a perspective view showing an integrated circuit device according to some embodiments according to the concept of the present invention.
2 is a diagram illustrating an integrated circuit device according to some embodiments according to the concept of the present invention, and is a cross-sectional view taken along line AA′ of FIG. 1.
3 is a diagram illustrating an integrated circuit device according to some embodiments according to the concept of the present invention, and is a cross-sectional view taken along line AA′ of FIG. 1.
4 is a perspective view illustrating an integrated circuit device according to some embodiments according to the concept of the present invention.
5 and 6 are perspective views illustrating intermediate structures as part of a method of forming an integrated circuit device according to some embodiments of the inventive concept.
FIG. 7 is a cross-sectional view taken along line B-B' of FIG. 6 and shows an intermediate structure partially showing a method of forming an integrated circuit device according to some embodiments of the inventive concept.
8 to 10 are cross-sectional views taken along line B-B' of FIG. 6 and show intermediate structures partially showing a method of forming an integrated circuit device according to some embodiments of the inventive concept.
11 to 13 are cross-sectional views taken along line B-B' of FIG. 6 and are views illustrating intermediate structures as part of a method of forming an integrated circuit device according to some embodiments of the inventive concept.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. In order to fully understand the configuration and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms and various modifications may be added. However, it is provided to complete the disclosure of the present invention through the description of the present embodiments, and to fully inform the scope of the present invention to those of ordinary skill in the art.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.In the present specification, when a component is referred to as being on another component, it means that it may be formed directly on the other component or that a third component may be interposed between them. In addition, in the drawings, the thickness of the components is exaggerated for effective description of the technical content. Parts indicated by the same reference numerals throughout the specification represent the same elements.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described herein will be described with reference to cross-sectional views and/or plan views, which are ideal exemplary views of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective description of technical content. Accordingly, the regions illustrated in the drawings have schematic properties, and the shapes of the regions illustrated in the drawings are intended to illustrate a specific shape of a device region and are not intended to limit the scope of the invention. In various embodiments of the present specification, terms such as first, second, and third are used to describe various elements, but these elements should not be limited by these terms. These terms are only used to distinguish one component from another component. The embodiments described and illustrated herein also include complementary embodiments thereof.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terms used in the present specification are for describing exemplary embodiments and are not intended to limit the present invention. In this specification, the singular form also includes the plural form unless specifically stated in the phrase. As used in the specification, "comprises" and/or "comprising" does not exclude the presence or addition of one or more other elements.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
Hereinafter, the present invention will be described in detail by describing a preferred embodiment of the present invention with reference to the accompanying drawings.

도 1은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 사시도이고, 도 2는 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 도 1의 A-A'선에 따른 단면도이다. A-A'선은 X방향을 따라 연장한다. 1 is a perspective view illustrating an integrated circuit device according to some embodiments according to the concept of the present invention, and FIG. 2 is A-A′ of FIG. 1 showing an integrated circuit device according to some embodiments according to the concept of the present invention. It is a cross-sectional view along the line. Lines A-A' extend along the X direction.

도 1 및 도 2를 참조하면, 집적 회로 소자는 기판(100) 및 기판(100) 상의 분리막(110)을 포함할 수 있다. 집적 회로 소자는 또한, 핀 형상을 갖는 채널 영역(120)을 포함할 수 있다. 핀 형상은 기판(100) 상, 및 부분적으로 분리막(110) 내에 형성될 수 있다. 채널 영역(120)은 게르마늄(Ge)을 포함할 수 있다. 채널 영역(120)은 적절한 레벨의 스트레인(strain) 을 갖도록 설정된 y 값을 갖는 Si1 - yGey를 포함할 수 있다. 1 and 2, the integrated circuit device may include a substrate 100 and a separation layer 110 on the substrate 100. The integrated circuit device may also include a channel region 120 having a fin shape. The fin shape may be formed on the substrate 100 and partially in the separation film 110. The channel region 120 may include germanium (Ge). Channel region 120 Si 1 having the y value is set to have a strain (strain) of the appropriate level may include a y Ge y.

일부 실시예들에서, 채널 영역(120)은 Si1 - yGey을 포함할 수 있고, 채널 영역(120)이 N- 타입 트랜지스터의 채널 영역일 때, y 값은 약 0.85 또는 그 이상일 수 있다. 일부 다른 실시예들에서, y 값은 약 0.9 또는 그 이상일 수 있다. 다른 실시예들에서, 채널 영역(120)이 높은 캐리어 이동도를 갖는 N- 타입 트랜지스터의 채널 영역일 때, 채널 영역(120)은 실질적으로 순수한 게르마늄(y의 값이 1)을 포함할 수 있다. 일부 실시예들에서, 채널 영역(120)이 Si1 - yGey을 포함할 수 있고, 채널 영역(120)이 P- 타입 트랜지스터의 채널 영역일 때 y 값은 약 0.8 또는 그 이상일 수 있다. 일부 다른 실시예들에서, y 값은 약 0.9 또는 그 이상일 수 있다.In some embodiments, the channel region 120 Si 1 - may include a y Ge y, when the channel region 120 is the channel region of the N- type transistors, y values are about 0.85 or in that more than . In some other embodiments, the y value can be about 0.9 or greater. In other embodiments, when the channel region 120 is a channel region of an N-type transistor having a high carrier mobility, the channel region 120 may include substantially pure germanium (a value of y is 1). . In some embodiments, the channel region 120, the Si 1 - may include a y Ge y, when the channel region 120 is the channel region of the P- type transistors y value is 0.8 or higher. In some other embodiments, the y value can be about 0.9 or greater.

기판(100)은 하나 또는 그 이상의 반도체 물질들을 포함할 수 있다. 일 예로, 기판(100)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), 갈륨비소(GaAs), 또는 SiGeC을 포함할 수 있다. 몇몇 실시예들에서, 기판(100)은 벌크 실리콘 기판 또는 SOI 기판일 수 있다. 분리막(110)은 일 예로, 실리콘 산화물 등과 같은 절연 물질을 포함할 수 있다.The substrate 100 may include one or more semiconductor materials. For example, the substrate 100 may include silicon (Si), germanium (Ge), silicon germanium (SiGe), gallium arsenide (GaAs), or SiGeC. In some embodiments, the substrate 100 may be a bulk silicon substrate or an SOI substrate. The separator 110 may include, for example, an insulating material such as silicon oxide.

게이트(240)는 채널 영역(120) 상에 형성될 수 있다. 게이트(240)는 게이트 절연막(236)과 게이트 전극(238)을 포함할 수 있다. 일부 실시예들에서, 게이트 절연막(236)은 하프늄 산화물(HfO2 ;), 란타늄 산화물(La2O3 ;), 지르코늄 산화물(ZrO2 ;), 또는 탄탈륨 산화물(Ta2O5)과 같은, 실리콘 산화물보다 높은 유전 상수를 갖는 고유전 물질을 포함할 수 있다. 게이트 절연막(236)은 일 예로, ALD 공정을 이용하여 게이트 전극(238)의 측벽들과 하부 면 상에 컨포말하게 형성될 수 있다.The gate 240 may be formed on the channel region 120. The gate 240 may include a gate insulating layer 236 and a gate electrode 238. In some embodiments, the gate insulating layer 236 is hafnium oxide (HfO 2 ; ), lanthanum oxide (La 2 O 3 ; ), zirconium oxide (ZrO 2 ; ), or tantalum oxide (Ta 2 O 5 ), It may include a high dielectric material having a higher dielectric constant than silicon oxide. The gate insulating layer 236 may be conformally formed on the sidewalls and the lower surface of the gate electrode 238 using, for example, an ALD process.

일부 실시예들에서, 게이트 전극(238)은 차례로 적층된 제 1 및 제 2 게이트 전극들을 포함할 수 있다. 일 예로, 제 1 게이트 전극은 TiN, TaN, TiC, 그리고 TaC 중의 어느 하나를 포함하고, 제 2 게이트 전극은 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있다.In some embodiments, the gate electrode 238 may include first and second gate electrodes sequentially stacked. For example, the first gate electrode may include any one of TiN, TaN, TiC, and TaC, and the second gate electrode may include tungsten (W) or aluminum (Al).

도 2를 참조하면, 배리어막(140)이 채널 영역(120)의 측벽 상에 형성될 수 있다. 배리어막(140)은 채널 영역(120)의 측벽에 접촉할 수 있다. 배리어막(140)은 채널 영역(120)의 대향하는 측벽들에 각각 형성되는 두 개의 배리어막들(140)을 포함할 수 있다. 일부 실시예들에서, 도 2에 도시된 바와 같이, 배리어막들(140)의 각각은 기판(100)의 상부면 상에 연장하는 수평 부를 포함할 수 있다. 배리어막(140)은 SixGe1 -x을 포함할 수 있다. X는 약 0.05 내지 0.2 사이의 범위일 수 있다. 따라서, 배리어막(140)의 게르마늄 농도는 채널 영역(120)의 게르마늄 농도보다 낮을 수 있다.Referring to FIG. 2, a barrier layer 140 may be formed on a sidewall of the channel region 120. The barrier layer 140 may contact a sidewall of the channel region 120. The barrier layer 140 may include two barrier layers 140 respectively formed on opposite sidewalls of the channel region 120. In some embodiments, as shown in FIG. 2, each of the barrier layers 140 may include a horizontal portion extending on the upper surface of the substrate 100. The barrier layer 140 may include Si x Ge 1 -x . X can range between about 0.05 and 0.2. Accordingly, the germanium concentration of the barrier layer 140 may be lower than the germanium concentration of the channel region 120.

배리어막(140)의 폭은 일반적으로 10nm의 수준(order)일 수 있고, 일부 실시예들에서, 배리어막(140)의 폭은 약 10nm일 수 있다. 배리어막(140)의 폭은 도 1에 도시된 x 방향을 따른 배리어막(140)의 두께로 언급될 수 있을 것이다. 일부 실시예들에서, 배리어막(140)은 도핑되지 않은 부분 및/또는 도핑된 부분을 포함할 수 있다. 도핑된 부분들은 일 예로, P- 타입 핀펫에는 B를, N- 타입 핀펫에는 O 또는 As를 도펀트들로 포함할 수 있다. 일부 실시예들에서, 게이트 전극(238)의 일 가장자리 외측에 접합(일 예로, P-N 접합)이 형성될 수 있고, 이에 따라 접합은 게이트 전극(238)과 옆으로 오버랩되지 않을 수 있다. 접합은 배리어막(140)에 형성될 수 있다. 일부 다른 실시예들에서, 접합은 게이트 전극(238)과 접합이 옆으로 오버랩되도록 게이트 전극(238)의 가장자리 내측에 형성될 수 있다. 접합의 위치에 관계없이, band-to-band 터널링 전류를 감소시키는 실시예들은 게르마늄과 실리콘의 합금을 포함하는 배리어막(140)을 포함할 수 있다. 비록 도 2에는 배리어막(140)의 일 측벽이 게이트 절연막(236)의 측벽에 정렬된 것으로 도시하였으나, 다른 실시예들에서, 배리어막(140)의 측벽이 게이트 전극(238)의 측벽에 정렬될 수 있다.The width of the barrier layer 140 may be generally on the order of 10 nm, and in some embodiments, the width of the barrier layer 140 may be about 10 nm. The width of the barrier layer 140 may be referred to as the thickness of the barrier layer 140 along the x direction shown in FIG. 1. In some embodiments, the barrier layer 140 may include an undoped portion and/or a doped portion. The doped portions may include B as a dopant for a P-type finpet and O or As for an N-type finpet. In some embodiments, a junction (for example, a PN junction) may be formed outside one edge of the gate electrode 238, and thus the junction may not overlap the gate electrode 238 laterally. Bonding may be formed on the barrier layer 140. In some other embodiments, the junction may be formed inside the edge of the gate electrode 238 such that the gate electrode 238 and the junction laterally overlap. Regardless of the location of the junction, embodiments for reducing the band-to-band tunneling current A barrier layer 140 including an alloy of germanium and silicon may be included. Although FIG. 2 shows that one sidewall of the barrier layer 140 is aligned with the sidewall of the gate insulating layer 236, in other embodiments, the sidewall of the barrier layer 140 is aligned with the sidewall of the gate electrode 238 Can be.

일부 실시예들에서, 채널 영역(120)의 수평 부는 기판(100)의 상부면과 배리어막(140)의 수평 부 사이로 연장될 수 있다. 그러나, 다른 실시예들에서, 채널 영역(120)이 수평 부를 포함하지 않고, 배리어막(140)이 기판(100)의 상부 면과 직접 접촉할 수 있다. In some embodiments, the horizontal portion of the channel region 120 may extend between the upper surface of the substrate 100 and the horizontal portion of the barrier layer 140. However, in other embodiments, the channel region 120 does not include a horizontal portion, and the barrier layer 140 may directly contact the upper surface of the substrate 100.

집적 회로 소자는 배리어막(140)의 측벽 상에 배치된 소스/드레인 영역(160) 및 소스/드레인 영역(160) 상에 배치된 컨택 영역(180)을 포함할 수 있다. 따라서, 배리어막(140)은 채널 영역(120)과 소스/드레인 영역(160) 사이의 터널링 영역에 배치될 수 있다. 컨택 영역(180)은 소스/드레인 영역(160)의 상부 면에 접촉할 수 있다. 배리어막(140)은 채널 영역(120) 및 소스/드레인 영역(160)의 측벽들과 접촉할 수 있다. 컨택 영역(180)은, 예를 들어, 비트 라인 또는 커패시터 등의 다양한 집적 회로 소자의 구성요소에 소스/드레인 영역(160)을 전기적으로 연결시키는 도전막에 접촉할 수 있다. 도전막은 금속 또는 금속 합금을 포함할 수 있다.The integrated circuit device may include a source/drain region 160 disposed on a sidewall of the barrier layer 140 and a contact region 180 disposed on the source/drain region 160. Accordingly, the barrier layer 140 may be disposed in a tunneling region between the channel region 120 and the source/drain regions 160. The contact area 180 may contact the upper surface of the source/drain area 160. The barrier layer 140 may contact sidewalls of the channel region 120 and the source/drain regions 160. The contact region 180 may contact a conductive layer that electrically connects the source/drain regions 160 to components of various integrated circuit devices, such as a bit line or a capacitor, for example. The conductive film may include a metal or a metal alloy.

소스/드레인 영역(160)은, N- 타입 트랜지스터의 소스/드레인 영역(160)일 때 컨택 영역(180) 근처의 순수 실리콘을 실질적으로 포함하는 일부분을 포함할 수 있고, P- 타입 트랜지스터의 소스/드레인 영역(160)일 때 컨택 영역(180) 근처의 순수 게르마늄을 실질적으로 포함하는 일부분을 갖는 것으로 이해될 수 있을 것이다. 따라서, 본 발명의 개념에 따른 일부 실시예들의 N- 타입 트랜지스터는 채널 영역(120), 배리어막(140), 그리고 소스/드레인 영역(160) 각각이 채널 영역(120)으로부터 소스/드레인 영역(160) 방향으로 점점 감소되는 게르마늄 농도들을 포함할 수 있을 것이다. 본 발명의 개념에 의한 일부 실시예들에 따른 P- 타입 트랜지스터에서는 채널 영역의 게르마늄 농도가 배리어막의 게르마늄 농도보다 클 수 있고, 소스/드레인 영역의 농도는 배리어막의 게르마늄 농도와 대체적으로 같거나 더 클 수 있다. 일부 실시예들에서, N- 타입 트랜지스터에서는, 실질적으로 순수한 실리콘을 갖는 소스/드레인 영역(160)의 일부분이 컨택 영역(180)과 접촉할 수 있는 반면에, P- 타입 트랜지스터에서는, 실질적으로 순수한 게르마늄을 갖는 소스/드레인 영역(160)의 일부분이 컨택 영역(180)과 접촉할 수 있다.When the source/drain region 160 is the source/drain region 160 of the N-type transistor, the source/drain region 160 may include a portion substantially including pure silicon near the contact region 180, and the source of the P-type transistor It may be understood that the /drain region 160 has a portion substantially including pure germanium near the contact region 180. Accordingly, in the N-type transistor of some embodiments according to the concept of the present invention, each of the channel region 120, the barrier layer 140, and the source/drain regions 160 is from the channel region 120 to the source/drain regions ( 160) may include germanium concentrations gradually decreasing in the direction. In the P-type transistor according to some embodiments according to the concept of the present invention, the germanium concentration in the channel region may be greater than the germanium concentration in the barrier layer, and the concentration in the source/drain region is substantially equal to or greater than the germanium concentration in the barrier layer. I can. In some embodiments, in an N-type transistor, a portion of the source/drain region 160 having substantially pure silicon may contact the contact region 180, while in a P-type transistor, substantially pure A portion of the source/drain region 160 having germanium may contact the contact region 180.

도 3은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 보여주는 도면으로, 도 1의 A-A'선에 따른 단면도이다. 도 3을 참조하면, 집적 회로 소자는 채널 영역(120)의 제 1 측벽 상에 배치된 하나의 배리어막(140)을 포함할 수 있다. 따라서, 채널 영역(120)의 제 1 측벽과 대향하는 채널 영역(120)의 제 2 측벽에 인접한 소스/드레인 영역(160)은, 채널 영역(120)의 제 2 측벽과 접촉할 수 있다. 즉, 일부 실시예들에서, 배리어막(140)이 채널 영역(120)의 측벽들 중 어느 하나 상에만 형성될 수 있고, 따라서, 집적 회로 소자는 비대칭 구조를 포함할 수 있다. 3 is a diagram illustrating an integrated circuit device according to some embodiments according to the concept of the present invention, and is a cross-sectional view taken along line AA′ of FIG. 1. Referring to FIG. 3, the integrated circuit device may include one barrier layer 140 disposed on a first sidewall of the channel region 120. Accordingly, the source/drain region 160 adjacent to the second sidewall of the channel region 120 facing the first sidewall of the channel region 120 may contact the second sidewall of the channel region 120. That is, in some embodiments, the barrier layer 140 may be formed only on one of the sidewalls of the channel region 120, and thus, the integrated circuit device may have an asymmetric structure.

도 4는 본 발명의 개념에 따른 일부 실시예들에 따른 집적 회로 소자를 보여주는 사시도이다. 도 4를 참조하면, 매립 분리막(110)이 기판(100) 상에 형성되고, 채널 영역(120)이 매립 분리막(110)의 상부 면 상에 형성될 수 있다. 매립 분리막(110)은 기판(100)과 채널 영역(120) 사이에 배치될 수 있다. 채널 영역(120)은 SOI 제조 공정, 일 예로, 웨이퍼 접착 공정 등을 이용하여 형성되는 것으로 이해될 수 있다.4 is a perspective view illustrating an integrated circuit device according to some embodiments according to the concept of the present invention. Referring to FIG. 4, a buried separator 110 may be formed on a substrate 100, and a channel region 120 may be formed on an upper surface of the buried separator 110. The buried separator 110 may be disposed between the substrate 100 and the channel region 120. The channel region 120 may be understood to be formed using an SOI manufacturing process, for example, a wafer bonding process.

도 5 및 도 6은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부로서, 중간 구조물들을 보여주는 사시도들이다. 도 7은 도 6의 B-B'선에 따른 단면도로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부분으로서의 중간 구조물들을 보여준다. 5 and 6 are perspective views illustrating intermediate structures as part of a method of forming an integrated circuit device according to some embodiments of the inventive concept. 7 is a cross-sectional view taken along line B-B' of FIG. 6, showing intermediate structures as part of a method of forming an integrated circuit device according to some embodiments of the inventive concept.

도 5를 참조하면, 분리막(110) 및 예비 채널 영역(118)이 기판(100) 상에 형성될 수 있다. 예비 채널 영역(118)의 하부는 분리막(110) 내에 위치할 수 있고, 예비 채널 영역(118)의 대향하는 측벽들은 분리막(110)과 접촉할 수 있다. 예비 채널 영역(118)은 X 방향으로 연장된 라인 형상을 가질 수 있다. 일부 실시예들에서, 예비 채널 영역(118)은 기판(100)을 시드층으로 이용하여 에피택셜 성장으로 형성될 수 있다. Referring to FIG. 5, the separation layer 110 and the preliminary channel region 118 may be formed on the substrate 100. The lower portion of the preliminary channel region 118 may be located in the separator 110, and sidewalls facing the preliminary channel region 118 may contact the separator 110. The preliminary channel region 118 may have a line shape extending in the X direction. In some embodiments, the preliminary channel region 118 may be formed by epitaxial growth using the substrate 100 as a seed layer.

도 6 및 도 7을 참조하면, 예비 게이트(220)가 예비 채널 영역(118) 상에 형성될 수 있다. 예비 게이트(220)는 X 방향에 실질적으로 수직한 Y 방향을 따라 연장되는 선 형상을 가질 수 있다. 따라서, 예비 게이트(220)는 예비 채널 영역(118)을 교차하도록 형성될 수 있다. 예비 게이트(220)는 예비 게이트 절연막(214), 예비 게이트 전극(216), 그리고 마스크 패턴(218)을 포함할 수 있다. 예를 들어, 예비 게이트 절연막(214)은 실리콘 산화물을 포함하고, 예비 게이트 전극(216)은 폴리실리콘을 포함하고, 마스크 패턴(218)은 예비 게이트 절연막(214)과 예비 게이트 전극(216)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다.6 and 7, a preliminary gate 220 may be formed on the preliminary channel region 118. The preliminary gate 220 may have a line shape extending along the Y direction substantially perpendicular to the X direction. Accordingly, the preliminary gate 220 may be formed to cross the preliminary channel region 118. The preliminary gate 220 may include a preliminary gate insulating layer 214, a preliminary gate electrode 216, and a mask pattern 218. For example, the preliminary gate insulating layer 214 includes silicon oxide, the preliminary gate electrode 216 includes polysilicon, and the mask pattern 218 is formed on the preliminary gate insulating layer 214 and the preliminary gate electrode 216. It may include a material having etch selectivity for.

도 8 내지 도 10은 도 6의 B-B'선에 따른 단면도들로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법을 부분적으로 보여주는 중간 구조물들을 나타낸다. 8 to 10 are cross-sectional views taken along line B-B' of FIG. 6 and show intermediate structures partially showing a method of forming an integrated circuit device according to some embodiments of the inventive concept.

도 8을 참조하면, 예비 게이트(220)를 식각 마스크로 이용하여 예비 채널 영역(118)을 식각하여, 채널 영역(120)이 형성될 수 있다. 예비 게이트(220)의 일측벽 및 채널 영역(120)의 일측벽은 실질적으로, 서로 수직적으로 정렬될 수 있다. 예비 채널 영역(118)은, 도 8에 도시된 바와 같이 기판(100)의 상부 면 상에 연장된 채널 영역(120)의 수평 부가 소정의 두께에 도달할 때까지 식각될 수 있다. 즉, 예비 채널 영역(118)은 예비 채널 영역(118)의 식각된 부분의 깊이가 소정의 깊이로 될 때까지 식각될 수 있다. 다른 실시예들에서, 예비 채널 영역(118)은 기판(100)의 상부 면이 노출될 때까지 식각될 수 있다.Referring to FIG. 8, the channel region 120 may be formed by etching the preliminary channel region 118 using the preliminary gate 220 as an etching mask. One sidewall of the preliminary gate 220 and one sidewall of the channel region 120 may be substantially vertically aligned with each other. The preliminary channel region 118 may be etched until the horizontal portion of the channel region 120 extending on the upper surface of the substrate 100 reaches a predetermined thickness as illustrated in FIG. 8. That is, the preliminary channel region 118 may be etched until the depth of the etched portion of the preliminary channel region 118 becomes a predetermined depth. In other embodiments, the preliminary channel region 118 may be etched until the upper surface of the substrate 100 is exposed.

예비 채널 영역(118)이 식각되기 전에 예비 게이트(220)의 측벽 상에 오프셋 스페이서가 형성될 수 있고, 오프셋 스페이서는 예비 채널 영역(118)이 식각될 때, 식각 마스크로 사용될 것으로 이해될 수 있다. 따라서, 일부 실시예들에서, 채널 영역(120)의 일측벽이 예비 게이트(220)의 일측벽으로부터 측면으로 돌출될 수 있다. 일부 실시예들에서, 예비 게이트(220)의 일측벽 및 채널 영역(120)의 일측벽은 도 8에 도시된 바와 같이, 수직적으로 서로 실질적으로 정렬될 수 있다. 오프셋 스페이서가 식각 마스크로 사용되어, 오프셋 스페이서의 아래의 예비 채널 영역(118)이 옆으로 리세스될 때도 그러할 수 있다. 오프셋 스페이서는 예비 채널 영역(118)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 오프셋 스페이서는 실리콘 질화물(SiN)을 포함할 수 있다.Before the preliminary channel region 118 is etched, an offset spacer may be formed on the sidewall of the preliminary gate 220, and it may be understood that the offset spacer will be used as an etching mask when the preliminary channel region 118 is etched. . Accordingly, in some embodiments, one sidewall of the channel region 120 may protrude laterally from one sidewall of the preliminary gate 220. In some embodiments, one sidewall of the preliminary gate 220 and one sidewall of the channel region 120 may be vertically substantially aligned with each other, as illustrated in FIG. 8. This may also be the case when the offset spacer is used as an etch mask, so that the preliminary channel region 118 under the offset spacer is laterally recessed. The offset spacer may include a material having etch selectivity for the preliminary channel region 118. For example, the offset spacer may include silicon nitride (SiN).

도 9를 참조하면, 채널 영역(120) 상에 배리어막(140)이 형성될 수 있다. 배리어막(140)은 에피택셜 성장에 의해 형성될 수 있다. 채널 영역(120)이 시드 층으로 이용될 수 있다. 배리어막(140)은 약 0.05 내지 0.02 범위의 x값을 갖는 SixGe1 -x를 포함할 수 있다. 일부 실시예들에서, 배리어막(140) 전체에서 x가 일정한 상수값을 가져, 배리어막(140)은 실질적으로 균일한 조성을 가질 수 있다. 그러나, 배리어막(140)은 다양한 조성을 갖는 것으로 이해될 수 있다. 일 예로, 배리어막(140)에서의 실리콘 농도가 구배를 갖게 되어, x는 배리어막(140) 내에서의 평균값으로 이해될 수 있다. Referring to FIG. 9, a barrier layer 140 may be formed on the channel region 120. The barrier layer 140 may be formed by epitaxial growth. The channel region 120 may be used as a seed layer. The barrier layer 140 may include Si x Ge 1 -x having an x value in the range of about 0.05 to 0.02. In some embodiments, since x has a constant value throughout the barrier layer 140, the barrier layer 140 may have a substantially uniform composition. However, it may be understood that the barrier layer 140 has various compositions. As an example, since the silicon concentration in the barrier layer 140 has a gradient, x may be understood as an average value in the barrier layer 140.

도 9에 도시된 바와 같이, 배리어막(140)의 형성 전에, 예비 게이트(220)의 측벽과 채널 영역(120)의 측벽이 실질적으로 수직하게 서로 정렬될 때, 배리어막(140)의 측벽은 예비 게이트(220)의 측벽과 수직적으로 실질적으로 정렬될 수 있다. 도 8을 참조하여 논의된 바와 같이, 일부 실시예들에서, 채널 영역(120)의 측벽은 배리어막(140)을 형성하기 전에 예비 게이트(220)의 측벽으로부터 옆으로 돌출될 수 있고, 배리어막(140)의 측벽은 예비 게이트(220)의 측면으로부터 옆으로 돌출될 수 있다. 일부 실시예들에서, 배리어막(140)의 폭은 일반적으로 10nm의 수준(order)으로 형성될 수 있고, 배리어막(140)의 폭은 약 10nm일 수 있다. 일부 실시예들에서, 배리어막(140)은 도핑되지 않은 부분 및/또는 도핑된 부분을 포함할 수 있다. 도핑된 부분은 P- 타입 핀펫에서는 보론(B)을, N- 타입 핀펫에서는 인화물(P) 또는 비화물(As)를 포함할 수 있다.9, before the barrier layer 140 is formed, when the sidewalls of the preliminary gate 220 and the sidewalls of the channel region 120 are substantially vertically aligned with each other, the sidewalls of the barrier layer 140 are It may be substantially aligned with the sidewall of the preliminary gate 220. As discussed with reference to FIG. 8, in some embodiments, the sidewall of the channel region 120 may protrude laterally from the sidewall of the preliminary gate 220 before forming the barrier layer 140, and the barrier layer The sidewall of 140 may protrude laterally from the side of the preliminary gate 220. In some embodiments, the width of the barrier layer 140 may be generally formed on the order of 10 nm, and the width of the barrier layer 140 may be about 10 nm. In some embodiments, the barrier layer 140 may include an undoped portion and/or a doped portion. The doped portion may include boron (B) in a P-type finpet, and a print (P) or arsenic (As) in the N-type finpet.

도 10을 참조하면, 소스/드레인 영역(160)이 배리어막(140) 상에 형성될 수 있다. 소스/드레인 영역(160)은 에피택셜 성장 공정으로 형성될 수 있다. 배리어막(140)dl 시드 층으로 이용될 수 있다. 배리어막(140) 및 소스/드레인 영역(160)을 형성하기 위한 에피택셜 성장 공정들은 동일한 공정 챔버 내에서 수행되는 것으로 이해될 수 있다. 일부 실시예들에서, N- 타입 트랜지스터의 경우, 소스/드레인 영역(160)은 컨택 영역(180)에 근접하고 실질적으로 순수한 실리콘을 갖는 부분을 포함할 수 있는 반면, P- 타입 트랜지스터일 경우, 소스/드레인 영역(160)은 컨택 영역(180)에 근접하고 실질적으로 순수한 게르마늄을 갖는 부분을 포함할 수 있다. 컨택 영역(180)은 소스/드레인 영역들(160) 상에 형성될 수 있고, 소스/드레인 영역들(160)의 상부 면에 접촉할 수 있다.Referring to FIG. 10, the source/drain regions 160 may be formed on the barrier layer 140. The source/drain regions 160 may be formed through an epitaxial growth process. The barrier layer 140 may be used as a seed layer. It may be understood that epitaxial growth processes for forming the barrier layer 140 and the source/drain regions 160 are performed in the same process chamber. In some embodiments, in the case of an N-type transistor, the source/drain region 160 may include a portion close to the contact region 180 and having substantially pure silicon, whereas in the case of a P-type transistor, The source/drain region 160 may include a portion that is close to the contact region 180 and has substantially pure germanium. The contact region 180 may be formed on the source/drain regions 160 and may contact upper surfaces of the source/drain regions 160.

다시 도 2를 참조하면, 채널 영역(120) 상에 게이트(240)가 형성될 수 있다. 일부 실시예들에서, 일 예로, 게이트 대체 공정을 이용하여, 예비 게이트(220)가 게이트(240)로 대체될 수 있다. 게이트 대체 공정이 이용될 때, 핀펫 형성 방법은 예비 게이트(220)의 측벽들 상 및 채널 영역(120) 상에 층간 절연막을 형성하는 것을 포함할 수 있다. 스페이서들은 층간 절연막을 형성하기 전에 예비 게이트(220)의 대향하는 측벽들 상에 형성될 수 있다. 식각 공정들, 습식 및/또는 건식 에칭 공정들을 이용하여 예비 게이트 절연막(214), 예비 게이트 전극(216), 그리고 마스크 패턴(218)이 제거되어, 층간 절연막 내에 트렌치가 형성될 수 있다. 그 후 게이트 절연막(236) 및 게이트 전극(238)이 트렌치 내에 형성될 수 있다. Referring back to FIG. 2, a gate 240 may be formed on the channel region 120. In some embodiments, the preliminary gate 220 may be replaced with the gate 240 using, for example, a gate replacement process. When the gate replacement process is used, the finpet formation method may include forming an interlayer insulating layer on the sidewalls of the preliminary gate 220 and on the channel region 120. Spacers may be formed on opposite sidewalls of the preliminary gate 220 before forming the interlayer insulating layer. The preliminary gate insulating layer 214, the preliminary gate electrode 216, and the mask pattern 218 are removed using etching processes, wet and/or dry etching processes, so that a trench may be formed in the interlayer insulating layer. Thereafter, a gate insulating layer 236 and a gate electrode 238 may be formed in the trench.

도 11 내지 도 13은 도 6의 B-B'선에 따른 단면도들로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부분으로서 중간 구조물들을 보여주는 도면들이다. 11 to 13 are cross-sectional views taken along line B-B' of FIG. 6 and are views illustrating intermediate structures as part of a method of forming an integrated circuit device according to some embodiments of the inventive concept.

도 11을 참조하면, 도 7에 도시된 구조물이 형성된 후에, 예비 게이트(220)를 주입 마스크층으로 이용하여, 예비 채널 영역(118)으로 실리콘 이온을 주입하는 이온 주입 공정이 수행될 수 있다. 따라서, 예비 게이트(220)에 노출된 예비 채널 영역(118)의 일부분이 실리콘을 포함하는 예비 배리어막(138)으로 변환될 수 있다. 예비 배리어막(138)은 약 0.05 내지 0.02 범위의 x 값을 갖는 SixGe1 -x를 포함할 수 있다. 예비 배리어막(138)은 이온 주입 공정이 수행된 후에 비결정질일 수 있다. 따라서, 어닐링 공정이 수행되어, 예비 배리어막(138)을 결정체화될 수 있다.Referring to FIG. 11, after the structure shown in FIG. 7 is formed, an ion implantation process of implanting silicon ions into the preliminary channel region 118 may be performed using the preliminary gate 220 as an implantation mask layer. Accordingly, a portion of the preliminary channel region 118 exposed to the preliminary gate 220 may be converted into the preliminary barrier layer 138 including silicon. The preliminary barrier layer 138 may include Si x Ge 1 -x having an x value in the range of about 0.05 to 0.02. The preliminary barrier layer 138 may be amorphous after the ion implantation process is performed. Accordingly, an annealing process may be performed so that the preliminary barrier layer 138 may be crystallized.

예비 배리어막(138)의 두께는 이온 주입 공정의 에너지 레벨에 따라 정해질 수 있다. 일 예로, 예비 배리어막(138)의 두께는 이온 주입 공정의 에너지 레벨에 따라 증가될 수 있다. 일부 실시예들에서, 도 11에 도시된 바와 같이, 예비 채널 영역(118)의 상부 일부분만이 예비 배리어막(138)으로 전환될 수 있다. 이에 따라, 채널 영역(120)의 수평 부가 기판(100)의 상부 면과 예비 배리어막(138) 사이로 연장될 수 있다. 그러나, 수직 방향으로 예비 채널 영역(118)의 전체 부분이 예비 배리어막(138)으로 전환될 수 있고, 예비 배리어막(138)은 기판(100)의 상부 면과 접촉할 수 있다. The thickness of the preliminary barrier layer 138 may be determined according to the energy level of the ion implantation process. For example, the thickness of the preliminary barrier layer 138 may be increased according to the energy level of the ion implantation process. In some embodiments, as shown in FIG. 11, only a portion of the upper portion of the preliminary channel region 118 may be converted to the preliminary barrier layer 138. Accordingly, the channel region 120 may extend between the upper surface of the horizontal additional substrate 100 and the preliminary barrier layer 138. However, the entire portion of the preliminary channel region 118 may be converted into the preliminary barrier layer 138 in the vertical direction, and the preliminary barrier layer 138 may contact the upper surface of the substrate 100.

도 12에 따르면, 오프셋 스페이서들(250)이 예비 게이트(220)의 대향하는 측벽들 상에 형성될 수 있다. 오프셋 스페이서들(250)과 예비 게이트(220)를 식각 마스크로 이용하여 예비 배리어막(138)이 식각되어, 배리어막(140)을 형성될 수 있다. 도 12에 도시된 바와 같이, 예비 배리어막(138)은, 기판(100)의 상부 면까지 연장하는 예비 배리어막(138)의 일부분이 소정의 두께에 도달할 때까지, 식각될 수 있다. 즉, 예비 배리어막(138)은 예비 배리어막(138)의 식각된 부분의 깊이가 기설정된 깊이에 도달할 때까지 예비 배리어막(138)은 식각될 수 있다. 다른 실시예들에서, 예비 배리어막(138)은 채널 영역(120)의 상부 면이 노출될 때까지 식각될 수 있다.12, offset spacers 250 may be formed on opposite sidewalls of the preliminary gate 220. The preliminary barrier layer 138 may be etched using the offset spacers 250 and the preliminary gate 220 as an etching mask to form the barrier layer 140. As shown in FIG. 12, the preliminary barrier layer 138 may be etched until a portion of the preliminary barrier layer 138 extending to the upper surface of the substrate 100 reaches a predetermined thickness. That is, the preliminary barrier layer 138 may be etched until the depth of the etched portion of the preliminary barrier layer 138 reaches a preset depth. In other embodiments, the preliminary barrier layer 138 may be etched until the upper surface of the channel region 120 is exposed.

도 13을 참조하면, 배리어막(140) 상에 소스/드레인 영역(160)이 형성될 수 있다. 소스/드레인 영역(160)은 에피택셜 성장 공정을 이용하여 형성될 수 있다. 배리어막(140)이 시드 층으로 이용될 수 있다. 다시 도 2를 참조하면, 게이트(240)가 채널 영역(120) 상에 형성될 수 있다. 예비 게이트(220)가 일 예로, 게이트 대체 공정을 이용하여 게이트(240)를 대체될 수 있다.Referring to FIG. 13, a source/drain region 160 may be formed on the barrier layer 140. The source/drain regions 160 may be formed using an epitaxial growth process. The barrier layer 140 may be used as a seed layer. Referring back to FIG. 2, the gate 240 may be formed on the channel region 120. As an example, the preliminary gate 220 may be replaced with the gate 240 using a gate replacement process.

인듐(In), 갈륨(Ga), 그리고 비화물(As)의 합금을 포함할 채널들은 캐리어 이동도를 증가시킬 수 있다. 그러나, 비소를 포함하는 소자는, 드레인 영역에서의 높은 누설 전류를 갖는 것으로 예측되어 소자의 성능을 향상시키지 않을 수 있다. 본 발명자들의 인지에 따라, 드레인 영역 근처에서의 소정을 수정함에 따라 다이렉트 밴드갭을 증가시킬 수 있고, 드레인 영역에서의 누설 전류를 감소시킬 수 있다. 본 발명의 개념에 의한 다양한 실시예들에 따른 전계 효과 트랜지스터를 포함하는 집적 회로 소자를 형성하는 방법들은, 채널 영역과 드레인 영역 사이에 배치된 터널링 영역에 소스/드레인 확장 영역을 형성하는 것을 선택적으로 포함할 수 있다.Channels containing an alloy of indium (In), gallium (Ga), and arsenide (As) may increase carrier mobility. However, a device containing arsenic is predicted to have a high leakage current in the drain region and thus may not improve the performance of the device. According to the knowledge of the present inventors, it is possible to increase the direct bandgap and reduce the leakage current in the drain region by modifying a predetermined value near the drain region. Methods of forming an integrated circuit device including a field effect transistor according to various embodiments according to the concept of the present invention selectively include forming a source/drain extension region in a tunneling region disposed between a channel region and a drain region. Can include.

본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자가 도 1 및 도 2를 참조하여 설명될 수 있다. 다시 도 1 및 도 2를 참조하면, 집적 회로 소자는 기판(100) 및 기판(100) 상에 배치된 분리막(110)을 포함할 수 있다. 집적 회로 소자는 또한, 핀 형상을 가질 수 있다. 핀은, 기판(100) 상 및 부분적으로 분리막(110)에 형성된 채널 영역(120)을 포함할 수 있다. 채널 영역(120)은 인듐(In), 갈륨(Ga), 그리고 비화물(As)을 포함할 수 있다. 채널 영역(120)은 약 0.5 내지 0.6 사이의 범위를 갖는 x1 값을 갖는 Inx1Ga1 -x1As를 포함할 수 있다. 일부 실시예들에서, x1은 약 0.53의 값을 갖고, 채널 영역(120)은 In0 .53Ga0 .47As를 포함할 수 있다. In0 .53Ga0 .47As를 포함하는 채널 영역(120)은 높은 전자 이동도를 가질 것으로 이해될 수 있다.An integrated circuit device according to some embodiments according to the concept of the present invention may be described with reference to FIGS. 1 and 2. Referring back to FIGS. 1 and 2, the integrated circuit device may include a substrate 100 and a separator 110 disposed on the substrate 100. The integrated circuit device can also have a pin shape. The fin may include a channel region 120 formed on the substrate 100 and partially in the separation layer 110. The channel region 120 may include indium (In), gallium (Ga), and arsenide (As). Channel region 120 may include In x1 Ga 1 -x1 As with a value x1 in the range of between about 0.5 to 0.6. In some embodiments, x1 may have a value of about 0.53, and the channel region 120 may include In 0 .53 Ga 0 .47 As. Channel region 120 containing In 0 .53 Ga 0 .47 As can be understood to have a higher electron mobility.

기판(100)은 하나 또는 그 이상의 반도체 물질들을 포함할 수 있다. 일 예로, 기판(100)은 인듐 인화물(InP) 또는 인듐 갈륨 비화물(약 0.53 또는 그 이하의 a값을 갖는 InaGa1-aAs)을 포함할 수 있다. 일부 실시예들에서, 기판(100)은 InP 기판이고 채널 영역(120)은 InP 기판에 격자 정합될 수 있다. 일부 실시예들에서, 기판(100)은 벌크 기판이거나 SOI 기판일 수 있다. 분리막(110)은 일 예로, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.The substrate 100 may include one or more semiconductor materials. For example, the substrate 100 may include indium phosphide (InP) or indium gallium arsenide (In a Ga 1-a As having a value of about 0.53 or less). In some embodiments, the substrate 100 is an InP substrate and the channel region 120 may be lattice matched to the InP substrate. In some embodiments, the substrate 100 may be a bulk substrate or an SOI substrate. The separator 110 may include, for example, an insulating material such as silicon oxide.

게이트(240)가 채널 영역(120) 상에 형성될 수 있다. 게이트(240)는 게이트 절연막(236) 및 게이트 전극(238)을 포함할 수 있다. 일부 실시예들에서, 게이트 절연막(236)은, 예를 들어, 하프늄 산화물(HfO2), 란타늄 산화물(La2O3), 지르코늄 산화물(ZrO2), 또는 탄탈륨 산화물(Ta2O5)과 같이 실리콘 산화물보다 높은 유전 상수를 갖는 고유전 물질을 포함할 수 있다. 게이트 절연막(236)은 일 예로, ALD 공정을 이용하여 게이트 전극(238)의 하부 면 및 측벽들 상에 컨포말하게 형성될 수 있다. The gate 240 may be formed on the channel region 120. The gate 240 may include a gate insulating layer 236 and a gate electrode 238. In some embodiments, the gate insulating layer 236 is, for example, hafnium oxide (HfO2), lanthanum oxide (La 2 O 3 ), zirconium oxide (ZrO 2 ), or tantalum oxide (Ta 2 O 5 ) and Likewise, a high dielectric material having a higher dielectric constant than silicon oxide may be included. The gate insulating layer 236 may be conformally formed on the lower surface and sidewalls of the gate electrode 238 using, for example, an ALD process.

일부 실시예들에서, 게이트 전극(238)은 차례로 적층된 제 1 및 제 2 게이트 전극들을 포함할 수 있다. 일 예로, 제 1 게이트 전극은 TiN, TaN, TiC, 그리고 TaC 중의 어느 하나를 포함하고, 제 2 게이트 전극은 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있다.In some embodiments, the gate electrode 238 may include first and second gate electrodes sequentially stacked. For example, the first gate electrode may include any one of TiN, TaN, TiC, and TaC, and the second gate electrode may include tungsten (W) or aluminum (Al).

도 2를 참조하면, 배리어막(140)이 채널 영역(120)의 측벽 상에 형성될 수 있다. 배리어막(140)은 채널 영역(120)의 측벽에 접촉할 수 있다. 배리어막(140)은 채널 영역(120)의 대향하는 측벽들 상에 각각 형성되는 두 개의 배리어막들(140)을 포함할 수 있다. 일부 실시예들에서, 도 2에 도시된 바와 같이, 배리어막들(140)의 각각은 기판(100)의 상부 면 상에서 연장되는 수평 부를 포함할 수 있다. 배리어막(140)은 소스/드레인 확장 영역으로 적용될 수 있을 것으로 이해될 수 있다. 배리어막(140)은 약 0.53보다 작은 값을 갖는 y1를 포함하는 Iny1Ga1 - y1As를 포함할 수 있다. 일부 실시예들에서, y1 값은 약 0.3 내지 0.5의 범위를 포함할 수 있고, 더 구체적으로 y1 값은 약 0.35 내지 0.4의 범위를 포함할 수 있다. 일부 실시예들에서, y1 값은 약 0.4이고, 배리어막(140)은 In0 .4Ga0 .6As를 포함할 수 있다. 따라서, 배리어막(140)의 인듐 농도는 채널 영역(120)의 인듐 농도보다 낮고, 배리어막(140)의 갈륨 농도는 채널 영역(120)의 갈륨 농도보다 클 수 있다. 채널 영역(120) 및 배리어막(140)의 인듐 농도들 및 갈륨 농도들은 밴드갭을 증가시키고, 따라서 band-to-band 터널링 전류를 감소시킬 수 있다. 일부 실시예들에서, 배리어막(140)은 감소된 수의 결함들을 포함하거나 결함들을 포함하지 않는 영역을 가지므로, 트랩에 의하여 보조된 밴드 대 밴드 터널링(TA-BTBT) 전류를 감소시킬 수 있다. Referring to FIG. 2, a barrier layer 140 may be formed on a sidewall of the channel region 120. The barrier layer 140 may contact a sidewall of the channel region 120. The barrier layer 140 may include two barrier layers 140 respectively formed on opposite sidewalls of the channel region 120. In some embodiments, as shown in FIG. 2, each of the barrier layers 140 may include a horizontal portion extending on the upper surface of the substrate 100. It may be understood that the barrier layer 140 may be applied as a source/drain extension region. Barrier film 140 In y1 Ga 1 containing y1 having a value less than about 0.53 may include a y1 As. In some embodiments, the y1 value may include a range of about 0.3 to 0.5, and more specifically, the y1 value may include a range of about 0.35 to 0.4. In some embodiments, the value y1 is about 0.4, the barrier layer 140 may include In 0 .4 Ga 0 .6 As. Accordingly, the indium concentration of the barrier layer 140 may be lower than the indium concentration of the channel region 120, and the gallium concentration of the barrier layer 140 may be greater than the gallium concentration of the channel region 120. The indium concentrations and gallium concentrations of the channel region 120 and the barrier layer 140 increase the band gap, and thus reduce the band-to-band tunneling current. In some embodiments, since the barrier layer 140 has a region including a reduced number of defects or no defects, it is possible to reduce a band-to-band tunneling (TA-BTBT) current assisted by a trap. .

배리어막(140)의 폭은 일반적으로 10nm의 수준(order)일 수 있고, 일부 실시예들에서, 배리어막(140)의 폭은 약 10nm일 수 있다. 배리어막(140)의 폭은 도 1에 도시된 x 방향을 따른 배리어막(140)의 두께로 언급될 수 있을 것이다. 일부 실시예들에서, 게이트 전극(238)의 일 가장자리 외측에 접합(일 예로, P-N 접합)이 형성될 수 있다. 이에 따라, 접합은 게이트 전극(238)과 옆으로 오버랩되지 않을 수 있다. 접합은 배리어막(140) 내에 형성될 수 있다. 일부 다른 실시예들에서, 접합은 게이트 전극(238)의 가장자리 내측에 형성되어, 게이트 전극(238)이 접합과 옆으로 오버랩될 수 있다. 접합의 위치에 관계없이, 일부 실시예들에 따른 집적 회로 소자는 band-to-band 터널링 전류를 감소시킬 수 있고, 인듐(In), 갈륨(Ga), 그리고 비화물(As)의 합금을 포함하는 배리어막(140)을 포함할 수 있다. 비록 도 2에는 배리어막(140)의 일측벽이 게이트 절연막(236)의 측벽에 정렬된 것으로 도시하였으나, 다른 실시예들에서, 배리어막(140)의 측벽이 게이트 전극(238)의 측벽에 정렬될 수 있다.The width of the barrier layer 140 may be generally on the order of 10 nm, and in some embodiments, the width of the barrier layer 140 may be about 10 nm. The width of the barrier layer 140 may be referred to as the thickness of the barrier layer 140 along the x direction shown in FIG. 1. In some embodiments, a junction (for example, a P-N junction) may be formed outside one edge of the gate electrode 238. Accordingly, the junction may not overlap the gate electrode 238 laterally. Bonding may be formed in the barrier layer 140. In some other embodiments, the junction is formed inside the edge of the gate electrode 238 so that the gate electrode 238 may laterally overlap the junction. Regardless of the location of the junction, the integrated circuit device according to some embodiments can reduce the band-to-band tunneling current, and includes an alloy of indium (In), gallium (Ga), and arsenic (As). The barrier layer 140 may be included. Although FIG. 2 shows that one sidewall of the barrier layer 140 is aligned with the sidewall of the gate insulating layer 236, in other embodiments, the sidewall of the barrier layer 140 is aligned with the sidewall of the gate electrode 238 Can be.

일부 실시예들에서, 채널 영역(120)의 수평 부가 기판(100)의 상부 면과 배리어막(140)의 수평 부 사이로 연장될 수 있다. 그러나, 다른 실시예들에서, 채널 영역(120)이 수평 부를 포함하지 않고, 배리어막(140)이 기판(100)의 상부 면과 직접 접촉할 수 있다. In some embodiments, it may extend between the upper surface of the horizontal additional substrate 100 of the channel region 120 and a horizontal portion of the barrier layer 140. However, in other embodiments, the channel region 120 does not include a horizontal portion, and the barrier layer 140 may directly contact the upper surface of the substrate 100.

집적 회로 소자는 배리어막(140)의 측벽 상에 형성된 소스/드레인 영역(160) 및 소스/드레인 영역(160) 상에 형성된 컨택 영역(180)을 포함할 수 있다. 소스/드레인 영역(160)은 딥 소스/드레인 영역으로 언급될 수도 있음을 이해할 수 있다. 따라서, 배리어막(140)은 채널 영역(120)과 소스/드레인 영역(160) 사이의 터널링 영역에 형성될 수 있다. 컨택 영역(180)은 소스/드레인 영역(160)의 상부 면에 접촉할 수 있다. 배리어막(140)은 채널 영역(120) 및 소스/드레인 영역(160)의 측벽들과 접촉할 수 있다. 컨택 영역(180)은, 예를 들어, 비트 라인 또는 커패시터 등의 다양한 집적 회로 소자의 구성요소에 소스/드레인 영역(160)을 전기적으로 연결시키는 도전막에 접촉할 수 있다. 도전막은 금속 또는 금속 합금을 포함할 수 있다.The integrated circuit device may include a source/drain region 160 formed on a sidewall of the barrier layer 140 and a contact region 180 formed on the source/drain region 160. It can be understood that the source/drain regions 160 may also be referred to as deep source/drain regions. Accordingly, the barrier layer 140 may be formed in a tunneling region between the channel region 120 and the source/drain regions 160. The contact area 180 may contact the upper surface of the source/drain area 160. The barrier layer 140 may contact sidewalls of the channel region 120 and the source/drain regions 160. The contact region 180 may contact a conductive layer that electrically connects the source/drain regions 160 to components of various integrated circuit devices, such as a bit line or a capacitor, for example. The conductive film may include a metal or a metal alloy.

소스/드레인 영역(160)은 약 0.53보다 큰 값을 갖는 z1을 포함하는 Inz1Ga1 - z1As를 포함할 수 있다. 일부 실시예들에서, z1은 약 0.6 내지 1의 범위를 포함할 수 있다. 일부 실시예들에서, z1이 약 1의 값을 가질 경우, 소스/드레인 영역(160)은 순수한 InAs를 포함할 수 있다. 일부 실시예들에서, 소스/드레인 영역(160)은 컨택 영역(180)과 인접하게 실질적으로 순수한 InAs를 포함하는 일부분을 포함할 수 있다. 따라서, 소스/드레인 영역(160)의 인듐 농도는 배리어막(140)의 인듐 농도보다 클 수 있고, 소스/드레인 영역(160)의 갈륨 농도는 배리어막(140)의 갈륨 농도보다 낮을 수 있다.Source / drain regions 160 In z1 Ga 1 containing z1 having a value greater than about 0.53 may include a z1 As. In some embodiments, z1 can include a range of about 0.6-1. In some embodiments, when z1 has a value of about 1, the source/drain regions 160 may include pure InAs. In some embodiments, the source/drain region 160 may include a portion including substantially pure InAs adjacent to the contact region 180. Accordingly, the indium concentration of the source/drain regions 160 may be greater than the indium concentration of the barrier layer 140, and the gallium concentration of the source/drain regions 160 may be lower than the gallium concentration of the barrier layer 140.

본 발명의 개념에 의한 일부 실시예들에 따른 트랜지스터는, band-to-band 터널링 전류를 억제하기 위해 전류 방향으로의 조성의 구배(compositional grading)를 가질 수 있고, 저 누설(low-leakage) 동작에 적합할 수 있다. 본 발명의 개념에 의한 일부 실시예들에 따른 트랜지스터는 N- 타입 전계 효과 트랜지스터일 수 있다. 일부 실시예들에서, 기판(100)에 인접한 소스/드레인 영역(160)의 하부 및/또는 채널 영역(120)의 하부는, InP 및/또는 InbGa1 - bAs(약 0.53 또는 그 보다 낮은 값의 b를 갖는)로 구성될 수 있다. The transistor according to some embodiments according to the concept of the present invention may have a compositional grading in a current direction to suppress a band-to-band tunneling current, and a low-leakage operation May be suitable for The transistor according to some embodiments according to the concept of the present invention may be an N-type field effect transistor. In some embodiments, the lower portion of the substrate source / drain regions 160, the lower and / or the channel area 120 adjacent to (100), InP and / or In b Ga 1 - b As (about 0.53 or more than that With a low value of b).

도 3을 참조하면, 집적 회로 소자는 채널 영역(120)의 제 1 측벽 상에 형성된 하나의 배리어막(140)을 포함할 수 있다. 따라서, 소스/드레인 영역(160)은 채널 영역(120)의 제 1 측벽과 대향하는 위치의 채널 영역(120)의 제 2 측벽에 인접하게 형성될 수 있고, 채널 영역(120)의 제 2 측벽과 접촉할 수 있다. 즉, 일부 실시예들에서, 배리어막(140)이 채널 영역(120)의 측벽들 중의 어느 하나 상에만 형성될 수 있고, 따라서, 집적 회로 소자는 비대칭 구조를 포함할 수 있다.Referring to FIG. 3, the integrated circuit device may include one barrier layer 140 formed on a first sidewall of the channel region 120. Accordingly, the source/drain region 160 may be formed adjacent to the second sidewall of the channel region 120 at a position facing the first sidewall of the channel region 120, and the second sidewall of the channel region 120 Can be in contact with. That is, in some embodiments, the barrier layer 140 may be formed only on one of the sidewalls of the channel region 120, and thus, the integrated circuit device may include an asymmetric structure.

다시 도 4를 참조하면, 매립 분리막(110)이 기판(100) 상에 형성되고, 채널 영역(120)이 매립 분리막(110)의 상부 면 상에 형성될 수 있다. 매립 분리막(110)은 기판(100)과 채널 영역(120) 사이에 배치될 수 있다. 채널 영역(120)은 SOI 제조 공정, 일 예로, 웨이퍼 접착 공정 등을 이용하여 형성되는 것으로 이해될 수 있다.Referring back to FIG. 4, the buried separation layer 110 may be formed on the substrate 100, and the channel region 120 may be formed on the upper surface of the buried separation layer 110. The buried separator 110 may be disposed between the substrate 100 and the channel region 120. The channel region 120 may be understood to be formed using an SOI manufacturing process, for example, a wafer bonding process.

도 5 내지 도 10을 참조하여, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법들을 설명할 수 있다. 도 5 및 도 6은 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부로서, 중간 구조물들을 보여주는 사시도들이다. 도 7은 도 6의 B-B'선에 따른 단면도로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법의 일부분으로서의 중간 구조물들을 보여준다. Methods of forming an integrated circuit device according to some embodiments according to the concept of the present invention may be described with reference to FIGS. 5 to 10. 5 and 6 are perspective views illustrating intermediate structures as part of a method of forming an integrated circuit device according to some embodiments of the inventive concept. 7 is a cross-sectional view taken along line B-B' of FIG. 6, showing intermediate structures as part of a method of forming an integrated circuit device according to some embodiments of the inventive concept.

다시 도 5를 참조하면, 분리막(110) 및 예비 채널 영역(118)이 기판(100) 상에 형성될 수 있다. 예비 채널 영역(118)의 하부는 분리막(110) 내에 형성될 수 있고, 예비 채널 영역(118)의 대향하는 측벽들은 분리막(110)과 접촉할 수 있다. 예비 채널 영역(118)은 X 방향으로 연장된 라인 형상을 가질 수 있다. 일부 실시예들에서, 예비 채널 영역(118)은 기판(100)을 시드층으로 이용하여 에피택셜 성장 공정으로 형성될 수 있다.Referring back to FIG. 5, the separation layer 110 and the preliminary channel region 118 may be formed on the substrate 100. The lower portion of the preliminary channel region 118 may be formed in the separator 110, and sidewalls facing the preliminary channel region 118 may contact the separator 110. The preliminary channel region 118 may have a line shape extending in the X direction. In some embodiments, the preliminary channel region 118 may be formed by an epitaxial growth process using the substrate 100 as a seed layer.

채널 영역(120)은 약 0.5 내지 0.6의 범위를 갖는 x1을 포함하는 inx1Ga1 -x1As를 포함할 수 있다. 일부 실시예들에서, x1은 약 0.53의 값을 갖고, 채널 영역(120)은 In0.53Ga0.47As를 포함할 수 있다. 기판(100)은 인듐 인화물(InP) 또는 인듐 갈륨 비화물(약 0.53 또는 그보다 작은 a값을 갖는 inaGa1 - aAs)을 포함할 수 있다. 일부 실시예들에서, 기판(100)은 InP 기판일 수 있고, 채널 영역(120)은 InP 기판에 격자 정합될 수 있다.Channel region 120 may include in x1 Ga 1 -x1 As containing x1 in the range of about 0.5 to 0.6. In some embodiments, x1 has a value of about 0.53, and the channel region 120 may include In 0.53 Ga 0.47 As. Substrate 100 is indium phosphide (InP), or indium gallium arsenide may include the (in a Ga 1 with about 0.53 or less than a value As a). In some embodiments, the substrate 100 may be an InP substrate, and the channel region 120 may be lattice matched to the InP substrate.

도 6 및 도 7을 참조하면, 예비 게이트(220)가 예비 채널 영역(118) 상에 형성될 수 있다. 예비 게이트(220)는 X 방향에 실질적으로 수직한 Y 방향을 따라 연장되는 선 형상을 가질 수 있다. 따라서, 예비 게이트(220)는 예비 채널 영역(118)을 교차하도록 형성될 수 있다. 예비 게이트(220)는 예비 게이트 절연막(214), 예비 게이트 전극(216), 그리고 마스크 패턴(218)을 포함할 수 있다. 예를 들어, 예비 게이트 절연막(214)은 실리콘 산화물을 포함하고, 예비 게이트 전극(216)은 폴리실리콘을 포함하고, 마스크 패턴(218)은 예비 게이트 절연막(214)과 예비 게이트 전극(216)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다.6 and 7, a preliminary gate 220 may be formed on the preliminary channel region 118. The preliminary gate 220 may have a line shape extending along the Y direction substantially perpendicular to the X direction. Accordingly, the preliminary gate 220 may be formed to cross the preliminary channel region 118. The preliminary gate 220 may include a preliminary gate insulating layer 214, a preliminary gate electrode 216, and a mask pattern 218. For example, the preliminary gate insulating layer 214 includes silicon oxide, the preliminary gate electrode 216 includes polysilicon, and the mask pattern 218 is formed on the preliminary gate insulating layer 214 and the preliminary gate electrode 216. It may include a material having etch selectivity for.

도 8 내지 도 10은 도 6의 B-B'선에 따른 단면도들로서, 본 발명의 개념에 의한 일부 실시예들에 따른 집적 회로 소자를 형성하는 방법을 부분적으로 보여주는 중간 구조물들을 나타낸다. 다시 도 8을 참조하면, 예비 게이트(220)를 식각 마스크로 이용하여 예비 채널 영역(118)을 식각하여, 채널 영역(120)이 형성될 수 있다. 예비 게이트(220)의 일측벽 및 채널 영역(120)의 일측벽은 실질적으로, 서로 수직적으로 정렬될 수 있다. 예비 채널 영역(118)은, 도 8에 도시된 바와 같이 기판(100)의 상부 면 상에서 연장된 채널 영역(120)의 수평부가 소정의 두께를 가질 때까지 식각될 수 있다. 즉, 예비 채널 영역(118)은 예비 채널 영역(118)의 식각된 부분의 깊이가 소정의 깊이에 도달할 때까지 식각될 수 있다. 다른 실시예들에서, 예비 채널 영역(118)은 기판(100)의 상부 면이 노출될 때까지 식각될 수 있다.8 to 10 are cross-sectional views taken along line B-B' of FIG. 6 and show intermediate structures partially showing a method of forming an integrated circuit device according to some embodiments of the inventive concept. Referring back to FIG. 8, the channel region 120 may be formed by etching the preliminary channel region 118 using the preliminary gate 220 as an etching mask. One sidewall of the preliminary gate 220 and one sidewall of the channel region 120 may be substantially vertically aligned with each other. The preliminary channel region 118 may be etched until the horizontal portion of the channel region 120 extending on the upper surface of the substrate 100 has a predetermined thickness as illustrated in FIG. 8. That is, the preliminary channel region 118 may be etched until the depth of the etched portion of the preliminary channel region 118 reaches a predetermined depth. In other embodiments, the preliminary channel region 118 may be etched until the upper surface of the substrate 100 is exposed.

예비 채널 영역(118)이 식각되기 전에 예비 게이트(220)의 측벽 상에 오프셋 스페이서가 형성될 수 있고, 오프셋 스페이서는 예비 채널 영역(118)이 식각될 때, 식각 마스크로 사용될 것으로 이해될 수 있다. 따라서, 일부 실시예들에서, 채널 영역(120)의 일측벽이 예비 게이트(220)의 일측벽으로부터 옆으로 돌출될 수 있다. 일부 실시예들에서, 예비 게이트(220)의 일측벽 및 채널 영역(120)의 일측벽은 도 8에 도시된 바와 같이, 수직적으로 서로 실질적으로 정렬될 수 있다. 오프셋 스페이서가 식각 마스크로 사용되어, 오프셋 스페이서 아래의 예비 채널 영역(118)이 옆으로 리세스될 때도 그러할 수 있다. 오프셋 스페이서는 예비 채널 영역(118)에 대해 식각 선택성을 갖는 물질을 포함할 수 있고, 일 예로, 오프셋 스페이서는 실리콘 질화물(SiN)을 포함할 수 있다.Before the preliminary channel region 118 is etched, an offset spacer may be formed on the sidewall of the preliminary gate 220, and it may be understood that the offset spacer will be used as an etching mask when the preliminary channel region 118 is etched. . Accordingly, in some embodiments, one sidewall of the channel region 120 may protrude laterally from one sidewall of the preliminary gate 220. In some embodiments, one sidewall of the preliminary gate 220 and one sidewall of the channel region 120 may be vertically and substantially aligned with each other, as shown in FIG. 8. This may also be the case when the offset spacer is used as an etch mask, and the preliminary channel region 118 under the offset spacer is recessed laterally. The offset spacer may include a material having etch selectivity with respect to the preliminary channel region 118. For example, the offset spacer may include silicon nitride (SiN).

다시 도 9를 참조하면, 채널 영역(120) 상에 배리어막(140)이 형성될 수 있다. 배리어막(140)은 에피택셜 성장 공정에 의해 형성될 수 있다. 채널 영역(120)이 시드 층으로 이용될 수 있다. 배리어막(140)은 0.53보다 작은 y1 값을 갖는 Iny1Ga1 - y1As을 포함할 수 있다. 일부 실시예들에서, 약 0.3 내지 0.53의 범위를 갖는 y1 값을 포함할 수 있고, 보다 구체적으로는, 약 0.35 내지 0.4의 범위를 갖는 y1 값을 포함할 수 있다. 일부 실시예에서, 약 0.4의 y1 값을 갖는 In0 .4Ga0 .6As을 포함할 수 있다.Referring back to FIG. 9, a barrier layer 140 may be formed on the channel region 120. The barrier layer 140 may be formed by an epitaxial growth process. The channel region 120 may be used as a seed layer. Barrier layer 140 is Ga y1 In y1 1 having a value greater than 0.53 may comprise a y1 As. In some embodiments, a y1 value having a range of about 0.3 to 0.53 may be included, and more specifically, a y1 value having a range of about 0.35 to 0.4 may be included. In some embodiments, it may include In 0 .4 Ga 0 .6 As y1 having a value of about 0.4.

일부 실시예들에서, 배리어막(140)은 전체에서 y1이 일정한 상수로 제공되어, 실질적으로 균일한 조성을 포함할 수 있다. 그러나, 배리어막(140)은 다양한 조성을 가질 수 있다. 예를 들어, 인듐 농도가 배리어막(140)에서 구배를 갖도록 제공되고, y1는 배리어막(140) 내에서의 평균값으로 이해될 수 있다.In some embodiments, the barrier layer 140 may have a substantially uniform composition by providing y1 as a constant throughout. However, the barrier layer 140 may have various compositions. For example, the indium concentration is provided to have a gradient in the barrier layer 140, and y1 may be understood as an average value in the barrier layer 140.

도 9에 도시된 바와 같이, 배리어막(140)이 형성되기 전에, 예비 게이트(220)의 측벽과 채널 영역(120)의 측벽이 실질적으로 수직하게 서로 정렬될 때, 배리어막(140)의 일측벽은 예비 게이트(220)의 측벽과 수직적으로 실질적으로 정렬될 수 있다. 도 8을 참조하여 논의된 바와 같이, 일부 실시예들에서, 채널 영역(120)의 측벽은 배리어막(140)을 형성하기 전에 예비 게이트(220)의 측벽으로부터 측면으로 돌출될 수 있고, 배리어막(140)의 측벽은 예비 게이트(220)의 측면으로부터 측면으로 돌출될 수 있다. 배리어막의 폭은 일반적으로 10nm의 수준(order)으로 형성될 수 있고, 일부 실시예들에서, 배리어막(140)의 폭은 약 10nm일 수 있다.As shown in FIG. 9, before the barrier layer 140 is formed, when the sidewalls of the preliminary gate 220 and the sidewalls of the channel region 120 are substantially vertically aligned with each other, the work of the barrier layer 140 The sidewall may be substantially aligned with the sidewall of the preliminary gate 220. As discussed with reference to FIG. 8, in some embodiments, the sidewall of the channel region 120 may protrude laterally from the sidewall of the preliminary gate 220 before forming the barrier layer 140. The sidewall of 140 may protrude from the side of the preliminary gate 220 to the side. The width of the barrier layer may be generally formed on the order of 10 nm, and in some embodiments, the width of the barrier layer 140 may be about 10 nm.

다시 도 10을 참조하면, 소스/드레인 영역(160)이 배리어막(140) 상에 형성될 수 있다. 소스/드레인 영역(160)은 에피택셜 성장 공정으로 형성될 수 있다. 배리어막(140)이 시드 층으로 이용될 수 있다. 배리어막(140) 및 소스/드레인 영역(160)을 형성하기 위한 에피택셜 성장 공정들은 동일한 공정 챔버 내에서 수행되는 것으로 이해될 수 있다.Referring back to FIG. 10, the source/drain regions 160 may be formed on the barrier layer 140. The source/drain regions 160 may be formed through an epitaxial growth process. The barrier layer 140 may be used as a seed layer. It may be understood that epitaxial growth processes for forming the barrier layer 140 and the source/drain regions 160 are performed in the same process chamber.

소스/드레인 영역(160)은 0.53보다 큰 z1의 값을 갖는 Inz1Ga1 - z1As를 포함할 수 있다. 일부 실시예들에서, z1은 약 0.6 내지 1의 범위를 포함할 수 있다. 일부 실시예들에서, z1이 약 1의 값을 가질 때, 소스/드레인 영역(160)은 순수한 InAs를 포함할 수 있다. 일부 실시예들에서, 소스/드레인 영역(160)은 컨택 영역(180)에 근접한 실질적으로 순수 InAs를 포함하는 부분을 포함할 수 있다. 일부 실시예들에서, 실질적으로 순수한 InAs를 갖는 소스/드레인 영역(160)의 부분은 컨택 영역(180)과 접촉할 수 있다.Source / drain regions 160 In z1 Ga 1 has a value of greater than 0.53 z1 may include a z1 As. In some embodiments, z1 can include a range of about 0.6-1. In some embodiments, when z1 has a value of about 1, the source/drain regions 160 may include pure InAs. In some embodiments, the source/drain region 160 may include a portion including substantially pure InAs close to the contact region 180. In some embodiments, a portion of the source/drain region 160 having substantially pure InAs may contact the contact region 180.

다시 도 2를 참조하면, 채널 영역(120) 상에 게이트(240)가 형성될 수 있다. 일부 실시예들에서, 일 예로, 게이트 대체 공정을 이용하여, 예비 게이트(220)가 게이트(240)로 대체될 수 있다. 게이트 대체 공정이 이용될 때, 핀펫 형성 방법은 예비 게이트(220)의 측벽들 상 및 채널 영역(120) 상에 층간 절연막을 형성하는 것을 포함할 수 있다. 층간 절연막을 형성하기 전에 스페이서들이 예비 게이트(220)의 대향하는 측벽들 상에 형성될 수 있다. 식각 공정들, 습식 및/또는 건식 에칭 공정들을 이용하여 예비 게이트 절연막(214), 예비 게이트 전극(216), 그리고 마스크 패턴(218)이 제거되어, 층간 절연막 내에 트렌치가 형성될 수 있다. 그 후 게이트 절연막(236) 및 게이트 전극(238)은 트렌치 내에 형성될 수 있다.
Referring back to FIG. 2, a gate 240 may be formed on the channel region 120. In some embodiments, the preliminary gate 220 may be replaced with the gate 240 using, for example, a gate replacement process. When the gate replacement process is used, the finpet formation method may include forming an interlayer insulating layer on the sidewalls of the preliminary gate 220 and on the channel region 120. Before forming the interlayer insulating layer, spacers may be formed on opposite sidewalls of the preliminary gate 220. The preliminary gate insulating layer 214, the preliminary gate electrode 216, and the mask pattern 218 are removed using etching processes, wet and/or dry etching processes, so that a trench may be formed in the interlayer insulating layer. Thereafter, the gate insulating layer 236 and the gate electrode 238 may be formed in the trench.

본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
The above description of the embodiments of the present invention provides an example for describing the present invention. Therefore, the present invention is not limited to the above embodiments, and various modifications and changes are possible within the technical spirit of the present invention, such as by combining the above embodiments by a person having ordinary skill in the art. It is obvious.

Claims (22)

기판 상에 인듐(In)을 포함하는 채널 영역을 형성하는 것, 상기 채널 영역은 핀 형상을 갖고;
상기 채널 영역과 인접하는 소스/드레인 확장 영역을 형성하는 것, 상기 소스/드레인 확장 영역은 상기 채널 영역과 접촉하는 제1 측벽 및 상기 제1 측벽의 반대면인 제2 측벽을 포함하고; 및
상기 제2 측벽과 접촉하는 딥 소스/드레인 영역을 형성하는 것을 포함하되,
상기 소스/드레인 확장 영역은 상기 채널 영역과 상기 딥 소스/드레인 영역의 사이에 위치하고,
상기 소스/드레인 확장 영역은 0.3 내지 0.5의 범위의 y 값을 갖는 InyGa1-yAs을 포함하고,
상기 딥 소스/드레인 영역은 InzGa1-zAs을 포함하고, 상기 z는 상기 y와 다른 값을 갖는 핀 전계 효과 트랜지스터 형성 방법.Forming a channel region containing indium (In) on a substrate, the channel region having a fin shape;
Forming a source/drain extension region adjacent to the channel region, the source/drain extension region including a first sidewall in contact with the channel region and a second sidewall opposite to the first sidewall; And
Including forming a deep source/drain region in contact with the second sidewall,
The source/drain extension region is located between the channel region and the deep source/drain region,
The source/drain extension region includes In y Ga 1-y As having a y value in the range of 0.3 to 0.5,
The deep source/drain regions include In z Ga 1-z As, and z has a different value from y. 제 1 항에 있어서,
상기 채널 영역의 인듐 농도는 상기 소스/드레인 확장 영역의 인듐 농도보다 큰 핀 전계 효과 트랜지스터 형성 방법.The method of claim 1,
A method of forming a fin field effect transistor wherein the indium concentration in the channel region is greater than the indium concentration in the source/drain extension region. 제 2 항에 있어서,
상기 채널 영역을 형성하는 것은, 0.5 내지 0.6의 범위의 x 값을 갖는 InxGa1-xAs을 포함하는 상기 채널 영역을 형성하는 것을 포함하는 핀 전계 효과 트랜지스터 형성 방법. The method of claim 2,
The forming of the channel region includes forming the channel region including In x Ga 1-x As having an x value in the range of 0.5 to 0.6. 제 3 항에 있어서,
상기 딥 소스/드레인 영역의 인듐 농도는 상기 채널 영역의 인듐 농도보다 큰 핀 전계 효과 트랜지스터 형성 방법.The method of claim 3,
A method of forming a fin field effect transistor wherein the indium concentration in the deep source/drain region is greater than the indium concentration in the channel region. 제 4 항에 있어서,
상기 z는 0.6 내지 1의 값을 갖는 핀 전계 효과 트랜지스터 형성 방법.The method of claim 4,
Wherein z has a value of 0.6 to 1 A method of forming a fin field effect transistor. 제 4 항에 있어서,
상기 딥 소스/드레인 영역의 상부 면에 접촉하는 컨택 영역을 형성하는 것을 더 포함하고,
상기 딥 소스/드레인 영역의 일부분은 상기 컨택 영역에 접촉하고 순수한 InAs을 포함하는 핀 전계 효과 트랜지스터 형성 방법.The method of claim 4,
Further comprising forming a contact region in contact with an upper surface of the deep source/drain region,
A method of forming a fin field effect transistor, wherein a portion of the deep source/drain region contacts the contact region and includes pure InAs. 제 3 항에 있어서,
상기 기판은 InP 기판 또는 InaGa1-aAs을 포함하고, 상기 a는 0.53이거나 그보다 작은 핀 전계 효과 트랜지스터 형성 방법.The method of claim 3,
The substrate includes an InP substrate or In a Ga 1-a As, wherein a is 0.53 or less. 제 3 항에 있어서,
상기 기판은 InP 기판을 포함하고,
상기 InxGa1-xAs을 포함하는 상기 채널 영역을 형성하는 것은, 상기 InP 기판에 격자로 정합되는 InxGa1-xAs 패턴을 형성하는 것을 포함하는 핀 전계 효과 트랜지스터 형성 방법.The method of claim 3,
The substrate includes an InP substrate,
The forming of the channel region including the In x Ga 1-x As includes forming an In x Ga 1-x As pattern matched with a lattice on the InP substrate. 제 1 항에 있어서,
상기 채널 영역 및 상기 소스/드레인 확장 영역을 형성하는 것은:
상기 기판 상에 예비 채널 영역을 형성하는 것;
상기 예비 채널 영역 상에 마스크 패턴을 형성하는 것;
상기 채널 영역을 형성하기 위해 상기 마스크 패턴을 에칭 마스크로 이용하여 상기 예비 채널 영역을 식각하는 것; 그리고
상기 채널 영역을 시드층으로 이용하여 상기 소스/드레인 확장 영역을 에피택셜 성장시키는 것을 포함하는 핀 전계 효과 트랜지스터 형성 방법. The method of claim 1,
Forming the channel region and the source/drain extension region:
Forming a preliminary channel region on the substrate;
Forming a mask pattern on the preliminary channel region;
Etching the preliminary channel region by using the mask pattern as an etching mask to form the channel region; And
And epitaxially growing the source/drain extension regions using the channel region as a seed layer. 제 1 항에 있어서,
상기 딥 소스/드레인 영역을 형성하는 것은, 상기 채널 영역의 제 1 측벽과 인접하는 제 1 딥 소스/드레인 영역을 형성하는 것을 포함하고, 상기 소스/드레인 확장 영역의 대향하는 측벽들은 각각 상기 채널 영역의 상기 제 1 측벽과 상기 제 1 딥 소스/드레인 영역의 일측벽과 접촉하며, 그리고
상기 핀 전계 효과 트랜지스터 형성 방법은 상기 채널 영역의 상기 제 1 측벽과 대향하는 상기 채널 영역의 제 2 측벽과 접촉되는 제 2 딥 소스/드레인 영역을 형성하는 것을 더 포함하는 핀 전계 효과 트랜지스터 형성 방법. The method of claim 1,
The forming of the deep source/drain region includes forming a first deep source/drain region adjacent to the first sidewall of the channel region, and sidewalls opposite to each of the source/drain extension regions are the channel regions. And the first sidewall of the contact with one sidewall of the first deep source/drain region, and
The method of forming a fin field effect transistor further comprises forming a second deep source/drain region in contact with a second sidewall of the channel region facing the first sidewall of the channel region. 제 1 항에 있어서,
상기 채널 영역으로부터 상기 딥 소스/드레인 영역 방향에서의 상기 소스/드레인 확장 영역의 폭은 10nm인 핀 전계 효과 트랜지스터 형성 방법. The method of claim 1,
A method of forming a fin field effect transistor having a width of the source/drain extension region in a direction from the channel region to the deep source/drain region is 10 nm. 제 1 항에 있어서,
상기 채널 영역을 덮는 게이트 전극을 형성하는 것을 더 포함하고,
상기 채널 영역의 일측벽에 접촉하는 상기 소스/드레인 확장 영역의 대향하는 측벽들 중의 어느 하나는, 접합이 상기 소스/드레인 확장 영역 내에 형성되도록, 상기 게이트 전극의 측벽에 정렬되는 핀 전계 효과 트랜지스터 형성 방법. The method of claim 1,
Further comprising forming a gate electrode covering the channel region,
Any one of the sidewalls opposite to the source/drain extension region in contact with one sidewall of the channel region forms a pin field effect transistor aligned with the sidewall of the gate electrode so that a junction is formed in the source/drain extension region. Way. 제1 항에 있어서,
상기 z 값은 상기 y값에 비해 큰 핀 전계 효과 트랜지스터 형성 방법.The method of claim 1,
The z value is larger than the y value. 제13 항에 있어서,
상기 채널 영역은 InxGa1-xAs을 포함하되, 상기 x 값은 상기 y 값에 비해 큰 핀 전계 효과 트랜지스터 형성 방법.The method of claim 13,
The channel region includes In x Ga 1-x As, wherein the x value is greater than the y value. 핀펫을 형성하는 방법에 있어서:
기판 상에 제 1 반도체 물질들을 포함하는 채널 영역을 형성하는 것, 상기 채널 영역은 핀 형상을 갖고;
상기 채널 영역의 측벽 상에 배리어막을 형성하는 것, 상기 배리어막은 제1 반도체 물질 및 제2 반도체 물질을 포함하고; 및
상기 배리어 막의 측벽 상에 소스/드레인 영역을 형성하는 것을 포함하되, 상기 소스/드레인 영역은 상기 제1 반도체 물질을 포함하고,
상기 배리어막의 상기 제 1 반도체 물질의 농도는 제1 농도이고,
상기 채널 영역의 상기 제 1 반도체 물질의 농도는 상기 제1 농도보다 큰 제2 농도이고,
상기 소스/드레인 영역의 상기 제1 반도체 물질의 농도는 상기 제2 농도보다 큰 제3 농도인 핀 전계 효과 트랜지스터 형성 방법. In the method of forming a finpet:
Forming a channel region including first semiconductor materials on a substrate, the channel region having a fin shape;
Forming a barrier layer on a sidewall of the channel region, wherein the barrier layer includes a first semiconductor material and a second semiconductor material; And
Forming a source/drain region on a sidewall of the barrier layer, wherein the source/drain region includes the first semiconductor material,
The concentration of the first semiconductor material of the barrier layer is a first concentration,
The concentration of the first semiconductor material in the channel region is a second concentration greater than the first concentration,
The method of forming a fin field effect transistor in which the concentration of the first semiconductor material in the source/drain regions is a third concentration greater than the second concentration. 제 15 항에 있어서,
상기 제 1 반도체 물질은 인듐(In), 상기 제 2 반도체 물질은 갈륨(Ga)을 포함하고, 상기 소스/드레인 영역의 상기 제 1 반도체 물질의 농도는 상기 채널 영역의 상기 제 1 반도체 물질의 농도보다 큰 핀 전계 효과 트랜지스터 형성 방법. The method of claim 15,
The first semiconductor material includes indium (In), the second semiconductor material includes gallium (Ga), and the concentration of the first semiconductor material in the source/drain region is the concentration of the first semiconductor material in the channel region A method of forming a larger fin field effect transistor. 제 16 항에 있어서,
상기 채널 영역을 형성하는 것은, 0.5 내지 0.6의 범위의 x 값을 갖는 InxGa1-xAs를 포함하는 핀 전계 효과 트랜지스터 형성 방법. The method of claim 16,
The formation of the channel region includes In x Ga 1-x As having an x value in the range of 0.5 to 0.6. 제 15 항에 있어서,
상기 채널 영역 및 상기 배리어막을 형성하는 것은:
상기 기판 상에 예비 채널 영역을 형성하는 것;
상기 예비 채널 영역 상에 마스크 패턴을 형성하는 것;
상기 채널 영역을 형성하기 위해 상기 마스크 패턴을 식각 마스크로 이용하여 상기 예비 채널 영역을 식각하는 것; 그리고
상기 채널 영역을 시드 층으로 이용하여 상기 배리어막을 에피택셜 성장시키는 것을 포함하는 핀 전계 효과 트랜지스터 형성 방법. The method of claim 15,
Forming the channel region and the barrier layer includes:
Forming a preliminary channel region on the substrate;
Forming a mask pattern on the preliminary channel region;
Etching the preliminary channel region by using the mask pattern as an etching mask to form the channel region; And
And epitaxially growing the barrier layer using the channel region as a seed layer. 제 15 항에 있어서,
상기 소스/드레인 영역을 형성하는 것은, 상기 채널 영역의 제 1 측벽 상에 제 1 소스/드레인 영역을 형성하는 것을 포함하고, 상기 채널 영역의 상기 제 1 측벽과 상기 제 1 소스/드레인 영역의 측벽 사이에 상기 배리어막이 형성되고,
상기 핀 전계 효과 트랜지스터 형성 방법은 상기 채널 영역의 상기 제 1 측벽에 대향하는 상기 채널 영역의 제 2 측벽과 접촉되는 제 2 소스/드레인 영역을 형성하는 것을 더 포함하는 핀 전계 효과 트랜지스터 형성 방법. The method of claim 15,
The forming of the source/drain regions includes forming a first source/drain region on a first sidewall of the channel region, the first sidewall of the channel region and a sidewall of the first source/drain region The barrier layer is formed therebetween,
The method of forming a fin field effect transistor further comprises forming a second source/drain region in contact with a second sidewall of the channel region facing the first sidewall of the channel region. 제 15 항에 있어서,
상기 채널 영역으로부터 상기 소스/드레인 영역 방향에서의 상기 배리어막의 폭은 10nm인 핀 전계 효과 트랜지스터 형성 방법.The method of claim 15,
A method of forming a fin field effect transistor having a width of 10 nm in a direction from the channel region to the source/drain region. 삭제delete 삭제delete
KR1020150062611A 2014-05-02 2015-05-04 Method Of Forming a finFET and Integrated Circuit Device KR102175767B1 (en)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201461988046P 2014-05-02 2014-05-02
US201461988039P 2014-05-02 2014-05-02
US61/988,046 2014-05-02
US61/988,039 2014-05-02
US14/489,965 US9178045B2 (en) 2013-09-27 2014-09-18 Integrated circuit devices including FinFETS and methods of forming the same
US14/489,965 2014-09-18

Publications (2)

Publication Number Publication Date
KR20150126310A KR20150126310A (en) 2015-11-11
KR102175767B1 true KR102175767B1 (en) 2020-11-06

Family

ID=54605743

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150062611A KR102175767B1 (en) 2014-05-02 2015-05-04 Method Of Forming a finFET and Integrated Circuit Device

Country Status (2)

Country Link
KR (1) KR102175767B1 (en)
CN (1) CN105185712B (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10580882B2 (en) 2015-12-21 2020-03-03 Intel Corporation Low band gap semiconductor devices having reduced gate induced drain leakage (GIDL)
CN108292674B (en) * 2015-12-24 2022-05-13 英特尔公司 Method of forming doped source/drain contacts and structures formed thereby
US10586848B2 (en) 2016-02-22 2020-03-10 Intel Corporation Apparatus and methods to create an active channel having indium rich side and bottom surfaces
US10008580B2 (en) * 2016-03-21 2018-06-26 Samsung Electronics Co., Ltd. FET including an InGaAs channel and method of enhancing performance of the FET
US9953883B2 (en) * 2016-04-11 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor device including a field effect transistor and method for manufacturing the same
CN107591436B (en) * 2016-07-07 2020-07-10 中芯国际集成电路制造(上海)有限公司 Fin type field effect transistor and forming method thereof
EP3673514A4 (en) 2017-08-24 2021-06-09 INTEL Corporation Vertically stacked finfets&shared gate patterning

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018192A1 (en) 2004-12-21 2007-01-25 Yale University Devices incorporating heavily defected semiconductor layers
US20110147711A1 (en) 2009-12-23 2011-06-23 Ravi Pillarisetty Non-planar germanium quantum well devices
US20130001591A1 (en) 2011-06-30 2013-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet design and method of fabricating same
US20130200454A1 (en) 2012-02-07 2013-08-08 International Business Machines Corporation Replacement-gate finfet structure and process

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100526889B1 (en) * 2004-02-10 2005-11-09 삼성전자주식회사 Fin field effect transistor structure
US8912602B2 (en) * 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9768305B2 (en) * 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
CN101908543B (en) * 2009-06-02 2016-06-22 台湾积体电路制造股份有限公司 Integrated circuit structure
CN101924139B (en) * 2010-06-25 2012-05-30 北京大学 Strain channel field-effect transistor and preparation method thereof
US8558279B2 (en) * 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9178045B2 (en) * 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018192A1 (en) 2004-12-21 2007-01-25 Yale University Devices incorporating heavily defected semiconductor layers
US20110147711A1 (en) 2009-12-23 2011-06-23 Ravi Pillarisetty Non-planar germanium quantum well devices
US20130001591A1 (en) 2011-06-30 2013-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet design and method of fabricating same
US20130200454A1 (en) 2012-02-07 2013-08-08 International Business Machines Corporation Replacement-gate finfet structure and process

Also Published As

Publication number Publication date
CN105185712A (en) 2015-12-23
KR20150126310A (en) 2015-11-11
CN105185712B (en) 2020-09-08

Similar Documents

Publication Publication Date Title
KR102226997B1 (en) Integrated circuit devices including finfets and methods of forming the same
US10672796B2 (en) Mechanisms for forming FINFET device
US9583590B2 (en) Integrated circuit devices including FinFETs and methods of forming the same
US10164023B2 (en) FinFETs with strained well regions
KR102175767B1 (en) Method Of Forming a finFET and Integrated Circuit Device
US9093354B1 (en) Three-dimensional quantum well transistor
US9853125B2 (en) Vertical tunneling field-effect transistor cell and fabricating the same
CN104037227B (en) There is FinFET and the method for raceway groove passivating back layer device
US9159826B2 (en) Vertical tunneling field-effect transistor cell and fabricating the same
US9293523B2 (en) Method of forming III-V channel
US9385234B2 (en) FinFETs with strained well regions
US9640660B2 (en) Asymmetrical FinFET structure and method of manufacturing same
JP2011103434A (en) Source/drain engineering of devices with high-mobility channels
JP2012256864A (en) Normally-off type high electron mobility transistor
US20130134504A1 (en) Semiconductor device and method of manufacturing the same
CN104517847A (en) Non-junction transistor and formation method thereof
US20190214463A1 (en) Method of fabricating tunneling transistor
CN104134698B (en) FinFET and manufacturing method thereof
US9502561B1 (en) Semiconductor devices and methods of forming the same
TWI660508B (en) Method of forming a finfet

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant