KR102174335B1 - Re-configurable processor, method and apparatus for optimizing use of configuration memory thereof - Google Patents
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Abstract
재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 방법 및 장치는, 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석하고, 분석된 병렬성에 따라 루프의 매 사이클에 대한 구성 데이터를 생성하고, 생성된 구성 데이터를 구성 메모리의 영역들에 저장하기 위한 메모리 매핑 방식을 결정한다.A method and apparatus for optimizing the use of the configuration memory of a reconfigurable processor, analyzes the parallelism of a loop in a program code, generates configuration data for each cycle of the loop according to the analyzed parallelism, and generates the configuration Determine a memory mapping method for storing data in regions of the configuration memory.
Description
재구성 가능 프로세서, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 방법 및 장치에 관한다.A reconfigurable processor, and a method and apparatus for optimizing the use of configuration memory of the reconfigurable processor.
재구성 가능 아키텍처(re-configurable architecture)는 특정한 태스크(specific task)를 수행하기 위하여, 컴퓨팅 디바이스의 하드웨어 구성을 특정한 태스크의 작업 상황에 최적화되도록 변경할 수 있는 아키텍처를 의미한다.The re-configurable architecture refers to an architecture capable of changing a hardware configuration of a computing device to be optimized to a work situation of a specific task in order to perform a specific task.
특정한 태스크를 컴퓨팅 디바이스의 고정된 하드웨어들로만 처리한다면, 특정한 태스크의 작업 내용들에 약간의 변경이 있는 경우, 고정된 하드웨어들의 고정된 기능들로 인하여 변경된 작업 내용들을 효율적으로 처리하기 어렵다. 한편, 특정한 태스크를 소프트웨어들로만 처리한다면, 특정한 태스크에서 변경된 작업 내용들에 맞도록 소프트웨어의 동작을 변경하여 처리할 수는 있으나, 하드웨어들을 이용하는 것에 비해 처리 속도가 늦을 수 있다.If a specific task is processed only with fixed hardware of a computing device, if there is a slight change in work contents of a specific task, it is difficult to efficiently process the changed work contents due to fixed functions of the fixed hardware. On the other hand, if a specific task is processed only with software, the operation of the software can be changed to suit the changed work contents in a specific task, but the processing speed may be slower than using hardware.
재구성 가능 아키텍처는 하드웨어를 이용할 때의 유용성 및 소프트웨어를 이용할 때의 유용성을 모두 만족시킬 수 있도록 구현될 수 있다. 특히, 동일한 특정한 태스크가 반복적으로 수행되는 디지털 신호 처리(DSP) 분야 등에서는 이러한 재구성 가능 아키텍처가 많은 주목을 받고 있다.The reconfigurable architecture can be implemented to satisfy both the usefulness when using hardware and the usefulness when using software. In particular, in the field of digital signal processing (DSP) in which the same specific task is repeatedly performed, such a reconfigurable architecture is attracting much attention.
재구성 가능 아키텍처의 종류로는 여러 가지를 예로 들 수 있는데, 그 중 코어스 그레인 어레이(Coarse-Grained Array, CGA)가 대표적이다. 한편, 최근에는 코어스 그레인 어레이의 일부를 VLIW(very long instruction word) 머신으로 활용할 수 있는 재구성 가능 아키텍처도 등장하게 되었다.There are several types of reconfigurable architectures, of which the Coarse-Grained Array (CGA) is a representative. Meanwhile, recently, a reconfigurable architecture has emerged that can utilize part of a coarse grain array as a very long instruction word (VLIW) machine.
이와 같은 재구성 가능 아키텍처는 CGA 모드 및 VLIW 모드의 두 개의 실행 모드를 가질 수 있다. 일반적으로, CGA 모드 및 VLIW 모드를 갖는 재구성 가능 아키텍쳐는 CGA 모드에서는 루프 연산를 처리하고 VLIW 모드에서는 루프 연산 외에 일반적인 연산을 처리하도록, 구현될 수 있다.This reconfigurable architecture can have two execution modes: CGA mode and VLIW mode. In general, a reconfigurable architecture having a CGA mode and a VLIW mode can be implemented to handle a loop operation in the CGA mode and a general operation in addition to the loop operation in the VLIW mode.
재구성 가능 프로세서, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 방법 및 장치를 제공하는데 있다. 또한, 상기 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하는 데 있다. 본 실시예가 해결하려는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.It is to provide a reconfigurable processor, a method and apparatus for optimizing the use of configuration memory of a reconfigurable processor. Further, it is to provide a computer-readable recording medium in which a program for executing the method on a computer is recorded. The technical problem to be solved by this embodiment is not limited to the technical problems as described above, and other technical problems may exist.
일 측면에 따르면, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 방법은, 재구성 가능 프로세서의 아키텍처 및 상기 구성 메모리의 사양에 기초하여 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석하는 단계; 상기 분석된 병렬성에 따라 상기 루프의 매 사이클에서 활성화될 기능 유닛들의 그룹들을 스케줄링함으로써 상기 매 사이클에 대한 구성 데이터를 생성하는 단계; 및 상기 스케줄링 결과에 기초하여 상기 생성된 구성 데이터를 상기 구성 메모리의 영역들에 저장하기 위한 메모리 매핑 방식을 결정하는 단계를 포함한다.According to an aspect, a method of optimizing the use of a configuration memory of a reconfigurable processor includes: analyzing a parallelism of a loop in a program code based on an architecture of a reconfigurable processor and a specification of the configuration memory; Generating configuration data for each cycle by scheduling groups of functional units to be activated in each cycle of the loop according to the analyzed parallelism; And determining a memory mapping method for storing the generated configuration data in regions of the configuration memory based on the scheduling result.
또한, 상기 결정된 메모리 매핑 방식은, 상기 구성 메모리의 적어도 하나의 행(row)에, 적어도 1 이상의 사이클들에서 처리될 상기 구성 데이터를 저장하기 위한 방식이다.In addition, the determined memory mapping method is a method for storing the configuration data to be processed in at least one or more cycles in at least one row of the configuration memory.
또한, 상기 결정하는 단계는, 상기 재구성 가능 프로세서에 포함된 전체의 상기 기능 유닛들 중 일부가 상기 루프의 인접한 사이클들에서 활성화될 경우, 상기 메모리 매핑 방식을 결정한다.Further, in the determining step, when some of the entire functional units included in the reconfigurable processor are activated in adjacent cycles of the loop, the memory mapping method is determined.
또한, 상기 결정하는 단계는, 상기 아키텍처 및 상기 구성 메모리의 사양에 기초하여, 상기 구성 데이터에 대한 규칙적 인코딩(regular encoding)이 가능한지 여부를 판단하는 단계; 및 상기 규칙적 인코딩이 가능한 경우, 상기 스케줄링 결과에 기초하여 상기 루프의 인접한 사이클들에서 상기 그룹들이 동일한지 여부를 판단하는 단계를 포함하고, 상기 판단된 결과들에 기초하여 서로 다른 종류의 메모리 매핑 방식들을 결정한다.Further, the determining may include determining whether regular encoding of the configuration data is possible based on the architecture and specifications of the configuration memory; And when the regular encoding is possible, determining whether the groups are the same in adjacent cycles of the loop based on the scheduling result, and different types of memory mapping methods based on the determined results. Decide to listen.
또한, 상기 결정하는 단계는, 상기 규칙적 인코딩이 가능하고 상기 그룹들이 동일한 경우, 상기 인접한 사이클들에 대한 상기 구성 데이터를, 상기 구성 메모리의 하나의 행에 순차적으로 저장하는 제 1 메모리 매핑 방식을 결정한다.In addition, the determining may include determining a first memory mapping method for sequentially storing the configuration data for the adjacent cycles in one row of the configuration memory when the regular encoding is possible and the groups are the same. do.
또한, 상기 결정하는 단계는, 상기 규칙적 인코딩이 가능하고 상기 그룹들이 동일하지 않은 경우, 상기 인접한 사이클들에 대한 상기 구성 데이터 및 구분 문자들을 상기 구성 메모리의 하나의 행에 순차적으로 저장하는 제 2 메모리 매핑 방식을 결정한다.In addition, the determining may include a second memory sequentially storing the configuration data and separator characters for the adjacent cycles in one row of the configuration memory when the regular encoding is possible and the groups are not the same. Determine the mapping method.
또한, 상기 결정하는 단계는, 상기 규칙적 인코딩이 가능하지 않은 경우, 불규칙적 인코딩(irregular encoding)을 이용하여, 상기 인접한 사이클들에 대한 상기 구성 데이터를 상기 구성 메모리의 하나의 행에 순차적으로 저장하는 제 3 메모리 매핑 방식을 결정한다.In addition, the determining step may include sequentially storing the configuration data for the adjacent cycles in one row of the configuration memory using irregular encoding when the regular encoding is not possible. 3 Determine the memory mapping method.
또한, 상기 결정하는 단계는, 상기 기능 유닛들에 구비된 버퍼들에 의한 버퍼링의 이용이 가능한지 여부를 판단하는 단계를 더 포함하고, 상기 버퍼링이 가능한 경우, 상기 인접한 사이클들에 대한 상기 구성 데이터 및 패딩 비트들을 상기 구성 메모리의 하나의 행에 순차적으로 저장하는 제 4 메모리 매핑 방식을 결정한다.In addition, the determining step further includes determining whether buffering by buffers provided in the functional units is available, and if the buffering is possible, the configuration data for the adjacent cycles and A fourth memory mapping method for sequentially storing padding bits in one row of the configuration memory is determined.
또한, 상기 생성하는 단계는, 상기 그룹들 각각에 대한 상기 구성 데이터에 전역(global) 레지스터 파일이 포함되도록 상기 구성 데이터를 재구성(reorganize)한다.In addition, the generating step reorganizes the configuration data so that a global register file is included in the configuration data for each of the groups.
또한, 상기 아키텍처는, 상기 재구성 가능 프로세서에 포함된 상기 기능 유닛들의 개수, 상기 기능 유닛들 간의 연결 관계 및 상기 기능 유닛들과 상기 구성 메모리 간의 멀티플렉싱 관계에 대한 정보를 포함한다.In addition, the architecture includes information on the number of functional units included in the reconfigurable processor, a connection relationship between the functional units, and a multiplexing relationship between the functional units and the configuration memory.
다른 일 측면에 따르면, 상기 재구성 가능 프로세서의 구성 메모리의 사용의 최적화 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공한다.According to another aspect, there is provided a computer-readable recording medium storing a program for executing a method for optimizing use of the configuration memory of the reconfigurable processor in a computer.
또 다른 일 측면에 따르면, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 장치는, 재구성 가능 프로세서의 아키텍처 및 상기 구성 메모리의 사양에 기초하여 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석하는 분석부; 상기 분석된 병렬성에 따라 상기 루프의 매 사이클에서 활성화될 기능 유닛들의 그룹들을 스케줄링함으로써 상기 매 사이클에 대한 구성 데이터를 생성하는 스케줄링부; 및 상기 스케줄링 결과에 기초하여 상기 생성된 구성 데이터를 상기 구성 메모리의 영역들에 저장하기 위한 메모리 매핑 방식을 결정하는 결정부를 포함한다.According to another aspect, an apparatus for optimizing use of a configuration memory of a reconfigurable processor includes an analysis unit that analyzes parallelism of a loop of a program code based on an architecture of a reconfigurable processor and a specification of the configuration memory. ; A scheduling unit generating configuration data for each cycle by scheduling groups of functional units to be activated in each cycle of the loop according to the analyzed parallelism; And a determination unit for determining a memory mapping method for storing the generated configuration data in regions of the configuration memory based on the scheduling result.
또한, 상기 결정된 메모리 매핑 방식은, 상기 구성 메모리의 적어도 하나의 행(row)에, 적어도 1 이상의 사이클들에서 처리될 상기 구성 데이터를 저장하기 위한 방식이다.In addition, the determined memory mapping method is a method for storing the configuration data to be processed in at least one or more cycles in at least one row of the configuration memory.
또한, 상기 결정부는, 상기 아키텍처 및 상기 구성 메모리의 사양에 기초하여, 상기 구성 데이터에 대한 규칙적 인코딩(regular encoding)이 가능한지 여부를 판단하고, 상기 규칙적 인코딩이 가능한 경우, 상기 스케줄링 결과에 기초하여 상기 루프의 인접한 사이클들에서 상기 그룹들이 동일한지 여부를 판단하고, 상기 판단된 결과들에 기초하여 서로 다른 종류의 메모리 매핑 방식들을 결정한다.In addition, the determination unit determines whether regular encoding of the configuration data is possible based on the architecture and specifications of the configuration memory, and if the regular encoding is possible, based on the scheduling result It is determined whether the groups are identical in adjacent cycles of the loop, and different types of memory mapping methods are determined based on the determined results.
또한, 상기 결정부는, 상기 규칙적 인코딩이 가능하고 상기 그룹들이 동일한 경우, 상기 인접한 사이클들에 대한 상기 구성 데이터를, 상기 구성 메모리의 하나의 행에 순차적으로 저장하는 제 1 메모리 매핑 방식을 결정한다.In addition, when the regular encoding is possible and the groups are the same, the determination unit determines a first memory mapping method for sequentially storing the configuration data for the adjacent cycles in one row of the configuration memory.
또한, 상기 결정부는, 상기 규칙적 인코딩이 가능하고 상기 그룹들이 동일하지 않은 경우, 상기 인접한 사이클들에 대한 상기 구성 데이터 및 구분 문자들을 상기 구성 메모리의 하나의 행에 순차적으로 저장하는 제 2 메모리 매핑 방식을 결정한다.In addition, the determination unit, when the regular encoding is possible and the groups are not the same, a second memory mapping method that sequentially stores the configuration data and separator characters for the adjacent cycles in one row of the configuration memory To decide.
또한, 상기 결정부는, 상기 규칙적 인코딩이 가능하지 않은 경우, 불규칙적 인코딩(irregular encoding)을 이용하여, 상기 인접한 사이클들에 대한 상기 구성 데이터를 상기 구성 메모리의 하나의 행에 순차적으로 저장하는 제 3 메모리 매핑 방식을 결정한다.In addition, when the regular encoding is not possible, the determination unit is a third memory that sequentially stores the configuration data for the adjacent cycles in one row of the configuration memory by using irregular encoding. Determine the mapping method.
또한, 상기 결정부는, 상기 기능 유닛들에 구비된 버퍼들에 의한 버퍼링의 이용이 가능한지 여부를 판단하고, 상기 버퍼링이 가능한 경우, 상기 인접한 사이클들에 대한 상기 구성 데이터 및 패딩 비트들을 상기 구성 메모리의 하나의 행에 순차적으로 저장하는 제 4 메모리 매핑 방식을 결정한다.In addition, the determination unit determines whether buffering by buffers provided in the functional units is available, and if the buffering is possible, the configuration data and padding bits for the adjacent cycles are stored in the configuration memory. A fourth memory mapping method in which one row is sequentially stored is determined.
또한, 상기 스케줄링부는, 상기 그룹들 각각에 대한 상기 구성 데이터에 전역(global) 레지스터 파일이 포함되도록 상기 구성 데이터를 재구성(reorganize)한다.In addition, the scheduling unit reorganizes the configuration data so that a global register file is included in the configuration data for each of the groups.
또한, 상기 아키텍처는, 상기 재구성 가능 프로세서에 포함된 상기 기능 유닛들의 개수, 상기 기능 유닛들 간의 연결 관계 및 상기 기능 유닛들과 상기 구성 메모리 간의 멀티플렉싱 관계에 대한 정보를 포함한다.In addition, the architecture includes information on the number of functional units included in the reconfigurable processor, a connection relationship between the functional units, and a multiplexing relationship between the functional units and the configuration memory.
또 다른 일 측면에 따르면, 재구성 가능 프로세서는, CGRA(Coarse-Grained Re-configurable Array) 모드에 따라 루프를 처리하는 복수의 기능 유닛들을 포함하는 프로세서 코어; 및 상기 기능 유닛들에서 처리될 구성 데이터를 컴파일러에 의해 결정된 메모리 매핑 방식에 따라 저장하는 구성 메모리를 포함하고, 상기 컴파일러는, 상기 재구성 가능 프로세서의 아키텍처 및 상기 구성 메모리의 사양에 기초하여 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석하고, 상기 분석된 병렬성에 따라 상기 루프의 매 사이클에서 활성화될 기능 유닛들의 그룹들을 스케줄링함으로써 상기 매 사이클에 대한 구성 데이터를 생성하고, 상기 스케줄링 결과에 기초하여 상기 메모리 매핑 방식을 결정한다.According to another aspect, the reconfigurable processor includes: a processor core including a plurality of functional units processing a loop according to a Coarse-Grained Re-configurable Array (CGRA) mode; And a configuration memory for storing configuration data to be processed in the functional units according to a memory mapping method determined by a compiler, wherein the compiler includes a program code based on the architecture of the reconfigurable processor and specifications of the configuration memory. The configuration data for each cycle is generated by analyzing the parallelism of the loop having, and scheduling groups of functional units to be activated in each cycle of the loop according to the analyzed parallelism, and based on the scheduling result, the Determine the memory mapping method.
상기된 바에 따르면, 재구성 가능 프로세서(re-configurable processor)의 아키텍처에 기초하여, 주어진 루프에 최적화된 기능 유닛들의 스케줄을 컴파일링함에 따라, 구성 메모리(configuration memory)에 대한 다양한 메모리 매핑 방식들을 플렉서블(flexible)하게 결정할 수 있고, 구성 메모리의 메모리 공간을 보다 효율적으로 사용할 수 있다. As described above, based on the architecture of a re-configurable processor, by compiling a schedule of functional units optimized for a given loop, various memory mapping schemes for a configuration memory are flexible ( flexible) and more efficient use of the memory space of the configuration memory.
도 1은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스들(10 및 20)의 구성도이다.
도 2는 본 발명의 일 실시예에 따른 컴파일러(200)의 상세 구성도이다.
도 3은 본 발명의 일 실시예에 따라 구성 메모리(130)의 사용을 최적화하기 위한 기본 개념을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 재구성 가능 프로세서(100)의 구성 메모리의 사용을 최적화하는 방법의 흐름도이다.
도 5는 본 발명의 일 실시예에 따라, 컴파일러(200)의 스케줄링부(220)에서 생성된 구성 데이터를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른, 컴파일러(200)의 결정부(230)에서 메모리 매핑 방식을 결정하는 과정을 도시한 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 제 1 메모리 매핑 방식을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 제 1 메모리 매핑 방식을 적용하기 위한 재구성 가능 프로세서(100)의 아키텍처를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 4x1 CGRA 모드에 대한 제 2 메모리 매핑 방식을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 2x1 CGRA 모드에 대한 제 2 메모리 매핑 방식을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 제 3 메모리 매핑 방식을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 제 4 메모리 매핑 방식을 설명하기 위한 도면이다.1 is a configuration diagram of
2 is a detailed configuration diagram of a
3 is a diagram for explaining a basic concept for optimizing the use of the
4 is a flowchart of a method of optimizing the use of configuration memory of the
5 is a diagram illustrating configuration data generated by the
6 is a flowchart illustrating a process of determining a memory mapping method by the
7 is a diagram illustrating a first memory mapping method according to an embodiment of the present invention.
8 is a diagram illustrating an architecture of a
9 is a diagram for explaining a second memory mapping method for a 4x1 CGRA mode according to an embodiment of the present invention.
10 is a diagram for explaining a second memory mapping method for a 2x1 CGRA mode according to an embodiment of the present invention.
11 is a diagram illustrating a third memory mapping method according to an embodiment of the present invention.
12 is a diagram for describing a fourth memory mapping method according to an embodiment of the present invention.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the drawings.
도 1은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스들(10 및 20)의 구성도이다.1 is a configuration diagram of
도 1을 참고하면, 컴퓨팅 디바이스(10)는 재구성 가능 프로세서(re-configurable processor)(100)을 포함하고, 재구성 가능 프로세서(100)는 다수의 기능 유닛들(function units, FUs)(113)과 레지스터 파일들을 갖는 프로세서 코어(110), 메인 메모리(120) 및 구성 메모리(configuration memory)(130)를 포함한다.Referring to FIG. 1, the
컴퓨팅 디바이스(20)는 컴파일러(compiler)(200)를 포함한다.The
한편, 도 1에 도시된 컴퓨팅 디바이스들(10 및 20)에 대해서는 본 실시예의 특징이 흐려지는 것을 방지하기 위하여 본 실시예와 관련된 구성요소들만이 도시되어 있다. 따라서, 도 1에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음을 본 실시예와 관련된 기술분야에서 통상의 기술자라면 이해할 수 있다.Meanwhile, for the
도 2는 본 발명의 일 실시예에 따른 컴파일러(200)의 상세 구성도이다.2 is a detailed configuration diagram of a
도 2를 참고하면, 컴파일러(200)는 분석부(210), 스케줄링부(220) 및 결정부(230)를 포함한다. 다만, 도 2에 도시된 컴파일러(200)에 대해서는 본 실시예의 특징이 흐려지는 것을 방지하기 위하여 본 실시예와 관련된 구성요소들만이 도시되어 있다. 따라서, 도 2에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음을 본 실시예와 관련된 기술분야에서 통상의 기술자라면 이해할 수 있다.Referring to FIG. 2, the
이하에서는, 도 1 및 도 2를 연계하여 컴퓨팅 디바이스들(10 및 20)의 동작 및 기능에 대하여 설명하도록 한다.Hereinafter, operations and functions of the
재구성 가능 프로세서(100)는 특정한 태스크(task), 인스트럭션(instruction) 또는 오퍼레이션(operation) 등을 수행하기 위하여, 프로세서 코어(110)의 동작이 최적화되도록 재구성 가능한 하드웨어를 의미한다. 여기서, 재구성 가능 프로세서(100)에서 처리를 수행하는 기능 유닛들(113)의 구성(configuration)은 컴파일러(200)에 의한 컴필레이션(compilation)에 의해 결정될 수 있다.The
프로세서 코어(110)는 복수의 기능 유닛들(113)의 어레이를 포함한다. 프로세서 코어(110)의 기능 유닛들(113)은 산술논리연산유닛(arithmetic logic unit, ALU), 곱셈기(multiplier) 또는 로드/스토어 유닛(Load/Store unit) 등에 해당될 수 있으며, 기능 유닛들(113) 간에는 다수의 입출력 경로들이 구비될 수 있다. 또한, 프로세서 코어(110)는 로컬 레지스터 파일(local register file) 등의 다양한 종류의 레지스터 파일들도 포함할 수 있다.The
프로세서 코어(110)는 CGRA(coarse grained re-configurable array) 모드 또는 VLIW(very long instruction word) 모드를 지원할 수 있다. 예를 들어, 프로세서 코어(110)는 CGRA 모드만을 지원하는 하드웨어이거나, VLIW 모드만을 지원하는 하드웨어이거나, 또는 CGRA 모드 및 VLIW 모드를 모두 지원하는 하드웨어일 수 있다. 즉, 프로세서 코어(110)는 어느 하나의 모드만을 지원하거나 또는 다양한 모드들을 지원할 수 있다.The
프로세서 코어(110)는 CGRA 모드에 따라, 프로세서 코어(110)에 포함된 여러 기능 유닛들(113)을 이용하여 병렬적으로 루프(loop) 연산을 처리할 수 있다. 즉, 프로세서 코어(110)가 CGRA 모드에 따라 동작되는 경우, 프로세서 코어(110)는 Loop Level Parallelism (LLP)을 실행할 수 있다.The
프로세서 코어(110)는 VLIW 모드에 따라, 프로세서 코어(110)에 포함된 일부의 기능 유닛들(113)을 이용하여 루프 연산이 아닌, 일반적인 직렬 연산을 처리할 수 있다. 다만, 프로세서 코어(110)는 VLIW 모드 하에서, 간단한 또는 반복 횟수가 적은 루프 연산도 수행하는 것이 가능할 수 있다. 즉, 프로세서 코어(110)가 VLIW 모드에 따라 동작되는 경우, 프로세서 코어(110)는 Instruction Level Parallelism (ILP)을 실행할 수 있다.The
메인 메모리(120)는 컴파일러(200)로부터 전송된 구성 데이터(configuration data) 및 다른 기타의 데이터들을 저장하는 하드웨어로서, DRAM(dynamic random access memory)으로 구현될 수 있으나, 이에 제한되지 않는다.The
구성 데이터는 컴파일러(200)에 의해 스케줄링(컴파일링)된, 프로세서 코어(110)의 기능 유닛들(113)의 동작 코드(OP code) 또는 기능 유닛들(113) 간의 연결 정보를 포함하는 데이터로서, 재구성 가능 프로세서(100)에서 수행될 전반적인 동작들의 처리 스케줄에 대한 정보를 포함한다.The configuration data is data including the operation code (OP code) of the
구성 메모리(130)는 메인 메모리(120)로부터 구성 데이터를 로딩하여 저장하는 하드웨어로서, DRAM에 비해 고속인 SRAM(static random access memory)으로 구현될 수 있으나, 이에 제한되지 않는다.The
컴파일러(200)는 주어진 프로그램 코드를 하위레벨 언어로 변환한다. 예를 들면, 컴파일러(200)는 고급언어로 작성된 프로그램 코드를 어셈블리 언어나 기계어로 변환한다. 컴파일러(200)는 변환된 어셈블리 언어나 기계어 언어의 명령어들을 이용하여 기능 유닛들(113)의 동작을 스케줄링한다. 컴파일러(200)는 작성된 프로그램 코드를 컴파일링하기 위하여, 컴퓨팅 디바이스(20)의 메모리(미도시)에 저장된 정보를 이용할 수 있다.The
컴퓨팅 디바이스(20)에는 주어진 프로그램 코드 정보에 대한 정보, 프로그램 코드를 실행할 재구성 가능 프로세서(100)의 아키텍쳐, 기능 유닛들(113)의 사양(details), 기능 유닛들(113) 간의 연결 관계(interconnections), 구성 메모리(130)의 사양(details), 레지스터 파일의 개수, 기능 유닛들(113)과 레지스터 파일의 연결관계 등에 대한 정보가 미리 저장될 수 있다.The
컴파일러(200)는 앞서 설명한 바와 같이, 루프가 아닌 연산은 재구성 가능 프로세서(100)의 VLIW 모드로 처리되도록 스케줄링 하고, 루프인 연산은 재구성 가능 프로세서(100)의 CGRA 모드로 처리되도록 스케줄링할 수 있다.As described above, the
한편, 컴퓨팅 디바이스들(10 및 20)은 별도의 독립적인 디바이스들에 해당되거나, 또는 하나의 디바이스 내에서 별도의 모듈들로서 구현될 수 있다. 예를 들어, 컴퓨팅 디바이스(20)는 루프를 포함하는 프로그램 코드를 컴파일하는 PC(personal computer)이고, 실제 컴파일된 인스트럭션들(instructions)은 스마트폰, 태블릿 디바이스 등과 같은 다른 컴퓨팅 장치(10)의 재구성 가능 프로세서(100)에 의해 실행될 수도 있다.Meanwhile, the
그리고, 컴퓨팅 디바이스들(10 및 20)은 Personal computer(PC), Server computer, Smart phone, PDA, PMP, Navigation, TV, 컨텐트 재생 장치, Communication system, Image processing system, Graphics processing system, 랩탑, 태블릿 PC 등으로 구현되거나 이에 포함될 수 있다.And, the
도 3은 본 발명의 일 실시예에 따라 구성 메모리(130)의 사용을 최적화하기 위한 기본 개념을 설명하기 위한 도면이다.3 is a diagram for explaining a basic concept for optimizing the use of the
도 3을 참고하면, 재구성 가능 프로세서(100)에서 16개의 기능 유닛들(113)이 모두 활성화되도록 컴파일링된 경우(310)에 비해, 4개의 기능 유닛들(113)이 활성화되도록 컴파일링된 경우(320)에는, 구성 메모리(130)의 사용량이 줄어들 수 있다. 예를 들어, 두 경우들(310, 320)을 비교하면, 기능 유닛들(113) 간의 연결 관계에 대한 데이터 사이즈 등에서 차이가 있을 수 있다.Referring to FIG. 3, compared to a
4개의 기능 유닛들(113)이 활성화되도록 컴파일링된 경우(320)에는 16개의 기능 유닛들(113) 중 일부만이 활성화되었기 때문에, 16개의 기능 유닛들(113)이 모두 활성화되도록 컴파일링된 경우(310) 보다 긴 스케줄을 처리할 수 있다. 즉, 소프트웨어 파이프라이닝을 예를 들면, 4개의 기능 유닛들(113)이 활성화되도록 컴파일링된 경우(320)에는 루프 연산의 시작 간격(Initiation Interval, II)이 더 커질 수 있다.In the case where the four
따라서, 본 실시예에 따른 컴파일러(200)는 프로세서 코어(110)에 구비된 모든 기능 유닛들(113) 중 일부만이 활성화되어 처리될 수 있도록 스케줄링함으로써 구성 메모리(130)의 사용을 최적화시킬 수 있다.Accordingly, the
도 4는 본 발명의 일 실시예에 따른 재구성 가능 프로세서(100)의 구성 메모리의 사용을 최적화하는 방법의 흐름도이다. 도 4를 참고하면, 본 실시예에 따른 재구성 가능 프로세서(100)의 구성 메모리(130)의 사용의 최적화 방법은 도 1 및 2에서 설명된 컴퓨팅 장치들(10 및 20)에서 시계열적으로 처리되는 과정이다. 따라서, 이하 생략된 내용이라 하더라도 컴퓨팅 장치들(10 및 20)에 관한 설명들은 본 실시예에 따른 재구성 가능 프로세서(100)의 구성 메모리(130)의 사용의 최적화 방법에도 적용될 수 있다.4 is a flowchart of a method of optimizing the use of configuration memory of the
410 단계에서, 컴파일러(200)의 분석부(210)는 재구성 가능 프로세서(100)의 아키텍처 및 구성 메모리(130)의 사양(details)에 기초하여, 주어진 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석한다.In
재구성 가능 프로세서(100)의 아키텍처는, 재구성 가능 프로세서(100)에 포함된 기능 유닛들(113)의 개수, 기능 유닛들(113) 간의 연결 관계, 기능 유닛들(113)과 구성 메모리 간의 멀티플렉싱(multiplexing) 관계 등에 대한 정보를 포함한다.The architecture of the
특히, 분석부(210)는 재구성 가능 프로세서(100)의 아키텍처 및 구성 메모리(130)의 사양에 기초하여, 주어진 프로그램 코드가 갖는 루프의 ILP(instruction level parallelism) 또는 DLP(data level parallelism)과 같은 병렬성을 분석함으로써, 루프의 매 사이클에서 요구되는 기능 유닛들(113)의 개수를 결정할 수 있다. In particular, the
420 단계에서, 컴파일러(200)의 스케줄링부(220)는 분석된 병렬성에 따라, 루프의 매 사이클에서 활성화될 기능 유닛들(113)의 그룹들을 스케줄링함으로써, 매 사이클에 대한 구성 데이터를 생성한다.In
여기서, 구성 데이터는 기능 유닛들(113)의 동작 코드(OP code), 기능 유닛들(113) 간의 연결 정보 등에 관한 데이터이다. 한편, 스케줄링부(220)에서 생성되는 구성 데이터에 관해서는 이하의 도 5에서 보다 상세하게 설명하도록 한다.Here, the configuration data is data about an operation code (OP code) of the
430 단계에서, 컴파일러(200)의 결정부(230)는 스케줄링 결과에 기초하여 생성된 구성 데이터를 구성 메모리(130)의 영역들에 저장하기 위한 메모리 매핑 방식을 결정한다.In
여기서, 결정부(230)에서 결정된 메모리 매핑 방식은, 구성 메모리(130)의 적어도 하나의 행(row)에, 적어도 1 이상의 사이클들에서 처리될 상기 구성 데이터를 저장하기 위한 방식일 수 있다. 예를 들어, 결정부(230)는 구성 메모리(130)의 모든 행들 각각에 1 사이클에서 처리될 구성 데이터가 저장되도록 메모리 매핑 방식을 결정할 수 있다. 또는, 결정부(230)는 구성 메모리(130)의 모든 행들 각각에 적어도 2 사이클들에서 처리될 구성 데이터들이 저장되도록 메모리 매핑 방식을 결정할 수 있다. 나아가서, 결정부(230)는 구성 메모리(130)의 일부 행들 각각에는 1 사이클에서 처리될 구성 데이터가 저장되고 나머지 일부 행들 각각에는 2 이상의 사이클에서 처리될 구성 데이터들이 저장되도록 메모리 매핑 방식을 결정할 수 있다. 즉, 결정부(230)에서 결정된 메모리 매핑 방식은 어느 하나의 경우로 제한되지 않는다.Here, the memory mapping method determined by the
특히, 결정부(230)는 재구성 가능 프로세서(100)에 포함된 전체의 기능 유닛들(113) 중 일부가, 루프의 인접한 사이클들에서 활성화될 경우, 어느 하나의 메모리 매핑 방식을 결정할 수 있다.In particular, when some of the entire
본 실시예에서 따르면, 결정부(230)는 각각의 사이클에 대한 구성 데이터를 구성 메모리(130)에 저장하기 위하여, 각각의 사이클마다 제 1 메모리 매핑 방식 내지 제 4 메모리 매핑 방식 중 어느 하나를 결정한다.According to the present embodiment, the
도 5는 본 발명의 일 실시예에 따라, 컴파일러(200)의 스케줄링부(220)에서 생성된 구성 데이터를 도시한 도면이다.5 is a diagram illustrating configuration data generated by the
스케줄링부(220)는 스케줄링 결과, 매 사이클들에서 스케줄링된 기능 유닛들(113)의 그룹들 각각에서 처리될 구성 데이터 비트들을 생성한다.As a result of the scheduling, the
예를 들어, 그룹 A의 기능 유닛들(113)에 대한 구성 데이터 비트들에는, 동작 코드(OP code)의 비트들, 그룹 A의 기능 유닛들(113)의 연결 관계들(interconnections)에 관한 인트라 그룹 연결들(intra group connections)에 관한 비트들, 그룹 A에 대한 전용(dedicated) 레지스터 파일에 관한 전용 레지스터(dedicated register) 비트들, 및 그룹 A와 다른 그룹들의 기능 유닛들(113)의 연결 관계들에 관한 인터 그룹 연결들(inter group connections)에 관한 비트들이 포함될 수 있으나, 이제 한정되지 않는다.For example, in the configuration data bits for the
또한, 스케줄링부(220)에서 생성된 전체의 구성 데이터 비트들 중, 마지막 비트들에는, 복수의 그룹들이 공유(share)하는 전역 레지스터 파일에 관한 전역 공유(globally shared) 비트들이 포함될 수 있다.In addition, among all the configuration data bits generated by the
스케줄링부(220)는 본 실시예에 따른 메모리 매핑 방식을 적용하기 위하여, 위와 같은 구성 데이터 비트들에서, 그룹들 각각에 대한 구성 데이터에 전역(global) 레지스터 파일의 비트들이 포함되도록 구성 데이터를 재구성(reorganize)한다.In order to apply the memory mapping method according to the present embodiment, the
이하에서는, 메모리 매핑 방식의 결정 과정 및 메모리 매핑 방식들의 유형들에 대해서 보다 상세하게 설명하도록 한다.Hereinafter, a process of determining a memory mapping method and types of memory mapping methods will be described in more detail.
도 6은 본 발명의 일 실시예에 따른, 컴파일러(200)의 결정부(230)에서 메모리 매핑 방식을 결정하는 과정을 도시한 흐름도이다.6 is a flowchart illustrating a process of determining a memory mapping method by the
610 단계에서, 결정부(230)는 재구성 가능 프로세서(100)의 아키텍처 및 구성 메모리(130)의 사양에 기초하여, 구성 데이터에 대한 규칙적 인코딩(regular encoding)이 가능한지 여부를 판단한다.In
620 단계에서, 결정부(230)는 610 단계에서 규칙적 인코딩이 가능한 것으로 판단된 경우, 스케줄링 결과에 기초하여 루프의 인접한 사이클들에서 스케줄링된 기능 유닛들(113)의 그룹들이 동일한지 여부를 판단한다.In
630 단계에서, 결정부(230)는 재구성 가능 프로세서(100)의 아키텍처 및 구성 메모리(130)의 사양에 기초하여, 기능 유닛들(113)에 구비된 버퍼들에 의한 버퍼링의 이용이 가능한지 여부를 판단한다.In
640 단계에서, 결정부(230)는 버퍼링의 이용이 가능하지 않은 경우, 제 1 메모리 매핑 방식을 결정한다.In
650 단계에서, 결정부(230)는 버퍼링의 이용이 가능한 경우, 제 1 메모리 매핑 방식 및 제 4 메모리 매핑 방식을 함께 결정한다.In
660 단계에서, 결정부(230)는 앞서 620 단계에서 스케줄링된 기능 유닛들(113)의 그룹들이 동일하지 않은 것으로 판단된 경우, 제 2 메모리 매핑 방식을 결정한다.In
670 단계에서, 결정부(230)는 앞서 610 단계에서 규칙적 인코딩이 가능하지 않은 것으로 판단된 경우, 기능 유닛들(113)에 구비된 버퍼들에 의한 버퍼링의 이용이 가능한지 여부를 판단한다.In
680 단계에서, 결정부(230)는 앞서 670 단계에서 버퍼링의 이용이 가능하지 않은 것으로 판단된 경우, 제 3 메모리 매핑 방식을 결정한다.In
690 단계에서, 결정부(230)는 앞서 670 단계에서 버퍼링의 이용이 가능한 것으로 판단된 경우, 제 3 메모리 매핑 방식 및 제 4 메모리 매핑 방식을 함께 결정한다.In
도 7은 본 발명의 일 실시예에 따른 제 1 메모리 매핑 방식을 설명하기 위한 도면이다.7 is a diagram for describing a first memory mapping method according to an embodiment of the present invention.
도 7을 참고하면, 제 1 메모리 매핑 방식은 도 6의 640 단계 또는 650 단계에서 결정된 메모리 매핑 방식이다.Referring to FIG. 7, the first memory mapping method is a memory mapping method determined in
스케줄링된 기능 유닛들(113)의 하나의 그룹이 4x2 CGRA(710)에 해당되는 경우, 기능 유닛 1(FU1) 내지 기능 유닛 8(FU8)에 대한 사이클 0의 구성 데이터는 구성 메모리(130)의 8개의 필드들에 각각 균등하게 매핑될 수 있다. 즉, 사이클 0의 구성 데이터는 동일한 인코딩 포맷(encoding format)으로 규칙적 인코딩을 통해 구성 메모리(130)의 8개의 필드들에 매핑될 수 있다.When one group of scheduled
다만, 구성 메모리(130)의 8개의 필드들이 존재할 경우라면, 4x2 CGRA(710)에 대한 메모리 매핑 방식은 구성 메모리(130)의 하나의 행(row)에 하나의 사이클(사이클 0)에 대한 구성 데이터가 매핑될 수 밖에 없을 수 있다.However, if there are 8 fields of the
하지만, 스케줄링된 기능 유닛들(113)의 하나의 그룹이 4x1 CGRA(720) 및 2x1 CGRA(730)에 해당되는 경우에는, 구성 메모리(130)의 하나의 행에, 적어도 2 이상의 사이클들에서 처리될 구성 데이터가 매핑될 수 있다. 다만, 다른 일 실시예에 따르면, 구성 메모리(130)의 하나의 행에는, 1 사이클에서 처리될 구성 데이터가 매핑될 수도 있다.However, when one group of the scheduled
스케줄링된 기능 유닛들(113)의 하나의 그룹이 4x1 CGRA(720)에 해당되는 경우, 기능 유닛 1(FU1) 내지 기능 유닛 4(FU4)에 대한 사이클 0의 구성 데이터는 구성 메모리(130)의 처음 4개의 필드들에 각각 균등하게 매핑될 수 있다. 또한, 기능 유닛 1(FU1) 내지 기능 유닛 4(FU4)에 대한 사이클 1의 구성 데이터는 구성 메모리(130)의 나머지 4개의 필드들에 각각 균등하게 매핑될 수 있다.When one group of the scheduled
스케줄링된 기능 유닛들(113)의 하나의 그룹이 2x1 CGRA(730)에 해당되는 경우, 기능 유닛 1(FU1) 및 기능 유닛 2(FU2)에 대한 사이클 0의 구성 데이터는 구성 메모리(130)의 처음 2개의 필드들에 각각 균등하게 매핑되고, 사이클 1의 구성 데이터는 구성 메모리(130)의 다음 2개의 필드들에 각각 균등하게 매핑되고, 사이클 2의 구성 데이터는 구성 메모리(130)의 그 다음 2개의 필드들에 각각 균등하게 매핑되고, 사이클 3의 구성 데이터는 구성 메모리(130)의 마지막 2개의 필드들에 각각 균등하게 매핑될 수 있다.If one group of the scheduled
따라서, 제 1 메모리 매핑 방식에 따르면, CGRA 모드에 대한 스케줄링부(220)의 스케줄링 결과, 일부의 기능 유닛들(113)만이 CGRA 모드에서 활성화될 경우에는, 구성 메모리(130)의 하나의 행에, 적어도 1 이상의 사이클들에서 처리될 구성 데이터가 함께 매핑될 수 있으므로, 구성 메모리(130)의 사용을 최적화시킬 수 있다.Accordingly, according to the first memory mapping method, as a result of the scheduling of the
도 8은 본 발명의 일 실시예에 따른 제 1 메모리 매핑 방식을 적용하기 위한 재구성 가능 프로세서(100)의 아키텍처를 설명하기 위한 도면이다.FIG. 8 is a diagram for describing an architecture of a
제 1 메모리 매핑 방식은 도 8에 도시된 구성 메모리(810), 멀티플렉서들(820) 및 기능 유닛들(830)과 같은 아키텍처에 대해 적용될 수 있다. 즉, 기능 유닛들(113)의 하나의 그룹만이 반복적으로 활성화되도록 스케줄링된 경우라면, 멀티플렉서들(820)에 의한 구성 메모리(810) 및 기능 유닛들(830)의 멀티플렉싱 관계에 따라, 기능 유닛들(830)은 구성 메모리(810)의 하나의 행에 존재하는 여러 열들(columns)로부터 동시에 구성 데이터를 로딩할 수 있는 아키텍처이므로, 제 1 메모리 매핑 방식이 적용될 수 있다.The first memory mapping method may be applied to an architecture such as the
도 9는 본 발명의 일 실시예에 따른 4x1 CGRA 모드에 대한 제 2 메모리 매핑 방식을 설명하기 위한 도면이다.9 is a diagram for explaining a second memory mapping method for a 4x1 CGRA mode according to an embodiment of the present invention.
도 9를 참고하면, 제 2 메모리 매핑 방식은 도 6의 660 단계에서 결정된 메모리 매핑 방식이다. 제 2 메모리 매핑 방식은 서로 다른 기능 유닛들(113)의 그룹들(4x1 CGRA)이 교차하여(interleave) 활성화되도록 스케줄링된 경우에 적용될 수 있다.Referring to FIG. 9, the second memory mapping method is the memory mapping method determined in
제 2 메모리 매핑 방식에 따르면, 구성 메모리(810)에 매핑될 각각의 사이클들에 대한 구성 데이터 사이에 현재 사이클을 식별하기 위한 플래그 비트(flag bit)를 삽입한다. 예를 들어, 도 9의 S는 스톱 비트(stop bit)로서, 스톱 비트 S는 바로 이전의 필드와 바로 이후의 필드는 서로 다른 사이클들에 대한 구성 데이터라는 점을 식별해주는 비트이다. 그리고, 9의 C는 컨티뉴 비트(continue bit)로서, 컨티뉴 비트 C는 바로 이전의 필드와 바로 이후의 필드는 동일한 사이클에 대한 구성 데이터라는 점을 식별해주는 비트이다.According to the second memory mapping method, a flag bit for identifying a current cycle is inserted between configuration data for each cycle to be mapped to the
즉, 구성 메모리(810)의 하나의 행이 기능 유닛들(113)에 로딩될 경우, 기능 유닛들(113)은 플래그 비트를 통해 각각의 사이클에서의 구성 데이터를 식별하여 처리할 수 있다.That is, when one row of the
사이클 0(910)에서는, 기능 유닛 1 내지 기능 유닛 4가 활성화되도록 기능 유닛들(113)이 스케줄링될 수 있다. 그리고, 사이클 1(920)에서는, 기능 유닛 5 내지 기능 유닛 8이 활성화되도록 기능 유닛들(113)이 스케줄링될 수 있다. 또한, 사이클 2(930)에서는, 다시 기능 유닛 1 내지 기능 유닛 4가 활성화되도록 기능 유닛들(113)이 스케줄링될 수 있다.In
사이클 0(910)에 대한 구성 데이터는, 구성 메모리(130)의 한 행에서 처음 4개의 필드들에 매핑될 수 있다. 즉, 스케줄링부(220)는, 구성 메모리(130)의 2번째 필드의 마지막 비트(또는 3번째 필드의 처음 비트)에 컨티뷰 비트를 삽입하고, 4번째 필드의 마지막 비트(또는 5번째 필드의 처음 비트)에 스탑 비트를 삽입함으로써, 구성 데이터를 생성할 수 있다.The configuration data for
사이클 1(920)에 대한 구성 데이터는, 구성 메모리(130)의 한 행에서 다음 4개의 필드들에 매핑될 수 있다. 즉, 스케줄링부(220)는, 구성 메모리(130)의 6번째 필드의 마지막 비트(또는 7번째 필드의 처음 비트)에 컨티뷰 비트를 삽입하고, 8번째 필드의 마지막 비트에 스탑 비트를 삽입함으로써, 구성 데이터를 생성할 수 있다.The configuration data for
한편, 사이클 2(930)에 대한 구성 데이터도, 사이클 0(910) 또는 사이클 1(920)의 구성 데이터와 유사한 방식으로 구성 메모리(130)에 매핑될 수 있다.Meanwhile, the configuration data for the
즉, 결정부(230)는 서로 다른 기능 유닛들(113)의 그룹들이 교차하여(interleave) 활성화되도록 스케줄링된 경우, 위와 같은 제 2 메모리 매핑 방식을 결정할 수 있다.That is, when the groups of different
도 10은 본 발명의 일 실시예에 따른 2x1 CGRA 모드에 대한 제 2 메모리 매핑 방식을 설명하기 위한 도면이다.10 is a diagram for explaining a second memory mapping method for a 2x1 CGRA mode according to an embodiment of the present invention.
도 10을 참고하면, 2x1 CGRA 모드에 대한 제 2 메모리 매핑 방식은 도 9의 4x1 CGRA 모드에 대한 메모리 매핑 방식과 유사하므로, 자세한 설명은 생략하도록 한다. 제 2 메모리 매핑 방식은 서로 다른 기능 유닛들(113)의 그룹들(2x1 CGRA)이 교차하여(interleave) 활성화되도록 스케줄링된 경우에 적용될 수 있다.Referring to FIG. 10, since the second memory mapping method for the 2x1 CGRA mode is similar to the memory mapping method for the 4x1 CGRA mode of FIG. 9, a detailed description will be omitted. The second memory mapping method may be applied when the groups (2x1 CGRA) of different
다만, 도 10에 도시된 2x1 CGRA 모드에 대한 제 2 메모리 매핑 방식은, 구성 메모리(130)의 한 행에서 2개의 필드들 단위로 사이클 0 내지 사이클 3(1010, 1020, 1030 및 1040)이 구분되므로, 컨티뷰 비트들은 사용되지 않고, 스톱 비트들만이 사용될 수 있다.However, in the second memory mapping method for the 2x1 CGRA mode shown in FIG. 10,
도 11은 본 발명의 일 실시예에 따른 제 3 메모리 매핑 방식을 설명하기 위한 도면이다.11 is a diagram for describing a third memory mapping method according to an embodiment of the present invention.
도 11을 참고하면, 제 3 메모리 매핑 방식은 도 6의 680 단계에서 결정된 메모리 매핑 방식이다. 제 3 메모리 매핑 방식은 구성 메모리(1110)의 각각의 필드의 사이즈가 서로 다를 경우에 적용될 수 있다. 다시 말하면, 제 3 메모리 매핑 방식은 불규칙적 인코딩의 경우에 적용될 수 있다.Referring to FIG. 11, the third memory mapping method is the memory mapping method determined in
예를 들어, 필드 1(1120)은 15 비트를 갖고, 필드 2(1130)는 19 비트를 갖는 것으로 가정한다. 필드 1(1120)에는 동작 코드에 관한 비트들 op에 4비트가 할당되고, 레지스터 파일에 관한 비트들 s0 및 s1 각각에 3비트씩이 각각 할당되고, 기능 유닛들(113) 간의 연결 관계에 관한 비트들 trn0 및 trn1 각각에 2비트 및 3비트가 각각 할당되는 것으로 가정한다.For example, assume that
필드 2(1130)에는 동작 코드에 관한 비트들 op에 4비트가 할당되고, 레지스터 파일에 관한 비트들 s0, s1 및 s2 각각에 3비트, 4비트 및 3비트가 각각 할당되고, 기능 유닛들(113) 간의 연결 관계에 관한 비트 trn0 및 trn1 각각에 1비트 및 4비트가 각각 할당되는 것으로 가정한다.In the
사이클 0(1140)에서, 기능 유닛 1(FU1)은 필드 1(1120)에 매핑되고, 기능 유닛 2(FU2)는 필드 2(1130)에 매핑되므로, 기능 유닛 1(FU1) 및 기능 유닛 2(FU2)의 사이클 0(1140)에 대한 구성 데이터가 손실되는 비트 없이 구성 메모리(1110)에 매핑될 수 있다.In cycle 0 (1140), functional unit 1 (FU1) is mapped to field 1 (1120), functional unit 2 (FU2) is mapped to field 2 (1130), so functional unit 1 (FU1) and functional unit 2 ( The configuration data for the
이와 달리, 사이클 1(1150)에서, 기능 유닛 1(FU1)은 필드 2(1130)에 매핑되고, 기능 유닛 2(FU2)는 필드 1(1120)에 매핑되어야 할 것이다.In contrast, in
필드 2(1130)는 19 비트이므로, 필드 1(1120)의 15 비트의 구성 데이터가 모두 매핑될 수 있다.Since field 2 (1130) is 19 bits, all 15 bits of configuration data of field 1 (1120) can be mapped.
하지만, 필드 1(1120)은 15 비트이므로, 필드 2(1130)의 19 비트의 구성 데이터가 모두 매핑될 수 있다.However, since field 1 (1120) is 15 bits, all 19 bits of configuration data of field 2 (1130) may be mapped.
따라서, 제 3 메모리 매핑 방식은, 예를 들어, 필드 1(1120)에는 필드 2(1130)의 19 비트의 구성 데이터에서 비트들 s1 및 s2의 일부 구성 데이터만이 매핑되고, 비트 trn1은 매핑되지 않는 불규칙적 인코딩을 이용하여, 사이클 1(1150)의 구성 데이터를 구성 메모리(1110)에 매핑할 수 있다.Therefore, in the third memory mapping scheme, for example, only some of the configuration data of bits s1 and s2 in the 19 bits of the configuration data of the
또 다른 예를 들면, 제 3 메모리 매핑 방식은, 예를 들어, 필드 1(1120)에는 필드 2(1130)의 19 비트의 구성 데이터에서 비트 s2는 매핑되지 않고, 비트들 s1 및 trn1의 일부 구성 데이터만이 매핑되는 불규칙적 인코딩을 이용하여, 사이클 1(1150)의 구성 데이터를 구성 메모리(1110)에 매핑할 수 있다.As another example, in the third memory mapping method, for example, in the field 1 (1120), the bit s2 in the 19-bit configuration data of the field 2 (1130) is not mapped, and some configurations of bits s1 and trn1 The configuration data of
즉, 제 3 메모리 매핑 방식은, 구성 데이터가 매핑될 구성 메모리(1110)의 필드들의 사이즈들이 서로 다를 때 또는 각 사이클들에서의 구성 데이터의 사이즈들이 서로 다를 때, 불규칙적 인코딩으로 구성 데이터를 매핑하는 방식이다.In other words, the third memory mapping method maps the configuration data with irregular encoding when the sizes of the fields of the
도 12는 본 발명의 일 실시예에 따른 제 4 메모리 매핑 방식을 설명하기 위한 도면이다.12 is a diagram for describing a fourth memory mapping method according to an embodiment of the present invention.
도 12를 참고하면, 제 4 메모리 매핑 방식은 도 6의 650 단계 또는 690 단계에서 결정된 메모리 매핑 방식이다. 제 4 메모리 매핑 방식은 프로세서 코어(1220)의 기능 유닛들(113)에 구비된 버퍼들(1225)에 의한 버퍼링의 이용이 가능할 경우에 적용될 수 있다. 특히, 제 4 메모리 매핑 방식은 다른 메모리 매핑 방식들과 함께 적용될 수 있다.Referring to FIG. 12, the fourth memory mapping method is a memory mapping method determined in
구성 메모리(1210)에 매핑된 구성 데이터는, 기능 유닛 1(FU1) 내지 기능 유닛 4(FU4) 각각에 구비된 19비트의 버퍼들(1225)에 의한 버퍼링의 이용이 가능할 수 있다.The configuration data mapped to the
버퍼링의 이용이 가능한 경우, 기능 유닛 1(FU1)에 대한 15비트의 구성 데이터는 기능 유닛 1(FU1)에 구비된 19비트의 버퍼(1225)에 버퍼링될 것이다. 하지만, 버퍼(1225)의 사이즈가 기능 유닛 1(FU1)에 대한 구성 데이터의 사이즈보다 크다. 따라서, 제 4 메모리 매핑 방식에 따르면, 기능 유닛 1(FU1)에 대한 구성 데이터에 대하여 4비트의 패딩 비트들이 삽입되도록, 기능 유닛 1(FU1)에 대한 구성 데이터가 매핑된다.When buffering is available, the 15-bit configuration data for the functional unit 1 (FU1) will be buffered in the 19-
마찬가지로, 버퍼링의 이용이 가능한 경우, 제 4 메모리 매핑 방식에 따라, 기능 유닛 3(FU3)에 대한 구성 데이터 및 기능 유닛 4(FU4)에 대한 구성 데이터 각각에 대하여 7비트의 패딩 비트들 및 2비트의 패딩 비트들이 각각 삽입되도록, 기능 유닛 3(FU3)에 대한 구성 데이터 및 기능 유닛 4(FU4)에 대한 구성 데이터가 매핑된다.Similarly, when buffering is available, 7 bits of padding bits and 2 bits for each of the configuration data for the functional unit 3 (FU3) and the configuration data for the functional unit 4 (FU4) according to the fourth memory mapping method. The configuration data for the functional unit 3 (FU3) and the configuration data for the functional unit 4 (FU4) are mapped so that the padding bits of are respectively inserted.
하지만, 기능 유닛 2(FU2)에 대한 구성 데이터는 19비트로서 버퍼(1225)의 사이즈와 동일하므로, 패딩 비트 없이 기능 유닛 4(FU4)에 대한 구성 데이터가 매핑된다.However, since the configuration data for the functional unit 2 (FU2) is 19 bits and is the same as the size of the
이제까지, 본 실시예에 따른 메모리 매핑 방식들로서 제 1 메모리 매핑 방식 내지 제 4 메모리 매핑 방식을 설명하였다. 하지만, 본 실시예가 적용될 수 있는 메모리 매핑 방식은 이 밖에도 다양하게 존재할 수 있으며, 결정부(230)는 제 1 메모리 매핑 방식 내지 제 4 메모리 매핑 방식과, 이 밖의 다양한 메모리 매핑 방식들을 이용하여 구성 데이터를 구성 메모리(도 1의 130)에 매핑할 수 있다.So far, the first to fourth memory mapping methods have been described as memory mapping methods according to the present embodiment. However, there may be various other memory mapping methods to which the present embodiment can be applied, and the
즉, 재구성 가능 프로세서(100)의 구성 메모리(130)의 사용을 최적화하는 방법에 따르면, 재구성 가능 프로세서(100)의 아키텍처 및 구성 메모리(130)의 사양에 기초하여, 구성 메모리(130)의 하나의 행에 적어도 1 이상의 사이클들에서 처리될 구성 데이터를 매핑하기 위한 다양한 메모리 매핑 방식들을 플렉서블(flexible)하게 결정함으로써, 구성 메모리(130)의 메모리 공간을 보다 효율적으로 사용할 수 있다.That is, according to the method of optimizing the use of the
한편, 상술한 본 발명의 실시예들은 컴퓨터에서 실행될 수 있는 프로그램으로 작성 가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다. 또한, 상술한 본 발명의 실시예에서 사용된 데이터의 구조는 컴퓨터로 읽을 수 있는 기록매체에 여러 수단을 통하여 기록될 수 있다. 상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드 디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등)와 같은 저장매체를 포함한다.Meanwhile, the above-described embodiments of the present invention can be written as a program that can be executed on a computer, and can be implemented in a general-purpose digital computer that operates the program using a computer-readable recording medium. Further, the structure of the data used in the above-described embodiment of the present invention can be recorded on a computer-readable recording medium through various means. The computer-readable recording medium includes a storage medium such as a magnetic storage medium (for example, a ROM, a floppy disk, a hard disk, etc.) and an optical reading medium (for example, a CD-ROM, a DVD, etc.).
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far, the present invention has been looked at around its preferred embodiments. Those of ordinary skill in the art to which the present invention pertains will be able to understand that the present invention can be implemented in a modified form without departing from the essential characteristics of the present invention. Therefore, the disclosed embodiments should be considered from an illustrative point of view rather than a limiting point of view. The scope of the present invention is shown in the claims rather than the above description, and all differences within the scope equivalent thereto should be construed as being included in the present invention.
10: 컴퓨팅 장치 20: 컴퓨팅 장치
100: 재구성 가능 프로세서 110: 프로세서 코어
113: 기능 유닛들(FUs) 120: 메인 메모리
130: 구성 메모리 200: 컴파일러
210: 분석부 220: 스케줄링부
230: 결정부10: computing device 20: computing device
100: reconfigurable processor 110: processor core
113: functional units (FUs) 120: main memory
130: configuration memory 200: compiler
210: analysis unit 220: scheduling unit
230: decision part
Claims (20)
상기 재구성 가능 프로세서의 아키텍처 및 상기 구성 메모리의 사양에 기초하여 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석하는 단계;
상기 분석된 병렬성에 따라 상기 루프의 매 사이클에서 활성화될 기능 유닛들의 그룹들을 스케줄링함으로써 상기 매 사이클에 대한 구성 데이터를 생성하는 단계; 및
상기 스케줄링 결과에 기초하여 복수의 메모리 매핑 방식들 중 상기 생성된 구성 데이터를 상기 구성 메모리의 영역들에 저장하기 위한 메모리 매핑 방식을 결정하는 단계를 포함하며,
상기 결정하는 단계는,
상기 아키텍처 및 상기 구성 메모리의 사양에 기초하여 판단되는 상기 구성 데이터에 대한 규칙적 인코딩(regular encoding)이 가능한지 여부 및 상기 스케줄링 결과에 기초하여 판단되는 상기 루프의 인접한 사이클들에서 기능 유닛들의 그룹들이 동일한지 여부를 기반으로, 상기 복수의 메모리 매핑 방식들 중 상기 메모리 매핑 방식을 결정하는 방법.In the method of optimizing the use of configuration memory of a reconfigurable processor,
Analyzing the parallelism of loops of the program code based on the architecture of the reconfigurable processor and the specification of the configuration memory;
Generating configuration data for each cycle by scheduling groups of functional units to be activated in each cycle of the loop according to the analyzed parallelism; And
And determining a memory mapping method for storing the generated configuration data in regions of the configuration memory among a plurality of memory mapping methods based on the scheduling result,
The determining step,
Whether regular encoding of the configuration data determined based on the architecture and specifications of the configuration memory is possible, and whether groups of functional units are the same in adjacent cycles of the loop determined based on the scheduling result A method of determining the memory mapping method among the plurality of memory mapping methods based on whether or not.
상기 결정하는 단계는
상기 재구성 가능 프로세서에 포함된 전체의 상기 기능 유닛들 중 일부가 상기 루프의 인접한 사이클들에서 활성화될 경우, 상기 메모리 매핑 방식을 결정하는, 방법.The method of claim 1,
The determining step
When some of the entire functional units included in the reconfigurable processor are activated in adjacent cycles of the loop, determining the memory mapping scheme.
상기 결정하는 단계는
상기 규칙적 인코딩이 가능하고 상기 그룹들이 동일한 경우, 상기 인접한 사이클들에 대한 상기 구성 데이터를, 상기 구성 메모리의 하나의 행에 순차적으로 저장하는 제 1 메모리 매핑 방식을 결정하는, 방법.The method of claim 1,
The determining step
If the regular encoding is possible and the groups are the same, determining a first memory mapping scheme for sequentially storing the configuration data for the adjacent cycles in one row of the configuration memory.
상기 결정하는 단계는
상기 규칙적 인코딩이 가능하고 상기 그룹들이 동일하지 않은 경우, 상기 인접한 사이클들에 대한 상기 구성 데이터 및 구분 문자들을 상기 구성 메모리의 하나의 행에 순차적으로 저장하는 제 2 메모리 매핑 방식을 결정하는, 방법.The method of claim 1,
The determining step
If the regular encoding is possible and the groups are not the same, determining a second memory mapping scheme for sequentially storing the configuration data and delimiters for the adjacent cycles in one row of the configuration memory.
상기 결정하는 단계는
상기 규칙적 인코딩이 가능하지 않은 경우, 불규칙적 인코딩(irregular encoding)을 이용하여, 상기 인접한 사이클들에 대한 상기 구성 데이터를 상기 구성 메모리의 하나의 행에 순차적으로 저장하는 제 3 메모리 매핑 방식을 결정하는, 방법.The method of claim 1,
The determining step
If the regular encoding is not possible, determining a third memory mapping method for sequentially storing the configuration data for the adjacent cycles in one row of the configuration memory using irregular encoding, Way.
상기 결정하는 단계는
상기 기능 유닛들에 구비된 버퍼들에 의한 버퍼링의 이용이 가능한지 여부를 판단하는 단계를 더 포함하고,
상기 버퍼링이 가능한 경우, 상기 인접한 사이클들에 대한 상기 구성 데이터 및 패딩 비트들을 상기 구성 메모리의 하나의 행에 순차적으로 저장하는 제 4 메모리 매핑 방식을 결정하는, 방법.The method of claim 1,
The determining step
Further comprising the step of determining whether buffering by buffers provided in the functional units is available,
If the buffering is enabled, determining a fourth memory mapping scheme for sequentially storing the configuration data and padding bits for the adjacent cycles in one row of the configuration memory.
상기 생성하는 단계는
상기 그룹들 각각에 대한 상기 구성 데이터에 전역(global) 레지스터 파일이 포함되도록 상기 구성 데이터를 재구성(reorganize)하는, 방법. The method of claim 1,
The generating step
Reorganizing the configuration data such that a global register file is included in the configuration data for each of the groups.
상기 아키텍처는
상기 재구성 가능 프로세서에 포함된 상기 기능 유닛들의 개수, 상기 기능 유닛들 간의 연결 관계 및 상기 기능 유닛들과 상기 구성 메모리 간의 멀티플렉싱 관계에 대한 정보를 포함하는, 방법.The method of claim 1,
The above architecture is
And information on a number of the functional units included in the reconfigurable processor, a connection relationship between the functional units, and a multiplexing relationship between the functional units and the configuration memory.
상기 재구성 가능 프로세서의 아키텍처 및 상기 구성 메모리의 사양에 기초하여 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석하는 분석부;
상기 분석된 병렬성에 따라 상기 루프의 매 사이클에서 활성화될 기능 유닛들의 그룹들을 스케줄링함으로써 상기 매 사이클에 대한 구성 데이터를 생성하는 스케줄링부; 및
상기 스케줄링 결과에 기초하여 복수의 메모리 매핑 방식들 중 상기 생성된 구성 데이터를 상기 구성 메모리의 영역들에 저장하기 위한 메모리 매핑 방식을 결정하고, 상기 결정된 메모리 매핑 방식에 따라 상기 생성된 구성 데이터를 상기 구성 메모리에 저장하는 결정부를 포함하며,
상기 루프의 복수의 사이클에 대한 구성 데이터는 상기 구성 메모리의 하나의 열에 함께 매핑되는 것을 특징으로 하는 장치.
In the apparatus for optimizing the use of configuration memory of a reconfigurable processor,
An analysis unit that analyzes parallelism of loops of program codes based on the architecture of the reconfigurable processor and specifications of the configuration memory;
A scheduling unit generating configuration data for each cycle by scheduling groups of functional units to be activated in every cycle of the loop according to the analyzed parallelism; And
Based on the scheduling result, a memory mapping method for storing the generated configuration data in regions of the configuration memory is determined among a plurality of memory mapping methods, and the generated configuration data is determined according to the determined memory mapping method. It includes a determining unit to store in the configuration memory,
And the configuration data for a plurality of cycles of the loop are mapped together into one column of the configuration memory.
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