KR102168185B1 - 비주기적 신호가 입력되는 하베스트 회로를 포함하는 전자 장치 - Google Patents

비주기적 신호가 입력되는 하베스트 회로를 포함하는 전자 장치 Download PDF

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성균관대학교 산학협력단
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Abstract

본 발명은 적어도 하나의 모스펫(MOSFET)을 포함하는 파워 스테이지 블록 및 웨이크업 컨트롤 블록을 포함하고, 상기 적어도 하나의 모스펫을 제어하는 컨트롤 블록을 포함하며, 상기 웨이크업 컨트롤 블록은 비주기적으로 발생하는 신호를 입력으로 하고 인버터의 전류 싱킹(sinking) 과 전류 공급을 제한하는 전류 스타브드 인버터(current starved inverter) 회로 및 상기 전류 스타브드 인버터 회로의 출력을 입력으로 하고 상기 컨트롤 블록을 구성하는 전압 피크 디텍터(voltage peak detector)를 제어하기 위한 신호를 출력하는 적응적 바이어싱 인버터(adaptable biasing inverter) 회로를 포함하는 하베스트(harvest) 회로를 포함하는 전자 장치를 제공합니다.

Description

비주기적 신호가 입력되는 하베스트 회로를 포함하는 전자 장치{AN ELECTRONIC DEVICE INCLUDING A HARVEST CIRCUIT BEING INPUT APERIODIC SIGNAL}
본 발명은 비주기적인 신호로부터 에너지를 획득하는 하베스트 회로를 포함하는 전자 장치에 관한 것이다.
기존의 운동 에너지 하베스팅(harvesting)회로들은 주기적인 자극을 가해주고 주기적인 출력을 얻는 경우에만 초점을 맞추어 왔다. 그러나 실제 사람의 몸으로부터 에너지를 하베스트하는 경우 주기적인 출력 파형 뿐만 아니라, 비주기적이고 펄스(pulse)형태를 띄는 출력 파형이 나타날 수 있다.
한편, 최근 높은 에너지 밀도를 갖고 높은 전압을 출력하는 고성능 하베스터(harvester)들이 소개되고 있다. 따라서 이들 하베스터를 이용해 비주기적인 자극과 넓은 하베스터 출력 전압(VHRV)조건에서 에너지를 하베스트하는 방법에 대한 연구가 관심을 받고 있다.
한편, 최근 높은 전압에서 하베스터를 인터페이스한 연구들이 발표되었지만 이들은 고전압용 HV CMOS (NMOS+PMOS) 파워 스테이지를 이용해 구현되었다. 그러나 HV PMOS는 복잡하고 비효율적으로 고전압에서 구동되어야 하기 때문에 효율을 감소시키는 문제가 있다.
본 발명은 하베스터 출력 전압의 범위가 넓거나 하베스터 출력 파형이 다양한 형상(예를 들어 불연속적인 형상)을 가지더라도 에너지를 하베스트하여 배터리를 충전할 수 있는 하베스트 회로를 제공한다.
뿐만 아니라, 본 발명은 대기 상태에서 웨이크업 컨트롤 블록의 전력 소모를 최소화할 수 있는 웨이크업 컨트롤 블록의 구조를 제안한다.
본 발명은 적어도 하나의 모스펫(MOSFET)을 포함하는 파워 스테이지 블록 및 웨이크업 컨트롤 블록을 포함하고, 상기 적어도 하나의 모스펫을 제어하는 컨트롤 블록을 포함하는 하베스트(harvest) 회로를 포함하는 전자 장치를 제공한다.
일 실시예에 따르면, 상기 웨이크업 컨트롤 블록은 비주기적으로 발생하는 신호를 입력으로 하고 인버터의 전류 싱킹(sinking) 과 전류 공급을 제한하는 전류 스타브드 인버터(current starved inverter) 회로 및 상기 전류 스타브드 인버터 회로의 출력을 입력으로 하고 상기 컨트롤 블록을 구성하는 전압 피크 디텍터(voltage peak detector)를 제어하기 위한 신호를 출력하는 적응적 바이어싱 인버터(adaptable biasing inverter) 회로를 포함할 수 있다.
일 실시예에 따르면, 상기 웨이크업 컨트롤 블록은 비주기적으로 발생하는 신호의 노이즈를 제거하여 상기 전류 스타브드 인버터 회로로 노이즈가 제거된 신호를 전송하는 필터를 더 포함할 수 있다.
일 실시예에 따르면, 상기 적응적 바이어싱 인버터 회로는 상기 전류 스타브드 인버터 회로의 출력을 게이트단으로 공급받고 상기 전압 피크 디텍터를 제어하기 위한 신호를 출력하는 제1 CMOS, 인에이블 신호를 게이트단으로 공급받고 드레인단이 상기 전류 스타브드 인버터 회로의 출력단과 전기적으로 연결되는 제1 PMOS, 인에이블 신호를 게이트단으로 공급받고 드레인단이 상기 제1 CMOS를 구성하는 PMOS의 소스단과 전기적으로 연결되며 소스단이 상기 제1 PMOS의 소스단과 전기적으로 연결되는 제2 PMOS 및 게이트단이 상기 제1 PMOS의 소스단과 전기적으로 연결되고 드레인단은 상기 제1 CMOS를 구성하는 PMOS의 소스단과 전기적으로 연결되는 제3 PMOS를 포함할 수 있다.
일 실시예에 따르면, 상기 전류 스타브드 인버터 회로는 상기 비주기적으로 발생하는 신호를 게이트단으로 공급받고 출력단이 상기 적응적 바이어스 회로의 입력단과 전기적으로 연결되는 제2 CMOS, 드레인단 및 게이트단이 상기 제2 CMOS를 구성하는 NMOS의 소스단과 전기적으로 연결되는 제1 NMOS, 드레인단 및 게이트단이 상기 제2 CMOS를 구성하는 PMOS의 소스단과 전기적으로 연결되는 제4 PMOS 및 인에이블 신호를 게이트단으로 공급받고 드레인단이 상기 제4 PMOS의 소스단과 전기적으로 연결되는 제5 PMOS를 포함할 수 있다.
일 실시예에 따르면, 상기 파워 스테이지 블록은 게이트단으로 상기 컨트롤 블록으로부터 출력되는 제1 제어 신호를 공급받고 드레인단은 하베스터(harvester)의 출력단과 전기적으로 연결되는 제2 NMOS, 게이트단으로 상기 컨트롤 블록으로부터 출력되는 제2 제어 신호를 공급받는 제3 NMOS, 상기 제2 NMOS의 드레인단과 상기 제3 NMOS의 드레인단 사이에 배치되는 인덕터, 게이트단으로 상기 컨트롤 블록으로부터 출력되는 제3 제어 신호를 공급받고, 드레인단은 상기 제3 NMOS의 드레인단과 전기적으로 연결되며, 소스단은 하베스트 회로를 통해 수확된 에너지가 저장되는 배터리와 전기적으로 연결되는 제4 NMOS 및 상기 컨트롤 블록으로부터 출력되는 제4 제어 신호에 의해 스위칭되는 스위치를 통해 상기 배터리와 선택적으로 연결되는 커패시터를 포함할 수 있다.
일 실시예에 따르면, 상기 하베스터의 출력단 전압이 기설정된 문턱전압 미만인 경우, 상기 웨이크업 컨트롤 블록은 턴 온 되고, 상기 컨트롤 블록은 상기 제2 NMOS, 상기 제3 NMOS, 상기 제4 NMOS 및 상기 스위치가 턴 오프 되도록 상기 제1 제어 신호, 상기 제2 제어 신호, 상기 제3 제어 신호 및 상기 제4 제어 신호를 생성하는 제1 동작을 수행할 수 있다.
일 실시예에 따르면, 상기 전자 장치가 상기 제1 동작을 수행한 이후, 상기 하베스터의 출력단 전압이 상기 문턱전압 이상인 경우, 상기 웨이크업 컨트롤 블록은 턴 오프 되고, 상기 컨트롤 블록은 상기 스위치를 턴 온 시켜 프리차징 프로세스를 수행하며, 상기 프리차징 프로세스 종료 이후 상기 전압 피크 디텍터가 턴 온되는 제2 동작을 수행할 수 있다.
일 실시예에 따르면, 상기 전자 장치가 상기 제2 동작을 수행한 이후, 상기 컨트롤 블록은 상기 전압 피크 디텍터에서 피크 전압이 감지될 때까지 상기 제2 NMOS, 상기 제3 NMOS, 상기 제4 NMOS 및 상기 스위치가 턴 오프 되도록 상기 제1 제어 신호, 상기 제2 제어 신호, 상기 제3 제어 신호 및 상기 제4 제어 신호를 생성하는 제3 동작을 수행할 수 있다.
일 실시예에 따르면, 상기 전자 장치가 상기 제3 동작을 수행한 이후, 상기 전압 피크 디텍터에서 상기 피크 전압을 감지한 경우, 상기 컨트롤 블록은 상기 제3 NMOS가 턴 온 되도록 상기 제2 제어 신호를 생성하고, 상기 컨트롤 블록을 구성하는 전류 피크 디텍터를 턴 온 시키는 제4 동작을 수행할 수 있다.
일 실시예에 따르면, 상기 전자 장치가 상기 제4 동작을 수행한 이후, 상기 컨트롤 블록은 상기 제2 NMOS가 턴 온 되도록 상기 제1 제어 신호를 생성하는 제5 동작을 수행할 수 있다.
일 실시예에 따르면, 상기 전자 장치가 상기 제5 동작을 수행한 이후, 상기 전류 피크 디텍터가 피크 전류를 감지한 경우, 상기 컨트롤 블록은 상기 제2 NMOS 및 상기 제3 NMOS가 턴 오프 되도록 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하고, 상기 제4 NMOS가 턴 온 되도록 상기 제3 제어 신호를 생성하며, 상기 컨트롤 블록을 구성하는 역전류 디텍터를 턴 온 시키고, 배터리 차징 프로세스를 수행하는 제6 동작을 수행할 수 있다.
일 실시예에 따르면, 상기 전자 장치가 상기 제6 동작을 수행한 이후, 상기 역전류 디텍터가 역전류를 감지하는 경우, 상기 컨트롤 블록은 상기 제3 NMOS가 턴 온 되도록 상기 제2 제어 신호를 생성하고, 상기 제4 NMOS가 턴 오프 되도록 상기 제3 제어 신호를 생성하는 제7 동작을 수행할 수 있다.
본 발명에서 개시하고 있는 일 실시예에 따르면, 웨이크업 컨트롤 블록의 전력 소모를 감소시킴으로써 대기 상태에서 하베스트 회로의 에너지 효율을 향상시킬 수 있다. 뿐만 아니라, 본 발명에서 개시하고 있는 일 실시예에 따를 경우, 하베스트 전압이 불연속적인 경우에도 에너지 하베스트가 가능할 수 있으며, 파워 스테이지 블록을 NMOS만으로 구성함으로써 파워 스테이지의 구동 효율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 하베스트 회로의 구성을 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 웨이크업 컨트롤 블록의 구성을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 파워 스테이지 블록의 구성을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따라 1 사이클 동안 수행되는 파워 스테이지의 동작을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 파워 스테이지 동작의 흐름도를 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 전압 피크 디텍터의 구성 및 동작을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따라 하베스트 전압이 불연속적인 경우 시간 변화에 따른 전압 및 전류의 변화 특성을 나타낸 그래프이다.
도 8은 본 발명의 일 실시예에 따라 CK, PL, PD의 타이밍 신호의 변화 특성을 나타낸 그래프이다.
도 9는 본 발명의 일 실시예에 따라 집적 파워 스위치 버전이 제시된 하베스트 회로를 이용하는 경우 하베스트 효율을 나타낸 그래프이다.
도 10은 본 발명의 일 실시예에 따라 개별 소자 스위치 버전이 제시된 하베스트 회로를 이용하는 경우 하베스트 효율을 나타낸 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면을 참조하여 상세하게 설명하도록 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재 항목들의 조합 또는 복수의 관련된 기재 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급될 때에는 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 하베스트 회로의 구성을 나타낸 도면이다.
일 실시예에 따르면, 하베스트 회로(100)는 적어도 하나의 모스펫을 포함하는 파워 스테이지(110) 및 상기 적어도 하나의 모스펫을 제어하는 컨트롤 블록(120)을 포함할 수 있다. 다양한 실시예에 따르면 상기 컨트롤 블록(120)는 웨이크업 컨트롤 블록, 전압 피크 디텍터, 전류 피크 디텍터, 역전류 디텍터 및 상기 적어도 하나의 모스펫으로 드라이브 신호를 전송하는 게이트 드라이버를 포함할 수 있다.
일 실시예에 따르면, 하베스트 회로(100)는 하베스터(130)와 FBR(full bridge, 140)를 포함할 수 있다. 다양한 실시예에 따르면 하베스터(130)에 의해 수확되는 에너지는 FBR(140)과 파워 스테이지 블록(110)을 거쳐 배터리를 충전하는데 이용될 수 있다. 한편, 컨트롤 블록은 입력되는 비주기적 신호에 기초하여 파워 스테이지 블록(110)을 구성하는 스위치를 제어할 수 있으며, 이에 따라 하베스트 회로(100)가 동작할 수 있다.
다만, 비주기적 신호를 이용하여 컨트롤 블록(120)을 동작시키는 경우, 비주기성에 의해 컨트롤 블록에 의해 소모되는 전력이 증가할 수 있다. 따라서, 본 발명에서는 컨트롤 블록(120)을 웨이크 업 시키는 웨이크업 컨트롤 블록의 구성을 제안함으로써 컨트롤 블록에 의해 소모되는 전력을 최소화시킬 수 있다. 보다 상세한 웨이크업 컨트롤 블록의 구성은 도 2에 대한 설명으로 후술한다.
한편, 도 1에서 도시하고 있는 바와 같이 본 발명에 의해 구성된 파워 스테이지 블록(110)은 NMOS(n-channel metal oxide semiconductor)만으로 구성될 수 있다. 일 실시예에 따르면, 파워 스테이지 블록(110)이 NMOS만으로 구성되는 경우, 파워 스테이지 블록(110)에 레벨 시프터(level shifter)가 포함될 필요가 없다. 즉, 파워 스테이지 블록(110)에 PMOS(p-channel metal oxide semiconductor)가 포함되는 경우에는 파워 스테이지 블록(110)에 레벨 시프터가 포함될 필요가 없다. 보다 상세한 파워 스테이지 블록(110)의 구성 및 동작에 대해서는 도 3 내지 도 5에 대한 설명으로 후술한다.
도 2는 본 발명의 일 실시예에 따른 웨이크업 컨트롤 블록의 구성을 나타낸 도면이다.
일 실시예에 따르면, 웨이크업 컨트롤 블록(200)은 비주기적으로 발생하는 신호를 입력으로 하고 인버터의 전류 싱킹(sinking)과 전류 공급을 제한하는 전류 스타브드 인버터(current starved inverter) 회로(210) 및 상기 전류 스타브드 인버터 회로(210)의 출력을 입력으로 하고 상기 컨트롤 블록을 구성하는 전압 피크 디텍터(voltage peak detector)를 제어하기 위한 신호를 출력하는 적응적 바이어싱 인버터(adaptable biasing inverter) 회로(220)를 포함할 수 있다. 다양한 실시예에 따르면, 상기 상기 웨이크업 컨트롤 블록(220)은 비주기적으로 발생하는 신호의 노이즈를 제거하여 상기 전류 스타브드 인버터 회로(210)로 노이즈가 제거된 신호를 전송하는 필터(230)를 더 포함할 수 있다.
일 실시예에 따르면, 상기 웨이크업 컨트롤 블록(200)에 입력되는 하베스트 전압은 비주기적으로 발생할 수 있다. 예를 들어, 사람의 몸으로부터 에너지를 하베스트 하는 경우, 비주기적인 펄스 형태의 하베스트 전압이 웨이크업 컨트롤 블록(200)으로 입력될 수 있다.
일 실시에에 따르면, 임의적인 환경에서 하베스트 프로세스를 수행한다고 가정할 경우, 노이즈가 발생할 수 있다. 다양한 실시예에 따르면, 노이즈에 의해 생성되는 저전압의 펄스는 하베스트 프로세스의 동작을 저해할 수 있다. 따라서, 본 발명에서는 다이오드 스택을 포함하는 필터(230)를 통해 전류 스타브드 인버터에 노이즈가 제거된 하베스트 전압을 제공하고자 한다. 예를 들어, 상기 필터(230)를 구성하는 다이오드 스택은 5V 미만의 신호를 노이즈로 간주하여 필터링할 수 있다.
일 실시예에 따르면, 필터(230)에 전달되는 전압이 기설정된 문턱전압 미만인 경우, 전류 스타브드 인버터 회로(210)에 입력되는 입력 신호는 로우(low) 신호 일 수 있으며, 전류 스타브드 인버터 회로(210)에 의해 출력되는 출력 신호는 하이(high) 신호일 수 있다. 앞선 예를 인용하여 하베스트 전압이 5V 미만인 경우, 전류 스타브드 인버터 회로(210)의 입력 신호는 로우 신호일 수 있으며, 출력 신호는 하이 신호일 수 있다.
일 실시예에 따르면, 전류 스타브드 인버터 회로(210)의 출력은 적응적 바이어싱 인버터 회로(220)의 입력이 될 수 있다. 다양한 실시예에 따르면, 적응적 바이어싱 인버터 회로(220)에는 누설전류를 방지하기 위해 MW1 모스펫을 다이오드 형태로 사용하여 적응적 바이어싱 인버터 회로(220)를 VBAT-VDIO로 바이어스 시킬 수 있다. 적응적 바이어싱 인버터 회로(220)가 VBAT-VDIO로 바이어싱 되는 경우, 누설전류가 방지될 수 있으며 적응적 바이어싱 인버터 회로(220)의 출력(WUOUT)은 0V가 될 수 있다. 일 실시예에 따르면, VDIO는 적응적 바이어싱 인버터 회로(220)를 구성하는 모스펫의 게이트를 드라이브하기 위한 문턱전압일 수 있다.
일 실시예에 따르면, 필터(230)에 전달되는 전압이 상기 문턱전압 이상인 경우, 전류 스타브드 인버터 회로(210)에 입력되는 입력 신호는 하이 신호일 수 있으며, 전류 스타브드 인버터 회로(210)에 의해 출력되는 출력 신호는 로우 일 수 있다. 앞선 예를 인용하여 하베스트 전압이 5V 이상인 경우, 전류 스타브드 인버터 회로(210)의 입력 신호는 하이 신호일 수 있으며, 출력 신호는 로우 신호일 수 있다.
일 실시예에 따르면, 전류 스타브드 인버터 회로(210)의 출력이 로우 신호(예를 들어 VSS+VDIO)인 경우, 적응적 바이어싱 인버터 회로(220)의 출력은 하이 신호일 수 있다. 예를 들어, 적응적 바이어싱 인버터 회로(220)의 출력(WUOUT)은 VBAT-VDIO 일 수 있다
일 실시예에 따르면, 적응적 바이어싱 인버터 회로(220)의 출력이 하이 신호인 경우, 인에이블 신호(EN)는 0일 수 있다. 다양한 실시예에 따르면, 인에이블 신호가 0으로 입력됨으로써 전류 스타브드 인버터 회로(210)와 적응적 바이어싱 인버터 회로(220) 사이에 배치되는 CMOS(complementary metal oxide semiconductor)에 포함되는 MW4 모스펫이 VSS로 풀다운 될 수 있으며, 이에 따라 적응적 바이어싱 인버터 회로(220)의 바이어스 전압이 VBAT로 바뀌고 웨이크업 컨트롤 블록(200)이 동작을 멈출 수 있다.
일 실시예에 따르면, 웨이크업 컨트롤 블록(200)은 1 주기의 하베스트 동작 사이클이 종료되면 리셋 펄스가 1의 인에이블 신호를 입력할 때까지 동작하지 않을 수 있다. 다양한 실시예에 따르면, 웨이크업 컨트롤 블록(200)은 커플링 캐패시터(CWUC)를 제외하고는 저전압 소자만으로 구성될 수 있으며, 웨이크업 컨트롤 블록(200)은 전류 스타베이션(current starvation)이 적용된 전류 스타브드 인버터 회로(210)와 바이어스 변경이 가능한 적응적 바이어싱 인버터 회로(220)를 포함하여 회로가 구성됨으로써 액티브 상태에서 매우 작은 수준(예를 들어 피코(pico) 암페어 수준)의 전류만을 소모할 수 있다.
일 실시예에 따르면, 상기 적응적 바이어싱 인버터 회로(220)는 상기 전류 스타브드 인버터 회로(210)의 출력을 게이트단으로 공급받고 전압 피크 디텍터를 제어하기 위한 신호를 출력하는 제1 CMOS, 인에이블 신호를 게이트단으로 공급받고 드레인단이 상기 전류 스타브드 인버터 회로(210)의 출력단과 전기적으로 연결되는 제1 PMOS(MW3), 인에이블 신호를 게이트단으로 공급받고 드레인단이 상기 제1 CMOS를 구성하는 PMOS의 소스단과 전기적으로 연결되며 소스단이 상기 제1 PMOS(MW3)의 소스단과 전기적으로 연결되는 제2 PMOS(MW2) 및 게이트단이 상기 제1 PMOS(MW3)의 소스단과 전기적으로 연결되고 드레인단은 상기 제1 CMOS를 구성하는 PMOS의 소스단과 전기적으로 연결되는 제3 PMOS(MW1)를 포함할 수 있다.
다양한 실시예에 따르면, 상기 전류 스타브드 인버터 회로(210)는 비주기적으로 발생하는 신호를 게이트단으로 공급받고 출력단이 상기 적응적 바이어스 회로의 입력단과 전기적으로 연결되는 제2 CMOS, 드레인단 및 게이트단이 상기 제2 CMOS를 구성하는 NMOS의 소스단과 전기적으로 연결되는 제1 NMOS, 드레인단 및 게이트단이 상기 제2 CMOS를 구성하는 PMOS의 소스단과 전기적으로 연결되는 제4 PMOS 및 인에이블 신호를 게이트단으로 공급받고 드레인단이 상기 제4 PMOS의 소스단과 전기적으로 연결되는 제5 PMOS를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 파워 스테이지 블록의 구성을 나타낸 도면이다.
보다 구체적으로 도 3의 (a) 회로는 비주기적으로 하베스트 전압이 제공되고 고전압인 상황에서 하베스트가 가능한 파워 스테이지 블록의 회로도를 나타낸 도면이다. 다양한 실시예에 따르면, 파워 스테이지 블록은 도 3에 도시된 바와 같이 NMOS 만으로 구성될 수 있다. 한편, 도 3의 (b) 회로는 모스펫을 간소화된 스위치 형태로 나타낸 회로도이다. 일 실시예에 따르면, 도 3의 (b)에서 도시하고 있는 스위치를 도 2에서 설명한 웨이크업 컨트롤 블록이 제어할 수 있으며, 이에 따라 파워 스테이지 모듈이 하베스트 프로세스를 수행할 수 있다. 보다 구체적인 파워 스테이지 블록의 동작에 대해서는 도 4 및 도 5에 대한 설명에서 후술한다.
일 실시예에 따르면, 파워 스테이지 블록은 게이트단으로 상기 컨트롤 블록으로부터 출력되는 제1 제어 신호를 공급받고 드레인단은 하베스터(harvester)의 출력단(VIN)과 전기적으로 연결되는 제2 NMOS(M1), 게이트단으로 상기 컨트롤 블록으로부터 출력되는 제2 제어 신호를 공급받는 제3 NMOS(M2), 상기 제2 NMOS(M1)의 드레인단과 상기 제3 NMOS(M2)의 드레인단 사이에 배치되는 인덕터(L1), 게이트단으로 상기 컨트롤 블록으로부터 출력되는 제3 제어 신호를 공급받고, 드레인단은 상기 제3 NMOS(M2)의 드레인단과 전기적으로 연결되며, 소스단은 하베스트 회로를 통해 수확된 에너지가 저장되는 배터리와 전기적으로 연결되는 제4 NMOS(M3) 및 상기 컨트롤 블록으로부터 출력되는 제4 제어 신호에 의해 스위칭되는 스위치(D1)를 통해 상기 배터리와 선택적으로 연결되는 커패시터(C1)를 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따라 1 사이클 동안 수행되는 파워 스테이지의 동작을 나타낸 도면이다. 도 4에서 실선으로 표시된 스위치는 턴 온 된 스위치를 의미하며, 점선으로 표시된 스위치는 턴 오프된 스위치를 의미할 수 있다.
일 실시예에 따르면, 하베스트 회로를 구성하는 구성요소 중 웨이크업 컨트롤 블록만이 턴 온 될 수 있다. 다양한 실시예에 따르면, 웨이크업 컨트롤 블록은 파워 스테이지 블록을 구성하는 모든 스위치가 턴 오프 되도록 각 스위치를 제어할 수 있다. 즉, 이 경우 파워 스테이지 블록은 도 4의 (a)와 같이 구성될 수 있다.
일 실시예에 따르면, 하베스트 전압이 기설정된 문턱전압 이상인 경우, 웨이크업 컨트롤 블록은 턴 오프 될 수 있으며, 프리차지 펄스에 의해 VC 노드에서 양전위 검출 동작을 수행할 수 있다. 다양한 실시예에 따르면, 프리차지 프로세스가 종료되는 경우, 컨트롤 블록을 구성하는 전압 피크 디텍터가 턴 온 될 수 있다. 즉, 이 경우 파워 스테이지 블록은 도 4의 (b)와 같이 구성될 수 있다.
일 실시예에 따르면, 전압 피크 디텍터에 의해 하베스트 전압의 피크가 검출되는 경우, 웨이크업 컨트롤 블록은 파워 스테이지 블록을 구성하는 모든 스위치가 턴 오프 되도록 각 스위치를 제어할 수 있다. 즉, 이 경우 파워 스테이지 블록은 도 4의 (c)와 같이 구성될 수 있다.
일 실시예에 따르면, 하베스트 전압의 피크가 검출되는 경우, 웨이크업 컨트롤 블록은 파워 스테이지 블록을 구성하는 스위치 중 M2 스위치만을 턴 온 되도록 각 스위치를 제어할 수 있다. 다양한 실시예에 따르면, 프리차징에 의해 C1 커패시터에 저장된 에너지는 L1 인덕터로 전달될 수 있으며, 이에 따라 전류 피크 디텍터가 턴 온 될 수 있다. 즉, 이 경우 파워 스테이지의 블록은 도 4 (d)와 같이 구성될 수 있다.
일 실시예에 따르면, C1 커패시터에서 L1 인덕터로 에너지가 모두 전달되는 경우, 프리 휠링(free wheeling) 효과에 의해 VC 노드에서 음전위가 검출될 수 있다.이 경우 전류 피크 디텍터는 VC와 VSS를 비교함으로써 인덕터 전류의 피크를 감지할 수 있다. 다양한 실시예에 따르면, 웨이크업 컨트롤 블록은 이 경우 파워 스테이지 블록을 구성하는 스위치 중에서 D1 스위치와 M1 스위치만이 턴 온 되도록 각 스위치를 제어할 수 있다. 즉, 이 경우 파워 스테이지 블록은 도 4의 (e)와 같이 구성될 수 있다.
일 실시예에 따르면, 전류 피크 디텍터에 의해 전류 피크가 감지되면 역전류 디텍터를 턴 온 시키고, L1 인덕터에 저장된 에너지를 배터리로 전달할 수 있다. 다양한 실시예에 따르면, 턴 온 된 역전류 디텍터는 VL과 VBAT의 전위를 비교함으로써 역전류를 감지할 수 있다. 이 경우, 웨이크업 컨트롤 블록은 파워 스테이지 블록을 구성하는 스위치 중에서 M3 스위치만이 턴 온 되도록 각 스위치를 제어할 수 있다. 즉, 파워 스테이지 블록은 도 4의 (f)와 같이 구성될 수 있다.
일 실시예에 따르면, 역전류 디텍터에 의해 역전류가 감지되는 경우, 펄스 리셋을 통해 L1 인덕터의 양 단을 VSS에 연결시킴으로써 에너지를 방출할 수 있다. 따라서 이 경우 웨이크업 컨트롤 블록은 파워 스테이지 블록을 구성하는 스위치 중에서 M1 스위치만이 턴 온 되도록 각 스위치를 제어할 수 있다. 즉, 파워 스테이지 블록은 도 4의 (g)와 같이 구성될 수 있다.
일 실시예에 따르면, 에너지가 모두 방출된 이후 웨이크업 컨트롤 블록은 파워 스테이지 블록을 구성하는 모든 스위치를 턴 오프 시킬 수 있다. 다양한 실시예에 따르면, 에너지가 모두 방출된 이후에는 하베스트 회로를 구성하는 구성요소 중 웨이크업 컨트롤 블록만이 턴 온 되어 있는 대기 상태로 진입할 수 있다.
도 5는 본 발명의 일 실시예에 따른 파워 스테이지 동작의 흐름도를 나타낸 도면이다. 도 5에서 도시하고 있는 흐름도는 도 4에서 도시한 파워 스테이지 블록에 의해 수행될 수 있다.
일 실시예에 따르면, S505 동작에서 파워 스테이지 블록은 대기 모드에 있다가 특정 값을 가지는 가지는 하베스트 전압을 비주기적으로 수신할 수 있다. 다양한 실시예에 따르면, S510 동작에서 파워 스테이지 블록은 수신한 하베스트 전압이 기설정된 문턱전압 미만인지 여부를 확인할 수 있다. 예를 들어, 상기 문턱전압은 5V일 수 있다.
일 실시예에 따르면, 하베스트 전압이 5V 미만인 경우, S515 동작에서 웨이크업 컨트롤 블록은 액티브 상태를 유지할 수 있고, 웨이크업 컨트롤 블록은 파워 스테이지 블록을 구성하는 모든 스위치를 턴 오프하도록 제어하는 제1 동작을 수행할 수 있다.
일 실시예에 따르면, 하베스트 전압이 5V 이상인 경우, S520 동작에서 하베스트 회로는 프리차징을 수행할 수 있다. S525 동작에서 웨이크업 컨트롤 블록은 기설정된 펄스(예를 들어 1us의 펄스)를 생성할 수 있으며, 웨이크업 컨트롤 블록은 도 3에서 도시하고 있는 M4 스위치만이 상기 기설정된 펄스 동안 턴 온 되도록 제어하는 제2 동작을 수행할 수 있다.
일 실시예에 따르면, S530 동작에서 컨트롤 블록을 구성하는 전압 피크 디텍터가 전압 피크 감지를 시작할 수 있다. 다양한 실시예에 따르면, 전압 피크가 감지되지 않은 경우(즉, S535 동작에 의해 감지된 하베스트 전압이 전압 피크 미만인 경우), S540 동작을 통해 전압 피크 디텍터는 액티브 상태를 유지할 수 있으며, 웨이크업 컨트롤 블록은 파워 스테이지를 구성하는 모든 스위치가 턴 오프되도록 제어하는 제3 동작을 수행할 수 있다.
일 실시예에 따르면, S535 동작에서 전압 피크가 감지되는 경우(즉, 감지된 하베스트 전압이 전압 피크 이상인 경우), S545 동작을 통해 인덕터 차징 프로세스가 수행될 수 있다. 다양한 실시예에 따르면, 인덕터 차징 프로세스가 시작됨으로써 컨트롤 블록을 구성하는 전류 피크 디텍터가 턴 온 될 수 있다.
일 실시예에 따르면, 전류 피크 디텍터에 전류 피크가 감지되지 않은 경우(즉, S550 동작에 의해 감지된 인덕터 전류가 전류 피크 미만인 경우), S555 동작을 통해 전류 피크 디텍터는 액티브 상태를 유지할 수 있으며, 웨이크업 컨트롤 블록은 파워 스테이지를 구성하는 M1 스위치가 턴 온 되도록 제어하는 제4 동작을 수행할 수 있다.
일 실시예에 따르면, S550 동작에서 전류 피크가 감지되는 경우(즉, 인덕터 전류가 전류 피크 이상인 경우), S560 동작을 통해 프리 휠링 프로세스가 수행될 수 있다. 다양한 실시예에 따르면, S565 동작에서 VC 전압(도 4에서 도시하고 있는 VC를 의미함)이 0V 이상인 경우, S570 동작을 통해 전류 피크 디텍터는 액티브 상태를 유지할 수 있으며, 웨이크업 컨트롤 블록을 파워 스테이지를 구성하는 M1 스위치와 D1 스위치가 턴 온 되도록 제어하는 제5 동작을 수행할 수 있다.
일 실시예에 따르면, 프리 휠링 프로세스가 진행됨에 따라 VC 전압이 0V 이하가 되는 경우, S575 동작을 통해 배터리 차징 프로세스가 수행될 수 있다. 다양한 실시예에 따르면, S580 동작에서 인덕터 전압(VL) 전압이 배터리 전압(VBAT)을 초과하는 것으로 확인되는 경우, S585 동작을 통해 역전류 디텍터가 액티브 될 수 있으며, 웨이크업 컨트롤 블록은 파워 스테이지를 구성하는 M2 스위치와 M3 스위치가 턴 온 되도록 제어하는 제6 동작을 수행할 수 있다.
일 실시예에 따르면, S580 동작에서 인덕터 전압이 배터리 전압 이하라고 확인되는 경우, S590 동작을 통해 리셋 프로세스가 수행될 수 있다. 다양한 실시예에 따르면, S590 동작 이후 S595 동작을 통해 웨이크업 컨트롤 블록은 리셋 펄스를 생성할 수 있으며, 웨이크업 컨트롤 블록은 파워 스테이지를 구성하는 M1 스위치와 M2 스위치가 상기 리셋 펄스에 대응되는 시간 구간동안 턴 온 되도록 제어하는 제7 동작을 수행할 수 있다.
일 실시예에 따르면, S595 동작 이후 파워 스테이지는 다시 대기하는 S505 동작으로 회귀할 수 있다. 다양한 실시예에 따르면, 앞서 설명한 S505 동작부터 S595 동작까지의 동작이 파워 스테이지 블록이 1사이클 동안 수행하는 동작 프로세스 일 수 있다.
도 6은 본 발명의 일 실시예에 따른 전압 피크 디텍터의 구성 및 동작을 나타낸 도면이다.
일 실시예에 따르면, 전압 피크 디텍터는 도 6의 (a)에 나타난 것처럼 amplification inverter(AI), evaluation inverters(EI) 및 연쇄적으로 연결된 래치로 구성될 수 있다. 다양한 실시예에 따르면, 전압 피크 디텍터의 클락 생성기는 조절이 가능한 클락을 생성할 수 있다.
일 실시예에 따르면, 전압 피크 디텍터의 전류 소모를 제한하기 위해 AI에는 전류 스타베이션(current starvation)이 적용될 수 있고, EI에는 턴 온 시간을 줄이는 방식이 적용될 수 있다. 다양한 실시예에 따르면, 전압 피크 디텍터의 작동 사이클은 리셋, 증폭, 분석, 그리고 래치 업데이트의 페이즈로 구성될 수 있다.
일 실싱예에 따르면, 클락이 하인인 동안, 전압 피크 디텍터는 AI의 전달 게이트들을 턴 온 시킴으로써 리셋될 수 있다. 그러므로, 도 6의 (b)에서 도시하고 있는 바와 같이, 리셋 페이즈에서 AI는 스위칭 한계(VM)에 있는 반면, EI는 꺼져 있고 래치는 값을 저장할 수 있다. 다양한 실시예에 따르면, 클락에 하강 엣지가 나타나면 리셋이 끝나고 증폭 페이즈가 시작될 수 있다.
일 실시예에 따르면, 증폭 페이즈에서는 전압의 기울기가 연속적인 인버터들에 의해 증폭될 수 있다. 다양한 실시예에 따르면, 도 6의 (c)에서 도시하고 있는 바와 같이, EI는 계속해서 턴 오프 되어 있으며 래치의 피드백 경로는 열린 채로 유지될 수 있다.
일 실시예에 따르면, 클락(CK)에서 상승 엣지가 나타나기 전, 15 ns의 펄스(PL)가 생성되어 클락의 하이 주기와 약 2 ns정도가 겹쳐지면서 분석 페이즈가 시작될 수 있다. 다양한 실시예에 따르면, 분석 페이즈 중에는, 도 6의 (d)에서 도시하고 있는 바와 같이 EI가 턴 온 되고, EIOUT기울기가 증폭된 신호가 (0V, VBAT)의 디지털 신호로 EIOUT에 나타날 수 있다.
일 실시예에 따르면, 도 6의 (e)에서 도시하고 있는 바와 같이 래치 업데이트 페이즈에서는, PL의 마지막 5 ns중에 EIOUT이 펄스 신호 PD에 의해 래치로 전달되어, 클락 상승 엣지에 래치 값을 업데이트시킬 수 있으며, 이에 따라 동작 사이클이 종료될 수 있다. (즉, CK, PL, PD 신호가 모두 겹칠 수 있다)
도 7은 본 발명의 일 실시예에 따라 하베스트 전압이 불연속적인 경우 시간 변화에 따른 전압 및 전류의 변화 특성을 나타낸 그래프이다.
도 7에 따르면, 하베스트 소스(예를 들어 커패시터)에서 배터리로 에너지가 흐르는 과정은 전압 피크가 감지된 뒤 수 μs 내에 끝나는 것을 확인할 수 있다. 일 실시예에 따르면, 인간의 움직임에서 에너지를 얻는 하베스트 회로의 경우 일반적으로 ms 단위로 하베스트 회로가 동작할 수 있다. 따라서, 본 발명에 따를 경우, 불연속적일 뿐만 아니라 연속적으로 에너지를 하베스트 할 수 있다.
도 8은 본 발명의 일 실시예에 따라 CK, PL, PD의 타이밍 신호의 변화 특성을 나타낸 그래프이다.
일 실시예에 따르면, 하베스트 소스(예를 들어, 커패시터)가 충전되는 중에는 하베스트 전압(VHRV)은 양의 기울기를 가진다. 다양한 실시예에 따르면, 하베스트 전압이 피크 전압에 도달하면, 기생 손실과 누설 손실에 의하여 VHRV가 감소할 수 있다.
일 실시예에 따르면, 하베스트 전압의 기울기 변화는 래치의 출력을 토글시켜서 피크 전압이 감지될 수 있도록 만들 수 있다. 다양한 실시예에 따르면, 전류 스타베이션이 적용된 AI와 켜져 있는 시간이 제한되는 EI는 클락 사이클마다 오직 nA 수준의 전류만을 사용하는 전압 피크 디텍터를 구성할 수 있다.
일 실시예에 따르면, 전압 피크 디텍터는 는 고전압 커플링 커패시터를 제외하고는 저전압 소자들만을 이용하여 구성될 수 있다. 다양한 실시예에 따르면, 만약 한 클락 사이클에서 하베스트 전압의 변화량이 배터리 전압을 초과하는 경우, 커플링 커패시터의 아래 플레이트는 리셋 전달 게이트와 증폭기 인버터의 NMOS에 의하여 접지될 수 있다. 따라서, 본 발명에서 개시하고 있는 전압 피크 디텍터는 별다른 오버헤드 없이 고전압 방지(HV protection)가 가능할 수 있다. 한편, 전류 피크 디텍터와 역전류 디텍터에는 연속적인 비교기가 이용될 수 있다
도 9는 본 발명의 일 실시예에 따라 집적 파워 스위치 버전이 제시된 하베스트 회로를 이용하는 경우 하베스트 효율을 나타낸 그래프이며, 도 10은 본 발명의 일 실시예에 따라 개별 소자 스위치 버전이 제시된 하베스트 회로를 이용하는 경우 하베스트 효율을 나타낸 그래프이다.
보다 구체적으로 도 9의 (a)는 본 발명에 의해 제안된 파워 스테이지 하베스트 인터페이스가 FBR과 함께 3.3V 배터리를 충전할 때의 효율 곡선을 나타낸 것이며, 도 9의 (b)는 개방 회로(open circuit) 상태에 있는 하베스터의 에너지가 변하는 경우, 그에 따른 효율의 변화를 나타낸 것이고, 도 9의 (c)는 본 발명에서 제안하고 있는 하베스트 회로를 FBR과 비교했을 때 얻어지는 효율 향상도(%)를 나타낸 것이다.
도 9의 그래프를 통해 EHRV_IN이 33nJ(VHRV=11.5V)을 초과하는 경우 본 발명에서 제안하고 있는 하베스트 회로 구조에 따른 에너지 효율이 FBR에 따른 에너지 효율보다 높은 것을 확인할 수 있다. 예를 들어, EHRV_IN이 506nJ(VHRV=45V)인 경우, 본 발명에서 제안하고 있는 기술에 따르면 FBR과 비교해 607% 정도로 효율이 증가함을 확인할 수 있다.
도 10의 그래프는 본 발명에서 제안하고 있는 하베스트 회로를 동작시켜 3.3V 배터리를 충전하는 경우 효율을 FBR를 이용하여 배터리를 충전하는 경우의 효율과 비교한 그래프이다. 도 9의 그래프와 유사하게 도 10의 그래프에서도 EHRV_IN이 400nJ(VHRV=40V)을 초과하는 경우 본 발명에서 제안하고 있는 하베스트 회로 구조에 따른 충전 효율이 FBR에 따른 충전 효율보다 높은 것을 확인할 수 있다. 예를 들어 EHRV_IN이 9.8uJ(VHRV=195V)인 경우, 본 발명에서 제안하고 있는 기술에 따르면 FBR과 비교해 1367% 정도로 효율이 증가함을 확인할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 실행된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (12)

  1. 하베스트 회로(harvest circuit)를 포함하는 전자 장치에 있어서,
    상기 하베스트 회로는,
    적어도 하나의 모스펫(MOSFET)을 포함하는 파워 스테이지 블록; 및
    웨이크업 컨트롤 블록을 포함하고, 상기 적어도 하나의 모스펫을 제어하는 컨트롤 블록을 포함하며,
    상기 웨이크업 컨트롤 블록은
    비주기적으로 발생하는 신호를 입력으로 하고 인버터의 전류 싱킹(sinking) 과 전류 공급을 제한하는 전류 스타브드 인버터(current starved inverter) 회로 및
    상기 전류 스타브드 인버터 회로의 출력을 입력으로 하고 상기 컨트롤 블록을 구성하는 전압 피크 디텍터(voltage peak detector)를 제어하기 위한 신호를 출력하는 적응적 바이어싱 인버터(adaptable biasing inverter) 회로를 포함하는 것을 특징으로 하는,
    전자 장치.
  2. 제1항에 있어서,
    상기 웨이크업 컨트롤 블록은 비주기적으로 발생하는 신호의 노이즈를 제거하여 상기 전류 스타브드 인버터 회로로 노이즈가 제거된 신호를 전송하는 필터를 더 포함하는 것을 특징으로 하는,
    전자 장치.
  3. 제1항에 있어서,
    상기 적응적 바이어싱 인버터 회로는,
    상기 전류 스타브드 인버터 회로의 출력을 게이트단으로 공급받고 상기 전압 피크 디텍터를 제어하기 위한 신호를 출력하는 제1 CMOS;
    인에이블 신호를 게이트단으로 공급받고 드레인단이 상기 전류 스타브드 인버터 회로의 출력단과 전기적으로 연결되는 제1 PMOS;
    인에이블 신호를 게이트단으로 공급받고 드레인단이 상기 제1 CMOS를 구성하는 PMOS의 소스단과 전기적으로 연결되며 소스단이 상기 제1 PMOS의 소스단과 전기적으로 연결되는 제2 PMOS; 및
    게이트단이 상기 제1 PMOS의 소스단과 전기적으로 연결되고 드레인단은 상기 제1 CMOS를 구성하는 PMOS의 소스단과 전기적으로 연결되는 제3 PMOS를 포함하는 것을 특징으로 하는,
    전자 장치.
  4. 제1항에 있어서,
    상기 전류 스타브드 인버터 회로는,
    상기 비주기적으로 발생하는 신호를 게이트단으로 공급받고 출력단이 상기 적응적 바이어싱 인버터 회로의 입력단과 전기적으로 연결되는 제2 CMOS;
    드레인단 및 게이트단이 상기 제2 CMOS를 구성하는 NMOS의 소스단과 전기적으로 연결되는 제1 NMOS;
    드레인단 및 게이트단이 상기 제2 CMOS를 구성하는 PMOS의 소스단과 전기적으로 연결되는 제4 PMOS; 및
    인에이블 신호를 게이트단으로 공급받고 드레인단이 상기 제4 PMOS의 소스단과 전기적으로 연결되는 제5 PMOS를 포함하는 것을 특징으로 하는,
    전자 장치.
  5. 제1항에 있어서,
    상기 파워 스테이지 블록은,
    게이트단으로 상기 컨트롤 블록으로부터 출력되는 제1 제어 신호를 공급받고 드레인단은 하베스터(harvester)의 출력단과 전기적으로 연결되는 제2 NMOS;
    게이트단으로 상기 컨트롤 블록으로부터 출력되는 제2 제어 신호를 공급받는 제3 NMOS;
    상기 제2 NMOS의 드레인단과 상기 제3 NMOS의 드레인단 사이에 배치되는 인덕터;
    게이트단으로 상기 컨트롤 블록으로부터 출력되는 제3 제어 신호를 공급받고, 드레인단은 상기 제3 NMOS의 드레인단과 전기적으로 연결되며, 소스단은 하베스트 회로를 통해 수확된 에너지가 저장되는 배터리와 전기적으로 연결되는 제4 NMOS; 및
    상기 컨트롤 블록으로부터 출력되는 제4 제어 신호에 의해 스위칭되는 스위치를 통해 상기 배터리와 선택적으로 연결되는 커패시터를 포함하는 것을 특징으로 하는,
    전자 장치.
  6. 제5항에 있어서,
    상기 하베스터의 출력단 전압이 기설정된 문턱전압 미만인 경우, 상기 웨이크업 컨트롤 블록은 턴 온 되고, 상기 컨트롤 블록은 상기 제2 NMOS, 상기 제3 NMOS, 상기 제4 NMOS 및 상기 스위치가 턴 오프 되도록 상기 제1 제어 신호, 상기 제2 제어 신호, 상기 제3 제어 신호 및 상기 제4 제어 신호를 생성하는 제1 동작을 수행하는 것을 특징으로 하는,
    전자 장치.
  7. 제6항에 있어서,
    상기 전자 장치가 상기 제1 동작을 수행한 이후, 상기 하베스터의 출력단 전압이 상기 문턱전압 이상인 경우, 상기 웨이크업 컨트롤 블록은 턴 오프 되고, 상기 컨트롤 블록은 상기 스위치를 턴 온 시켜 프리차징 프로세스를 수행하며, 상기 프리차징 프로세스 종료 이후 상기 전압 피크 디텍터가 턴 온되는 제2 동작을 수행하는 것을 특징으로 하는,
    전자 장치.
  8. 제7항에 있어서,
    상기 전자 장치가 상기 제2 동작을 수행한 이후, 상기 컨트롤 블록은 상기 전압 피크 디텍터에서 피크 전압이 감지될 때까지 상기 제2 NMOS, 상기 제3 NMOS, 상기 제4 NMOS 및 상기 스위치가 턴 오프 되도록 상기 제1 제어 신호, 상기 제2 제어 신호, 상기 제3 제어 신호 및 상기 제4 제어 신호를 생성하는 제3 동작을 수행하는 것을 특징으로 하는,
    전자 장치.
  9. 제8항에 있어서,
    상기 전자 장치가 상기 제3 동작을 수행한 이후, 상기 전압 피크 디텍터에서 상기 피크 전압을 감지한 경우, 상기 컨트롤 블록은 상기 제3 NMOS가 턴 온 되도록 상기 제2 제어 신호를 생성하고, 상기 컨트롤 블록을 구성하는 전류 피크 디텍터를 턴 온 시키는 제4 동작을 수행하는 것을 특징으로 하는,
    전자 장치.
  10. 제9항에 있어서,
    상기 전자 장치가 상기 제4 동작을 수행한 이후, 상기 컨트롤 블록은 상기 제2 NMOS가 턴 온 되도록 상기 제1 제어 신호를 생성하는 제5 동작을 수행하는 것을 특징으로 하는,
    전자 장치.
  11. 제10항에 있어서,
    상기 전자 장치가 상기 제5 동작을 수행한 이후, 상기 전류 피크 디텍터가 피크 전류를 감지한 경우, 상기 컨트롤 블록은 상기 제2 NMOS 및 상기 제3 NMOS가 턴 오프 되도록 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하고, 상기 제4 NMOS가 턴 온 되도록 상기 제3 제어 신호를 생성하며, 상기 컨트롤 블록을 구성하는 역전류 디텍터를 턴 온 시키고, 배터리 차징 프로세스를 수행하는 제6 동작을 수행하는 것을 특징으로 하는,
    전자 장치.
  12. 제11항에 있어서,
    상기 전자 장치가 상기 제6 동작을 수행한 이후, 상기 역전류 디텍터가 역전류를 감지하는 경우, 상기 컨트롤 블록은 상기 제3 NMOS가 턴 온 되도록 상기 제2 제어 신호를 생성하고, 상기 제4 NMOS가 턴 오프 되도록 상기 제3 제어 신호를 생성하는 제7 동작을 수행하는 것을 특징으로 하는,
    전자 장치.
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