KR102155267B1 - 주파수 도약 기술을 이용한 디지털화된 다중 펄스 변조 송신기 및 그 동작방법 - Google Patents

주파수 도약 기술을 이용한 디지털화된 다중 펄스 변조 송신기 및 그 동작방법 Download PDF

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김태욱
이근행
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연세대학교 산학협력단
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Abstract

주파수 도약 기술을 이용한 디지털화된 다중 펄스 변조 송신기 및 그 동작방법에 관한 것으로서, 일실시예에 따른 다중펄스 변조 송신기는 기준 클록(Refernce Clock) 신호 및 데이터(Data) 신호를 수신하여 단일 클록주기 내에서 동기 펄스(Sync Pulse)와 데이터 펄스(Data Pulse)를 포함하는 신호를 생성하되, 동기 펄스와 데이터 펄스 사이의 시간 간격이 조절된 신호를 생성하는 디지털-시간 변환부와, 시간 간격이 조절된 신호를 수신하여 스위치드 캐패시터(Switched Capacitor)를 이용한 주파수 도약(Frequency Hopping) 방식으로 시간 간격이 조절된 신호에 대응되는 임펄스 신호(Impulse Signal)를 생성하는 임펄스 신호 생성부를 포함한다.

Description

주파수 도약 기술을 이용한 디지털화된 다중 펄스 변조 송신기 및 그 동작방법{DIGITAL-MULTI PULSE POSITION MODULATION TRANSMITTER USING FREQUENCY HOPPING TECHNIQUE AND METHOD FOR OPERATING THE SAME}
디지털화된 다중 펄스 변조 송신기 및 그 동작방법에 관한 것으로, 보다 상세하게는 주파수 도약 기술을 기반으로 하는 디지털화된 다중 펄스 변조 송신기를 이용하여 임펄스 신호를 생성 및 송신하는 기술적 사상에 관한 것이다.
최근 무선통신기술 중 하나인 UWB(Ultra Wide Band) 기술이 주목을 받고 있다. UWB는 초고속 무선통신과 저출력, 그리고 효율적 주파수 활용 등에 있어서 장점을 보이고 있다. 또한 UWB 기술은 생활 속에서의 근거리 초고속 무선통신의 활용 가능성을 제시하고 있어 산업계에서 특히 주목을 받고 있는 기술이기도 하다.
UWB 기술은 1ns 이하의 매우 짧은 펄스를 사용하여 통신을 한다. 펄스를 이용해 정보를 보내기 위해서 기본 펄스에 변조를 가해야 한다.
UWB 기술 기반의 변조방식으로, 주어진 시간 간격 내에서 임펄스 신호(Impulse Signal)를 보내거나 보내지 않는 방법의 온-오프 키(On-Off Keying) 방식이 있다. 온-오프 키 방식은 동기화 펄스를 보내고 동기화 펄스 다음에 임펄스 신호를 보내면 '1', 보내지 않으면 '0'으로 인식하는 통신 방식이다. 이러한 통신 방식은 데이터 속도가 그다지 높지 않다. 즉 이 같은 온-오프 키 방식의 경우 UWB 신호가 보내지는 주기인 PRF(Pulse Repetition Frequency) 정도의 데이터율(Data Rate)을 가진다.
한편, 종래의 다중 펄스 변조 기술(Multi Pulse Position Modulation; MPPM)은 펄스 포지션의 위치를 여러 개로 함으로써 전송 속도를 향상시킬 수 있었으나, 복조(Demodulation) 시 여러 개의 상관기(Correlator)를 필요로 하여, 실제 무선 송신기에 적용하기가 어렵다는 문제가 있다.
한국등록특허 제10-1358902호, "시간디지털변환기-다중 PPM을 이용한 데이터 통신, 거리측정, 위치추적"
본 발명은 동기 펄스와 데이터 펄스 사이의 시간차를 이용하여 데이터를 전송함으로써, 무선 통신 속도 및 무선 통신 거리를 향상시킬 수 있는 다중 펄스 변조 송신기 및 그 동작방법을 제공하고자 한다.
또한, 본 발명은 스위치드 캐패시터 기반의 지연회로를 이용하여 주파수 도약 방식으로 임펄스 신호를 전송함으로써, 추가적인 전력을 소모하지 않으면서도 무선 통신 속도 및 무선 통신 거리를 보다 더 향상시킬 수 있는 디지털화된 다중 펄스 변조 송신기 및 그 동작방법을 제공하고자 한다.
일실시예에 따른 다중펄스 변조 송신기는 기준 클록(Refernce Clock) 신호 및 데이터(Data) 신호를 수신하여 단일 클록주기 내에서 동기 펄스(Sync Pulse)와 데이터 펄스(Data Pulse)를 포함하는 신호를 생성하되, 동기 펄스와 데이터 펄스 사이의 시간 간격이 조절된 신호를 생성하는 디지털-시간 변환부와, 시간 간격이 조절된 신호를 수신하여 스위치드 캐패시터(Switched Capacitor)를 이용한 주파수 도약(Frequency Hopping) 방식으로 시간 간격이 조절된 신호에 대응되는 임펄스 신호(Impulse Signal)를 생성하는 임펄스 신호 생성부를 포함할 수 있다.
일측에 따르면, 디지털-시간 변환부는 데이터 신호의 비트(bit)에 대응하여 동기 펄스 및 데이터 펄스 사이의 시간 간격을 조절할 수 있다.
일측에 따르면, 임펄스 신호 생성부는 스위치드 캐패시터를 복수개 포함하는 적어도 하나 이상의 지연 셀(Delay cell)을 구비하는 에지 결합부를 더 포함할 수 있다.
일측에 따르면, 에지 결합부는 시간 간격이 조절된 신호의 상승 에지(Rising Edge)를 적어도 하나 이상의 지연 셀에 대응되는 지연 시간만큼 지연시키고, 지연된 에지에 대응되는 적어도 하나 이상의 디지털 윈도우를 출력할 수 있다.
일측에 따르면, 적어도 하나 이상의 지연 셀은 바이너리 코드(Binary Code)를 통해 복수개의 스위치드 캐패시터 각각의 동작을 제어하여 적어도 하나 이상의 지연 셀에 대응되는 지연 시간을 조절할 수 있다.
일측에 따르면, 다중펄스 변조 송신기는 적어도 하나 이상의 D 플립플롭(D Flip-Flop)을 통해 기준 클록 신호에 대응되는 바이너리 코드를 생성하는 카운터부를 더 포함할 수 있다.
일측에 따르면, 임펄스 신호 생성부는 출력된 디지털 윈도우를 수신하고, 수신한 디지털 윈도우에 대응되는 임펄스 신호를 생성하는 푸시-풀 펄스 생성부를 더 포함할 수 있다.
일실시예에 따른 다중펄스 변조 송신기의 동작방법은 디지털-시간 변환부에서, 기준 클록(Refernce Clock) 신호 및 데이터(Data) 신호를 수신하여 단일 클록주기 내에서 동기 펄스(Sync Pulse)와 데이터 펄스(Data Pulse)를 포함하는 신호를 생성하되, 동기 펄스 및 데이터 펄스 사이의 시간 간격이 조절된 신호를 생성하는 단계와, 임펄스 신호 생성부에서, 시간 간격이 조절된 신호를 수신하여 스위치드 캐패시터(Switched Capacitor)를 이용한 주파수 도약(Frequency Hopping) 방식으로 시간 간격이 조절된 신호에 대응되는 임펄스 신호(Impulse Signal)를 생성하는 단계를 포함할 수 있다.
일측에 따르면, 시간 간격이 조절된 신호를 생성하는 단계는 디지털-시간 변환부에서, 데이터 신호의 비트(bit)에 대응하여 동기 펄스 및 데이터 펄스 사이의 시간 간격을 조절할 수 있다.
일측에 따르면, 임펄스 신호를 생성하는 단계는 스위치드 캐패시터를 복수개 포함하는 적어도 하나 이상의 지연 셀(Delay cell)을 구비하는 에지 결합부에서, 시간 간격이 조절된 신호에 대응되는 적어도 하나 이상의 디지털 윈도우를 출력하는 단계와, 푸시-풀 펄스 생성부에서, 출력된 디지털 윈도우를 수신하고, 수신한 디지털 윈도우에 대응되는 임펄스 신호를 생성하는 단계를 더 포함할 수 있다.
일측에 따르면, 디지털 윈도우를 출력하는 단계는, 에지 결합부에서, 시간 간격이 조절된 신호의 상승 에지(Rising Edge)를 적어도 하나 이상의 지연 셀에 대응되는 지연 시간만큼 지연시키고, 지연된 에지에 대응되는 적어도 하나 이상의 디지털 윈도우를 출력할 수 있다.
일측에 따르면, 디지털 윈도우를 출력하는 단계는, 카운터부에서, 적어도 하나 이상의 D 플립플롭(D Flip-Flop)을 통해 기준 클록 신호에 대응되는 바이너리 코드(Binary Code)를 생성하고, 에지 결합부에서, 바이너리 코드를 수신하고 바이너리 코드를 통해 복수개의 스위치드 캐패시터 각각의 동작을 제어하여 지연 셀의 지연 시간을 조절할 수 있다.
일실시예에 따르면, 동기 펄스와 데이터 펄스 사이의 시간차를 이용하여 데이터를 전송함으로써, 무선 통신 속도 및 무선 통신 거리를 향상 시킬 수 있다.
일실시예에 따르면, 스위치드 캐패시터 기반의 지연회로를 이용하여 주파수 도약 방식으로 임펄스 신호를 전송함으로써, 추가적인 전력을 소모하지 않으면서도 무선 통신 속도 및 무선 통신 거리를 보다 더 향상 시킬 수 있다.
도 1은 일실시예에 따른 다중펄스 변조 송신기를 설명하기 위한 도면이다.
도 2는 일실시예에 따른 디지털-시간 변환부에 관한 예시를 설명하기 위한 도면이다.
도 3은 일실시예에 따른 임펄스 신호 생성부에 관한 예시를 설명하기 위한 도면이다.
도 4a 내지 도 4c는 일실시예에 따른 다중펄스 변조 송신기를 이용하여 임펄스 신호를 생성하는 예시를 설명하기 위한 도면이다.
도 5는 일실시예에 따른 동기화 장치를 설명하기 위한 도면이다.
도 6은 일실시예에 따른 아날로그 처리부에 관한 예시를 설명하기 위한 도면이다.
도 7은 일실시예에 따른 동기화부에 관한 예시를 설명하기 위한 도면이다.
도 8a 내지 도 8e는 일실시예에 따른 동기화 장치를 이용하여 동기화 동작을 수행하는 예시를 설명하기 위한 도면이다.
도 9는 일실시예에 따른 다중펄스 변조 송신기의 동작방법을 설명하기 위한 도면이다.
도 10은 일실시예에 따른 동기화 장치의 동작방법을 설명하기 위한 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
상술한 구체적인 실시예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일실시예에 따른 다중펄스 변조 송신기를 설명하기 위한 도면이다.
도 1을 참조하면, 일실시예에 따른 다중펄스 변조 송신기(100)는 동기 펄스와 데이터 펄스 사이의 시간차를 이용하여 데이터를 전송함으로써, 무선 통신 속도 및 무선 통신 거리를 향상시킬 수 있다.
또한, 일실시예에 따른 다중펄스 변조 송신기(100)는 스위치드 캐패시터 기반의 지연회로를 이용하여 주파수 도약 방식으로 임펄스 신호를 전송함으로써, 추가적인 전력을 소모하지 않으면서도 무선 통신 속도 및 무선 통신 거리를 보다 더 향상시킬 수 있다.
이를 위해, 다중펄스 변조 송신기(100)는 디지털-시간 변환부(110)와 임펄스 신호 생성부(120)를 포함할 수 있다.
예를 들면, 다중펄스 변조 송신기(100)는 디지털화된 다중 펄스 변조(Digital-Multi Pulse Position Modulation; D-MPPM) 기술을 기반으로 하는 송신기일 수 있다. 또한, 디지털-시간 변환부(110)는 디지털-시간 변환기(Digital-to-Time Converter; DTC)를 포함할 수 있다.
일실시예에 따른 디지털-시간 변환부(110)는 기준 클록(Refernce Clock) 신호 및 데이터(Data) 신호를 수신하여 단일 클록주기 내에서 동기 펄스(Sync Pulse)와 데이터 펄스(Data Pulse)를 포함하는 신호를 생성하되, 동기 펄스와 데이터 펄스 사이의 시간 간격이 조절된 신호를 생성할 수 있다.
일측에 따르면, 디지털-시간 변환부(110)는 데이터 신호의 비트(bit)에 대응하여 동기 펄스 및 데이터 펄스 사이의 시간 간격을 조절할 수 있다.
구체적으로, 디지털-시간 변환부(110)는 입력되는 데이터 신호의 비트 값(수)에 따라 동기 펄스와 데이터 펄스 사이의 시간을 디지털-시간 변환기로 조정하여, 동기 펄스와 데이터 펄스 사이의 시간 차이를 변조할 수 있다.
다시 말해, 일실시예에 따른 다중펄스 변조 송신기(100)는 단일 클록주기 내에서 동기 펄스와 데이터 펄스 사이의 시간 간격을 조절하여 데이터를 전송함으로써, 통신 속도를 높이고 효율적인 펄스 에너지당 비트(Energy Per Bit)로 인해 임펄스 신호(Impulse Signal)의 크기를 키워 통신 거리를 늘릴 수 있다.
보다 구체적으로, 디지털-시간 변환부(110)는 동기 펄스를 디지털-시간 변환기의 동작을 위한 시작신호로 하고, 입력되는 데이터 신호가 실리는 데이터 펄스를 디지털-시간 변환기의 중단을 위한 중단신호로 하여, 동기 펄스와 데이터 펄스 사이의 시간 간격을 정밀하게 특정할 수 있다.
디지털-시간 변환부(110)는 다수의 지연 셀(Delay Cell)들이 직렬로 연결되는 지연라인을 이용하여 입력되는 데이터에 대응되는 시간적인 위치에 데이터 펄스를 위치시킬 수 있다.
예를 들면, 동기 펄스의 한 주기 내에서 210개의 시간적 위치가 설정된 경우, 기 설정된 시간적 위치 중에서 입력되는 데이터의 비트에 대응하는 시간적 위치에 하나의 데이터 펄스를 위치시켜 인코딩하고, 동기 펄스를 기준으로 데이터 펄스의 위치(시간 간격)를 측정하여 입력 데이터를 디코딩할 수 있다.
보다 구체적인 예를 들면, 입력 되는 데이터 신호가 '00...000'인 경우는 데이터 펄스의 시간적 위치가 '1'로 인코딩되고, 입력 되는 데이터 신호가 '00...001'인 경우는 데이터 펄스의 시간적 위치가 '2'로 인코딩 되며, 입력 되는 데이터 신호가 '00...010'인 경우는 데이터 펄스의 시간적 위치가 '3'으로 인코딩되고, 입력 되는 데이터 신호가 '11...111'인 경우는 데이터 펄스의 시간적 위치가 '2n'으로 인코딩될 수 있다(여기서, n은 자연수).
또한, 입력 되는 데이터 신호가 '00...000'인 경우는 데이터 펄스의 시간적 위치가 '2n'로 인코딩되고, 입력 되는 데이터 신호가 '00...001'인 경우는 데이터 펄스의 시간적 위치가 '2n-1'로 인코딩 되며, 입력 되는 데이터 신호가 '00...010'인 경우는 데이터 펄스의 시간적 위치가 '2n-2'으로 인코딩되고, 입력 되는 데이터 신호가 '11...111'인 경우는 데이터 펄스의 시간적 위치가 '1'로 인코딩될 수도 있다.
일실시예에 따른 임펄스 신호 생성부(120)는 디지털-시간 변환부(110)로부터 시간 간격이 조절된 신호를 수신하여 스위치드 캐패시터(Switched Capacitor)를 이용한 주파수 도약(Frequency Hopping) 방식으로 시간 간격이 조절된 신호에 대응되는 임펄스 신호(Impulse Signal)를 생성할 수 있다.
구체적으로, 임펄스 신호 생성부(120)는 스위치드 캐패시터 기반의 지연 셀을 포함함으로써, 스위치드 캐패시터의 코드 변경을 통해 지연 셀의 전체 캐패시터 크기를 변경하여 스위치드 캐패시터 기반의 지연 셀의 지연 시간을 조절할 수 있다.
여기서, 지연 셀의 전체 캐패시터 크기는 임펄스 중심 주파수와 반비례하므로, 임펄스 신호 생성부(120)는 임펄스 신호의 주파수를 옮겨가면서 송신할 수 있다.
다시 말해, 일실시예에 따른 임펄스 신호 생성부(120)는 디지털 방식의 주파수 도약 기술을 적용하여 임펄스 신호를 생성하고, 생성된 임펄스 신호를 전송할 수 있다.
즉, 일실시예에 따른 다중펄스 변조 송신기(100)는 수술실의 무선 고화질 의료 영상 등에 효과적으로 적용되어 통신 효율을 극대화시킬 수 있으며, 기존에 사용되던 D-MPPM 기술 기반의 송신기와 비교하여 추가적인 전력을 필요로 하지 않으면서도 통신거리를 획기적으로 늘려 고속(~수백 Mb/s), 저전력(~수십 mW), 중거리(~10m) 수준으로 통신 효율을 개선할 수 있다.
도 2는 일실시예에 따른 디지털-시간 변환부에 관한 예시를 설명하기 위한 도면이다.
다시 말해, 도 2는 도 1을 통해 설명한 일실시예에 따른 다중펄스 변조 송신기의 디지털-시간 변환부에 관한 실시예를 설명하기 위한 도면으로, 이후 도 2를 통해 설명하는 내용 중 일실시예에 따른 다중펄스 변조 송신기를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 디지털-시간 변환부(200)는 디지털-시간 변환기(210) 및 OR 게이트(220)를 포함할 수 있다.
구체적으로, 디지털-시간 변환기(210)는 기준 클록(Clock) 신호와, 데이터(Data) 신호를 입력으로 수신할 수 있다.
예를 들면, 디지털-시간 변환기(210)는 N(여기서, N은 자연수) 비트의 MUX(Multiplexer)와, N비트의 MUX의 입력과 연결되는 지연 라인을 포함할 수 있다.
지연 라인은 기설정된 지연 시간(TM)을 갖는 적어도 하나 이상의 지연 셀이 직렬로 연결된 구조로 구현되어, 기준 클록(Clock) 신호를 지연시킬 수 있다.
일측에 따르면, N비트의 MUX는 지연된 기준 클록(Data) 신호와 데이터(Data) 신호를 입력으로 수신하여 동기 펄스와 데이터 펄스 사이의 시간 간격을 조절하고, 그 결과를 OR 게이트(220)로 제공할 수 있다.
한편, OR 게이트(220)는 N비트의 MUX에서 출력되는 결과 값과, 기준 클록(Clock) 신호를 입력으로 수신하여 단일 클록주기 내에서 동기 펄스와 데이터 펄스 사이의 시간 간격이 조절된 신호를 생성할 수 있다. 예를 들면, 시간 간격이 조절된 신호는 디지털 펄스 기반의 신호일 수 있다.
도 3은 일실시예에 따른 임펄스 신호 생성부에 관한 예시를 설명하기 위한 도면이다.
다시 말해, 도 3은 도 1을 통해 설명한 일실시예에 따른 다중펄스 변조 송신기의 임펄스 신호 생성부에 관한 실시예를 설명하기 위한 도면으로, 이후 도 3을 통해 설명하는 내용 중 일실시예에 따른 다중펄스 변조 송신기를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 일실시예에 따른 임펄스 신호 생성부(300)는 카운터부(310), 에지 결합부(320) 및 푸시-풀 펄스 생성부(330)를 포함할 수 있다.
예를 들면, 에지 결합부(320)는 에지 결합기(Edge Combiner)일 수 있으며, 푸시-풀 펄스 생성부(330)는 푸시-풀 펄스 생성기(Push-Pull Pulse Generator)일 수 있다.
일측에 따르면, 에지 결합부(320)는 스위치드 캐패시터(Switched Capacitor)를 복수개 포함하는 적어도 하나 이상의 지연 셀(Delay Cell; 321)을 구비할 수 있다.
또한, 에지 결합부(320)는 적어도 하나 이상의 지연 셀(321)과 각각 연결되는 복수의 조합 로직(Combinational Logic)을 포함할 수 있다.
예를 들면, 적어도 하나 이상의 지연 셀(321)은 서로 직렬로 연결되어, 지연 라인을 형성할 수 있다.
또한, 복수의 조합 로직은 적어도 하나 이상의 지연 셀(321)과 연결되는 복수의 AND 게이트와, 복수의 AND 게이트의 출력과 연결되는 복수의 OR 게이트를 포함할 수 있다.
일측에 따르면, 에지 결합부(320)는 시간 간격이 조절된 신호의 상승 에지(Rising Edge)를 적어도 하나 이상의 지연 셀(321)에 대응되는 기 설정된 지연 시간(
Figure 112019041664397-pat00001
)만큼 지연시키고, 지연된 에지에 대응되는 적어도 하나 이상의 디지털 윈도우(EC1~4)를 출력할 수 있다.
일측에 따르면, 적어도 하나 이상의 지연 셀(321)은 바이너리 코드(Binary Code, B<0>, B<1>, ... , B<N>)를 통해 복수개의 스위치드 캐패시터 각각의 동작을 제어하여 적어도 하나 이상의 지연 셀(321)에 대응되는 지연 시간(
Figure 112019041664397-pat00002
)을 조절할 수 있다.
다시 말해, 적어도 하나 이상의 지연 셀(321) 각각은 바이너리 코드(B<0>, B<1>, ... , B<N>)를 통해, 바이너리 코드(B<0>, B<1>, ... , B<N>)에 대응되는 스위치드 캐패시터 각각의 스위칭 동작이 제어될 수 있다.
즉, 적어도 하나 이상의 지연 셀(321) 각각은 스위치드 캐패시터의 스위칭 동작을 제어하는 바이너리 코드(B<0>, B<1>, ... , B<N>)의 변경을 통해 지연 셀(321) 전체 캐패시터 크기를 변경함으로써, 지연 셀(321)의 지연 시간(
Figure 112019041664397-pat00003
)을 조절할 수 있다.
예를 들면, 지연 셀(321)은 입력되는 바이너리 코드 B<0>의 값이 '1'인 경우에 바이너리 코드 B<0>에 대응되는 스위치드 캐패시터의 스위치를 'on' 상태로 변경할 수 있으며, 바이너리 코드 B<0>의 값이 '0'인 경우에 바이너리 코드 B<0>에 대응되는 스위치드 캐패시터의 스위치를 'off' 상태로 변경할 수 있다.
또한, 지연 셀(321)은 입력되는 바이너리 코드 B<N>의 값이 '1'인 경우에 바이너리 코드 B<N>에 대응되는 스위치드 캐패시터의 스위치를 'on' 상태로 변경할 수 있으며, 바이너리 코드 B<N>의 값이 '0'인 경우에 바이너리 코드 B<N>에 대응되는 스위치드 캐패시터의 스위치를 'off' 상태로 변경할 수 있다.
일측에 따르면, 카운터부(310)는 적어도 하나 이상의 D 플립플롭(D Flip-Flop; DFF)을 통해 기준 클록에 대응되는 바이너리 코드(B<0>, B<1>, ... , B<N>)를 생성할 수 있다.
다시 말해, 카운터부(310)는 도 1의 디지털-시간 변환부로 입력되는 기준 클록(Refernce Clock) 신호를 입력으로 수신하여, 적어도 하나 이상의 지연 셀(321) 각각의 지연 시간(
Figure 112019041664397-pat00004
)을 조절하기 위해 바이너리 코드(B<0>, B<1>, ... , B<N>)를 생성할 수 있다.
일측에 따르면, 푸시-풀 펄스 생성부(330)는 에지 결합부(320)로부터 출력된 디지털 윈도우(EC1~4)를 수신하고, 수신한 디지털 윈도우(EC1~4)에 대응되는 임펄스 신호를 생성할 수 있다.
보다 구체적으로 임펄스 신호 생성부(300)의 동작에 대하여 설명하면, 에지 결합부(320)는 도 1의 디지털-시간 변환부로부터 단일 클록주기 내에서 동기 펄스(Sync Pulse) 및 데이터 펄스(Data Pulse) 사이의 시간 간격이 조절된 신호(Input Clock)를 수신하여, 시간 간격이 조절된 신호(Input Clock)의 상승 에지로부터 적어도 하나 이상의 지연 셀(321)의 지연 시간(
Figure 112019041664397-pat00005
)만큼 지연시켜 복수의 조합 로직으로 디지털 윈도우(EC1~4)를 생성할 수 있다.
다음으로, 푸시-풀 펄스 생성부(330)는 디지털 윈도우(EC1~4)를 이용하여 푸시-풀 펄스 생성부(330)의 출력 노드(IMPULSE OUT)를 전원전압(VDD) 레벨 또는 접지레벨(GND)로 충전(Charge) 또는 방전(Discharge)하여 임펄스 신호를 생성할 수 있다.
이때, 임펄스 신호의 중심 주파수는 지연 시간(
Figure 112019041664397-pat00006
)에 반비례할 수 있다. 즉, 지연 시간(
Figure 112019041664397-pat00007
)이 커지면 임펄스 신호의 중심 주파수는 낮아지고, 지연 시간(
Figure 112019041664397-pat00008
)이 작아지면 임펄스 신호의 중심 주파수는 높아질 수 있다.
상술한 대로, 일실시예에 따른 임펄스 신호 생성부(300)는 바이너리 코드(B<0>, B<1>, ... , B<N>)의 변경을 통해 지연 셀(321) 전체 캐패시터 크기를 변경함으로써, 지연 셀(321)의 지연 시간(
Figure 112019041664397-pat00009
)을 조절할 수 있다. 즉, 임펄스 신호 생성부(300)는 지연 시간(
Figure 112019041664397-pat00010
)을 디지털 방식으로 조절할 수 있다.
즉, 바이너리 코드(B<0>, B<1>, ... , B<N>)에 대응되는 캐패시터 값은 바이너리로 구성되어 있으며, 바이너리 코드(B<0>, B<1>, ... , B<N>)의 소수(Decimal) 값과 임펄스 신호의 중심 주파수는 반비례할 수 있다.
다시 말해, 일실시예에 따른 임펄스 신호 생성부(300)는 임펄스 신호의 중심 주파수가 바이너리 코드(B<0>, B<1>, ... , B<N>)의 코드값과 반비례하므로, 이를 이용하여 카운터부(310)를 통해 바이너리 코드(B<0>, B<1>, ... , B<N>)의 코드 값을 바꿔가며 임펄스 신호의 중심 주파수를 옮겨 주파수 도약을 구현할 수 있다.
일실시예에 따른 임펄스 신호 생성부(300)는 임펄스를 활용하는 모든 분야에 광범위하게 적용될 수 있다. 예를 들면, 통신, 레이더, 거리 측정, 위치 추적을 위한 장치에 적용되어 통신 거리를 획기적으로 늘릴 수 있으며, 주기별 임펄스 주파수 변화를 통해 물체 인식 등에 있어서 효율적인 신호처리를 가능하게 할 수 있다.
도 4a 내지 도 4c는 일실시예에 따른 다중펄스 변조 송신기를 이용하여 임펄스 신호를 생성하는 예시를 설명하기 위한 도면이다.
다시 말해, 도 4a 내지 도 4c는 도 1 내지 도 3을 통해 설명한 일실시예에 따른 다중펄스 변조 송신기의 동작에 대한 예시를 설명하기 위한 도면으로, 이후 도 4a 내지 도 4c를 통해 설명하는 내용 중 일실시예에 따른 다중펄스 변조 송신기를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 4a 내지 도 4c를 참조하면, 참조부호 410은 일실시예에 따른 다중펄스 변조 송신기의 동작에 따른 타이밍 다이어그램을 나타내고, 참조부호 420은 일실시예에 따른 다중펄스 변조 송신기에 구비된 임펄스 신호 생성부의 동작에 따른 타이밍 다이어그램을 나타낸다.
또한, 참조부호 430은 일실시예에 따른 다중펄스 변조 송신기의 주파수 도약 동작에 따른 PSD(Power Spectral Density)-주파수(Frequency) 특성을 나타낸다.
구체적으로, 참조부호 410에 따르면, 일실시예에 따른 다중펄스 변조 송신기의 디지털-시간 변환부는 기준 클록 신호(Reference Clock)와, 데이터 신호(Input Data)를 수신하여, 단일 클록주기(T)에서 동기 펄스(Sync-Pulse)와 데이터 펄스(Data-Pulse)를 생성할 수 있으며, 생성되는 동기 펄스(Sync-Pulse)와 데이터 펄스(Data-Pulse) 사이의 시간 간격(
Figure 112019041664397-pat00011
)을 데이터 신호(Input Data)의 비트 수에 대응하여 조절할 수 있다.
예를 들면, 디지털-시간 변환부는 데이터 신호(Input Data)의 비트 값이 '00000'이면, 동기 펄스(Sync-Pulse)를 기준으로 하는 데이터 펄스(Data-Pulse)의 시간적 위치가 '1'로 조절되고, 데이터 신호(Input Data)의 비트 값이 '11111'이면 동기 펄스(Sync-Pulse)를 기준으로 하는 데이터 펄스(Data-Pulse)의 시간적 위치가 '32'로 조절될 수 있다.
다시 말해, 디지털-시간 변환부는 데이터 신호(Input Data)의 비트 값이 '00000'인 경우에 초기 시간 간격(
Figure 112019041664397-pat00012
)으로 조절되고, 데이터 신호(Input Data)의 비트 값이 '00001' 내지 '11111'인 경우 대응되는 시간적 위치에 따라 기설정된 시간 간격(
Figure 112019041664397-pat00013
)으로 조절될 수 있다.
한편, 일실시예에 따른 다중펄스 변조 송신기의 카운터부는 기준 클록 신호(Reference Clock)를 입력으로 수신하는 적어도 하나 이상의 D 플립플롭(D Flip-Flop)을 통해, 기준 클록 신호(Reference Clock)에 대응되는 바이너리 코드 '00000' 내지 '11111'를 생성할 수 있다.
참조부호 420에 따르면, 일실시예에 따른 임펄스 신호 생성부의 에지 결합부는 디지털-시간 변환부로부터 동기 펄스와 데이터 펄스 사이의 시간 간격이 조절된 신호(CLOCK)를 수신하여 스위치드 캐패시터 기반의 지연 셀을 통해 복수의 디지털 윈도우(EC1, EC2, EC3 및 EC4)를 생성할 수 있다.
또한, 일실시예에 따른 임펄스 신호 생성부의 푸시-풀 펄스 생성부는 복수의 디지털 윈도우(EC1, EC2, EC3 및 EC4)를 입력으로 수신하고, 수신한 디지털 윈도우(EC1, EC2, EC3 및 EC4)에 대응하여 임펄스 신호를 출력(Tx OUT)할 수 있다.
한편, 일실시예에 따른 다중펄스 변조 송신기의 카운터부는 디지털-시간 변환부에서 입력으로 수신하는 기준 클록 신호를 입력으로 수신하여 에지 결합부에 구비된 스위치드 캐패시터의 스위칭 동작을 제어하기 위한 바이너리 코드(B<0:N>)를 출력할 수 있다.
즉, 참조부호 430에 따르면, 일실시예에 따른 다중펄스 변조 송신기(Proposed)는 바이너리 코드(B<0:N>)의 변경을 통한 스위치드 캐패시터의 동작 제어로 임펄스 신호의 중심 주파수를 변경시킴으로써, 기존 송신기(Conventional)와는 달리 주파수 도약(Frequency Hopping)을 구현할 수 있다.
따라서, 일실시예에 따른 다중펄스 변조 송신기를 이용하면, 동기 펄스와 데이터 펄스 사이의 시간차를 이용하여 데이터를 전송함으로써, 무선 통신 속도 및 무선 통신 거리를 향상시킬 수 있다.
또한, 스위치드 캐패시터 기반의 지연회로를 이용하여 주파수 도약 방식으로 임펄스 신호를 전송함으로써, 추가적인 전력을 소모하지 않으면서도 무선 통신 속도 및 무선 통신 거리를 보다 더 향상시킬 수 있다.
도 5는 일실시예에 따른 동기화 장치를 설명하기 위한 도면이다.
도 5를 통해 설명하는 일실시예에 따른 동기화 장치는 도 1 내지 도 4c를 통해 설명한 일실시예에 따른 다중펄스 변조 송신기로부터 생성된 임펄스 신호를 수신하는 임펄스 신호 수신기에 구비될 수 있다.
따라서, 이후 도 5를 통해 설명하는 내용 중 일실시예에 따른 다중펄스 변조 송신기를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 일실시예에 따른 동기화 장치(500)는 아날로그 처리부(510) 및 동기화부(520)를 포함할 수 있다.
예를 들면, 일실시예에 따른 동기화 장치(500)는 일실시예에 따른 다중펄스 변조 송신기와 임펄스 신호 수신기 사이에서 송수신되는 신호의 타이밍을 동기화하는 동기화기(Synchronizer)일 수 있다.
일실시예에 따른 아날로그 처리부(510)는 임펄스 신호(Impulse Signal)를 수신하고, 수신한 임펄스 신호에 대응되는 적어도 하나 이상의 검출 펄스(Detected Pulse)를 생성할 수 있다.
일측에 따르면, 임펄스 신호는 단일 클록주기 내에서 동기 펄스(Sync Pulse)와 데이터 펄스(Data Pulse) 사이의 시간 간격이 조절된 신호일 수 있다.
다시 말해, 아날로그 처리부(510)에서 수신하는 임펄스 신호는 도 1 내지 도 4c를 통해 설명한 일실시예에 따른 다중펄스 변조 송신기의 임펄스 신호 생성부를 통해 출력되는 임펄스 신호일 수 있다.
또한, 적어도 하나 이상의 검출 펄스는 동기 펄스 및 데이터 펄스에 대응되는 디지털 기반의 펄스 신호일 수 있다.
일실시예에 따른 동기화부(520)는 아날로그 처리부(510)로부터 출력되는 검출 펄스를 입력으로 수신하고, 검출 펄스에 대응되는 리커버리 클록(Recovery Clock)을 출력하여 임펄스 신호의 동기 펄스에 기초한 동기화 동작을 수행할 수 있다.
도 6은 일실시예에 따른 아날로그 처리부에 관한 예시를 설명하기 위한 도면이다.
다시 말해, 도 6은 도 5를 통해 설명한 일실시예에 따른 동기화 장치의 아날로그 처리부에 관한 실시예를 설명하기 위한 도면으로, 이후 도 6을 통해 설명하는 내용 중 일실시예에 따른 동기화 장치를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 일실시예에 따른 아날로그 처리부(600)는 저잡음 증폭기(Low Noise Amplifier; LNA)(610), 포락선 검출기(Envelope Detector)(620) 및 비교기(630)를 포함할 수 있다.
일측에 따르면, 저잡음 증폭기(610)는 임펄스 신호(Received Signal)를 입력으로 수신하고, 수신한 임펄스 신호를 증폭할 수 있다.
포락선 검출기(620)는 증폭된 임펄스 신호의 피크점(Peak Point)을 검출할 수 있다.
비교기(630)는 포락선 검출기(620)를 통해 검출된 피크점에 대응하여 수신한 임펄스 신호에 대응되는 적어도 하나 이상의 검출 펄스(Detected Pulse)를 생성할 수 있다.
예를 들면, 비교기(630)는 포락선 검출기(620)의 출력과 기준 레벨(Reference Level, Vth)을 비교하여, 포락선 검출기(620)의 출력 신호가 기준 레벨(Vth)보다 낮은 경우 '1'을 출력하고, 포락선 검출기(620)의 출력 신호가 기준 레벨(Vth)보다 높은 경우 '0'을 출력할 수 있다.
다시 말해, 비교기(630)는 포락선 검출기(620)의 출력 신호에 대응하여 디지털 펄스 기반의 검출 펄스를 생성할 수 있다.
도 7은 일실시예에 따른 동기화부에 관한 예시를 설명하기 위한 도면이다.
다시 말해, 도 7은 도 5을 통해 설명한 일실시예에 따른 동기화 장치의 동기화부에 관한 실시예를 설명하기 위한 도면으로, 이후 도 7을 통해 설명하는 내용 중 일실시예에 따른 동기화 장치를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 7을 참조하면, 일실시예에 따른 동기화부(700)는 D 플립플롭(D Flip-Flop)(710), 지연부(720) 및 조합 로직(Combinational Logic)(730)을 포함할 수 있다.
일측에 따르면, D 플립플롭(710)은 일실시예에 따른 동기화 장치의 아날로그 처리부에서 출력되는 검출 펄스가 클록 포트(CLK Port)로 인가되면, 검출 펄스의 에지(Edge)에 대응하여 트리거(Trigger)될 수 있다.
일측에 따르면, D 플립플롭(710)은 임펄스 신호의 N번째(여기서, N은 자연수) 클록주기에 대응되는 DFF 출력신호의 주기값이 N번째 클록주기에 포함된 데이터 펄스의 최소 주기값 보다 크고 N번째 클록주기에 포함된 동기 펄스의 주기값 보다 작으면, N번째 클록주기에 포함된 데이터 펄스에 대응되는 검출 펄스를 무시하고, N+1번째 클록주기에 포함된 동기 펄스에 대응되는 검출 펄스에 대응하여 트리거 될 수 있다.
또한, D 플립플롭(710)은 출력 노드(Q)를 전원전압(VDD) 레벨로 충전(Charge)하여 DFF 출력신호를 출력할 수 있다.
지연부(720)는 DFF 출력신호를 기설정된 시간만큼 지연 시킬 수 있다.
또한, 조합 로직(730)은 지연된 DFF 출력신호를 수신하여 리커버리 클록(Recovery Clock)를 출력하고, D 플립플롭이 리셋(Reset) 되도록 제어하여 출력 노드(Q)를 방전(Discharge)시킬 수 있다.
도 8a 내지 도 8e는 일실시예에 따른 동기화 장치를 이용하여 동기화 동작을 수행하는 예시를 설명하기 위한 도면이다.
다시 말해, 도 8a 내지 도 8e는 도 5 내지 도 7을 통해 설명한 일실시예에 따른 동기화 장치의 동작에 대한 예시를 설명하기 위한 도면으로, 이후 도 8a 내지 도 8e를 통해 설명하는 내용 중 일실시예에 따른 동기화 장치를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 8a 내지 도 8e를 참조하면, 참조부호 810은 일실시예에 따른 동기화 장치의 동작에 따른 타이밍 다이어그램을 나타내고, 참조부호 820은 동기 펄스(Sync Pulse)의 주기 값(
Figure 112019041664397-pat00014
)과, 데이터 펄스(Data Pulse)의 주기 값(
Figure 112019041664397-pat00015
)을 나타낸다.
또한, 참조부호 830은 데이터 펄스의 최대 주기 값(
Figure 112019041664397-pat00016
)을 나타내고, 참조부호 840은 데이터 펄스의 최소 주기 값(
Figure 112019041664397-pat00017
)을 나타내며, 참조부호 850은 아날로그 처리부로부터 출력(AFE OUT)되는 검출 펄스(Detected Pulse)와, 동기화부를 통해 생성되는 리커버리 클록(Recovery Clock)간의 관계를 나타낸다.
참조부호 810에 따르면, 일실시예에 따른 동기화 장치의 아날로그 처리부는 임펄스 신호를 수신하여 임펄스 신호에 대응되는 적어도 하나 이상의 검출 펄스(Detected Pulse)를 생성할 수 있다.
또한, 일실시예에 따른 동기화 장치의 동기화부에 구비된 D 플립플롭은 동기 펄스(Sync Pulse)에 대응되는 검출 펄스(Detected Pulse)의 에지(Edge)에 대응하여 트리거(Trigger) 되어, 출력 노드(DFF OUT)를 전원전압(VDD) 레벨로 충전할 수 있다. 즉, D 플립플롭은 출력 노드(DFF OUT)를 통해 DFF 출력신호를 출력할 수 있다.
동기화부에 구비된 지연부는 DFF 출력신호의 상승 에지(Rising Edge)로부터 일정 시간(
Figure 112019041664397-pat00018
)을 지연시켜, 지연된 DFF 출력신호(Node X)를 출력할 수 있다.
동기화부에 구비된 조합 로직은 지연된 DFF 출력신호(Node X)에 대응되는 리커버리 클록(Recovery Clock)을 생성할 수 있다.
한편, 리커버리 클록(Recovery Clock)의 주기는 항상 시스템 클록이기 때문에 항상 트리거된 에지로부터 일정 시간(
Figure 112019041664397-pat00019
) 이후 리셋(Reset)된 후, 그 다음 에지를 트리거할 수 있다.
참조부호 820에 따르면, N번째 주기(Nth Period)의 동기 펄스(Sync Pulse)와, N+1번째 주기(N+1th Period)의 동기 펄스(Sync Pulse)의 주파수(
Figure 112019041664397-pat00020
)는 항상 일정하고, 입력되는 데이터 신호에 의해 데이터 펄스(Data Pulse)의 위치가 바뀌므로 데이터 펄스(Data Pulse)의 주파수(
Figure 112019041664397-pat00021
)는 주기마다 달라지는 것을 확인할 수 있다.
참조부호 830 내지 850에 따르면, 데이터 펄스의 최대 주기 값(
Figure 112019041664397-pat00022
)은 N번째 클록주기(Nth Period)에서의 입력 데이터가 0이고, N+1번째 클록주기(N+1th Period)의 입력 데이터가 2M(여기서, M은 정수)인 경우인 것을 확인할 수 있다.
마찬가지로, 데이터 펄스의 최소 주기 값(
Figure 112019041664397-pat00023
)은 N번째 클록주기(Nth Period)에서의 입력 데이터가 2M(여기서, M은 자연수)이고, N+1번째 클록주기(N+1th Period)의 입력 데이터가 0인 경우인 것을 확인할 수 있다.
즉, 데이터 펄스(Data Pulse)의 주파수(
Figure 112019041664397-pat00024
)가 매 주기마다 달라지는 D-MPPM의 특성을 이용하면, 참조부호 850과 같은 결과가 나타날 수 있다.
참조부호 850을 수학식으로 나타내면, 하기 수학식 1로 표현될 수 있다.
[수학식 1]
Figure 112019041664397-pat00025
여기서,
Figure 112019041664397-pat00026
는 참조부호 810의
Figure 112019041664397-pat00027
를 의미한다.
또한,
Figure 112019041664397-pat00028
는 동기 펄스(Sync Pulse)의 주기 값(
Figure 112019041664397-pat00029
) 보다 작아야 하므로, 하기 수학식 2 역시 만족해야 한다.
[수학식 2]
Figure 112019041664397-pat00030
즉, 일실시예에 따른 동기화 장치는 N번째 클록주기에 대응되는 DFF 출력신호의 주기값(
Figure 112019041664397-pat00031
)이 N번째 클록주기에 포함된 데이터 펄스(Data Pulse)의 최소 주기값(
Figure 112019041664397-pat00032
) 보다 크고, N번째 클록주기에 포함된 동기 펄스(Sync Pulse)의 주기값(
Figure 112019041664397-pat00033
) 보다 작으면, 주파수가 다른 두개의 임펄스를 활용하는 시스템에서 일정한 주기의 임펄스에 자동적으로 동기시킬 수 있기 때문에 매우 효과적으로 동기화를 구현 할 수 있다.
결국, 일실시예에 따른 동기화 장치는 전력 소모가 거의 없는 로직 회로(Logic Circuit)를 통해 효과적으로 동기화를 구현할 수 있기 때문에, 초저전력으로 송수신기 동기화가 가능하다.
또한, 일실시예에 따른 동기화 장치는 디지털 기반의 안정적인 구조로 동기화 장치를 구현하여, 분주, 주파수 곱셈 등의 다양한 회로에 매우 용이하게 적용할 수 있다.
또한, 일실시예에 따른 동기화 장치는 동기 펄스와 데이터 펄스 사이의 시간 간격이 조절된 신호의 동기 펄스와 데이터 펄스의 주파수 차이를 이용하여 별도의 시스템 클록 입력 및 움직이는 펄스에 상관없이 동기 펄스에 동기화할 수 있다.
도 9는 일실시예에 따른 다중펄스 변조 송신기의 동작방법을 설명하기 위한 도면이다.
다시 말해, 도 9는 도 1 내지 도 4c를 통해 설명한 일실시예에 따른 다중펄스 변조 송신기의 동작방법을 설명하기 위한 도면으로, 이후 도 9를 통해 설명하는 내용 중 일실시예에 따른 다중펄스 변조 송신기를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 9를 참조하면, 910 단계에서 일실시예에 따른 다중펄스 변조 송신기의 동작방법은 디지털-시간 변환부에서, 기준 클록(Refernce Clock) 신호 및 데이터(Data) 신호를 수신하여 단일 클록주기 내에서 동기 펄스(Sync Pulse)와 데이터 펄스(Data Pulse)를 포함하는 신호를 생성하되, 동기 펄스 및 데이터 펄스 사이의 시간 간격이 조절된 신호를 생성할 수 있다.
일측에 따르면, 910 단계에서 일실시예에 따른 다중펄스 변조 송신기의 동작방법은 디지털-시간 변환부에서, 데이터 신호의 비트(bit)에 대응하여 동기 펄스 및 데이터 펄스 사이의 시간 간격을 조절할 수 있다.
다음으로, 920 단계에서 일실시예에 따른 다중펄스 변조 송신기의 동작방법은 임펄스 신호 생성부에서, 시간 간격이 조절된 신호를 수신하여 스위치드 캐패시터(Switched Capacitor)를 이용한 주파수 도약(Frequency Hopping) 방식으로 시간 간격이 조절된 신호에 대응되는 임펄스 신호(Impulse Signal)를 생성할 수 있다.
일측에 따르면, 921 단계에서 일실시예에 따른 다중펄스 변조 송신기의 동작방법은 스위치드 캐패시터를 복수개 포함하는 적어도 하나 이상의 지연 셀(Delay cell)을 구비하는 에지 결합부에서, 시간 간격이 조절된 신호에 대응되는 적어도 하나 이상의 디지털 윈도우를 출력할 수 있다.
일측에 따르면, 921 단계에서 일실시예에 따른 다중펄스 변조 송신기의 동작방법은 에지 결합부에서, 시간 간격이 조절된 신호의 상승 에지(Rising Edge)를 적어도 하나 이상의 지연 셀에 대응되는 지연 시간만큼 지연시키고, 지연된 에지에 대응되는 적어도 하나 이상의 디지털 윈도우를 출력할 수 있다.
한편, 921 단계에서 일실시예에 따른 다중펄스 변조 송신기의 동작방법은 카운터부에서, 적어도 하나 이상의 D 플립플롭(D Flip-Flop)을 통해 기준 클록 신호에 대응되는 바이너리 코드(Binary Code)를 생성할 수 있다.
또한, 921 단계에서 일실시예에 따른 다중펄스 변조 송신기의 동작방법은 에지 결합부에서, 바이너리 코드를 수신하고 바이너리 코드를 통해 복수개의 스위치드 캐패시터 각각의 동작을 제어하여 지연 셀의 지연 시간을 조절할 수 있다.
일측에 따르면, 922 단계에서 일실시예에 따른 다중펄스 변조 송신기의 동작방법은 푸시-풀 펄스 생성부에서, 출력된 디지털 윈도우를 수신하고, 수신한 디지털 윈도우에 대응되는 임펄스 신호를 생성할 수 있다.
도 10은 일실시예에 따른 동기화 장치의 동작방법을 설명하기 위한 도면이다.
다시 말해, 도 10은 도 5 내지 도 8e를 통해 설명한 일실시예에 따른 동기화 장치의 동작방법을 설명하기 위한 도면으로, 이후 도 10을 통해 설명하는 내용 중 일실시예에 따른 동기화 장치를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 10을 참조하면, 1010 단계에서 일실시예에 따른 동기화 장치의 동작방법은 아날로그 처리부에서, 임펄스 신호(Impulse Signal)를 수신하고, 수신한 임펄스 신호에 대응되는 적어도 하나 이상의 검출 펄스(Detected Pulse)를 생성할 수 있다.
일측에 따르면, 임펄스 신호는 단일 클록주기 내에서 동기 펄스(Sync Pulse)와 데이터 펄스(Data Pulse) 사이의 시간 간격이 조절된 신호일 수 있다.
즉, 임펄스 신호는 일실시예에 따른 다중펄스 변조 송신기로부터 출력되는 신호일 수 있다.
다시 말해, 일실시예에 따른 동기화 장치의 동작방법의 1010 단계는 도 9를 통해 설명한 일실시예에 따른 다중펄스 변조 송신기의 동작방법의 920 단계 이후에 수행될 수 있다.
일측에 따르면, 1011 단계에서 일실시예에 따른 동기화 장치의 동작방법은 저잡음 증폭기(Low Noise Amplifier; LNA)에서, 임펄스 신호를 입력으로 수신하여 증폭할 수 있다.
또한, 1012 단계에서 일실시예에 따른 동기화 장치의 동작방법은 포락선 검출기(Envelope Detector)에서, 증폭된 임펄스 신호의 피크점(Peak Point)을 검출할 수 있다.
또한, 1013 단계에서 일실시예에 따른 동기화 장치의 동작방법은 비교기에서, 검출된 피크점에 대응하여 적어도 하나 이상의 검출 펄스를 생성할 수 있다.
다음으로, 1020 단계에서 일실시예에 따른 동기화 장치의 동작방법은 동기화부에서, 적어도 하나 이상의 검출 펄스를 입력으로 수신하고, 적어도 하나 이상의 검출 펄스에 대응되는 리커버리 클록(Recovery Clock)을 출력하여 임펄스 신호의 동기 펄스(Sync Pulse)에 기초한 동기화 동작을 수행할 수 있다.
일측에 따르면, 1021 단계에서 일실시예에 따른 동기화 장치의 동작방법은 D 플립플롭(D Flip-Flop)에서, 적어도 하나 이상의 검출 펄스가 클록 포트(CLK Port)로 인가되면, 적어도 하나 이상의 검출 펄스의 에지(Edge)에 대응하여 트리거(Trigger)되고, 출력 노드를 전원전압(VDD) 레벨로 충전(Charge)하여 DFF 출력신호를 출력할 수 있다.
예를 들면, 1021 단계에서 일실시예에 따른 동기화 장치의 동작방법은 D 플립플롭에서, 임펄스 신호의 N번째(여기서, N은 자연수) 클록주기에 대응되는 DFF 출력신호의 주기값이 N번째 클록주기에 포함된 데이터 펄스의 최소 주기값 보다 크고 N번째 클록주기에 포함된 동기 펄스의 주기값 보다 작으면, N번째 클록주기에 포함된 데이터 펄스에 대응되는 검출 펄스를 무시하고, N+1번째 클록주기에 포함된 동기 펄스에 대응되는 검출 펄스에 대응하여 트리거될 수 있다.
또한, 1022 단계에서 일실시예에 따른 동기화 장치의 동작방법은 지연부에서, DFF 출력신호를 기설정된 시간만큼 지연시킬 수 있다.
또한, 1023 단계에서 일실시예에 따른 동기화 장치의 동작방법은 조합 로직(Combinational Logic)에서, 지연된 DFF 출력신호를 수신하여 리커버리 신호를 출력하고, D 플립플롭이 리셋(Reset) 되도록 제어하여 출력 노드를 방전시킬 수 있다.
결국, 본 발명을 이용하면, 동기 펄스와 데이터 펄스 사이의 시간차를 이용하여 데이터를 전송함으로써, 무선 통신 속도 및 무선 통신 거리를 향상 시킬 수 있다.
또한, 본 발명을 이용하면 스위치드 캐패시터 기반의 지연회로를 이용하여 주파수 도약 방식으로 임펄스 신호를 전송함으로써, 추가적인 전력을 소모하지 않으면서도 무선 통신 속도 및 무선 통신 거리를 보다 더 향상시킬 수 있다.
또한, 전력 소모가 거의 없는 로직 회로(Logic Circuit)를 통해 효과적으로 동기화를 구현할 수 있기 때문에, 초저전력으로 송수신기 동기화가 가능하다.
또한, 디지털 기반의 안정적인 구조로 동기화 장치를 구현하여, 분주, 주파수 곱셈 등의 다양한 회로에 매우 용이하게 적용할 수 있다.
또한, 동기 펄스와 데이터 펄스 사이의 시간 간격이 조절된 신호의 동기 펄스와 데이터 펄스의 주파수 차이를 이용하여 별도의 시스템 클록 입력 및 움직이는 펄스에 상관없이 동기 펄스에 동기화할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다.
소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
100: 다중펄스 변조 송신기 110: 디지털-시간 변환부
120: 임펄스 신호 생성부

Claims (12)

  1. 기준 클록(Refernce Clock) 신호 및 데이터(Data) 신호를 수신하여 단일 클록주기 내에서 동기 펄스(Sync Pulse)와 데이터 펄스(Data Pulse)를 포함하는 신호를 생성하되, 상기 동기 펄스와 상기 데이터 펄스 사이의 시간 간격이 조절된 신호를 생성하는 디지털-시간 변환부 및
    상기 시간 간격이 조절된 신호를 수신하여 스위치드 캐패시터(Switched Capacitor)를 이용한 주파수 도약(Frequency Hopping) 방식으로 상기 시간 간격이 조절된 신호에 대응되는 임펄스 신호(Impulse Signal)를 생성하고, 상기 생성된 임펄스 신호에 대응되는 적어도 하나 이상의 검출 펄스(Detected Pulse)를 생성하는 동기화 장치로 상기 생성된 임펄스 신호를 출력하는 임펄스 신호 생성부
    를 포함하고,
    상기 동기화 장치는,
    상기 적어도 하나 이상의 검출 펄스가 클록 포트(CLK Port)로 인가되면, 상기 적어도 하나 이상의 검출 펄스의 에지(Edge)에 대응하여 트리거(Trigger)되고, 출력 노드를 전원전압(VDD) 레벨로 충전(Charge)하여 DFF 출력신호를 출력하는 제1 D 플립플롭(D Flip-Flop);
    상기 DFF 출력신호를 기설정된 시간만큼 지연시키는 지연부 및
    상기 지연된 DFF 출력신호에 대응되는 리커버리 클록(Recovery Clock)을 출력하여 동기화 동작을 수행하고, 상기 리커버리 클록을 통해 상기 제1 D 플립플롭이 리셋(Reset) 되도록 제어하여 상기 출력 노드를 방전시키는 조합 로직(Combinational Logic)
    을 포함하는 다중펄스 변조 송신기.
  2. 제1항에 있어서,
    상기 디지털-시간 변환부는,
    상기 데이터 신호의 비트(bit)에 대응하여 상기 동기 펄스 및 상기 데이터 펄스 사이의 시간 간격을 조절하는
    다중펄스 변조 송신기.
  3. 제1항에 있어서,
    상기 임펄스 신호 생성부는,
    상기 스위치드 캐패시터를 복수개 포함하는 적어도 하나 이상의 지연 셀(Delay cell)을 구비하는 에지 결합부
    를 더 포함하는 다중펄스 변조 송신기.
  4. 제3항에 있어서,
    상기 에지 결합부는,
    상기 시간 간격이 조절된 신호의 상승 에지(Rising Edge)를 상기 적어도 하나 이상의 지연 셀에 대응되는 지연 시간만큼 지연시키고, 상기 지연된 에지에 대응되는 적어도 하나 이상의 디지털 윈도우를 출력하는
    다중펄스 변조 송신기.
  5. 제3항에 있어서,
    상기 적어도 하나 이상의 지연 셀은,
    바이너리 코드(Binary Code)를 통해 상기 복수개의 스위치드 캐패시터 각각의 동작을 제어하여 상기 적어도 하나 이상의 지연 셀에 대응되는 지연 시간을 조절하는
    다중펄스 변조 송신기.
  6. 제5항에 있어서,
    적어도 하나 이상의 제2 D 플립플롭을 통해 상기 기준 클록 신호에 대응되는 상기 바이너리 코드를 생성하는 카운터부
    를 더 포함하는 다중펄스 변조 송신기.
  7. 제4항에 있어서,
    상기 임펄스 신호 생성부는,
    상기 출력된 디지털 윈도우를 수신하고, 상기 수신한 디지털 윈도우에 대응되는 상기 임펄스 신호를 생성하는 푸시-풀 펄스 생성부
    를 더 포함하는 다중펄스 변조 송신기.
  8. 디지털-시간 변환부에서, 기준 클록(Refernce Clock) 신호 및 데이터(Data) 신호를 수신하여 단일 클록주기 내에서 동기 펄스(Sync Pulse)와 데이터 펄스(Data Pulse)를 포함하는 신호를 생성하되, 상기 동기 펄스 및 상기 데이터 펄스 사이의 시간 간격이 조절된 신호를 생성하는 단계 및
    임펄스 신호 생성부에서, 상기 시간 간격이 조절된 신호를 수신하여 스위치드 캐패시터(Switched Capacitor)를 이용한 주파수 도약(Frequency Hopping) 방식으로 상기 시간 간격이 조절된 신호에 대응되는 임펄스 신호(Impulse Signal)를 생성하고, 상기 생성된 임펄스 신호에 대응되는 적어도 하나 이상의 검출 펄스(Detected Pulse)를 생성하는 동기화 장치로 상기 생성된 임펄스 신호를 출력하는 단계
    를 포함하고,
    상기 동기화 장치는,
    상기 적어도 하나 이상의 검출 펄스가 클록 포트(CLK Port)로 인가되면, 상기 적어도 하나 이상의 검출 펄스의 에지(Edge)에 대응하여 트리거(Trigger)되고, 출력 노드를 전원전압(VDD) 레벨로 충전(Charge)하여 DFF 출력신호를 출력하는 제1 D 플립플롭(D Flip-Flop);
    상기 DFF 출력신호를 기설정된 시간만큼 지연시키는 지연부 및
    상기 지연된 DFF 출력신호에 대응되는 리커버리 클록(Recovery Clock)을 출력하여 동기화 동작을 수행하고, 상기 리커버리 클록을 통해 상기 제1 D 플립플롭이 리셋(Reset) 되도록 제어하여 상기 출력 노드를 방전시키는 조합 로직(Combinational Logic)
    을 포함하는 다중펄스 변조 송신기의 동작방법.
  9. 제8항에 있어서,
    상기 시간 간격이 조절된 신호를 생성하는 단계는,
    상기 디지털-시간 변환부에서, 상기 데이터 신호의 비트(bit)에 대응하여 상기 동기 펄스 및 상기 데이터 펄스 사이의 시간 간격을 조절하는
    다중펄스 변조 송신기의 동작방법.
  10. 제8항에 있어서,
    상기 임펄스 신호를 생성하는 단계는,
    상기 스위치드 캐패시터를 복수개 포함하는 적어도 하나 이상의 지연 셀(Delay cell)을 구비하는 에지 결합부에서, 상기 시간 간격이 조절된 신호에 대응되는 적어도 하나 이상의 디지털 윈도우를 출력하는 단계 및
    푸시-풀 펄스 생성부에서, 상기 출력된 디지털 윈도우를 수신하고, 상기 수신한 디지털 윈도우에 대응되는 상기 임펄스 신호를 생성하는 단계
    를 더 포함하는 다중펄스 변조 송신기의 동작방법.
  11. 제10항에 있어서,
    상기 디지털 윈도우를 출력하는 단계는,
    상기 에지 결합부에서, 상기 시간 간격이 조절된 신호의 상승 에지(Rising Edge)를 상기 적어도 하나 이상의 지연 셀에 대응되는 지연 시간만큼 지연시키고, 상기 지연된 에지에 대응되는 상기 적어도 하나 이상의 디지털 윈도우를 출력하는
    다중펄스 변조 송신기의 동작방법.
  12. 제10항에 있어서,
    상기 디지털 윈도우를 출력하는 단계는,
    카운터부에서, 적어도 하나 이상의 제2 D 플립플롭을 통해 상기 기준 클록 신호에 대응되는 바이너리 코드(Binary Code)를 생성하고,
    상기 에지 결합부에서, 상기 바이너리 코드를 수신하고 상기 바이너리 코드를 통해 상기 복수개의 스위치드 캐패시터 각각의 동작을 제어하여 상기 지연 셀의 지연 시간을 조절하는
    다중펄스 변조 송신기의 동작방법.
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