KR102147138B1 - Electrostatic discharge protection circuit - Google Patents

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Abstract

본 발명은 정전기 방전 보호 회로에 관한 것이다. 본 발명의 정전기 방전 보호 회로는 기판 상에 형성된 딥 N웰, 딥 N웰 상의 우측에 형성되고, 제 1 P+확산영역, 제 1 N+확산영역, 제 2 P+확산영역, 및 플로팅 P+확산영역을 포함하는 제 1 P웰, 딥 N웰 상에 형성되고, 제 1 P웰의 좌측에 위치하고, 플로팅 N+확산영역, 제 3 P+확산영역, 제 2 N+확산영역을 포함하는 N웰, 및 딥 N웰 상에 형성되고, 제 N웰의 좌측에 위치하고, 제 4 P+확산영역과 제 3 N+ 확산영역 중 하나를 포함하는 제 2 P웰을 포함하고, N웰은 제 1 P웰과 제 2 P웰 사이에 위치하고, N웰과 제 2 P웰 사이의 간격은 N웰과 제 1 P웰 사이의 간격보다 좁고, 제 1 P+확산영역과 제 1 N+확산영역은 캐소드에 연결되고, 제 3 P+확산영역과 제 2 N+확산영역은 애노드에 연결되고, 제 2 P+확산영역과 제 4 P+확산영역은 상호 간에 연결되는 것을 특징으로 한다.The present invention relates to an electrostatic discharge protection circuit. The electrostatic discharge protection circuit of the present invention includes a deep N well formed on a substrate, a right side of the deep N well, and includes a first P+ diffusion region, a first N+ diffusion region, a second P+ diffusion region, and a floating P+ diffusion region. Is formed on the first P well and the deep N well, is located on the left side of the first P well, and includes a floating N+ diffusion region, a third P+ diffusion region, a second N+ diffusion region, and a deep N well. And a second P well formed at the left side of the Nth well and including one of a fourth P+ diffusion region and a third N+ diffusion region, and the N well is between the first P well and the second P well. And the gap between the N well and the second P well is narrower than the gap between the N well and the first P well, the first P+ diffusion region and the first N+ diffusion region are connected to the cathode, and the third P+ diffusion region and the second P well The 2N+ diffusion region is connected to the anode, and the second P+ diffusion region and the fourth P+ diffusion region are connected to each other.

Figure R1020140006792
Figure R1020140006792

Description

정전기 방전 보호 회로{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT}Electrostatic discharge protection circuit {ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT}

본 발명은 반도체 회로에 관한 것으로서, 특히 낮은 트리거 전압에서 동작할 수 있는 고전압용 정전기 방전 보호 회로에 관한 것이다.The present invention relates to a semiconductor circuit, and in particular, to a high voltage electrostatic discharge protection circuit capable of operating at a low trigger voltage.

일반적으로 정전기 방전(Electrostatic Discharge, 이하 'ESD'라 칭하기로 함) 현상은 서로 다른 전위로 충전되어 있던 두 개의 물체들 간에 접촉이 일어나면서 순간적인 방전 현상에 의해서 발생하게 된다.In general, the phenomenon of electrostatic discharge (hereinafter referred to as'ESD') occurs due to an instantaneous discharge phenomenon as contact occurs between two objects charged with different potentials.

이러한, ESD은 일반 가정이나 일상생활에서 쉽게 발생하며, 수 키로볼트(kV)에서 수십 kV의 전압을 수반하게 된다. 이러한 방전 경로 상에 큰 저항체(수분 또는 공기 등)로 인해 ESD 전류는 매우 작아 인체 또는 물체 등에는 손상과 파괴를 발생시키지 않는다. 하지만, 반도체의 경우에는 수 마이크로에서 수 나노로 크기가 줄어들면서 ESD에 의한 피해가 증가하고 있다.Such, ESD easily occurs in general homes or daily life, and involves a voltage of several kilovolts (kV) to tens of kV. Due to the large resistor (such as moisture or air) on the discharge path, the ESD current is very small, so that damage or destruction does not occur to a human body or an object. However, in the case of semiconductors, damage by ESD is increasing as the size decreases from several microns to several nanometers.

ESD 보호 회로는 ESD 현상으로부터 반도체 코어 회로를 보호하는 회로이다. 예를 들어, ESD 보호 회로는 게이트 접지 엔모스(GGNMOS: Gate Ground NMOS), 실리콘 제어 정류기(SCR: Silicon Controlled Rectifier) 등이 사용된다.The ESD protection circuit is a circuit that protects a semiconductor core circuit from an ESD phenomenon. For example, as an ESD protection circuit, a gate ground NMOS (GGNMOS), a silicon controlled rectifier (SCR), or the like is used.

게이트 접지 엔모스의 경우, 빠른 트리거 전압을 갖지만 면적 대비 수용할 수 있는 전류의 양이 매우 적다. 이에, 많은 전류를 수용하기 위해서 소자의 크기를 증가시켜야 하지만, 소자의 크기 증가는 기생 커패시턴스를 증가시킨다.In the case of gate ground NMOS, it has a fast trigger voltage, but the amount of current that can be accommodated is very small compared to the area. Accordingly, the size of the device must be increased to accommodate a large amount of current, but the increase in the size of the device increases the parasitic capacitance.

이에, 실리콘 제어 정류기가 사용되고 있으며, 실리콘 제어 정류기는 기판 상에 방전 경로를 형성함에 따라 높은 감내 특성을 가지고 있고, 다른 ESD 소자들에 비해 면적대비 많은 전류를 수용할 수 있다. 하지만, 실리콘 제어 정류기들의 동작을 살펴보면, 실리콘 제어 정류 소자에서의 트리거 전압이 높은 문제점이 있었다.Accordingly, a silicon-controlled rectifier is used, and the silicon-controlled rectifier has a high endurance characteristic as a discharge path is formed on a substrate, and can accommodate a larger current compared to an area compared to other ESD devices. However, looking at the operation of the silicon controlled rectifiers, there is a problem in that the trigger voltage in the silicon controlled rectifier device is high.

본 발명의 목적은 낮은 트리거 전압에서 동작할 수 있는 정전기 방전 보호 회로를 제공함에 있다.An object of the present invention is to provide an electrostatic discharge protection circuit capable of operating at a low trigger voltage.

본 발명에 따른 정전기 방전 보호 회로는 기판 상에 형성된 딥 N웰, 상기 딥 N웰 상의 우측에 형성되고, 제 1 P+확산영역, 제 1 N+확산영역, 제 2 P+확산영역, 및 플로팅 P+확산영역을 포함하는 제 1 P웰, 상기 딥 N웰 상에 형성되고, 상기 제 1 P웰의 좌측에 위치하고, 플로팅 N+확산영역, 제 3 P+확산영역, 제 2 N+확산영역을 포함하는 N웰, 및 상기 딥 N웰 상에 형성되고, 상기 제 N웰의 좌측에 위치하고, 제 4 P+확산영역과 제 3 N+ 확산영역 중 하나를 포함하는 제 2 P웰을 포함하고, 상기 N웰은 상기 제 1 P웰과 상기 제 2 P웰 사이에 위치하고, 상기 N웰과 상기 제 2 P웰 사이의 간격은 상기 N웰과 상기 제 1 P웰 사이의 간격보다 좁고, 상기 제 1 P+확산영역과 상기 제 1 N+확산영역은 캐소드에 연결되고, 상기 제 3 P+확산영역과 상기 제 2 N+확산영역은 애노드에 연결되고, 상기 제 4 P+확산영역과 상기 제 3 N+ 확산영역은 상기 제 2 P+확산영역과 상호 간에 연결되는 것을 특징으로 한다.The electrostatic discharge protection circuit according to the present invention includes a deep N well formed on a substrate, a right side of the deep N well, a first P+ diffusion region, a first N+ diffusion region, a second P+ diffusion region, and a floating P+ diffusion region. A first P well including, an N well formed on the deep N well, located on the left side of the first P well, and including a floating N+ diffusion region, a third P+ diffusion region, and a second N+ diffusion region, and A second P well formed on the deep N well, positioned to the left of the Nth well, and including one of a fourth P+ diffusion region and a third N+ diffusion region, and the N well is the first P Located between the well and the second P-well, the gap between the N-well and the second P-well is narrower than the gap between the N-well and the first P-well, and the first P+ diffusion region and the first N+ The diffusion region is connected to the cathode, the third P+ diffusion region and the second N+ diffusion region are connected to an anode, and the fourth P+ diffusion region and the third N+ diffusion region are connected to the second P+ diffusion region. It is characterized by being connected.

본 발명의 정전기 방전 보호 회로는 P웰을 추가하여 N웰과의 애벌런치 항복에 의한 트리거 전압을 메인 실리콘 제어 정류기로 주입함으로써, 정전기 방전 보호 회로를 낮은 트리거 전압에서 동작시킬 수 있다.The electrostatic discharge protection circuit of the present invention can operate the electrostatic discharge protection circuit at a low trigger voltage by adding a P well and injecting a trigger voltage due to an avalanche breakdown with the N well to the main silicon controlled rectifier.

도 1은 본 발명에 따른 EDS 보호 회로를 설명하기 위한 실리콘 제어 정류기의 기판 상의 단면을 도시한 도면,
도 2는 도 1의 SCR의 전압-전류 변환 특성을 예시적으로 도시한 도면,
도 3은 도 1에 비해 개선된 저전압 트리거링 실리콘 제어 정류기의 기판 상의 단면을 예시적으로 도시한 도면,
도 4는 도 3의 저전압 트리거링 실리콘 제어 정류기를 회로 형태로의 구성을 예시적으로 도시한 도면,
도 5는 본 발명의 실시예에 따른 ESD 보호 회로를 기판상에 구현한 단면을 도시한 도면이다.
도 6은 본 발명의 실시예에 따른 ESD 보호 회로를 도시한 도면,
도 7은 본 발명의 실시예에 따른 순방향 다이오드 특성을 이용한 ESD 보호 회로를 기판 상에 구현한 단면을 도시한 도면,
도 8은 도 7의 ESD 보호 회로를 예시적으로 도시한 도면, 및
도 9는 본 발명의 실시예에 따른 EDS 보호 회로의 전압-전류 특성을 도시한 그래프이다.1 is a diagram showing a cross section on a substrate of a silicon controlled rectifier for explaining an EDS protection circuit according to the present invention;
FIG. 2 is a diagram showing exemplary voltage-current conversion characteristics of the SCR of FIG. 1;
FIG. 3 is a diagram illustrating a cross section on a substrate of an improved low voltage triggering silicon controlled rectifier compared to FIG. 1;
4 is a diagram illustrating an exemplary configuration of the low voltage triggering silicon control rectifier of FIG. 3 in a circuit form;
5 is a diagram illustrating a cross section of an ESD protection circuit according to an embodiment of the present invention implemented on a substrate.
6 is a diagram showing an ESD protection circuit according to an embodiment of the present invention;
7 is a view showing a cross-section of an ESD protection circuit using forward diode characteristics according to an embodiment of the present invention implemented on a substrate;
FIG. 8 is a diagram illustrating an ESD protection circuit of FIG. 7 by way of example, and
9 is a graph showing voltage-current characteristics of an EDS protection circuit according to an embodiment of the present invention.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, it should be noted that only parts necessary to understand the operation according to the present invention will be described, and descriptions of other parts will be omitted so as not to obscure the subject matter of the present invention.

본 발명은 낮은 트리거 전압에서 동작할 수 있는 정전기 방전(Electrostatic Discharge, 이하 'ESD'라 칭하기로 함) 보호 회로를 제공한다.The present invention provides an electrostatic discharge (Electrostatic Discharge, hereinafter referred to as'ESD') protection circuit capable of operating at a low trigger voltage.

도 1은 본 발명에 따른 EDS 보호 회로를 설명하기 위한 실리콘 제어 정류기의 기판 상의 단면을 도시한 도면이다.1 is a view showing a cross section on a substrate of a silicon controlled rectifier for explaining an EDS protection circuit according to the present invention.

도 1을 참조하면, 실리콘 제어 정류기(Silicon Controlled Rectifier, 이하 'SCR'라 칭하기로 함)는 기판(1), P웰(P well)(10), 및 N웰(N well)(20)을 포함한다.1, a silicon controlled rectifier (Silicon Controlled Rectifier, hereinafter referred to as'SCR') includes a substrate 1, a P well 10, and an N well 20. Include.

기판(1)상에 P웰(10)과 N웰(20)이 형성된다. 여기서, 기판(1)에 형성된 P웰(10)은 제 1 N+확산영역(11)과 제 1 P+확산영역(12)을 포함한다. 또한, 기판(1)에 형성된 N웰(20)은 제 2 N+확산영역(21)과 제 2 P+확산영역(22)을 포함한다. 이때, P웰(10)과 N웰(20)에 형성된 제 1 N+확산영역(11)과 제 1 P+확산영역(12)은 캐소드(Cathode)에 연결되고, 제 2 N+확산영역(21)과 제 2 P+확산영역(22)은 애노드(Anode)에 연결된다.P wells 10 and N wells 20 are formed on the substrate 1. Here, the P-well 10 formed in the substrate 1 includes a first N+ diffusion region 11 and a first P+ diffusion region 12. Further, the N-well 20 formed in the substrate 1 includes a second N+ diffusion region 21 and a second P+ diffusion region 22. At this time, the first N+ diffusion region 11 and the first P+ diffusion region 12 formed in the P-well 10 and the N-well 20 are connected to the cathode, and the second N+ diffusion region 21 and The second P+ diffusion region 22 is connected to an anode.

또한, 기판(1)을 기준으로 우측에 형성된 P웰(10)은 P웰저항(13)과 PNP 트랜지스터(14)를 포함한다. 기판(1)을 기준으로 좌측에 형성된 N웰(20)은 N웰저항(23)과 PNP 트랜지스터(24)를 포함한다.Further, the P-well 10 formed on the right side of the substrate 1 includes a P-well resistor 13 and a PNP transistor 14. The N-well 20 formed on the left side of the substrate 1 includes an N-well resistor 23 and a PNP transistor 24.

이때, P웰저항(13), PNP 트랜지스터(14), N웰저항(23), 및 PNP 트랜지스터(24)의 연결 관계를 살펴보면 다음과 같다.At this time, the connection relationship between the P-well resistor 13, the PNP transistor 14, the N-well resistor 23, and the PNP transistor 24 is as follows.

P웰저항(13)의 일단은 제 1 P+확산영역(12)에 연결되고, 타단은 NPN 트랜지스터(14)의 베이스와 PNP 트랜지스터(24)의 컬렉터에 연결된다. NPN 트랜지스터(14)의 이미터는 제 1 N+확산영역(11)에 연결되고, 컬렉터는 N웰저항(23)에 연결되고, 베이스는 P웰저항(13)에 연결된다.One end of the P-well resistor 13 is connected to the first P+ diffusion region 12, and the other end is connected to the base of the NPN transistor 14 and the collector of the PNP transistor 24. The emitter of the NPN transistor 14 is connected to the first N+ diffusion region 11, the collector is connected to the N-well resistor 23, and the base is connected to the P-well resistor 13.

또한, N웰저항(23)의 일단은 제 2 N+확산영역(21)에 연결되고, N웰저항(23)의 타단은 PNP 트랜지스터(24)의 베이스와 NPN 트랜지스터(14)의 컬렉터에 연결된다. PNP 트랜지스터(24)의 이미터는 제 2 P+확산영역(22)에 연결되고, 컬렉터는 P웰저항(13)에 연결되고, 베이스는 제 2 N+확산영역(22)에 연결된다.In addition, one end of the N-well resistor 23 is connected to the second N+ diffusion region 21, and the other end of the N-well resistor 23 is connected to the base of the PNP transistor 24 and the collector of the NPN transistor 14. . The emitter of the PNP transistor 24 is connected to the second P+ diffusion region 22, the collector is connected to the P-well resistor 13, and the base is connected to the second N+ diffusion region 22.

기생 PNP 바이폴라 트랜지스터(24)와 기생 NPN 바이폴라 트랜지스터(14)로 구성된 SCR은 애노드 단으로 유입된 ESD 전류에 의해 전압이 증가함에 따라 N웰(20)과 P웰(10) 접합(2)은 역방향 바이어스 상태가 된다. 역방향 바이어스 상태인 접합(2)의 전계가 애벌런치 하복이 발생하는 임계값에 도달하면, 애벌런치 항복에 의한 전자-정공 쌍(Electron-Hole Pair)이 생성된다. 이때, 생성된 홀(Hole) 전류는 P웰(10)로 이동하여 P웰(10)의 전위를 높인다.The SCR composed of the parasitic PNP bipolar transistor 24 and the parasitic NPN bipolar transistor 14 increases the voltage by the ESD current flowing into the anode terminal, so that the junction (2) of the N-well 20 and the P-well 10 is reversed. It is in a bias state. When the electric field of the junction 2 in the reverse bias state reaches a threshold value at which avalanche lowering occurs, an electron-hole pair due to avalanche breakdown is generated. At this time, the generated hole current moves to the P well 10 to increase the potential of the P well 10.

이때, 높아진 P웰(10)의 전위에 의해 제 1 N+확산영역(11)과 접합(2)의 전위차가 빌트-인 포텐셜(Built-in Potential)인 약 0.7볼트(V) 이상이 되면, NPN 트랜지스터(34)가 턴-온 된다. 턴-온된 NPN 트랜지스터(14)의 전류는 N웰저항(23)에 전압 강하를 형성한다. 이때, PNP 트랜지스터(24)는 턴-온되고, 턴-온된 PNP 트랜지스터(14)는 P웰저항(13)에 전압 강하를 일으킨다. 이때, NPN 트랜지스터(14)는 턴-온 상태가 되도록 하여 SCR은 트리거된다. 이때의 전압이 트리거 전압이다. 그리고, SCR이 트리거되면, PNP 트랜지스터(24)의 전류에 의해 NPN 트랜지스터(14)에 더 이상 바이어스를 공급할 필요가 없게된다. 이때, 애노드의 전압은 최소값까지 감소하게 되며, 이때의 전압이 홀딩 전압이다.At this time, when the potential difference between the first N+ diffusion region 11 and the junction 2 becomes about 0.7 volts (V) or more, which is a built-in potential, due to the increased potential of the P well 10, NPN Transistor 34 is turned on. The turned-on current of the NPN transistor 14 creates a voltage drop across the N-well resistor 23. At this time, the PNP transistor 24 is turned on, and the turned-on PNP transistor 14 causes a voltage drop in the P-well resistor 13. At this time, the NPN transistor 14 is turned on so that the SCR is triggered. The voltage at this time is the trigger voltage. And, when the SCR is triggered, it is no longer necessary to supply a bias to the NPN transistor 14 by the current of the PNP transistor 24. At this time, the voltage of the anode decreases to the minimum value, and the voltage at this time is the holding voltage.

이후, SCR은 정궤환(positive feedback) 동작을 수행하여 애노드단을 통해 유입되는 ESD 전류를 방전할 수 있다.Thereafter, the SCR can discharge the ESD current flowing through the anode terminal by performing a positive feedback operation.

이와 같이, SCR이 정궤환 동작을 수행하기 위해서는 하기의 수학식 1을 만족해야 한다In this way, in order for the SCR to perform the forward feedback operation, the following Equation 1 must be satisfied.

Figure 112014005738608-pat00001
Figure 112014005738608-pat00001

Figure 112014005738608-pat00002
는 NPN 트랜지스터(14)의 전류이득이고,
Figure 112014005738608-pat00003
는 PNP 트랜지스터(24)의 전류이득이다.
Figure 112014005738608-pat00002
Is the current gain of the NPN transistor 14,
Figure 112014005738608-pat00003
Is the current gain of the PNP transistor 24.

도 2는 도 1의 SCR의 전압-전류 변환 특성을 예시적으로 도시한 도면이다.2 is a diagram illustrating a voltage-current conversion characteristic of the SCR of FIG. 1 by way of example.

도 2를 참조하면, 그래프의 가로축은 애노드의 전압(VAnode)을 나타내고, 세로축은 애노드의 전류(IAnode)를 나타낸다.Referring to FIG. 2, the horizontal axis of the graph represents the anode voltage (V Anode ), and the vertical axis represents the anode current (I Anode ).

SCR은 트리거 포인트(trigger point)(32)에 도달되기 전까지는 오프(off) 상태이다. 이후, SCR은 인가되는 전류나 전압이 트리거 포인트 이상이 되면 그 특성이 홀딩 영역(holding region)(31)의 곡선을 따라 움직인다.SCR is in the off state until it reaches the trigger point 32. Thereafter, when the applied current or voltage exceeds the trigger point, the characteristics of the SCR move along the curve of the holding region 31.

SCR의 특성이 홀딩 영역의 곡선을 따라 움직이게 되면, ESD 전류 패스(path)가 형성된다. 즉 ESD 상황 동안(정전기 등이 IC 패드에 인가된 경우)에는 패드의 전압은 홀딩 영역의 전압 수준을 유지하며 ESD전류가 SCR을 통해 접지 단으로 빠져 나가게 된다. 이를 통해, 칩의 내부 회로에 ESD로 인한 충격이 가해지는 것을 막아준다. 이후 ESD 전류가 홀딩 영역보다 낮아지게 되면 SCR은 다시 오프 상태로 돌아오게 된다.When the characteristics of the SCR move along the curve of the holding area, an ESD current path is formed. In other words, during an ESD situation (when static electricity is applied to the IC pad), the voltage of the pad maintains the voltage level of the holding area, and the ESD current escapes to the ground terminal through the SCR. Through this, it prevents the impact due to ESD to the internal circuit of the chip. Thereafter, when the ESD current becomes lower than the holding area, the SCR returns to the OFF state.

이와 같이, 도 1에 도시된 SCR은 기판 상에 방전 경로를 형성하여 높은 감내 특성을 갖고, 다른 정전기 방전 소자들에 비해 면적 대비 많은 양의 전류를 수용할 수 있다.As described above, the SCR shown in FIG. 1 has high endurance characteristics by forming a discharge path on the substrate, and can accommodate a larger amount of current per area compared to other electrostatic discharge devices.

도 3은 도 1에 비해 개선된 저전압 트리거링 실리콘 제어 정류기의 기판 상의 단면을 예시적으로 도시한 도면이다.FIG. 3 is a diagram illustrating a cross section on a substrate of an improved low voltage triggering silicon controlled rectifier compared to FIG. 1.

도 3을 참조하면, 저전압 트리거링 실리콘 제어 정류기(Low Voltage Triggering SCR, 이하 'LVTSCR'이라 칭하기로 함)는 기판(1), P웰(P well)(10), 및 N웰(N well)(20)을 포함한다.3, a low voltage triggering silicon controlled rectifier (Low Voltage Triggering SCR, hereinafter referred to as'LVTSCR') includes a substrate 1, a P well 10, and an N well ( 20).

기판(4)상에 P웰(40)과 N웰(50)이 형성된다. 기판(1)의 우측에 형성된 P웰(40)은 제 1 N+확산영역(41)과 제 1 P+확산영역(42)을 포함한다. 기판(2)의 좌측에 형성된 N웰(50)은 제 2 N+확산영역(51)과 제 2 P+확산영역(52)을 포함한다. 또한, P웰(40)과 N웰(50)은 각각 접합부(5)에 걸쳐진 제 3 N+확산영역(53)을 나누어 포함한다.P wells 40 and N wells 50 are formed on the substrate 4. The P-well 40 formed on the right side of the substrate 1 includes a first N+ diffusion region 41 and a first P+ diffusion region 42. The N-well 50 formed on the left side of the substrate 2 includes a second N+ diffusion region 51 and a second P+ diffusion region 52. In addition, the P-well 40 and the N-well 50 each divide and include a third N+ diffusion region 53 spanning the junction 5.

제 1 N+확산영역(41)과 제 1 P+확산영역(42)은 캐소드에 연결된다. 제 2 N+확산영역(51)과 제 2 P+확산영역(52)은 애노드에 연결된다. 또한, 제 1 N+확산영역(42)과 제 3 N+확산영역(53) 간에 위치한 N형게이트(43)는 캐소드에 연결된다.The first N+ diffusion region 41 and the first P+ diffusion region 42 are connected to the cathode. The second N+ diffusion region 51 and the second P+ diffusion region 52 are connected to the anode. In addition, the N-type gate 43 located between the first N+ diffusion region 42 and the third N+ diffusion region 53 is connected to the cathode.

또한, P웰(40)은 P웰저항(44)과 NPN 트랜지스터(45)를 포함한다. N웰(50)은 N웰저항(54), PNP 트랜지스터(55)를 포함한다.Further, the P-well 40 includes a P-well resistor 44 and an NPN transistor 45. The N-well 50 includes an N-well resistor 54 and a PNP transistor 55.

이때, P웰저항(44), NPN 트랜지스터(45), N웰저항(54), 및 PNP 트랜지스터(56)의 연결 관계를 살펴보면 다음과 같다.At this time, the connection relationship between the P-well resistor 44, the NPN transistor 45, the N-well resistor 54, and the PNP transistor 56 is as follows.

P웰저항(44)의 일단은 제 1 P+확산영역(41)에 연결되고, 타단은 NPN 트랜지스터(45)의 베이스와 PNP 트랜지스터(55)의 컬렉터에 연결된다. NPN 트랜지스터(45)의 이미터는 제 1 N+확산영역(42)에 연결되고, 컬렉터는 N웰저항(44)과 NPN 트랜지스터(45)의 베이스 간의 접점에 연결되고, 베이스는 P웰저항(54)에 연결된다.One end of the P-well resistor 44 is connected to the first P+ diffusion region 41, and the other end is connected to the base of the NPN transistor 45 and the collector of the PNP transistor 55. The emitter of the NPN transistor 45 is connected to the first N+ diffusion region 42, the collector is connected to the contact between the N-well resistor 44 and the base of the NPN transistor 45, and the base is a P-well resistor 54. Is connected to

또한, N웰저항(54)의 일단은 제 2 N+확산영역(51)에 연결되고, N웰저항(54)의 타단은 PNP 트랜지스터(55)의 베이스와 NPN 트랜지스터(45)의 컬렉터에 연결된다. PNP 트랜지스터(55)의 이미터는 제 2 P+확산영역(52)에 연결되고, 컬렉터는 P웰저항(44)에 연결되고, 베이스는 NPN 트랜지스터(45)의 컬렉터에 연결된다.In addition, one end of the N-well resistor 54 is connected to the second N+ diffusion region 51, and the other end of the N-well resistor 54 is connected to the base of the PNP transistor 55 and the collector of the NPN transistor 45. . The emitter of the PNP transistor 55 is connected to the second P+ diffusion region 52, the collector is connected to the P-well resistor 44, and the base is connected to the collector of the NPN transistor 45.

이러한 구조는 SCR과 GGNMOS(Ground Gate NMOS)를 이용한 구조로 되어 있다. 즉, N웰(50), 제 3 N+확산영역(53), P웰(40)에서의 항복 전압에 의한 트리거 동작을 수행한다. ggNMOS 구조를 사용하여 수형평(Lateral) 기생 NPN 바이폴라 트랜지스터의 베이스 폭을 NMOS의 채널 폭(43-1)으로 최소화함으로써, 낮은 트리거 전압을 가질 수 있다.This structure is a structure using SCR and GGNMOS (Ground Gate NMOS). That is, a trigger operation is performed by the breakdown voltage in the N well 50, the third N+ diffusion region 53, and the P well 40. By minimizing the base width of the lateral parasitic NPN bipolar transistor to the channel width 43-1 of the NMOS using the ggNMOS structure, it is possible to have a low trigger voltage.

도 4는 도 3의 저전압 트리거링 실리콘 제어 정류기를 회로 형태로 구성한 도면이다.4 is a diagram illustrating the configuration of the low voltage triggering silicon controlled rectifier of FIG. 3 in a circuit form.

도 4를 참조하면, LVTSCR은 P웰저항(44), NPN 트랜지스터(45), N웰저항(54), PNP 트랜지스터(55), 다이오드(430)를 포함한다.Referring to FIG. 4, the LVTSCR includes a P-well resistor 44, an NPN transistor 45, an N-well resistor 54, a PNP transistor 55, and a diode 430.

P웰저항(44)의 일단은 캐소드에 연결되고, 타단은 PNP 트랜지스터(55)의 컬렉터에 연결된다.One end of the P-well resistor 44 is connected to the cathode, and the other end of the PNP transistor 55 is connected to the collector.

NPN 트랜지스터(45)의 이미터는 N웰저항(54)에 연결되고, 컬렉터는 캐소드에 연결된다. 베이스는 P웰 저항(44)에 연결된다.The emitter of the NPN transistor 45 is connected to the N-well resistor 54, and the collector is connected to the cathode. The base is connected to a P-well resistor 44.

N웰 저항(54)의 일단은 NPN 트랜지스터(45)의 이미터에 연결되고, 타단은 애노드에 연결된다.One end of the N-well resistor 54 is connected to the emitter of the NPN transistor 45, and the other end is connected to the anode.

PNP 트랜지스터(55)의 이미터는 애노드에 연결되고, 컬렉터는 P웰저항(44)과 NPN 트랜지스터(45)의 베이스 간의 접점에 연결되고, 베이스는 가변 다이오드(43)의 일단에 연결된다.The emitter of the PNP transistor 55 is connected to the anode, the collector is connected to a contact point between the P-well resistor 44 and the base of the NPN transistor 45, and the base is connected to one end of the variable diode 43.

이때, 가변 다이오드(43)의 일단은 캐소드에 연결되고, 타단은 PNP 트랜지스터(55)의 일단에 연결된다. 이때, 가변 다이오드(43)는 베이스로 P웰저항(44)으로부터 출력된 신호에 의해 동작하는 가변 다이오드의 기능을 갖는다.At this time, one end of the variable diode 43 is connected to the cathode, and the other end is connected to one end of the PNP transistor 55. At this time, the variable diode 43 has a function of a variable diode operated by a signal output from the P-well resistor 44 as a base.

도 5는 본 발명의 실시예에 따른 ESD 보호 회로를 기판상에 구현한 단면을 도시한 도면이다.5 is a diagram illustrating a cross section of an ESD protection circuit according to an embodiment of the present invention implemented on a substrate.

도 5를 참조하면, ESD 보호 회로는 기판(110)상에 딥 N웰(120)이 형성된다. 여기서, 기판(110) 상의 딥 N웰(120)의 상부에는 제 1 P웰(130), N웰(140), 및 제 2 N웰(150)이 형성된다.Referring to FIG. 5, in the ESD protection circuit, a deep N well 120 is formed on a substrate 110. Here, a first P-well 130, an N-well 140, and a second N-well 150 are formed on the deep N-well 120 on the substrate 110.

딥 N웰(120) 상에 형성된 제 1 P웰(130)은 제 1 P+확산영역(131), 제 1 N+확산영역(132), 제 2 P+확산영역(133), 플로팅 P+확산영역(134)을 포함한다. 딥 N웰(120) 상에 형성된 N웰(140)은 플로팅 N+확산영역(141), 제 3 P+확산영역(142), 제 2 N+확산영역(143)을 포함한다. 딥 N웰(120) 상에 형성된 제 2 P웰(150)은 제 4 P+확산영역(151)을 포함한다. 여기서, 제 1 P+확산영역(131)과 제 1 N+확산영역(132)은 캐소드에 연결되고, 제 3 P+확산영역(142)과 제 2 N+확산영역(143)은 애노드에 연결된다. 제 2 P+확산영역(134)과 제 4 P+확산영역(151)은 상호 간에 연결된다.The first P-well 130 formed on the deep N-well 120 includes a first P+ diffusion region 131, a first N+ diffusion region 132, a second P+ diffusion region 133, and a floating P+ diffusion region 134. ). The N-well 140 formed on the deep N-well 120 includes a floating N+ diffusion region 141, a third P+ diffusion region 142, and a second N+ diffusion region 143. The second P-well 150 formed on the deep N-well 120 includes a fourth P+ diffusion region 151. Here, the first P+ diffusion region 131 and the first N+ diffusion region 132 are connected to the cathode, and the third P+ diffusion region 142 and the second N+ diffusion region 143 are connected to the anode. The second P+ diffusion region 134 and the fourth P+ diffusion region 151 are connected to each other.

또한, 딥 N웰(120)을 기준으로 좌측에 형성된 제 1 P웰(130)은 NPN 트랜지스터(135)와 P웰저항(136)을 포함한다. 딥 N웰(120)을 기준으로 제 1 P웰(130)과 제 2 P웰(150) 사이에 형성된 N웰(140)은 PNP 트랜지스터(144)와 N웰저항(145)을 포함한다.In addition, the first P-well 130 formed on the left side of the deep N-well 120 includes an NPN transistor 135 and a P-well resistor 136. The N-well 140 formed between the first P-well 130 and the second P-well 150 based on the deep N-well 120 includes a PNP transistor 144 and an N-well resistor 145.

이때, NPN 트랜지스터(135), P웰저항(136), PNP 트랜지스터(144), 및 N웰저항(145)의 연결 관계를 살펴보면 다음과 같다.At this time, the connection relationship between the NPN transistor 135, the P-well resistor 136, the PNP transistor 144, and the N-well resistor 145 is as follows.

P웰저항(136)의 일단은 제 1 P+확산영역(131)에 연결되고, 타단은 NPN 트랜지스터(135)의 베이스와 PNP 트랜지스터(144)의 컬렉터에 연결된다. NPN 트랜지스터(135)의 이미터는 제 1 N+확산영역(132)에 연결되고, 컬렉터는 N웰저항(23)과 제 4 P+확산영역(151)의 접점에 연결되고, 베이스는 P웰저항(136)에 연결된다.One end of the P-well resistor 136 is connected to the first P+ diffusion region 131, and the other end is connected to the base of the NPN transistor 135 and the collector of the PNP transistor 144. The emitter of the NPN transistor 135 is connected to the first N+ diffusion region 132, the collector is connected to the contact point between the N-well resistor 23 and the fourth P+ diffusion region 151, and the base is the P-well resistor 136. ).

또한, N웰저항(145)의 일단은 제 2 N+확산영역(143)에 연결되고, N웰저항(145)의 타단은 PNP 트랜지스터(144)의 베이스와 NPN 트랜지스터(134)의 컬렉터에 연결된다. 또한, N웰 저항(145)의 타단은 제 4 P+확산영역(151)과 연결된다. PNP 트랜지스터(144)의 이미터는 제 3 P+확산영역(142)에 연결되고, 컬렉터는 P웰저항(136)에 연결되고, 베이스는 NPN 트랜지스터(135)의 컬렉터에 연결된다.In addition, one end of the N-well resistor 145 is connected to the second N+ diffusion region 143, and the other end of the N-well resistor 145 is connected to the base of the PNP transistor 144 and the collector of the NPN transistor 134. . Also, the other end of the N-well resistor 145 is connected to the fourth P+ diffusion region 151. The emitter of the PNP transistor 144 is connected to the third P+ diffusion region 142, the collector is connected to the P-well resistor 136, and the base is connected to the collector of the NPN transistor 135.

즉, ESD 보호 회로는 트리거 전압(32, 도 2에 도시)을 낮추기 위해서 우측에 제 2 P웰(150)을 추가하여 N웰(140)과 역방향 바이어스를 형성한다. 이를 통해, ESD 보호 회로는 애벌런치 항복을 유도하여 트리거 전류(32, 도 2에 도시)를 생성한다. 그리고, ESD 보호 회로는 홀딩 전압(31, 도 2에 도시)을 높이기 위해서 P웰(130)에 플로팅 P+확산영역(134)을 포함하고, N웰(140)에 플로팅 N+확산영역(141)을 포함하는 형태의 SCR로 구현한다.That is, the ESD protection circuit forms a reverse bias with the N well 140 by adding the second P well 150 to the right to lower the trigger voltage 32 (shown in FIG. 2). Through this, the ESD protection circuit generates a trigger current 32 (shown in FIG. 2) by inducing an avalanche breakdown. In addition, the ESD protection circuit includes a floating P+ diffusion region 134 in the P well 130 and a floating N+ diffusion region 141 in the N well 140 in order to increase the holding voltage 31 (shown in FIG. 2). It is implemented with a type of SCR that includes.

N웰(140)과 제 2 P웰(150) 사이의 접합(161)은 N웰(140)과 제 1 P웰(130) 사이의 접합(162)보다 두께가 작은 값을 갖는다. 즉, N웰(140)과 제 1 P웰(130) 간의 거리보다 제 2 P웰(150)과 N웰(140) 간의 거리가 가깝다. 이로서, N웰(140)과 제 1 P웰(130) 접합(162)의 애벌런치 항복보다 먼저 애버런치 항복을 일으키게 하여 트리거 전류를 생성시킨다. 그리고, P웰(130)에 위치한 제 2 P+확산영역(133), 즉 P+탭을 통해 메인 SCR에 트리거 전류를 제공한다.The junction 161 between the N-well 140 and the second P-well 150 has a thickness smaller than that of the junction 162 between the N-well 140 and the first P-well 130. That is, the distance between the second P-well 150 and the N-well 140 is closer than the distance between the N-well 140 and the first P-well 130. As a result, the avalanche breakdown is caused before the avalanche breakdown of the N-well 140 and the first P-well 130 junction 162 to generate a trigger current. In addition, a trigger current is provided to the main SCR through the second P+ diffusion region 133 located in the P well 130, that is, the P+ tap.

이때, 유입된 트리거 전류로 메인 SCR은 낮은 트리거 전압 특성을 갖게 된다. 그리고, 메인 SCR의 웰 간 접합(162)에서 발생한 2차 애벌런치 항복에 의해서 생성된 전자-정공에 의해 PNP 트랜지스터(144)의 이미터-베이스 접합이 순방향 바이어스 상태가 되고, PNP 트랜지스터((144)가 턴-온된다. 삽입된 N웰(140)의 플로팅 N+확산영역(141)이 PNP 트랜지스터(144)의 전류 이득을 감소시킨다.At this time, the main SCR has a low trigger voltage characteristic due to the introduced trigger current. In addition, the emitter-base junction of the PNP transistor 144 is in a forward biased state by electron-holes generated by the secondary avalanche breakdown occurring in the inter-well junction 162 of the main SCR, and the PNP transistor (144 ) Is turned on The floating N+ diffusion region 141 of the inserted N-well 140 reduces the current gain of the PNP transistor 144.

PNP 트랜지스터(144)를 통해 흐르는 전류는 제 1 P웰(130)로 흐르게 된다. 이 전류에 의해 NPN 트랜지스터(134)가 턴-온될 때, 제 1 P웰(130)의 플로팅 P+확산영역(135)이 NPN 트랜지스터(134)의 전류 이득을 감소시킨다.Current flowing through the PNP transistor 144 flows into the first P well 130. When the NPN transistor 134 is turned on by this current, the floating P+ diffusion region 135 of the first P well 130 decreases the current gain of the NPN transistor 134.

PNP 트랜지스터(144)와 NPN 트랜지스터(134)의 래치 동작으로 인해 SCR이 동작하게 되면서, ESD 전류의 대부분은 캐소드를 통해 방전된다.As the SCR is operated due to the latch operation of the PNP transistor 144 and the NPN transistor 134, most of the ESD current is discharged through the cathode.

도 6은 본 발명의 실시예에 따른 ESD 보호 회로를 도시한 도면이다.6 is a diagram illustrating an ESD protection circuit according to an embodiment of the present invention.

도 6을 참조하면, ESD 보호 회로는 NPN 트랜지스터(135), P웰저항(136), PNP 트랜지스터(144), 및 N웰저항(145)을 포함한다.Referring to FIG. 6, the ESD protection circuit includes an NPN transistor 135, a P-well resistor 136, a PNP transistor 144, and an N-well resistor 145.

NPN 트랜지스터(135)의 이미터는 캐소드에 연결되고, 컬렉터는 N웰저항(145)에 연결되고, 베이스는 P웰저항(136)에 연결된다.The emitter of the NPN transistor 135 is connected to the cathode, the collector is connected to the N-well resistor 145, and the base is connected to the P-well resistor 136.

P웰저항(136)의 일단은 캐소드에 연결되고, 타단은 NPN 트랜지스터(135)의 베이스와 PNP 트랜지스터(144)의 컬렉터 간의 접점에 연결된다.One end of the P-well resistor 136 is connected to the cathode, and the other end is connected to a contact between the base of the NPN transistor 135 and the collector of the PNP transistor 144.

PNP 트랜지스터(144)의 이미터는 애노드에 연결되고, 캐소드는 P웰 저항(136)에 연결되고, 베이스는 N웰저항(145)과 NPN 트랜지스터(135)의 컬럭터 간의 접점에 연결된다.The emitter of the PNP transistor 144 is connected to the anode, the cathode is connected to the P-well resistor 136, and the base is connected to the contact between the N-well resistor 145 and the collector of the NPN transistor 135.

N웰저항(144)의 일단은 애노드에 연결되고, 타단은 NPN 트랜지스터(135)의 컬럭터에 연결된다.One end of the N-well resistor 144 is connected to the anode, and the other end is connected to the collector of the NPN transistor 135.

여기서, 제 1 노드(N1)는 NPN 트랜지스터(135)의 베이스와 P웰 저항(136)의 타단 간의 접점에 형성된다. 제 2 노드(N2)는 PNP 트랜지스터(144)의 베이스와 N웰 저항(145)의 타단 간의 접점에 형성된다.Here, the first node N1 is formed at a contact point between the base of the NPN transistor 135 and the other end of the P-well resistor 136. The second node N2 is formed at a contact point between the base of the PNP transistor 144 and the other end of the N-well resistor 145.

이때, 제 1 노드(N1)와 제 2 노드(N2)는 상호 간에 연결되어, 제 2 P웰과 N웰의 애벌런치 항복보다 먼저 발생되는 애벌런치 항복을 통한 제 2 P웰에 의해 생성된 트리거 전류를 전달함으로써, 이때 전달된 트리거 전압에 의해 ESD 보호회로의 트리거 전압을 감소시킬 수 있다.At this time, the first node (N1) and the second node (N2) are connected to each other, the trigger generated by the second P-well through the avalanche breakdown that occurs before the avalanche breakdown of the second P-well and the N-well By transferring the current, the trigger voltage of the ESD protection circuit can be reduced by the transferred trigger voltage.

도 7은 본 발명의 실시예에 따른 순방향 다이오드 특성을 이용한 ESD 보호 회로를 기판 상에 구현한 단면을 도시한 도면이다.7 is a diagram showing a cross section of an ESD protection circuit using forward diode characteristics according to an embodiment of the present invention implemented on a substrate.

도 7을 참조하면, ESD 보호 회로는 기판(210)상에 딥 N웰(220)이 형성된다. 여기서, 기판(210) 상의 딥 N웰(220)의 상부에는 제 1 P웰(230), N웰(240), 및 제 2 N웰(250)이 형성된다.Referring to FIG. 7, in the ESD protection circuit, a deep N well 220 is formed on a substrate 210. Here, a first P-well 230, an N-well 240, and a second N-well 250 are formed on the deep N-well 220 on the substrate 210.

딥 N웰(220) 상에 형성된 제 1 P웰(230)은 제 1 P+확산영역(231), 제 1 N+확산영역(232), 제 2 P+확산영역(233), 플로팅 P+확산영역(234)을 포함한다. 딥 N웰(220) 상에 형성된 N웰(240)은 플로팅 N+확산영역(241), 제 3 P+확산영역(242), 제 2 N+확산영역(243)을 포함한다. 딥 N웰(220) 상에 형성된 제 2 P웰(250)은 제 3 N+확산영역(251)을 포함한다. 여기서, 제 1 P+확산영역(231)과 제 1 N+확산영역(232)은 캐소드에 연결되고, 제 3 P+확산영역(242)과 제 2 N+확산영역(243)은 애노드에 연결된다. 제 2 P+확산영역(234)과 제 3 N+확산영역(251)은 상호 간에 연결된다.The first P-well 230 formed on the deep N-well 220 includes a first P+ diffusion region 231, a first N+ diffusion region 232, a second P+ diffusion region 233, and a floating P+ diffusion region 234. ). The N-well 240 formed on the deep N-well 220 includes a floating N+ diffusion region 241, a third P+ diffusion region 242, and a second N+ diffusion region 243. The second P-well 250 formed on the deep N-well 220 includes a third N+ diffusion region 251. Here, the first P+ diffusion region 231 and the first N+ diffusion region 232 are connected to the cathode, and the third P+ diffusion region 242 and the second N+ diffusion region 243 are connected to the anode. The second P+ diffusion region 234 and the third N+ diffusion region 251 are connected to each other.

또한, 딥 N웰(220)을 기준으로 좌측에 형성된 제 1 P웰(230)은 NPN 트랜지스터(235)와 P웰저항(236)을 포함한다. 딥 N웰(120)을 기준으로 제 1 P웰(230)과 제 2 P웰(250) 사이에 형성된 N웰(240)은 PNP 트랜지스터(244)와 N웰저항(245)을 포함한다.In addition, the first P well 230 formed on the left side of the deep N well 220 includes an NPN transistor 235 and a P well resistor 236. The N-well 240 formed between the first P-well 230 and the second P-well 250 based on the deep N-well 120 includes a PNP transistor 244 and an N-well resistor 245.

한편, 도 7은 도 1과 달리 딥 N웰(220)을 기준으로 우측에 형성된 제 2 P웰(250)은 제 3 N+확산영역(251)과 다이오드(252)를 포함하는 차이를 갖는다. 이때, 제 3 N+확산영역(251)은 제 2 P+확산영역(233)(P+탭)과 연결된다.Meanwhile, in FIG. 7, unlike FIG. 1, the second P well 250 formed on the right side of the deep N well 220 has a difference including the third N+ diffusion region 251 and the diode 252. In this case, the third N+ diffusion region 251 is connected to the second P+ diffusion region 233 (P+ tap).

이를 통해, 제 2 P웰(250)과 N웰(240) 사이에서 발생하는 애벌런치 항복으로 인해 제 2 P웰(250)의 전위가 상승하게 된다. 이때, 상승한 제 2 P웰(250)과 제 3 N+확산영역(252)의 전위치가 빌트-인 포텐셜인 약 0.7V 이상이 되면, 순방향 다이오드(252) 특성을 갖는다. 이를 통해, 제 2 P웰(250)은 트리거 전류를 메인 SCR의 제 1 P웰(230)의 영역으로 공급한다.Through this, the potential of the second P well 250 increases due to the avalanche breakdown occurring between the second P well 250 and the N well 240. At this time, when all positions of the raised second P-well 250 and the third N+ diffusion region 252 are greater than or equal to about 0.7V, which is a built-in potential, the forward diode 252 has a characteristic. Through this, the second P-well 250 supplies the trigger current to the region of the first P-well 230 of the main SCR.

이를 통해, EDS 보호 회로의 트리거 전압은 낮아진다.Through this, the trigger voltage of the EDS protection circuit is lowered.

도 8은 도 7의 ESD 보호 회로를 예시적으로 도시한 도면이다.8 is a diagram illustrating an ESD protection circuit of FIG. 7 by way of example.

도 8을 참조하면, ESD 보호 회로는 NPN 트랜지스터(235), P웰저항(236), PNP 트랜지스터(244), 및 N웰저항(245)을 포함한다.Referring to FIG. 8, the ESD protection circuit includes an NPN transistor 235, a P-well resistor 236, a PNP transistor 244, and an N-well resistor 245.

NPN 트랜지스터(235)의 이미터는 캐소드에 연결되고, 컬렉터는 N웰저항(245)에 연결되고, 베이스는 P웰저항(236)에 연결된다.The emitter of the NPN transistor 235 is connected to the cathode, the collector is connected to the N-well resistor 245, and the base is connected to the P-well resistor 236.

P웰저항(236)의 일단은 캐소드에 연결되고, 타단은 NPN 트랜지스터(235)의 베이스와 PNP 트랜지스터(244)의 컬렉터 간의 접점에 연결된다.One end of the P-well resistor 236 is connected to the cathode, and the other end is connected to a contact between the base of the NPN transistor 235 and the collector of the PNP transistor 244.

PNP 트랜지스터(244)의 이미터는 애노드에 연결되고, 캐소드는 P웰 저항(236)에 연결되고, 베이스는 N웰저항(245)과 NPN 트랜지스터(235)의 컬럭터 간의 접점에 연결된다.The emitter of the PNP transistor 244 is connected to the anode, the cathode is connected to the P-well resistor 236, and the base is connected to the contact between the N-well resistor 245 and the collector of the NPN transistor 235.

N웰저항(244)의 일단은 애노드에 연결되고, 타단은 NPN 트랜지스터(235)의 컬럭터에 연결된다.One end of the N-well resistor 244 is connected to the anode, and the other end is connected to the collector of the NPN transistor 235.

여기서, 제 3 노드(N3)는 NPN 트랜지스터(235)의 베이스와 P웰 저항(236)의 타단 간의 접점에 형성된다. 제 4 노드(N4)는 PNP 트랜지스터(244)의 베이스와 N웰 저항(245)의 타단 간의 접점에 형성된다.Here, the third node N3 is formed at a contact point between the base of the NPN transistor 235 and the other end of the P-well resistor 236. The fourth node N4 is formed at a contact point between the base of the PNP transistor 244 and the other end of the N-well resistor 245.

이때, 제 3 노드(N3)와 제 4 노드(N4)는 상호 간에 연결되고, 제 3 노드(N3)에 다이오드(251)의 캐소드가 연결되고, 제 4 노드(N4)에 다이오드(251)의 애노드가 연결된다. 제 2 P웰과 N웰의 애벌런치 항복으로 인해 제 2 P웰의 전위가 상승한다. 이때 제 2 P웰이 제 N웰보다 전위차가 상승하여 소정값 이상이 되면 순방향 다이오드 특성을 갖는다. 이때, 제 2 P웰에 의해 발생된 트리거 전류를 전달함으로써, ESD 보호 회로의 트리거 전압을 감소시킬 수 있다.At this time, the third node N3 and the fourth node N4 are connected to each other, the cathode of the diode 251 is connected to the third node N3, and the diode 251 is connected to the fourth node N4. The anode is connected. The potential of the second P well rises due to the avalanche breakdown of the second P well and the N well. At this time, when the potential difference of the second P-well is higher than that of the N-th well and reaches a predetermined value or more, the second P well has a forward diode characteristic. At this time, by transmitting the trigger current generated by the second P-well, the trigger voltage of the ESD protection circuit can be reduced.

도 9는 본 발명의 실시예에 따른 EDS 보호 회로의 전압-전류 특성을 도시한 그래프이다.9 is a graph showing voltage-current characteristics of an EDS protection circuit according to an embodiment of the present invention.

도 9를 참조하면, 제안된 ESD 보호 회로를 TCAD 시뮬레이션 툴을 이용하여 시뮬레이션한 결과를 도시하고 있으며, 그래프의 가로축은 전압(V)을 나타내고 세로축은 전류(A)를 나타낸다.Referring to FIG. 9, a simulation result of the proposed ESD protection circuit using a TCAD simulation tool is shown, and the horizontal axis of the graph represents voltage (V) and the vertical axis represents current (A).

도 5와 도 7의 ESD 전류 회로와 같이 제 2 P웰이 추가되지 않은 경우의 트리거 전압(310)은 약 33.7V이다. 제안된 제 2 P웰(P+ 확산영역을 포함한)을 포함한 도 5의 ESD 전류 회로의 트리거 전압(320)은 약 29.6V이다. 제안된 제 2 P웰(N+ 확산영역을 포함한)도 7의 ESD 전류 회로의 트리거 전압(330)은 약 20.54V이다. 이를 통해, 본 발명에서 제안된 제 2 P웰을 추가적으로 포함한 ESD 전류 회로는 제 2 P웰이 추가되지 않은 SCR보다 약 4V와 13V만큼 트리거 전압이 감소하는 것을 확인할 수 있다.Like the ESD current circuit of FIGS. 5 and 7, the trigger voltage 310 when the second P-well is not added is about 33.7V. The trigger voltage 320 of the ESD current circuit of FIG. 5 including the proposed second P-well (including the P+ diffusion region) is about 29.6V. The trigger voltage 330 of the ESD current circuit of FIG. 7 of the proposed second P-well (including the N+ diffusion region) is about 20.54V. Through this, it can be seen that the ESD current circuit additionally including the second P-well proposed in the present invention decreases the trigger voltage by about 4V and 13V compared to the SCR to which the second P-well is not added.

이를 통해, 본 발명은 트리거 전압을 낮추어 높은 입력 전압이 내부 코어 회로로 인가되어 열화 손상 또는 내부 배선 파괴를 방지할 수 있다.Accordingly, according to the present invention, a high input voltage is applied to the internal core circuit by lowering the trigger voltage, thereby preventing deterioration damage or destruction of internal wiring.

즉, 본 발명은 고전압용 SCR 구조에 트리거 전압과 홀딩 전압의 차이를 줄일 수 있는 ESD 보호 회로를 제안한다. SCR 기반의 고전압용 EDS 보호 회로는 홀딩 전압을 상승시키기 위해 N웰에 플로팅 N+확산영역을 삽입하여 PNP 트랜지스터의 베이스 영역을 증가시켜 전류 이득을 감소시키고, P웰에 플로팅 P+확산영역을 삽입하여 NPN 트랜지스터의 베이스 영역을 증가시켜 전류 이득을 감소시켜 홀딩 전압을 높인다. 하지만, 방전 경로 상의 거리가 증가됨에 따라 트리거 전압이 증가될 수 있다. 이에 본 발명에서 제안된 ESD 보호 회로는 메인 SCR을 구성하는 N웰과 역방향 접합을 이루는 P+확산영역 또는 N+확산영역을 갖는 P웰을 포함한다. 이를 통해, P웰과 N웰 접합에서 발생되는 애벌런치 항복을 발생된 트리거 전류를 메인 SCR을 구성하는 P웰의 P+확산영역(P+탭)으로 주입시켜 낮은 트리거 전압 특성을 갖도록 구현한다.That is, the present invention proposes an ESD protection circuit capable of reducing a difference between a trigger voltage and a holding voltage in a high voltage SCR structure. The SCR-based high voltage EDS protection circuit inserts a floating N+ diffusion region in the N well to increase the holding voltage to increase the base region of the PNP transistor to reduce the current gain, and inserts a floating P+ diffusion region in the P well to increase NPN. The holding voltage is increased by increasing the base region of the transistor to decrease the current gain. However, as the distance on the discharge path increases, the trigger voltage may increase. Accordingly, the ESD protection circuit proposed in the present invention includes an N-well constituting a main SCR and a P-well having a P+ diffusion region or an N+ diffusion region forming a reverse junction. Through this, the avalanche breakdown generated at the junction of the P-well and the N-well is implemented to have a low trigger voltage characteristic by injecting the generated trigger current into the P+ diffusion region (P+ tap) of the P-well constituting the main SCR.

결국, 본 발명에서 제안된 ESD 전류 회로는 SCR의 높은 트리거 전압을 낮추어서 높은 신뢰성을 갖는 ESD 보호 회로를 제안한다. 제안된 ESD 보호 회로는 모든 입/출력 인터페이스 회로, 파워클램프 등과 같은 집적 회로(IC) 반도체에 적용이 가능하기 때문에, 다양한 반도체 소자 또는 반도체 소자를 활용한 기기들에 확장할 수 있다. 또한, 제안된 ESD 보호 회로를 내장한 반도체 칩은 높은 안정성과 신뢰성을 가질 수 있으며, 원-칩화를 통해 비용을 절감할 수 있다.Consequently, the ESD current circuit proposed in the present invention lowers the high trigger voltage of the SCR to propose an ESD protection circuit having high reliability. Since the proposed ESD protection circuit can be applied to all input/output interface circuits and integrated circuit (IC) semiconductors such as power clamps, it can be extended to various semiconductor devices or devices using semiconductor devices. In addition, the semiconductor chip incorporating the proposed ESD protection circuit can have high stability and reliability, and can reduce cost through one-chip conversion.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, although specific embodiments have been described in the detailed description of the present invention, various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention is limited to the above-described embodiments and should not be determined, but should be determined by the claims and equivalents of the present invention as well as the claims to be described later.

1, 50, 110, 210: 기판들 120, 220: 딥 N웰
10, 60, 130, 150, 230, 250, P웰들
20, 70, 140, 240: P웰들
11, 21, 61, 63, 72, 132, 143, 232, 243, 251: N+확산영역들
12, 22, 62, 54, 71, 131, 133, 142, 151, 231, 233, 242: P+확산영역들
135, 235: 플로팅 P+확산영역
141, 241: 플로팅 N+확산영역1, 50, 110, 210: substrates 120, 220: deep N well
10, 60, 130, 150, 230, 250, P wells
20, 70, 140, 240: P wells
11, 21, 61, 63, 72, 132, 143, 232, 243, 251: N+ diffusion regions
12, 22, 62, 54, 71, 131, 133, 142, 151, 231, 233, 242: P+ diffusion regions
135, 235: Floating P + diffusion area
141, 241: floating N + diffusion area

Claims (10)

기판 상에 형성된 딥 N웰;
상기 딥 N웰 상에 형성되고, 캐소드에 연결되는 제 1 확산영역 및 노드에 연결되는 제 2 확산영역을 포함하는 제 1 P웰;
상기 딥 N웰 상에 형성되고, 애노드에 연결되는 제 3 확산영역을 포함하는 N웰; 및
상기 딥 N웰 상에 형성되고, 제 4 확산영역을 포함하는 제 2 P웰을 포함하고,
상기 N웰은 상기 제 1 P웰과 상기 제 2 P웰 사이에 배치되고, 상기 N웰과 상기 제 2 P웰 사이의 간격은 상기 N웰과 상기 제 1 P웰 사이의 간격보다 좁고,
상기 제 2 확산영역 및 상기 제 4 확산영역은 상기 노드를 통하여 전기적으로 연결되는 정전기 방전 보호 회로.A deep N well formed on the substrate;
A first P-well formed on the deep N well and including a first diffusion region connected to a cathode and a second diffusion region connected to a node;
An N well formed on the deep N well and including a third diffusion region connected to an anode; And
A second P well formed on the deep N well and including a fourth diffusion region,
The N-well is disposed between the first P-well and the second P-well, and the gap between the N-well and the second P-well is narrower than the gap between the N-well and the first P-well,
The second diffusion region and the fourth diffusion region are electrically connected to each other through the node. 제1 항에 있어서,
상기 제 4 확산영역은,
상기 노드에 연결되는 P+확산영역을 포함하는 정전기 방전 보호 회로.The method of claim 1,
The fourth diffusion region,
An electrostatic discharge protection circuit comprising a P+ diffusion region connected to the node. 제1 항에 있어서,
상기 제 4 확산영역은,
상기 노드에 연결되는 N+확산영역을 포함하는 정전기 방전 보호 회로.The method of claim 1,
The fourth diffusion region,
An electrostatic discharge protection circuit comprising an N+ diffusion region connected to the node. 제1 항에 있어서,
상기 제 2 P웰은,
상기 제 1 P웰과 상기 N웰 사이에 애벌런치 항복이 발생하기 전에, 상기 노드를 통하여 트리거 전류를 상기 제 1 P웰에 제공하는 정전기 방전 보호 회로.The method of claim 1,
The second P well,
Before an avalanche breakdown occurs between the first P well and the N well, a trigger current is provided to the first P well through the node. 제1 항에 있어서,
상기 제 2 P웰은,
상기 제 2 P웰과 상기 N웰 사이에 애벌런치 항복이 발생한 경우, 상기 노드를 통하여 트리거 전류를 상기 제 1 P웰에 제공하는 정전기 방전 보호 회로.The method of claim 1,
The second P well,
When an avalanche breakdown occurs between the second P-well and the N-well, a trigger current is provided to the first P-well through the node. 삭제delete 제1 항에 있어서,
제 1 확산영역은,
상기 캐소드에 연결되는 P+확산영역; 및
상기 캐소드에 연결되는 N+확산영역를 포함하고,
상기 N+확산영역은 상기 P+확산영역 및 상기 제 2 확산영역 사이에 배치되고,
상기 제 2 확산 영역은 상기 N웰 및 상기 제 1 확산영역 사이에 배치되는 정전기 방전 보호 회로.The method of claim 1,
The first diffusion region,
A P+ diffusion region connected to the cathode; And
It includes an N + diffusion region connected to the cathode,
The N+ diffusion region is disposed between the P+ diffusion region and the second diffusion region,
The second diffusion region is an electrostatic discharge protection circuit disposed between the N well and the first diffusion region. 제1 항에 있어서,
상기 제 1 P웰은,
상기 제 1 확산영역 및 상기 제 2 확산영역과 이격되는 플로팅 P+확산영역을 더 포함하고,
상기 플로팅 P+확산영역은 상기 N웰 및 상기 제 2 확산영역 사이에 배치되고, 상기 N웰 및 상기 제 1 확산 영역 사이에 배치되는 정전기 방전 보호 회로.The method of claim 1,
The first P well,
A floating P+ diffusion region spaced apart from the first diffusion region and the second diffusion region,
The floating P+ diffusion region is disposed between the N well and the second diffusion region, and is disposed between the N well and the first diffusion region. 제1 항에 있어서,
상기 제 3 확산영역은,
상기 애노드에 연결되는 P+확산영역; 및
상기 애노드에 연결되는 N+확산영역을 포함하는 정전기 방전 보호 회로.The method of claim 1,
The third diffusion region,
A P+ diffusion region connected to the anode; And
An electrostatic discharge protection circuit including an N+ diffusion region connected to the anode. 제1 항에 있어서,
상기 N웰은,
상기 제 3 확산영역과 이격되는 플로팅 N+확산영역을 더 포함하고,
상기 플로팅 N+확산영역은 상기 제 3 확산영역 및 상기 제 1 P웰 사이에 배치되는 정전기 방전 보호 회로.
The method of claim 1,
The N well,
Further comprising a floating N+ diffusion region spaced apart from the third diffusion region,
The floating N+ diffusion region is an electrostatic discharge protection circuit disposed between the third diffusion region and the first P-well.
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